WO2023132246A1 - プリント配線板 - Google Patents

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WO2023132246A1
WO2023132246A1 PCT/JP2022/047157 JP2022047157W WO2023132246A1 WO 2023132246 A1 WO2023132246 A1 WO 2023132246A1 JP 2022047157 W JP2022047157 W JP 2022047157W WO 2023132246 A1 WO2023132246 A1 WO 2023132246A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductive pattern
hole
layer
dielectric layer
printed wiring
Prior art date
Application number
PCT/JP2022/047157
Other languages
English (en)
French (fr)
Inventor
賢治 高橋
将一郎 酒井
聡志 木谷
Original Assignee
住友電気工業株式会社
住友電工プリントサーキット株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社, 住友電工プリントサーキット株式会社 filed Critical 住友電気工業株式会社
Publication of WO2023132246A1 publication Critical patent/WO2023132246A1/ja

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Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-087550 (Patent Document 1) describes a printed wiring board.
  • a base material is prepared.
  • the substrate has a first main surface and a second main surface, and copper foil is arranged on the first main surface and the second main surface.
  • a plating layer is formed on the copper foil, the inner wall surface of the hole, and the first conductive pattern.
  • the copper foil and the plated layer on the copper foil are patterned by etching using the resist pattern as a mask to form a second conductive pattern.
  • the printed wiring board of the present disclosure includes a first conductive pattern, a dielectric layer arranged to cover the first conductive pattern, a second conductive pattern arranged on the dielectric layer, and a plating layer.
  • the thickness of the dielectric layer is 50 ⁇ m or more and 500 ⁇ m or less.
  • a hole is formed in the dielectric layer to expose the first conductive pattern.
  • the aspect ratio of the holes is 0.5 or more and 2.0 or less.
  • the plating layer is arranged at least on the inner wall surface of the hole and on the first conductive pattern exposed from the hole, and is electrically connected to the second conductive pattern.
  • the thickness of the plating layer disposed on the first conductive pattern exposed from the hole is greater than the thickness of the second conductive pattern.
  • FIG. 1A is a cross-sectional view of printed wiring board 100 .
  • FIG. 1B is a partially enlarged view of FIG. 1A.
  • FIG. 2 is a manufacturing process diagram of printed wiring board 100 .
  • FIG. 3 is a cross-sectional view for explaining the preparatory step S1.
  • FIG. 4 is a cross-sectional view for explaining the drilling step S2.
  • FIG. 5 is a cross-sectional view for explaining the first plating step S3.
  • FIG. 6 is a cross-sectional view for explaining the first resist pattern forming step S4.
  • FIG. 7 is a cross-sectional view for explaining the second plating step S5.
  • FIG. 8 is a cross-sectional view for explaining the first resist pattern removing step S6.
  • FIG. 9 is a cross-sectional view for explaining the second resist pattern forming step S7.
  • FIG. 10 is a cross-sectional view for explaining the etching step S8.
  • FIG. 11 is a cross-sectional view of printed wiring board 100 according to a modification.
  • FIG. 12 is a cross-sectional view for explaining the filling rate of the hole 11c with the plating layer 30. As shown in FIG.
  • the present disclosure has been made in view of the problems of the prior art as described above. More specifically, the present disclosure provides a printed wiring board capable of improving transmission characteristics when high-frequency signals flow through conductive patterns.
  • a printed wiring board includes a first conductive pattern, a dielectric layer arranged to cover the first conductive pattern, a second conductive pattern arranged on the dielectric layer, and a plating layer.
  • the thickness of the dielectric layer is 50 ⁇ m or more and 500 ⁇ m or less.
  • a hole is formed in the dielectric layer to expose the first conductive pattern.
  • the aspect ratio of the holes is 0.5 or more and 2.0 or less.
  • the plating layer is arranged at least on the inner wall surface of the hole and on the first conductive pattern exposed from the hole, and is electrically connected to the second conductive pattern.
  • the thickness of the plating layer disposed on the first conductive pattern exposed from the hole is greater than the thickness of the second conductive pattern.
  • the dielectric layer may contain a fluororesin and a filler mixed in the fluororesin.
  • the filler may be made of silica.
  • the composition ratio of silicon in the inner wall surface of the hole may be 20% or more and 80% or less.
  • the printed wiring board of (3) even if the plated layer must be thickly formed on the inner wall surface of the through hole, it is possible to improve the transmission characteristics when a high-frequency signal flows through the conductive pattern. .
  • the plating layer may have an underlying conductive layer and an electrolytic plating layer disposed on the underlying conductive layer.
  • a step may be formed between the underlying conductive layer and the electroplated layer around the hole.
  • the distance between the edge of the underlying conductive layer and the electroplated layer on the surface of the underlying conductive layer exposed by the step may be 10 ⁇ m or more.
  • a printed wiring board according to the embodiment is referred to as a printed wiring board 100 .
  • FIG. 1A is a cross-sectional view of the printed wiring board 100.
  • FIG. FIG. 1B is a partially enlarged view of FIG. 1A.
  • printed wiring board 100 includes substrate 10 , conductive patterns 21 and 22 , and plating layer 30 .
  • the base material 10 has a principal surface 10a and a principal surface 10b.
  • the main surface 10a and the main surface 10b are end surfaces in the thickness direction of the base material 10 .
  • the principal surface 10b is the opposite surface of the principal surface 10a.
  • a through hole 10 c is formed in the base material 10 .
  • the through hole 10c penetrates the base material 10 along the thickness direction.
  • the base material 10 has a dielectric layer 11 and a substrate 12 .
  • the dielectric layer 11 is arranged on the substrate 12 so as to cover a conductive pattern 12a, which will be described later.
  • the dielectric layer 11 and the substrate 12 are on the major surface 10a side and the major surface 10b side of the substrate 10, respectively.
  • the substrate 12 is, for example, a rigid substrate. However, the substrate 12 may be a flexible substrate.
  • the dielectric layer 11 has a main surface 11a and a main surface 11b.
  • the main surface 11a and the main surface 11b are end surfaces in the thickness direction of the dielectric layer 11 .
  • the main surface 11a constitutes the main surface 10a.
  • the main surface 11b is opposite to the main surface 11a and faces the substrate 12 side.
  • a hole 11 c is formed in the dielectric layer 11 .
  • the hole 11c penetrates the dielectric layer 11 along the thickness direction.
  • a conductive pattern 12a which will be described later, is exposed from the hole 11c.
  • the thickness of the dielectric layer 11 is assumed to be thickness T1.
  • the thickness T1 is 50 ⁇ m or more and 500 ⁇ m or less.
  • the aspect ratio of the hole 11c is 0.5 or more and 2.0 or less.
  • the aspect ratio of the hole 11c is calculated by dividing the thickness T1 by the maximum opening width of the hole 11c.
  • the thickness T1 and the aspect ratio of the hole 11c are measured by the following method.
  • the thickness T1 is obtained by calculating the average value of the measured values at these ten locations.
  • the opening width of the hole 11c is measured in the above cross-sectional image.
  • the aspect ratio of the hole 11c is obtained.
  • the dielectric layer 11 is a layer made of a dielectric.
  • the dielectric layer 11 has, for example, fluororesin and filler mixed in the fluororesin.
  • the fluororesin is, for example, polytetrafluoroethylene.
  • the filler is made of silica, for example.
  • Silica may be a natural product or a synthetic product. Silica may be crystalline or amorphous. When it is a synthetic product, silica may be formed by a dry process or a wet process. Silica is preferably a synthetic product formed by a dry process from the viewpoint of availability and quality.
  • the mass ratio of the filler to the fluororesin is obtained by dividing the mass of the filler contained in the dielectric layer 11 per unit volume by the mass of the fluororesin contained in the dielectric layer 11 per unit volume.
  • the mass ratio of the filler to the fluororesin is, for example, 1.3 or more. By setting the mass ratio of the filler to the fluororesin to 1.3 or more, the coefficient of thermal expansion of the dielectric layer 11 is lowered and the dimensional stability of the dielectric layer 11 is improved.
  • the mass ratio of the filler to the fluororesin is preferably 1.5 or more, more preferably 1.6 or more.
  • the mass ratio of the filler to the fluororesin is, for example, 2.2 or less. By setting the mass ratio of the filler to the fluororesin to 2.2 or less, it is possible to suppress deterioration in handleability and peel strength due to embrittlement of the dielectric layer 11 .
  • the mass ratio of the filler to the fluororesin is preferably 2.0 or less.
  • the mass ratio of the filler to the fluororesin is measured by the following method. First, a cross-sectional image of the dielectric layer 11 is obtained using SEM. Second, by performing EDX (Energy Dispersive X-ray spectroscopy) analysis at 30 arbitrary points on the acquired cross-sectional image, the mass ratio between filler composition atoms and fluorine atoms at each point can be obtained. Third, the mass ratio between the filler and the fluororesin is calculated based on the mass ratio between the filler composition atoms and the fluorine atoms at each location, and the calculated mass ratio between the filler and the fluororesin is averaged for 30 locations. By doing so, the mass ratio of the filler to the fluororesin is obtained.
  • EDX Electronic Dispersive X-ray spectroscopy
  • the average particle size of the filler is, for example, 0.3 ⁇ m or more.
  • the average particle size of the filler is preferably 0.5 ⁇ m or more, more preferably 1.0 ⁇ m or more.
  • the average particle size of the filler is, for example, 4.0 ⁇ m or less. By setting the average particle diameter of the filler to 4.0 ⁇ m or less, the uniformity of the thickness of the dielectric layer 11 can be ensured.
  • the average particle size of the filler is preferably 3.0 ⁇ m or less, more preferably 2.0 ⁇ m or less.
  • the average particle size of the filler is the particle size of the primary particles and is represented by the median diameter D50 of the particle size distribution.
  • the average particle size of the filler is measured using a particle size distribution analyzer (eg MT3300II manufactured by Microtrac Bell Co.). As long as the average particle size is within the above range, multiple types of fillers having different average particle sizes may be used in combination.
  • the shape of the filler is preferably spherical in order to facilitate the formation of the through hole 10c.
  • the dielectric layer 11 may further contain a fluororesin other than polytetrafluoroethylene.
  • the content of the fluororesin other than polytetrafluoroethylene in the dielectric layer 11 is, for example, 10% by mass or less, preferably 5% by mass or less.
  • the composition ratio (atomic ratio) of silicon on the inner wall surface of the hole 11c is preferably 20% or more and 80% or less.
  • the composition ratio (atomic ratio) of silicon on the inner wall surface of the hole 11c is the ratio of silicon atoms to all the atoms forming the inner wall surface of the hole 11c.
  • the mass ratio of silicon on the inner wall surface of the hole 11c is measured by EDX (Energy Dispersive X-ray) analysis on the inner wall surface of the hole 11c after removing the plating layer 30 .
  • the filler may include fillers made of materials other than silica, in addition to fillers made of silica.
  • materials other than silica include aluminum oxide, magnesium oxide, calcium oxide, talc, barium sulfate, boron nitride, zinc oxide, potassium titanate, glass, titanium oxide, and mica.
  • Content ratio of fillers made of silica (the mass of fillers made of silica divided by the sum of the mass of fillers made of silica and the mass of fillers made of materials other than silica, 100 multiplied by) is, for example, 60% by mass or more.
  • the content of the filler made of silica is preferably 70% by mass or more, more preferably 80% by mass or more.
  • the content ratio of the filler made of silica is measured by the following method. First, a cross-sectional image of the dielectric layer 11 is obtained using SEM. Second, by performing EDX analysis on 50 fillers contained in the acquired cross-sectional image, the composition of each filler is specified, and the filler made of silica based on the composition is required.
  • a liquid crystal polymer or polyphenylene ether may be used for the dielectric layer 11 instead of the fluororesin.
  • an olefin material such as polystyrene or polypropylene may be used instead of the fluororesin.
  • the dielectric constant of the dielectric layer 11 is, for example, 2.0 or more and 4.0 or less.
  • the relative permittivity of dielectric layer 11 is preferably 2.2 or more and 3.3 or less.
  • the dielectric loss tangent of the dielectric layer 11 is, for example, 0.003 or less.
  • the dielectric loss tangent of the dielectric layer 11 is preferably 0.002 or less, more preferably 0.0014 or less.
  • the dielectric constant and dielectric loss tangent of the dielectric layer 11 are measured under conditions of 25° C. and 80 GHz based on IPC TM-650 2.5.5.13 using the split cylinder resonator method.
  • the substrate 12 has a conductive pattern 12a and a conductive pattern 12b.
  • the conductive pattern 12a is arranged on the main surface of the substrate 12 on the dielectric layer 11 side.
  • the conductive pattern 12b is arranged inside the substrate 12 .
  • the conductive pattern 12a and the conductive pattern 12b are partially exposed from the inner wall surface of the through hole 10c.
  • the conductive pattern 21 and the conductive pattern 22 are arranged on the main surface 10a and the main surface 10b, respectively.
  • the conductive pattern 21 and the conductive pattern 22 are made of copper, for example.
  • a high-frequency signal flows through the conductive pattern 21 .
  • the thickness of the conductive pattern 21 is assumed to be thickness T2.
  • the thickness T2 is, for example, 5 ⁇ m or more and 20 ⁇ m or less.
  • the thickness T2 is measured by the following method. First, a cross-sectional image of the conductive pattern 21 is acquired using an electron microscope in an arbitrary cross section perpendicular to the extending direction of the conductive pattern 21 . Second, the thickness of the conductive pattern 21 is measured at ten arbitrary points on the cross-sectional image. The thickness T2 is obtained by calculating the average value of the measured values at these ten locations. However, the thickness T2 is measured at locations other than the periphery of the through hole 10c and the hole 11c.
  • the width at the bottom surface of the conductive pattern 21 and the width at the top surface of the conductive pattern 21 are defined as width W1 and width W2, respectively.
  • the value obtained by dividing the width W2 by the width W1 is preferably 0.7 or more and 1.0 or less. Note that the closer the value obtained by dividing the width W2 by the width W1 to 1.0, the closer the shape of the conductive pattern 21 in a cross-sectional view perpendicular to the extending direction of the conductive pattern 21 is to a rectangle (the rectangularity of the cross-sectional shape is high). It will be.
  • the width W1 and width W2 are measured by the following method.
  • the plating layer 30 is arranged on the inner wall surface of the through hole 10c.
  • the plating layer 30 is formed on the side surface of the conductive pattern 21 connected to the inner wall surface of the through hole 10c, the upper surface of the conductive pattern 21 around the through hole 10c, and the conductive pattern connected to the inner wall surface of the through hole 10c. 22 and on the upper surface of the conductive pattern 22 around the through hole 10c.
  • the conductive pattern 21 and the conductive pattern 22 are electrically connected to each other by the plating layer 30 .
  • the plating layer 30 is also arranged on the inner wall surface of the hole 11c and on the conductive pattern 12a exposed from the hole 11c.
  • the plating layer 30 may also be arranged on the side surface of the conductive pattern 21 connected to the inner wall surface of the hole 11c and on the upper surface of the conductive pattern 21 around the hole 11c.
  • the plating layer 30 electrically connects the conductive pattern 21 to the conductive pattern 12a.
  • the plating layer 30 has, for example, an electroless plating layer 31 and an electroplating layer 32 arranged on the electroless plating layer 31 .
  • the electroless plated layer 31 is a layer formed by electroless plating
  • the electrolytic plated layer 32 is a layer formed by electrolytic plating.
  • the electroless plated layer 31 is a base conductive layer for forming the electrolytic plated layer 32 .
  • the plating layer 30 (the electroless plating layer 31 and the electrolytic plating layer 32) is made of copper, for example.
  • a sputtered layer (a layer formed by sputtering) or a conductive particle layer (a layer containing conductive particles) may be formed as the underlying conductive layer.
  • the thickness of the plating layer 30 disposed on the conductive pattern 12a exposed from the hole 11c is assumed to be thickness T3.
  • the thickness T3 is measured by the following method. First, a cross-sectional image of the plating layer 30 disposed on the conductive pattern 12a exposed from the hole 11c is obtained using a SEM in an arbitrary cross section parallel to the thickness direction of the dielectric layer 11. . Second, the minimum thickness of the plating layer 30 is measured using the above cross-sectional image.
  • the thickness T3 is greater than the thickness T2. That is, the value obtained by dividing the thickness T3 by the thickness T2 is greater than 1.0.
  • the electrolytic plating layer 32 is not arranged on the conductive pattern 21 and the conductive pattern 22 except for the periphery of the through hole 10c and the periphery of the hole 11c.
  • the thickness T3 is, for example, 10 ⁇ m or more.
  • a step is formed between the electroless plated layer 31 and the electrolytic plated layer 32 around the through hole 10c and the hole 11c.
  • the distance DIS between the electroless plated layer 31 and the electrolytic plated layer 32 on the surface of the electroless plated layer 31 exposed by the step may be 10 ⁇ m or more, or 10 ⁇ m or more and 20 ⁇ m or less. good.
  • FIG. 2 is a manufacturing process diagram of the printed wiring board 100.
  • the method for manufacturing printed wiring board 100 includes a preparation step S1, a hole making step S2, a first plating step S3, a first resist pattern forming step S4, and a second plating step.
  • S5 a first resist pattern removing step S6, a second resist pattern forming step S7, an etching step S8, and a second resist pattern removing step S9.
  • the drilling step S2 is performed after the preparation step S1.
  • the first plating step S3 is performed after the drilling step S2.
  • the first resist pattern forming step S4 is performed after the first plating step S3.
  • the second plating step S5 is performed after the first resist pattern forming step S4.
  • the first resist pattern removing step S6 is performed after the second plating step S5.
  • the second resist pattern forming step S7 is performed after the first resist pattern removing step S6.
  • the etching step S8 is performed after the second resist pattern forming step S7.
  • the second resist pattern removing step S9 is performed after the etching step S8.
  • FIG. 3 is a cross-sectional view explaining the preparation step S1.
  • the base material 10 is prepared in the preparation step S1.
  • the copper foils 23 and 24 are arranged on the main surface 10a and the main surface 10b, respectively.
  • FIG. 4 is a cross-sectional view for explaining the drilling step S2.
  • a through hole 10c is formed in the base material 10 and a hole 11c is formed in the dielectric layer 11.
  • Formation of the through hole 10c and the hole 11c is performed by drilling, for example.
  • FIG. 5 is a cross-sectional view explaining the first plating step S3.
  • electroless plating layers 31 are formed on the copper foils 23 and 24, as shown in FIG.
  • the electroless plated layer 31 is formed on the inner wall surface of the through hole 10c, the side surface of the copper foil 23 connected to the inner wall surface of the through hole 10c, the side surface of the copper foil 24 connected to the inner wall surface of the through hole 10c, and the hole On the inner wall surface of the hole 11c, on the side surface of the copper foil 23 connected to the inner wall surface of the hole 11c, on the side surface of the copper foil 24 connected to the inner wall surface of the hole 11c, and on the conductive pattern 12a exposed from the hole 11c. is also formed.
  • FIG. 6 is a cross-sectional view for explaining the first resist pattern forming step S4.
  • a resist pattern 41 and a resist pattern 42 are formed on the copper foil 23 and the copper foil 24 with the electroless plating layer 31 interposed therebetween, respectively.
  • the resist pattern 41 has openings 41a and 41b.
  • the opening 41a surrounds the through hole 10c.
  • the opening 41b surrounds the hole 11c.
  • the resist pattern 42 has an opening 42a.
  • the opening 42a surrounds the through hole 10c.
  • a dry film resist is attached onto the copper foil 23 and the copper foil 24. As shown in FIG. Secondly, the dry film resist is partially removed by exposure and development to form openings 41a, 41b and 42a. A portion of the dry film resist where the openings 41 a and 41 b are not formed becomes the resist pattern 41 , and a portion of the dry film resist where the opening 42 a is not formed becomes the resist pattern 42 .
  • FIG. 7 is a cross-sectional view explaining the second plating step S5.
  • an electrolytic plated layer 32 is formed on the electroless plated layer 31, as shown in FIG.
  • an electroplating layer 32 is formed on the electroless plating layer 31 by electrifying the electroless plating layer 31 for electroplating. That is, button plating is performed in the second plating step S5.
  • FIG. 8 is a cross-sectional view for explaining the first resist pattern removing step S6. As shown in FIG. 8, in the first resist pattern removing step S6, the resist pattern 41 is removed from the copper foil 23 and the resist pattern 42 is removed from the copper foil 24. As shown in FIG. 8, in the first resist pattern removing step S6, the resist pattern 41 is removed from the copper foil 23 and the resist pattern 42 is removed from the copper foil 24. As shown in FIG. 8, in the first resist pattern removing step S6, the resist pattern 41 is removed from the copper foil 23 and the resist pattern 42 is removed from the copper foil 24. As shown in FIG.
  • FIG. 9 is a cross-sectional view for explaining the second resist pattern forming step S7.
  • a resist pattern 51 and a resist pattern 52 are formed on the copper foil 23 and the copper foil 24 with the electroless plating layer 31 interposed therebetween.
  • the resist pattern 51 has an opening 51a
  • the resist pattern 52 has an opening 52a.
  • the copper foil 23 and the electroless plating layer 31 thereon are exposed from the opening 51a
  • the copper foil 24 and the electroless plating layer 31 thereon are exposed from the opening 52a.
  • the resist pattern 51 and the resist pattern 52 are formed by applying a dry film resist onto the copper foil 23 and the copper foil 24, and exposing and developing the dry film.
  • FIG. 10 is a cross-sectional view explaining the etching step S8.
  • the copper foil 23 and the copper foil 24 are etched using the resist pattern 51 and the resist pattern 52 as masks.
  • the portions of the copper foil 23 and the electroless plated layer 31 exposed from the opening 51a and the portions of the copper foil 24 and the electroless plated layer 31 exposed from the opening 52a are removed.
  • a conductive pattern 22 is formed.
  • the resist pattern 51 is removed from above the conductive pattern 21, and the resist pattern 52 is removed from above the conductive pattern 22.
  • the printed wiring board 100 having the structure shown in FIGS. 1A and 1B is manufactured.
  • the electrolytic plating layer 32 is formed over the entire surface of the electroless plating layer 31 in the second plating step S5.
  • the conductive pattern 21 and the conductive pattern 22 not only the copper foil 23, the copper foil 24 and the electroless plated layer 31 but also the electrolytic plated layer 32 must be etched in the etching step S8.
  • the time required for the etching step S8 increases, the width (cross-sectional area) of the conductive pattern 21 varies, and the rectangularity of the conductive pattern 21 deteriorates. Characteristics will be degraded.
  • the thickness T1 is 50 ⁇ m or more and the aspect ratio of the hole 11c is 0.5 or more in order to ensure the transmission characteristics of the conductive pattern 21 when a high-frequency signal flows, the conductive pattern 21 is exposed from the hole 11c. It becomes difficult for the plating layer 30 to be formed on the conductive pattern 12a that is formed. Therefore, from the viewpoint of ensuring reliability, it is preferable to form the plating layer 30 thick. However, if the plating layer 30 is formed thick, the time required for the etching step S8 will be longer, and the transmission characteristics of the conductive pattern 21 when a high frequency signal will flow will further deteriorate.
  • the first resist pattern forming step S4 has been performed on the printed wiring board 100, it is sufficient to etch only the copper foils 23, 24 and the electroless plated layer 31 in the etching step S8. As a result, the time required for the etching step S8 is shortened, the width (cross-sectional area) of the conductive pattern 21 is reduced, and the rectangularity of the conductive pattern 21 is improved. Thus, according to printed wiring board 100, the transmission characteristics of conductive pattern 21 are improved when a high-frequency signal flows.
  • the composition ratio of silicon on the inner wall surface of the hole 11c in the dielectric layer 11 is 20% or more and 80% or less
  • the adhesion between the plating layer 30 and the inner wall surface of the hole 11c is lowered, so that the reliability is improved by forming the plating layer 30 thick.
  • the etching step S8 takes a long time. Hateful. Therefore, according to printed wiring board 100, even when plating layer 30 is formed thick, the transmission characteristics of conductive pattern 21 are improved when a high-frequency signal flows.
  • FIG. 11 is a cross-sectional view of printed wiring board 100 according to a modification.
  • the filling rate of the holes 11c with the plating layer 30 is preferably 100%.
  • FIG. 12 is a cross-sectional view for explaining the filling rate of the hole 11c with the plating layer 30.
  • the distance between the upper surface of the plating layer 30 around the hole 11c and the upper surface of the conductive pattern 12a is defined as a distance DIS1.
  • the minimum value of the distance between the upper surface of the plating layer 30 disposed on the conductive pattern 12a exposed from the hole 11c and the upper surface of the conductive pattern 12a is defined as a distance DIS2.
  • a dielectric layer 60 may be arranged on the dielectric layer 11 so as to cover the plating layer 30 and the conductive pattern 21 .
  • a conductive pattern 61 may be disposed on the dielectric layer 60 .
  • a hole 60a is formed in the dielectric layer 60 to expose the plating layer 30 filling the hole 11c.
  • the conductive pattern 61 is formed on the inner wall surface of the hole 60a, on the plating layer 30 exposed from the hole 60a, on the side surface of the conductive pattern 61 connected to the inner wall surface of the hole 60a, and on the conductive pattern 61 around the hole 60a. It is electrically connected to the plating layer 30 by the plating layer 62 arranged on the upper surface.
  • the plating layer 62 has an electroless plating layer 62a and an electroplating layer 62b disposed on the electroless plating layer 62a.
  • the filling rate is 100 percent, that is, when there is no depression in the upper surface of the plating layer 30 disposed on the conductive pattern 12a exposed from the hole 11c, another layer is formed on the dielectric layer 11.
  • a dielectric layer can be deposited to further build up the conductive pattern.
  • parts can be mounted on the plating layer 30 embedded in the holes 11c.

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Abstract

プリント配線板は、第１導電パターンと、第１導電パターンを覆うように配置されている誘電体層と、誘電体層上に配置されている第２導電パターンと、めっき層とを備えている。誘電体層の厚さは、５０μｍ以上５００μｍ以下である。誘電体層には、第１導電パターンを露出させる穴が形成されている。穴のアスペクト比は、０．５以上２．０以下である。めっき層は、少なくとも穴の内壁面上及び穴から露出している第１導電パターン上に配置されており、かつ第２導電パターンに電気的に接続されている。穴から露出している第１導電パターン上に配置されているめっき層の厚さは、第２導電パターンの厚さよりも大きい。

Description

プリント配線板
　本開示は、プリント配線板に関する。本出願は、２０２２年１月４日に出願した日本特許出願である特願２０２２－０００２６１号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
　例えば特開２００４－０８７５５０号公報（特許文献１）には、プリント配線板が記載されている。特許文献１に記載のプリント配線板の製造方法では、第１に、基材が準備される。基材は、第１主面及び第２主面を有しており、第１主面及び第２主面に銅箔が配置されている。第２に、基材に、穴が形成される。穴からは、基材中に配置されている第１導電パターンが露出している。
　第３に、銅箔上、穴の内壁面及び第１導電パターン上に、めっき層が形成される。第４に、銅箔及び銅箔上のめっき層が、レジストパターンをマスクとするエッチングによりパターンニングされることにより、第２導電パターンとなる。
特開２００４－０８７５５０号公報
　本開示のプリント配線板は、第１導電パターンと、第１導電パターンを覆うように配置されている誘電体層と、誘電体層上に配置されている第２導電パターンと、めっき層とを備える。誘電体層の厚さは、５０μｍ以上５００μｍ以下である。誘電体層には、第１導電パターンを露出させる穴が形成されている。穴のアスペクト比は、０．５以上２．０以下である。めっき層は、少なくとも穴の内壁面上及び穴から露出している第１導電パターン上に配置されており、かつ第２導電パターンに電気的に接続されている。穴から露出している第１導電パターン上に配置されているめっき層の厚さは、第２導電パターンの厚さよりも大きい。
図１Ａは、プリント配線板１００の断面図である。 図１Ｂは、図１Ａの部分拡大図である。 図２は、プリント配線板１００の製造工程図である。 図３は、準備工程Ｓ１を説明する断面図である。 図４は、穴開け工程Ｓ２を説明する断面図である。 図５は、第１めっき工程Ｓ３を説明する断面図である。 図６は、第１レジストパターン形成工程Ｓ４を説明する断面図である。 図７は、第２めっき工程Ｓ５を説明する断面図である。 図８は、第１レジストパターン除去工程Ｓ６を説明する断面図である。 図９は、第２レジストパターン形成工程Ｓ７を説明する断面図である。 図１０は、エッチング工程Ｓ８を説明する断面図である。 図１１は、変形例に係るプリント配線板１００の断面図である。 図１２は、めっき層３０による穴１１ｃのフィリング率を説明するための断面図である。
　［本開示が解決しようとする課題］
　特許文献１に記載のプリント配線板では、第２導電パターンを形成する際、銅箔及び銅箔上のめっき層をエッチングしなければならないため、エッチング時間が長くなる。エッチング時間が長くなるに伴い、第２導電パターンの断面の矩形性が低下するとともに、第２導電パターンの幅（断面積）が場所によってバラついてしまう。第２導電パターンの断面の矩形性の低下及び第２導電パターンの幅（断面積）のバラつきの増加は、第２導電パターンに高周波信号が流れる際の伝送特性を低下させる。
　本開示は、上記のような従来技術の問題点に鑑みてなされたものである。より具体的には、本開示は、導電パターンに高周波信号が流れる際の伝送特性を改善可能なプリント配線板を提供するものである。
　［本開示の効果］
　本開示のプリント配線板によると、導電パターンに高周波信号が流れる際の伝送特性を改善可能である。
　［本開示の実施形態の説明］
　まず、本開示の実施形態を列記して説明する。
　（１）実施形態に係るプリント配線板は、第１導電パターンと、第１導電パターンを覆うように配置されている誘電体層と、誘電体層上に配置されている第２導電パターンと、めっき層とを備える。誘電体層の厚さは、５０μｍ以上５００μｍ以下である。誘電体層には、第１導電パターンを露出させる穴が形成されている。穴のアスペクト比は、０．５以上２．０以下である。めっき層は、少なくとも穴の内壁面上及び穴から露出している第１導電パターン上に配置されており、かつ第２導電パターンに電気的に接続されている。穴から露出している第１導電パターン上に配置されているめっき層の厚さは、第２導電パターンの厚さよりも大きい。
　上記（１）のプリント配線板によると、導電パターンに高周波信号が流れる際の伝送特性を改善可能である。
　（２）上記（１）のプリント配線板では、誘電体層が、フッ素樹脂と、フッ素樹脂中に混ぜられているフィラーとを含んでいてもよい。フィラーは、シリカにより形成されていてもよい。
　（３）上記（２）のプリント配線板では、穴の内壁面におけるシリコンの組成比が、２０パーセント以上８０パーセント以下であってもよい。
　上記（３）のプリント配線板によると、貫通穴の内壁面上にめっき層を厚く形成せざるを得ない場合であっても、導電パターンに高周波信号が流れる際の伝送特性を改善可能である。
　（４）上記（１）から（３）のプリント配線板では、めっき層が、下地導電層と、下地導電層上に配置されている電解めっき層とを有していてもよい。穴の周囲において、下地導電層と電解めっき層との間には、段差が形成されていてもよい。
　（５）上記（４）のプリント配線板では、段差により露出している下地導電層の表面における下地導電層の端と電解めっき層との間の距離が、１０μｍ以上であってもよい。
　［本開示の実施形態の詳細］
　本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。実施形態に係るプリント配線板を、プリント配線板１００とする。
　（プリント配線板１００の構成）
　以下に、プリント配線板１００の構成を説明する。
　図１Ａは、プリント配線板１００の断面図である。図１Ｂは、図１Ａの部分拡大図である。図１Ａ及び図１Ｂに示されるように、プリント配線板１００は、基材１０と、導電パターン２１及び導電パターン２２と、めっき層３０とを有している。
　基材１０は、主面１０ａと主面１０ｂとを有している。主面１０ａ及び主面１０ｂは、基材１０の厚さ方向における端面である。主面１０ｂは、主面１０ａの反対面である。基材１０には、貫通穴１０ｃが形成されている。貫通穴１０ｃは、基材１０を厚さ方向に沿って貫通している。
　基材１０は、誘電体層１１と、基板１２とを有している。誘電体層１１は、後述する導電パターン１２ａを覆うように、基板１２上に配置されている。誘電体層１１及び基板１２は、それぞれ、基材１０の主面１０ａ側及び主面１０ｂ側にある。基板１２は、例えばリジッド基板である。但し、基板１２は、フレキシブル基板であってもよい。
　誘電体層１１は、主面１１ａと主面１１ｂとを有している。主面１１ａ及び主面１１ｂは、誘電体層１１の厚さ方向における端面である。主面１１ａは、主面１０ａを構成している。主面１１ｂは、主面１１ａの反対面であり、基板１２側を向いている。誘電体層１１には、穴１１ｃが形成されている。穴１１ｃは、誘電体層１１を厚さ方向に沿って貫通している。穴１１ｃからは、後述する導電パターン１２ａが露出している。
　誘電体層１１の厚さを、厚さＴ１とする。厚さＴ１は、５０μｍ以上５００μｍ以下である。穴１１ｃのアスペクト比は、０．５以上２．０以下である。穴１１ｃのアスペクト比は、厚さＴ１を穴１１ｃの開口幅の最大値で除することにより算出される。
　厚さＴ１及び穴１１ｃのアスペクト比は、以下の方法により測定される。第１に、誘電体層１１の厚さ方向に平行であり、かつ穴１１ｃの開口幅が最大となる断面において、電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて断面画像が取得される。第２に、上記の断面画像上の任意の１０箇所において、誘電体層１１の厚さが測定される。これら１０箇所における測定値の平均値を計算することにより、厚さＴ１が得られる。
　第３に、上記の断面画像中において、穴１１ｃの開口幅が測定される。上記のようにして得られた厚さＴ１をこの測定値で除することにより、穴１１ｃのアスペクト比が得られる。
　誘電体層１１は、誘電体により形成されている層である。誘電体層１１は、例えば、フッ素樹脂と、フッ素樹脂に混ぜられているフィラーとを有している。フッ素樹脂は、例えばポリテトラフルオロエチレンである。フィラーは、例えば、シリカにより形成されている。
　シリカは、天産品であってもよく、合成品であってもよい。シリカは、結晶性であってもよく、非晶性であってもよい。合成品である場合、シリカは、乾式製法により形成されたものであってもよく、湿式製法により形成されたものであってもよい。シリカは、入手の容易性及び品質の観点から、乾式製法により形成された合成品であることが好ましい。
　フッ素樹脂に対するフィラーの質量比は、単位体積の誘電体層１１に含まれているフィラーの質量を単位体積の誘電体層１１に含まれるフッ素樹脂の質量で除することにより得られる。
　フッ素樹脂に対するフィラーの質量比は、例えば、１．３以上である。フッ素樹脂に対するフィラーの質量比を１．３以上とすることにより、誘電体層１１の熱膨張係数が低下し、誘電体層１１の寸法安定性が改善される。フッ素樹脂に対するフィラーの質量比は、１．５以上であることが好ましく、１．６以上であることがさらに好ましい。
　フッ素樹脂に対するフィラーの質量比は、例えば、２．２以下である。フッ素樹脂に対するフィラーの質量比を２．２以下とすることにより、誘電体層１１の脆化に伴うハンドリング性及び剥離強度の低下を抑制することができる。フッ素樹脂に対するフィラーの質量比は、２．０以下であることが好ましい。
　フッ素樹脂に対するフィラーの質量比は、以下の方法により測定される。第１に、ＳＥＭを用いて、誘電体層１１の断面画像が取得される。第２に、取得された断面画像上の任意の３０箇所においてＥＤＸ（Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）分析を行うことにより、各々の箇所におけるフィラー組成原子とフッ素原子との質量比が得られる。第３に、各々の箇所においてフィラー組成原子とフッ素原子との質量比に基づいてフィラーとフッ素樹脂との質量比を算出するとともに、算出されたフィラーとフッ素樹脂との質量比を３０箇所について平均することにより、フッ素樹脂に対するフィラーの質量比が得られる。
　フィラーの平均粒径は、例えば０．３μｍ以上である。フィラーの平均粒径は、０．５μｍ以上であることが好ましく、１．０μｍ以上であることがさらに好ましい。フィラーの平均粒径は、例えば、４．０μｍ以下である。フィラーの平均粒径を４．０μｍ以下とすることにより、誘電体層１１の厚さの均一性を確保することができる。フィラーの平均粒径は、３．０μｍ以下であることが好ましく、２．０μｍ以下であることがさらに好ましい。フィラーの平均粒径は、一次粒子の粒径であり、粒度分布の中心径Ｄ５０により表される。フィラーの平均粒径は、粒子径分布測定装置（例えばマイクロトラック・ベル株式会社のＭＴ３３００ＩＩ）を用いて測定される。平均粒径が上記の範囲内にあれば、平均粒径が互いに異なる複数種類のフィラーが組み合わせて用いられてもよい。フィラーの形状は、貫通穴１０ｃを形成しやすくするため、球状であることが好ましい。
　誘電体層１１は、さらに、ポリテトラフルオロエチレン以外のフッ素樹脂を含んでいてもよい。誘電体層１１中におけるポリテトラフルオロエチレン以外のフッ素樹脂の含有量は、例えば１０質量パーセント以下であり、好ましくは５質量パーセント以下である。
　穴１１ｃの内壁面上におけるシリコンの組成比（原子比）は、好ましくは、２０パーセント以上８０パーセント以下である。なお、穴１１ｃの内壁面上におけるシリコンの組成比（原子比）は、穴１１ｃの内壁面を構成している原子全体に対するシリコン原子の比率である。１１ｃの内壁面上におけるシリコンの質量比は、めっき層３０を除去した上で穴１１ｃの内壁面上においてＥＤＸ（Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ）分析を行うことにより、測定される。
　フィラーには、シリカにより形成されているフィラーの他に、シリカ以外の材料により形成されているフィラーが含まれていてもよい。シリカ以外の材料の具体例として、酸化アルミニウム、酸化マグネシウム、酸化カルシウム、タルク、硫酸バリウム、窒化硼素、酸化亜鉛、チタン酸カリウム、ガラス、酸化チタン、マイカ等が挙げられる。
　シリカにより形成されているフィラーの含有割合（シリカにより形成されているフィラーの質量をシリカにより形成されているフィラーの質量及びシリカ以外の材料により形成されているフィラーの質量の合計で除し、１００を乗じた値）は、例えば６０質量パーセント以上である。シリカにより形成されているフィラーの含有割合は、７０質量パーセント以上であることが好ましく、８０質量パーセント以上であることがさらに好ましい。
　シリカにより形成されているフィラーの含有割合は、以下の方法により測定される。第１に、ＳＥＭを用いて誘電体層１１の断面画像が取得される。第２に、取得された断面画像中に含まれている５０個のフィラーに対してＥＤＸ分析を行うことにより、各々のフィラーの組成を特定し、当該組成に基づいてシリカにより形成されているフィラーの含有割合が求められる。
　誘電体層１１には、フッ素樹脂に代えて、液晶ポリマー又はポリフェニレンエーテルが用いられてもよい。誘電体層１１には、フッ素樹脂に代えて、ポリスチレン、ポリプロピレン等のオレフィン系材料が用いられてもよい。
　誘電体層１１の比誘電率は、例えば、２．０以上４．０以下である。誘電体層１１の比誘電率は、好ましくは、２．２以上３．３以下である。誘電体層１１の誘電正接は、例えば、０．００３以下である。誘電体層１１の誘電正接は、０．００２以下であることが好ましく、０．００１４以下であることがさらに好ましい。誘電体層１１の比誘電率及び誘電正接は、スプリットシリンダ共振器法を用いて、ＩＰＣ　ＴＭ－６５０　２．５．５．１３に基づいて、２５℃、８０ＧＨｚの条件下で測定される。
　基板１２は、導電パターン１２ａと導電パターン１２ｂとを有している。導電パターン１２ａは、基板１２の誘電体層１１側の主面に配置されている。導電パターン１２ｂは、基板１２の内部に配置されている。導電パターン１２ａ及び導電パターン１２ｂは、貫通穴１０ｃの内壁面から部分的に露出している。
　導電パターン２１及び導電パターン２２は、それぞれ、主面１０ａ上及び主面１０ｂ上に配置されている。導電パターン２１及び導電パターン２２は、例えば銅により形成されている。導電パターン２１には、高周波信号が流れる。導電パターン２１の厚さを、厚さＴ２とする。厚さＴ２は、例えば、５μｍ以上２０μｍ以下である。
　厚さＴ２は、以下の方法により測定される。第１に、導電パターン２１の延在方向に直交する任意の断面において、電子顕微鏡を用いて、導電パターン２１の断面画像が取得される。第２に、上記の断面画像上の任意の１０箇所において、導電パターン２１の厚さが測定される。これら１０箇所における測定値の平均値を計算することにより、厚さＴ２が得られる。但し、厚さＴ２は、貫通穴１０ｃ及び穴１１ｃの周囲以外の場所において測定される。
　導電パターン２１の延在方向に直交する断面視において、導電パターン２１の底面における幅及び導電パターン２１の上面における幅を、それぞれ幅Ｗ１及び幅Ｗ２とする。幅Ｗ２を幅Ｗ１で除した値は、０．７以上１．０以下であることが好ましい。なお、幅Ｗ２を幅Ｗ１で除した値が１．０に近いほど、導電パターン２１の延在方向に直交する断面視における導電パターン２１の形状が矩形に近い（断面形状の矩形性が高い）ことになる。
　幅Ｗ１及び幅Ｗ２は、以下の方法により測定される。第１に、導電パターン２１の延在方向に直交する任意の１０断面において、ＳＥＭを用いて、導電パターン２１の断面画像が取得される。第２に、上記の断面画像の各々において、導電パターン２１の底面における幅及び導電パターン２１の上面における幅が測定される。これらの測定値を１０つの断面画像について平均することにより、幅Ｗ１及び幅Ｗ２が得られる。
　めっき層３０は、貫通穴１０ｃの内壁面上に配置されている。なお、めっき層３０は、貫通穴１０ｃの内壁面に連なっている導電パターン２１の側面上、貫通穴１０ｃの周囲にある導電パターン２１の上面上、貫通穴１０ｃの内壁面に連なっている導電パターン２２の側面上及び貫通穴１０ｃの周囲にある導電パターン２２の上面上にも配置されていてもよい。めっき層３０により、導電パターン２１及び導電パターン２２が互いに電気的に接続されている。
　めっき層３０は、穴１１ｃの内壁面上及び穴１１ｃから露出している導電パターン１２ａ上にも配置されている。なお、めっき層３０は、穴１１ｃの内壁面に連なっている導電パターン２１の側面上及び穴１１ｃの周囲にある導電パターン２１の上面上にも配置されていてもよい。めっき層３０により、導電パターン２１は、導電パターン１２ａに電気的に接続されている。
　めっき層３０は、例えば、無電解めっき層３１と、無電解めっき層３１上に配置されている電解めっき層３２とを有している。無電解めっき層３１は無電解めっきにより形成されている層であり、電解めっき層３２は電解めっきにより形成されている層である。無電解めっき層３１は、電解めっき層３２を形成するための下地導電層である。めっき層３０（無電解めっき層３１、電解めっき層３２）は、例えば銅により形成されている。なお、無電解めっき層３１に代えて、下地導電層としてスパッタ層（スパッタリングにより形成されている層）又は導電性粒子層（導電性粒子を含む層）が形成されてもよい。
　穴１１ｃから露出している導電パターン１２ａ上に配置されているめっき層３０の厚さを、厚さＴ３とする。厚さＴ３の測定は、以下の方法により行われる。第１に、誘電体層１１の厚さ方向に平行な任意の断面において、ＳＥＭを用いて穴１１ｃから露出している導電パターン１２ａ上に配置されているめっき層３０の断面画像が取得される。第２に、上記の断面画像を用いて、めっき層３０の厚さの最小値が測定される。
　厚さＴ３は厚さＴ２よりも大きい。つまり、厚さＴ３を厚さＴ２で除した値は、１．０よりも大きい。このことを別の観点から言えば、貫通穴１０ｃの周囲及び穴１１ｃの周囲を除き、導電パターン２１及び導電パターン２２上には、電解めっき層３２が配置されていない。厚さＴ３は、例えば、１０μｍ以上である。貫通穴１０ｃの周囲及び穴１１ｃの周囲では、無電解めっき層３１と電解めっき層３２との間に段差が形成されている。この段差により露出している無電解めっき層３１の表面上における無電解めっき層３１と電解めっき層３２との間の距離ＤＩＳは、１０μｍ以上であってもよく、１０μｍ以上２０μｍ以下であってもよい。
　（プリント配線板１００の製造方法）
　以下に、プリント配線板１００の製造方法を説明する。
　図２は、プリント配線板１００の製造工程図である。図２に示されているように、プリント配線板１００の製造方法は、準備工程Ｓ１と、穴開け工程Ｓ２と、第１めっき工程Ｓ３と、第１レジストパターン形成工程Ｓ４と、第２めっき工程Ｓ５と、第１レジストパターン除去工程Ｓ６と、第２レジストパターン形成工程Ｓ７と、エッチング工程Ｓ８と、第２レジストパターン除去工程Ｓ９とを有する。
　穴開け工程Ｓ２は、準備工程Ｓ１後に行われる。第１めっき工程Ｓ３は、穴開け工程Ｓ２後に行われる。第１レジストパターン形成工程Ｓ４は、第１めっき工程Ｓ３後に行われる。第２めっき工程Ｓ５は、第１レジストパターン形成工程Ｓ４後に行われる。第１レジストパターン除去工程Ｓ６は、第２めっき工程Ｓ５後に行われる。第２レジストパターン形成工程Ｓ７は、第１レジストパターン除去工程Ｓ６後に行われる。エッチング工程Ｓ８は、第２レジストパターン形成工程Ｓ７後に行われる。第２レジストパターン除去工程Ｓ９は、エッチング工程Ｓ８後に行われる。
　図３は、準備工程Ｓ１を説明する断面図である。図３に示されるように、準備工程Ｓ１では、基材１０が準備される。なお、準備工程Ｓ１において準備される基材１０では、主面１０ａ上及び主面１０ｂ上に銅箔２３及び銅箔２４がそれぞれ配置されている。
　図４は、穴開け工程Ｓ２を説明する断面図である。図４に示されるように、穴開け工程Ｓ２では、基材１０に貫通穴１０ｃが形成されるとともに、誘電体層１１に穴１１ｃが形成される。貫通穴１０ｃ及び穴１１ｃの形成は、例えば、ドリル加工により行われる。
　図５は、第１めっき工程Ｓ３を説明する断面図である。第１めっき工程Ｓ３では、図５に示されるように、銅箔２３上及び銅箔２４上に、無電解めっき層３１が形成される。無電解めっき層３１は、貫通穴１０ｃの内壁面上、貫通穴１０ｃの内壁面に連なっている銅箔２３の側面上、貫通穴１０ｃの内壁面に連なっている銅箔２４の側面上、穴１１ｃの内壁面上、穴１１ｃの内壁面に連なっている銅箔２３の側面上、穴１１ｃの内壁面に連なっている銅箔２４の側面上、穴１１ｃから露出している導電パターン１２ａ上にも形成される。
　図６は、第１レジストパターン形成工程Ｓ４を説明する断面図である。図６に示されるように、第１レジストパターン形成工程Ｓ４では、銅箔２３上及び銅箔２４上に、無電解めっき層３１を介在させて、レジストパターン４１及びレジストパターン４２がそれぞれ形成される。レジストパターン４１は、開口部４１ａ及び開口部４１ｂを有している。開口部４１ａは、貫通穴１０ｃの周囲にある。開口部４１ｂは、穴１１ｃの周囲にある。レジストパターン４２は、開口部４２ａを有している。開口部４２ａは、貫通穴１０ｃの周囲にある。
　第１レジストパターン形成工程Ｓ４では、第１に、ドライフィルムレジストが銅箔２３上及び銅箔２４上に貼り付けられる。第２に、露光及び現像されることにより、ドライフィルムレジストが部分的に除去されて開口部４１ａ、開口部４１ｂ及び開口部４２ａとなる。また、開口部４１ａ及び開口部４１ｂが形成されなかったドライフィルムレジストの部分がレジストパターン４１となり、開口部４２ａが形成されなかったドライフィルムレジストの部分がレジストパターン４２となる。
　図７は、第２めっき工程Ｓ５を説明する断面図である。第２めっき工程Ｓ５では、図７に示されるように、無電解めっき層３１上に電解めっき層３２が形成される。第２めっき工程Ｓ５では、無電解めっき層３１に通電して電解めっきを行うことにより、無電解めっき層３１上に電解めっき層３２が形成される。すなわち、第２めっき工程Ｓ５では、ボタンめっきが行われる。
　図８は、第１レジストパターン除去工程Ｓ６を説明する断面図である。図８に示されるように、第１レジストパターン除去工程Ｓ６では、銅箔２３上からレジストパターン４１が除去されるとともに、銅箔２４上からレジストパターン４２が除去される。
　図９は、第２レジストパターン形成工程Ｓ７を説明する断面図である。図９に示されるように、第２レジストパターン形成工程Ｓ７では、銅箔２３上及び銅箔２４上に、無電解めっき層３１を介在させてレジストパターン５１及びレジストパターン５２がそれぞれ形成される。レジストパターン５１は開口部５１ａを有しており、レジストパターン５２は開口部５２ａを有している。開口部５１ａからは銅箔２３及びその上にある無電解めっき層３１が露出しており、開口部５２ａからは銅箔２４及びその上にある無電解めっき層３１が露出している。なお、レジストパターン５１及びレジストパターン５２は、銅箔２３上及び銅箔２４上にドライフィルムレジストを貼付するとともに、当該ドライフィルムを露光及び現像することにより形成される。
　図１０は、エッチング工程Ｓ８を説明する断面図である。エッチング工程Ｓ８では、レジストパターン５１及びレジストパターン５２をマスクとして銅箔２３及び銅箔２４に対するエッチングが行われる。これにより、開口部５１ａから露出している銅箔２３及び無電解めっき層３１の部分及び開口部５２ａから露出している銅箔２４及び無電解めっき層３１の部分が除去され、導電パターン２１及び導電パターン２２が形成される。
　第２レジストパターン除去工程Ｓ９では、導電パターン２１上からレジストパターン５１が除去されるとともに、導電パターン２２上からレジストパターン５２が除去される。以上により、図１Ａ及び図１Ｂに示される構造のプリント配線板１００が製造される。
　（プリント配線板１００の効果）
　以下に、プリント配線板１００の効果を説明する。
　第１レジストパターン形成工程Ｓ４が行われない場合、第２めっき工程Ｓ５において、無電解めっき層３１上の全面にわたって電解めっき層３２が形成されることになる。この場合、導電パターン２１及び導電パターン２２を形成するために、エッチング工程Ｓ８において、銅箔２３、銅箔２４及び無電解めっき層３１のみならず、電解めっき層３２もエッチングしなければならない。その結果、エッチング工程Ｓ８に要する時間が長くなり、導電パターン２１の幅（断面積）のバラつきが増加するとともに、導電パターン２１の矩形性が低下し、高周波信号が流れる際の導電パターン２１の伝送特性が低下してしまうことになる。
　特に、高周波信号が流れる際の導電パターン２１の伝送特性を確保するために厚さＴ１が５０μｍ以上になり、かつ穴１１ｃのアスペクト比が０．５以上となる場合には、穴１１ｃから露出している導電パターン１２ａ上にめっき層３０が形成されにくくなる。そのため、信頼性確保の観点からは、めっき層３０を厚く形成することが好ましい。しかしながら、めっき層３０を厚く形成されると、エッチング工程Ｓ８に要する時間がさらに長くなり、高周波信号が流れる際の導電パターン２１の伝送特性がさらに低下してしまうことになる。
　プリント配線板１００では、第１レジストパターン形成工程Ｓ４が行われているため、エッチング工程Ｓ８では、銅箔２３、銅箔２４及び無電解めっき層３１のみをエッチングすれば足りる。その結果、エッチング工程Ｓ８に要する時間が短くなり導電パターン２１の幅（断面積）のバラつきが減少するとともに、導電パターン２１の矩形性が向上する。このように、プリント配線板１００によると、高周波信号が流れる際の導電パターン２１の伝送特性が改善される。
　例えば誘電体層１１にある穴１１ｃの内壁面においてシリカにより形成されているフィラーが多く露出している（より具体的には、誘電体層１１にある穴１１ｃの内壁面におけるシリコンの組成比が２０パーセント以上８０パーセント以下である）場合、めっき層３０と穴１１ｃの内壁面との密着性が低下するため、めっき層３０を厚く形成することにより、信頼性が改善される。
　プリント配線板１００では、エッチング工程Ｓ８において銅箔２３、銅箔２４及び無電解めっき層３１のみをエッチングすればよいため、めっき層３０が厚く形成されても、エッチング工程Ｓ８に要する時間が長くなりにくい。そのため、プリント配線板１００によると、めっき層３０が厚く形成される場合でも、高周波信号が流れる際の導電パターン２１の伝送特性が改善される。
　（変形例）
　図１１は、変形例に係るプリント配線板１００の断面図である。図１１に示されるように、めっき層３０による穴１１ｃのフィリング率は、１００パーセントであることが好ましい。図１２は、めっき層３０による穴１１ｃのフィリング率を説明するための断面図である。図１２に示されるように、穴１１ｃの周囲にあるめっき層３０の上面と導電パターン１２ａの上面との間の距離を、距離ＤＩＳ１とする。穴１１ｃから露出している導電パターン１２ａ上に配置されているめっき層３０の上面と導電パターン１２ａの上面との間の距離の最小値を、距離ＤＩＳ２とする。距離ＤＩＳ２を距離ＤＩＳ１で除した上で１００を乗じることにより、めっき層３０による穴１１ｃのフィリング率が算出される。
　図１１に示されるように、誘電体層１１上には、めっき層３０及び導電パターン２１を覆うように、誘電体層６０が配置されていてもよい。誘電体層６０上には、導電パターン６１が配置されていてもよい。誘電体層６０には、穴１１ｃを埋め込んでいるめっき層３０を露出させる穴６０ａが形成されている。導電パターン６１は、穴６０ａの内壁面上、穴６０ａから露出しているめっき層３０上、穴６０ａの内壁面に連なっている導電パターン６１の側面上及び穴６０ａの周囲にある導電パターン６１の上面上に配置されているめっき層６２により、めっき層３０に電気的に接続されている。なお、めっき層６２は、めっき層３０と同様に、無電解めっき層６２ａと、無電解めっき層６２ａ上に配置されている電解めっき層６２ｂとを有している。
　このように、フィリング率が１００パーセントである場合、すなわち穴１１ｃから露出している導電パターン１２ａ上に配置されているめっき層３０の上面に凹みがない場合、誘電体層１１上にさらに別の誘電体層を積層し、導電パターンをさらにビルドアップすることができる。図示されていないが、フィリング率が１００パーセントである場合、穴１１ｃに埋め込まれているめっき層３０に部品を搭載することができる。
　今回開示された実施形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記の実施形態ではなく請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
　１０　基材、１０ａ　主面、１０ｂ　主面、１０ｃ　貫通穴、１１　誘電体層、１１ａ　主面、１１ｂ　主面、１１ｃ　穴、１２　基板、１２ａ　導電パターン、１２ｂ　導電パターン　、２１　導電パターン、２２　導電パターン、２３　銅箔、２４　銅箔、３０　めっき層、３１　無電解めっき層、３２　電解めっき層、４１　レジストパターン、４１ａ，４１ｂ　開口部、４２　レジストパターン、４２ａ　開口部、５１　レジストパターン、５１ａ　開口部、５２　レジストパターン、５２ａ　開口部、６０　誘電体層、６１　導電パターン、６２　めっき層、６２ａ　無電解めっき層、６２ｂ　電解めっき層、１００　プリント配線板、Ｐ　測定位置、Ｓ１　準備工程、Ｓ２　穴開け工程、Ｓ３　第１めっき工程、Ｓ４　第１レジストパターン形成工程、Ｓ５　第２めっき工程、Ｓ６　第１レジストパターン除去工程、Ｓ７　第２レジストパターン形成工程、Ｓ８　エッチング工程、Ｓ９　第２レジストパターン除去工程、ＤＩＳ　距離、ＤＩＳ１　距離、ＤＩＳ２　距離、Ｔ１，Ｔ２，Ｔ３　厚さ、Ｗ１　幅、Ｗ２　幅。

Claims (5)

  1. 　第１導電パターンと、
    　前記第１導電パターンを覆うように配置されている誘電体層と、
    　前記誘電体層上に配置されている第２導電パターンと、
    　めっき層とを備え、
    　前記誘電体層の厚さは、５０μｍ以上５００μｍ以下であり、
    　前記誘電体層には、前記第１導電パターンを露出させる穴が形成されており、
    　前記穴のアスペクト比は、０．５以上２．０以下であり、
    　前記めっき層は、少なくとも前記穴の内壁面上及び前記穴から露出している前記第１導電パターン上に配置されており、かつ前記第２導電パターンに電気的に接続されており、
    　前記穴から露出している前記第１導電パターン上に配置されている前記めっき層の厚さは、前記第２導電パターンの厚さよりも大きい、プリント配線板。
  2. 　前記誘電体層は、フッ素樹脂と前記フッ素樹脂中に混ぜられているフィラーとを含み、
    　前記フィラーは、シリカにより形成されている、請求項１に記載のプリント配線板。
  3. 　前記穴の内壁面におけるシリコンの組成比は、２０パーセント以上８０パーセント以下である、請求項２に記載のプリント配線板。
  4. 　前記めっき層は、下地導電層と、前記下地導電層上に配置されている電解めっき層とを有し、
    　前記穴の周囲において、前記下地導電層と前記電解めっき層との間には、段差が形成されている、請求項１から請求項３のいずれか１項に記載のプリント配線板。
  5. 　前記段差により露出している前記下地導電層の表面における前記下地導電層の端と前記電解めっき層との間の距離は、１０μｍ以上である、請求項４に記載のプリント配線板。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003304067A (ja) * 2002-04-11 2003-10-24 Cmk Corp 多層プリント配線板とその製造方法
JP2007266606A (ja) * 2006-03-28 2007-10-11 Endicott Interconnect Technologies Inc 回路基板用のフルオロポリマー絶縁性組成物およびこれから成る回路基板

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