WO2023078618A1 - Verfahren zur herstellung einer vielzahl optoelektronischer halbleiterchips - Google Patents

Verfahren zur herstellung einer vielzahl optoelektronischer halbleiterchips Download PDF

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    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials

Definitions

  • a method for producing a large number of optoelectronic semiconductor chips is specified.
  • An improved method for producing a large number of optoelectronic semiconductor chips is to be provided.
  • a method for producing a large number of optoelectronic semiconductor chips is to be provided, in which a growth substrate is removed in a simplified manner.
  • a growth substrate is provided.
  • the growth substrate is in the form of a wafer, for example.
  • a main area of the growth substrate has a significantly greater extent than a thickness of the growth substrate.
  • the wafer has a diameter of at least 6 inches, at least 8 inches, or at least 12 inches.
  • the growth substrate for epitaxial growth is an epitaxial Set up semiconductor layer sequence.
  • the growth substrate has in particular the same or a similar lattice constant as the material of the epitaxial semiconductor layer sequence to be grown.
  • a sacrificial layer is grown epitaxially over the growth substrate.
  • the term “over” means in particular that the elements structurally related to one another by this term do not necessarily have to be in direct contact with one another, but that further elements can be arranged in between.
  • a wafer stack is preferably first produced, which comprises at least the growth substrate and the epitaxial semiconductor layer sequence.
  • the wafer stack can also have other layers and elements, such as a carrier and a solder.
  • the growth substrate in the wafer stack is present as a wafer to which the epitaxial semiconductor layer sequence is applied over the entire area.
  • the further elements, such as the carrier and the solder, are preferably also arranged over the entire surface of the growth substrate.
  • the wafer stack is separated into a large number of optoelectronic semiconductor chips.
  • the growth substrate is in particular in the form of a wafer.
  • a wafer stack is produced by full-area epitaxial growth of the epitaxial semiconductor layer sequence, the sacrificial layer and optionally further layers.
  • the carrier will too applied over the full area or on the epitaxial semiconductor layer sequence.
  • the wafer stack produced in this way is singulated so that a large number of optoelectronic semiconductor chips of the same type are produced. In this way, in particular, a large number of optoelectronic semiconductor chips are produced simultaneously.
  • an epitaxial semiconductor layer sequence with an active layer that generates electromagnetic radiation during operation is epitaxially grown on the sacrificial layer.
  • a contact layer of the epitaxial semiconductor layer sequence is directly adjacent to the sacrificial layer.
  • the contact layer of the epitaxial semiconductor layer sequence and the sacrificial layer form a common interface.
  • the contact layer of the epitaxial semiconductor layer sequence in the finished optoelectronic semiconductor chip is set up to make electrical contact with the active layer and to impress a current into the epitaxial semiconductor layer sequence during operation.
  • the contact layer generally has a comparatively high level of doping.
  • a carrier is applied over or on the epitaxial semiconductor layer sequence.
  • the carrier is set up in particular to mechanically stabilize the epitaxial semiconductor layer sequence.
  • the carrier is applied all over or on the epitaxial semiconductor layer sequence.
  • the sacrificial layer is wet-chemically etched using an etchant that etches the material of the sacrificial layer selectively against the material of the contact layer.
  • the etchant etches the sacrificial layer material at a higher etch rate than the contact layer material.
  • an etch rate of the etch for the material of the sacrificial layer is at least ten times as high, at least thirty times as high or at least five times as high as an etch rate of the etch for the material of the contact layer.
  • the sacrificial layer is part of the wafer stack during the etching.
  • a method for producing a large number of optoelectronic semiconductor chips has the following steps:
  • the epitaxial semiconductor layer sequence has a phosphide compound semiconductor material.
  • Phosphide compound semiconductor materials are compound semiconductor materials that contain phosphorus, such as the materials from the system In x Al y Gai -xy P with 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1 and x+y ⁇ 1.
  • the sacrificial layer has InAlP or consists of InAlP
  • the contact layer has InGaAlP or consists of InGaAlP
  • InGaAlP refers in particular to a phosphide compound semiconductor material according to the above formula, in which x>0, y>0 and 1-x-y>0 applies. In other words, InGaAlP also has gallium in addition to indium and aluminum.
  • the sacrificial layer has a thickness between 100 nanometers and 1 micrometer inclusive, or between 100 nanometers and 500 nanometers inclusive, or between 100 nanometers and 300 nanometers inclusive.
  • the contact layer has a thickness of between 20 nanometers and 200 nanometers inclusive or between 75 nanometers inclusive and 150 nanometers inclusive.
  • the etchant contains HCl (hydrochloric acid) or consists of HCl, in particular of diluted HCl.
  • HCl hydrochloric acid
  • other materials are also suitable for etching.
  • the carrier has one of the following materials or consists of one of the following materials: Si, SiN.
  • the etchant is suitable for etching InAlP selectively with respect to InGaAlP.
  • the etch has a higher etch rate for InGaAlP than for InAlP.
  • HCl etches InAlP selectively against InGaAlP.
  • the growth substrate has GaAs. Furthermore, it is also possible for the growth substrate to consist of GaAs.
  • a buffer layer which has AlGaAs, is arranged between the sacrificial layer and the growth substrate.
  • the buffer layer is grown epitaxially.
  • the buffer layer has AlGaAs with a molar proportion of 80% Al.
  • AlGaAs is an arsenide compound semiconductor material.
  • Arsenide compound semiconductor materials are compound semiconductor materials that contain arsenic, such as the materials from the system In x Al y Gai- xy As with 0 ⁇ x ⁇ 1.0 ⁇ y ⁇ 1 and x+y ⁇ 1 .
  • the buffer layer is partially or preferably completely removed by wet-chemical etching before the sacrificial layer is etched.
  • the wet-chemical etching of the buffer layer is preferably carried out using a different etchant than the wet-chemical etching of the sacrificial layer.
  • the wet-chemical etching of the buffer layer takes place in a method step that is separate from the etching of the sacrificial layer.
  • material from the sacrificial layer is also removed when the buffer layer is etched, particularly if the sacrificial layer and the buffer layer form a common interface.
  • this removal of material particularly preferably takes place only partially, so that material of the sacrificial layer remains over the full area on the contact layer.
  • a buffer layer comprising AlGaAs or made of AlGaAs is etched with HF (hydrofluoric acid).
  • the growth substrate is partially or preferably completely removed by wet-chemical etching before the sacrificial layer is etched.
  • the wet-chemical etching of the growth substrate particularly preferably takes place not only before the etching of the sacrificial layer, but also before the etching of the buffer layer, if this is present.
  • the wet-chemical etching of the growth substrate is preferably carried out using a different etchant than the wet-chemical etching of the sacrificial layer and/or the buffer layer.
  • the wet-chemical etching of the growth substrate preferably takes place in one Method step that is separate from the etching of the sacrificial layer and/or the buffer layer.
  • the growth substrate and the buffer layer in particular are also possible for the growth substrate and the buffer layer in particular to be removed wet-chemically together in one step with the same etching agent.
  • material of the sacrificial layer is also removed during the wet-chemical etching of the growth substrate, in particular if the sacrificial layer and the growth substrate form a common interface.
  • Material of the sacrificial layer can also be removed when the growth substrate and buffer layer are etched together. However, this removal of material particularly preferably takes place only partially, so that material of the sacrificial layer remains over the full area on the contact layer.
  • One idea of the present method is to provide the sacrificial layer in order to compensate for fluctuations in the etching of the growth substrate and/or the buffer layer.
  • the material of the underlying layer which in a conventional method is the contact layer, is usually attacked in places due to process fluctuations and/or fluctuations in the thickness of the growth substrate. This is the case in particular when a plurality of wafer stacks are etched at the same time.
  • an attempt is made to compensate for this disadvantageous effect by making the contact layer thick.
  • a greater thickness of the contact layer has the disadvantage of increased and poorer absorption of electromagnetic radiation in the finished optoelectronic semiconductor chip Crystal quality of the subsequently epitaxially grown epitaxial layers.
  • With the aid of the sacrificial layer it is possible to avoid etching the contact layer in places.
  • the carrier is applied by soldering over or on the epitaxial semiconductor layer sequence.
  • the carrier can also be applied over or on the epitaxial semiconductor layer sequence by gluing or by a bonding method without joining materials.
  • a plurality of wafer stacks comprising at least the growth substrate and the epitaxial semiconductor layer sequence are produced and etched at the same time. Both the etching of the growth substrate and the etching of the sacrificial layer can be carried out simultaneously on a number of wafer stacks.
  • the wafer stack comprising the epitaxial semiconductor layer sequence, the carrier and the growth substrate exhibits a deflection.
  • a temperature load for example during soldering, causes the wafer stack to sag. In this case, preference is given to using a mechanical
  • a growth substrate as part of a wafer stack with a Deflection is difficult to evenly thin by a mechanical process such as polishing or grinding. Therefore, mechanical thinning of the growth substrate is preferably dispensed with in the present method.
  • FIGS. 1 to 4 show schematic sectional representations of stages of a method according to one exemplary embodiment.
  • the growth substrate 1 is a GaAs wafer (FIG. 1).
  • an epitaxial semiconductor layer sequence 2 is epitaxially grown on the growth substrate 1 (FIG. 2).
  • the epitaxial semiconductor layer sequence 2 is based on a phosphide compound semiconductor material.
  • the epitaxial semiconductor layer sequence 2 comprises an n-doped region 3 and a p-doped region 4 , an active layer 5 being arranged between the n-doped region 3 and the p-doped region 4 .
  • the active layer 5 is set up to generate electromagnetic radiation during operation.
  • the n-doped region 3 comprises a roughening layer 6 with a thickness of approximately 1000 nanometers.
  • the roughened layer 6 has InAlP.
  • the epitaxial semiconductor layer sequence 2 includes a contact layer 7 .
  • the contact layer 7 comprises InGaAlP and has a thickness of approximately 100 nanometers.
  • the contact layer 7 is arranged in direct contact with the roughened layer 6 .
  • a sacrificial layer 8 with a thickness of approximately 300 nanometers is arranged between the epitaxial semiconductor layer sequence 2 and the growth substrate 1 .
  • the sacrificial layer 8 is formed from InAlP and grown epitaxially.
  • the sacrificial layer 8 is in direct contact with the contact layer 7 of the epitaxial semiconductor layer sequence 2 .
  • a buffer layer 9 is arranged between the sacrificial layer 8 and the growth substrate 1 .
  • the buffer layer 9 is in direct contact both with the sacrificial layer 8 and with the growth substrate 1 .
  • the buffer layer 9 has AlGaAs with an aluminum content of 80%.
  • the buffer layer 9 has also grown epitaxially.
  • a carrier 10 mithil fe a solder 11 in the form of a solder layer on the epitaxial Semiconductor layer sequence 2 attached ( Figure 3).
  • the carrier 10 has silicon or silicon nitride or is formed from one of these materials.
  • the growth substrate 1 is first removed by wet-chemical etching, for example using diluted sulfuric acid with hydrogen peroxide.
  • the buffer layer 9 is then wet-chemically removed with hydrofluoric acid (HF). It is also possible for the buffer layer 9 and the growth substrate 1 to be removed in a common step by wet-chemical etching. Furthermore, the growth substrate 1 can also be etched selectively against the buffer layer 9 .
  • HF hydrofluoric acid
  • the sacrificial layer 8 is etched with hydrochloric acid (HCl) selectively with respect to the contact layer 7 (FIG. 4).
  • the hydrochloric acid is diluted with water.
  • the mixing ratio of HCl to H 2 O here has a value of approximately 1:30, for example.
  • an etch rate of the diluted hydrochloric acid for the InAlP of the sacrificial layer 8 has a value of about 50 nanometers/minute
  • the etch rate of the diluted hydrochloric acid for the InGaAlP of the contact layer 7 has a value of about 2 nanometers/minute.
  • the wafer stack 12 comprising the carrier 10, solder 11 and epitaxial semiconductor layer sequence 2 is singulated to form a multiplicity of optoelectronic semiconductor chips.
  • the invention is not limited to these by the description based on the exemplary embodiments. Rather includes the invention includes every new feature and every combination of features, which in particular includes every combination of features in the patent claims, even if this feature or this combination itself is not explicitly stated in the patent claims or exemplary embodiments.

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  • Recrystallisation Techniques (AREA)

Abstract

Es wird ein Verfahren zur Herstellung einer Vielzahl optoelektronischer Halbleiterchips mit den folgenden Schritten angegeben: - Bereitstellen eines Wachstumssubstrats (1), - epitaktisches Aufwachsen einer Opferschicht (8) über dem Wachstumssubstrat (1), - epitaktisches Aufwachsen einer epitaktischen Halbleiterschichtenfolge (2) mit einer aktiven Schicht (5), die im Betrieb elektromagnetische Strahlung erzeugt, auf der Opferschicht (8), wobei eine Kontaktschicht (7) der epitaktischen Halbleiterschichtenfolge (2) direkt an die Opferschicht (8) angrenzt, - Aufbringen eines Trägers (10) über oder auf der epitaktischen Halbleiterschichtenfolge (2), - nasschemisches Ätzen der Opferschicht (8) mit einer Ätze, die das Material der Opferschicht (8) selektiv gegen das Material der Kontaktschicht (7) ätzt.

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG EINER VIELZAHL OPTOELEKTRONISCHER HALBLEITERCHIPS
Es wird ein Verfahren zur Herstellung einer Viel zahl optoelektronischer Halbleiterchips angegeben .
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2021 128 546 . 1 , deren Of fenbarungsgehalt hiermit durch Rückbezug aufgenommen wird .
Es soll ein verbessertes Verfahren zur Herstellung einer Viel zahl optoelektronischer Halbleiterchips bereitgestellt werden . Insbesondere soll ein Verfahren zur Herstellung einer Viel zahl optoelektronischer Halbleiterchips bereitgestellt werden, bei dem ein Wachstumssubstrat vereinfacht entfernt wird .
Diese Aufgaben werden durch ein Verfahren mit den Schritten des Patentanspruchs 1 gelöst . Vorteilhafte Aus führungs formen und Weiterbildungen des Verfahrens sind in den abhängigen Ansprüchen angegeben .
Gemäß einer Aus führungs form des Verfahrens wird ein Wachstumssubstrat bereitgestellt . Das Wachstumssubstrat liegt beispielsweise in Form eines Wafers vor . Mit anderen Worten weist eine Hauptfläche des Wachstumssubstrats eine deutlich größere Ausdehnung auf als eine Dicke des Wachstumssubstrats . Beispielsweise weist der Wafer einen Durchmesser von mindestens 6 Zoll , von mindestens 8 Zoll oder von mindestens 12 Zoll auf . Weiterhin ist das Wachstumssubstrat zum epitaktischen Wachstum einer epitaktischen Halbleiterschichtenfolge eingerichtet . Hierzu weist das Wachstumssubstrat insbesondere die gleiche oder eine ähnliche Gitterkonstante auf wie das Material der auf zuwachsenden epi taktischen Haiblei ter schichtenfolge .
Gemäß einer weiteren Aus führungs form des Verfahrens wird eine Opferschicht epitaktisch über dem Wachstumssubstrat auf gewachsen . Hier und im Folgenden bedeutet der Begri f f „über" insbesondere , dass die durch diesen Begri f f in struktureller Beziehung zueinander gesetzten Elemente nicht notwendigerweise in direkten Kontakt miteinander stehen müssen, sondern dass weitere Elemente dazwischen angeordnet sein können .
Bevorzugt wird bei dem vorliegenden Verfahren zunächst ein Waferstapel erzeugt , der zumindest das Wachstumssubstrat und die epitaktische Halbleiterschichtenfolge umfasst . Der Waferstapel kann auch weitere Schichten und Elemente aufweisen, wie einen Träger und ein Lot . Insbesondere liegt das Wachstumssubstrat im Waferstapel als Wafer vor, auf den die epitaktische Halbleiterschichtenfolge voll flächig aufgebracht ist . Auch die weiteren Elemente , wie der Träger und das Lot sind bevorzugt voll flächig über dem Wachstumssubstrat angeordnet . Der Waferstapel wird in einen der letzten Verfahrensschritten zu einer Viel zahl an optoelektronischen Halbleiterchips vereinzelt .
Zur Erzeugung des Waferstapels liegt das Wachstumssubstrat insbesondere in Form eines Wafers vor . Ausgehend von dem Wachstumssubstrat wird ein Waferstapel durch voll flächiges epitaktisches Wachsen der epitaktischen Halbleiterschichtenfolge , der Opferschicht und gegebenenfalls weiteren Schichten erzeugt . Der Träger wird ebenfalls voll flächig über oder auf der epitaktischen Halbleiterschichtenfolge aufgebracht . Der so erzeugte Waferstapel wird vereinzelt , so dass eine Viel zahl gleichartiger optoelektronischer Halbleiterchips entsteht . So wird insbesondere eine Viel zahl optoelektronischer Halbleiterchips gleichzeitig erzeugt .
Gemäß einer weiteren Aus führungs form des Verfahrens wird eine epitaktische Halbleiterschichtenfolge mit einer aktiven Schicht , die im Betrieb elektromagnetische Strahlung erzeugt , auf der Opferschicht epitaktisch auf gewachsen . Hierbei grenzt eine Kontaktschicht der epitaktischen Halbleiterschichtenfolge direkt an die Opferschicht an . Mit anderen Worten bilden die Kontaktschicht der epitaktischen Halbleiterschichtenfolge und die Opferschicht eine gemeinsame Grenz fläche aus .
Insbesondere ist die Kontaktschicht der epitaktischen Halbleiterschichtenfolge in dem fertigen optoelektronischen Halbleiterchip dazu eingerichtet , die aktive Schicht elektrisch zu kontaktieren und im Betrieb einen Strom in die epitaktische Halbleiterschichtenfolge einzuprägen . Hierzu weist die Kontaktschicht in der Regel eine vergleichsweise hohe Dotierung auf . Insbesondere ist es möglich, dass die Kontaktschicht nicht in direktem Kontakt mit der aktiven Schicht steht und die elektrische Kontaktierung der aktiven Schicht über die Kontaktschicht indirekt erfolgt .
Gemäß einer weiteren Aus führungs form des Verfahrens wird ein Träger über oder auf der epitaktischen Halbleiterschichtenfolge aufgebracht . Der Träger ist insbesondere dazu eingerichtet , die epitaktische Halbleiterschichtenfolge mechanisch zu stabilisieren . Insbesondere wird der Träger voll flächig über oder auf der epitaktischen Halbleiterschichtenfolge aufgebracht .
Gemäß einer weiteren Aus führungs form des Verfahrens wird die Opferschicht nasschemisch mit einer Ätze geätzt , die das Material der Opferschicht selektiv gegen das Material der Kontaktschicht ätzt . Mit anderen Worten ätzt die Ätze das Material der Opferschicht mit einer höheren Ätzrate als das Material der Kontaktschicht . Beispielsweise ist eine Ätzrate der Ätze für das Material der Opferschicht mindestens zehnmal so hoch, mindestens dreißigmal so hoch oder mindestens fünf zigmal so hoch wie eine Ätzrate der Ätze für das Material der Kontaktschicht . Insbesondere ist die Opferschicht Teil des Waferstapels bei dem Ätzen .
Insbesondere weist ein Verfahren zur Herstellung einer Viel zahl optoelektronischer Halbleiterchips die folgenden Schritte auf :
- Bereitstellen eines Wachstumssubstrats ,
- epitaktisches Aufwachsen einer Opferschicht über dem Wachs turns subs trat ,
- epitaktisches Aufwachsen einer epitaktischen Halbleiterschichtenfolge mit einer aktiven Schicht , die im Betrieb elektromagnetische Strahlung erzeugt , auf der Opferschicht , wobei eine Kontaktschicht der epitaktischen Halbleiterschichtenfolge direkt an die Opferschicht angrenzt ,
- Aufbringen eines Trägers über oder auf der epitaktischen Haiblei ter schicht enf olge ,
- nasschemisches Ätzen der Opferschicht mit einer Ätze , die das Material der Opferschicht selektiv gegen das Material der Kontaktschicht ätzt . Bevorzugt werden die Schritte in der oben angegebenen Reihenfolge durchgeführt . Bevorzugt erzeugen zumindest einige der angegeben Schritte einen Waferstapel .
Gemäß einer weiteren Aus führungs form des Verfahrens weist die epitaktische Halbleiterschichtenfolge ein Phosphid- Verbindungshalbleitermaterial auf . Phosphid- Verbindungshalbleitermaterialien sind Verbindungshalbleitermaterialien, die Phosphor enthalten, wie die Materialien aus dem System InxAlyGai-x-yP mit 0 < x < 1 , 0 < y < 1 und x+y < 1 .
Gemäß einer weiteren Aus führungs form des Verfahrens weist die Opferschicht InAlP auf oder besteht aus InAlP, während die Kontaktschicht InGaAlP aufweist oder aus InGaAlP besteht . Mit InAlP wird insbesondere ein Phosphid- Verbindungshalbleitermaterial gemäß der obigen Formel bezeichnet , bei dem 1-x-y = 0 gilt und das folglich keinen Galliumanteil aufweist . Mit InGaAlP wird insbesondere ein Phosphid-Verbindungshalbleitermaterial gemäß der obigen Formel bezeichnet , bei dem x > 0 , y > 0 und 1-x-y > 0 gilt . Mit anderen Worten weist InGaAlP neben Indium und Aluminium auch Gallium auf .
Beispielsweise weist die Opferschicht eine Dicke zwischen einschließlich 100 Nanometer und einschließlich 1 Mikrometer oder zwischen einschließlich 100 Nanometer und einschließlich 500 Nanometer oder zwischen einschließlich 100 Nanometer und 300 Nanometer auf .
Beispielsweise weist die Kontaktschicht eine Dicke zwischen einschließlich 20 Nanometer und einschließlich 200 Nanometer oder zwischen einschließlich 75 Nanometer und einschließlich 150 Nanometer auf .
Gemäß einer weiteren Aus führungs form des Verfahrens weist die Ätze HCl ( Sal zsäure ) auf oder besteht aus HCl , insbesondere aus verdünnter HCl . Schließlich sind auch weitere Materialien für die Ätze geeignet .
Gemäß einer weiteren Aus führungs form des Verfahrens weist der Träger eines der folgenden Materialien auf oder besteht aus einem der folgenden Materialien : Si , SiN .
Insbesondere ist die Ätze dafür geeignet , InAlP selektiv gegen InGaAlP zu ätzen . Mit anderen Worten weist die Ätze eine höhere Ätzrate für InGaAlP auf als für InAlP . Beispielsweise ätzt HCl InAlP selektiv gegen InGaAlP .
Gemäß einer weiteren Aus führungs form des Verfahrens weist das Wachstumssubstrat GaAs auf . Weiterhin ist es auch möglich, dass das Wachstumssubstrat aus GaAs besteht .
Gemäß einer weiteren Aus führungs form des Verfahrens ist zwischen der Opferschicht und dem Wachstumssubstrat eine Puf ferschicht angeordnet , die AlGaAs aufweist . Beispielsweise wird die Puf ferschicht epitaktisch gewachsen .
Beispielsweise weist die Puf ferschicht AlGaAs mit einem molaren Anteil von 80 % Al auf . AlGaAs ist insbesondere ein Arsenid-Verbindungshalbleitermaterial . Arsenid- Verbindungshalbleitermaterialien sind Verbindungshalbleitermaterialien, die Arsen enthalten, wie die Materialien aus dem System InxAlyGai-x-yAs mit 0 < x < 1 , 0 < y < 1 und x+y < 1 . AlGaAs erfüllt diese Formel , wobei x=0 ist . Mit anderen Worten weist AlGaAs kein Indium auf .
Gemäß einer weiteren Aus führungs form des Verfahrens wird die Puf ferschicht vor dem Ätzen der Opferschicht durch nasschemisches Ätzen teilweise oder bevorzugt vollständig entfernt . Das nasschemische Ätzen der Puf ferschicht erfolgt bevorzugt mit einer anderen Ätze als das nasschemische Ätzen der Opferschicht . Mit anderen Worten erfolgt das nasschemische Ätzen der Puf ferschicht in einem Verfahrensschritt , der getrennt ist von dem Ätzen der Opferschicht . Es ist j edoch durchaus möglich, dass beim Ätzen der Puf ferschicht auch Material der Opferschicht mitabgetragen wird, insbesondere wenn die Opferschicht und die Puf ferschicht eine gemeinsame Grenz fläche ausbilden . Besonders bevorzugt erfolgt dieser Materialabtrag aber nur teilweise , sodass Material der Opferschicht voll flächig auf der Kontaktschicht verbleibt . Beispielsweise wird eine Puf ferschicht , die AlGaAs aufweist oder aus AlGaAs besteht , mit HF ( Flusssäure ) geätzt .
Gemäß einer weiteren Aus führungs form des Verfahrens wird das Wachstumssubstrat vor dem Ätzen der Opferschicht teilweise oder bevorzugt ganz durch nasschemisches Ätzen entfernt . Besonders bevorzugt erfolgt das nasschemische Ätzen des Wachstumssubstrats nicht nur vor dem Ätzen der Opferschicht , sondern auch vor dem Ätzen der Puf ferschicht , falls diese vorhanden ist . Das nasschemische Ätzen des Wachstumssubstrats erfolgt bevorzugt mit einer anderen Ätze als das nasschemische Ätzen der Opferschicht und/oder der Puf ferschicht . Mit anderen Worten erfolgt das nasschemische Ätzen des Wachstumssubstrats bevorzugt in einem Verfahrensschritt , der getrennt ist von dem Ätzen der Opferschicht und/oder der Puf ferschicht .
Weiterhin ist es j edoch auch möglich, dass insbesondere das Wachstumssubstrat und die Puf ferschicht gemeinsam in einem Schritt mit der gleichen Ätze nasschemisch entfernt werden .
Insbesondere ist es möglich, dass bei dem nasschemischen Ätzen des Wachstumssubstrats auch Material der Opferschicht abgetragen wird, insbesondere wenn die Opferschicht und das Wachstumssubstrat eine gemeinsame Grenz fläche ausbilden . Auch beim gemeinsamen Ätzen von Wachstumssubstrat und Puf ferschicht kann Material der Opferschicht abgetragen werden . Besonders bevorzugt erfolgt dieser Materialabtrag aber nur teilweise , sodass Material der Opferschicht voll flächig auf der Kontaktschicht verbleibt .
Eine Idee des vorliegenden Verfahrens ist es , die Opferschicht vorzusehen, um Schwankungen beim Ätzen des Wachstumssubstrats und/oder der Puf ferschicht aus zugleichen . Beim Ätzen des Wachstumssubstrats und/oder der Puf ferschicht wird aufgrund von Prozessschwankungen und/oder Dickenschwankungen des Wachstumssubstrats in der Regel stellenweise das Material der darunterliegenden Schicht angegri f fen, bei der es sich bei einem herkömmlichen Verfahren um die Kontaktschicht handelt . Dies ist insbesondere bei einer gleichzeitigen Ätzung mehrerer Waferstapel der Fall . Bei herkömmlichen Verfahren wird versucht , diesen nachteiligen Ef fekt durch eine hohe Dicke der Kontaktschicht aus zugleichen . Eine größere Dicke der Kontaktschicht hat j edoch den Nachteil einer erhöhten Absorption von elektromagnetischer Strahlung im fertigen optoelektronischen Halbleiterchip und einer schlechteren Kristallqualität der nachfolgend epitaktisch gewachsenen epitaktischen Schichten . Mit Hil fe der Opferschicht ist es möglich, ein stellenweises Ätzen der Kontaktschicht zu vermeiden .
Gemäß einer weiteren Aus führungs form des Verfahrens wird der Träger durch Löten über oder auf der epitaktischen Halbleiterschichtenfolge aufgebracht . Weiterhin kann der Träger auch durch Kleben oder durch ein fügestof f freies Verbindungsverfahren über oder auf der epitaktischen Halbleiterschichtenfolge aufgebracht werden .
Gemäß einer Aus führungs form des Verfahrens werden mehrere Waferstapel umfassend zumindest das Wachstumssubstrat und die epitaktische Halbleiterschichtenfolge erzeugt und gleichzeitig geätzt . Sowohl das Ätzen des Wachstumssubstrats als auch das Ätzen der Opferschicht kann gleichzeitig an mehreren Waferstapeln durchgeführt werden .
Gemäß einer weiteren Aus führungs form des Verfahrens werden mehrere Waferstapel gleichzeitig geätzt .
Gemäß einer weiteren Aus führungs form des Verfahrens weist der Waferstapel umfassend die epitaktische Halbleiterschichtenfolge , den Träger und das Wachstumssubstrat eine Durchbiegung auf . Insbesondere , falls das Material des Wachstumssubstrats und das Material des Trägers unterschiedliche thermische Ausdehnungskoef fi zienten aufweisen, entsteht bei einer Temperaturbelastung, etwa beim Löten, eine Durchbiegung des Waferstapels . In diesem Fall wird bevorzugt auf die Verwendung eines mechanischen
Verfahrens zum Dünnen des Wachstumssubstrats verzichtet . Ein Wachstumssubstrat als Teil eines Waferstapels mit einer Durchbiegung kann nur schwer durch ein mechanisches Verfahren, wie Polieren oder Schlei fen, gleichmäßig gedünnt werden . Daher wird bei dem vorliegenden Verfahren bevorzugt auf ein mechanisches Dünnen des Wachstumssubstrats verzichtet .
Weitere vorteilhafte Aus führungs formen und Weiterbildungen des Verfahrens ergeben sich aus dem im Folgenden in Verbindung mit den Figuren beschriebenen Aus führungsbeispiel .
Die Figuren 1 bis 4 zeigen schematische Schnittdarstellungen von Stadien eines Verfahrens gemäß einem Aus führungsbeispiel .
Gleiche , gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugs zeichen versehen . Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu betrachten . Vielmehr können einzelne Elemente , insbesondere Schichtdicken, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein .
Bei den Verfahren gemäß dem Aus führungsbeispiel der Figuren 1 bis 4 wird zunächst ein Wachstumssubstrat 1 bereitgestellt . Bei dem Wachstumssubstrat 1 handelt es sich vorliegend um einen GaAs-Wafer ( Figur 1 ) .
In einem nächsten Schritt wird eine epitaktische Halbleiterschichtenfolge 2 auf dem Wachstumssubstrat 1 epitaktisch gewachsen ( Figur 2 ) . Die epitaktische Halbleiterschichtenfolge 2 basiert vorliegend auf einem Phosphid-Verbindungshalbleitermaterial . Die epitaktische Halbleiterschichtenfolge 2 umfasst einen n- dotierten Bereich 3 und einen p-dotierten Bereich 4 , wobei zwischen dem n-dotierten Bereich 3 und dem p-dotierten Bereich 4 eine aktive Schicht 5 angeordnet ist . Die aktive Schicht 5 ist vorliegend dazu eingerichtet , im Betrieb elektromagnetische Strahlung zu erzeugen .
Der n-dotierte Bereich 3 umfasst vorliegend eine Auf rauschicht 6 mit einer Dicke von ungefähr 1000 Nanometer . Die Auf rauschicht 6 weist vorliegend InAlP auf . Weiterhin umfasst die epitaktische Halbleiterschichtenfolge 2 eine Kontaktschicht 7 . Die Kontaktschicht 7 weist InGaAlP und eine Dicke von ungefähr 100 Nanometer auf . Vorliegend ist die Kontaktschicht 7 in direktem Kontakt mit der Auf rauschicht 6 angeordnet .
Zwischen der epitaktischen Halbleiterschichtenfolge 2 und dem Wachstumssubstrat 1 ist eine Opferschicht 8 mit einer Dicke von ungefähr 300 Nanometer angeordnet . Die Opferschicht 8 ist vorliegend aus InAlP gebildet und epitaktisch gewachsen . Die Opferschicht 8 steht in direktem Kontakt mit der Kontaktschicht 7 der epitaktischen Halbleiterschichtenfolge 2 .
Zwischen der Opferschicht 8 und dem Wachstumssubstrat 1 ist weiterhin eine Puf ferschicht 9 angeordnet . Die Puf ferschicht 9 steht sowohl mit der Opferschicht 8 als auch mit dem Wachstumssubstrat 1 in direktem Kontakt . Die Puf ferschicht 9 weist vorliegend AlGaAs mit einem Aluminiumanteil von 80 % auf . Auch die Puf ferschicht 9 ist epitaktisch gewachsen .
In einem nächsten Schritt wird ein Träger 10 mithil fe eines Lots 11 in Form einer Lotschicht auf der epitaktischen Halbleiterschichtenfolge 2 befestigt (Figur 3) . Der Träger 10 weist vorliegend Silizium oder Siliziumnitrid auf oder ist aus einem dieser Materialien gebildet.
In einem nächsten Schritt wird zunächst das Wachstumssubstrat 1 durch nasschemisches Ätzen entfernt, beispielsweise mit verdünnter Schwefelsäure mit Wasserstoffperoxid.
In einem nächsten Schritt wird dann die Pufferschicht 9 mit Flusssäure (HF) nasschemisch entfernt. Es ist auch möglich, dass die Pufferschicht 9 und das Wachstumssubstrat 1 in einem gemeinsamen Schritt durch nasschemisches Ätzen entfernt werden. Weiterhin kann auch das Wachstumssubstrat 1 selektiv gegen die Pufferschicht 9 geätzt werden.
In einem weiteren Schritt wird die Opferschicht 8 mit Salzsäure (HCl) selektiv zu der Kontaktschicht 7 geätzt (Figur 4) . Die Salzsäure ist hierbei mit Wasser verdünnt. Das Mischungsverhältnis von HCl zu H2O weist hierbei beispielsweise einen Wert von ungefähr 1:30 auf. Eine Ätzrate der verdünnten Salzsäure für das InAlP der Opferschicht 8 weist beispielsweise einen Wert von ungefähr 50 Nanometer/Minute auf, während die Ätzrate der verdünnten Salzsäure für das InGaAlP der Kontaktschicht 7 einen Wert von ungefähr 2 Nanometer/Minute aufweist.
In einem späteren Schritt, der vorliegend nicht dargestellt ist, wird der Waferstapel 12 umfassend Träger 10, Lot 11 und epitaktischer Halbleiterschichtenfolge 2 zu einer Vielzahl an optoelektronischen Halbleiterchips vereinzelt.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugs zeichenliste
1 Wachstumssubstrat
2 epitaktische Halbleiterschichtenfolge 3 n-dotierter Bereich
4 p-dotierter Bereich
5 aktive Schicht
6 Auf rauschicht
7 Kontaktschicht 8 Opferschicht
9 Puf ferschicht
10 Träger
11 Lot
12 Waferstapel

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Vielzahl optoelektronischer Halbleiterchips mit den Schritten:
- Bereitstellen eines Wachstumssubstrats (1) ,
- epitaktisches Aufwachsen einer Opferschicht (8) über dem Wachstumssubstrat (1) ,
- epitaktisches Aufwachsen einer epitaktischen Halbleiterschichtenfolge (2) mit einer aktiven Schicht (5) , die im Betrieb elektromagnetische Strahlung erzeugt, auf der Opferschicht (8) , wobei eine Kontaktschicht (7) der epitaktischen Halbleiterschichtenfolge (2) direkt an die Opferschicht (8) angrenzt,
- Aufbringen eines Trägers (10) über oder auf der epitaktischen Halbleiterschichtenfolge (2) ,
- nasschemisches Ätzen der Opferschicht (8) mit einer Ätze, die das Material der Opferschicht (8) selektiv gegen das Material der Kontaktschicht (7) ätzt.
2. Verfahren nach dem vorherigen Anspruch, bei dem
- die Opferschicht (8) InAlP aufweist, und
- die Kontaktschicht (7) InGaAlP aufweist.
3. Verfahren nach einem der obigen Ansprüche, bei dem die Ätze HCl aufweist.
4. Verfahren nach einem der obigen Ansprüche, bei dem der Träger (10) eines der folgenden Materialien aufweist: Si, SiN.
5. Verfahren nach einem der obigen Ansprüche, bei dem das Wachstumssubstrat (1) GaAs aufweist.
6. Verfahren nach dem vorherigen Anspruch, bei dem
- zwischen der Opferschicht (8) und dem Wachstumssubstrat (1) eine Pufferschicht (9) angeordnet ist, die AlGaAs aufweist,
- die Pufferschicht (9) vor dem Ätzen der Opferschicht (8) durch nasschemisches Ätzen zumindest teilweise entfernt wird.
7. Verfahren nach einem der obigen Ansprüche, bei dem das Wachstumssubstrat (1) vor dem Ätzen der Opferschicht (8) ganz oder teilweise durch nasschemisches Ätzen entfernt wird.
8. Verfahren nach einem der obigen Ansprüche, bei dem die epitaktische Halbleiterschichtenfolge (2) auf einem Phosphid-Verbindungshalbleitermaterial basiert.
9. Verfahren nach einem der obigen Ansprüche, bei dem der Träger (10) durch Löten über oder auf der epitaktischen Halbleiterschichtenfolge (2) aufgebracht wird.
10. Verfahren nach einem der obigen Ansprüche, bei dem
- mehrere Waferstapel (12) umfassend zumindest das Wachstumssubstrat und die epitaktische Halbleiterschichtenfolge erzeugt werden, und
- mehrere Waferstapel gleichzeitig geätzt werden.
11. Verfahren nach einem der obigen Ansprüche, bei dem die Kontaktschicht (7) eine Dicke zwischen einschließlich 20 Nanometer und einschließlich 200 Nanometer aufweist.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214598A (ja) * 1999-06-09 2007-08-23 Toshiba Corp 接着型半導体基板および半導体発光素子
EP2743994A1 (de) * 2011-08-11 2014-06-18 Showa Denko K.K. Lichtemittierende diode und verfahren zu ihrer herstellung
DE102013105035A1 (de) * 2013-05-16 2014-11-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
DE102017103041A1 (de) * 2017-02-15 2018-08-16 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl von optoelektronischen Bauelementen und optoelektronisches Bauelement
DE102019108701A1 (de) * 2019-04-03 2020-10-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Mehrzahl von Bauteilen, Bauteil und Bauteilverbund aus Bauteilen

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5312988B2 (ja) 2009-03-04 2013-10-09 スタンレー電気株式会社 光半導体装置及びその製造方法
TWI445189B (zh) 2011-04-29 2014-07-11 行政院原子能委員會核能研究所 光電元件之基板剝離的結構及其方法
TWI480928B (zh) 2012-05-22 2015-04-11 國立中興大學 The manufacturing method of the semiconductor element and the epitaxial substrate used in the manufacturing method and the semi-finished product of the semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214598A (ja) * 1999-06-09 2007-08-23 Toshiba Corp 接着型半導体基板および半導体発光素子
EP2743994A1 (de) * 2011-08-11 2014-06-18 Showa Denko K.K. Lichtemittierende diode und verfahren zu ihrer herstellung
DE102013105035A1 (de) * 2013-05-16 2014-11-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
DE102017103041A1 (de) * 2017-02-15 2018-08-16 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl von optoelektronischen Bauelementen und optoelektronisches Bauelement
DE102019108701A1 (de) * 2019-04-03 2020-10-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Mehrzahl von Bauteilen, Bauteil und Bauteilverbund aus Bauteilen

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