WO2023045012A1 - 一种半导体结构、半导体结构的制作方法及存储器 - Google Patents

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Definitions

  • the present application relates to the technical field of semiconductor manufacturing, and in particular to a semiconductor structure, a manufacturing method of the semiconductor structure, and a memory.
  • the purpose of the embodiments of the present application is to provide a semiconductor structure, a manufacturing method of the semiconductor structure and a memory, which can at least solve the above-mentioned problems.
  • a semiconductor structure including: a substrate, and a conductive contact hole is formed on the substrate;
  • the metal sulfide layer is formed in the conductive contact hole and covers the bottom wall of the conductive contact hole;
  • barrier layer covering the surface of the semi-metal layer and the sidewall of the conductive contact hole
  • the conductive contact structure is arranged in the accommodating hole formed by the barrier layer.
  • the base includes a substrate and a first dielectric layer formed on the substrate, and the conductive contact hole is formed to penetrate the first dielectric layer and extend into the substrate;
  • the conductive contact hole includes a first conductive hole formed in the substrate and a second conductive hole formed in the first dielectric layer, and the radial dimension of the first conductive hole is larger than that of the second conductive hole. The radial dimension of the hole.
  • the material of the metal sulfide layer is molybdenum sulfide or tungsten sulfide
  • the material of the semi-metal layer includes Group VA semi-metal elements.
  • the barrier layer covers the surface of the half-metal layer and the sidewall of the conductive contact hole, and covers the upper surface of the substrate;
  • the conductive contact structure is formed to fill the accommodation hole and cover the upper surface of the barrier layer.
  • the radial dimension of the metal sulfide layer is larger than the radial dimension of the conductive contact structure; the upper surface of the metal sulfide layer is groove-shaped.
  • a method for manufacturing a semiconductor structure including:
  • barrier layer on the substrate, the barrier layer covering the surface of the semi-metal layer and the sidewall of the conductive contact hole;
  • the accommodating hole formed by the barrier layer is filled with conductive material to form a conductive contact structure.
  • the forming a conductive contact hole on the substrate includes:
  • the substrate is processed by an etching process to form the conductive contact hole on the substrate.
  • the base includes a substrate and a first dielectric layer formed on the substrate, and the conductive contact hole penetrates the first dielectric layer and extends into the substrate to expose the the surface of the substrate;
  • the conductive contact hole includes a first conductive hole formed in the substrate and a second conductive hole formed in the first dielectric layer, and the radial dimension of the first conductive hole is larger than that of the second conductive hole. The radial dimension of the hole.
  • the formation of the metal sulfide layer covering the bottom wall of the conductive contact hole in the conductive contact hole includes:
  • a removal process is performed, leaving the metal sulfide layer covering the surface of the substrate.
  • a first sacrificial layer is formed covering the metal sulfide layer.
  • the removal treatment to retain the metal sulfide layer covering the surface of the substrate includes:
  • the removing the first sacrificial layer and the metal sulfide layer formed on the first dielectric layer to retain the metal sulfide layer formed on the surface of the substrate includes:
  • the formation of the semi-metal layer covering the exposed surface of the metal sulfide layer includes:
  • the second sacrificial layer and the half-metal layer formed on the first dielectric layer are removed.
  • the removing the second sacrificial layer and the half-metal layer formed on the first dielectric layer includes:
  • the first sacrificial layer located in the first conductive hole further includes: performing a removal treatment on the metal sulfide layer, so as to form a groove-like shape on the upper surface of the metal sulfide layer. appearance.
  • a memory including the semiconductor structure described above.
  • FIG. 1 and FIG. 3-12 are structural diagrams of a semiconductor structure shown according to an exemplary embodiment
  • Fig. 2 is a flow chart of a method for fabricating a semiconductor structure according to an exemplary embodiment.
  • the semiconductor structure includes a substrate 10 , a metal sulfide layer 20 , a half-metal layer 30 , a barrier layer 40 and a conductive contact structure 50 .
  • a conductive contact hole 13 is formed on the substrate 10
  • a metal sulfide layer 20 is formed in the conductive contact hole 13 and covers the bottom wall of the conductive contact hole 13 .
  • the semi-metal layer 30 is formed on the exposed surface of the metal sulfide layer 20 .
  • the barrier layer 40 covers the surface of the half-metal layer 30 and the sidewall of the conductive contact hole 13 , and the conductive contact structure 50 is disposed in the accommodating hole formed by the barrier layer 40 .
  • the Fermi level of the half-metal layer 30 is higher than the conduction band minimum of the metal sulfide layer 20, and the pz orbital of the half-metal layer 30 resonates with the pz and dz2 orbitals of the metal sulfide layer 20, and the half-metal
  • the distribution of the inductive electric dipole at the contact interface of the layer 30 and the metal sulfide layer 20 falls into the van der Waals gap, and the metal-induced gap state electron saturation of the metal sulfide layer 20 leads to the saturation of the gap state of the metal sulfide layer 20 , the contact interface between the half-metal layer 30 and the metal sulfide layer 20 realizes zero Schottky barrier, and the contact interface between the half-metal layer 30 and the metal sulfide layer 20 forms an ohmic contact. Therefore, the good ohmic contact between the semi-metal layer 30 and the metal sulfide layer 20 can reduce the contact resistance of the semiconductor structure
  • the substrate 10 may be etched using an etching process to form a conductive contact hole 13 on the substrate 10 (refer to FIG. 3 for details). Wherein, in some embodiments, a dry etching process may be used to form the conductive contact hole 13 on the substrate 10 .
  • the base 10 includes a substrate 11 and a first dielectric layer 12 formed on the substrate 11 , and the conductive contact hole 13 penetrates the first dielectric layer 12 and extends into the substrate 11 .
  • the substrate 11 can adopt any substrate 11 in the prior art as required, and the structure and material of the substrate 11 can also be adaptively adjusted as required.
  • the material of the substrate 11 can be silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, indium gallium, silicon on insulator (SOI, Silicon on Insulator) or germanium on insulator (GOI, Germanium on insulator). one or any combination of them.
  • the conductive contact hole 13 includes a first conductive hole 131 formed in the substrate 11 and a second conductive hole 132 formed in the first dielectric layer 12 (refer to FIG. 3 for details), the first conductive hole 131 and the second conductive hole 132 are connected, and the radial dimension of the first conductive hole 131 is larger than the radial dimension of the second conductive hole 132 .
  • the metal sulfide layer 20 is disposed in the first conductive hole 131, the metal sulfide layer 20 is formed to cover the bottom wall and the sidewall of the first conductive hole 131, and the half-metal layer 30 is disposed on the metal sulfide layer 20. upper surface.
  • the half-metal layer 30 is disposed between the metal sulfide layer 20 and the barrier layer 40 , and part of the structure of the metal sulfide layer 20 is in contact with the lower surface of the first dielectric layer 12 .
  • the radial dimension of the first conductive hole 131 is configured to be larger than the radial dimension of the second conductive hole 132, so as to increase the contact area between the half-metal layer 30 and the metal sulfide 20, thereby further reducing the contact area. resistance.
  • the material of the metal sulfide layer 20 is molybdenum sulfide or tungsten sulfide
  • the material of the semi-metal layer 30 includes Group VA semi-metal elements, wherein the material of the semi-metal layer 30 includes Bi, Sb or As.
  • the material of the metal sulfide layer 20 is molybdenum sulfide
  • the material of the half-metal layer 30 is bismuth (Bi).
  • the Fermi level of bismuth is higher than the conduction band minimum of molybdenum disulfide
  • the pz orbital of bismuth resonates with the pz and dz2 orbitals of molybdenum disulfide
  • the inductive galvanic couple of the contact interface between bismuth and molybdenum disulfide The distribution of poles falls into the van der Waals gap, the metal-induced gap state electron saturation of MoS2 leads to the saturation of the gap state of MoS2, the contact interface of Bi and MoS2 realizes zero Schottky barrier, and the bismuth
  • the contact interface with molybdenum disulfide forms an ohmic contact.
  • the material of the barrier layer 40 includes but is not limited to titanium nitride.
  • the material of the conductive contact structure includes but is not limited to tungsten.
  • the barrier layer 40 is formed to cover the surface of the half-metal layer 30 and the sidewall of the conductive contact hole 13 .
  • the barrier layer 40 is formed on the inner wall of the second conductive hole 132 and the surface of the half-metal layer 30 away from the metal sulfide layer 20 .
  • the barrier layer 40 is formed to extend from the opening of the conductive contact hole 13 to the outer edge of the substrate 10 to cover the upper surface of the substrate 10 .
  • the opening of the conductive contact hole 13 is specifically the opening of the second conductive hole 132 formed on the upper surface of the first dielectric layer 12, and the barrier layer 40 is formed at the opening to the outside of the substrate 10. Extend along to cover the upper surface of the first dielectric layer 12 .
  • the conductive contact structure 50 is formed to fill the accommodating hole 41 (the accommodating hole is specifically shown in FIG. 11 ), and is formed to extend from the opening of the accommodating hole 41 to the outer edge of the substrate 10, so as to The upper surface of the barrier layer 40 is covered. It can be understood that, the opening of the accommodating hole 41 is located on the upper surface of the first dielectric layer 12, and the conductive contact structure 50 is formed at the opening to extend to the outer edge of the substrate 10 to cover the upper surface of the barrier layer 40. surface.
  • the radial dimension of the metal sulfide layer 20 is larger than the radial dimension of the conductive contact structure.
  • the metal sulfide layer 20 can be removed to form a groove-like shape on the upper surface of the metal sulfide layer 20 .
  • the upper surface of the metal sulfide layer 20 is treated with a groove shape to increase the contact area between the half-metal layer 30 and the barrier layer 40 or the conductive contact structure 50, thereby further reducing the contact resistance.
  • a method for manufacturing a semiconductor structure including:
  • the Fermi level of the half-metal layer 30 is higher than the conduction band minimum of the metal sulfide layer 20, and the pz orbital of the half-metal layer 30 resonates with the pz and dz2 orbitals of the metal sulfide layer 20, and the half-metal
  • the distribution of the inductive electric dipole at the contact interface of the layer 30 and the metal sulfide layer 20 falls into the van der Waals gap, and the metal-induced gap state electron saturation of the metal sulfide layer 20 leads to the saturation of the gap state of the metal sulfide layer 20 , the contact interface between the half-metal layer 30 and the metal sulfide layer 20 realizes zero Schottky barrier, and the contact interface between the half-metal layer 30 and the metal sulfide layer 20 forms an ohmic junction. Therefore, the overall resistance of the semiconductor structure can be reduced by utilizing the good ohmic contact between the semi-metal layer 30 and the metal sul
  • forming the conductive contact hole 13 on the substrate 10 in step S101 includes:
  • the substrate 10 is processed by an etching process to form a conductive contact hole 13 on the substrate 10 .
  • a dry etching process may be used to form the conductive contact hole 13 on the substrate 10 .
  • FIG. 3 illustrates a conductive contact hole 13 formed on the substrate.
  • the base 10 includes a substrate 11 and a first dielectric layer 12 formed on the substrate 11, and a conductive contact hole 13 is formed to penetrate the first dielectric layer 12 and extend into the substrate 11 to expose the substrate 11 s surface.
  • the substrate 11 can adopt any substrate 11 in the prior art as required, and the structure and material of the substrate 11 can also be adaptively adjusted as required.
  • the material of the substrate 11 can be silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, indium gallium, silicon on insulator (SOI, Silicon on Insulator) or germanium on insulator (GOI, Germanium on insulator). one or any combination of them.
  • the conductive contact hole 13 includes a first conductive hole 131 formed in the substrate 11 and a second conductive hole 132 formed in the first dielectric layer 12, and the first conductive hole 131 and the second conductive hole 132 are connected.
  • the radial dimension of the first conductive hole 131 is greater than the radial dimension of the second conductive hole 132 .
  • the metal sulfide layer 20 is disposed in the first conductive hole 131, the metal sulfide layer 20 is formed to cover the bottom wall and the sidewall of the first conductive hole 131, and the half-metal layer 30 is disposed on the metal sulfide layer 20. upper surface.
  • the half-metal layer 30 is disposed between the metal sulfide layer 20 and the barrier layer 40 , and the metal sulfide layer 20 is in contact with the lower surface of the first dielectric layer 12 .
  • the radial dimension of the first conductive hole 131 is configured to be larger than the radial dimension of the second conductive hole 132, so as to increase the contact area between the half-metal layer 30 and the metal sulfide 20, thereby further reducing the contact area. resistance.
  • forming the metal sulfide layer 20 covering the bottom wall of the conductive contact hole 13 in the conductive contact hole 13 in step S103 includes:
  • a metal sulfide layer 20 is formed on the substrate 10. Referring to FIG. . It can be seen from FIG. 4 that the conductive contact hole 13 includes a first conductive hole 131 and a second conductive hole 132 which are connected. It can be understood that the metal sulfide layer 20 covers the bottom wall and the side wall of the first conductive hole 131 respectively, and The peripheral wall of the second conductive hole 132 .
  • the metal sulfide layer 20 formed on the first dielectric layer 12 is removed by a removal process to obtain the metal sulfide layer 20 covering the surface of the substrate 11 .
  • step S1031 after forming the metal sulfide layer 20 on the substrate 10 in step S1031, further comprising:
  • a first sacrificial layer 60 is formed on the substrate 10 by a deposition process, the first sacrificial layer 60 is formed to cover the inner wall of the first deposition hole 21, and is formed on the outer edge of the substrate 10 from the opening of the first deposition hole 21. extended to cover the upper surface of the metal sulfide layer 20 .
  • the material of the first sacrificial layer 60 includes but not limited to oxide.
  • the first sacrificial layer 60 covering the metal sulfide layer 20 is formed to avoid damage to the metal sulfide layer 20 during the process of etching back the metal sulfide layer 20 .
  • the removal process in step S1033 to retain the metal sulfide layer 20 covering the surface of the substrate 11 includes:
  • removing the first sacrificial layer 60 and the metal sulfide layer 20 formed on the first dielectric layer 12 in step S1034, leaving the metal sulfide layer 20 formed on the surface of the substrate 11 includes:
  • the patterned first mask layer 70 can be produced by etching the mask layer. Referring to FIG. 6, the patterned first mask layer 70 is formed with a first etching window 71, the first etching window 71 is adapted to the size of the conductive contact hole 13, and can be formed on the first mask layer 70 as required. The first etching windows 71 of different sizes are formed to adapt to the conductive contact holes 13 of different sizes.
  • the upper surface of the substrate 11 is a surface connected to the lower surface of the first dielectric layer 12 .
  • the metal sulfide layer 20 and the first sacrificial layer 60 in the second conductive hole 132 are etched away.
  • FIG. 7 shows the appearance of the semiconductor after the removal process.
  • forming the half-metal layer 30 covering the exposed surface of the metal sulfide layer 20 in step S105 includes:
  • a half-metal layer 30 is formed on the substrate 10. Referring to FIG. 8, the half-metal layer 30 covers the inner wall of the second conductive hole 132 and the exposed surface of the metal sulfide layer 20, and the upper surface of the first dielectric layer 12, And define the second deposition hole 31 .
  • a second sacrificial layer 80 is formed on the substrate 10 .
  • the second sacrificial layer 80 is formed to fill the second deposition hole 31 and cover the upper surface of the half-metal layer 30 .
  • removing the second sacrificial layer 80 and the half-metal layer 30 formed on the first dielectric layer 12 in step S1055 includes:
  • the patterned second mask layer 90 can be produced by etching the mask layer. Referring to FIG. 9, the patterned second mask layer 90 is formed with a second etching window 91, the size of the second etching window 91 is adapted to the size of the conductive contact hole 13, and can be formed on the second mask layer 90 as required. Second etching windows 91 of different sizes are formed to adapt to conductive contact holes 13 of different sizes.
  • the upper surface of the substrate 11 is a surface connected to the lower surface of the first dielectric layer 12 .
  • the half-metal layer 30 and the second sacrificial layer 80 in the second conductive hole 132 are etched away by an etch-back process.
  • FIG. 10 shows the appearance of the semiconductor after the removal process.
  • the barrier layer 40 is formed on the substrate 10 in step S107, the barrier layer 40 covers the surface of the half-metal layer 30 and the sidewall of the conductive contact hole 13, including:
  • a barrier layer 40 is formed on the substrate 10 by a deposition process, and the material of the barrier layer 40 is titanium nitride. Referring to FIG. 1 , the barrier layer 40 covers the inner wall of the second conductive hole 132 and the exposed surface of the half-metal layer 30 .
  • filling the accommodating hole 41 formed by the barrier layer 40 with a conductive material in step S109 to form a conductive contact structure 50 includes:
  • a deposition process is used to fill the accommodating hole 41 (the accommodating hole is shown in FIG. 11 ) with a conductive material, and the material of the conductive material is tungsten. Referring to FIG. 1 , it can be seen from FIG. 1 that the accommodating hole 41 is filled with the conductive material.
  • the barrier layer 40 is formed to cover the surface of the half-metal layer 30 and the sidewall of the conductive contact hole 13, and is formed to extend from the opening of the conductive contact hole 13 to the outer edge of the substrate 10 to cover the substrate 10. of the upper surface. It can be understood that referring to FIG. 11 , the upper surface of the substrate 10 is the upper surface of the first dielectric layer 12 .
  • the barrier layer 40 is continuously deposited on the upper surface of the first dielectric layer 12, and the formed barrier layer 40 covers the first dielectric layer. 12 on the upper surface.
  • the conductive contact structure 50 is formed to fill the receiving hole 41 , and is formed to extend from the opening of the receiving hole 41 to the outer edge of the substrate 10 to cover the upper surface of the barrier layer 40 .
  • the conductive material is continuously deposited on the upper surface of the barrier layer 40, so that the formed conductive contact structure 50 covers the upper surface of the barrier layer 40. surface.
  • the first sacrificial layer 60 located in the first conductive hole 131 it further includes: removing the metal sulfide layer 20 to form a groove-like topography on the upper surface of the metal sulfide layer 20 .
  • a groove-like morphology is formed on the upper surface of the metal sulfide layer 20 .
  • the contact area between the half-metal layer 30 and the barrier layer 40 or the conductive contact structure 50 is increased by forming a groove-like topography on the upper surface of the metal sulfide layer 20, thereby further reducing the contact resistance.
  • a memory including the above-mentioned semiconductor structure.
  • An IC according to the present application is, for example, a memory circuit such as a Random Access Memory (RAM), Dynamic RAM (DRAM), Synchronous DRAM (SDRAM), Static RAM (SRAM), or Read Only Memory (ROM) or the like.
  • An IC according to the present application may also be a logic device such as a programmable logic array (PLA), an application specific integrated circuit (ASIC), a merged DRAM logic integrated circuit (buried DRAM), a radio frequency circuit or any other circuit device.
  • PDA programmable logic array
  • ASIC application specific integrated circuit
  • buried DRAM a radio frequency circuit or any other circuit device.
  • the IC chip according to the present application can be used, for example, in various electronic products such as consumer electronic products such as personal computers, portable computers, game machines, cellular phones, personal digital assistants, video cameras, digital cameras, mobile phones, and the like.

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Abstract

本申请提供了一种半导体结构制作方法、半导体结构及存储器，半导体结构：基底，上形成导电接触孔，金属硫化物层形成于在所述导电接触孔内，并覆盖所述导电接触孔底壁；半金属层形成于所述金属硫化物层的表面；阻挡层覆盖所述半金属层的表面和所述导电接触孔的侧壁；导电接触结构设置于所述阻挡层构成的容置孔内。

Description

一种半导体结构、半导体结构的制作方法及存储器
交叉引用
本申请基于申请号为202111135789.8、申请日为2021年9月27日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本申请涉及半导体制造技术领域，特别涉及一种半导体结构、半导体结构的制作方法及存储器。
背景技术
随着半导体行业的发展，由于线宽的不断缩小，金属与半导体接触时，肖特基势垒和金属诱导间隙状态导致接触电阻过大，电流大小无法满足器件工作要求。
因此，如何降低接触电阻成为本领域技术人员亟待解决的问题。
发明内容
本申请实施例的目的是提供一种半导体结构、半导体结构的制作方法及存储器，至少能够解决上述的问题。
为解决上述问题，根据本申请实施例的第一个方面,提供了一种半导体结构，包括：基底，所述基底上形成导电接触孔；
金属硫化物层，所述金属硫化物层形成于在所述导电接触孔内， 并覆盖所述导电接触孔底壁；
半金属层，所述半金属层形成于所述金属硫化物层暴露的表面；
阻挡层，所述阻挡层覆盖所述半金属层的表面和所述导电接触孔的侧壁；
导电接触结构，设置于所述阻挡层构成的容置孔内。
一些实施例中，所述基底包括衬底和形成于所述衬底上的第一介质层，所述导电接触孔形成为贯穿所述第一介质层并延伸至所述衬底内；
其中，所述导电接触孔包括形成于所述衬底的第一导电孔和形成于所述第一介质层的第二导电孔，所述第一导电孔的径向尺寸大于所述第二导电孔的径向尺寸。
一些实施例中，所述金属硫化物层的材质为硫化钼或硫化钨，所述半金属层的材质包含第VA族半金属元素。
一些实施例中，所述阻挡层覆盖所述半金属层的表面和所述导电接触孔的侧壁，并覆盖所述基底的上表面；
所述导电接触结构形成为填充所述容置孔，并覆盖所述阻挡层的上表面。
一些实施例中，还包括：
所述金属硫化物层的径向尺寸大于所述导电接触结构的径向尺寸；所述金属硫化物层的上表面为凹槽状形貌。
根据本申请实施例的第二个方面,提供了一种半导体结构的制作方法，包括：
提供基底，在所述基底上形成导电接触孔；
在所述导电接触孔内形成覆盖所述导电接触孔底壁的金属硫化物层；
形成覆盖所述金属硫化物层暴露的表面的半金属层；
在所述基底上形成阻挡层，所述阻挡层覆盖所述半金属层的表面和所述导电接触孔的侧壁；
在所述阻挡层构成的容置孔内填充导电材料，以形成导电接触结构。
一些实施例中，所述在所述基底上形成导电接触孔，包括：
利用刻蚀工艺对所述基底进行处理，以在所述基底上形成所述导电接触孔。
一些实施例中，所述基底包括衬底和形成于所述衬底上的第一介质层，所述导电接触孔贯穿所述第一介质层并延伸至所述衬底内，以暴露所述衬底的表面；
其中，所述导电接触孔包括形成于所述衬底的第一导电孔和形成于所述第一介质层的第二导电孔，所述第一导电孔的径向尺寸大于所述第二导电孔的径向尺寸。
一些实施例中，所述在所述导电接触孔内形成覆盖所述导电接触孔底壁的金属硫化物层，包括：
在所述基底上形成金属硫化物层，金属硫化物层覆盖所述基底的上表面和所述导电接触孔的内壁；
进行去除处理，保留覆盖所述衬底表面的所述金属硫化物层。
一些实施例中，所述在所述基底上形成金属硫化物层之后，还包括：
形成覆盖所述金属硫化物层的第一牺牲层。
一些实施例中，所述进行去除处理，保留覆盖所述衬底表面的所述金属硫化物层，包括：
去除所述第一牺牲层和形成于所述第一介质层上的金属硫化物层，以保留在所述衬底表面上形成所述金属硫化物层。
一些实施例中，所述去除所述第一牺牲层和形成于所述第一介质 层上的金属硫化物层，以保留在所述衬底表面上形成所述金属硫化物层，包括：
在所述第一牺牲层的表面形成图案化的第一掩模层，所述第一掩模层定义出第一刻蚀窗口；
按所述第一刻蚀窗口进行回刻蚀处理，以刻蚀掉所述第二导电孔内的金属硫化物层和第一牺牲层，直至与所述衬底上表面平齐；
去除所述第一介质层上的金属硫化物层、第一牺牲层和第一掩模层，及位于所述第一导电孔的第一牺牲层。
一些实施例中，所述形成覆盖所述金属硫化物层暴露的表面的半金属层，包括：
在所述基底上形成半金属层，半金属层覆盖所述基底的上表面、所述导电接触孔的内壁和所述金属硫化物层的表面；
形成覆盖半金属层的第二牺牲层；
去除所述第二牺牲层和形成于所述第一介质层上的半金属层。
一些实施例中，所述去除所述第二牺牲层和形成于所述第一介质层上的半金属层，包括：
在所述第二牺牲层的表面形成图案化的第二掩模层，所述第二掩模层定义出第二刻蚀窗口；
按所述第二刻蚀窗口进行回刻蚀处理，以刻蚀掉所述第二导电孔内的半金属层和第二牺牲层，直至与所述衬底上表面平齐；
去除所述第一介质层上的所述半金属层、所述第二牺牲层和所述第二掩模层，及位于所述半金属层上的第二牺牲层。
一些实施例中，去除位于所述第一导电孔的第一牺牲层之后，还包括：对所述金属硫化物层进行去除处理，以在所述金属硫化物层的上表面形成凹槽状形貌。
根据本申请实施例的第三个方面,提供了一种存储器，包括上述 所述的半导体结构。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1和图3-12是根据一示例性实施例示出的半导体结构的结构图；
图2是根据一示例性实施例示出的半导体结构制作方法的流程图。
附图标记：
10、基底；11、衬底；12、第一介质层；13、导电接触孔；131、第一导电孔；132、第二导电孔；20、金属硫化物层；21、第一沉积孔；30、半金属层；31、第二沉积孔；40、阻挡层；41、容置孔；50、导电接触结构；60、第一牺牲层；70、第一掩模层；71、第一刻蚀窗口；80、第二牺牲层；90、第二掩模层；91、第二刻蚀窗口。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说 明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
随着半导体行业的发展，由于线宽的不断缩小，金属与半导体接触时，肖特基势垒和金属诱导间隙状态导致接触电阻过大，电流大小无法满足器件工作要求。
因此，如何降低接触电阻成为本领域技术人员亟待解决的问题。
本申请实施例提供了一种半导体结构，参考图1，半导体结构包括基底10、金属硫化物层20、半金属层30、阻挡层40和导电接触结构50。基底10上形成导电接触孔13，金属硫化物层20形成于在导电接触孔13内，并覆盖导电接触孔13底壁。半金属层30形成于金属硫化物层20暴露的表面。阻挡层40覆盖半金属层30的表面和导电接触孔13的侧壁，导电接触结构50设置于阻挡层40构成的容置孔内。
本申请实施例中，半金属层30的费米能级高于金属硫化物层20的导带最小值，半金属层30的pz轨道与金属硫化物层20的pz和dz2轨道共振，半金属层30和金属硫化物层20的接触界面的感性电偶极子的分布落入范德瓦尔斯间隙，金属硫化物层20的金属诱导间隙状态电子饱和，导致金属硫化物层20的间隙态饱和，半金属层30 和金属硫化物层20的接触界面实现零肖特基势垒，并且半金属层30和金属硫化物层20的接触界面形成欧姆接触。因此，利用半金属层30和金属硫化物层20具有很好的欧姆接触，从而可降低半导体结构的接触阻值，降低RC延迟。
一些实施例中，可以利用刻蚀工艺对基底10进行刻蚀处理，以在基底10上形成导电接触孔13(具体可参考图3)。其中，在一些实施例中，可利用干法刻蚀工艺在基底10上形成导电接触孔13。
一些实施例中，基底10包括衬底11和形成于衬底11上的第一介质层12，导电接触孔13贯穿第一介质层12并延伸至衬底11内。衬底11可根据需要采用现有技术中的任意衬底11，衬底11的结构和材料也可根据需要进行适应性调整。例如，衬底11的材料可以为硅、锗、锗化硅、碳化硅、砷化镓、镓化铟、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)中的一种或任意多种组合。
其中，导电接触孔13包括形成于衬底11的第一导电孔131和形成于第一介质层12的第二导电孔132(具体参考图3)，第一导电孔131和第二导电孔132相连通，且第一导电孔131的径向尺寸大于第二导电孔132的径向尺寸。参考图1，金属硫化物层20设置于第一导电孔131内，金属硫化物层20形成为覆盖第一导电孔131的底壁和侧壁，半金属层30设置于金属硫化物层20的上表面。继续参考图1，半金属层30设于金属硫化物层20和阻挡层40之间，且金属硫化物层20部分结构与第一介质层12的下表面相接。
本申请实施例中，将第一导电孔131的径向尺寸配置为大于第二导电孔132的径向尺寸，以增大半金属层30和金属硫化物20之间的 接触面积，从而进一步降低接触电阻。
一些实施例中，金属硫化物层20的材质为硫化钼或硫化钨，半金属层30的材质包含第VA族半金属元素，其中，半金属层30的材质包括Bi、Sb或As。
一些实施例中，金属硫化物层20的材质为硫化钼，半金属层30的材质为铋(Bi)。
本申请实施例中，铋的费米能级高于二硫化钼的导带最小值，铋的pz轨道与二硫化钼的pz和dz2轨道共振，铋和二硫化钼的接触界面的感性电偶极子的分布落入范德瓦尔斯间隙，二硫化钼的金属诱导间隙状态电子饱和，导致二硫化钼的间隙态饱和，铋和二硫化钼的接触界面实现零肖特基势垒，并且铋和二硫化钼的接触界面形成欧姆接触。
一些实施例中，阻挡层40的材质包括但不限于为氮化钛。
一些实施例中，导电接触结构的材质包括但不限于为钨。
一些实施例中，阻挡层40形成为覆盖半金属层30的表面和导电接触孔13的侧壁。参考图12中，阻挡层40形成于第二导电孔132的内壁，及半金属层30的背离金属硫化物层20的表面。继续参考图12，阻挡层40形成为由导电接触孔13的孔口向基底10的外沿延伸，以覆盖基底10的上表面。可以理解的是，导电接触孔13的孔口具体为第二导电孔132的于第一介质层12的上表面处形成的开口，阻挡层40在该孔口处，形成为向基底10的外沿延伸，以覆盖第一介质层12的上表面。
一些实施例中，导电接触结构50形成为填充容置孔41内(容置孔具体在图11中示出)，并形成为由容置孔41的孔口向基底10的外 沿延伸，以覆盖阻挡层40的上表面。可以理解的是，容置孔41的孔口位于第一介质层12的上表面处，导电接触结构50在该孔口处，形成为向基底10的外沿延伸，以覆盖阻挡层40的上表面。
一些实施例中，参考图7，金属硫化物层20的径向尺寸大于导电接触结构的径向尺寸。本申请实施例中，可通过对金属硫化物层20进行去除处理，以在金属硫化物层20的上表面形成凹槽状形貌。
本申请实施例中，通过对金属硫化物层20的上表面进行凹槽状形貌处理，以增大半金属层30和阻挡层40或导电接触结构50之间的接触面积，从而进一步降低接触电阻。
参考图1和图2，根据本申请实施例的第二个方面,提供了一种半导体结构的制作方法，包括：
S101、提供基底10，在基底10上形成导电接触孔13；
S103、在导电接触孔13内形成覆盖导电接触孔13底壁的金属硫化物层20；
S105、形成覆盖金属硫化物层20暴露的表面的半金属层30；
S107、在基底10上形成阻挡层40，阻挡层40覆盖半金属层30的表面和导电接触孔13的侧壁；
S109、在阻挡层40构成的容置孔内填充导电材料，以形成导电接触结构50。
本申请实施例中，半金属层30的费米能级高于金属硫化物层20的导带最小值，半金属层30的pz轨道与金属硫化物层20的pz和dz2轨道共振，半金属层30和金属硫化物层20的接触界面的感性电偶极子的分布落入范德瓦尔斯间隙，金属硫化物层20的金属诱导间隙状态电子饱和，导致金属硫化物层20的间隙态饱和，半金属层30 和金属硫化物层20的接触界面实现零肖特基势垒，并且半金属层30和金属硫化物层20的接触界面形成欧姆接。因此，利用半金属层30和金属硫化物层20具有很好的欧姆接触，可降低半导体结构的整体阻值。
一些实施例中，步骤S101的在基底10上形成导电接触孔13，包括：
利用刻蚀工艺对基底10进行处理，以在基底10上形成导电接触孔13。其中，在一些实施例中，可利用干法刻蚀工艺在基底10上形成导电接触孔13。参考图3，图3示意出了基底上形成的导电接触孔13。
一些实施例中，基底10包括衬底11和形成于衬底11上的第一介质层12，导电接触孔13形成为贯穿第一介质层12并延伸至衬底11内，以暴露衬底11的表面。衬底11可根据需要采用现有技术中的任意衬底11，衬底11的结构和材料也可根据需要进行适应性调整。例如，衬底11的材料可以为硅、锗、锗化硅、碳化硅、砷化镓、镓化铟、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)中的一种或任意多种组合。
其中，继续参考图3，导电接触孔13包括形成于衬底11的第一导电孔131和形成于第一介质层12的第二导电孔132，第一导电孔131和第二导电孔132相连通，第一导电孔131的径向尺寸大于第二导电孔132的径向尺寸。参考图1，金属硫化物层20设置于第一导电孔131内，金属硫化物层20形成为覆盖第一导电孔131的底壁和侧壁，半金属层30设置于金属硫化物层20的上表面。继续参考图1，半金属层30设于金属硫化物层20和阻挡层40之间，且金属硫化物 层20与第一介质层12的下表面相接。
本申请实施例中，将第一导电孔131的径向尺寸配置为大于第二导电孔132的径向尺寸，以增大半金属层30和金属硫化物20之间的接触面积，从而进一步降低接触电阻。
一些实施例中，步骤S103的在导电接触孔13内形成覆盖导电接触孔13底壁的金属硫化物层20，包括：
S1031、在基底10上形成金属硫化物层20，金属硫化物层20覆盖基底10的上表面和导电接触孔13的内壁；
利用沉积工艺，在基底10上形成金属硫化物层20，参考图4，金属硫化物层20覆盖导电接触孔13的内壁，及第一介质层12的上表面，并限定出第一沉积孔21。由图4可知，导电接触孔13包括相连通的第一导电孔131和第二导电孔132，可以理解的是，金属硫化物层20分别覆盖第一导电孔131的底壁和侧壁，及第二导电孔132的周壁。
S1033、进行去除处理，保留覆盖衬底11表面的金属硫化物层20。
参考图7，利用去除工艺去除掉形成于第一介质层12上的金属硫化物层20，得到覆盖于衬底11表面的金属硫化物层20。
一些实施例中，步骤S1031的在基底10上形成金属硫化物层20之后，还包括：
S1035、形成覆盖金属硫化物层20的第一牺牲层60。
参考图5，利用沉积工艺在基底10上形成第一牺牲层60，第一牺牲层60形成为覆盖第一沉积孔21的内壁，并在第一沉积孔21的孔口向基底10的外沿延伸，以覆盖金属硫化物层20的上表面。第一 牺牲层60的材质包括但不限于为氧化物。
本申请实施例中，半导体制作过程中，通过形成覆盖金属硫化物层20的第一牺牲层60，以在回刻金属硫化物层20过程中避免对金属硫化物层20产生损伤。
一些实施例中，步骤S1033的进行去除处理，保留覆盖衬底11表面的金属硫化物层20，包括：
S1034、去除第一牺牲层60和形成于第一介质层12上的金属硫化物层20，以保留衬底11表面上形成金属硫化物层20，参考图7，图7示意出了基底上形成的金属硫化物层20。
一些实施例中，步骤S1034的去除第一牺牲层60和形成于第一介质层12上的金属硫化物层20，保留衬底11表面上形成金属硫化物层20，包括：
S10341、在第一牺牲层60的表面形成图案化的第一掩模层70，第一掩模层70定义出第一刻蚀窗口71；
可通过对掩模层进行刻蚀处理，以制作图案化的第一掩模层70。参考图6，图案化的第一掩模层70形成有第一刻蚀窗口71，第一刻蚀窗口71适配于导电接触孔13的尺寸大小，可按需在第一掩模层70上形成不同尺寸的第一刻蚀窗口71，以适配不同尺寸的导电接触孔13。
S10342、按第一刻蚀窗口71进行回刻蚀处理，以刻蚀掉第二导电孔132内的金属硫化物层20和第一牺牲层60，直至与衬底上表面平齐；
以衬底11的上表面为停止界面，可以理解的是，衬底11的上表面为与第一介质层12的下表面相连接的表面。利用回刻蚀工艺，刻 蚀掉第二导电孔132内的金属硫化物层20和第一牺牲层60。
S10343、去除第一介质层12上的金属硫化物层20、第一牺牲层60和第一掩模层70，及位于衬底11的金属硫化物层20上的第一牺牲层60。
利用去除工艺，包括但不限于为湿法清洗，去除第一介质层12上的金属硫化物层20、第一牺牲层60和第一掩模层70，及位于衬底11的金属硫化物层20上的第一牺牲层60。参考图7，图7为去除工艺后，半导体所呈现的形貌。
一些实施例中，步骤S105的形成覆盖金属硫化物层20暴露的表面的半金属层30，包括：
S1051、在基底10上形成半金属层30，半金属层30覆盖基底10的上表面、导电接触孔13的内壁和金属硫化物层20的表面；
利用沉积工艺，在基底10上形成半金属层30，参考图8，半金属层30覆盖第二导电孔132的内壁和金属硫化物层20暴露的表面，及第一介质层12的上表面，并限定出第二沉积孔31。
S1053、形成覆盖半金属层30的第二牺牲层80；
利用沉积工艺，在基底10上形成第二牺牲层80，参考图8，第二牺牲层80形成为填充第二沉积孔31，及覆盖半金属层30的上表面。
S1055、去除第二牺牲层80和形成于第一介质层12上的半金属层30。参考图14，去除第二牺牲层80和形成于第一介质层12上的半金属层30后，在金属硫化物层20的表面形成半金属层30。
一些实施例中，步骤S1055的去除第二牺牲层80和形成于第一介质层12上的半金属层30，包括：
S10551、在第二牺牲层80的表面形成图案化的第二掩模层90，第二掩模层90定义出第二刻蚀窗口91；
可通过对掩模层进行刻蚀处理，以制作图案化的第二掩模层90。参考图9，图案化的第二掩模层90形成有第二刻蚀窗口91，第二刻蚀窗口91尺寸适配于导电接触孔13的尺寸，可按需在第二掩模层90上形成不同尺寸的第二刻蚀窗口91，以适配不同尺寸的导电接触孔13。
S10552、以衬底11为停止层，按第二刻蚀窗口91进行回刻蚀处理，以刻蚀掉第二导电孔132内的半金属层30和第二牺牲层80；
以衬底11的上表面为停止界面，可以理解的是，衬底11的上表面为与第一介质层12的下表面相连接的表面。利用回刻蚀工艺，刻蚀掉第二导电孔132内的半金属层30和第二牺牲层80。
S10553、去除第一介质层12上的半金属层30、第二牺牲层80和第二掩模层90，及位于半金属层30上的第二牺牲层80。
利用去除工艺，包括但不限于为湿法清洗，去除第一介质层12上的半金属层30、第二牺牲层80和第二掩模层90，及位于衬底11的半金属层30上的第二牺牲层80。继续参考图10，图10为去除工艺后，半导体所呈现的形貌。
一些实施例中，步骤S107的在基底10上形成阻挡层40，阻挡层40覆盖半金属层30的表面和导电接触孔13的侧壁，包括：
利用沉积工艺在基底10上形成阻挡层40，阻挡层40的材质为氮化钛。参考图1，阻挡层40覆盖第二导电孔132的内壁，及半金属层30暴露的表面。
一些实施例中，步骤S109的在阻挡层40构成的容置孔41内填 充导电材料，以形成导电接触结构50，包括：
利用沉积工艺在容置孔41(容置孔在图11中示出)内填充导电材料，导电材料的材质为钨。参考图1，由图1可看出，充导电材料填满容置孔41。
一些实施例中，阻挡层40形成为覆盖半金属层30的表面和导电接触孔13的侧壁后，并形成为由导电接触孔13的孔口向基底10的外沿延伸，以覆盖基底10的上表面。可以理解的是，参考图11，基底10的上表面为第一介质层12的上表面。
参考图11，图11中可看出，在导电接触孔13内形成阻挡层40后，继续在第一介质层12的上表面沉积形成阻挡层40，形成后的阻挡层40覆盖第一介质层12的上表面。
一些实施例中，导电接触结构50形成为填充容置孔41，并形成为由容置孔41的孔口向基底10的外沿延伸，以覆盖阻挡层40的上表面。
参考图12，图12中可看出，在容置孔41内形成导电接触结构50后，继续在阻挡层40的上表面沉积导电材料，使形成后的导电接触结构50覆盖阻挡层40的上表面。
一些实施例中，去除位于第一导电孔131的第一牺牲层60之后还包括：对金属硫化物层20进行去除处理，以在金属硫化物层20的上表面形成凹槽状形貌。
参考图7，通过对金属硫化物层20暴露的表面进行去除处理，在金属硫化物层20的上表面形成凹槽状形貌。
本申请实施例中，通过在金属硫化物层20的上表面形成凹槽状形貌，以增大半金属层30和阻挡层40或导电接触结构50之间的接 触面积，从而进一步降低接触电阻。
根据本申请实施例的第三个方面,提供了一种存储器，包括上述的半导体结构。
可以理解的是，根据如上的实施例制作的半导体结构可应用于多种集成电路(IC)制作中。根据本申请的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本申请的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本申请的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提 下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (16)

  1. 一种半导体结构，包括：
    基底，所述基底上形成导电接触孔；
    金属硫化物层，所述金属硫化物层形成于在所述导电接触孔内，并覆盖所述导电接触孔底壁；
    半金属层，所述半金属层形成于所述金属硫化物层的表面半金属层；
    阻挡层，所述阻挡层覆盖所述半金属层的表面和所述导电接触孔的侧壁；
    导电接触结构，设置于所述阻挡层构成的容置孔内。
  2. 如权利要求1所述的半导体结构，其中，
    所述基底包括衬底和形成于所述衬底上的第一介质层，所述导电接触孔贯穿所述第一介质层并延伸至所述衬底内；
    其中，所述导电接触孔包括形成于所述衬底的第一导电孔和形成于所述第一介质层的第二导电孔，所述第一导电孔的径向尺寸大于所述第二导电孔的径向尺寸。
  3. 如权利要求1所述的半导体结构，其中，所述金属硫化物层的材质为硫化钼或硫化钨，所述半金属层的材质包含第VA族半金属元素。
  4. 如权利要求1所述的半导体结构，其中，
    所述阻挡层覆盖所述半金属层的表面和所述导电接触孔的侧壁， 并覆盖所述基底的上表面；所述导电接触结构填充所述容置孔，并覆盖所述阻挡层的上表面。
  5. 如权利要求1所述的半导体结构，其中，还包括：
    所述金属硫化物层的径向尺寸大于所述导电接触结构的径向尺寸；所述金属硫化物层的上表面为凹槽状形貌。
  6. 一种半导体结构的制作方法，包括：
    提供基底，在所述基底上形成导电接触孔；
    在所述导电接触孔内形成覆盖所述导电接触孔底壁的金属硫化物层；
    形成覆盖所述金属硫化物层暴露的表面的半金属层；
    在所述基底上形成阻挡层，所述阻挡层覆盖所述半金属层的表面和所述导电接触孔的侧壁；
    在所述阻挡层构成的容置孔内填充导电材料，以形成导电接触结构。
  7. 如权利要求6所述的半导体结构的制作方法，其中，所述在所述基底上形成导电接触孔，包括：
    利用刻蚀工艺对所述基底进行处理，以在所述基底上形成所述导电接触孔。
  8. 如权利要求6所述的半导体结构的制作方法，其中，
    所述基底包括衬底和形成于所述衬底上的第一介质层，所述导电 接触孔贯穿所述第一介质层并延伸至所述衬底内，以暴露所述衬底的表面；
    其中，所述导电接触孔包括形成于所述衬底的第一导电孔和形成于所述第一介质层的第二导电孔，所述第一导电孔的径向尺寸大于所述第二导电孔的径向尺寸。
  9. 如权利要求8所述的半导体结构的制作方法，其中，所述在所述导电接触孔内形成覆盖所述导电接触孔底壁的金属硫化物层，包括：
    在所述基底上形成金属硫化物层，金属硫化物层覆盖所述基底的上表面和所述导电接触孔的内壁；
    进行去除处理，保留覆盖所述衬底表面的所述金属硫化物层。
  10. 如权利要求9所述的半导体结构的制作方法，其中，所述在所述基底上形成金属硫化物层之后，还包括：
    形成覆盖所述金属硫化物层的第一牺牲层。
  11. 如权利要求10所述的半导体结构的制作方法，其中，所述进行去除处理，保留覆盖所述衬底表面的所述金属硫化物层，包括：
    去除所述第一牺牲层和形成于所述第一介质层上的金属硫化物层，以保留在所述衬底表面上形成所述金属硫化物层。
  12. 如权利要求11所述的半导体结构的制作方法，其中，所述去除所述第一牺牲层和形成于所述第一介质层上的金属硫化物层，以保 留在所述衬底表面上形成所述金属硫化物层，包括：
    在所述第一牺牲层的表面形成图案化的第一掩模层，所述第一掩模层定义出第一刻蚀窗口；
    按所述第一刻蚀窗口进行回刻蚀处理，以刻蚀掉所述第二导电孔内的金属硫化物层和第一牺牲层，直至与所述衬底上表面平齐；
    去除所述第一介质层上的金属硫化物层、第一牺牲层和第一掩模层，及位于所述第一导电孔的第一牺牲层。
  13. 如权利要求11所述的半导体结构的制作方法，其中，所述形成覆盖所述金属硫化物层暴露的表面的半金属层，包括：
    在所述基底上形成半金属层，半金属层覆盖所述基底的上表面、所述导电接触孔的内壁和所述金属硫化物层的表面；
    形成覆盖半金属层的第二牺牲层；
    去除所述第二牺牲层和形成于所述第一介质层上的半金属层。
  14. 如权利要求13所述的半导体结构的制作方法，其中，所述去除所述第二牺牲层和形成于所述第一介质层上的半金属层，包括：
    在所述第二牺牲层的表面形成图案化的第二掩模层，所述第二掩模层定义出第二刻蚀窗口；
    按所述第二刻蚀窗口进行回刻蚀处理，以刻蚀掉所述第二导电孔内的半金属层和第二牺牲层，直至与所述衬底上表面平齐；
    去除所述第一介质层上的所述半金属层、所述第二牺牲层和所述第二掩模层，及位于所述半金属层上的第二牺牲层。
  15. 如权利要求12所述的半导体结构的制作方法，其中，去除位于所述第一导电孔的第一牺牲层之后，还包括：
    对所述金属硫化物层进行去除处理，以在所述金属硫化物层的上表面形成凹槽状形貌。
  16. 一种存储器，包括权利要求1-5任一项所述的半导体结构。
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