WO2023026561A1 - 半導体チップ、固体撮像素子及び電子機器 - Google Patents

半導体チップ、固体撮像素子及び電子機器 Download PDF

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WO2023026561A1
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semiconductor chip
solid
state imaging
imaging device
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仁志 岡野
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to a semiconductor chip and solid-state imaging device having a 3D laminated structure, and electronic equipment using the semiconductor chip and solid-state imaging device.
  • 3D lamination three-dimensional lamination
  • Bump, through silicon via (TSV: hereinafter referred to as “TSV”), or direct connection copper-copper junction (hereinafter referred to as "CuCu junction”) is used as a method for 3D lamination.
  • TSV through silicon via
  • CuCu junction direct connection copper-copper junction
  • a chip-on-wafer (CoW: Chip On Wafer, hereinafter referred to as "CoW") structure in which a semiconductor wafer such as a sensor circuit and a chip such as a logic circuit are bonded together, and a semiconductor wafer such as a sensor circuit, etc.
  • CoW Chip On Wafer
  • a structure in which each sensor chip on the wafer and the logic chip on the wafer are stacked by bonding a semiconductor wafer such as a logic circuit using CuCu bonding (WoW: Wafer On Wafer, hereinafter referred to as "WoW”). It is considered.
  • These 3D stacks envision not only two-layer stacks, but also multi-layer stack structures. For connection between upper and lower wafers (or chips) in multiple layers, for example, TSVs penetrating a silicon (Si) substrate are used.
  • the film thickness increases, and the thicker the chip, the larger the diameter of the TSV.
  • the impact of the TSV on the chip area increases in design.
  • CoW when the steps between chips become deep, problems in processing and throughput cannot be ignored. Therefore, it is preferable to form the film of the chip as thin as possible.
  • the individualized memory circuits and logic circuits are laid out horizontally on the wafer, and then buried with an oxide film to flatten and reduce the height.
  • a technique related to a back-illuminated solid-state imaging device laminated so as to be included in the direction, a manufacturing method of the back-illuminated solid-state imaging device, an imaging device using such a solid-state imaging device, and an electronic device are disclosed.
  • the present disclosure has been made in view of such problems, and a semiconductor chip and a solid-state imaging device having a structure that can further reduce the thickness of the silicon substrate required in 3D lamination and do not affect device characteristics. and electronic equipment.
  • the present disclosure has been made to solve the above problems, and a first aspect thereof includes a first semiconductor chip including a photodiode, and a signal processing circuit from the photodiode. a second semiconductor chip laminated on a chip; and a first insulating film containing oxygen laminated on a second surface of the second semiconductor chip opposite to the first surface on which the first semiconductor chip is laminated. and a second insulating film containing oxygen laminated on the first insulating film.
  • the second insulating film may be made of a high-k insulator having an oxygen areal density different from that of the first insulating film.
  • the second insulating film laminated on the first insulating film may be a negative insulating film or a positive insulating film.
  • a third insulating film made of a high-k insulator may be laminated on the second insulating film.
  • the second insulating film is hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), tantalum pentoxide (Ta 2 O 5 ), titanium oxide. (TiO 2 ), lanthanum oxide (La 2 O 3 ) or yttrium oxide (Y 2 O 3 ).
  • the second insulating film may be laminated on the buried oxide film layer (BOX layer).
  • a third semiconductor chip having a semiconductor active element in the first semiconductor chip or the second semiconductor chip and having the first insulating film and the second insulating film stacked thereon is provided.
  • two or more semiconductor chips may be stacked on the first semiconductor chip.
  • a second aspect thereof includes a semiconductor chip including a photodiode, a first insulating film containing oxygen laminated on the upper surface of the photodiode on the light incident surface side of the semiconductor chip, and a first insulating film laminated on the first insulating film. and a negative or positive second insulating film containing oxygen.
  • a third aspect thereof includes a substrate having a polished surface, a first insulating film containing oxygen formed on the polished surface, a second insulating film containing oxygen laminated on the first insulating film, and a semiconductor A semiconductor chip having an active element.
  • a second semiconductor chip may be bonded to the surface opposite to the polished surface.
  • a fourth aspect thereof includes a first semiconductor chip including a photodiode, a second semiconductor chip including a signal processing circuit from the photodiode and stacked on the first semiconductor chip, and the second semiconductor chip of the second semiconductor chip.
  • the thickness of the silicon substrate required for 3D stacking can be further reduced, and a semiconductor chip, a solid-state imaging device, and an electronic device having a structure that does not affect device characteristics are provided. can be done.
  • FIG. 1 is a partial cross-sectional view showing a schematic structure of a solid-state imaging device according to a first embodiment of the present disclosure
  • FIG. FIG. 5 is a partial cross-sectional view showing a schematic structure of a solid-state imaging device of a comparative example
  • FIG. 10 is an explanatory diagram of leakage in a solid-state imaging device of a comparative example
  • FIG. 4 is an explanatory diagram of leak prevention in the solid-state imaging device according to the present disclosure
  • FIG. 5 is a partial cross-sectional view showing a schematic structure of a basic form of a solid-state imaging device according to a second embodiment of the present disclosure
  • FIG. 5 is a partial cross-sectional view showing a schematic structure of Modification 1 of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a partial cross-sectional view showing a schematic structure of Modified Example 2 of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 5 is a partial cross-sectional view showing a schematic structure of a third embodiment of a solid-state imaging device according to the present disclosure
  • FIG. 11 is a partial cross-sectional view showing a schematic structure of a solid-state imaging device according to a fourth embodiment of the present disclosure
  • FIG. 11 is a partial cross-sectional view showing a schematic structure of a fifth embodiment of a solid-state imaging device according to the present disclosure
  • FIG. 11 is a partial cross-sectional view showing a schematic structure of a sixth embodiment of a solid-state imaging device according to the present disclosure;
  • FIG. 11 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (part 1);
  • FIG. 2 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (part 2);
  • FIG. 3 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (No. 3);
  • FIG. 4 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (No. 4);
  • FIG. 10 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (No.
  • FIG. 11 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (No. 6);
  • FIG. 10 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (No. 7);
  • FIG. 11 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (No. 8);
  • 1 is a block diagram showing a configuration example of an electronic device including a solid-state imaging device according to an embodiment of the present disclosure;
  • FIG. 11 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (No. 6);
  • FIG. 10 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (No. 7);
  • FIG. 11 is an explanatory diagram of a method for manufacturing a solid-state imaging device according to the present disclosure (No. 8);
  • 1 is a block diagram showing a configuration example of an electronic device including
  • FIG. 10 is a partial cross-sectional view showing the schematic structure of the first embodiment of the solid-state imaging device 10 according to the present disclosure.
  • the solid-state imaging device 10 has two logic chips 102-1 and 102-2 stacked on a support base 103, and a CMOS image sensor on the logic chips 102-1 and 102-2.
  • CIS CMOS Image Sensor, hereinafter referred to as "CIS" chips 101 are stacked.
  • the upper side is the light incident surface side. Therefore, the CIS chip 101 is stacked on the light incident surface side.
  • the CIS chip 101 has a photodiode forming layer 116 in which a plurality of photodiodes 113 are formed, and a wiring layer 114 for wiring them.
  • a color filter 112 is layered on the upper surface of the photodiode 113 on the light incident surface side of the CIS chip 101, and an on-chip lens 111 is further layered thereon.
  • “top” such as “upper surface” or “bottom” such as “lower surface” refers to the top or bottom in the drawings.
  • the support base 103 is a silicon film forming the base of the solid-state imaging device 10 .
  • Two semiconductor chips, logic chips 102-1 and 102-2, are stacked on the support substrate 103 as described above.
  • a logic circuit, a memory circuit (none of which is shown), and the like are formed in the logic chips 102-1 and 102-2.
  • the logic circuit is, for example, a vertical driving section, a horizontal driving section, a system control section, a signal processing section, etc. for sequentially reading out image data of each pixel composed of the photodiodes 113 .
  • the memory circuit is, for example, a data storage unit that temporarily stores data necessary for processing of the signal processing unit.
  • These logic circuits are housed separately in logic chips 102-1 and 102-2. In the following description, logic chips and memory chips are collectively referred to as "logic chips”.
  • a transistor 123-1 is arranged on a silicon substrate 105-1 in the logic chip 102-1. Above the transistor 123-1, a multilayer wiring layer 104 having an interlayer insulating film is arranged. A wiring 122 forming one half of the is formed. Moreover, the upper and lower portions of each wiring 122 are connected by vias 125 in the vertical direction (vertical direction in the figure). Further, as shown in FIG. 1, an oxide film 131 and a charging film 132 are stacked under the logic chip 102-1.
  • the logic chip 102-2 remaining logic circuits not housed in the logic chip 102-1 are formed on the silicon substrate 105-2.
  • the transistor 123-2 is arranged on the silicon substrate 105-2.
  • a multilayer wiring layer 104 having an interlayer insulating film is arranged. are formed. Also, the upper and lower portions of each wiring 122 are connected in the same manner as in the case of the logic chip 102-1.
  • the logic chips 102 - 1 and 102 - 2 are insulated and separated by an insulating film 109 .
  • the number of logic chips is not limited to two, and may be one. or two or more.
  • the logic chips 102-1 and 102-2 are each provided with one transistor 123-1 and 123-2, in reality, a large number of transistors 123 are provided in each. ing.
  • Logic chips 102-1 and 102-2 are formed with pads 121 and 121 made of a conductor such as copper (Cu) on the side to be bonded to the CIS chip 101.
  • FIG. Also, on the CIS chip 101, pads 115, 115 made of a conductor such as copper (Cu) are formed on the side to be joined to the logic chips 102-1, 102-2.
  • the pads 115 and 121 are arranged so that their bonding sides face each other. Therefore, when the CIS chip 101 is stacked on the logic chips 102-1 and 102-2, the pads 121 and 121 formed on the respective chips and the pads 115 and 115 arranged opposite to the pads 121 and 115 are joined.
  • CuCu bonding is performed at the surface 160 .
  • the pads 121 and 115 are made of a conductor such as copper (Cu)
  • the circuit formed on the CIS chip 101 and the circuit formed on the logic chip 102 are the pads 115, 115 and the pad 121.
  • , 121 are CuCu-bonded at the bonding surface 160 to electrically connect to each other to form a circuit.
  • the pads 115 and pads 121 are provided in the required number at positions required for connecting the circuits formed in the CIS chip 101 and the circuits formed in the logic chips 102-1 and 102-2. All you have to do is
  • an oxide film 131 and a charging film 132 are laminated on the lower surface of the logic chip 102-1 on the side facing the support substrate 103. As shown in FIG. If the lower surface of the silicon substrate 105-1 is polished to thin the logic chip 102-1, leakage may occur in the depletion layer 161 of the transistor 123-1.
  • the oxide film 131 and charged film 132 are for preventing leakage in the depletion layer 161 caused by polishing the lower surface of the silicon substrate 105-1. This will be explained in detail below.
  • FIG. 2 is a diagram of the logic chip 102 thinned by polishing the lower surface thereof.
  • the logic chip 102 is polished to a film thickness d1 in order to reduce its height.
  • defects 162 (marked with x in the drawing) are generated in the vicinity of the polished surface due to polishing or contamination. Electrons 164 or holes 163 are generated in the defects 162 depending on the type and concentration of impurities in the silicon substrate 105, for example.
  • the drain and source are formed of P+ diffusion layers 154, 154, and the gate 156 is arranged between the P+ diffusion layers 154, 154.
  • These circuits are connected to each circuit via vias 125 and wiring 122 .
  • An N well 152 is formed around the P+ diffusion layers 154, 154 in the silicon substrate 105.
  • a depletion layer 161 is formed from the N well 152 to the side of the peripheral P type substrate having a low impurity concentration.
  • the film thickness d1 is formed thick, the defect 162 and the N-well 152 of the P-type transistor 123 arranged on the upper surface of the silicon substrate 105 The distance is far. Therefore, the depletion layer 161 of the transistor 123 does not reach the defect 162 . Therefore, the electrons 164 captured by the defects 162 do not enter the depletion layer 161 to cause leakage. This is also the case when the transistor 123 arranged on the upper surface of the silicon substrate 105 is of N type.
  • FIG. 3 is a diagram showing an example in which the lower surface of the logic chip 102 is polished to make it thinner than the example shown in FIG. That is, as shown in FIG. 3, the logic chip 102 is polished to a film thickness d2 that is thinner than d1 in order to reduce the height.
  • the depletion layer 161 of the transistor 123 may reach the defect 162 .
  • the depletion layer 161 reaches the defect 162
  • since electrons 164 are present in the defect 162 the electrons 164 enter the depletion layer 161 and leak occurs here. Therefore, it becomes a problem.
  • FIG. 4 shows the principle of preventing leakage by stacking two films, an oxide film 131 as a first insulating film and a charging film 132 as a second insulating film, on the polished lower surface of the silicon substrate 105 .
  • the oxide film 131 which is the first insulating film, is formed of an insulator having oxygen atoms such as silicon dioxide (SiO 2 ).
  • the charging film 132 which is the second insulating film, is made of, for example, an insulator called a high-k insulator and having a large dielectric constant ⁇ (called ⁇ in electrical engineering).
  • silicon dioxide has two oxygen atoms per molecule.
  • High-k insulators are oxides and have different amounts of oxygen atoms depending on the material.
  • FIG. 4 shows the case of electrons 164, but in the case of holes 163, electrons 164 are replaced with holes 163 in this figure (in this figure, - in the symbol circle means + in the symbol circle). Also, in this figure, the polarity of the dipole 166 and the direction of the internal electric field 165 are read in opposite directions.
  • the oxide film 131 may be an insulator containing oxygen atoms such as silicon dioxide, and thus may be a BOX layer formed of an oxide film, which will be described later.
  • the oxygen areal density of the silicon dioxide forming the oxide film 131 laminated on the lower surface of the silicon substrate 105, which is the polished surface, is higher than the oxygen areal density of the high-k insulator forming the charged film 132.
  • the dipole 166 is negative on the oxide film 131 side and positive on the charging film 132 side.
  • the direction of the internal electric field 165 generated in the oxide film 131 and charged film 132 by polarization is indicated by an arrow.
  • the direction of the internal electric field 165 in the insulator (dielectric) is from negative charge to positive charge. Therefore, the electric field outside the oxide film 131 is also opposite to the internal electric field 165 . For this reason, a positive charge is induced on the upper surface (surface) of the oxide film 131 and, for example, recombines with electrons 164 captured by defects or becomes difficult to be captured by defects 162 .
  • electrons 164 are present in defects 162 produced on the polished surface.
  • the direction of the internal electric field 165 of the oxide film 131 and the charge film 132 is from the oxide film 131 to the charge film 132 , the electron 164 cannot exist in the defect 162 .
  • electrons 164 are not captured by defects 162 existing in the depletion layer 161, so that no leak path is formed by the electrons 164 between the N-well 152 and the adjacent N-well. That is, leakage can be prevented.
  • the case where the transistor 123 is P-type has been described, but it is not limited to P-type and may be N-type. If holes 163 are present in defects 162 occurring on the polished surface, a high-k insulator that is positively polarized on the oxide film 131 side and negatively polarized on the charging film 132 side may be used as the charging film.
  • the charging film 132 made of a high-k insulator which is the second insulating film, is made of, for example, hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), tantalum pentoxide (Ta 2 O). 5 ), titanium oxide (TiO 2 ), lanthanum oxide (La 2 O 3 ), yttrium oxide (Y 2 O 3 ), or the like.
  • the charged film 132 is a film made of at least one material selected from, for example, these materials.
  • hafnium oxide and aluminum oxide for example, have a higher areal density of oxygen than silicon dioxide forming the oxide film 131 . Therefore, when these materials are used for the charging film 132, the charging film 132 side is positively polarized and the oxide film 131 side is negatively polarized. These high-k insulators thus become negatively charged films 132 .
  • lanthanum oxide and yttrium oxide have a lower surface density of oxygen than silicon dioxide forming the oxide film 131. Therefore, when these materials are used for the charging film 132, the charging film 132 side is negative and the oxide film 131 side is positive. polarized to These high-k insulators therefore become positively charged films.
  • this embodiment includes a logic chip 102-1 in which an oxide film 131 and a charging film 132 are laminated on the lower surface (polished surface) of a silicon substrate 105-1, and an oxide film 131 and a charging film 132.
  • Such structures are suitable for CoW. That is, logic chips 102-1 and 102-2 manufactured in separate processes can be formed by CuCu bonding face-to-face (F2F) on a wafer-like CIS chip 101.
  • two logic chips 102 - 1 and 102 - 2 can be bonded to one CIS chip 101 .
  • the oxide film 131 and the charging film 132 may be stacked on one logic chip 102-1 and not stacked on the other logic chip 102-2.
  • the thicker logic chip 102 is polished, and the oxide film 131 and the charged film 132 are laminated on the polished surface so that the thicknesses of the two are equalized. can be aligned and joined.
  • the logic chip 102-1 having the oxide film 131 and the charged film 132 laminated thereon and the logic chip 102-2 not having the same may be mixed.
  • the logic chip may be only the logic chip 102-1 on which the oxide film 131 and the charged film 132 are laminated.
  • a plurality of logic chips 102-1 and 102-2 may be mixed.
  • the oxide film 131 made of silicon dioxide and the charging film 132 made of a high-k insulator are laminated on the polished surface of the silicon substrate 105 .
  • the basic form of the second embodiment is a configuration in which semiconductor chips are stacked in three stages, and for example, it can be applied to WaWoW (Wafer on Wafer on Wafer, hereinafter referred to as "WoWoW"). can be done.
  • WaWoW Wafer on Wafer on Wafer
  • FIG. 10 is a cross-sectional view showing the schematic structure of the basic form of the second embodiment of the solid-state imaging device 10 according to the present disclosure.
  • the solid-state imaging device 10 has a logic chip 102-2 stacked on a support base 103, a logic chip 102-1 stacked on the logic chip 102-2, and a logic chip 102-1 stacked on the logic chip 102-1.
  • the CIS chip 101 is laminated and configured.
  • the upper side is the light incident surface side. Therefore, the CIS chip 101 is stacked on the light incident surface side.
  • the CIS chip 101 has the same configuration as that of the first embodiment described in FIG. Therefore, description is omitted.
  • a logic chip 102-2 is arranged on the support base 103, as shown in FIG.
  • the logic chip 102 - 2 has a logic circuit formed in the multilayer wiring layer 104 on the support substrate 103 .
  • a transistor 123 - 2 is arranged on the support base 103 .
  • a multilayer wiring layer 104 is arranged above the transistor 123-2, and wirings 122 constituting any one of the above-described vertical driving section, horizontal driving section, and the like are formed in each wiring layer. ing.
  • the upper and lower portions of each wiring 122 are connected by vias 125 in the vertical direction (vertical direction in the drawing).
  • the logic chip 102 - 1 has a logic circuit formed in a multilayer wiring layer 104 on a silicon substrate 105 .
  • a transistor 123 - 1 is arranged on the silicon substrate 105 .
  • a multilayer wiring layer 104 is arranged above the transistor 123-1, and each wiring layer has a wiring 122 that constitutes any of the remaining circuits such as the vertical driving section and the horizontal driving section. formed.
  • the upper and lower portions of each wiring 122 are connected by vias 125 in the vertical direction (vertical direction in the figure).
  • the transistor 123-1 in this figure is a P-type transistor, and P+ diffusion layers 154, 154 forming a drain and a source are arranged on the left and right sides of the gate 156-1.
  • An N well 152 is formed around it.
  • An oxide film 131 is laminated on the lower surface of the silicon substrate 105, and a charging film 132 is further laminated on the lower surface thereof. Since the functions of the oxide film 131 and the charged film 132 are the same as those of the first embodiment, description thereof will be omitted.
  • the transistors 123-0 and 123-2 also have P+ diffusion layers 154 and 154 and an N well 152, illustration and description thereof are omitted for the sake of simplicity. The same shall apply hereinafter.
  • the logic chip 102-1 and the CIS chip 101 are CuCu bonded face-to-face. Pads 121, 121 and 115, 115 necessary for CuCu bonding are formed on the logic chip 102-1 and the CIS chip 101, respectively.
  • the CuCu bonding between the logic chip 102 and the CIS chip 101 is the same as in the first embodiment, so the description is omitted.
  • the logic chip 102-1 and the logic chip 102-2 are connected back-to-face (B2F). This is because the top surface of the logic chip 102-1 is bonded to the CIS chip 101, so it is necessary to connect the bottom surface of the logic chip 102-1 to the logic chip 102-2.
  • the silicon substrate 105 exists under the multilayer wiring layer 104 in which the circuit of the logic chip 102-1 is formed, the logic chips 102-1 and 102-2 are not separated from each other. CuCu bonding is not possible. Therefore, the silicon substrate 105, the charging film 132 and the oxide film 131 are provided with TSVs 411 penetrating through them.
  • the TSV 411 connects the wiring 122 forming the circuit of the logic chip 102-2 and the wiring 122 forming the circuit of the upper logic chip 102-1.
  • the lower end of the TSV 411 is open on the lower surface of the silicon substrate 105, that is, the surface on which the oxide film 131 and the charging film 132 are laminated.
  • a pad 121-1 is formed in this opening.
  • a pad 121-2 is also formed on the upper surface of the logic chip 102-2 at a position corresponding to the opening of the TSV 411 so as to face it. Therefore, the pads 121-1 and 121-2 formed on the respective logic chips 102-1 and 102-2 can face each other and can be CuCu bonded at the bonding surface 160.
  • the oxide film 131 made of silicon dioxide and the charged film 132 made of a high-k insulator are laminated on the polished surface, which is the lower surface of the silicon substrate 105 .
  • electrons 164 or holes 163 existing in defects 162 caused by polishing or contamination generated near the polished surface are attracted to the surface of the oxide film 131 . Therefore, leakage caused by electrons 164 and holes 163 entering the depletion layer 161 can be eliminated. Furthermore, it is possible to reduce the thickness of the silicon substrate 105 and, in turn, reduce the height of the solid-state imaging device 10 .
  • each chip can be CuCu-bonded with such a three-tiered structure, it is possible to bond three wafers to each other.
  • the logic chips 102-1 and 102-2 can be formed thin, the height of the TSV can be reduced, and accordingly the diameter of the TSV can be reduced.
  • the effective area of the chip can be increased, and the solid-state imaging device 10 can be made thinner, smaller, and highly integrated.
  • Modification 1 of Second Embodiment of Solid-State Image Sensor According to Present Disclosure> Modification 1 of the second embodiment of the solid-state imaging device 10 according to the present disclosure will be described with reference to FIG. Modification 1 of the second embodiment has a structure in which chips are stacked in three stages, similar to the basic form, and can be applied to WoWoW, for example.
  • one negatively charged film 132 and one layer of oxide film 131 are laminated in the basic form, whereas in the first modified example, as shown in FIG. , in that, for example, two charging films 132-1 and 132-2 having the same positive or negative polarity are laminated. Other than the above, it is the same as the basic form of the second embodiment, so the explanation is omitted.
  • the two charging films 132-1 and 132-2 By stacking the two charging films 132-1 and 132-2 in this manner, the effect of preventing the occurrence of leakage due to defects 162 or the like occurring on the polished surface can be further improved.
  • Modified example 2 of the second embodiment of the solid-state imaging device according to the present disclosure Next, Modification 2 of the second embodiment of the solid-state imaging device 10 according to the present disclosure will be described with reference to FIG. 7 .
  • Modification 2 of the second embodiment has a structure in which chips are stacked in three stages, similar to the basic form, and can be applied to WoWoW, for example.
  • the basic form of the second modification and the second embodiment is that, in the basic form, one type of charging film 132 is laminated on the oxide film 131, while in the modification 2, as shown in FIG.
  • the difference is that two types of charged films, a negatively charged film 132 and a positively charged film 133, are laminated on the film 131 with separate laminated regions.
  • the charged film 132 and the charged film 133 are formed positively or negatively due to different surface densities of oxygen.
  • the transistor 123-1 is a P-type transistor
  • the transistor 123-2 is an N-type transistor.
  • a negative charge film 132 is formed by stacking the charge film 132 on the oxide film 131 on the lower surface of the transistor 123-1.
  • a positive charging film 133 is formed by laminating the charging film 133 on the oxide film 131 on the lower surface of the transistor 123-2.
  • charged films 132 and 133 with different polarities can be mixed in one semiconductor chip, so that different types of semiconductor elements can be integrated in one semiconductor chip.
  • a high degree of integration can be achieved.
  • it is the same as the basic form of the second embodiment, so the explanation is omitted.
  • a third embodiment of the solid-state imaging device 10 will be described based on FIG.
  • a monolithic semiconductor chip hereinafter referred to as "monolithic chip" 106 having semiconductor active elements such as transistors is incorporated in a logic chip 102, and is applied to CoW and WoW, for example. can do.
  • the solid-state imaging device 10 has a logic chip 102 laminated on a support base 103 and a monolithic chip 106 incorporated in the logic chip 102 .
  • the CIS chip 101 is CuCu bonded to the logic chip 102 at the bonding surface 160 .
  • the upper side is the light incident surface side, as in the first embodiment. Therefore, the CIS chip 101 is stacked on the light incident surface side.
  • a transistor 123-1 is arranged on the silicon substrate 105, as shown in FIG.
  • An oxide film 131 and a charging film 132 are laminated on the lower surface of the silicon substrate 105 of the monolithic chip 106 .
  • the multilayer wiring layer 104-2 and the wiring 122 of the logic chip 102 are formed above the monolithic chip 106, and are connected in the vertical direction via vias 125.
  • a transistor 123-2 is arranged in the logic chip 102 to form a circuit.
  • the circuit of the transistor 123-1 on the monolithic chip 106 and the circuit of the transistor 123-2 on the logic chip 102 are connected via the via 125, the wiring 122-1 and the TSV 411-1.
  • the logic chip 102 and the CIS chip 101 are formed with pads 121, 121 and 115, 115 necessary for CuCu bonding, respectively, as in the first embodiment.
  • the logic chip 102 and the CIS chip 101 are CuCu-bonded face-to-face by pads 121 and 115 .
  • the circuit of transistor 123-2 is connected to pad 121 via TSV 411-2.
  • the monolithic chip 106 can be thinned and incorporated into the logic chip 102 .
  • the oxide film 131 made of silicon dioxide or the like and the charging film 132 made of a high-k insulator are laminated on the lower surface (polished surface) of the silicon substrate 105 .
  • leakage can be prevented from occurring in the depletion layer 161 .
  • thinning the silicon substrate 105 along with thinning the monolithic chip 106 it is possible to reduce the height of the solid-state imaging device 10 and achieve high integration.
  • the monolithic chip 106 can be incorporated into the logic chip 102 and the CIS chip 101 and the logic chip 102 can be CuCu bonded, CoW and WoW are possible. As a result, the solid-state imaging device 10 can be made thinner, smaller, and highly integrated.
  • FIG. 9 shows an example in which a negative charging film 132 is laminated on an oxide film 131 .
  • the photodiode formation layer 116 is formed thin by polishing, and then the photodiodes 113 are formed.
  • the leakage can be prevented by laminating an oxide film 131 and a negatively charged film 132 or a positively charged film 133 on the polished surface of the CSI chip 101 which is the light incident surface side. Since the oxide film 131 and the charged film 132 are formed thin, they do not interfere with light reception by the photodiode 113 . Since the present embodiment is configured as described above, it is possible to reduce the thickness of the photodiode forming layer 116 and prevent the occurrence of leakage, so that the solid-state imaging device 10 can be stably operated. can achieve high quality.
  • the logic chip 102 of the solid-state imaging device 10 is configured by stacking three semiconductor chips, ie, logic chips 102-1, 102-2 and 102-3 on a support substrate 103. It is Specifically, a logic chip 102-3 is arranged on the support base 103 as shown in the figure. An oxide film 131 and a charging film 132 are laminated on the lower surface of the silicon substrate 105 of the logic chip 102-3. A transistor 123-3, which is a semiconductor active element, is arranged on the silicon substrate 105 of the logic chip 102-3.
  • a multilayer wiring layer 104 having an interlayer insulating film formed thereon is disposed above the transistor 123-3, and wirings 122 forming a predetermined circuit are formed in each wiring layer. Moreover, the upper and lower portions of each wiring 122 are connected by vias 125 in the vertical direction (vertical direction in the figure).
  • a logic chip 102-2 is arranged on the logic chip 102-3 as shown in the figure.
  • An oxide film 131 and a charging film 132 are laminated on the bottom surface of the logic chip 102-2.
  • a transistor 123-2 is arranged on the silicon substrate 105 of the logic chip 102-2.
  • the configuration of the wiring and the like of the transistor 123-2 is the same as that of the logic chip 102-3, so the description thereof is omitted.
  • a logic chip 102-1 is arranged on the logic chip 102-2, as shown in the figure.
  • An oxide film 131 and a charging film 132 are laminated on the bottom surface of the logic chip 102-1.
  • a transistor 123-1 is arranged on the silicon substrate 105 of the logic chip 102-1. The configuration of the wiring and the like of the transistor 123-1 is the same as that of the logic chip 102-3, so the description thereof is omitted.
  • the transistor 123-3 of the logic chip 102-3 is connected to the supporting substrate 103 through vias 125, wiring 122-3 and TSV 411-3.
  • the TSVs 411-3 are connected to the solder balls 107 via the TSVs 411, and the solder balls 107 are soldered to a printed circuit board (not shown) of an electronic device or the like in which the solid-state imaging device 10 is incorporated. and connected to an external circuit.
  • the transistor 123-1 of the logic chip 102-1 is connected to the support substrate 103 via vias 125, wiring 122-1 and TSV 411-1.
  • TSV 411 - 1 may also connect to solder balls 107 via TSVs (not shown) in support base 103 .
  • the transistor 123-2 of the logic chip 102-2 is connected to the via 125 and the wiring 122-2. Although not shown in this figure, the transistor 123-2 may be connected to the logic chip 102-1, the logic chip 102-3, or the supporting board 103 via TSV.
  • the oxide film 131 made of silicon dioxide or the like and the charged film 132 made of a high-k insulator are laminated on the lower surfaces (polished surfaces) of the silicon substrates 105-1, 105-2 and 105-3. .
  • This can prevent leakage from occurring in the depletion layers 161 of the respective transistors 123-1, 123-2 and 123-3.
  • the thickness of the silicon substrate 105 can be reduced, the thickness of the logic chips 102-1, 102-2 and 102-3 can be reduced. As a result, the solid-state imaging device 10 can be made thinner, smaller, and highly integrated.
  • the present embodiment can of course be used as the logic chip 102 of the solid-state imaging device 10, but is not limited to the solid-state imaging device 10.
  • the logic chip 102 according to the present embodiment can By stacking semiconductor chips having the function of (1) in multiple layers, a highly integrated semiconductor device for other purposes can be formed. Since the logic chip 102 according to the present embodiment is versatile in this way, it can also be applied to semiconductor devices other than the solid-state imaging device 10 used in all kinds of electronic equipment and industrial equipment.
  • the sixth embodiment relates to a single layer device such as logic chip 102, for example.
  • the solid-state imaging device 10 has a logic chip 102 as shown in FIG. Specifically, in the logic chip 102, transistors 123-1 and 123-2 are arranged on a silicon substrate 105, as shown in the figure.
  • the transistor 123-1 is a P-type transistor, and P+ diffusion layers 154, 154 are formed in the drain and source.
  • the left P+ diffusion layer 154 is connected to each circuit via the via 125 and the wiring 122
  • the right P+ diffusion layer 154 is connected to the gate 156-2 of the transistor 123-2.
  • An N well 152 is formed around the P+ diffusion layers 154, 154 in the silicon substrate 105. As shown in FIG.
  • the transistor 123-2 is an N-type transistor, and N+ diffusion layers 153, 153 are formed in the drain and source. Of these, the right N+ diffusion layer 153 is connected to each circuit via the via 125 and the wiring 122 .
  • a P well 151 is formed around the N+ diffusion layers 153 and 153 in the silicon substrate 105 .
  • a multilayer wiring layer 104 is arranged above the transistors 123-1 and 123-2.
  • Wiring 122 forming the predetermined circuit is formed in each wiring layer of the multilayer wiring layer 104 , and the top and bottom of each wiring 122 are connected in the vertical direction (vertical direction in the figure) by vias 125 .
  • An oxide film 131 is layered on the lower surface (polished surface) of the silicon substrate 105 on which the P-type transistor 123-1 and the N-type transistor 123-2 are arranged, and a charging film 132 is further layered thereon.
  • the negative charging film 132 may be laminated on the lower surface of the P-type transistor 123-1
  • the positive charging film 133 may be laminated on the lower surface of the N-type transistor 123-2.
  • the oxide film 131 made of silicon dioxide or the like and the negatively charged film 132 or positively charged film 133 made of a high-k insulator are laminated on the lower surface (polished surface) of the silicon substrate 105 .
  • leakage can be prevented from occurring in the depletion layer 161 of the P-type transistor 123-1 or the N-type transistor 123-2.
  • the logic chip 102 can be thinned. As a result, the solid-state imaging device 10 can be made thinner, smaller, and highly integrated.
  • the logic chip 102 according to the present embodiment is of course used as the logic chip 102 of the solid-state imaging device 10, but is not limited to the solid-state imaging device 10. For example, by stacking semiconductor chips having other functions in multiple layers on the logic chip 102 according to this embodiment, a highly integrated semiconductor device for other applications can be formed. Since the logic chip 102 according to the present embodiment is versatile in this way, it can also be applied to semiconductor devices other than the solid-state imaging device 10 used in all kinds of electronic equipment and industrial equipment.
  • the CIS chip 101 is prepared.
  • a photodiode formation layer 116 and a wiring layer 114 for forming the photodiode 113 are formed in advance, and a transistor 123-0 is provided.
  • a logic chip 102-1 is prepared.
  • the logic chip 102-1 is substantially the same as that explained in FIG. 5, so the explanation is omitted.
  • the logic chip 102-1 instead of the logic chip 102-1, as shown in FIG. may
  • the BOX layer 108 is an insulator that separates active element regions (SOI: Silicon Insulator) such as the transistor 123 .
  • SOI Silicon Insulator
  • FIG. 14 by forming the BOX layer 108 under the transistor 123-1, the silicon substrate 105, which is the region where the depletion layer 161 is generated, is isolated from the silicon substrate 105-1. Thereby, the depletion layer 161 can be confined in the silicon substrate 105 .
  • the lower surface of the silicon chip 105-1 shown in FIG. 14 is polished to expose the lower surface of the BOX layer 108, leaving part of the BOX layer 108.
  • the BOX layer 108 is, for example, an insulating film of silicon dioxide, it functions in the same manner as the oxide film 131 . Therefore, when part of the BOX layer 108 is left, the charging film 132 may be directly laminated on the remaining BOX layer 108 without laminating the oxide film 131 .
  • the photodiode forming layer 116 of the CIS chip 101 shown in FIG. 12 is polished to be thin.
  • the silicon substrate 105 of the logic chip 102-1 shown in FIG. 13 is polished to be thin.
  • the lower surface of the silicon substrate 105-1 shown in FIG. 14 is polished and removed, and the lower surface of the BOX layer 108 is polished to leave a portion thereof.
  • pads 115, 115 and 121, 121 are formed in advance on the CIS chip 101 and the logic chip 102-1 or the logic chip 102-1 having the BOX layer 108, respectively, and the corresponding pads 115, 121 are bonded together. are CuCu bonded at the bonding surface 160 .
  • an oxide film 131 and a charging film 132 are laminated on the polished surface of the silicon substrate 105 of the logic chip 102-1 shown in FIG. Further, when part of the BOX layer 108 shown in FIG. 14 is left, the charging film 132 may be directly laminated on the polished surface of the BOX layer 108 without laminating the oxide film 131 on the polished surface. .
  • a logic chip 102-2 formed on the support substrate 103 is prepared. Since this logic chip 102-2 is the same as that described in FIG. 5 of the basic form of the second embodiment, description thereof will be omitted.
  • a thin silicon layer is formed on the surface of the charged film 132 of the CIS chip 101 and the logic chip 102-1 which are CuCu-bonded in FIG. . Then, it is rotated by 180° in the vertical direction. Next, the TSV 411 is penetrated through the thinly formed silicon layer, charging film 132, oxide film 131 and silicon substrate 105 from the lower side of the logic chip 102-1, and pads 121-1 are formed in the openings thereof. Then, the pad 121-1 formed in the opening of the TSV 411 and the pad 121-2 of the logic chip 102-2 prepared in FIG.
  • the photodiode 113 is formed in the photodiode formation layer 116 made of silicon of the CSI chip 101 . Then, a color filter 112 is formed thereon, and an on-chip lens 111 is formed thereon.
  • the solid-state imaging device 10 can be manufactured through the steps described above. Although the above manufacturing process has been described taking the basic form of the second embodiment as an example, other embodiments can also be manufactured by slightly modifying the manufacturing process described here.
  • Configuration example of electronic device> An application example of the solid-state imaging device 10 according to the above-described embodiment to an electronic device will be described with reference to FIG. 20 . This application example is common to the solid-state imaging devices 10 according to the first to sixth embodiments.
  • the solid-state imaging device 10 is used in an image capture unit (photoelectric conversion unit) such as an imaging device 200 such as a digital still camera or a video camera, a mobile terminal device having an imaging function, or a copying machine using the solid-state imaging device 10 as an image reading unit. ) can be applied to electronic equipment in general.
  • the solid-state imaging device 10 may be formed as a single chip, or may be a packaged solid-state imaging device. Further, it may be in a module form having an imaging function in which an imaging section and a signal processing section or an optical system are packaged together.
  • an imaging apparatus 200 as an electronic device includes an optical unit 202, a solid-state imaging device 10, a DSP (Digital Signal Processor) circuit 203 as a camera signal processing circuit, a frame memory 204, and a display unit. 205 , a recording unit 206 , an operation unit 207 , and a power supply unit 208 .
  • the DSP circuit 203, frame memory 204, display unit 205, recording unit 206, operation unit 207 and power supply unit 208 are interconnected via a bus line 209 comprising signal lines and feed lines.
  • the optical unit 202 includes a plurality of lenses, takes in incident light (image light) from a subject, and forms an image on the imaging surface of the solid-state imaging device 10 .
  • the solid-state imaging device 10 converts the amount of incident light imaged on the imaging surface by the optical unit 202 into an electric signal on a pixel-by-pixel basis, and outputs the electric signal as a pixel signal.
  • the display unit 205 is, for example, a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays moving images or still images captured by the solid-state imaging device 10 .
  • a recording unit 206 records a moving image or still image captured by the solid-state imaging device 10 in a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 207 issues operation commands for various functions of the imaging device 200 under the user's operation.
  • the power supply unit 208 appropriately supplies various power supplies as operating power supplies for the DSP circuit 203, the frame memory 204, the display unit 205, the recording unit 206, and the operation unit 207 to these supply targets.
  • the image pickup apparatus 200 it is possible to reduce the size and weight of the image pickup device 200 by using the thin and small solid-state image pickup device 10 .
  • the degree of integration can be improved, a high-quality captured image can be obtained.
  • the present technology can also take the following configuration.
  • the solid-state imaging device according to (1) or (2), wherein the second insulating film laminated on the first insulating film is a negative insulating film or a positive insulating film.
  • the second insulating film includes hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), tantalum pentoxide (Ta 2 O 5 ), titanium oxide (TiO 2 ), lanthanum oxide ( La 2 O 3 ) or yttrium oxide (Y 2 O 3 ).
  • a semiconductor chip including a photodiode; a first insulating film containing oxygen laminated on the upper surface of the photodiode on the light incident surface side of the semiconductor chip; a negative or positive second insulating film containing oxygen stacked on the first insulating film;
  • a solid-state imaging device having (10) a substrate having a polished surface; a first insulating film containing oxygen formed on the polished surface; a second insulating film containing oxygen stacked on the first insulating film; a semiconductor active element;
  • a semiconductor chip having (11) The semiconductor chip according to (10) above, wherein a second semiconductor chip is bonded to the surface opposite to the polished surface.
  • a first semiconductor chip including a photodiode; a second semiconductor chip including a signal processing circuit from the photodiode and stacked on the first semiconductor chip; a first insulating film containing oxygen stacked on a second surface of the second semiconductor chip opposite to the first surface on which the first semiconductor chip is stacked; a second insulating film containing oxygen stacked on the first insulating film;
  • a solid-state imaging device having or a first insulating film having a polished surface and containing oxygen and laminated on the polished surface; a second insulating film containing oxygen stacked on the first insulating film; a semiconductor active element;
  • An electronic device having a semiconductor chip with

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Abstract

３Ｄ積層において要求されるシリコン基板の厚みをさらに薄くすることが出来、かつ、デバイス特性に影響の無い構造を有する半導体チップ、固体撮像素子及び電子機器を提供する。　フォトダイオードを含む第１半導体チップと、フォトダイオードからの信号処理回路を含み第１半導体チップに積層された第２半導体チップと、第２半導体チップの第１半導体チップが積層されている第１の面の反対側の第２の面に積層された酸素を含む第１絶縁膜と、第１絶縁膜上に積層された酸素を含む第２絶縁膜と、を有する構成とすることにより半導体チップ内のトランジスタの空乏層におけるリークの発生を防止し、薄膜化を可能にした。

Description

半導体チップ、固体撮像素子及び電子機器
　本開示は、３Ｄ積層構造を有する半導体チップ、固体撮像素子及び当該半導体チップや固体撮像素子を使用した電子機器に関する。
　近年、例えば、メモリやセンサなどの半導体デバイスにおいて、回路規模の増大及び高機能化を実現するために、これらの回路を１チップ内に搭載する３次元積層（以下、「３Ｄ積層」という。）技術が開発されてきている。３Ｄ積層をする方法として、Ｂｕｍｐ、貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ、以下、「ＴＳＶ」という。）又は直接接続であるカッパーカッパー接合（以下、「ＣｕＣｕ接合」という。）が用いられている。そして、これらの方法によりセンサチップとロジックチップやメモリチップなどが３Ｄ積層されている。
　また、例えば、センサ回路等の半導体ウェーハとロジック回路等のチップとを貼り合わせるチップオンウェーハ（ＣｏＷ：Ｃｈｉｐ　Ｏｎ　Ｗａｆｅｒ、以下、「ＣｏＷ」という。）構造や、例えば、センサ回路等の半導体ウェーハとロジック回路等の半導体ウェーハとをＣｕＣｕ接合を用いて貼り合わせる（ＷｏＷ：Ｗａｆｅｒ　Ｏｎ　Ｗａｆｅｒ、以下、「ＷｏＷ」という。）ことで、ウェーハ上の各センサチップとウェーハ上のロジックチップを積層する構造も考えられている。これらの３Ｄ積層は、２層だけでなく複数層の積層構造も想定されている。そして、複数層における上下のウェーハ（又はチップ）間の接続は、例えば、シリコン（Ｓｉ）基板を貫通するＴＳＶが使用されている。
　しかし、チップが多層化するにつれて、その膜厚が厚くなり、チップの厚さが厚くなればなるほどＴＳＶの径が大きくなる。この結果、設計においてＴＳＶのチップ面積への影響が大きくなる。また、ＣｏＷにおいては、チップ間の段差が深くなるとプロセス加工上の問題及びスループットの影響が無視できなくなる。
　そこで、チップの膜厚は、できるだけ薄く形成することが好ましい。
　このような課題に対して、個片化されたメモリ回路及びロジック回路をウェーハ上に水平方向にレイアウトし、酸化膜により埋め込んで平坦化し、低背化したうえで、固体撮像素子の下面に平面方向に内包するように積層する裏面照射型の固体撮像装置、裏面照射型の固体撮像装置の製造方法、及びかかる固体撮像装置を使用した撮像装置、電子機器に係る技術が開示されている。
国際公開２０１９－０８７７６４号
　しかしながら、特許文献１に開示された技術においては、前述の３Ｄ積層（ＷｏＷ、ＣｏＷ）において、シリコン基板の厚みを薄くなるようにシリコン基板の下面を研磨した場合、この研磨面付近に生成される研磨又はコンタミネーションに起因する欠陥にシリコン基板の表面側から延びてきたトランジスタの空乏層が到達すると、この欠陥を介してリークが増大する。
　すなわち、一般的な空乏層の幅は不純物濃度の関数となっており、この幅が研磨後のシリコン基板の厚みよりも大きい場合には、これらの欠陥を介してリークが発生するという問題が生じる。
　本開示は、かかる問題に鑑みてなされたものであり、３Ｄ積層において要求されるシリコン基板の厚みをさらに薄くすることが出来、かつ、デバイス特性に影響の無い構造を有する半導体チップ、固体撮像素子及び電子機器を提供することを目的とする。
　本開示は、上記の問題点を解消するためになされたものであり、その第１の態様は、フォトダイオードを含む第１半導体チップと、前記フォトダイオードからの信号処理回路を含み前記第１半導体チップに積層された第２半導体チップと、前記第２半導体チップの前記第１半導体チップが積層されている第１の面の反対側の第２の面に積層された酸素を含む第１絶縁膜と、前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、を有する固体撮像素子である。
　また、第１の態様において、前記第２絶縁膜は、前記第１絶縁膜とは異なる酸素面密度を有するＨｉｇｈ－ｋ絶縁体で形成されてもよい。
　また、第１の態様において、前記第１絶縁膜上に積層された前記第２絶縁膜は、負の絶縁膜又は正の絶縁膜であってもよい。
　また、第１の態様において、前記第２絶縁膜上にＨｉｇｈ－ｋ絶縁体で形成された第３絶縁膜が積層されてもよい。
　また、第１の態様において、前記第２絶縁膜は、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）又は酸化イットリウム（Ｙ２Ｏ３）であってもよい。
　また、第１の態様において、前記第２絶縁膜は、埋込酸化膜層（ＢＯＸ層）上に積層されてもよい。
　また、第１の態様において、前記第１半導体チップ又は前記第２半導体チップ内に、半導体能動素子を有し前記第１絶縁膜及び前記第２絶縁膜が積層された第３半導体チップを有してもよい。
　また、第１の態様において、前記第１半導体チップ上に２以上の半導体チップが積層されてもよい。
　その第２の態様は、フォトダイオードを含む半導体チップと、前記半導体チップの光入射面側のフォトダイオードの上面に積層された酸素を含む第１絶縁膜と、前記第１絶縁膜上に積層された酸素を含む負又は正の第２絶縁膜と、を有する固体撮像素子である。
　その第３の態様は、研磨面を有する基板と、前記研磨面に形成された酸素を含む第１絶縁膜と、前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、半導体能動素子と、を有する半導体チップである。
　また、第３の態様において、前記研磨面の反対側の面に第２半導体チップが接合されてもよい。
　その第４の態様は、フォトダイオードを含む第１半導体チップと、前記フォトダイオードからの信号処理回路を含み前記第１半導体チップに積層された第２半導体チップと、前記第２半導体チップの前記第１半導体チップが積層されている第１の面と反対側の第２の面に積層された酸素を含む第１絶縁膜と、前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、を有する固体撮像素子、
　又は研磨面を有し、前記研磨面に積層された酸素を含む第１絶縁膜と、前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、半導体能動素子と、を有する半導体チップを有する電子機器である。
　上記の態様を取ることにより、３Ｄ積層において要求されるシリコン基板の厚みをさらに薄くすることが出来、かつ、デバイス特性に影響の無い構造を有する半導体チップ、固体撮像素子及び電子機器を提供することができる。
本開示に係る固体撮像素子の第１実施形態の概略構造を示す部分断面図である。 固体撮像素子の比較例の概略構造を示す部分断面図である。 固体撮像素子の比較例のリークの説明図である。 本開示に係る固体撮像素子におけるリーク防止の説明図である。 本開示に係る固体撮像素子の第２実施形態の基本形の概略構造を示す部分断面図である。 本開示に係る固体撮像素子の第２実施形態の変形例１の概略構造を示す部分断面図である。 本開示に係る固体撮像素子の第２実施形態の変形例２の概略構造を示す部分断面図である。 本開示に係る固体撮像素子の第３実施形態の概略構造を示す部分断面図である。 本開示に係る固体撮像素子の第４実施形態の概略構造を示す部分断面図である。 本開示に係る固体撮像素子の第５実施形態の概略構造を示す部分断面図である。 本開示に係る固体撮像素子の第６実施形態の概略構造を示す部分断面図である。 本開示に係る固体撮像素子の製造方法の説明図である（その１）。 本開示に係る固体撮像素子の製造方法の説明図である（その２）。 本開示に係る固体撮像素子の製造方法の説明図である（その３）。 本開示に係る固体撮像素子の製造方法の説明図である（その４）。 本開示に係る固体撮像素子の製造方法の説明図である（その５）。 本開示に係る固体撮像素子の製造方法の説明図である（その６）。 本開示に係る固体撮像素子の製造方法の説明図である（その７）。 本開示に係る固体撮像素子の製造方法の説明図である（その８）。 本開示の実施形態に係る固体撮像素子を備えた電子機器の構成例を示すブロック図である。
　次に、図面を参照して、本開示を実施するための形態（以下、「実施形態」という。）を下記の順序で説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
　１．本開示に係る固体撮像素子の第１実施形態　
　２．本開示に係る固体撮像素子の第２実施形態の基本形
　３．本開示に係る固体撮像素子の第２実施形態の変形例１
　４．本開示に係る固体撮像素子の第２実施形態の変形例２
　５．本開示に係る固体撮像素子の第３実施形態
　６．本開示に係る固体撮像素子の第４実施形態
　７．本開示に係る固体撮像素子の第５実施形態
　８．本開示に係る固体撮像素子の第６実施形態
　９．本開示に係る固体撮像素子の製造方法
　１０．電子機器の構成例
＜１．本開示に係る固体撮像素子の第１実施形態＞
［第１実施形態の構成］
　以下、図１に基づき、本開示に係る固体撮像素子１０の第１実施形態について説明する。本図は、本開示に係る固体撮像素子１０の第１実施形態の概略構造を示す部分断面図である。固体撮像素子１０は、本図に示すように、支持基盤１０３の上に２個のロジックチップ１０２－１、１０２－２が積層され、ロジックチップ１０２－１、１０２－２の上にＣＭＯＳイメージセンサ（ＣＩＳ：ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ、以下、「ＣＩＳ」という。）チップ１０１、が積層されて構成されている。本図において上側が光入射面側である。したがって、ＣＩＳチップ１０１は光入射面側に積層されている。
　ＣＩＳチップ１０１は、例えば、図１に示すように、複数のフォトダイオード１１３が形成されたフォトダイオード形成層１１６と、これらを配線する配線層１１４を有している。また、ＣＩＳチップ１０１の光入射面側のフォトダイオード１１３の上面には、カラーフィルタ１１２が積層され、さらにその上面にオンチップレンズ１１１が積層されている。なお、以下の説明における「上面」等の「上」又は「下面」等の「下」とは、図面における上又は下を指すものとする。
　支持基盤１０３は、固体撮像素子１０の基盤をなすシリコン膜である。支持基盤１０３上には、前記のように、ロジックチップ１０２－１、１０２－２の２個の半導体チップが積層されている。ロジックチップ１０２－１、１０２－２には、ロジック回路やメモリ回路（いずれも不図示）などが形成されている。ロジック回路は、フォトダイオード１１３から構成される各画素の画像データを順次読み出すための、例えば、垂直駆動部、水平駆動部、システム制御部や信号処理部等である。また、メモリ回路は、例えば、信号処理部の処理に必要なデータを一時的に格納するデータ格納部等である。これらのロジック回路は、ロジックチップ１０２－１及び１０２－２に分割して収納されている。
　なお、以下の説明では、ロジックチップとメモリチップはまとめて「ロジックチップ」と表記して説明する。
　ロジックチップ１０２－１には、シリコン基板１０５－１上にトランジスタ１２３－１が配設されている。そして、トランジスタ１２３－1の上方には、層間絶縁膜が形成された多層配線層１０４が配設され、多層配線層１０４の各配線層には、前記の垂直駆動部、水平駆動部などの回路の一半を構成する配線１２２が形成されている。また、各配線１２２の上下間はビア（ｖｉａ）１２５により上下方向（本図における縦方向）に接続されている。また、ロジックチップ１０２－１の下側には、図１に示すように、酸化膜１３１及び帯電膜１３２が積層されている。
　ロジックチップ１０２－２には、シリコン基板１０５－２上にロジックチップ１０２－１に収容されていない残りのロジック回路が形成されている。具体的には、ロジックチップ１０２－１と同様に、シリコン基板１０５－２上にトランジスタ１２３－２が配設されている。そして、トランジスタ１２３－２の上方には、層間絶縁膜が形成された多層配線層１０４が配設され、多層配線層１０４の各配線層には、前記の垂直駆動部、水平駆動部などの回路を構成する配線１２２が形成されている。また、各配線１２２の上下間は、ロジックチップ１０２－１の場合と同様に接続されている。そして、ロジックチップ１０２－１と１０２－２は、絶縁膜１０９により絶縁分離されている。
　なお、本図では、２個のロジックチップ１０２－１、１０２－２を支持基盤１０３上に配設した例について説明したが、ロジックチップは２個に限定されるものではなく、１個であっても２個以上であってもよい。また、ロジックチップ１０２－１及び１０２－２には、それぞれ１個のトランジスタ１２３－1、１２３－２を配設した例を示したが、実際には、それぞれに多数のトランジスタ１２３が配設されている。
　ロジックチップ１０２－１、１０２－２には、ＣＩＳチップ１０１と接合する側に、銅（Ｃｕ）等の導体によるパッド１２１、１２１が形成されている。また、ＣＩＳチップ１０１には、ロジックチップ１０２－１、１０２－２と接合する側に、同様に銅（Ｃｕ）等の導体によるパッド１１５、１１５が形成されている。そして、パッド１１５とパッド１２１は接合側を対向して配設されている。
　したがって、ロジックチップ１０２－１、１０２－２にＣＩＳチップ１０１を積層すると、それぞれのチップに形成されているパッド１２１、１２１と、これに対向して配設されているパッド１１５、１１５とが接合面１６０においてＣｕＣｕ接合される。
　パッド１２１及びパッド１１５は、銅（Ｃｕ）等の導体により形成されているためにＣＩＳチップ１０１に形成されている回路と、ロジックチップ１０２に形成されている回路は、パッド１１５、１１５とパッド１２１、１２１とが接合面１６０においてＣｕＣｕ接合されることにより互いに電気的に接続され回路が形成される。
　なお、パッド１１５及びパッド１２１は、ＣＩＳチップ１０１に形成されている回路と、ロジックチップ１０２－１、１０２－２に形成されている回路とを接続するために必要な位置に必要な数だけ設ければよい。
［酸化膜及び帯電膜の作用］
　ロジックチップ１０２－１の下面には、図１に示すように、支持基盤１０３に面する側に酸化膜１３１及び帯電膜１３２が積層されている。ロジックチップ１０２－１を薄く形成するためにシリコン基板１０５－１の下面を研磨すると、トランジスタ１２３－１の空乏層１６１においてリークが発生するおそれがある。
　この酸化膜１３１及び帯電膜１３２は、シリコン基板１０５－１の下面を研磨することに起因する空乏層１６１におけるリークの発生を防止するためのものである。これについて、以下に詳しく説明する。
　図２は、ロジックチップ１０２の下面を研磨することにより薄膜化した図である。ロジックチップ１０２は、本図に示すように、低背化を図るために研磨により膜厚がｄ１に形成されている。しかし、シリコン基板１０５の下面を研磨すると、研磨面の近傍には研磨又はコンタミネーションに起因する欠陥１６２（本図の×印の個所）が生じる。この欠陥１６２には、例えば、シリコン基板１０５の不純物の種類や濃度等に応じて、電子１６４又は正孔１６３が発生する。
　ちなみに、本図において、トランジスタ１２３がＰ型の場合には、ドレイン及びソースは、Ｐ＋拡散層１５４、１５４で形成され、Ｐ＋拡散層１５４、１５４の間にゲート１５６が配設される。これらの回路は、ビア１２５及び配線１２２を介して各回路に接続される。また、シリコン基板１０５内のＰ＋拡散層１５４、１５４の周囲にはＮウェル１５２が形成されている。また、Ｎウェル１５２から不純物濃度の薄い周囲Ｐ型基板側へ空乏層１６１が形成される。　
　しかし、本図に示すように、膜厚ｄ１が厚く形成されておれば、シリコン基板１０５の上面に配設されているＰ型のトランジスタ１２３のＮウェル（Ｎ－ｗｅｌｌ）１５２と欠陥１６２との距離は離れている。このため、トランジスタ１２３の空乏層１６１が欠陥１６２まで届くことはない。したがって、欠陥１６２に捕獲される電子１６４が空乏層１６１に入り込むことによりリークが発生することはない。このことは、シリコン基板１０５の上面に配設されているトランジスタ１２３がＮ型の場合も同様である。
　図３は、ロジックチップ１０２の下面を研磨することにより図２に示す例よりもさらに薄膜化した例を示す図である。すなわち、ロジックチップ１０２は、図３に示すように、低背化を図るために研磨により膜厚がｄ１よりもさらに薄いｄ２に形成されている。
　本図に示すように、シリコン基板１０５の膜厚をｄ２のように薄く形成すると、シリコン基板１０５の上面に配設された、例えば、Ｐ型のトランジスタ１２３のＮウェル１５２と欠陥１６２との距離が近接する。このため、トランジスタ１２３の空乏層１６１が欠陥１６２まで届くおそれが生じる。空乏層１６１が欠陥１６２に達すると、欠陥１６２には電子１６４が存在しているため、空乏層１６１に電子１６４が入り込むこととなり、ここでリークが発生する。したがって、問題となる。
　図４は、シリコン基板１０５の下面の研磨面に第１絶縁膜である酸化膜１３１及び第２絶縁膜である帯電膜１３２の２つの膜を積層することにより、リークの発生を防止できる原理を説明する図である。第１絶縁膜である酸化膜１３１は、例えば、二酸化ケイ素（ＳｉＯ２）などの酸素原子を有する絶縁物で形成されている。第２絶縁膜である帯電膜１３２は、例えば、Ｈｉｇｈ－ｋ絶縁体と呼ばれる誘電率κ（電気工学ではεと呼ばれる。）の大きい絶縁物で形成されている。二酸化ケイ素は化学式からもわかるとおり１分子当たり２個の酸素原子を有している。また、Ｈｉｇｈ－ｋ絶縁体は、酸化物であり、材料によって有している酸素原子の量が異なる。
　したがって、二酸化ケイ素に、あるＨｉｇｈ－ｋ絶縁体を積層すると、両者には酸素面密度の違いにより分極が起こる。すなわち、酸素面密度の大きい絶縁物から酸素面密度の小さい絶縁物の方に酸素が移動しようとする力が作用する。しかし、二酸化ケイ素及びＨｉｇｈ－ｋ絶縁体は絶縁物（誘電体）であるために、電子１６４や正孔１６３は動きが束縛されており、絶縁物中を自由に移動することができない。このために、双方の絶縁物の酸素面密度の違いにより負の電荷の移動（変位）が起こり、本図に示すように、双極子（ダイポール：ｄｉｐｏｌｅ）１６６が生成される。これにより、例えば、二酸化ケイ素からなる酸化膜１３１と、Ｈｉｇｈ－ｋ絶縁体からなる帯電膜１３２とで分極を生じると考えられる。なお、図４は、電子１６４の場合であるが、正孔１６３の場合には、本図において、電子１６４を正孔１６３に読み替えるものとする（本図において、記号丸の中に－は、記号丸の中に＋とする。）。また、本図において、双極子１６６の極性及び内部電界１６５の向きは、逆向きに読み替えるものとする。
　分極の大きさは、二酸化ケイ素やＨｉｇｈ－ｋ絶縁体が有する酸素面密度の大きさによって変わる。このために、酸化膜１３１の上に所定の酸素面密度を有するＨｉｇｈ－ｋ絶縁体からなる帯電膜１３２を積層すると、帯電膜１３２と酸化膜１３１には、両者の酸素面密度の差により正又は負の電荷が現れる。
　例えば、二酸化ケイ素からなる酸化膜１３１の上に二酸化ケイ素よりも酸素面密度の小さいＨｉｇｈ－ｋ絶縁体からなる帯電膜１３２を積層すると、本図に示すように、酸素が帯電膜１３２の方に変位して酸化膜１３１が正、帯電膜１３２が負となる分極が生じる。これを、正の帯電膜と呼ぶことにする。逆に、酸化膜１３１の上に二酸化ケイ素よりも酸素面密度の大きいＨｉｇｈ－ｋ絶縁体からなる帯電膜１３２を積層すると、酸素が酸化膜１３１の方に変位して酸化膜１３１が負、帯電膜１３２が正となる分極が生じる。これを、負の帯電膜と呼ぶことにする。なお、酸化膜１３１は二酸化ケイ素などの酸素原子を有する絶縁物であればよいため、後述する酸化膜から形成されたＢＯＸ層であってもよい。
　図４では、シリコン基板１０５の研磨面となる下面に積層された酸化膜１３１を形成する二酸化ケイ素の酸素面密度の方が、帯電膜１３２を形成するＨｉｇｈ－ｋ絶縁体の酸素面密度よりも小さい場合の例を示している。この場合には、双極子１６６は、酸化膜１３１側が負、帯電膜１３２側が正となる。ここで、分極により酸化膜１３１及び帯電膜１３２中に生じる内部電界１６５の向きを矢印で示す。絶縁物（誘電体）中における内部電界１６５の向きは、負電荷から正電荷への方向となる。
　したがって、酸化膜１３１の外部の電界も内部電界１６５と逆方向になる。このために、酸化膜１３１の上面（表面）には正電荷が誘起されて、例えば欠陥に捕獲された電子１６４と再結合し又は欠陥１６２に捕獲されづらくなる。
　本図の例では、研磨面に生じた欠陥１６２には電子１６４が存在している。ここで、酸化膜１３１及び帯電膜１３２の内部電界１６５の向きは酸化膜１３１から帯電膜１３２の方向であるために、欠陥１６２に電子１６４は存在できない。この結果、空乏層１６１内に存在する欠陥１６２に電子１６４が捕獲されていないので、Ｎウェル１５２と隣接するＮウェル間に電子１６４によるリーク経路が形成されないこととなる。すなわちリークを防止する事ができる。
　図４の例では、トランジスタ１２３がＰ型の場合について説明したが、Ｐ型に限定されるものではなくＮ型であってもよい。また、研磨面に生じる欠陥１６２に正孔１６３が存在する場合には、酸化膜１３１側が正、帯電膜１３２側が負に分極されるＨｉｇｈ－ｋ絶縁体を帯電膜に使用すればよい。
　このように正の帯電膜を形成した場合には、分極による内部電界１６５の向きは、図４に示す方向に対し逆方向となり、酸化膜１３１の上面（表面）には正の電荷である正孔１６３が引き寄せられる。この結果、欠陥１６２に存在している正孔１６３は、Ｐウェル１５１の方向に移動せず酸化膜１３１に引き寄せられて、酸化膜１３１の上面（表面）にとらえられた状態となる。よって、空乏層１６１のリークを防止することができる。
　第２絶縁膜であるＨｉｇｈ－ｋ絶縁体からなる帯電膜１３２は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）又は酸化イットリウム（Ｙ２Ｏ３）等で形成することができる。つまり、帯電膜１３２は、例えばこれらの材料から選択された少なくともいずれか１つの材料により形成された膜である。
　これらのＨｉｇｈ－ｋ絶縁体において、例えば、酸化ハフニウムや酸化アルミニウムは、酸化膜１３１を形成する二酸化ケイ素よりも酸素面密度が大きい。このため、これらの材料を帯電膜１３２に使用すると、帯電膜１３２側が正、酸化膜１３１側が負に分極される。したがって、これらのＨｉｇｈ－ｋ絶縁体は、負の帯電膜１３２となる。
　また、例えば、酸化ランタンや酸化イットリウムは、酸化膜１３１を形成する二酸化ケイ素よりも酸素面密度が小さいため、これらの材料を帯電膜１３２に使用すると、帯電膜１３２側が負、酸化膜１３１側が正に分極される。したがって、これらのＨｉｇｈ－ｋ絶縁体は、正の帯電膜となる。
［本実施形態の応用例及び効果］
　以上説明したように、シリコン基板１０５の下面（研磨面）に酸化膜１３１及び帯電膜１３２を積層することにより、研磨又はコンタミネーションに起因する欠陥１６２に存在する電子１６４や正孔１６３を酸化膜１３１にとらえることができるため、リークを生じさせることなくシリコン基板１０５を薄膜化することができる。
　また、本実施形態は、図１に示すように、シリコン基板１０５－１の下面（研磨面）に酸化膜１３１及び帯電膜１３２が積層されているロジックチップ１０２－１と、酸化膜１３１及び帯電膜１３２が積層されていないロジックチップ１０２－２との２個のチップを１個のＣＩＳチップ１０１にＣｕＣｕ接合する例である。このような構造は、ＣｏＷに適している。すなわち、ウェーハ状のＣＩＳチップ１０１上に、別工程で製造されたロジックチップ１０２－１、１０２－２をフェイスツーフェイス（Ｆ２Ｆ）でＣｕＣｕ接合して形成することができる。
　このことより、１個のＣＩＳチップ１０１に２個のロジックチップ１０２－１、１０２－２を接合することができる。また、一方のロジックチップ１０２－１には酸化膜１３１及び帯電膜１３２が積層され、他方のロジックチップ１０２－２には積層されていなくてもよい。これにより、両ロジックチップ１０２－１、１０２－２の厚みが異なる場合には、厚い方のロジックチップ１０２を研磨して、研磨面に酸化膜１３１及び帯電膜１３２を積層することにより両者の厚みを揃えて接合することができる。
　このように、酸化膜１３１及び帯電膜１３２が積層されたロジックチップ１０２－１と、そうでないロジックチップ１０２－２が混在しても差し支えない。
　また、ロジックチップは、酸化膜１３１及び帯電膜１３２が積層されているロジックチップ１０２－１のみでもよい。または、複数個のロジックチップ１０２－１、１０２－２を混在させてもよい。
　以上説明したように、本実施形態によれば、二酸化ケイ素からなる酸化膜１３１とＨｉｇｈ－ｋ絶縁体からなる帯電膜１３２とをシリコン基板１０５の研磨面に積層する。これにより、研磨面の近傍に生成された研磨又はコンタミネーションに起因する欠陥１６２に存在する電子１６４や正孔１６３が空乏層１６１に入り込むことによるリークの発生をなくすることができる。さらに、シリコン基板１０５の薄膜化及び固体撮像素子１０の低背化、小型化、高集積化を実現することができる。
＜２．本開示に係る固体撮像素子の第２実施形態の基本形＞
　次に、図５に基づき、本開示に係る固体撮像素子１０の第２実施形態の基本形について説明する。第２実施形態の基本形は、半導体チップを３段積みの構成としたものであり、例えば、ウェーハオンウェーハオンウェーハ（ＷｏＷｏＷ：Ｗａｆｅｒ　ｏｎ　Ｗａｆｅｒ　ｏｎ　Ｗａｆｅｒ、以下、「ＷｏＷｏＷ」という。）に適用することができる。
　本図は、本開示に係る固体撮像素子１０の第２実施形態の基本形の概略構造を示す断面図である。固体撮像素子１０は、本図に示すように、支持基盤１０３上にロジックチップ１０２－２が積層され、ロジックチップ１０２－２上にロジックチップ１０２－１が積層され、ロジックチップ１０２－１上にＣＩＳチップ１０１が積層されて構成されている。本図において上側が光入射面側である。したがって、ＣＩＳチップ１０１は光入射面側に積層されている。
　ＣＩＳチップ１０１は、例えば、図５に示すように、図１で説明した第１実施形態と同様の構成である。したがって、説明は省略する。
　支持基盤１０３上には、図５に示すように、ロジックチップ１０２－２が配設されている。ロジックチップ１０２－２は、支持基盤１０３上の多層配線層１０４内にロジック回路が形成されている。具体的には、支持基盤１０３上にトランジスタ１２３－２が配設されている。そして、トランジスタ１２３－２の上方には、多層配線層１０４が配設され、その各配線層には、前記の垂直駆動部、水平駆動部などのいずれかの回路を構成する配線１２２が形成されている。また、各配線１２２の上下間はビア１２５により上下方向（本図における縦方向）に接続されている。
　ロジックチップ１０２－１は、シリコン基板１０５上の多層配線層１０４内にロジック回路が形成されている。具体的には、シリコン基板１０５上にトランジスタ１２３－１が配設されている。そして、トランジスタ１２３－１の上方には、多層配線層１０４が配設され、その各配線層には、前記の垂直駆動部、水平駆動部などのいずれかの残りの回路を構成する配線１２２が形成されている。また、各配線１２２の上下間はビア１２５により上下方向（本図における縦方向）に接続されている。
　本図におけるトランジスタ１２３－１は、Ｐ型のトランジスタであり、ゲート１５６－１の左右にはドレインとソースを形成するＰ＋拡散層１５４、１５４が配設されている。そして、その周辺にＮウェル１５２が形成されている。
　シリコン基板１０５の下面には、酸化膜１３１が積層され、さらにその下面には帯電膜１３２が積層されている。酸化膜１３１及び帯電膜１３２の作用については第１実施形態と同様であるため説明を省略する。なお、トランジスタ１２３－０、１２３－２も同様にＰ＋拡散層１５４、１５４やＮウェル１５２を有するが、煩を避けるために図示及び説明を省略する。以下、同じとする。
　ロジックチップ１０２－１とＣＩＳチップ１０１とは、フェイスツーフェイスでＣｕＣｕ接合されている。ロジックチップ１０２－１及びＣＩＳチップ１０１には、ＣｕＣｕ接合するために必要なパッド１２１、１２１及び１１５、１１５がそれぞれ形成されている。ロジックチップ１０２とＣＩＳチップ１０１とのＣｕＣｕ接合については、第１実施形態と同様であるため説明を省略する。
　ロジックチップ１０２－１とロジックチップ１０２－２とは、バックツーフェイス（Ｂ２Ｆ）で接続されている。すなわち、ロジックチップ１０２－１の上面は、ＣＩＳチップ１０１と接合されているためにロジックチップ１０２－１の下面をロジックチップ１０２－２に接続する必要があるからである。
　具体的には、ロジックチップ１０２－１の回路が形成されている多層配線層１０４の下方には、シリコン基板１０５が存在しているために、このままではロジックチップ１０２－１と１０２－２とはＣｕＣｕ接合することができない。そこで、シリコン基板１０５、帯電膜１３２及び酸化膜１３１には、これらを貫通するＴＳＶ４１１が設けられている。ＴＳＶ４１１は、ロジックチップ１０２－２の回路を構成する配線１２２と、上側のロジックチップ１０２－１の回路を構成する配線１２２とを接続する。
　このために、シリコン基板１０５の下面、すなわち酸化膜１３１及び帯電膜１３２が積層されている面には、ＴＳＶ４１１の下端が開口している。この開口部にはパッド１２１－１が形成されている。一方、ロジックチップ１０２－２の上面にもＴＳＶ４１１の開口部と対応する位置にパッド１２１－２が対向されて形成されている。
　したがって、それぞれのロジックチップ１０２－１、１０２－２に形成されているパッド１２１－１、１２１－２同士を対向して接合面１６０においてＣｕＣｕ接合することができる。
　以上説明したように、二酸化ケイ素からなる酸化膜１３１及びＨｉｇｈ－ｋ絶縁体からなる帯電膜１３２をシリコン基板１０５の下面である研磨面に積層する。これにより、研磨面の近傍に生成された研磨又はコンタミネーションに起因する欠陥１６２中に存在する電子１６４又は正孔１６３は酸化膜１３１の表面に引き寄せられる。したがって、電子１６４や正孔１６３が空乏層１６１に入り込むことにより生じるリークをなくすることができる。さらに、シリコン基板１０５の薄膜化、ひいては、固体撮像素子１０の低背化を実現することができる。
　また、このような３段積みの構成とし、それぞれのチップをＣｕＣｕ接合することができるため、３枚のウェーハ同士を接合することが可能となる。特に、ロジックチップ１０２－１、１０２－２を薄く形成することができるために、ＴＳＶの高さを低くすることができ、これに伴いＴＳＶの径を小さくすることができる。また、これによりチップの有効面積を広くとることができ、固体撮像素子１０の低背化、小型化、高集積化を実現することができる。
＜３．本開示に係る固体撮像素子の第２実施形態の変形例１＞
　次に、図６に基づき、本開示に係る固体撮像素子１０の第２実施形態の変形例１について説明する。第２実施形態の変形例１は、基本形と同様に、チップを３段積みの構成としたものであり、例えば、ＷｏＷｏＷに適用することができる。
　本変形例１と第２実施形態の基本形とは、基本形では、負の帯電膜１３２及び酸化膜１３１がそれぞれ１層積層されているのに対し、本変形例１では、図６に示すように、正又は負の極性が同じ種類の、例えば、２枚の帯電膜１３２－１及び１３２－２を積層している点で相違する。上記以外は、第２実施形態の基本形と同様であるため、説明を省略する。
　このように２枚の帯電膜１３２－１、１３２－２を積層することにより、研磨面に生じる欠陥１６２等に起因するリークの発生防止効果を、より一層向上させることができる。
＜４．本開示に係る固体撮像素子の第２実施形態の変形例２＞
　次に、図７に基づき、本開示に係る固体撮像素子１０の第２実施形態の変形例２について説明する。第２実施形態の変形例２は、基本形と同様に、チップを３段積みの構成としたものであり、例えば、ＷｏＷｏＷに適用することができる。
　本変形例２と第２実施形態の基本形とは、基本形では、酸化膜１３１に一種類の帯電膜１３２が積層されているのに対し、本変形例２では、図７に示すように、酸化膜１３１に、負の帯電膜１３２と正の帯電膜１３３との２種類の帯電膜が、それぞれ積層領域を分離して積層されている点で相違する。ここで、帯電膜１３２と帯電膜１３３は、酸素面密度が異なることで正又は負に形成される。
　また、トランジスタ１２３－１はＰ型トランジスタであり、トランジスタ１２３－２はＮ型トランジスタである。そして、トランジスタ１２３－１の下面の酸化膜１３１に帯電膜１３２を積層することで負の帯電膜１３２を形成する。また、トランジスタ１２３－２の下面の酸化膜１３１に帯電膜１３３を積層することで正の帯電膜１３３を形成する。
　本実施形態の変形例によれば、１の半導体チップ内に異なる極性の帯電膜１３２、１３３を混在させることができるため、種類の異なる半導体素子を１個の半導体チップに集積することができ、高集積度を実現することができる。
　上記以外は、第２実施形態の基本形と同様であるため、説明を省略する。
＜５．本開示に係る固体撮像素子の第３実施形態＞
　次に、図８に基づき、本開示に係る固体撮像素子１０の第３実施形態について説明する。第３実施形態は、例えば、トランジスタなどの半導体能動素子を有するモノリシック構造の半導体チップ（以下、「モノリシックチップ」という。）１０６をロジックチップ１０２に組み込んだものであり、例えば、ＣｏＷやＷｏＷに適用することができる。
　本実施形態における固体撮像素子１０は、図８に示すように、支持基盤１０３上にロジックチップ１０２が積層され、ロジックチップ１０２にはモノリシックチップ１０６が組み込まれている。また、ロジックチップ１０２上にはＣＩＳチップ１０１が接合面１６０においてＣｕＣｕ接合されている。本図においては、第１実施形態と同様に、上側が光入射面側である。したがって、ＣＩＳチップ１０１は光入射面側に積層されている。
　ロジックチップ１０２に組み込まれているモノリシックチップ１０６には、図８に示すように、シリコン基板１０５にトランジスタ１２３－１が配設されている。また、モノリシックチップ１０６のシリコン基板１０５の下面には酸化膜１３１及び帯電膜１３２が積層されている。また、モノリシックチップ１０６の上方には、ロジックチップ１０２の多層配線層１０４－２及び配線１２２が形成されており、ビア１２５を介して上下方向に接続されている。
　ロジックチップ１０２には、トランジスタ１２３－２が配設され、回路が形成されている。ここで、モノリシックチップ１０６上のトランジスタ１２３－１の回路と、ロジックチップ１０２のトランジスタ１２３－２の回路とは、ビア１２５、配線１２２－１及びＴＳＶ４１１－１を介して接続されている。
　ロジックチップ１０２及びＣＩＳチップ１０１には、第１実施形態と同様に、ＣｕＣｕ接合するために必要なパッド１２１、１２１及び１１５、１１５がそれぞれ形成されている。ロジックチップ１０２とＣＩＳチップ１０１とは、パッド１２１、１１５同士によりフェイスツーフェイスでＣｕＣｕ接合されている。そして、トランジスタ１２３－２の回路は、ＴＳＶ４１１－２を介してパッド１２１と接続されている。
　このように構成することによりモノリシックチップ１０６を薄膜化してロジックチップ１０２に組み込むことができる。
　以上説明したように、二酸化ケイ素等からなる酸化膜１３１及びＨｉｇｈ－ｋ絶縁体からなる帯電膜１３２をシリコン基板１０５の下面（研磨面）に積層する。これにより、空乏層１６１においてリークを生じなくすることができる。さらに、モノリシックチップ１０６の薄膜化に伴うシリコン基板１０５の薄膜化により、固体撮像素子１０の低背化、高集積化を実現することができる。
　また、モノリシックチップ１０６をロジックチップ１０２に組み込み、それぞれのＣＩＳチップ１０１とロジックチップ１０２とをＣｕＣｕ接合することができるため、ＣｏＷやＷｏＷが可能となる。これにより、固体撮像素子１０の低背化、小型化、高集積化を実現することができる。
＜６．本開示に係る固体撮像素子の第４実施形態＞
　次に、図９に基づき、本開示に係る固体撮像素子１０の第４実施形態について説明する。本実施形態は、例えば、ＣＩＳチップ１０１の光入射面側のカラーフィルタ１１２とフォトダイオード１１３との間に酸化膜１３１及び負の帯電膜１３２若しくは正の帯電膜１３３が積層されたものである。図９は、酸化膜１３１に負の帯電膜１３２を積層した例を示す。
　ＣＳＩチップ１０１の光入射面側は、第１実施形態において説明したように、フォトダイオード形成層１１６を研磨により薄く形成した後フォトダイオード１１３を形成するため、研磨面の近傍には研磨又はコンタミネーションに起因する欠陥１６２が生じる。これにより、欠陥１６２に存在している電子１６４や正孔１６３がトランジスタ１２３－０の空乏層１６１に入り込むことによって、リークを生じるおそれがある。　
　そこで、図９に示すように、ＣＳＩチップ１０１の光入射面側になる研磨面に酸化膜１３１及び負の帯電膜１３２若しくは正の帯電膜１３３を積層することによりリークを防止することができる。なお、酸化膜１３１及び帯電膜１３２は薄く形成されているために、フォトダイオード１１３の受光の妨げになることはない。
　本実施形態は、以上のように構成されているために、フォトダイオード形成層１１６の薄膜化が可能になるとともに、リークの発生を防止することができるため固体撮像素子１０を安定して作動させることができ高品質を実現することができる。
＜７．本開示に係る固体撮像素子の第５実施形態＞
　次に、図１０に基づき、本開示に係る固体撮像素子１０の第５実施形態について説明する。第５実施形態は、例えば、固体撮像素子１０等に使用されるロジックチップ１０２などを多段積層するものである。
　本実施形態に係る固体撮像素子１０のロジックチップ１０２は、図１０に示すように、支持基盤１０３上にロジックチップ１０２－１、１０２－２及び１０２－３の３つの半導体チップが積層されて構成されている。
　具体的には、支持基盤１０３上には、本図に示すように、ロジックチップ１０２－３が配設されている。ロジックチップ１０２－３のシリコン基板１０５の下面には酸化膜１３１及び帯電膜１３２が積層されている。また、ロジックチップ１０２－３のシリコン基板１０５上には、半導体能動素子であるトランジスタ１２３－３が配設されている。また、トランジスタ１２３－３の上方には、層間絶縁膜が形成された多層配線層１０４が配設され、各配線層には、所定の回路を構成する配線１２２が形成されている。また、各配線１２２の上下間はビア１２５により上下方向（本図における縦方向）に接続されている。
　ロジックチップ１０２－３上には、本図に示すように、ロジックチップ１０２－２が配設されている。ロジックチップ１０２－２の下面には酸化膜１３１及び帯電膜１３２が積層されている。また、ロジックチップ１０２－２のシリコン基板１０５上には、トランジスタ１２３－２が配設されている。トランジスタ１２３－２の配線等の構成は、前記のロジックチップ１０２－３の場合と同様であるため説明を省略する。
　ロジックチップ１０２－２上には、本図に示すように、ロジックチップ１０２－１が配設されている。ロジックチップ１０２－１の下面には酸化膜１３１及び帯電膜１３２が積層されている。また、ロジックチップ１０２－１のシリコン基板１０５上には、トランジスタ１２３－１が配設されている。トランジスタ１２３－１の配線等の構成は、前記のロジックチップ１０２－３の場合と同様であるため説明を省略する。
　次に各チップ間の配線について説明する。本図に示すように、ロジックチップ１０２－３のトランジスタ１２３－３はビア１２５、配線１２２－３及びＴＳＶ４１１－３を介して支持基盤１０３と接続されている。支持基盤１０３においては、ＴＳＶ４１１－３は、ＴＳＶ４１１を介してハンダボール１０７に接続されており、ハンダボール１０７は、本固体撮像素子１０が組み込まれる電子機器等のプリント基板（不図示）にハンダ付けされて、外部の回路と接続される。
　ロジックチップ１０２－１のトランジスタ１２３－１は、ビア１２５、配線１２２－１及びＴＳＶ４１１－１を介して支持基盤１０３と接続されている。ＴＳＶ４１１－１は、さらに支持基盤１０３におけるＴＳＶ（不図示）を介してハンダボール１０７に接続してもよい。
　ロジックチップ１０２－２のトランジスタ１２３－２は、ビア１２５、配線１２２－２に接続されている。本図では図示していないが、トランジスタ１２３－２は、ＴＳＶを介してロジックチップ１０２－１、ロジックチップ１０２－３又は支持基盤１０３と接続してもよい。
　以上説明したように、シリコン基板１０５－１、１０５－２及び１０５－３のそれぞれの下面（研磨面）に二酸化ケイ素等からなる酸化膜１３１及びＨｉｇｈ－ｋ絶縁体からなる帯電膜１３２を積層する。これにより、それぞれのトランジスタ１２３－１、１２３－２及び１２３－３の空乏層１６１においてリークを生じないようにすることができる。さらに、シリコン基板１０５の薄膜化することができるため、ロジックチップ１０２－１、１０２－２及び１０２－３を薄膜化することができる。これにより固体撮像素子１０の低背化、小型化、高集積化を実現することができる。
　また、本実施形態は、固体撮像素子１０のロジックチップ１０２として利用することは勿論であるが、固体撮像素子１０に限定されるものではなく、例えば、本実施形態に係るロジックチップ１０２に、他の機能を有する半導体チップを多段積層することで高集積化された他の用途の半導体装置を形成することができる。このように本実施形態に係るロジックチップ１０２は汎用性に富んでいるために、あらゆる電子機器や産業用機器に用いられる固体撮像素子１０以外の半導体素子にも適用することができる。
＜８．本開示に係る固体撮像素子の第６実施形態＞
　次に、図１１に基づき、本開示に係る固体撮像素子１０の第６実施形態について説明する。第６実施形態は、例えば、ロジックチップ１０２などの単層デバイスに関するものである。
　本実施形態に係る固体撮像素子１０は、図１１に示すようなロジックチップ１０２を有するものである。
　具体的には、ロジックチップ１０２には、本図に示すように、シリコン基板１０５上にトランジスタ１２３－１及び１２３－２が配設されている。トランジスタ１２３－１はＰ型のトランジスタであり、ドレイン及びソースにはＰ＋拡散層１５４、１５４が形成されている。これらのうち左側のＰ＋拡散層１５４は、ビア１２５及び配線１２２を介して各回路に接続され、右側のＰ＋拡散層１５４は、トランジスタ１２３－２のゲート１５６－２に接続されている。また、シリコン基板１０５内のＰ＋拡散層１５４、１５４の周囲にはＮウェル１５２が形成されている。
　トランジスタ１２３－２はＮ型トランジスタであり、ドレイン及びソースにはＮ＋拡散層１５３、１５３が形成されている。これらのうち右側のＮ＋拡散層１５３は、ビア１２５及び配線１２２を介して各回路に接続されている。また、シリコン基板１０５内のＮ＋拡散層１５３、１５３の周囲にはＰウェル１５１が形成されている。
　また、トランジスタ１２３－１、１２３－２の上方には、多層配線層１０４が配設されている。多層配線層１０４の各配線層には、前記の所定の回路を構成する配線１２２が形成され、各配線１２２の上下間はビア１２５により上下方向（本図における縦方向）に接続されている。
　そして、Ｐ型のトランジスタ１２３－１及びＮ型のトランジスタ１２３－２が配設されているシリコン基板１０５の下面（研磨面）には、酸化膜１３１が積層され、さらに帯電膜１３２が積層されている。なお、図７で説明したように、Ｐ型のトランジスタ１２３－１の下面には負の帯電膜１３２、Ｎ型のトランジスタ１２３－２の下面には正の帯電膜１３３を積層してもよい。
　以上説明したように、シリコン基板１０５の下面（研磨面）には二酸化ケイ素等からなる酸化膜１３１及びＨｉｇｈ－ｋ絶縁体からなる負の帯電膜１３２若しくは正の帯電膜１３３が積層される。これにより、Ｐ型のトランジスタ１２３－１又はＮ型のトランジスタ１２３－２の空乏層１６１においてリークを生じなくすることができる。さらに、シリコン基板１０５を薄膜化することにより、ロジックチップ１０２を薄膜化することができる。これにより固体撮像素子１０の低背化、小型化、高集積化を実現することができる。
　また、本実施形態に係るロジックチップ１０２は、固体撮像素子１０のロジックチップ１０２として利用することは勿論であるが、固体撮像素子１０に限定されるものではない。例えば、本実施形態に係るロジックチップ１０２に、他の機能を有する半導体チップを多段積層することで高集積化された他の用途の半導体装置を形成することができる。このように本実施形態に係るロジックチップ１０２は汎用性に富んでいるために、あらゆる電子機器や産業用機器に用いられる固体撮像素子１０以外の半導体素子にも適用することができる。
＜９．本開示に係る固体撮像素子の製造方法＞
　次に、本開示に係る固体撮像素子１０の製造方法について、第１実施形態から第６実施形態のうち、第２実施形態の基本形を例に図１２から図１９に基づき説明する。
　まず、最初に、図１２に示すように、ＣＩＳチップ１０１を準備する。ＣＩＳチップ１０１には、例えば、フォトダイオード１１３を形成するためのフォトダイオード形成層１１６及び配線層１１４などが予め形成されており、トランジスタ１２３－０が配設されているものである。
　また、これに並行して、図１３に示すように、ロジックチップ１０２－１を準備する。ロジックチップ１０２－１は、図５において説明したものと略同様であるため説明を省略する。または、ロジックチップ１０２－１に代えて、図１４に示すように、埋込酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ　Ｏｘｉｄｅ、以下、「ＢＯＸ層」という。）１０８が埋設されているロジックチップ１０２－１であってもよい。
　ＢＯＸ層１０８は、トランジスタ１２３などの動作素子領域（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）を分離する絶縁体である。例えば、図１４に示すように、ＢＯＸ層１０８をトランジスタ１２３－１の下方に形成することにより空乏層１６１の生じる領域となるシリコン基板１０５をシリコン基板１０５－１と分離絶縁するものである。これにより、空乏層１６１をシリコン基板１０５に閉じ込めることができる。
　ここで、図１４に示すシリコンチップ１０５－１の下面を研磨してＢＯＸ層１０８の下面を表出させ、ＢＯＸ層１０８の一部を残存させる。このＢＯＸ層１０８は、例えば、二酸化シリコンの絶縁膜であることから、酸化膜１３１と同等の働きをする。したがって、ＢＯＸ層１０８の一部を残存させる場合には、酸化膜１３１を積層しないで、残存ＢＯＸ層１０８の上に帯電膜１３２を直接積層してもよい。
　次に、図１２に示すＣＩＳチップ１０１のフォトダイオード形成層１１６を研磨して薄く形成する。
　同様に、図１３に示すロジックチップ１０２－１のシリコン基板１０５を研磨して薄く形成する。
　または、ロジックチップ１０２－１に代えて、前記の図１４に示すシリコン基板１０５－１の下面を研磨して除去し、さらに、ＢＯＸ層１０８の下面を研磨して、その一部を残置させる。
　次に、図１５に示すように、図１３に示すロジックチップ１０２－１又は図１４に示すＢＯＸ層１０８を有するロジックチップ１０２－１を上下方向に１８０°回転させて、ＣＩＳチップ１０１の上に接合する。
　接合においては、ＣＩＳチップ１０１と、ロジックチップ１０２－１又はＢＯＸ層１０８を有するロジックチップ１０２－１のそれぞれに予めパッド１１５、１１５及び１２１、１２１を形成しておき、対応するパッド１１５、１２１同士を接合面１６０でＣｕＣｕ接合する。
　次に、図１６に示すように、図１３に示すロジックチップ１０２－１のシリコン基板１０５の研磨面に酸化膜１３１及び帯電膜１３２を積層する。また、図１４に示すＢＯＸ層１０８の一部を残置している場合には、ＢＯＸ層１０８の研磨面に酸化膜１３１を積層しないで、当該研磨面に直接帯電膜１３２を積層してもよい。
　また、別工程において図１７に示すように、支持基盤１０３上に形成したロジックチップ１０２－２を準備する。このロジックチップ１０２－２は、第２実施形態の基本形の図５で説明したものと同様であるため、説明は省略する。
　次に、図１８に示すように、図１６においてＣｕＣｕ接合されたＣＩＳチップ１０１及びロジックチップ１０２－１若しくはＢＯＸ層１０８を有するロジックチップ１０２－１の帯電膜１３２の表面にシリコン層を薄く形成する。そして、上下方向に１８０°回転させる。
　次に、ロジックチップ１０２－１の下側から前記の薄く形成したシリコン層、帯電膜１３２、酸化膜１３１及びシリコン基板１０５にＴＳＶ４１１を貫設し、その開口部にパッド１２１－１を形成する。そして、ＴＳＶ４１１の開口部に形成したパッド１２１－１と、図１７において準備したロジックチップ１０２－２のパッド１２１－２とを対向させ、接合面１６０でＣｕＣｕ接合する。
　次に、図１９に示すように、ＣＳＩチップ１０１のシリコンで形成されているフォトダイオード形成層１１６にフォトダイオード１１３を形成する。そして、その上にカラーフィルタ１１２を形成し、さらに、その上にオンチップレンズ１１１を形成する。
　以上のような工程を経ることにより固体撮像素子１０を製造することができる。
　以上の製造工程は第２実施形態の基本形を例に説明したが、他の実施形態においても本説明の製造工程に若干の変更を加えることにより製造することができる。
＜１０．電子機器の構成例＞
　上述した実施形態に係る固体撮像素子１０の電子機器への適用例について、図２０を用いて説明する。なお、この適用例は第１実施形態から第６実施形態に係る固体撮像素子１０に共通する。
　固体撮像素子１０は、デジタルスチルカメラやビデオカメラ等の撮像装置２００や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子１０を用いる複写機など、画像取込部（光電変換部）を用いる電子機器全般に対して適用可能である。固体撮像素子１０は、ワンチップとして形成された形態のものであってもよいし、パッケージングされた固体撮像装置でもよい。また、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態のものであってもよい。
　図２０に示すように、電子機器としての撮像装置２００は、光学部２０２と、固体撮像素子１０と、カメラ信号処理回路であるＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）回路２０３と、フレームメモリ２０４と、表示部２０５と、記録部２０６と、操作部２０７と、電源部２０８とを備える。ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７及び電源部２０８は、信号線及び給電線よりなるバスライン２０９を介して相互に接続されている。
　光学部２０２は、複数のレンズを含み、被写体からの入射光（像光）を取り込んで固体撮像素子１０の撮像面上に結像する。固体撮像素子１０は、光学部２０２によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示部２０５は、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置からなり、固体撮像素子１０で撮像された動画または静止画を表示する。記録部２０６は、固体撮像素子１０で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６及び操作部２０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　以上のような撮像装置２００によれば、薄型化小型化した固体撮像素子１０を使用するために小型化、軽量化を実現することができる。また集積度を向上することが可能になるため、高画質な撮像画像を得ることができる。
　最後に、上述した各実施形態の説明は本開示の一例であり、本開示は上述の実施形態に限定されることはない。このため、上述した各実施形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。また、本明細書に記載された効果はあくまでも例示であって、これに限定されるものではなく、さらに他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　フォトダイオードを含む第１半導体チップと、
　前記フォトダイオードからの信号処理回路を含み前記第１半導体チップに積層された第２半導体チップと、
　前記第２半導体チップの前記第１半導体チップが積層されている第１の面の反対側の第２の面に積層された酸素を含む第１絶縁膜と、
　前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、
を有する固体撮像素子。
（２）
　前記第２絶縁膜は、前記第１絶縁膜とは異なる酸素面密度を有するＨｉｇｈ－ｋ絶縁体で形成された前記（１）に記載の固体撮像素子。
（３）
　前記第１絶縁膜上に積層された前記第２絶縁膜は、負の絶縁膜又は正の絶縁膜である前記（１）又は前記（２）に記載の固体撮像素子。
（４）
　前記第２絶縁膜上にＨｉｇｈ－ｋ絶縁体で形成された第３絶縁膜が積層された前記（１）から前記（３）の何れかに記載の固体撮像素子。
（５）
　前記第２絶縁膜は、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）又は酸化イットリウム（Ｙ２Ｏ３）である前記（１）から前記（４）の何れかに記載の固体撮像素子。
（６）
　前記第２絶縁膜は、埋込酸化膜層上に積層されている前記（１）から前記（５）の何れかに記載の固体撮像素子。
（７）
　前記第１半導体チップ又は前記第２半導体チップ内に、半導体能動素子を有し前記第１絶縁膜及び前記第２絶縁膜が積層された第３半導体チップを有する前記（１）から前記（６）の何れかに記載の固体撮像素子。
（８）
　前記第１半導体チップ上に２以上の半導体チップが積層された前記（１）から前記（７）の何れかに記載の固体撮像素子。
（９）
　フォトダイオードを含む半導体チップと、
　前記半導体チップの光入射面側のフォトダイオードの上面に積層された酸素を含む第１絶縁膜と、
　前記第１絶縁膜上に積層された酸素を含む負又は正の第２絶縁膜と、
を有する固体撮像素子。
（１０）
　研磨面を有する基板と、
　前記研磨面に形成された酸素を含む第１絶縁膜と、
　前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、
　半導体能動素子と、
を有する半導体チップ。
（１１）
　前記研磨面の反対側の面に第２半導体チップが接合された前記（１０）に記載の半導体チップ。
（１２）
　フォトダイオードを含む第１半導体チップと、
　前記フォトダイオードからの信号処理回路を含み前記第１半導体チップに積層された第２半導体チップと、
　前記第２半導体チップの前記第１半導体チップが積層されている第１の面と反対側の第２の面に積層された酸素を含む第１絶縁膜と、
　前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、
を有する固体撮像素子、
　又は研磨面を有し、前記研磨面に積層された酸素を含む第１絶縁膜と、
　前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、
　半導体能動素子と、
を有する半導体チップを有する電子機器。
　１０　　固体撮像素子
　１０１　ＣＩＳチップ
　１０２　ロジックチップ
　１０３　支持基盤
　１０４　多層配線層
　１０５　シリコン基板
　１０６　モノリシックチップ
　１０７　ハンダボール
　１０８　埋込酸化膜（ＢＯＸ層）
　１０９　絶縁膜
　１１１　オンチップレンズ　
　１１２　カラーフィルタ
　１１３　フォトダイオード
　１１４　配線層
　１１５　パッド
　１１６　フォトダイオード形成層
　１２１　パッド
　１２２　配線
　１２３　トランジスタ
　１２５　ビア
　１３１　酸化膜
　１３２　（負の）帯電膜
　１３３　（正の）帯電膜
　１５１　Ｐウェル
　１５２　Ｎウェル
　１５３　Ｎ＋拡散層
　１５４　Ｐ＋拡散層
　１５６　ゲート
　１６０　接合面
　１６１　空乏層
　１６２　欠陥
　１６３　正孔
　１６４　電子
　１６５　内部電界
　１６６　双極子
　２００　撮像装置
　４１１　ＴＳＶ

Claims (12)

  1. 　フォトダイオードを含む第１半導体チップと、
    　前記フォトダイオードからの信号処理回路を含み前記第１半導体チップに積層された第２半導体チップと、
    　前記第２半導体チップの前記第１半導体チップが積層されている第１の面の反対側の第２の面に積層された酸素を含む第１絶縁膜と、
    　前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、
    を有する固体撮像素子。
  2. 　前記第２絶縁膜は、前記第１絶縁膜とは異なる酸素面密度を有するＨｉｇｈ－ｋ絶縁体で形成された請求項１に記載の固体撮像素子。
  3. 　前記第１絶縁膜上に積層された前記第２絶縁膜は、負の絶縁膜又は正の絶縁膜である請求項１に記載の固体撮像素子。
  4. 　前記第２絶縁膜上にＨｉｇｈ－ｋ絶縁体で形成された第３絶縁膜が積層された請求項１に記載の固体撮像素子。
  5. 　前記第２絶縁膜は、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）又は酸化イットリウム（Ｙ２Ｏ３）である請求項１に記載の固体撮像素子。
  6. 　前記第２絶縁膜は、埋込酸化膜層上に積層されている請求項１に記載の固体撮像素子。
  7. 　前記第１半導体チップ又は前記第２半導体チップ内に、半導体能動素子を有し前記第１絶縁膜及び前記第２絶縁膜が積層された第３半導体チップを有する請求項１に記載の固体撮像素子。
  8. 　前記第１半導体チップ上に２以上の半導体チップが積層された請求項１に記載の固体撮像素子。
  9. 　フォトダイオードを含む半導体チップと、
    　前記半導体チップの光入射面側のフォトダイオードの上面に積層された酸素を含む第１絶縁膜と、
    　前記第１絶縁膜上に積層された酸素を含む負又は正の第２絶縁膜と、
    を有する固体撮像素子。
  10. 　研磨面を有する基板と、
    　前記研磨面に形成された酸素を含む第１絶縁膜と、
    　前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、
    　半導体能動素子と、
    を有する半導体チップ。
  11. 　前記研磨面の反対側の面に第２半導体チップが接合された請求項１０に記載の半導体チップ。
  12. 　フォトダイオードを含む第１半導体チップと、
    　前記フォトダイオードからの信号処理回路を含み前記第１半導体チップに積層された第２半導体チップと、
    　前記第２半導体チップの前記第１半導体チップが積層されている第１の面と反対側の第２の面に積層された酸素を含む第１絶縁膜と、
    　前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、
    を有する固体撮像素子、
    　又は研磨面を有し、前記研磨面に積層された酸素を含む第１絶縁膜と、
    　前記第１絶縁膜上に積層された酸素を含む第２絶縁膜と、
    　半導体能動素子と、
    を有する半導体チップを有する電子機器。
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