WO2022254999A1 - 半導体ダイオード - Google Patents

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semiconductor
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潤二 中島
章理 出川
淳一 岡村
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株式会社パワーフォー
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    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to semiconductor diodes.
  • a typical semiconductor diode includes a P-type semiconductor, an N-type semiconductor, and an insulating layer provided between the P-type semiconductor and the N-type semiconductor.
  • a semiconductor diode has a rectifying characteristic that allows current to flow only in one direction, and is used as a rectifying element.
  • the above semiconductor diode is provided with TiOx as a P-type semiconductor, NiOx as an N-type semiconductor, and SiN as an insulating layer.
  • TiOx as a P-type semiconductor
  • NiOx as an N-type semiconductor
  • SiN as an insulating layer.
  • a semiconductor diode as a charge storage device as described above is still in the research stage, and an increase in charge storage capacity is expected.
  • An object of the present invention is to increase the charge storage capacity of a semiconductor diode.
  • a semiconductor diode comprising a P-type semiconductor, an N-type semiconductor having a bandgap smaller than that of the P-type semiconductor, and the P-type semiconductor and the N-type semiconductor provided between the a P-type semiconductor and an insulator having a bandgap larger than that of the N-type semiconductor, wherein a difference in bandgap between the P-type semiconductor and the N-type semiconductor is 1 eV or more, and the P-type semiconductor and the insulator is 1 eV or less.
  • a semiconductor diode comprising: a P-type semiconductor; an N-type semiconductor having a bandgap larger than that of the P-type semiconductor; an insulator having a bandgap larger than that of the P-type semiconductor and the N-type semiconductor, wherein a difference in bandgap between the P-type semiconductor and the N-type semiconductor is 1 eV or more, and the N-type semiconductor and the insulator is 1 eV or less.
  • FIG. 1 is a schematic diagram of a semiconductor diode according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a band diagram when the semiconductor diode according to the first embodiment of the present invention is open.
  • FIG. 3 is a band diagram showing a forward bias voltage applied to the semiconductor diode according to the first embodiment of the present invention.
  • FIG. 4 is a schematic diagram of a semiconductor diode according to a second embodiment of the present invention.
  • FIG. 5 is a diagram showing a band diagram of the open-circuit semiconductor diode according to the second embodiment of the present invention.
  • FIG. 6 is a diagram showing a band diagram of the semiconductor diode according to the second embodiment of the present invention when a forward bias voltage is applied.
  • FIG. 7 is a diagram showing a band diagram of the semiconductor diode of the comparative example when it is open.
  • FIG. 8 is a diagram showing a band diagram in a state where a forward bias voltage is applied to the semiconductor diode of
  • a semiconductor diode 100 according to a first embodiment of the present invention will be described with reference to FIGS.
  • the semiconductor diode 100 is used as a charge storage device that stores and releases charge.
  • a semiconductor diode 100 includes a P-type semiconductor 1, an N-type semiconductor 2, an insulator 3 provided between the P-type semiconductor 1 and the N-type semiconductor 2, and an N-type semiconductor 2 electrically connected to each other. and a second electrode 5 electrically connected to the P-type semiconductor 1 .
  • the semiconductor diode 100 is formed by laminating a first electrode 4, an N-type semiconductor 2, an insulator 3, a P-type semiconductor 1, and a second electrode 5 in this order.
  • a wide bandgap oxide semiconductor such as NiO is used for the P-type semiconductor 1
  • a single element semiconductor such as N-type silicon (n-Si) is used for the N-type semiconductor 2
  • LiNbO 3 is used for the insulator 3 .
  • a perovskite compound such as is used.
  • the surface of the N-type semiconductor 2 facing the insulator 3 is formed in an uneven shape.
  • the first electrode 4 is a metal thin film such as stainless steel, and has the functions of both a base material and an electrode.
  • the second electrode 5 is a metal thin film such as Al or Cu.
  • the N-type semiconductor 2 is formed on the first electrode 4 by CVD or sputtering.
  • the formed N-type semiconductor 2 is selectively anisotropically etched by lithography or imprinting to form irregularities on the surface.
  • an insulator 3 is deposited on the N-type semiconductor 2 having the unevenness by CVD, sputtering, or EB vapor deposition, and a P-type semiconductor 1 is similarly deposited on the insulator 3 by CVD, sputtering, or EB vapor deposition.
  • the second electrode 5 is formed from a metal thin film such as Al or Cu. This forms the PIN diode structure of the semiconductor diode 100 .
  • each of the N-type semiconductor 2, the P-type semiconductor 1, and the insulator 3 is powdered. It is also possible to use a method in which the layers are laminated in order and then compressed. In addition, there is a method in which layers formed by compressing each layer powder are stacked and then compressed, and a binder material is added to each powder of the N-type semiconductor 2, the P-type semiconductor 1, and the insulator 3 and coated. A method of stacking and forming by a construction method is also possible.
  • FIG. 2 shows a band diagram of the semiconductor diode 100 when it is open
  • FIG. 3 shows a band diagram of the semiconductor diode 100 when a forward bias voltage is applied from the outside.
  • FIG. 2 is a diagram showing a band diagram in a state in which the P-type semiconductor 1 and the N-type semiconductor 2 are joined (PN junction)
  • FIG. 4 is a diagram showing a band diagram when a positive voltage is applied to the P-type semiconductor 1;
  • FIG. 2 and 3 show a bandgap 11 of the P-type semiconductor 1 (NiO), a bandgap 12 of the N-type semiconductor 2 (n-Si), and a bandgap 13 of the insulator 3 (LiNbO 3 ).
  • the Fermi level Ef see FIG. 2
  • the energy level Vf of the forward bias voltage see FIG. 3
  • the energy level of the conduction band is at the upper end of each bandgap, and the energy level of the valence band is at the lower end.
  • the energy level of each material is measured by observing photoelectrons and thermoelectrons.
  • the bandgap 11 of the P-type semiconductor 1 (NiO) is large, specifically 3.7 eV.
  • the bandgap 12 of the N-type semiconductor 2 (n-Si) is small, specifically 1.12 eV.
  • the difference between the bandgaps 11 and 12 of the P-type semiconductor 1 and the N-type semiconductor 2 is 1 eV or more.
  • the bandgap 13 of the insulator 3 (LiNbO 3 ) is 3.9 eV.
  • the insulator 3 has a band gap close to that of the P-type semiconductor 1, and the difference between the band gaps 13 and 11 between the insulator 3 and the P-type semiconductor 1 is 1 eV or less.
  • the insulator 3 has a larger bandgap than the P-type semiconductor 1 and the N-type semiconductor 2 .
  • a depletion layer (or electric double layer) is formed on the junction surface.
  • An electric field is generated in the depletion layer, and a potential difference (built-in potential) is generated between both ends of the depletion layer, in other words, between the P-type semiconductor 1 and the N-type semiconductor 2, as shown in FIG.
  • a potential difference built-in potential
  • the energy level of the conduction band of the N-type semiconductor 2 is lower than that of the P-type semiconductor 1 .
  • the conduction band energy of the N-type semiconductor 2 is lower (negative) than the conduction band energy of the P-type semiconductor 1 . Therefore, the energy barrier is high when electrons in the N-type semiconductor 2 move into the P-type semiconductor 1, and electrons cannot move from the N-type semiconductor 2 to the P-type semiconductor 1 over the energy barrier. blocked.
  • the semiconductor diode 100 holes move from the P-type semiconductor 1 to the N-type semiconductor 2 via the insulator 3, thereby causing a forward current (drift current) to flow.
  • the bandgaps of the P-type semiconductor 1 and the N-type semiconductor 2 are different (specifically, the difference is 1 eV or more). Therefore, as described above, when a forward bias voltage is applied, the energy level of the valence band of the P-type semiconductor 1 is lower than the energy level of the valence band of the N-type semiconductor 2, and the energy level of the valence band of the N-type semiconductor 2 The energy level of the conduction band of the P-type semiconductor 1 can be lower than the energy level of the conduction band of the P-type semiconductor 1 .
  • the energy level of the conduction band of the N-type semiconductor 2 in the semiconductor diode 100 is such that the energy level of the conduction band of the N-type semiconductor 2 is
  • the energy level of the conduction band of the P-type semiconductor 1 is higher than the energy level of the conduction band of the P-type semiconductor 1
  • the energy level of the valence band of the P-type semiconductor 1 is higher than the energy level of the valence band of the N-type semiconductor 2 .
  • the P-type semiconductor 1 and the N-type semiconductor 2 are arranged such that the energy level of the conduction band of the N-type semiconductor 2 is higher than the energy level of the conduction band of the P-type semiconductor 1 when a forward current is flowing. and the energy level of the valence band of the P-type semiconductor 1 is set to be higher than the energy level of the valence band of the N-type semiconductor 2 .
  • the semiconductor diode 100 when the forward current flows as described above, some holes are trapped in the insulator 3 and at the interface between the insulator 3 and the P-type semiconductor 1 and the N-type semiconductor 2. (accumulation layer). As a result, charges are accumulated in the semiconductor diode 100 as a charge storage element, and the semiconductor diode 100 is charged. When the application of the forward bias voltage is stopped and an external load is connected to the semiconductor diode 100, the holes accumulated in the trap level are released to the outside, and the semiconductor diode 100 is discharged.
  • Semiconductor diode 300 includes P-type semiconductor 201 , N-type semiconductor 202 , and insulator 203 provided between P-type semiconductor 201 and N-type semiconductor 202 . Since the overall configuration of the semiconductor diode 300 is the same as that of the semiconductor diode 100, its illustration is omitted. As shown in FIG. 7, NiO x is used for the P-type semiconductor 201 and the bandgap 211 is 3.7 eV. TiO x is used for the N-type semiconductor 202, and the bandgap 212 is 3.2 eV.
  • the P-type semiconductor 201 and the N-type semiconductor 202 have bandgaps close to each other, and the difference between the bandgaps 211 and 212 of the P-type semiconductor 201 and the N-type semiconductor 202 is smaller than 1 eV.
  • SiN is used for the insulator 203, and the bandgap 213 is 4.9 eV.
  • FIG. 7 shows a band diagram of the semiconductor diode 300 when it is open
  • FIG. 8 shows a band diagram of the semiconductor diode 300 when a forward bias voltage is externally applied.
  • 7 and 8 show a bandgap 211 of the P-type semiconductor 201 (NiO x ), a bandgap 212 of the N-type semiconductor 202 (TiO x ), and a bandgap 213 of the insulator 203 (SiN).
  • the Fermi level Ef see FIG. 7
  • the energy level Vf of the forward bias voltage see FIG. 8 are also shown.
  • the band gaps of the P-type semiconductor 201 and the N-type semiconductor 202 are close (specifically, the difference is 0.5 eV). Therefore, like the semiconductor diode 100, when a forward bias voltage is applied, the energy level of the valence band of the P-type semiconductor 201 is lower than the energy level of the valence band of the N-type semiconductor 202, and the N-type It is difficult to make the energy level of the conduction band of the semiconductor 202 lower than the energy level of the conduction band of the P-type semiconductor 201 .
  • a trap level is formed, for example, by introducing silicon compound particles into an N-type oxide semiconductor and a P-type oxide semiconductor.
  • the semiconductor diode 100 since the band gaps of the P-type semiconductor 1 and the N-type semiconductor 2 are different, the holes move as described above and a forward current flows. Holes are trapped in the insulator 3 or trap levels generated at the interface between the insulator 3 and the P-type semiconductor 1 and the N-type semiconductor 2 . As a result, the recombination of the moving holes with the electrons is prevented, so that the holes are prevented from recombination with the electrons and disappearing before being captured by the trap level. Therefore, holes can be efficiently captured and stored in the trap level, and the charge storage capacity of the semiconductor diode 100 can be increased. Thus, in the semiconductor diode 100, the charge storage capacity can be increased without impairing the thin shape that is characteristic of the charge storage element.
  • the forward bias voltage is further increased from the state shown in FIG. 3, the energy level of the conduction band of the N-type semiconductor 2 becomes higher than the energy levels of the conduction bands of the insulator 3 and the P-type semiconductor 1 . Therefore, electrons start to move from the N-type semiconductor 2 to the P-type semiconductor 1 .
  • the forward current cannot be limited to the movement of holes, and it becomes more difficult to accumulate charges in the semiconductor diode 100 than in the state where the forward current flows due to the movement of holes.
  • the semiconductor diode 100 has an upper limit to the forward bias voltage that can be applied.
  • the upper limit of the forward bias voltage is the maximum voltage at which the energy level of the conduction band of the N-type semiconductor 2 is lower than the higher energy level of the conduction band of the insulator 3 or the P-type semiconductor 1 .
  • the upper limit of the forward bias voltage can be increased. Accumulation of charge in semiconductor diode 100 ends when an amount of charge that relaxes the external forward bias voltage is trapped in the trap level. Therefore, the amount of charge stored in the semiconductor diode 100 can be further increased by increasing the forward bias voltage from the outside while allowing a forward current to flow through the semiconductor diode 100 due to the movement of holes.
  • the positive voltage applied from the outside is 1 V or more in a state where the forward current flows due to the movement of holes.
  • the band gaps 11 and 13 of the P-type semiconductor 1 and the insulator 3 are larger than the band gap 12 of the N-type semiconductor 2 by 1 eV or more, and the difference between the band gaps 11 and 13 of the P-type semiconductor 1 and the insulator 3 is 1 eV.
  • the following are preferable.
  • the semiconductor diode 100 can be applied to the semiconductor electronic device. can be sufficiently operated. However, the semiconductor diode 100 may receive an externally applied positive voltage of less than 1 V in a state in which a forward current flows due to movement of holes. Regardless of whether the voltage accumulated in the semiconductor diode 100 is small or large, a large voltage can be ensured by connecting a plurality of semiconductor diodes 100 in series.
  • the surface of the N-type semiconductor 2 facing the insulator 3 is formed in an uneven shape. Accordingly, by increasing the surface area of the interface between the N-type semiconductor 2 and the insulator 3, the charge storage capacity of the trap level is increased, and the amount of charge stored in the semiconductor diode 100 can be further increased.
  • the surface area of the interface between the N-type semiconductor 2 and the insulator 3 may be increased by anodizing the surface of the N-type semiconductor 2 facing the insulator 3 to make it porous (porous silicon).
  • the surface of the N-type semiconductor 2 facing the insulator 3 may be modified at the atomic level by ion beam implantation, ion milling, plasma irradiation, or the like. Further, the surface of the N-type semiconductor 2 facing the insulator 3 may not have an uneven shape or a porous shape.
  • the semiconductor diode 100 uses an oxide semiconductor with a wide bandgap such as NiO for the P-type semiconductor 1 .
  • a single element semiconductor such as n-Si is used for the N-type semiconductor 2, and a perovskite compound such as LiNbO 3 is used for the insulator 3.
  • the configuration of the P-type semiconductor 1 , the N-type semiconductor 2, and the insulator 3 is not limited to this. good too.
  • the energy level of the conduction band of the N-type semiconductor 2 is higher than the energy level of the conduction band of the P-type semiconductor 1, and the valence band of the P-type semiconductor 1 is higher than that of the P-type semiconductor 1.
  • the energy level should be higher than the energy level of the valence band of the N-type semiconductor 2 . With this configuration, it is possible to prevent holes from recombination with electrons and disappear before they are captured by the trap level, thereby increasing the charge storage capacity of the semiconductor diode 100 .
  • the semiconductor diode 100 since the band gaps of the P-type semiconductor 1 and the N-type semiconductor 2 are different, it is possible to create a state in which holes move and a forward current flows. As a result, holes are trapped in the insulator 3 and trap levels generated at the interface between the insulator 3 and the P-type semiconductor 1 and the N-type semiconductor 2 . Therefore, holes are prevented from recombination with electrons and disappearing before they are captured by the trap level. Therefore, holes can be efficiently captured and stored in the trap level, and the charge storage capacity of the semiconductor diode 100 can be increased without impairing the thin shape.
  • the semiconductor diode 100 can sufficiently operate the semiconductor electronic device by applying a positive voltage of 1 V or more from the outside in a state in which a forward current flows due to movement of holes. In addition, even if the positive voltage applied from the outside is less than 1 V in a state in which a forward current flows due to the movement of holes, the semiconductor diode 100 can generate a large voltage by connecting a plurality of the semiconductor diodes 100 in series. can be secured.
  • semiconductor diode 200 includes P-type semiconductor 101 , N-type semiconductor 102 , insulator 3 provided between P-type semiconductor 101 and N-type semiconductor 102 , and P-type semiconductor 101 . and a second electrode 105 electrically connected to the N-type semiconductor 102 .
  • the semiconductor diode 100 uses NiO for the P-type semiconductor 1 and n-Si or the like for the N-type semiconductor 2.
  • the bandgap 12 of the type semiconductor 2 is small.
  • the semiconductor diode 200 includes a single-element semiconductor such as P-type silicon (p-Si) as the P-type semiconductor 101 and TiO as the N-type semiconductor 102.
  • An oxide semiconductor is used, the band gaps 112 and 13 of the N-type semiconductor 102 and the insulator 3 are large, and the band gap 111 of the P-type semiconductor 101 is small.
  • the semiconductor diode 200 is formed by laminating a first electrode 104, a P-type semiconductor 101, an insulator 3, an N-type semiconductor 102, and a second electrode 105 in this order.
  • the P-type semiconductor 101 is formed on the first electrode 104 by CVD or sputtering.
  • a lithography method or an imprint method is applied to the formed P-type semiconductor 101 to form unevenness on the surface.
  • the insulator 3 is deposited on the P-type semiconductor 101 having the unevenness by CVD, sputtering, or EB vapor deposition, and the N-type semiconductor 102 is similarly deposited on the insulator 3 by CVD, sputtering, or EB vapor deposition.
  • the second electrode 105 is formed from a metal thin film such as Al or Cu. This forms the PIN diode structure of the semiconductor diode 200 .
  • FIG. 5 shows a band diagram of the semiconductor diode 200 when it is open
  • FIG. 6 shows a band diagram of the semiconductor diode 200 when a forward bias voltage is applied from the outside.
  • 5 and 6 show a bandgap 111 of the P-type semiconductor 101 (p-Si), a bandgap 112 of the N-type semiconductor 102 (TiO), and a bandgap 13 of the insulator 3 (LiNbO 3 ).
  • the Fermi level Ef see FIG. 5
  • the energy level Vf of the forward bias voltage see FIG. 6 are also shown.
  • the bandgap 111 of the P-type semiconductor 101 is 1.12 eV
  • the bandgap 112 of the N-type semiconductor 102 is 3.2 eV.
  • the difference between the bandgaps 111 and 112 of the P-type semiconductor 101 and the N-type semiconductor 102 is 1 eV or more.
  • the bandgap 13 of the insulator 3 (LiNbO 3 ) is 3.9 eV, and the difference between the bandgaps 112 and 13 of the N-type semiconductor 102 and the insulator 3 is 1 eV or less.
  • the insulator 3 has a larger bandgap than the P-type semiconductor 101 and the N-type semiconductor 102 .
  • the energy barrier is high when holes in the P-type semiconductor 101 move into the N-type semiconductor 102 through the insulator 3, and the movement of holes from the P-type semiconductor 101 to the N-type semiconductor 102 is Cut off due to inability to overcome the energy barrier.
  • the semiconductor diode 200 electrons move and a forward current flows.
  • the bandgaps of the P-type semiconductor 101 and the N-type semiconductor 102 are different (specifically, the difference is 1 eV or more). Therefore, as described above, when a forward bias voltage is applied, the energy level of the conduction band of the N-type semiconductor 102 is higher than the energy level of the conduction band of the P-type semiconductor 101, and the valence of the P-type semiconductor 101 is high.
  • the energy level of the electron band can be higher than the energy level of the valence band of the N-type semiconductor 102 .
  • the energy level of the valence band of the P-type semiconductor 101 is lower than the energy level of the valence band of the N-type semiconductor 102 when the forward current is flowing.
  • the energy level of the conduction band is lower than the energy level of the conduction band of the P-type semiconductor 101 .
  • the energy level of the valence band of the P-type semiconductor 101 is lower than the energy level of the valence band of the N-type semiconductor 102 in the state where the forward current is flowing between the P-type semiconductor 101 and the N-type semiconductor 102 .
  • the energy level of the conduction band of the N-type semiconductor 102 is set to be lower than the energy level of the conduction band of the P-type semiconductor 101 .
  • the semiconductor diode 200 since the P-type semiconductor 101 and the N-type semiconductor 102 have different bandgaps, electrons move and a forward current flows. Therefore, electrons are trapped in the insulator 3 and trap levels generated at the interface between the insulator 3 and the P-type semiconductor 101 and the N-type semiconductor 102 . Therefore, as in the semiconductor diode 100, electrons are prevented from recombination with holes and disappearing before they are captured by the trap level. can do. Therefore, the charge storage capacity of the semiconductor diode 200 can be increased.
  • the forward bias voltage is further increased from the state shown in FIG. 6, the energy level of the valence band of the N-type semiconductor 102 becomes higher than the energy levels of the valence bands of the insulator 3 and the P-type semiconductor 101 . Therefore, holes start to move from the N-type semiconductor 102 to the P-type semiconductor 101 .
  • the forward current cannot be limited to that caused by the movement of electrons, and it becomes difficult to accumulate charges in the semiconductor diode 200 compared to the state in which the forward current flows due to the movement of electrons.
  • the semiconductor diode 200 has an upper limit to the forward bias voltage that can be applied.
  • the upper limit of the forward bias voltage is the maximum voltage at which the energy level of the valence band of the P-type semiconductor 101 is higher than the energy level of the lower valence band of the N-type semiconductor 102 or the insulator 3 .
  • the positive voltage externally applied to the semiconductor diode 200 is preferably 1 V or more in a state in which a forward current flows due to movement of electrons.
  • the band gaps 112 and 13 of the N-type semiconductor 102 and the insulator 3 are larger than the band gap 111 of the P-type semiconductor 101 by 1 eV or more, and the difference between the band gaps 112 and 13 of the N-type semiconductor 102 and the insulator 3 is 1 eV.
  • the semiconductor diode 200 may receive an externally applied positive voltage of less than 1 V in a state in which a forward current flows due to movement of electrons.
  • the surface of the P-type semiconductor 101 facing the insulator 3 is formed in an uneven shape.
  • the charge storage capacity of the trap level is increased and the amount of charge stored in the semiconductor diode 200 is increased, similarly to the semiconductor diode 100. can be done.
  • the surface area of the interface between the P-type semiconductor 101 and the insulator 3 may be increased by anodizing the surface of the P-type semiconductor 101 facing the insulator 3 to make it porous (porous silicon).
  • the surface of the P-type semiconductor 101 facing the insulator 3 may be modified at the atomic level by ion beam implantation, ion milling, plasma irradiation, or the like. Further, the surface of the P-type semiconductor 101 facing the insulator 3 may not have an uneven shape or a porous shape.
  • the semiconductor diode 200 uses p-Si for the P-type semiconductor 101 , TiO for the N-type semiconductor 102 , and LiNbO 3 for the insulator 3 .
  • the configurations of the P-type semiconductor 101, the N- type semiconductor 102 , and the insulator 3 are not limited to this. may be used.
  • the semiconductor diode 200 when a forward current is flowing, the energy level of the valence band of the P-type semiconductor 101 is lower than the energy level of the valence band of the N-type semiconductor 102, and the conduction band of the N-type semiconductor 102 is lower than the energy level of the valence band of the N-type semiconductor 102.
  • the semiconductor diodes 100 and 200 use LiNbO 3 or the like for the insulator 3 .
  • a compound having a perovskite structure and piezoelectric properties such as a lithium-based perovskite compound such as Li3PS4 or LiBH4 or a manganese-based perovskite compound such as LaMnO3, may be used.
  • physical pressure is applied to the P-type semiconductor 1 and the N-type semiconductor 2 by an internal electric field generated when electric charges are accumulated in the semiconductor diodes 100 and 200, thereby increasing the mobility of electrons and holes.
  • the rate at which electrons and holes are trapped in the trap levels increases. Therefore, the amount of charge accumulated in the semiconductor diodes 100 and 200 can be increased.
  • the semiconductor diodes 100, 200 comprise P-type semiconductors 1, 101, N-type semiconductors 2, 102, and insulators 3. Additionally or alternatively, the semiconductor diodes 100, 200 may be provided with a zero bandgap semiconductor material, such as a graphene layer.
  • the graphene layer is provided between the N-type semiconductor 2 and the insulator 3 or replaces the N-type semiconductor and is provided between the P-type semiconductor 101 and the insulator 3 or the P-type semiconductor be replaced as In other words, the graphene layer is provided between one of the P-type semiconductor 1, 101 and the N-type semiconductor 2, 102 with a smaller bandgap and the insulator 3, or replaces the semiconductor with a smaller bandgap.
  • the graphene layer is formed by, for example, forming phosphorus (P)-doped graphene on the N-type semiconductor 2 by CVD or a liquid phase epitaxy method, or by forming the N-type semiconductor directly on the substrate electrode. It is also possible to change. In this configuration, the external forward bias voltage can be increased in a state in which a forward current flows due to movement of electrons and holes, and the amount of charge stored in the semiconductor diodes 100 and 200 can be increased.
  • the semiconductor diodes 100, 200 are used as charge storage elements to store and release charges.
  • the charge storage element is, for example, an element that supplies electric charge to other semiconductor elements or the like on a substrate, or a secondary battery that supplies electric charge to other electronic equipment or the like.
  • a wide bandgap semiconductor and a small bandgap semiconductor are combined so that the difference is 1 eV or more.
  • a PIN diode structure composed of an insulating layer with a bandgap relatively close to the bandgap of a semiconductor and an N-type semiconductor with a small bandgap, or an N-type semiconductor with a wide bandgap and a bandgap relatively close to the bandgap of the semiconductor.
  • It has a PIN diode structure composed of an insulating layer close to and a P-type semiconductor with a small bandgap, and the bandgap is increased so as to increase the surface area of the interface between the insulating layer of the PIN diode and the semiconductor with a small bandgap of the PIN diode.
  • the probability that the electron drift current and the hole drift current recombine in the PIN diode is reduced, and the trap level in the PIN diode is efficiently Essentially, it becomes possible to accumulate charges due to holes or charges due to electrons.

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Abstract

半導体ダイオード（１００）は、Ｐ型半導体（１）と、Ｐ型半導体（１）よりもバンドギャップの小さいＮ型半導体（２）と、Ｐ型半導体（１）とＮ型半導体（２）の間に設けられＰ型半導体（１）及びＮ型半導体（２）よりもバンドギャップの大きい絶縁体（３）と、を備え、Ｐ型半導体（１）とＮ型半導体（２）のバンドギャップの差が１ｅＶ以上であり、Ｐ型半導体（１）と絶縁体（３）とのバンドギャップの差が１ｅＶ以下である。

Description

半導体ダイオード
　本発明は、半導体ダイオードに関する。
　一般的な半導体ダイオードは、Ｐ型半導体と、Ｎ型半導体と、Ｐ型半導体とＮ型半導体の間に設けられる絶縁層と、を備える。半導体ダイオードは、電流を一方向にしか流さない整流特性を有し、整流素子として利用される。
　Japanese Journal of Applied Physics, 2018, Vol. 57, No. 4, p. 041201-1-041201-5に示されるように、近年では、半導体ダイオードを電荷蓄積素子として利用する試みがされている。
　上記の半導体ダイオードには、Ｐ型半導体としてTiOx、Ｎ型半導体としてNiOx、絶縁層としてSiNが設けられる。上記の半導体ダイオードでは、電流が流れた際に半導体ダイオード内の捕獲準位にキャリアが捕獲され、これにより、半導体ダイオードに電荷が蓄積される。上記のような電荷蓄積素子としての半導体ダイオードは、まだ研究の段階であり、電荷蓄電容量の増加が期待されている。
　本発明は、半導体ダイオードの電荷蓄電容量を上げることを目的とする。
　本発明のある態様によれば、半導体ダイオードであって、Ｐ型半導体と、前記Ｐ型半導体よりもバンドギャップの小さいＮ型半導体と、前記Ｐ型半導体と前記Ｎ型半導体の間に設けられ前記Ｐ型半導体及び前記Ｎ型半導体よりもバンドギャップの大きい絶縁体と、を備え、前記Ｐ型半導体と前記Ｎ型半導体のバンドギャップの差が１ｅＶ以上であり、前記Ｐ型半導体と前記絶縁体とのバンドギャップの差が１ｅＶ以下である。
　本発明の別の態様によれば、半導体ダイオードであって、Ｐ型半導体と、前記Ｐ型半導体よりもバンドギャップの大きいＮ型半導体と、前記Ｐ型半導体と前記Ｎ型半導体の間に設けられ前記Ｐ型半導体及び前記Ｎ型半導体よりもバンドギャップの大きい絶縁体と、を備え、前記Ｐ型半導体と前記Ｎ型半導体のバンドギャップの差が１ｅＶ以上であり、前記Ｎ型半導体と前記絶縁体とのバンドギャップの差が１ｅＶ以下である。
図１は本発明の第１実施形態に係る半導体ダイオードの模式図である。 図２は本発明の第１実施形態に係る半導体ダイオードの開放時のバンドダイアグラムを示す図である。 図３は本発明の第１実施形態に係る半導体ダイオードに順方向バイアス電圧を加えた状態でのバンドダイアグラムを示す図である。 図４は本発明の第２実施形態に係る半導体ダイオードの模式図である。 図５は本発明の第２実施形態の半導体ダイオードの開放時のバンドダイアグラムを示す図である。 図６は本発明の第２実施形態の半導体ダイオードに順方向バイアス電圧を加えた状態でのバンドダイアグラムを示す図である。 図７は比較例の半導体ダイオードの開放時のバンドダイアグラムを示す図である。 図８は比較例の半導体ダイオードに順方向バイアス電圧を加えた状態でのバンドダイアグラムを示す図である。
　＜第１実施形態＞
　図１～３を参照して、本発明の第１実施形態に係る半導体ダイオード１００について説明する。半導体ダイオード１００は、電荷を蓄積及び放出する電荷蓄積素子として使用される。
　図１に示すように、半導体ダイオード１００は、Ｐ型半導体１と、Ｎ型半導体２と、Ｐ型半導体１とＮ型半導体２の間に設けられる絶縁体３と、Ｎ型半導体２と電気的に接続される第一電極４と、Ｐ型半導体１と電気的に接続される第二電極５と、を備える。半導体ダイオード１００は、第一電極４、Ｎ型半導体２、絶縁体３、Ｐ型半導体１、及び第二電極５の順で積層されて形成される。
　Ｐ型半導体１にはNiO等のバンドギャップの広い酸化物半導体が用いられ、Ｎ型半導体２にはＮ型シリコン（n-Si）等の単元素半導体が用いられ、絶縁体３にはLiNbO3等のペロブスカイト系化合物が用いられる。Ｎ型半導体２における絶縁体３と対向する面は、凹凸形状に形成される。第一電極４は、ステンレス等の金属薄膜であり、基材と電極の両方の機能を有する。第二電極５は、AlもしくはCu等の金属薄膜である。
　次に、半導体ダイオード１００の形成方法について説明する。
　まず、第一電極４にＮ型半導体２をCVDやスパッタにより形成させる。形成されたＮ型半導体２にリソグラフィー法もしくはインプリント法により選択的に異方性エッチングを施し、表面に凹凸を形成させる。そして、凹凸が形成されたＮ型半導体２の上に絶縁体３をCVDやスパッタもしくはEB蒸着により堆積させ、絶縁体３の上にＰ型半導体１を同様にCVDやスパッタもしくはEB蒸着により堆積させる。その後、AlもしくはCu等の金属薄膜により第二電極５を形成させる。これにより、半導体ダイオード１００のＰＩＮダイオード構造が形成される。
　なお、半導体ダイオード１００の形成方法に関しては、前記CVDやスパッタやEB蒸着のような真空装置を利用したドライ方式の他に、Ｎ型半導体２、Ｐ型半導体１、絶縁体３のそれぞれを粉体にして順番に積層した後に圧縮して形成する方法も可能である。また、各層粉体を圧縮して成形した層を積層した後に圧縮することによって形成する方法や、Ｎ型半導体２、Ｐ型半導体１、絶縁体３のそれぞれの粉体にバインダー材を加えて塗工方式にて積み重ねて形成する方法等も可能である。
　次に、図２，３を参照して、半導体ダイオード１００の動作について説明する。図２は半導体ダイオード１００の開放時のバンドダイアグラムを示す図であり、図３は半導体ダイオード１００に外部から順方向バイアス電圧を加えた状態でのバンドダイアグラムを示す図である。言い換えれば、図２はＰ型半導体１とＮ型半導体２を接合（ＰＮ接合）させた状態でのバンドダイアグラムを示す図であり、図３は半導体ダイオード１００の外部からＮ型半導体２を基準としてＰ型半導体１に正の電圧を加えた際のバンドダイアグラムを示す図である。なお、図２，３には、Ｐ型半導体１（NiO）のバンドギャップ１１、Ｎ型半導体２（n-Si）のバンドギャップ１２、及び絶縁体３（LiNbO3）のバンドギャップ１３を図示し、フェルミレベルＥｆ（図２参照）、順方向バイアス電圧のエネルギーレベルＶｆ（図３参照）も図示している。各バンドギャップの上端が伝導帯、下端が価電子帯のエネルギーレベルとなる。それぞれの材料のエネルギーレベルは光電子や熱電子を観測することで測定される。
　Ｐ型半導体１（NiO）のバンドギャップ１１は大きく、具体的には、３．７ｅＶである。Ｎ型半導体２（n-Si）のバンドギャップ１２は小さく、具体的には、１．１２ｅＶである。このように、Ｐ型半導体１とＮ型半導体２のバンドギャップ１１，１２の差は１ｅＶ以上である。また、絶縁体３（LiNbO3）のバンドギャップ１３は３．９ｅＶである。絶縁体３はＰ型半導体１とバンドギャップが近く、絶縁体３とＰ型半導体１のバンドギャップ１３，１１の差は１ｅＶ以下である。このように、絶縁体３は、Ｐ型半導体１及びＮ型半導体２よりもバンドギャップが大きい。
　Ｐ型半導体１とＮ型半導体２をＰＮ接合させると、接合面には空乏層（もしくは電気二重層）が形成される。空乏層内には電界が生じ、空乏層の両端、言い換えれば、Ｐ型半導体１とＮ型半導体２の間には、図２に示すように電位差（ビルトインポテンシャル）が生じる。この状態では、空乏層内の電界により、Ｐ型半導体１とＮ型半導体２の間で電子及び正孔の移動は生じない。
　この状態で、図３に示すように外部からＰＮ接合に順方向バイアス電圧を加える、言い換えれば、外部からＰ型半導体１に正の電圧を加えると、ＰＮ接合で生じた空乏層内の電界が外部からの電圧で生じる電界により弱まる。これにより、Ｐ型半導体１の価電子帯のエネルギーレベルは、Ｎ型半導体２の価電子帯のエネルギーレベルよりも低くなり、Ｐ型半導体１中の正孔がＮ型半導体２へ移動する際のエネルギー障壁が低くなる。よって、図３中矢印にて示すように、正孔がＰ型半導体１からＮ型半導体２に移動する。
　一方で、図３に示すように外部からＰＮ接合に順方向バイアス電圧を加えた状態では、Ｎ型半導体２の伝導帯のエネルギーレベルは、Ｐ型半導体１の伝導帯のエネルギーレベルよりも低い。言い換えれば、Ｎ型半導体２の伝導帯のエネルギーは、Ｐ型半導体１の伝導帯のエネルギーよりも低い（マイナスになる）。よって、Ｎ型半導体２中の電子がＰ型半導体１中へ移動する際のエネルギー障壁は高く、Ｎ型半導体２からＰ型半導体１への電子の移動は、当該エネルギー障壁を乗り越えられないために遮断される。このように、半導体ダイオード１００では、正孔がＰ型半導体１から絶縁体３を介してＮ型半導体２に移動することで、順方向電流（ドリフト電流）が流れる。
　半導体ダイオード１００では、Ｐ型半導体１とＮ型半導体２のバンドギャップが異なる（具体的には差が１ｅＶ以上）。このため、上記のように、順方向バイアス電圧を加えた際に、Ｐ型半導体１の価電子帯のエネルギーレベルがＮ型半導体２の価電子帯のエネルギーレベルよりも低く、かつＮ型半導体２の伝導帯のエネルギーレベルがＰ型半導体１の伝導帯のエネルギーレベルよりも低い状態とすることができる。
　以上では、エネルギーレベル、つまり、エネルギーの大小を基に説明した。接地側のＮ型半導体の真空準位を基準としたエネルギー準位を基に説明すると、半導体ダイオード１００は、順方向電流が流れている状態において、Ｎ型半導体２の伝導帯のエネルギー準位がＰ型半導体１の伝導帯のエネルギー準位より大きく、Ｐ型半導体１の価電子帯のエネルギー準位がＮ型半導体２の価電子帯のエネルギー準位より大きい。つまり、Ｐ型半導体１及びＮ型半導体２は、順方向電流が流れている状態において、Ｎ型半導体２の伝導帯のエネルギー準位がＰ型半導体１の伝導帯のエネルギー準位より大きくなるように設定されるとともに、Ｐ型半導体１の価電子帯のエネルギー準位がＮ型半導体２の価電子帯のエネルギー準位より大きくなるように設定される。
　半導体ダイオード１００では、上記のように順方向電流が流れる際に、一部の正孔が、絶縁体３や、絶縁体３とＰ型半導体１及びＮ型半導体２との界面に生じる捕獲準位（蓄積層）に捕獲される。これにより、電荷蓄積素子としての半導体ダイオード１００に電荷が蓄積され、半導体ダイオード１００が充電される。順方向バイアス電圧の印加を止めて半導体ダイオード１００に外部負荷を接続すると、捕獲準位に蓄積された正孔が外部に放出され、半導体ダイオード１００が放電される。
　ここで、図７，８を参照して、比較例として、Japanese Journal of Applied Physics, 2018, Vol. 57, No. 4, p. 041201-1-041201-5に記載の半導体ダイオード３００について説明する。
　半導体ダイオード３００は、Ｐ型半導体２０１と、Ｎ型半導体２０２と、Ｐ型半導体２０１とＮ型半導体２０２の間に設けられる絶縁体２０３と、を備える。半導体ダイオード３００の全体構成については、半導体ダイオード１００と同様であるため、図示を省略する。図７に示すように、Ｐ型半導体２０１にはNiOxが用いられ、バンドギャップ２１１は３．７ｅＶである。Ｎ型半導体２０２にはTiOxが用いられ、バンドギャップ２１２は３．２ｅＶである。このように、Ｐ型半導体２０１とＮ型半導体２０２はバンドギャップが近く、Ｐ型半導体２０１とＮ型半導体２０２のバンドギャップ２１１，２１２の差は１ｅＶよりも小さい。また、絶縁体２０３にはSiNが用いられ、バンドギャップ２１３は４．９ｅＶである。
　図７，８を参照して、半導体ダイオード３００の動作について説明する。図７は半導体ダイオード３００の開放時のバンドダイアグラムを示す図であり、図８は半導体ダイオード３００に外部から順方向バイアス電圧を加えた状態でのバンドダイアグラムを示す図である。なお、図７，８には、Ｐ型半導体２０１（NiOx）のバンドギャップ２１１、Ｎ型半導体２０２（TiOx）のバンドギャップ２１２、及び絶縁体２０３（SiN）のバンドギャップ２１３を図示し、フェルミレベルＥｆ（図７参照）、順方向バイアス電圧のエネルギーレベルＶｆ（図８参照）も図示している。
　図７に示すＰ型半導体２０１とＮ型半導体２０２をＰＮ接合させた状態から、図８に示すように外部からＰＮ接合に順方向バイアス電圧を加える。すると、Ｐ型半導体２０１の価電子帯のエネルギーレベルは、Ｎ型半導体２０２の価電子帯のエネルギーレベルよりも低くなり、正孔がＰ型半導体２０１からＮ型半導体２０２に移動する。また、Ｎ型半導体２０２の伝導帯のエネルギーレベルは、Ｐ型半導体２０１の伝導帯のエネルギーレベルよりも高くなり、電子がＮ型半導体２０２からＰ型半導体２０１に移動する。このように、半導体ダイオード３００では、電子と正孔の両方がＰ型半導体２０１とＮ型半導体２０２の間を移動することで、順方向電流が流れる。
　半導体ダイオード３００では、Ｐ型半導体２０１とＮ型半導体２０２のバンドギャップが近い（具体的には差が０．５ｅＶ）。そのために、半導体ダイオード１００のように、順方向バイアス電圧を加えた際に、Ｐ型半導体２０１の価電子帯のエネルギーレベルがＮ型半導体２０２の価電子帯のエネルギーレベルよりも低く、かつＮ型半導体２０２の伝導帯のエネルギーレベルがＰ型半導体２０１の伝導帯のエネルギーレベルよりも低い状態とすることが難しい。
　半導体ダイオード３００では、上記のように順方向電流が流れる際に、一部の電子及び正孔が、絶縁体２０３や、絶縁体２０３とＰ型半導体２０１及びＮ型半導体２０２との界面に生じる捕獲準位に捕獲される。これにより、半導体ダイオード３００に電荷が蓄積される。捕獲準位は、例えば、Ｎ型酸化物半導体とＰ型酸化物半導体に珪素化合物粒子を導入することで形成される。
　このように、比較例の半導体ダイオード３００では、Ｐ型半導体２０１とＮ型半導体２０２のバンドギャップが近いため、電子及び正孔の両方が移動して順方向電流が流れる。そのため、順方向電流として移動する電子及び正孔が、捕獲準位に捕獲される前に再結合して消失してしまい、捕獲準位に電子及び正孔を効率よく捕獲し蓄積することができないことが考えられる。
　これに対して、第１実施形態に係る半導体ダイオード１００では、Ｐ型半導体１とＮ型半導体２のバンドギャップが異なるため、上記のように正孔が移動して順方向電流が流れる状態とすることができ、正孔が、絶縁体３や、絶縁体３とＰ型半導体１及びＮ型半導体２との界面に生じる捕獲準位に捕獲される。これにより、移動する正孔が電子と再結合することが防止されるため、正孔が捕獲準位に捕獲される前に電子と再結合して消失してしまうことが防止される。よって、捕獲準位に正孔を効率よく捕獲して蓄積することができ、半導体ダイオード１００の電荷蓄電容量を増加させることができる。このように、半導体ダイオード１００では、電荷蓄積素子としての特徴である薄型形状を損なうことなく、電荷蓄電容量を増加させることができる。
　なお、図３に示す状態から順方向バイアス電圧をさらに高くすると、Ｎ型半導体２の伝導帯のエネルギーレベルが絶縁体３及びＰ型半導体１の伝導帯のエネルギーレベルよりも高くなる。よって、Ｎ型半導体２からＰ型半導体１に電子が移動し始める。この状態では、順方向電流を正孔の移動によるものに限定することができず、正孔の移動によって順方向電流が流れる状態と比較して半導体ダイオード１００に電荷を蓄積しづらくなる。つまり、半導体ダイオード１００では、印加することができる順方向バイアス電圧に上限がある。順方向バイアス電圧の上限は、Ｎ型半導体２の伝導帯のエネルギーレベルが絶縁体３またはＰ型半導体１の伝導帯のうち高い方のエネルギーレベルよりも低くなる最大の電圧となる。
　半導体ダイオード１００では、Ｐ型半導体１及び絶縁体３のバンドギャップ１１，１３が大きく、Ｎ型半導体２のバンドギャップ１２が小さいほど、正孔の移動によって順方向電流が流れる状態となる外部からの順方向バイアス電圧の上限を高くすることができる。半導体ダイオード１００への電荷の蓄積は、外部からの順方向バイアス電圧を緩和する量の電荷が捕獲準位に捕獲されることで終了する。よって、正孔の移動によって半導体ダイオード１００に順方向電流が流れる状態としつつ、外部からの順方向バイアス電圧をより高くすることにより、半導体ダイオード１００の蓄積電荷量をより増加させることができる。
　半導体ダイオード１００は、正孔の移動によって順方向電流が流れる状態において、外部から加えられる正の電圧が１Ｖ以上であることが好ましい。言い換えれば、Ｎ型半導体２のバンドギャップ１２よりもＰ型半導体１及び絶縁体３のバンドギャップ１１，１３が１ｅＶ以上大きく、Ｐ型半導体１と絶縁体３のバンドギャップ１１，１３の差が１ｅＶ以下であることが好ましい。このように半導体ダイオード１００が形成されることで、正孔の移動によって順方向電流が流れる状態となる外部からの順方向バイアス電圧の上限を１Ｖ以上に高くすることができる。一般に用いられる半導体電子機器の電源電圧は１～５Ｖであるため、正孔の移動によって順方向電流が流れる状態における外部からの順方向バイアス電圧が１Ｖ以上であれば、半導体ダイオード１００により半導体電子機器を十分に作動させることができる。しかしながら、半導体ダイオード１００は、正孔の移動によって順方向電流が流れる状態において、外部から加えられる正の電圧が１Ｖ未満であってもよい。半導体ダイオード１００に蓄積された電圧が少ない場合及び多い場合のどちらであっても、半導体ダイオード１００を直列に複数接続することで、大きな電圧を確保することができる。
　また、半導体ダイオード１００は、Ｎ型半導体２における絶縁体３と対向する面が凹凸形状に形成される。これにより、Ｎ型半導体２と絶縁体３の界面の表面積を増加させることで、捕獲準位の蓄電容量が増加し、半導体ダイオード１００の蓄積電荷量をより増加させることができる。なお、Ｎ型半導体２における絶縁体３と対向する面に陽極酸化処理を施し多孔質化（ポーラスシリコン）させることで、Ｎ型半導体２と絶縁体３の界面の表面積を増加させてもよい。また、Ｎ型半導体２における絶縁体３と対向する面にイオンビーム注入やイオンミリングもしくはプラズマ照射等による表面の原子レベルでの改質を施してもよい。また、Ｎ型半導体２における絶縁体３と対向する面に凹凸形状や多孔質形状が形成されなくてもよい。
　なお、第１実施形態では、半導体ダイオード１００は、Ｐ型半導体１にNiO等のバンドギャップの広い酸化物半導体が用いられる。また、Ｎ型半導体２にn-Si等の単元素半導体が用いられ、絶縁体３にLiNbO3等のペロブスカイト系化合物が用いられる。しかしながら、Ｐ型半導体１、Ｎ型半導体２、及び絶縁体３の構成は、これに限らず、例えば、Ｐ型半導体１としてバンドギャップが比較的大きなCr2O3等の酸化物半導体を用いてもよい。半導体ダイオード１００は、順方向電流が流れている状態において、Ｎ型半導体２の伝導帯のエネルギー準位がＰ型半導体１の伝導帯のエネルギー準位より大きく、Ｐ型半導体１の価電子帯のエネルギー準位がＮ型半導体２の価電子帯のエネルギー準位より大きければよい。この構成であれば、正孔が捕獲準位に捕獲される前に電子と再結合して消失してしまうことが防止され、半導体ダイオード１００の電荷蓄電容量を増加させることができる。
　以上の第１実施形態によれば、以下に示す作用効果を奏する。
　半導体ダイオード１００では、Ｐ型半導体１とＮ型半導体２のバンドギャップが異なるため、正孔が移動して順方向電流が流れる状態とすることができる。これにより、正孔が、絶縁体３や、絶縁体３とＰ型半導体１及びＮ型半導体２との界面に生じる捕獲準位に捕獲される。そのため、正孔が捕獲準位に捕獲される前に電子と再結合して消失してしまうことが防止される。よって、捕獲準位に正孔を効率よく捕獲して蓄積することができ、薄型形状を損なうことなく、半導体ダイオード１００の電荷蓄電容量を増加させることができる。
　半導体ダイオード１００は、正孔の移動によって順方向電流が流れる状態において、外部から加えられる正の電圧が１Ｖ以上であることで、半導体ダイオード１００により半導体電子機器を十分に作動させることができる。なお、半導体ダイオード１００は、正孔の移動によって順方向電流が流れる状態において、外部から加えられる正の電圧が１Ｖ未満であっても、半導体ダイオード１００を直列に複数接続することで、大きな電圧を確保することができる。
　＜第２実施形態＞
　次に、図４～６を参照して、本発明の第２実施形態に係る半導体ダイオード２００について説明する。以下では、上記第１実施形態と異なる点を中心に説明する。
　図４に示すように、半導体ダイオード２００は、Ｐ型半導体１０１と、Ｎ型半導体１０２と、Ｐ型半導体１０１とＮ型半導体１０２の間に設けられる絶縁体３と、Ｐ型半導体１０１と電気的に接続される第一電極１０４と、Ｎ型半導体１０２と電気的に接続される第二電極１０５と、を備える。
　上記第１実施形態では、半導体ダイオード１００は、Ｐ型半導体１にNiO、Ｎ型半導体２にn-Si等が用いられ、Ｐ型半導体１と絶縁体３のバンドギャップ１１，１３が大きく、Ｎ型半導体２のバンドギャップ１２が小さい。これに対して、第２実施形態では、図５に示すように、半導体ダイオード２００は、Ｐ型半導体１０１にＰ型シリコン（p-Si）等の単元素半導体、Ｎ型半導体１０２にTiO等の酸化物半導体が用いられ、Ｎ型半導体１０２と絶縁体３のバンドギャップ１１２，１３が大きく、Ｐ型半導体１０１のバンドギャップ１１１が小さい。
　半導体ダイオード２００は、第一電極１０４、Ｐ型半導体１０１、絶縁体３、Ｎ型半導体１０２、及び第二電極１０５の順で積層されて形成される。まず、第一電極１０４にＰ型半導体１０１をCVDやスパッタにより形成させる。形成されたＰ型半導体１０１にリソグラフィー法もしくはインプリント法を施し、表面に凹凸を形成させる。そして、凹凸が形成されたＰ型半導体１０１の上に絶縁体３をCVDやスパッタもしくはEB蒸着により堆積させ、絶縁体３の上にＮ型半導体１０２を同様にCVDやスパッタもしくはEB蒸着により堆積させる。その後、AlもしくはCu等の金属薄膜により第二電極１０５を形成させる。これにより、半導体ダイオード２００のＰＩＮダイオード構造が形成される。
　図５は半導体ダイオード２００の開放時のバンドダイアグラムを示す図であり、図６は半導体ダイオード２００に外部から順方向バイアス電圧を加えた状態でのバンドダイアグラムを示す図である。なお、図５，６には、Ｐ型半導体１０１（p-Si）のバンドギャップ１１１、Ｎ型半導体１０２（TiO）のバンドギャップ１１２、及び絶縁体３（LiNbO3）のバンドギャップ１３を図示し、フェルミレベルＥｆ（図５参照）、順方向バイアス電圧のエネルギーレベルＶｆ（図６参照）も図示している。
　Ｐ型半導体１０１（p-Si）のバンドギャップ１１１は１．１２ｅＶであり、Ｎ型半導体１０２（TiO）のバンドギャップ１１２は３．２ｅＶである。このように、Ｐ型半導体１０１とＮ型半導体１０２のバンドギャップ１１１，１１２の差は１ｅＶ以上である。また、絶縁体３（LiNbO3）のバンドギャップ１３は３．９ｅＶであり、Ｎ型半導体１０２と絶縁体３のバンドギャップ１１２，１３の差は１ｅＶ以下である。このように、絶縁体３は、Ｐ型半導体１０１及びＮ型半導体１０２よりもバンドギャップが大きい。
　図５に示すＰ型半導体１０１とＮ型半導体１０２をＰＮ接合させた状態から、図６に示すように外部からＰＮ接合に順方向バイアス電圧を加える。すると、Ｎ型半導体１０２の伝導帯のエネルギーレベルは、Ｐ型半導体１０１の伝導帯のエネルギーレベルよりも高くなり、図６中矢印で示すように、電子がＮ型半導体１０２からＰ型半導体１０１に移動する。一方で、Ｐ型半導体１０１の価電子帯のエネルギーレベルは、Ｎ型半導体１０２の価電子帯のエネルギーレベルよりも高い。よって、Ｐ型半導体１０１中の正孔が絶縁体３を介してＮ型半導体１０２中へ移動する際のエネルギー障壁は高く、Ｐ型半導体１０１からＮ型半導体１０２への正孔の移動は、当該エネルギー障壁を乗り越えられないために遮断される。このように、半導体ダイオード２００では、電子が移動して順方向電流が流れる。
　半導体ダイオード２００では、Ｐ型半導体１０１とＮ型半導体１０２のバンドギャップが異なる（具体的には差が１ｅＶ以上）。このため、上記のように、順方向バイアス電圧を加えた際に、Ｎ型半導体１０２の伝導帯のエネルギーレベルがＰ型半導体１０１の伝導帯のエネルギーレベルよりも高く、かつＰ型半導体１０１の価電子帯のエネルギーレベルがＮ型半導体１０２の価電子帯のエネルギーレベルよりも高い状態とすることができる。
　つまり、半導体ダイオード２００は、順方向電流が流れている状態において、Ｐ型半導体１０１の価電子帯のエネルギー準位がＮ型半導体１０２の価電子帯のエネルギー準位より小さく、Ｎ型半導体１０２の伝導帯のエネルギー準位がＰ型半導体１０１の伝導帯のエネルギー準位より小さい。言い換えれば、Ｐ型半導体１０１及びＮ型半導体１０２は、順方向電流が流れている状態において、Ｐ型半導体１０１の価電子帯のエネルギー準位がＮ型半導体１０２の価電子帯のエネルギー準位より小さくなるように設定されるとともに、Ｎ型半導体１０２の伝導帯のエネルギー準位がＰ型半導体１０１の伝導帯のエネルギー準位より小さくなるように設定される。
　上記のように、半導体ダイオード２００では、Ｐ型半導体１０１とＮ型半導体１０２のバンドギャップが異なるため、電子が移動して順方向電流が流れる。よって、電子が、絶縁体３や、絶縁体３とＰ型半導体１０１及びＮ型半導体１０２との界面に生じる捕獲準位に捕獲される。そのため、半導体ダイオード１００と同様に、電子が捕獲準位に捕獲される前に正孔と再結合して消失してしまうことが防止されるため、捕獲準位に電子を効率よく捕獲して蓄積することができる。よって、半導体ダイオード２００の電荷蓄電容量を増加させることができる。
　なお、図６に示す状態から順方向バイアス電圧をさらに高くすると、Ｎ型半導体１０２の価電子帯のエネルギーレベルが絶縁体３及びＰ型半導体１０１の価電子帯のエネルギーレベルよりも高くなる。よって、Ｎ型半導体１０２からＰ型半導体１０１に正孔が移動し始める。この状態では、順方向電流を電子の移動によるものに限定することができず、電子の移動によって順方向電流が流れる状態と比較して半導体ダイオード２００に電荷を蓄積しづらくなる。つまり、半導体ダイオード２００では、印加することができる順方向バイアス電圧に上限がある。順方向バイアス電圧の上限は、Ｐ型半導体１０１の価電子帯のエネルギーレベルがＮ型半導体１０２または絶縁体３うち低い方の価電子帯のエネルギーレベルよりも高くなる最大の電圧となる。
　なお、半導体ダイオード２００は、半導体ダイオード１００と同様に、電子の移動によって順方向電流が流れる状態において、外部から加えられる正の電圧が１Ｖ以上であることが好ましい。言い換えれば、Ｐ型半導体１０１のバンドギャップ１１１よりもＮ型半導体１０２及び絶縁体３のバンドギャップ１１２，１３が１ｅＶ以上大きく、Ｎ型半導体１０２と絶縁体３のバンドギャップ１１２，１３の差が１ｅＶ以下であることが好ましい。このように半導体ダイオード２００が形成されることで、電子の移動によって順方向電流が流れる状態となる外部からの順方向バイアス電圧の上限を１Ｖ以上に高くすることができ、半導体ダイオード２００により半導体電子機器を十分に作動させることができる。しかしながら、半導体ダイオード２００は、半導体ダイオード１００と同様に、電子の移動によって順方向電流が流れる状態において、外部から加えられる正の電圧が１Ｖ未満であってもよい。
　また、半導体ダイオード２００は、Ｐ型半導体１０１における絶縁体３と対向する面が凹凸形状に形成される。これにより、Ｐ型半導体１０１と絶縁体３の界面の表面積を増加させることで、半導体ダイオード１００と同様に、捕獲準位の蓄電容量が増加し、半導体ダイオード２００の蓄積電荷量をより増加させることができる。なお、Ｐ型半導体１０１における絶縁体３と対向する面に陽極酸化処理を施し多孔質化（ポーラスシリコン）させることで、Ｐ型半導体１０１と絶縁体３の界面の表面積を増加させてもよい。また、Ｐ型半導体１０１における絶縁体３と対向する面にイオンビーム注入やイオンミリングもしくはプラズマ照射等による表面の原子レベルでの改質を施してもよい。また、Ｐ型半導体１０１における絶縁体３と対向する面に凹凸形状や多孔質形状が形成されなくてもよい。
　なお、第２実施形態では、半導体ダイオード２００は、Ｐ型半導体１０１にp-Si、Ｎ型半導体１０２にTiOが用いられ、絶縁体３にLiNbO3が用いられる。しかしながら、Ｐ型半導体１０１、Ｎ型半導体１０２、及び絶縁体３の構成は、これに限らず、例えば、Ｎ型半導体１０２としてバンドギャップが比較的大きなTa2O5やWO3等の酸化物半導体を用いてもよい。半導体ダイオード２００は、順方向電流が流れている状態において、Ｐ型半導体１０１の価電子帯のネルギー準位がＮ型半導体１０２の価電子帯のエネルギー準位より小さく、Ｎ型半導体１０２の伝導帯のエネルギー準位がＰ型半導体１０１の伝導帯のエネルギー準位より小さければよい。この構成であれば、電子が捕獲準位に捕獲される前に正孔と再結合して消失してしまうことが防止され、半導体ダイオード２００の電荷蓄電容量を増加させることができる。
　次のような変形例も本発明の範囲内であり、変形例に示す構成と上述の実施形態で説明した構成を組み合わせたり、上述の異なる実施形態で説明した構成同士を組み合わせたり、以下の異なる変形例で説明する構成同士を組み合わせることも可能である。
　＜変形例１＞
　上記実施形態では、半導体ダイオード１００，２００は、絶縁体３にLiNbO3等が用いられる。しかしながら、絶縁体３としてLi3PS4またはLiBH4等のリチウム系ペロブスカイト化合物やLaMnO3等のマンガン系ペロブスカイト化合物等の、ペロブスカイト構造を有し圧電特性を持つ化合物を用いてもよい。この構成では、半導体ダイオード１００，２００に電荷が蓄積される際に生じる内部電界により、Ｐ型半導体１及びＮ型半導体２に物理的な圧力が加わることで、電子及び正孔の移動度が増加し、電子及び正孔が捕獲準位に捕獲される速度が増加する。よって、半導体ダイオード１００，２００の蓄積電荷量をより増加させることができる。
　＜変形例２＞
　上記実施形態では、半導体ダイオード１００，２００は、Ｐ型半導体１，１０１と、Ｎ型半導体２，１０２と、絶縁体３と、を備える。これに加えて、もしくはこれに代えて、半導体ダイオード１００，２００にグラフェン層等のゼロバンドギャップ半導体材料が設けられてもよい。この場合は、グラフェン層は、Ｎ型半導体２と絶縁体３の間に設けられるか、Ｎ型半導体として置き替えられる、及びＰ型半導体１０１と絶縁体３の間に設けられか、Ｐ型半導体として置き替えられる。言い換えれば、グラフェン層は、Ｐ型半導体１，１０１及びＮ型半導体２，１０２のうちバンドギャップの小さい方と、絶縁体３と、の間に設けられるもしくはバンドギャップの小さい半導体と置き換わる。また、グラフェン層は、例えば、リン（Ｐ）をドープしたグラフェンをCVDや液相成長法でＮ型半導体２の上に形成したり、直接基材電極上に形成することでＮ型半導体を置き替えることも可能である。この構成では、電子及び正孔の移動によって順方向電流が流れる状態における外部からの順方向バイアス電圧をより高くすることができ、半導体ダイオード１００，２００の蓄積電荷量をより増加させることができる。
　＜変形例３＞
　上記実施形態では、半導体ダイオード１００，２００は、電荷を蓄積及び放出する電荷蓄積素子として使用される。電荷蓄積素子は、例えば、基板上の他の半導体素子等に電荷を供給する素子や、他の電子機器等に電荷を供給する二次電池である。
　以上述べたように、電荷蓄積素子としての半導体ダイオードを形成する際に、バンドギャップの広い半導体とバンドギャップの小さな半導体の差が１ｅＶ以上ある組み合わせにて、バンドギャップの広いＰ型半導体と、前記半導体のバンドギャップと比較的バンドギャップの近い絶縁層と、バンドギャップの小さなＮ型半導体で構成したＰＩＮダイオード構造、もしくはバンドギャップの広いＮ型半導体と、前記半導体のバンドギャップと比較的バンドギャップの近い絶縁層と、バンドギャップの小さなＰ型半導体で構成したＰＩＮダイオード構造を持ち、前記ＰＩＮダイオードの絶縁層と前記ＰＩＮダイオードのバンドギャップの小さな半導体の界面の表面積を増やすように、前記バンドギャップの小さな半導体の表面を凸凹形状もしくは多孔質形状に加工することで、半導体ダイオードを使った電荷蓄積素子を充電する際にＰＩＮダイオードを流れる電流成分を、正孔のドリフト電流もしくは電子のドリフト電流のどちらか一方が主な電流成分になるように制御することで、電子のドリフト電流と正孔のドリフト電流が前記ＰＩＮダイオード内で再結合する確率を減らして、前記ＰＩＮダイオード内の捕獲準位に効率的に、正孔による電荷もしくは電子による電荷を蓄積することが可能になる。
　以上、本発明の実施形態について説明したが、上記実施形態は本発明の適用例の一部を示したに過ぎず、本発明の技術的範囲を上記実施形態の具体的構成に限定する趣旨ではない。
　本願は２０２１年６月１日に日本国特許庁に出願された特願２０２１－０９２６２５に基づく優先権を主張し、この出願の全ての内容は参照により本明細書に組み込まれる。

Claims (9)

  1. 　Ｐ型半導体と、
    　前記Ｐ型半導体よりもバンドギャップの小さいＮ型半導体と、
    　前記Ｐ型半導体と前記Ｎ型半導体の間に設けられ前記Ｐ型半導体及び前記Ｎ型半導体よりもバンドギャップの大きい絶縁体と、を備え、
    　前記Ｐ型半導体と前記Ｎ型半導体のバンドギャップの差が１ｅＶ以上であり、
    　前記Ｐ型半導体と前記絶縁体とのバンドギャップの差が１ｅＶ以下である半導体ダイオード。
  2. 　請求項１に記載の半導体ダイオードであって、
    　前記半導体ダイオードの外部から前記Ｎ型半導体を基準として前記Ｐ型半導体に正の電圧を加えた状態では、
    　前記Ｎ型半導体の伝導帯のエネルギー準位が、前記Ｐ型半導体の伝導帯のエネルギー準位より大きくなるように設定されるとともに、
    　前記Ｐ型半導体の価電子帯のエネルギー準位は、前記Ｎ型半導体の価電子帯のエネルギー準位より大きくなるように設定される半導体ダイオード。
  3. 　請求項１または２に記載の半導体ダイオードであって、
    　前記Ｐ型半導体には酸化物半導体が用いられ、
    　前記Ｎ型半導体にはＮ型の単元素半導体もしくはＮ型でバンドギャップがゼロである半導体が用いられる半導体ダイオード。
  4. 　Ｐ型半導体と、
    　前記Ｐ型半導体よりもバンドギャップの大きいＮ型半導体と、
    　前記Ｐ型半導体と前記Ｎ型半導体の間に設けられ前記Ｐ型半導体及び前記Ｎ型半導体よりもバンドギャップの大きい絶縁体と、を備え、
    　前記Ｐ型半導体と前記Ｎ型半導体のバンドギャップの差が１ｅＶ以上であり、
    　前記Ｎ型半導体と前記絶縁体とのバンドギャップの差が１ｅＶ以下である半導体ダイオード。
  5. 　請求項４に記載の半導体ダイオードであって、
    　前記半導体ダイオードの外部から前記Ｎ型半導体を基準として前記Ｐ型半導体に正の電圧を加えた状態では、
    　前記Ｐ型半導体の価電子帯のエネルギー準位は、前記Ｎ型半導体の価電子帯のエネルギー準位より小さくなるように設定されるとともに、
    　前記Ｎ型半導体の伝導帯のエネルギー準位は、前記Ｐ型半導体の伝導帯のエネルギー準位より小さくなるように設定される半導体ダイオード。
  6. 　請求項４または５に記載の半導体ダイオードであって、
    　前記Ｐ型半導体にはＰ型の単元素半導体もしくはＰ型でバンドギャップがゼロである半導体が用いられ、
    　前記Ｎ型半導体には酸化物半導体が用いられる半導体ダイオード。
  7. 　請求項１から６のいずれか一つに記載の半導体ダイオードであって、
    　前記外部から加えられる正の電圧が１Ｖ以上である半導体ダイオード。
  8. 　請求項１から７のいずれか一つに記載の半導体ダイオードであって、
    　前記Ｐ型半導体または前記Ｎ型半導体における前記絶縁体と対向する面は、凹凸形状もしくは多孔質形状に形成される半導体ダイオード。
  9. 　請求項１から８のいずれか一つに記載の半導体ダイオードであって、
    　前記絶縁体には、LiNbO3、Li3PS4、またはLiBH4等のリチウム系ペロブスカイト系化合物、もしくはLaMnO3等のマンガン系ペロブスカイト化合物が用いられる半導体ダイオード。
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