WO2022249869A1 - 画素回路、表示パネル、表示装置および複合型表示装置 - Google Patents

画素回路、表示パネル、表示装置および複合型表示装置 Download PDF

Info

Publication number
WO2022249869A1
WO2022249869A1 PCT/JP2022/019649 JP2022019649W WO2022249869A1 WO 2022249869 A1 WO2022249869 A1 WO 2022249869A1 JP 2022019649 W JP2022019649 W JP 2022019649W WO 2022249869 A1 WO2022249869 A1 WO 2022249869A1
Authority
WO
WIPO (PCT)
Prior art keywords
light emitting
emitting element
signal
light
transistor
Prior art date
Application number
PCT/JP2022/019649
Other languages
English (en)
French (fr)
Inventor
洋平 佐藤
隆信 鈴木
弘晃 伊藤
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラ株式会社 filed Critical 京セラ株式会社
Priority to JP2023523392A priority Critical patent/JPWO2022249869A1/ja
Priority to CN202280035126.5A priority patent/CN117321672A/zh
Priority to US18/563,360 priority patent/US20240221665A1/en
Publication of WO2022249869A1 publication Critical patent/WO2022249869A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0804—Sub-multiplexed active matrix panel, i.e. wherein one active driving circuit is used at pixel level for multiple image producing elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/10—Dealing with defective pixels

Definitions

  • the present disclosure relates to pixel circuits, display panels, display devices, and composite display devices.
  • a plurality of scanning signal lines and a plurality of image signal lines are arranged in a grid pattern, and a plurality of pixel units are arranged in a matrix so as to correspond to intersections of the plurality of scanning signal lines and the plurality of image signal lines.
  • a display device having an image display unit that is designed to display images (for example, see the description of Patent Document 1).
  • each pixel portion includes a sub-pixel portion provided with a first light-emitting element that emits light of a first color and a sub-pixel portion provided with a second light-emitting element that emits light of a second color. and a sub-pixel portion including a third light-emitting element that emits light of a third color, color images can be displayed.
  • a pixel circuit, a display panel, a display device and a composite display device are disclosed.
  • the pixel circuit includes a first subpixel circuit and a second subpixel circuit.
  • the first subpixel circuit has a first light emitting element, a second light emitting element, and a first setting portion.
  • the first setting unit selectively sets each of the first light emitting element and the second light emitting element to either a light emitting state or a non-light emitting state.
  • the second subpixel circuit has a third light emitting element, a fourth light emitting element, and a second setting portion.
  • the second setting unit selectively sets each of the third light emitting element and the fourth light emitting element to either a light emitting state or a non-light emitting state.
  • connection form of the first light emitting element and the second light emitting element and the connection form of the third light emitting element and the fourth light emitting element are different between series connection and parallel connection.
  • the mode of setting the light emission state of the light emitting elements is differentiated between a first light emission setting in which both light emitting elements are enabled to emit light and a second light emission setting in which one of the light emitting elements is selectively enabled to emit light.
  • the difference state of the light emission number setting is defined as the light emission number difference state
  • the first subpixel circuit and the second subpixel circuit are in at least one of the connection configuration difference state and the light emission number difference state. It is said that
  • One aspect of a display panel includes a plurality of pixel circuits according to the above aspect, and outputs a setting control signal to the first setting section and the second setting section in each of the plurality of pixel circuits.
  • a setting control section is provided, and the first setting section sets each of the first light emitting element and the second light emitting element to either a light emitting state or a non-light emitting state in accordance with the setting control signal. state selectively.
  • the second setting unit selectively sets each of the third light emitting element and the fourth light emitting element to either a light emitting state or a non-light emitting state according to the setting control signal. .
  • One aspect of a display panel is a configuration including a plurality of pixel circuits according to the above aspect, wherein each pixel circuit performs setting control for outputting a setting control signal to the first setting section and the second setting section. including part.
  • One aspect of a display device includes the display panel of any one aspect described above and a driving section electrically connected to a plurality of pixel circuits of one aspect described above.
  • One aspect of a display device includes a plurality of the pixel circuits of the above aspect, and includes a driving section electrically connected to the plurality of pixel circuits.
  • the driving section outputs a setting control signal to the first setting section and the second setting section in each of the plurality of pixel circuits.
  • the first setting unit sets each of the first light emitting element and the second light emitting element to either a light emitting state or a non-light emitting state in accordance with the setting control signal.
  • the second setting section selectively sets the third light emitting element and the fourth light emitting element to either a light emitting state or a non-light emitting state according to the setting control signal. or selectively set to one of the states.
  • One aspect of the composite display device is a configuration including a plurality of the display devices of the above aspect.
  • Each of the plurality of display devices includes a substrate having a display surface, an anti-display surface opposite to the display surface, and a side surface connecting the display surface and the anti-display surface.
  • the plurality of pixel circuits are located on the display surface side of the substrate.
  • the driving section is located on the opposite side of the display surface of the substrate.
  • the plurality of display devices constitute a composite display surface by having the side surfaces of the substrates close to each other or in contact with each other.
  • FIG. 1 is a front view schematically showing an example of a display device according to each embodiment.
  • FIG. 2 is a back view schematically showing an example of the display device according to each embodiment.
  • FIG. 3 is a block circuit diagram schematically showing an example of the configuration of the display device according to each embodiment.
  • FIG. 4 is a circuit diagram showing an example of a pixel circuit according to the first embodiment;
  • FIG. 5 is a block circuit diagram schematically showing an example of the configuration of the setting control section.
  • FIG. 6 is a block circuit diagram showing a first example of the signal output circuit.
  • FIG. 7 is a circuit diagram showing a second example of the signal output circuit.
  • FIG. 1 is a front view schematically showing an example of a display device according to each embodiment.
  • FIG. 2 is a back view schematically showing an example of the display device according to each embodiment.
  • FIG. 3 is a block circuit diagram schematically showing an example of the configuration of the display device according to each embodiment.
  • FIG. 4 is a circuit
  • FIG. 8 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light emitting element set to the light emitting state.
  • FIG. 9 is a block circuit diagram showing an example of connection between a setting control unit and a plurality of pixel circuits.
  • FIG. 10 is a circuit diagram showing a pixel circuit according to a first example of the second embodiment;
  • FIG. 11 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light emitting element set to the light emitting state.
  • FIG. 12 is a circuit diagram showing a pixel circuit according to a second example of the second embodiment.
  • FIG. 13 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light-emitting element set to the light-emitting state.
  • FIG. 14 is a circuit diagram showing an example of a pixel circuit according to the third embodiment;
  • FIG. 15 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light emitting element set to the light emitting state.
  • FIG. 16 is a circuit diagram showing a pixel circuit according to a first example of the fourth embodiment;
  • FIG. 17 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light-emitting element set to the light-emitting state.
  • FIG. 18 is a circuit diagram showing a pixel circuit according to a second example of the fourth embodiment
  • FIG. 19 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light-emitting element set to the light-emitting state.
  • FIG. 20 is a circuit diagram showing an example of a pixel circuit according to the fifth embodiment.
  • FIG. 21 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light emitting element set to the light emitting state.
  • FIG. 22 is a circuit diagram showing a pixel circuit according to a first modified example of the fifth embodiment; FIG.
  • FIG. 23 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light-emitting element set to the light-emitting state.
  • FIG. 24 is a circuit diagram showing a pixel circuit according to a second modification of the fifth embodiment;
  • FIG. 25 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light emitting element set to the light emitting state.
  • FIG. 26 is a circuit diagram showing a first sub-pixel circuit according to a first example of the sixth embodiment;
  • FIG. 27 is a truth table showing an example of the relationship between the switching signal, the setting control signal, and the light emitting element set to the light emitting state.
  • FIG. 28 is a circuit diagram showing a first sub-pixel circuit according to a second example of the sixth embodiment
  • FIG. 29 is a circuit diagram showing an example of a first sub-pixel circuit in which an N-channel transistor is applied as the second transistor.
  • FIG. 30 is a circuit diagram showing an example of a first sub-pixel circuit incorporating a threshold voltage correction circuit.
  • FIG. 31 is a timing chart showing an example of the operation of the first sub-pixel circuit incorporating the threshold voltage correction circuit.
  • FIG. 32 is a circuit diagram showing an example of a first sub-pixel circuit having two redundantly provided third transistors.
  • FIG. 33 is a circuit diagram showing an example of a first sub-pixel circuit having redundantly provided two second transistors and two third transistors.
  • FIG. 34 is a circuit diagram showing an example of a first sub-pixel circuit having redundantly provided two first capacitive elements, two second transistors, and two third transistors.
  • FIG. 35 is a circuit diagram showing an example of a first sub-pixel circuit in which a first setting section and a first light emitting section are connected via a first light emission control section.
  • FIG. 36 is a front view schematically showing an example of a tiling display.
  • FIG. 37 is a diagram schematically showing a circuit configuration of a sub-pixel portion according to a reference example.
  • FIG. 38 is a diagram schematically showing a circuit configuration of a sub-pixel portion according to another reference example.
  • FIG. 39 is a circuit diagram showing an example of a pixel circuit according to the seventh embodiment;
  • a plurality of scanning signal lines and a plurality of image signal lines are arranged in a grid pattern, and a plurality of pixel units are arranged in a matrix so as to correspond to intersections of the plurality of scanning signal lines and the plurality of image signal lines.
  • a display device having an image display section with a
  • each pixel portion includes a sub-pixel portion provided with a first light-emitting element that emits light of a first color and a sub-pixel portion provided with a second light-emitting element that emits light of a second color. and a sub-pixel portion including a third light-emitting element that emits light of a third color.
  • the display device can display a color image. For example, red, green and blue are applied to the first, second and third colors.
  • FIG. 37 is a diagram schematically showing the circuit configuration of the sub-pixel portion 915 according to a reference example.
  • Each sub-pixel portion 915 has, for example, a light emitting element 914 and a light emission control portion 922 that controls light emission, non-light emission, light emission intensity, and the like of the light emitting element 914 .
  • the light emitting element 914 for example, a micro light emitting diode (LED) element or an organic electroluminescence (EL) element is applied.
  • the light emitting element 914 is located on an insulating layer disposed on a first surface of a substrate, such as a glass plate, for example.
  • the light emitting element 914 is electrically connected to the light emission control section 922 and the cathode potential input line 917 via, for example, through conductors arranged in through holes penetrating the insulating layer arranged in the pixel section.
  • the positive electrode of the light emitting element 914 is connected to the anode potential input line 916 via the light emission control section 922 .
  • the negative electrode of light emitting element 914 is connected to cathode potential input line 917 .
  • the light emission control section 922 has, for example, a first transistor 912, a second transistor 913, a capacitive element 918, and a third transistor 919.
  • the first transistor 912 functions as a switch for inputting an image signal to the sub-pixel portion 915, for example.
  • a P-channel thin film transistor also referred to as a P-channel transistor
  • a gate electrode of the first transistor 912 is connected to the scanning signal line 902, for example.
  • a source electrode of the first transistor 912 is connected to the image signal line 903, for example.
  • the drain electrode of the first transistor 912 is connected to the gate electrode of the second transistor 913, for example.
  • the first transistor 912 switches between the source electrode and the drain electrode. It is in a conducting state (also called an on state or a closed state as a switch) in which current can flow between them.
  • an image signal from the image signal line 903 is applied to the gate electrode of the second transistor 913 via the first transistor 912 .
  • the second transistor 913 has, for example, a potential difference between the anode potential Vdd applied by the anode potential input line 916 and the cathode potential Vss applied by the cathode potential input line 917, and the level (potential) of the image signal transmitted from the image signal line 903. ) and functions as an element (also referred to as a driving element) that drives the light emitting element 914 with current.
  • the anode potential input line 916 is connected to, for example, a first power line Lvd as a power line on the anode potential side.
  • the anode potential Vdd applied from the first power supply line Lvd to the anode potential input line 916 is, for example, about 3 volts (V) to 5V.
  • the cathode potential input line 917 is connected to, for example, a second power line Lvs as a power line on the cathode potential side.
  • the cathode potential Vss applied from the second power supply line Lvs to the cathode potential input line 917 is, for example, about -3V to 0V.
  • the second power line Lvs may be, for example, a grounded ground line.
  • a P-channel transistor, for example, is applied to the second transistor 913 .
  • the source electrode of the second transistor 913 is connected to the anode potential input line 916 .
  • the drain electrode of the second transistor 913 is connected to the cathode potential input line 917 via the third transistor 919 and the light emitting element 914 .
  • the second transistor 913 becomes conductive.
  • the capacitive element 918 is arranged, for example, on a connection line connecting the gate electrode and the source electrode of the second transistor 913 .
  • the capacitor 918 is, for example, a holding capacitor that holds the potential of an image signal input to the gate electrode of the second transistor 913 for a period (also referred to as one frame period) until the next image signal is input (also referred to as rewriting). function as
  • the third transistor 919 is arranged, for example, on the drive line 925 between the second transistor 913 and the light emitting element 914, and can control light emission and non-light emission of the light emitting element 914.
  • a P-channel transistor for example, is applied to the third transistor 919 .
  • the source electrode of the third transistor 919 is connected to the drain electrode of the second transistor 913 and the drain electrode of the third transistor 919 is connected to the positive electrode of the light emitting element 914 .
  • an L signal as a light emission control signal also referred to as an Emi signal
  • the third transistor 919 is turned on.
  • current also referred to as driving current
  • the intensity (luminance) of light emitted from the light emitting element 914 can be controlled by controlling the level (potential) of the image signal.
  • the drive current does not sufficiently flow through the light-emitting element 914, and the light-emitting element 914 may not emit light with the desired intensity.
  • the light-emitting element 914 emits light at a desired intensity. Failure to do so may result in poor lighting.
  • FIG. 38 is a diagram schematically showing the circuit configuration of the sub-pixel portion 915 according to another reference example.
  • the circuit configuration of the sub-pixel portion 915 shown in FIG. 38 is based on the circuit configuration of the sub-pixel portion 915 in FIG. 37 described above, with some configurations replaced with other configurations and additional configurations added. It is a thing.
  • part of the circuit configuration of the sub-pixel portion 915 in FIG. Of the circuit configuration of the sub-pixel portion 915 shown in FIG.
  • the additional configuration in the circuit configuration of the sub-pixel portion 915 shown in FIG. 38 is the switching control portion 927 .
  • the first drive line 925a and the second drive line 925b are connected to the light emission control section 922 and connected in parallel.
  • one drive line 925 is a normal drive line (also referred to as a normal drive line)
  • the other drive line 925 is a preliminary drive line. (also called a redundant drive line).
  • the first drive line 925 a is connected to the positive electrode of the first light emitting element 914 a and the negative electrode of the first light emitting element 914 a is connected to the cathode potential input line 917 .
  • the second drive line 925b is connected to the positive electrode of the second light emitting element 914b, and the negative electrode of the second light emitting element 914b is connected to the cathode potential input line 917.
  • the first switch 926a is arranged, for example, on the first drive line 925a, and can set the first drive line 925a to a use state (also referred to as a drive state) or a non-use state (also referred to as a non-drive state). can.
  • the second switch 926b is arranged, for example, on the second drive line 925b, and can set the second drive line 925b to a use state (drive state) or a non-use state (non-drive state).
  • the switching control unit 927 sets one of the first switch 926a and the second switch 926b to a non-conducting state (also referred to as an OFF state or an open state as a switch) in which current cannot flow, and switches the other switch.
  • a non-conducting state also referred to as an OFF state or an open state as a switch
  • the switch sets the switch to the conducting state.
  • one of the first light emitting element 914a and the second light emitting element 914b as the two light emitting elements 914, which is not defective can always emit light.
  • P-channel transistors are applied to the first switch 926a and the second switch 926b.
  • the switching control unit 927 inputs an ON signal (Vga: L signal) to the gate electrode of the first switch 926a and the second switch 926b.
  • An off signal (Vgb: H signal) is input to the gate electrode of .
  • the switching control section 927 inputs an off signal (Vga: H signal) to the gate electrode of the first switch 926a and switches the gate electrode of the second switch 926b. to input an on signal (Vgb: L signal).
  • the characteristics of the light emitting element 914 can include, for example, internal resistance and luminous efficiency.
  • the characteristics of the second transistor 913 can include, for example, the voltage required for driving in the saturation region (also called saturation operating voltage).
  • the usage conditions related to the light emission of the light emitting element 914 can include, for example, setting values of upper and lower limits of the driving current, forward voltage, luminance, etc., of the light emitting element 914 .
  • the internal resistance may be different for each light emitting element 914 even if the light emitting elements 914 emit the same color.
  • luminous efficiency in general, the luminous efficiency of the light emitting element 914 that emits red light (wavelength of about 640 nm to 770 nm) tends to be relatively low, and the luminous efficiency of the light emitting element 914 that emits green light (wavelength of about 490 nm to 550 nm) is relatively low. And the light emitting element 914 that emits blue light (with a wavelength of about 430 nm to 490 nm) tends to have relatively high light emission efficiency.
  • the luminance of the light emitting element 914 emitting red light tends to be low, and the luminance of the light emitting element 914 emitting green light and the light emitting element 914 emitting blue light tends to increase.
  • the drive current is about 1/2 of that when one of them is caused to emit light.
  • the driving current is about half of that when one of them is caused to emit light.
  • the forward voltage of the light emitting element 914 that emits red light tends to be relatively large, and the forward voltage of the light emitting element 914 that emits green light and the light emitting element 914 that emits blue light tends to be relatively small.
  • the forward voltage is, for example, when two light emitting elements 914 are connected in parallel and both of them emit light (referred to as parallel two light emitting type), and when two light emitting elements 914 are connected in parallel and one of them emits light. (referred to as parallel one-emission type), the parallel one-emission type has a relatively larger forward voltage.
  • the drive current flowing through one light-emitting element 914 is about half that of the parallel one-emission type, so the forward voltage is relatively small.
  • the power consumption of the light emitting element 914 is relatively large in the parallel 1 light emission type, so the power consumption of the driving thin film transistor is relatively small. Therefore, the power efficiency of the driving thin film transistor is improved in the parallel single light emission type.
  • the anode potential Vdd and the cathode potential are the same when the light-emitting element 914 emits light.
  • the forward voltage Vf applied to the light emitting element 914 may increase.
  • at least one of the internal resistance, the upper limit setting value of the driving current, the upper limit setting value of the forward voltage, and the upper limit setting value of the luminance is large in the light emitting element 914.
  • the forward voltage Vf applied to the light-emitting element 914 can become large even when the light-emitting element 914 has low light-emitting efficiency.
  • the voltage Vf that accounts for the potential difference (Vdd ⁇ Vss) increases, for example, the voltage Vds between the drain electrode and the source electrode (also referred to as the drain-source voltage) of the second transistor 913 decreases.
  • a drop in the anode potential Vdd according to the distance between the power supply and the portion of the first power supply line Lvd to which the anode potential input line 916 is connected, or the cathode potential input line of the second power supply line Lvs.
  • the potential difference between the anode potential Vdd and the cathode potential Vss may decrease due to the increase in the cathode potential Vss according to the distance between the point where the 917 is connected and the power supply. Therefore, for example, as the potential difference between the anode potential Vdd and the cathode potential Vss decreases, the conditions for driving the second transistor 913 in the saturation region become severe. That is, it becomes difficult to drive the second transistor 913 in the saturation region. As a result, for example, when the display device is viewed from above, gradation (also referred to as luminance unevenness) in which the luminance gradually decreases is likely to occur. As a result, for example, the image quality on the display may be degraded.
  • the saturation operating voltage of the second transistor 913 is high in any one of the sub-pixel units 915 among the plurality of sub-pixel units 915, the potential difference between the anode potential Vdd and the cathode potential Vss decreases. Therefore, the conditions for driving the second transistor 913 in the saturation region become severe. As a result, for example, luminance unevenness is likely to occur in the display device. As a result, for example, the image quality on the display may be degraded.
  • any sub-pixel portion 915 of the plurality of sub-pixel portions 915 in the pixel portion depending on at least one of the characteristics of the light-emitting element 914 and the usage conditions related to light emission, when the light-emitting element 914 emits light, the light-emitting element 914 can cause a large current to flow through
  • the sub-pixel portion 915 in the light-emitting element 914, at least one of the upper limit setting value of the driving current, the upper limit setting value of the forward voltage, and the upper limit setting value of the luminance is large.
  • the current flowing through the light emitting element 914 can be large.
  • the light-emitting element 914 is likely to deteriorate over time due to heat generated by a large amount of current flowing through the light-emitting element 914, and the image quality of the display device may be degraded.
  • the light emitting element 914 is likely to deteriorate over time due to heat generation or the like, and the image quality of the display device may deteriorate.
  • the light emitting element 914 emits light.
  • the forward voltage Vf applied to 914 may decrease, and the drain-source voltage Vds of the second transistor 913 may increase.
  • at least one of the internal resistance, the lower limit setting value of the driving current, the lower limit setting value of the forward voltage, and the lower limit setting value of the luminance is small.
  • the forward voltage Vf applied to the light emitting element 914 may be small, and the drain-source voltage Vds of the second transistor 913 may be large.
  • the power consumption of the second transistor 913 is large, and the energy efficiency of the sub-pixel portion 915 may decrease. As a result, for example, power consumption in the display device may increase.
  • a pixel portion circuit for example, a display panel having the pixel circuit, a display device having the pixel circuit, and a composite display device having a plurality of the display devices, a plurality of sub-pixel portion circuits
  • a display panel having the pixel circuit for example, a display panel having the pixel circuit, a display device having the pixel circuit, and a composite display device having a plurality of the display devices, a plurality of sub-pixel portion circuits
  • pixel circuits, display panels, display devices, and composite display devices may have different characteristics when at least one of the characteristics of the elements and the usage conditions of the light-emitting elements are different among the plurality of sub-pixel circuits. , created a technology that can improve the performance of display devices.
  • FIG. 1 is a front view schematically showing an example of the display device 100 according to the first embodiment.
  • FIG. 2 is a back view schematically showing an example of the display device 100 according to the first embodiment.
  • FIG. 3 is a block circuit diagram schematically showing an example of the configuration of the display device 100 according to the first embodiment.
  • the display device 100 includes, for example, a display panel 100p and a driving section 30.
  • the display panel 100p includes a plurality of pixel circuits 10, for example.
  • the display panel 100p is, for example, flat.
  • the display panel 100p includes, for example, a substrate 20 and a plurality of pixel circuits 10.
  • FIG. 1 is a front view schematically showing an example of the display device 100 according to the first embodiment.
  • FIG. 2 is a back view schematically showing an example of the display device 100 according to the first embodiment.
  • FIG. 3 is a block circuit diagram schematically showing an example of the configuration of the display device 100 according to the first embodiment.
  • the display device 100
  • the substrate 20 has, for example, a first surface (also referred to as a first main surface) F1, a second surface (also referred to as a second main surface) F2, and a plurality of side surfaces F3.
  • the second surface F2 is a surface opposite to the first surface F1.
  • the plurality of side faces F3 connect the first face F1 and the second face F2, respectively.
  • a flat substrate for example, is applied to the substrate 20 .
  • the multiple side faces F3 include a first side face F31, a second side face F32, a third side face F33, and a fourth side face F34.
  • the first side surface F31 connects the first side of the first surface F1 and the first side of the second surface F2. In other words, the first side surface F31 has the first side of the first surface F1 and the first side of the second surface F2 as two opposite sides.
  • the second side surface F32 connects the second side of the first surface F1 and the second side of the second surface F2. In other words, the second side surface F32 has the second side of the first surface F1 and the second side of the second surface F2 as two opposite sides.
  • the third side surface F33 connects the third side of the first surface F1 and the third side of the second surface F2. In other words, the third side surface F33 has the third side of the first surface F1 and the third side of the second surface F2 as two opposing sides.
  • the fourth side surface F34 connects the fourth side of the first surface F1 and the fourth side of the second surface F2.
  • the fourth side surface F34 has the fourth side of the first surface F1 and the fourth side of the second surface F2 as two opposite sides.
  • the first surface F1 is a flat surface along the XZ plane and faces the -Y direction.
  • the second surface F2 is a flat surface along the XZ plane and faces the +Y direction.
  • the first side surface F31 faces the +Z direction.
  • the second side face F32 faces the -X direction.
  • the third side surface F33 faces the -Z direction.
  • the fourth side surface F34 faces the +X direction.
  • a glass plate for example, is applied to the substrate 20 .
  • the glass plate may or may not be transparent.
  • the substrate 20 is, for example, a colored glass substrate, a frosted glass substrate, a plastic substrate, a ceramic substrate, a metal substrate, or a composite substrate in which two or more of these substrates are laminated. may apply.
  • the plurality of pixel circuits 10 are circuits that respectively constitute a pixel section.
  • the plurality of pixel circuits 10 are arranged in a matrix, for example.
  • the plurality of pixel circuits 10 are arranged in a matrix on the first surface F1 of the substrate 20, for example.
  • a plurality of pixel circuits 10 constitute one column of pixel circuits 10
  • a plurality of pixel circuits 10 constitute one row of pixel circuits 10 .
  • pixel circuits 10 of n rows ⁇ m columns (n and m are natural numbers) are arranged.
  • the plurality of pixel circuits 10 constitute, for example, a portion (also referred to as an image display portion) 300 that displays an image.
  • the image display unit 300 is positioned, for example, on the first surface F1 side of the substrate 20 .
  • the image display unit 300 is positioned, for example, so as to cover substantially the entire surface of the first surface F1.
  • the display device 100 has a structure in which the image display unit 300 is arranged on the entire surface of the first surface F1 side of the substrate 20 (also referred to as a frameless structure) or a structure around the image display unit 300. It has a structure in which the frame portion of the frame is as narrow as possible (also called a narrow frame structure).
  • Each of the plurality of pixel circuits 10 has, for example, a plurality of sub-pixel circuits.
  • the plurality of sub-pixel circuits are circuits forming sub-pixel portions included in the pixel portion.
  • the multiple sub-pixel circuits include, for example, a first sub-pixel circuit 1, a second sub-pixel circuit 2, and a third sub-pixel circuit 3.
  • the first sub-pixel circuit 1 can emit light of a first color, for example.
  • the second sub-pixel circuit 2 can emit light of a second color different from the first color, for example.
  • the third sub-pixel circuit 3 can, for example, emit light of a third color different from the first and second colors. For example, red, green and blue are applied to the first, second and third colors.
  • each pixel circuit 10 for example, a first subpixel circuit 1, a second subpixel circuit 2, and a third subpixel circuit 3 are arranged in order in the row direction.
  • a plurality of first subpixel circuits 1 constitute one row of first subpixel circuits 1, and a plurality of second subpixel circuits 2 constitute one row of second subpixel circuits 2.
  • a plurality of third sub-pixel circuits 3 constitute one row of third sub-pixel circuits 3 .
  • a plurality of first sub-pixel circuits 1 constitute one column of first sub-pixel circuits 1
  • a plurality of second sub-pixel circuits 2 constitute one column of second sub-pixel circuits 2
  • a plurality of The third sub-pixel circuits 3 constitute one column of the third sub-pixel circuits 3 .
  • the first subpixel circuit 1, the second subpixel circuit 2, and the third subpixel circuit 3 may be arranged in any order.
  • the drive unit 30 is electrically connected to, for example, a plurality of pixel circuits 10.
  • the drive unit 30 is positioned, for example, on the second surface F2 side of the substrate 20 .
  • a driving element such as an integrated circuit (IC) or a large-scale integration (LSI) is mounted on the substrate 20 in a chip-on-glass (COG) method. It can be formed by being mounted on the surface F2.
  • the driving unit 30 may be, for example, a circuit board on which driving elements are mounted.
  • the driving unit 30 includes low temperature polysilicon (Low Temperature Poly Silicon) directly formed on the second surface F2 of the substrate 20 by a thin film formation method such as a chemical vapor deposition (CVD) method.
  • CVD chemical vapor deposition
  • a thin film circuit (also referred to as a thin film circuit) including a thin film transistor (TFT) having a semiconductor layer of LTPS) may be used.
  • the drive unit 30 includes, for example, wiring (also referred to as back surface wiring) W2 located on the second surface F2 of the substrate 20 and wiring (also referred to as side surface wiring) W3 located on the side surface F3 of the substrate 20. , are electrically connected to the image display section 300 located on the first surface F1 side of the substrate 20.
  • FIG. Therefore, a plurality of wirings are included in, for example, the display panel 100p.
  • the display panel 100p includes, for example, as shown in FIG. 3, a plurality of image signal lines 4s, a plurality of scanning signal lines (also referred to as gate signal lines) 4g, and a plurality of emission control signal lines 4e. I have.
  • the plurality of scanning signal lines 4g and the plurality of image signal lines 4s are positioned, for example, in a grid pattern.
  • the display panel 100p also includes, for example, a scanning signal line driving section 30g and a light emission control signal line driving section 30e.
  • Each of the plurality of image signal lines 4s sends a signal (also referred to as an image signal) for controlling the degree of light emission to, for example, the first subpixel circuit 1, the second subpixel circuit 2, and the third subpixel circuit 3. can be transmitted.
  • the image signal line 4s is positioned along one column of pixel circuits 10, for example. In the example of FIG. 3, three image signal lines 4s are positioned along one column of pixel circuits 10 .
  • the three image signal lines 4s are, for example, a first image signal line (also referred to as a first image signal line) 4s1, a second image signal line (also referred to as a second image signal line) 4s2, and a third image signal line 4s1.
  • an image signal line 4s3 positioned along the third sub-pixel circuit 3 of one column.
  • the first image signal line 4s1 is electrically connected to each of the plurality of first sub-pixel circuits 1 forming one column
  • the second image signal line 4s2 is It is electrically connected to each of the second sub-pixel circuits 2 forming one column
  • the third image signal line 4s3 is electrically connected to each of the third sub-pixel circuits 3 forming one column.
  • an image signal may be supplied from the drive unit 30 to each of the plurality of image signal lines 4s.
  • the drive unit 30 may supply image signals to the plurality of image signal lines 4s via a selector circuit or the like.
  • one selector circuit is arranged for the pixel circuits 10 of each column, and the image signal supplied from the driving unit 30 to the selector circuit is transferred to the first image signal line 4s1 and the second image signal line 4s1 by the selector circuit.
  • 4s2 and the third image signal line 4s3 may be supplied time-sequentially (line-sequentially).
  • a configuration having, for example, three transfer gate elements is applied to the selector circuit.
  • the selector circuit may be arranged, for example, in an empty area of the image display section 300 on the first surface F1 of the substrate 20, or may be arranged in a frame portion outside the image display section 300.
  • Each of the plurality of scanning signal lines 4g is, for example, a signal (scanning signal ) can be transmitted.
  • One scanning signal line 4g is positioned along one row of pixel circuits 10, for example.
  • the m-th scanning signal line 4g is positioned along the row of the pixel circuit 10 of the m-th row (m is a natural number).
  • a signal line 4g is electrically connected.
  • Scanning signals can be supplied to the plurality of scanning signal lines 4g in a time-sequential manner (line-sequential manner) from a scanning signal line driving section 30g, for example.
  • Various circuits such as a shift register are applied to the scanning signal line driving unit 30g, for example.
  • the scanning signal line driving section 30g is located on the first surface F1 of the substrate 20, for example. In this case, the scanning signal line driving section 30g may be arranged, for example, in an empty area of the image display section 300, or may be arranged in a frame portion outside the image display section 300.
  • the scanning signal line driving section 30g can supply scanning signals to the plurality of scanning signal lines 4g time-sequentially (line-sequentially) in response to signals from the driving section 30, for example.
  • the emission control signal line 4e transmits, for example, a signal for controlling emission timing (also referred to as emission control signal) to each of the first subpixel circuit 1, the second subpixel circuit 2, and the third subpixel circuit 3. be able to.
  • One emission control signal line 4e is positioned along one row of pixel circuits 10, for example.
  • the m-th emission control signal line 4e is positioned along the m-th row (m is a natural number) of the pixel circuits 10 .
  • each of the plurality of first sub-pixel circuits 1, the plurality of second sub-pixel circuits 2, and the plurality of third sub-pixel circuits 3 included in the pixel circuit 10 of the m-th row emits light for the m-th line.
  • a control signal line 4e is electrically connected.
  • the light emission control signal can be supplied to the plurality of light emission control signal lines 4e in time sequence (line sequence) from the light emission control signal line drive unit 30e.
  • Various circuits such as a shift register are applied to the light emission control signal line driving section 30e, for example.
  • the light emission control signal line driving section 30e is located on the first surface F1 of the substrate 20, for example.
  • the light emission control signal line driving section 30e may be arranged, for example, in an empty area of the image display section 300, or may be arranged in a frame portion outside the image display section 300.
  • the light emission control signal line driving section 30e can, for example, respond to a signal from the driving section 30 and supply light emission control signals to the plurality of light emission control signal lines 4e in time sequence (line sequence).
  • FIG. 4 is a circuit diagram showing an example of the pixel circuit 10 according to the first embodiment.
  • the pixel circuit 10 includes, for example, a first sub-pixel circuit 1 and a second sub-pixel circuit 2.
  • the third subpixel circuit 3 has the same configuration as either the first subpixel circuit 1 or the second subpixel circuit 2, for example. Therefore, illustration of the third sub-pixel circuit 3 is omitted for the sake of convenience.
  • the first sub-pixel circuit 1 has, for example, a first light emitting portion (also referred to as a first light emitting portion) 12 and a first setting portion (also referred to as a first setting portion) 13 . Also, the first sub-pixel circuit 1 has, for example, a first light emission control section (also referred to as a first light emission control section) 11 .
  • the first light emitting unit 12 includes, for example, a first light emitting element 12a and a second light emitting element 12b.
  • Each of the first light emitting element 12a and the second light emitting element 12b can emit light of a first color (eg, red light).
  • a first color eg, red light
  • the same light emitting element is applied to the first light emitting element 12a and the second light emitting element 12b.
  • a micro light emitting diode (LED) element or an organic electroluminescence (EL) element is applied for example.
  • the first light emitting element 12a and the second light emitting element 12b for example, a micro LED element or an organic EL element that emits light of a first color is applied.
  • the first light emitting element 12a and the second light emitting element 12b are connected in parallel.
  • the first light emitting element 12a and the second light emitting element 12b are located on an insulating layer arranged on the first surface F1 of the substrate 20, for example.
  • the first light-emitting element 12a and the second light-emitting element 12b are electrically connected to other components of the first sub-pixel circuit 1, for example, via through conductors such as through holes penetrating the insulating layer. .
  • the first light emitting unit 12 has a first power line as a power line on the anode potential side through the first setting unit 13, the first light emission control unit 11, and the first anode potential input line 1dl. Connected to Lvd. More specifically, for example, the positive electrode as the first electrode of each of the first light emitting element 12a and the second light emitting element 12b is connected to the first setting section 13, the first light emission control section 11 and the first anode potential input line. 1dl to the first power supply line Lvd.
  • the first power line Lvd is connected to, for example, a power supply that applies an anode potential to the first power line Lvd.
  • the first light emitting unit 12 is connected to, for example, a second power line Lvs as a power line on the cathode potential side via a first cathode potential input line 1sl. More specifically, for example, the negative electrode as the second electrode of each of the first light emitting element 12a and the second light emitting element 12b is connected to the second power supply line Lvs via the first cathode potential input line 1sl. There is The second power line Lvs is connected to, for example, a power supply that applies a cathode potential to the second power line Lvs.
  • the first light emission control unit 11 can control light emission in the first light emission unit 12, for example. More specifically, the first light emission control unit 11 can control, for example, light emission, non-light emission, and light emission intensity of the first light emitting element 12a and the second light emitting element 12b.
  • the first light emission control unit 11 has, for example, a first transistor 11g, a second transistor 11d, a first capacitive element 11c, and a third transistor 11e.
  • the first transistor 11g functions, for example, as a switch element for inputting an image signal into the first light emission control section 11.
  • a P-channel type thin film transistor (P-channel transistor) or the like is applied to the first transistor 11g.
  • the gate electrode of the first transistor 11g is connected to the scanning signal line 4g.
  • the source electrode of the first transistor 11g is connected to the first image signal line 4s1.
  • the drain electrode of the first transistor 11g is connected to the gate electrode of the second transistor 11d.
  • the first transistor 11g when an ON signal (here, a Low (L) signal) as a scanning signal from the scanning signal line 4g is input to the gate electrode of the first transistor 11g, the first transistor 11g has a source electrode and a drain electrode. It becomes a conducting state in which current can flow between As a result, for example, an image signal from the first image signal line 4s1 is applied to the gate electrode of the second transistor 11d via the first transistor 11g.
  • an ON signal here, a Low (L) signal
  • the second transistor 11d receives, for example, the potential difference between the anode potential Vdd given by the first anode potential input line 1dl and the cathode potential Vss given by the first cathode potential input line 1sl from the first image signal line 4s1. It functions as an element (also referred to as a drive element) that current-drives the first light emitting unit 12 according to the level (potential) of the image signal.
  • the anode potential Vdd applied from the first power supply line Lvd to the first anode potential input line 1dl is, for example, about 3V to 5V.
  • the cathode potential Vss applied from the second power supply line Lvs to the first cathode potential input line 1sl is, for example, about -3V to 0V.
  • the second power line Lvs may be, for example, a grounded ground line.
  • a P-channel transistor, for example, is applied to the second transistor 11d.
  • the source electrode of the second transistor 11d is connected to the first anode potential input line 1dl.
  • the drain electrode of the second transistor 11d is connected to the first cathode potential input line 1sl via the third transistor 11e, the first setting section 13 and the first light emitting section 12.
  • the second transistor 11d becomes conductive so that a current can flow between the source electrode and the drain electrode. state.
  • a driving current can flow from the first anode potential input line 1dl to the first light emitting section 12 via the second transistor 11d, the third transistor 11e, and the first setting section 13.
  • the intensity (luminance) of light emission of the first light emitting unit 12 can be controlled according to the level (potential) of the image signal, for example.
  • the second transistor 11d can control the light emission intensity of the first light emitting section 12, for example. From another point of view, the second transistor 11d can control the light emission intensity of the first light emitting element 12a and the second light emitting element 12b of the first light emitting section 12, for example.
  • the first capacitive element 11c is positioned, for example, on a connection line connecting the gate electrode and the source electrode of the second transistor 11d.
  • the first capacitive element 11c serves as a holding capacitor that holds the potential Vsig of the image signal input to the gate electrode of the second transistor 11d for a period (one frame period) until the next image signal is input (rewritten). Function.
  • the third transistor 11e functions as a switch element for controlling light emission and non-light emission of the first light emitting section 12, for example.
  • the third transistor 11e is located, for example, on a connection line (also referred to as a first drive line) that connects the second transistor 11d and the first light emitting section 12 .
  • a P-channel transistor for example, is applied to the third transistor 11e.
  • the source electrode of the third transistor 11e is connected to the drain electrode of the second transistor 11d. 12 is connected. More specifically, for example, the drain electrode of the third transistor 11e is connected through the first setting portion 13 to the positive electrodes of the first light emitting element 12a and the second light emitting element 12b.
  • the gate electrode of the third transistor 11e is connected to the light emission control signal line 4e.
  • an ON signal here, L signal
  • the third transistor 11e is switched between the source electrode and the drain electrode.
  • a conductive state is established in which a current can flow between them.
  • a driving current flows from the first anode potential input line 1dl to the first light emitting section 12 via the second transistor 11d and the third transistor 11e, and the first light emitting section 12 can emit light.
  • the first setting unit 13 sets, for each of the first light emitting element 12a and the second light emitting element 12b, a state in which light can be emitted (also referred to as a light-emitting state) and a state in which light cannot be emitted (also referred to as a non-light-emitting state). ) can be selectively set to either state.
  • the light-emitting state is, for example, a state in which the light-emitting element can emit light according to the potential difference between the anode potential Vdd of the first power supply line Lvd and the cathode potential Vss of the second power supply line Lvs. To tell.
  • the non-light-emitting state is, for example, a state in which the light-emitting element cannot emit light according to the potential difference between the anode potential Vdd of the first power supply line Lvd and the cathode potential Vss of the second power supply line Lvs.
  • the first setting unit 13 causes the first light emitting element 12a and the second light emitting element 12b to emit light in response to a signal (also referred to as a setting control signal) from a setting control unit 5 configured by various circuits. It can be set to either one of an enabled state and a non-light emitting state.
  • the setting control section 5 can output a setting control signal to the first setting section 13, for example.
  • the setting control section 5 may be a control circuit section included in the driving section 30 .
  • the setting control unit 5 also includes program software stored in the RAM (Random Access Memory) and ROM (Read Only Memory) of the drive element such as an IC (Integrated Circuit) or an LSI (Large Scale Integrated Circuit) included in the drive unit 30. It may be a functional configuration realized by Further, the setting control section 5 may be a functional configuration realized by program software stored in the RAM and ROM of the driving element separate from the driving section 30 . Also, the setting control section 5 may be a control circuit formed on a circuit board separate from the driving section 30 .
  • the display device 100 includes a substrate 20 having a display surface (first surface F1), an anti-display surface (second surface F2) opposite to the display surface, and a side surface F3 connecting the display surface and the anti-display surface.
  • the plurality of pixel circuits 10 are positioned on the display surface side of the substrate 20, and the driving section 30 is positioned on the opposite side of the display surface of the substrate 20.
  • the frame portion (non-display portion) of the display surface can be narrowed or the frame portion can be eliminated.
  • the drive unit 30 may be a drive element such as an IC or LSI, or may be a circuit board such as a flexible printed circuit (FPC) on which the drive element is mounted.
  • the circuit board may be located on the opposite display side of the substrate 20 .
  • the connection electrodes on this circuit board may be connected to the connection terminals on the opposite display surface of the substrate 20 .
  • the first setting unit 13 includes, for example, a fourth transistor 13a as a first switch and a fifth transistor 13b as a second switch.
  • the fourth transistor 13a as the first switch can selectively set the first light emitting element 12a to either the light emitting state or the non-light emitting state.
  • the fourth transistor 13a is connected in series with the first light emitting element 12a.
  • a P-channel transistor for example, is applied to the fourth transistor 13a.
  • the source electrode of the fourth transistor 13a is connected to the drain electrode of the third transistor 11e, and the drain electrode of the fourth transistor 13a is connected to the positive electrode of the first light emitting element 12a.
  • the gate electrode of the fourth transistor 13a is connected to the setting control section 5 via a signal line (also referred to as a first setting control signal line) SL1.
  • the setting control section 5 can output the first setting control signal Se1 to the gate electrode of the fourth transistor 13a, for example.
  • the setting control unit 5 selects, for example, one of the first signal (L signal here) and the second signal (High (H) signal here) as the first setting control signal Se1.
  • the first signal is an ON signal that makes the transistor gate-drain conductive
  • the second signal is an OFF signal that makes the transistor gate-drain non-conductive.
  • the first signal is a signal for setting the light-emitting element to a light-emitting state
  • the second signal is a signal for setting the light-emitting element to a non-light-emitting state.
  • the fourth transistor 13a when the L signal, which is the first signal, is input to the gate electrode of the fourth transistor 13a as the first setting control signal Se1 from the setting control unit 5, the fourth transistor 13a is placed between the source electrode and the drain electrode. It becomes a conductive state in which current can flow. As a result, for example, the first light emitting element 12a is set to a light emitting state. Further, for example, when the H signal, which is the second signal, is input to the gate electrode of the fourth transistor 13a as the first setting control signal Se1 from the setting control unit 5, the fourth transistor 13a operates with the source electrode and the drain electrode. It becomes a non-conducting state in which current cannot flow during Thereby, for example, the first light emitting element 12a is set to a non-light emitting state.
  • the fifth transistor 13b as a second switch can selectively set the second light emitting element 12b to either a light emitting state or a non-light emitting state.
  • the fifth transistor 13b for example, is connected in series with the second light emitting element 12b.
  • a P-channel transistor for example, is applied to the fifth transistor 13b.
  • the source electrode of the fifth transistor 13b is connected to the drain electrode of the third transistor 11e, and the drain electrode of the fifth transistor 13b is connected to the positive electrode of the second light emitting element 12b.
  • the gate electrode of the fifth transistor 13b is connected to the setting control section 5 via a signal line (also referred to as a second setting control signal line) SL2.
  • the setting control section 5 can output the second setting control signal Se2 to the gate electrode of the fifth transistor 13b, for example.
  • the setting control section 5 can selectively output either one of the L signal as the first signal and the H signal as the second signal as the second setting control signal Se2.
  • the fifth transistor 13b when the L signal, which is the first signal, is input to the gate electrode of the fifth transistor 13b as the second setting control signal Se2 from the setting control unit 5, the fifth transistor 13b is placed between the source electrode and the drain electrode. It becomes a conductive state in which current can flow. As a result, for example, the second light emitting element 12b is set to a light emitting state. Further, for example, when the H signal, which is the second signal as the second setting control signal Se2 from the setting control unit 5, is input to the gate electrode of the fifth transistor 13b, the fifth transistor 13b operates with the source electrode and the drain electrode. It becomes a non-conducting state in which current cannot flow during Thereby, for example, the second light emitting element 12b is set to a non-light emitting state.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch. Both the first light emitting element 12a and the second light emitting element 12b can be set to the light emitting state.
  • the fourth transistor 13a as the first switch may be arranged on the negative electrode side of the first light emitting element 12a.
  • the positive electrode of the first light emitting element 12a is connected to the drain electrode of the third transistor 11e
  • the negative electrode of the first light emitting element 12a is connected to the fourth transistor 13a as the first switch and the first transistor 13a. It is connected to the second power supply line Lvs via the cathode potential input line 1sl.
  • the negative electrode of the first light emitting element 12a is connected to the source electrode of the fourth transistor 13a
  • the drain electrode of the fourth transistor 13a is connected to the second cathode potential input line 1sl via the first cathode potential input line 1sl.
  • the fifth transistor 13b as the second switch may be arranged on the negative electrode side of the second light emitting element 12b.
  • the positive electrode of the second light emitting element 12b is connected to the drain electrode of the third transistor 11e
  • the negative electrode of the second light emitting element 12b is connected to the fifth transistor 13b as the second switch and the first transistor 13b. It is connected to the second power supply line Lvs via the cathode potential input line 1sl.
  • the negative electrode of the second light emitting element 12b is connected to the source electrode of the fifth transistor 13b, and the drain electrode of the fifth transistor 13b is connected to the second cathode potential input line 1sl via the first cathode potential input line 1sl. It is connected to the power line Lvs.
  • the second sub-pixel circuit 2 has, for example, a second light emitting portion (also referred to as a second light emitting portion) 22 and a second setting portion (also referred to as a second setting portion) 23 .
  • the second sub-pixel circuit 2 also has a second light emission control section (also referred to as a second light emission control section) 21, for example.
  • the second light emitting section 22 includes, for example, a third light emitting element 22a and a fourth light emitting element 22b.
  • Each of the third light emitting element 22a and the fourth light emitting element 22b can emit second color light (eg, green light or blue light).
  • the same light emitting element is applied to the third light emitting element 22a and the fourth light emitting element 22b.
  • a micro LED element or an organic EL element is applied to the third light emitting element 22a and the fourth light emitting element 22b. More specifically, for the third light emitting element 22a and the fourth light emitting element 22b, for example, a micro LED element or an EL element that emits light of the second color is applied.
  • the third light emitting element 22a and the fourth light emitting element 22b are connected in parallel.
  • the third light emitting element 22a and the fourth light emitting element 22b are located on an insulating layer arranged on the first surface F1 of the substrate 20, for example.
  • the third light-emitting element 22a and the fourth light-emitting element 22b are electrically connected to other components of the second sub-pixel circuit 2, for example, through through conductors such as through holes penetrating the insulating layer.
  • the second light emitting section 22 is connected to the first power line Lvd via the second setting section 23, the second light emission control section 21 and the second anode potential input line 2dl, for example.
  • the positive electrode as the first electrode of each of the third light emitting element 22a and the fourth light emitting element 22b is connected to the second setting section 23, the second light emission control section 21 and the second anode potential input line. 2dl to the first power supply line Lvd.
  • the second light emitting section 22 is connected to the second power supply line Lvs via the second cathode potential input line 2sl, for example.
  • the negative electrodes as the second electrodes of the third light emitting element 22a and the fourth light emitting element 22b are connected to the second power supply line Lvs through the second cathode potential input line 2sl.
  • the second light emission control section 21 can control light emission in the second light emitting section 22, for example. More specifically, the second light emission control unit 21 can control, for example, light emission, non-light emission, and light emission intensity of the third light emitting element 22a and the fourth light emitting element 22b.
  • the second light emission control section 21 has, for example, the same configuration as the first light emission control section 11 .
  • the second light emission control section 21 has, for example, a sixth transistor 21g, a seventh transistor 21d, a second capacitive element 21c, and an eighth transistor 21e.
  • the sixth transistor 21g functions, for example, as a switch element for inputting an image signal into the second emission control section 21.
  • a P-channel transistor for example, is applied to the sixth transistor 21g.
  • the gate electrode of the sixth transistor 21g is connected to the scanning signal line 4g.
  • the source electrode of the sixth transistor 21g is connected to the second image signal line 4s2.
  • the drain electrode of the sixth transistor 21g is connected to the gate electrode of the seventh transistor 21d.
  • an on-signal here, L signal
  • the sixth transistor 21g is provided between the source electrode and the drain electrode. It becomes a conductive state through which current can flow.
  • the image signal from the second image signal line 4s2 is applied to the gate electrode of the seventh transistor 21d via the sixth transistor 21g.
  • the seventh transistor 21d receives, for example, the potential difference between the anode potential Vdd given by the second anode potential input line 2dl and the cathode potential Vss given by the second cathode potential input line 2sl from the second image signal line 4s2. It functions as an element (driving element) that current-drives the second light emitting unit 22 according to the level (potential) of the image signal.
  • the anode potential Vdd applied from the first power supply line Lvd to the second anode potential input line 2dl is, for example, about 3V to 5V.
  • the cathode potential Vss applied from the second power supply line Lvs to the second cathode potential input line 2sl is, for example, about -3V to 0V.
  • a P-channel transistor for example, is applied to the seventh transistor 21d.
  • the source electrode of the seventh transistor 21d is connected to the second anode potential input line 2dl.
  • the drain electrode of the seventh transistor 21d is connected to the second cathode potential input line 2sl via the eighth transistor 21e, the second setting section 23 and the second light emitting section 22.
  • the seventh transistor 21d becomes conductive so that a current can flow between the source electrode and the drain electrode. state.
  • a driving current can flow from the second anode potential input line 2dl to the second light emitting section 22 via the seventh transistor 21d, the eighth transistor 21e, and the second setting section .
  • the intensity (luminance) of light emission of the second light emitting unit 22 can be controlled, for example, according to the level (potential) of the image signal.
  • the seventh transistor 21d can control the light emission intensity of the second light emitting section 22, for example. From another point of view, the seventh transistor 21d can control the light emission intensity of the third light emitting element 22a and the fourth light emitting element 22b of the second light emitting section 22, for example.
  • the second capacitive element 21c is positioned, for example, on a connection line connecting the gate electrode and the source electrode of the seventh transistor 21d.
  • the second capacitive element 21c serves as a holding capacitor that holds the potential Vsig of the image signal input to the gate electrode of the seventh transistor 21d for a period (a period of one frame) until the next image signal is input (rewritten). Function.
  • the eighth transistor 21 e functions, for example, as a switch element for controlling light emission and non-light emission of the second light emitting section 22 .
  • the eighth transistor 21e is located, for example, on a connection line (also referred to as a second drive line) that connects the seventh transistor 21d and the second light emitting section 22 .
  • a P-channel transistor for example, is applied to the eighth transistor 21e.
  • the source electrode of the eighth transistor 21e is connected to the drain electrode of the seventh transistor 21d, and the drain electrode of the eighth transistor 21e is connected to the second light emitting unit via the second setting unit 23. 22 is connected.
  • the drain electrode of the eighth transistor 21e is connected to the positive electrodes of the third light emitting element 22a and the fourth light emitting element 22b via the second setting portion 23, respectively.
  • the gate electrode of the eighth transistor 21e is connected to the light emission control signal line 4e.
  • an ON signal here, L signal
  • the eighth transistor 21e is switched between the source electrode and the drain electrode.
  • a conductive state is established in which a current can flow between them.
  • a driving current flows from the second anode potential input line 2dl to the second light emitting section 22 via the seventh transistor 21d and the eighth transistor 21e, and the second light emitting section 22 can emit light.
  • the second setting unit 23 can selectively set each of the third light emitting element 22a and the fourth light emitting element 22b to either a light emitting state or a non-light emitting state.
  • the second setting unit 23 switches each of the third light emitting element 22a and the fourth light emitting element 22b to either a light emitting state or a non-light emitting state according to a signal (setting control signal) from the setting control unit 5, for example. can be selectively set to either state.
  • the setting control section 5 can output a setting control signal to the second setting section 23, for example.
  • the second setting unit 23 includes, for example, a ninth transistor 23a as a third switch and a tenth transistor 23b as a fourth switch.
  • the ninth transistor 23a as the third switch can, for example, selectively set the third light emitting element 22a to either a light emitting state or a non-light emitting state.
  • the ninth transistor 23a for example, is connected in series with the third light emitting element 22a.
  • a P-channel transistor for example, is applied to the ninth transistor 23a.
  • the source electrode of the ninth transistor 23a is connected to the drain electrode of the eighth transistor 21e, and the drain electrode of the ninth transistor 23a is connected to the positive electrode of the third light emitting element 22a.
  • the gate electrode of the ninth transistor 23a is connected to the setting control section 5 via a signal line (also referred to as a third setting control signal line) SL3.
  • the setting control section 5 can, for example, output the third setting control signal Se3 to the gate electrode of the ninth transistor 23a.
  • the setting control section 5 can selectively output either one of the L signal as the first signal and the H signal as the second signal as the third setting control signal Se3.
  • the ninth transistor 23a when the L signal, which is the first signal, is input to the gate electrode of the ninth transistor 23a as the third setting control signal Se3 from the setting control unit 5, the ninth transistor 23a is placed between the source electrode and the drain electrode. It becomes a conductive state in which current can flow. As a result, for example, the third light emitting element 22a is set to a light emitting state. Further, for example, when the H signal, which is the second signal, is input to the gate electrode of the ninth transistor 23a as the third setting control signal Se3 from the setting control unit 5, the ninth transistor 23a operates with the source electrode and the drain electrode. It becomes a non-conducting state in which current cannot flow during Thereby, for example, the third light emitting element 22a is set to a non-light emitting state.
  • the tenth transistor 23b as the fourth switch can selectively set the fourth light emitting element 22b to either a light emitting state or a non-light emitting state.
  • the tenth transistor 23b for example, is connected in series with the fourth light emitting element 22b.
  • a P-channel transistor for example, is applied to the tenth transistor 23b.
  • the source electrode of the tenth transistor 23b is connected to the drain electrode of the eighth transistor 21e, and the drain electrode of the tenth transistor 23b is connected to the positive electrode of the fourth light emitting element 22b.
  • the gate electrode of the tenth transistor 23b is connected to the setting control section 5 via a signal line (also referred to as a fourth setting control signal line) SL4.
  • the setting control section 5 can output the fourth setting control signal Se4 to the gate electrode of the tenth transistor 23b, for example.
  • the setting control section 5 can selectively output either one of the L signal as the first signal and the H signal as the second signal as the fourth setting control signal Se4.
  • the tenth transistor 23b when the L signal, which is the first signal, is input to the gate electrode of the tenth transistor 23b as the fourth setting control signal Se4 from the setting control unit 5, the tenth transistor 23b is placed between the source electrode and the drain electrode. It becomes a conductive state in which current can flow. As a result, for example, the fourth light emitting element 22b is set to a light emitting state. Further, for example, when the H signal, which is the second signal as the fourth setting control signal Se4 from the setting control unit 5, is input to the gate electrode of the tenth transistor 23b, the tenth transistor 23b is configured to have a source electrode and a drain electrode. It becomes a non-conducting state in which current cannot flow during Thereby, for example, the fourth light emitting element 22b is set to a non-light emitting state.
  • the second setting unit 23 selectively turns on either one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch. By doing so, either one of the third light emitting element 22a and the fourth light emitting element 22b can be selectively set to a light emitting state.
  • the second setting unit 23 selects one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch. Either one of the third light-emitting element 22a and the fourth light-emitting element 22b can be selectively set to the non-light-emitting state.
  • the ninth transistor 23a as the third switch may be arranged on the negative electrode side of the third light emitting element 22a.
  • the positive electrode of the third light emitting element 22a is connected to the drain electrode of the eighth transistor 21e
  • the negative electrode of the third light emitting element 22a is connected to the ninth transistor 23a and the second transistor 23a as the third switch. It is connected to the second power supply line Lvs through the cathode potential input line 2sl.
  • the negative electrode of the third light emitting element 22a is connected to the source electrode of the ninth transistor 23a
  • the drain electrode of the ninth transistor 23a is connected to the second cathode potential input line 2sl via the second cathode potential input line 2sl.
  • the tenth transistor 23b as the fourth switch may be arranged on the negative electrode side of the fourth light emitting element 22b.
  • the positive electrode of the fourth light emitting element 22b is connected to the drain electrode of the eighth transistor 21e
  • the negative electrode of the fourth light emitting element 22b is connected to the tenth transistor 23b and the second transistor 23b as the fourth switch. It is connected to the second power supply line Lvs through the cathode potential input line 2sl.
  • the negative electrode of the fourth light emitting element 22b is connected to the source electrode of the tenth transistor 23b, and the drain electrode of the tenth transistor 23b is connected to the second cathode potential input line 2sl via the second cathode potential input line 2sl. It is connected to the power line Lvs.
  • FIG. 5 is a block diagram schematically showing an example of the configuration of the setting control section 5.
  • the setting control section 5 has, for example, a plurality of signal output circuits 51 and a combination circuit 52 .
  • the multiple signal output circuits 51 include, for example, a first signal output circuit (also referred to as a first signal output circuit) 511 and a second signal output circuit (also referred to as a second signal output circuit) 512 .
  • Each signal output circuit 51 can, for example, selectively output one of the L signal, which is the first signal, and the H signal, which is the second signal, as the switching signal Si.
  • the first signal output circuit 511 selectively outputs one of the L signal that is the first signal and the H signal that is the second signal as the first switching signal (also referred to as the first switching signal) Si0.
  • the second signal output circuit 512 selectively outputs one of the L signal that is the first signal and the H signal that is the second signal as a second switching signal (also referred to as a second switching signal) Si1. be able to.
  • Each signal output circuit 51 includes, for example, a flip-flop circuit, a latch circuit, or the like that can switch the switching signal Si to one of the L signal and the H signal and retain that state. circuit), or a circuit (also referred to as a fuse circuit) in which the switching signal Si switches between an L signal and an H signal in response to disconnection of a portion of the wiring.
  • FIG. 6 is a circuit diagram showing a first example of the signal output circuit 51.
  • each of the plurality of signal output circuits 51 may be applied with, for example, a holding circuit.
  • the holding circuit as the signal output circuit 51 is, for example, once input (written) with a signal (also referred to as a setting signal) as data for setting the state, thereby outputting an L signal and an H signal as the switching signal Si. It is set to a state in which one of them continues to be output.
  • the image signal line 4s is used as a signal line (also referred to as a setting signal write signal line) for inputting (writing) a setting signal to each signal output circuit 51, and the scanning signal line 4g is used for each signal output.
  • the circuit 51 is used as a signal line (also referred to as a specified signal input signal line) for inputting a signal (also referred to as a specified signal) that specifies the timing of inputting (writing) a setting signal to the circuit 51 .
  • one scanning signal line 4g may be connected to the first signal output circuit 511 and to the second signal output circuit 512 via a NOT circuit.
  • a first timing at which a setting signal is input (written) from the image signal line 4s to the holding circuit as the first signal output circuit 511 by one scanning signal line 4g, and the image signal line A second timing at which the setting signal is input (written) to the holding circuit as the second signal output circuit 512 from 4s can be specified in time sequence.
  • the L signal as the designation signal from the scanning signal line 4g is input to the holding circuit as the first signal output circuit 511, and the L signal as the designation signal from the scanning signal line 4g is a signal (non-designated signal) in the NOT circuit. is converted into an H signal (also referred to as a designated signal) and input to a holding circuit as a second signal output circuit 512 .
  • H signal also referred to as a designated signal
  • a setting signal may be input (written) to the holding circuit as the first signal output circuit 511 from the line 4s.
  • the designated signal may be, for example, an H signal.
  • the L signal or H signal as the setting signal is input (written) from the image signal line 4s at the timing when the designated signal is input from the scanning signal line 4g. .
  • the L signal or H signal as the setting signal is input (written) from the image signal line 4s at the timing when the designated signal is input from the scanning signal line 4g. done.
  • each of the plurality of pixel circuits 10 has the setting control unit 5
  • the first image signal line 4s1 connected to the first subpixel circuit 1 the second subpixel
  • Each of the second image signal line 4s2 connected to the circuit 2 and the third image signal line 4s3 connected to the third subpixel circuit 3 can be used as a setting signal write signal line.
  • the scanning signal line 4g connected to the first subpixel circuit 1, the second subpixel circuit 2 and the third subpixel circuit 3 can be used as the designated signal input signal line.
  • FIG. 7 is a circuit diagram showing a second example of the signal output circuit 51.
  • a fuse circuit for example, is applied to each of the plurality of signal output circuits 51 .
  • the fuse circuit as the signal output circuit 51 has, for example, a first circuit section 51C1, a second circuit section 51C2, a signal input section 51I, and a signal output section 51U.
  • the signal input section 51I is a section to which a signal is input from the outside of the signal output circuit 51 .
  • a signal is input to the signal input unit 51I from the drive unit 30 via a predetermined wiring, for example.
  • CMOS NOT circuit as an inversion logic circuit is applied to the first circuit section 51C1.
  • a CMOS NOT circuit for example, a P-channel transistor and an N-channel transistor are connected in series between a positive power supply line applying a positive potential VGH and a negative power supply line applying a negative potential VGL. ing.
  • the negative potential VGL may be, for example, a reference potential (GND) or 0 volts.
  • the source electrode of the P-channel transistor is connected to the positive power supply line
  • the drain electrode of the P-channel transistor is connected to the drain electrode of the N-channel transistor
  • the source electrode of the N-channel transistor is connected to the negative power line.
  • the portion where the gate electrode of the P-channel transistor and the gate electrode of the N-channel transistor are connected is the input portion (also referred to as the first input portion).
  • a portion connected to the drain electrode of the transistor is an output portion (also referred to as a first output portion).
  • This CMOS type NOT circuit can invert the logic level of the voltage of the signal input to the first input section and output the signal from the first output section.
  • a first input section of the CMOS NOT circuit is connected to the signal input section 51I.
  • the first circuit section 51C1 when the L signal is input from the signal input section 51I to the first input section, the first circuit section 51C1 outputs the H signal from the first output section and outputs the H signal from the signal input section 51I to the first input section.
  • an L signal can be output from the first output section.
  • the first circuit section 51C1 also includes a specific wiring portion (also referred to as a specific wiring portion) 51P on the wiring that connects the source electrode of the N-channel transistor and the negative power supply line, for example.
  • each signal output circuit 51 includes a specific wiring portion 51P.
  • the specific wiring portion 51P is a portion to be cut, which will be described later.
  • the specific wiring portion 51P is located on the insulating layer arranged on the first surface F1 of the substrate 20, the specific wiring portion 51P is fused by laser light irradiation, mechanically cut using a grinding device, or etched. It can be easily cleaved, such as by chemical cleavage using, for example. That is, the specific wiring portion 51P is a portion that can be fixed to either the conducting state or the non-conducting state (also referred to as the conducting/non-conducting fixed selection portion).
  • the second circuit section 51C2 has, for example, a buffer circuit section 51B having two cascaded NOT gates N1 and N2, and a wiring section 51W connected in parallel with the buffer circuit section 51B.
  • the second circuit section 51C2 includes, for example, an input section (also referred to as a second input section) connected to the first output section of the first circuit section 51C1 and an output section (also referred to as a second input section) connected to the signal output section 51U. (also referred to as a second output section).
  • the buffer circuit portion 51B can stabilize and correct the voltage level of the signal input from the first output portion to the second input portion of the first circuit portion 51C1 and output the same.
  • the second circuit unit 51C2 when an L signal is input from the first circuit unit 51C1 to the second input unit, the second circuit unit 51C2 outputs a stabilized and corrected L signal from the second output unit, When an H signal is input to the second input from the second output, a stabilized and corrected H signal can be output from the second output.
  • the signal output circuit 51 As the signal output circuit 51 having the above configuration, it is assumed that an L signal is input to the signal input section 51I, for example. In this case, the first circuit section 51C1 inverts the L signal and outputs the H signal, and the second circuit section 51C2 outputs the stabilized and corrected H signal. As a result, the signal output unit 51U outputs the H signal as the switching signal Si to the combinational circuit 52 . Also, in the fuse circuit as the signal output circuit 51 having the above configuration, it is assumed that an H signal is input to the signal input section 51I, for example. In this case, the first circuit section 51C1 inverts the H signal and outputs the L signal, and the second circuit section 51C2 outputs the stabilized and corrected L signal. As a result, the signal output section 51U outputs an L signal as the switching signal Si to the combinational circuit 52 .
  • the relationship between the signal input to the signal input section 51I and the signal output from the signal output section 51U is switched depending on whether or not the specific wiring portion 51P is disconnected. .
  • the fuse circuit as the signal output circuit 51 is in a state in which the specific wiring portion 51P is not disconnected (also referred to as a non-disconnected state)
  • the signal output portion 51U is switched to the signal output portion 51U.
  • the H signal is input to the signal input section 51I
  • the L signal is output from the signal output section 51U.
  • the fuse circuit as the signal output circuit 51 is in a state in which the specific wiring portion 51P is disconnected (also referred to as a disconnected state), when an L signal is input to the signal input portion 51I, the signal output portion Even if the H signal is output from 51U and then the H signal is input to the signal input section 51I, the signal output from the signal output section 51U does not change. Therefore, for example, if the fuse circuit as the signal output circuit 51 is in a cut state, once an L signal is input to the signal input section 51I and an H signal is output from the signal output section 51U, Even if the H signal is input to the signal input section 51I, the signal output section 51U continues to output the H signal. At this time, for example, the signal output circuit 51 plays a role of storing the state in which the second circuit section 51C2 continues to output the H signal from the signal output section 51U.
  • the relationship between the input and the output of the fuse circuit which changes depending on whether or not the specific wiring portion 51P is disconnected, is used to switch the switching signal Si output from the fuse circuit as the signal output circuit 51 to L. can be switched between the signal and the H signal.
  • the switching signal Si output from the signal output section 51U becomes the H signal.
  • the signal is output.
  • the switching signal Si output from the unit 51U becomes an L signal.
  • an L signal is input from the fuse circuit as the signal output circuit 51 in the uncut state to the combination circuit 52 as the switching signal Si.
  • the switching signal Si output from the signal output section 51U is changed to H signal.
  • the signal is output.
  • the switching signal Si output from the unit 51U is maintained at the H signal.
  • an H signal is input from the fuse circuit as the signal output circuit 51 in the disconnected state to the combination circuit 52 as the switching signal Si.
  • the fuse circuit as the signal output circuit 51 changes the switching signal Si output to the combinational circuit 52 from the L signal of the first potential in response to disconnection of the specific wiring portion 51P. It can be set to the H signal of the second potential. If such a configuration is adopted, for example, the circuit scale of the signal output circuit 51 is less likely to increase.
  • the combination circuit 52 can output a setting control signal according to a plurality of switching signals Si input from the plurality of signal output circuits 51, for example.
  • the combination circuit 52 outputs the first setting control signal Se1, the second setting control signal Se1, and the second setting control signal Se1 according to the combination of the L signal and the H signal as the switching signals Si input from the plurality of signal output circuits 51, for example.
  • an L signal that is the first signal or an H signal that is the second signal can be output.
  • FIG. 8 is a truth table showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combinational circuit 52 receives, for example, the inputs of the first switching signal Si0 and the second switching signal Si1, the first setting control signal Se1, the second setting control signal Se2, the third setting control signal Se3, and the fourth setting control signal.
  • Various logic outputs are executed so that the output of the signal Se4 has the relationship shown in FIG. For example, as shown in FIG.
  • the L signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input to the combination circuit 52, the L signal as the first setting control signal Se1 is input.
  • An H signal is output.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 selectively sets the third light emitting element 22a to a light emitting state by turning on the ninth transistor 23a as the third switch, and the tenth transistor 23a as the fourth switch.
  • the fourth light emitting element 22b is selectively set to a non-light emitting state.
  • the first light emitting element 12a, the second light emitting element 12b, and the third light emitting element 22a are set to the light emitting state
  • the fourth light emitting element 22b is set to the non-light emitting state.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 selectively sets the third light-emitting element 22a to a non-light-emitting state by turning off the ninth transistor 23a as the third switch, thereby selectively setting the third transistor 23a as the fourth switch to the non-light-emitting state.
  • the fourth light emitting element 22b is selectively set to a light emitting state.
  • the first light emitting element 12a, the second light emitting element 12b, and the fourth light emitting element 22b are set to the light emitting state
  • the third light emitting element 22a is set to the non-light emitting state.
  • the H signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input to the combinational circuit 52, L signal as the first signal, H signal as the second signal as the second setting control signal Se2, L signal as the first signal as the third setting control signal Se3, and the second signal as the fourth setting control signal Se4 An H signal is output.
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the light-emitting state
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the non-light-emitting state.
  • the H signal as the first switching signal Si0 and the H signal as the second switching signal Si1 are input to the combinational circuit 52, the H signal as the first setting control signal Se1 is input.
  • H signal as the second signal, L signal as the first signal as the second setting control signal Se2, H signal as the second signal as the third setting control signal Se3, and the first signal as the fourth setting control signal Se4 An L signal is output.
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the light-emitting state
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the non-light-emitting state.
  • the form of connection between the first light emitting element 12a and the second light emitting element 12b is a parallel connection in which the first light emitting element 12a and the second light emitting element 12b are connected in parallel.
  • the connection form of the third light emitting element 22a and the fourth light emitting element 22b is parallel connection as a form in which the third light emitting element 22a and the fourth light emitting element 22b are connected in parallel.
  • the connection form of the first light emitting element 12a and the second light emitting element 12b and the connection form of the third light emitting element 22a and the fourth light emitting element 22b are connected in parallel. (also referred to as a first connection type same state).
  • the pixel circuit 10 sets both the first light emitting element 12a and the second light emitting element 12b to the light emitting state by the first setting unit 13, and sets the third light emitting element 22a and the fourth light emitting element 22b by the second setting unit 23. Either one of the light emitting elements 22b can be selectively set to a light emitting state.
  • the pixel circuit 10 sets the light emitting states of the first light emitting element 12a and the second light emitting element 12b by the first setting unit 13 so that both of the light emitting elements are in the light emitting state (first light emitting element 12b). Also referred to as both light emission setting and both light emission setting).
  • the pixel circuit 10 sets the light emitting states of the third light emitting element 22a and the fourth light emitting element 22b by the second setting unit 23 to selectively set one of the light emitting elements to a light emitting state (second light emitting element 22b). Also referred to as two-emission setting and one-side emission setting).
  • the pixel circuit 10 can set the light emission states of the first light emitting element 12a and the second light emitting element 12b by the first setting unit 13, and the third light emitting element 22a and the fourth light emission state by the second setting unit 23.
  • the setting mode of the light emission state of the element 22b is made different between a first light emission setting in which both light emitting elements are enabled to emit light and a second light emission setting in which one light emitting element is selectively enabled to emit light. It has a mode for setting the number of flashes.
  • the setting of the number of emitted light corresponds to, for example, the setting of the number of light emitting elements set in the light emitting state in each of the first subpixel circuit 1 and the second subpixel circuit 2 .
  • setting the number of light emission in the first subpixel circuit 1 corresponds to setting the number of light emitting elements set in the light emitting state in the first subpixel circuit 1 , and setting the number of light emitting elements in the second subpixel circuit 2 to emit light.
  • the setting of the number corresponds to the setting of the number of light-emitting elements set in the light-emitting state in the second sub-pixel circuit 2 .
  • the modes for setting the number of emitted light include a mode (same state) in which the number of emitted light is set and a mode (different state) in which the number of emitted light is set differently.
  • the mode for setting the number of emitted light will be simply referred to as the set mode, and the mode in which the number of emitted light is set (different state) will also be referred to as the different state of the number of emitted light or the different mode of the number of emitted light.
  • the light emission number difference state includes, for example, the setting mode of the light emission states of the first light emitting element 12a and the second light emitting element 12b by the first setting unit 13, and the setting mode of the light emission state by the second setting unit 23.
  • a first light emitting setting in which both light emitting elements are in a light emitting state and a second light emitting setting in which one light emitting element is selectively in a light emitting state are selected.
  • both the parallel-connected first light-emitting element 12a and the second light-emitting element 12b are enabled to emit light
  • the parallel-connected third light-emitting element 22a and the fourth light-emitting element 22b A setting mode in which one of the light emitting elements is selectively enabled to emit light is referred to as a standard normal setting mode (also referred to as a normal setting mode).
  • the setting mode in the pixel circuit 10 refers to, for example, the method of setting the light-emitting state in the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b in the pixel circuit 10.
  • the pixel circuit 10 has a first same connection state and a first emission number difference mode as a normal setting mode.
  • the first emission number difference mode for example, both the first light emitting element 12a and the second light emitting element 12b connected in parallel are enabled to emit light, and the third light emitting element 22a and the fourth light emitting element 22a connected in parallel are
  • the first light emitting element 12a and the second light emitting element 12b connected in parallel are selectively caused to emit light
  • the first light emitting element 12a and the second light emitting element 12a and the second light emitting element 12b Assume that the forward voltage (also referred to as 1A forward voltage) Vf1a applied to the first light emitting element 12a or the second light emitting element 12b increases due to at least one of the characteristics of the element 12b and the usage conditions related to light emission.
  • the first A forward voltage Vf1a can become large.
  • the forward voltage applied to the third light emitting element 22a or the fourth light emitting element 22b (2A forward voltage A mode is conceivable in which the first A forward voltage Vf1a is greater than the direction voltage Vf2a.
  • the 1A forward voltage Vf1a occupying the potential difference (Vdd ⁇ Vss) between the anode potential Vdd and the cathode potential Vss increases, the voltage between the drain electrode and the source electrode of the second transistor 11d is increased. The voltage (drain-source voltage) Vds is reduced.
  • the conditions for driving the second transistor 11d in the saturation region become severe. That is, it becomes difficult to drive the second transistor 11d in the saturation region. Further, for example, in the first sub-pixel circuit 1, even if the saturation operating voltage of the second transistor 11d is large, the potential difference (Vdd-Vss) decreases due to the voltage drop of the anode potential Vdd according to the distance from the power supply. Therefore, the conditions for driving the second transistor 11d in the saturation region become severe.
  • the saturation operating voltage of the second transistor 11d can become large, for example, when the distance (also called channel length) between the drain electrode and the source electrode in the second transistor 11d is long.
  • both the first light emitting element 12a and the second light emitting element 12b connected in parallel are set to the light emitting state by the above-described normal setting mode. are set, and both the first light emitting element 12a and the second light emitting element 12b are caused to emit light.
  • the first light emitting element 12a and the second light emitting element 12b Since the drive current flowing through each of the second light emitting elements 12b is about half, the forward voltage applied to each of the first light emitting element 12a and the second light emitting element 12b can be reduced. At this time, for example, among the potential difference (Vdd ⁇ Vss), the drain-source voltage Vds in the second transistor 11d of the first light emission control section 11 can become large.
  • the first light emitting element 12a or the second light emitting element 12b connected in parallel is selectively caused to emit light
  • the first light emitting element 12a and the second light emitting element 12b It is assumed that the drive current (also referred to as the first A current) flowing through the first light emitting element 12a or the second light emitting element 12b is increased due to at least one of the characteristics of and usage conditions related to light emission.
  • the drive current flowing through the first light emitting element 12a or the second light emitting element 12b can become large.
  • the driving current also referred to as the second A current
  • the 1st A current is about twice as large as in the case of FIG.
  • the first light emitting element 12a and the second light emitting element 12b are likely to deteriorate over time due to heat generation or the like even if the internal resistance value is large.
  • both the first light emitting element 12a and the second light emitting element 12b connected in parallel in the first subpixel circuit 1 are enabled to emit light by the normal setting mode described above. are set, and both the first light emitting element 12a and the second light emitting element 12b are caused to emit light.
  • the first light emitting element 12a and the second light emitting element 12b are caused to emit light.
  • the first light emitting element 12a and the second light emitting element 12b The current flowing through each of the second light emitting elements 12b can be approximately halved.
  • deterioration over time of the first light emitting element 12a or the second light emitting element 12b is less likely to occur, and the image quality of the display device 100 can be improved.
  • the third light emitting element 22a and the fourth light emitting element 22b connected in parallel are caused to emit light
  • the third light emitting element 22a and the fourth light emitting element 22b It is assumed that the drive current (also referred to as the second B current) flowing in each of the third light emitting element 22a and the fourth light emitting element 22b is reduced due to at least one of the characteristics and usage conditions related to light emission.
  • the second B current can be small.
  • the driving current flowing in the first light emitting element 12a and the second light emitting element 12b (also referred to as the first B current) is higher than the second B current.
  • a mode in which the current is reduced to about 1/2 is conceivable.
  • the display device 100 may have a defect in which the accuracy of luminance gradation is lowered (also referred to as luminance gradation accuracy failure).
  • one of the third light emitting element 22a and the fourth light emitting element 22b connected in parallel is selectively switched by the normal setting mode described above. , and selectively emits light from one of the third light emitting element 22a and the fourth light emitting element 22b.
  • the third light emitting element 22a or the fourth light emitting element 22b can approximately double the current through the As a result, for example, by changing the emission intensity of the third light emitting element 22a or the fourth light emitting element 22b, the gradation of the emission luminance of the second sub-pixel circuit 2 can be easily finely adjusted. Therefore, for example, the image quality of the display device 100 is less likely to deteriorate.
  • the A first connection configuration same state and a first light emission number different mode as a normal setting mode are adopted according to at least one of the characteristics and the usage conditions of the light emitting elements.
  • the performance of the display device 100 can be improved.
  • the setting mode for the light emitting state of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is the normal setting mode. More specifically, for example, in the pixel circuit 10, both the parallel-connected first light-emitting element 12a and the second light-emitting element 12b are enabled to emit light, and the parallel-connected third light-emitting element 22a and the fourth light-emitting element A normal setting mode is employed in which one of the light emitting elements 22b is selectively brought into a light emitting state.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 selectively brings one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch into a conductive state, thereby enabling the third light emission. Either one of the element 22a and the fourth light emitting element 22b is selectively set to a light emitting state.
  • the element characteristics and The performance of the display device 100 can be improved by adopting the first same connection state and the first different light emission number mode according to at least one of the usage conditions of the light emitting elements.
  • the pattern 1 is adopted so that the first light emitting element 12a, the second light emitting element 12b, and the third light emitting element 12b
  • the setting mode of the light emitting state of the light emitting element 22a and the fourth light emitting element 22b may be the normal setting mode.
  • the pattern 2 is adopted so that the first light emitting element 12a, the second light emitting element 12b, and the third light emitting element 12a
  • the setting mode of the light emission states of the element 22a and the fourth light emitting element 22b may be the normal setting mode.
  • the occurrence of light emission defects in the third light emitting element 22a and the fourth light emitting element 22b in each pixel circuit 10 can be confirmed, for example, when inspecting or maintaining the display device 100 before shipment. Then, for example, it is conceivable that either pattern 1 or pattern 2 is adopted as the pattern corresponding to the normal setting mode, depending on the occurrence of defective light emission in the third light emitting element 22a and the fourth light emitting element 22b. be done.
  • each of the first light emitting element 12a, the second light emitting element 12b, and the third light emitting element 22a is set to the light emitting state
  • the fourth light emitting element 22b is set to the non-light emitting state.
  • the setting mode to be set may be a second normal setting mode (also referred to as a second normal setting mode).
  • the mode becomes a mode for coping with a light emission defect in the pixel circuit 10 (also referred to as a defect coping setting mode).
  • the first setting unit 13 selectively turns off one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch. , selectively sets one of the first light emitting element 12a and the second light emitting element 12b to a non-light emitting state.
  • the first sub-pixel circuit 1 one of the first light emitting element 12a and the second light emitting element 12b that does not cause a light emission failure can selectively emit light.
  • the pattern corresponding to the defect countermeasure setting mode 3 may be adopted.
  • the first setting unit 13 selectively disables the fifth transistor 13b as one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch.
  • the conductive state one of the first light emitting element 12a and the second light emitting element 12b, the second light emitting element 12b, is selectively set to the non-light emitting state.
  • the first light emitting element 12a which does not cause any light emission failure, can selectively emit light among the first light emitting element 12a and the second light emitting element 12b.
  • a setting mode in which each of the first light emitting element 12a and the third light emitting element 22a is set to a light emitting state and each of the second light emitting element 12b and the fourth light emitting element 22b is set to a non-light emitting state is A first failure handling setting mode (also referred to as a first failure handling setting mode) may be used.
  • the failure countermeasure setting mode is supported.
  • Pattern 4 may be employed.
  • the first setting unit 13 selectively disables the fourth transistor 13a as one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch. By making it conductive, one of the first light emitting element 12a and the second light emitting element 12b is selectively set to a non-light emitting state.
  • the second light emitting element 12b which does not cause a light emission failure, can selectively emit light among the first light emitting element 12a and the second light emitting element 12b.
  • a setting mode in which each of the second light emitting element 12b and the fourth light emitting element 22b is set to a light emitting state and each of the first light emitting element 12a and the third light emitting element 22a is set to a non-light emitting state is A second failure handling setting mode (also referred to as a second failure handling setting mode) may be used.
  • the display panel 100p may have a setting control section 5 arranged for each of the plurality of pixel circuits 10 .
  • the display panel 100p includes a plurality of pixel circuits 10 and a setting control section 5 that outputs setting control signals to the first setting section 13 and the second setting section 23 in each of the plurality of pixel circuits 10. and may be provided.
  • the setting control unit 5 may be arranged, for example, in the empty area of the image display unit 300 on the first surface F1 of the substrate 20, or may be arranged in the frame portion. It may be arranged on the second surface F ⁇ b>2 of the substrate 20 .
  • the setting control unit 5 may be arranged for each of the plurality of pixel circuits 10 forming one row of pixel circuits 10, or may be arranged for each of the plurality of pixel circuits 10 forming one column of pixel circuits 10.
  • FIG. 9 is a block circuit diagram showing an example of connection between the setting control section 5 and the plurality of pixel circuits 10.
  • a first setting control signal line SL1, a second setting control signal line SL2, a third setting control signal line SL3, and a fourth setting control signal line SL4 connected to the setting control unit 5 are A configuration in which each is connected to a plurality of pixel circuits 10 may be employed.
  • the setting mode can be the normal setting mode or the defect countermeasure setting mode for each pixel circuit 10 in one column or each pixel circuit 10 in one row. More specifically, for example, the setting mode changes from the first normal setting mode or the second normal setting mode to the first failure countermeasure setting mode and the second failure handling setting mode for each pixel circuit 10 in one column or each pixel circuit 10 in one row. It can be changed to any of the coping setting modes.
  • a group of a plurality of first light emitting elements 12a and a plurality of third light emitting elements 22a also referred to as a first element group
  • a plurality of A group also referred to as a second element group
  • the light emitting elements in the group in which the existence ratio of the light emitting elements that cause the light emission failure is relatively small A mode of setting to a light-emitting state is conceivable.
  • the display panel 100p may have one setting control unit 5 arranged for all the pixel circuits 10.
  • the setting control unit 5 may be arranged, for example, in the empty area of the image display unit 300 on the first surface F1 of the substrate 20, or may be arranged in the frame portion. It may be arranged on the second surface F ⁇ b>2 of the substrate 20 . If such a configuration is adopted, for example, one setting control unit 5 can collectively set the setting mode for all the pixel circuits 10 to the normal setting mode or the defect countermeasure setting mode. More specifically, for example, for all the pixel circuits 10, the setting mode is changed from the first normal setting mode or the second normal setting mode to either the first failure handling setting mode or the second failure handling setting mode. Aspects may be employed.
  • a group (first element group) of a plurality of first light emitting elements 12a and a plurality of third light emitting elements 22a, a plurality of second light emitting elements 12b and a plurality of fourth light emitting elements A mode is conceivable in which the light-emitting elements in the group of the elements 22b (second element group) and in the group in which the proportion of light-emitting elements that cause defective light emission are relatively small are set to the light-emitting state.
  • an N-channel type thin film transistor (also referred to as an N-channel transistor) may be applied to the fourth transistor 13a as the first switch.
  • the H signal is adopted as the first signal and the L signal is adopted as the second signal.
  • an N-channel transistor may be applied to the fifth transistor 13b as the second switch.
  • the H signal is adopted as the first signal and the L signal is adopted as the second signal.
  • an N-channel transistor may be applied to the ninth transistor 23a as the third switch.
  • the H signal is adopted as the first signal and the L signal is adopted as the second signal.
  • an N-channel transistor may be applied to the tenth transistor 23b as the fourth switch.
  • the H signal is adopted as the first signal and the L signal is adopted as the second signal.
  • the pixel circuit 10 has a first topology same state and a first emission number difference mode. More specifically, for example, in the pixel circuit 10, the first light emitting element 12a and the second light emitting element 12b are connected in parallel, and the third light emitting element 22a and the fourth light emitting element 22b are connected in parallel. ing. Further, for example, in the normal setting mode, the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, thereby turning on the first light emitting element 12a. and the second light emitting element 12b are set to a light emitting state.
  • the second setting unit 23 selectively brings one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch into a conducting state, Either one of the third light emitting element 22a and the fourth light emitting element 22b is selectively set to a light emitting state.
  • the first subpixel circuit 1 both the first light emitting element 12a and the second light emitting element 12b connected in parallel are caused to emit light, and in the second subpixel circuit 2, the third light emitting element 12b connected in parallel is caused to emit light.
  • One of the light emitting element 22a and the fourth light emitting element 22b is selectively caused to emit light.
  • the first sub-pixel circuit 1 if either one of the first light emitting element 12a and the second light emitting element 12b connected in parallel is selectively caused to emit light, the first light emitting element 12a and the second light emitting element 12a and the second light emitting element 12b
  • the forward voltage (first A forward voltage) Vf1a applied to the first light emitting element 12a or the second light emitting element 12b increases due to at least one of the characteristics of the element 12b and the usage conditions related to light emission, and when the second transistor 11d It is assumed that the saturation operating voltage of is large.
  • the forward voltage applied to each of the first light emitting element 12a and the second light emitting element 12b can be reduced.
  • the drain-source voltage Vds in the second transistor 11d of the first emission control section 11 can become large.
  • the first sub-pixel circuit 1 even if the potential difference (Vdd-Vss) decreases due to a voltage drop in the anode potential Vdd, the conditions for driving the second transistor 11d in the saturation region are unlikely to become severe. As a result, gradation (uneven brightness) in which the brightness gradually decreases is less likely to occur in the display device 100, and the image quality of the display device 100 can be improved.
  • the first light emitting element 12a or the second light emitting element 12b connected in parallel is selectively caused to emit light
  • the first light emitting element 12a and the second light emitting element 12b It is assumed that the current (first A current) flowing through the first light emitting element 12a or the second light emitting element 12b becomes large due to at least one of the characteristics of and the usage conditions related to light emission.
  • the first subpixel circuit 1 for example, in the first subpixel circuit 1, one of the first light emitting element 12a and the second light emitting element 12b connected in parallel so as to have the same light emission intensity is Compared to the case of selectively emitting light, the current flowing through each of the first light emitting element 12a and the second light emitting element 12b can be approximately halved. At this time, for example, in the first subpixel circuit 1, the first light emitting element 12a or the second light emitting element 12b is less likely to deteriorate over time, and the image quality of the display device 100 can be improved.
  • the above configuration for example, even if the internal resistance of the first light emitting element 12a and the second light emitting element 12b is large, the current flowing through each of the elements is substantially halved, thereby reducing the amount of heat generated over time due to heat generation or the like. Degradation is less likely to occur, and the image quality of the display device 100 can be improved.
  • the third light emitting element 22a and the fourth light emitting element 22b connected in parallel are caused to emit light
  • the third light emitting element 22a and the fourth light emitting element 22b It is assumed that the current (second B current) flowing in each of the third light emitting element 22a and the fourth light emitting element 22b becomes small due to at least one of the characteristics and usage conditions related to light emission.
  • both the third light emitting element 22a and the fourth light emitting element 22b which are connected in parallel so as to have the same light emission intensity, emit light.
  • the current flowing through the third light emitting element 22a or the fourth light emitting element 22b can be approximately doubled.
  • the Both of the connected first light emitting element 12a and second light emitting element 12b emit light
  • either one of the parallel connected third light emitting element 22a and fourth light emitting element 22b is emitted. is adopted.
  • the performance of the display device 100 can be improved when at least one of the characteristics of the elements and the usage conditions of the light-emitting elements are different between the first sub-pixel circuit 1 and the second sub-pixel circuit 2. .
  • both the first light-emitting element 12a and the second light-emitting element 12b connected in parallel are caused to emit light.
  • the usage rate of light-emitting elements that emit light can be improved. Therefore, for example, waste due to excessive arrangement of light emitting elements is less likely to occur.
  • the ninth transistor 23a as the third switch is of the first conductivity type (also referred to as the first conductivity type).
  • the tenth transistor 23b as the fourth switch may be a transistor of a second conductivity type opposite to the first conductivity type (also referred to as a second conductivity type).
  • the ninth transistor 23a as the third switch may be a transistor of the second conductivity type
  • the tenth transistor 23b as the fourth switch may be a transistor of the first conductivity type.
  • the transistors of the first conductivity type include transistors whose majority carriers are holes
  • the transistors of the second conductivity type include transistors whose majority carriers are electrons.
  • one transistor is a P-channel transistor as a first conductivity type transistor
  • the other transistor is an N-channel transistor as a second conductivity type transistor.
  • the transistor of the first conductivity type may be an N-channel transistor
  • the transistor of the second conductivity type may be a P-channel transistor.
  • one of the third light emitting element 22a and the fourth light emitting element 22b is selectively enabled to emit light by inputting one setting control signal to the second setting unit 23. can be set.
  • the wiring structure can be simplified, for example, by reducing the number of wirings for giving the setting control signal to the second setting unit 23 .
  • FIG. 10 is a circuit diagram showing a pixel circuit 10 according to a first example of the second embodiment.
  • the pixel circuit 10 according to the first example of the second embodiment is based on the example of the pixel circuit 10 according to the first embodiment shown in FIG. 4, and the tenth transistor 23b as the fourth switch is changed to an N-channel transistor. and the tenth transistor 23b is moved to the negative electrode side of the fourth light emitting element 22b.
  • the positive electrode of the fourth light emitting element 22b is connected to the drain electrode of the eighth transistor 21e, and the negative electrode of the fourth light emitting element 22b is connected via the tenth transistor 23b and the second cathode potential input line 2sl.
  • the gate electrodes of the ninth transistor 23a and the tenth transistor 23b are connected to the setting control section 5 via the third setting control signal line SL3. More specifically, for example, the third setting control signal line SL3 connected to the setting control section 5 branches midway and connects to the gate electrodes of the ninth transistor 23a and the tenth transistor 23b.
  • the fourth setting control signal line SL4 is deleted. Thereby, for example, the common third setting control signal Se3 can be input from the setting control section 5 to the gate electrodes of the ninth transistor 23a and the tenth transistor 23b.
  • FIG. 11 is a truth table showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combination circuit 52 for example, inputs the first switching signal Si0 and the second switching signal Si1 and outputs the first setting control signal Se1, the second setting control signal Se2 and the third setting control signal Se3.
  • Various logic outputs are executed so that the relationship shown in FIG. 11 is established.
  • the input of the first switching signal Si0 and the second switching signal Si1 and the output of the first setting control signal Se1, the second setting control signal Se2 and the third setting control signal Se3 are combined.
  • four patterns of logic outputs (specifically, patterns 1A-4A) can be implemented.
  • the combinational circuit 52 when the combinational circuit 52 receives the L signal as the first switching signal Si0 and the L signal as the second switching signal Si1, The L signal that is the first signal, the L signal that is the first signal as the second setting control signal Se2, and the L signal that is the first signal as the third setting control signal Se3 are output.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 selectively sets the third light emitting element 22a to a light emitting state by turning on the ninth transistor 23a as the third switch, and the tenth transistor 23a as the fourth switch.
  • the fourth light emitting element 22b is selectively set to a non-light emitting state.
  • the first light emitting element 12a, the second light emitting element 12b, and the third light emitting element 22a are set to the light emitting state
  • the fourth light emitting element 22b is set to the non-light emitting state.
  • the combinational circuit 52 when the combinational circuit 52 receives the L signal as the first switching signal Si0 and the H signal as the second switching signal Si1, The L signal that is the first signal, the L signal that is the first signal as the second setting control signal Se2, and the H signal that is the second signal as the third setting control signal Se3 are output.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 selectively sets the third light-emitting element 22a to a non-light-emitting state by turning off the ninth transistor 23a as the third switch, thereby selectively setting the third transistor 23a as the fourth switch to the non-light-emitting state.
  • the fourth light emitting element 22b is selectively set to a light emitting state.
  • the first light emitting element 12a, the second light emitting element 12b, and the fourth light emitting element 22b are set to the light emitting state
  • the third light emitting element 22a is set to the non-light emitting state.
  • the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a and the fourth light emitting element 22b are used as in the first embodiment.
  • the pixel circuit 10 adopts the first normal setting mode described above, and if the pattern 2A described above is adopted, the pixel circuit 10 adopts the second normal setting mode described above. is adopted.
  • the performance of the display device 100 can be improved.
  • the combination circuit 52 when the H signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input, the first setting control signal Se1 , the H signal as the second signal as the second setting control signal Se2, and the L signal as the first signal as the third setting control signal Se3 are output.
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the light-emitting state
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the non-light-emitting state.
  • the combination circuit 52 when the H signal as the first switching signal Si0 and the H signal as the second switching signal Si1 are input, the first setting control signal Se1 , an L signal as the first signal as the second setting control signal Se2, and an H signal as the second signal as the third setting control signal Se3 are output.
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the light-emitting state, and the first light-emitting element 12a and the third light-emitting element 22a are set to the non-light-emitting state.
  • the setting mode of the light emitting state of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is A defect countermeasure setting mode for coping with a light emission defect in the pixel circuit 10 is entered.
  • the first setting unit 13 selectively turns off one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch. , selectively sets one of the first light emitting element 12a and the second light emitting element 12b to a non-light emitting state.
  • the first sub-pixel circuit 1 one of the first light emitting element 12a and the second light emitting element 12b that does not cause a light emission failure can selectively emit light.
  • FIG. 12 is a circuit diagram showing the pixel circuit 10 according to the second example of the second embodiment.
  • a pixel circuit 10 according to a second example of the second embodiment includes a first light emission control unit 11 and a first light emitting unit 12 having the same configuration as the pixel circuit 10 according to the first example of the second embodiment shown in FIG. , a first setting section 13 , a second light emission control section 21 , a second light emission section 22 and a second setting section 23 .
  • the gate electrodes of the fourth transistor 13a, the ninth transistor 23a, and the tenth transistor 23b are connected to the setting control section 5 via the first setting control signal line SL1.
  • the first setting control signal line SL1 connected to the setting control unit 5 is branched at two points along the way, and each of the fourth transistor 13a, the ninth transistor 23a and the tenth transistor 23b. Connected to the gate electrode. Also, for example, the third setting control signal line SL3 is deleted. Thereby, for example, the common first setting control signal Se1 can be input from the setting control section 5 to the respective gate electrodes of the fourth transistor 13a, the ninth transistor 23a, and the tenth transistor 23b.
  • FIG. 13 is a truth table showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combinational circuit 52 for example, combines the inputs of the first switching signal Si0 and the second switching signal Si1 and the outputs of the first setting control signal Se1 and the second setting control signal Se2 as shown in FIG. Perform various logic outputs so that they are related. For example, as shown in FIG. 13, three patterns ( Specifically, the logic output of patterns 1B-3B) can be performed.
  • the combination circuit 52 when the pattern 1B is adopted, in the combination circuit 52, when the L signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input, An L signal that is the first signal and an L signal that is the first signal as the second setting control signal Se2 are output.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 selectively sets the third light emitting element 22a to a light emitting state by turning on the ninth transistor 23a as the third switch, and the tenth transistor 23a as the fourth switch.
  • the fourth light emitting element 22b is selectively set to a non-light emitting state.
  • the first light emitting element 12a, the second light emitting element 12b, and the third light emitting element 22a are set to the light emitting state
  • the fourth light emitting element 22b is set to the non-light emitting state.
  • the light emitting states of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b are similar to the first embodiment.
  • the pixel circuit 10 adopts the first normal setting mode described above.
  • the performance of the display device 100 can be improved.
  • the combination circuit 52 when the L signal as the first switching signal Si0 and the H signal as the second switching signal Si1 are input, the first setting control signal Se1 An L signal, which is the first signal as the second setting control signal Se2, and an H signal, which is the second signal as the second setting control signal Se2, are output.
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the light-emitting state
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the non-light-emitting state.
  • the combination circuit 52 when the H signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input, the first setting control signal Se1
  • the H signal, which is the second signal as the second setting control signal Se2 and the L signal, which is the first signal as the second setting control signal Se2 are output.
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the light-emitting state
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the non-light-emitting state.
  • the setting mode of the light emitting state of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is A defect countermeasure setting mode for coping with a light emission defect in the pixel circuit 10 is entered.
  • the first setting unit 13 selectively turns off one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch. , selectively sets one of the first light emitting element 12a and the second light emitting element 12b to a non-light emitting state.
  • the first sub-pixel circuit 1 one of the first light emitting element 12a and the second light emitting element 12b that does not cause a light emission failure can selectively emit light.
  • each gate electrode of the fifth transistor 13b, the ninth transistor 23a, and the tenth transistor 23b may be connected to the setting control section 5 via the second setting control signal line SL2.
  • the second setting control signal line SL2 connected to the setting control unit 5 is branched at two points along the way, and each of the fifth transistor 13b, the ninth transistor 23a, and the tenth transistor 23b. It may be connected to the gate electrode.
  • the common second setting control signal Se2 may be input from the setting control section 5 to the gate electrodes of the fifth transistor 13b, the ninth transistor 23a, and the tenth transistor 23b.
  • the first setting control signal line SL1 connected to the setting control section 5 may be connected to the gate electrode of the fourth transistor 13a.
  • the pixel circuit 10 may have a second same connection state and a second different emission number mode as a normal setting mode.
  • the same second connection form means that the connection form between the first light emitting element 12a and the second light emitting element 12b and the connection form between the third light emitting element 22a and the fourth light emitting element 22b are the same. are connected in series.
  • one of the series-connected first and second light-emitting elements 12a and 12b is selectively enabled to emit light
  • the series-connected third and third light-emitting elements 22a and 12b This is a setting mode in which both of the four light emitting elements 22b are enabled to emit light.
  • FIG. 14 is a circuit diagram showing an example of the pixel circuit 10 according to the third embodiment.
  • An example of the pixel circuit 10 according to the third embodiment is based on the example of the pixel circuit 10 according to the first embodiment shown in FIG. 13, and the configurations of the second light emitting section 22 and the second setting section 23 of the second sub-pixel circuit 2 are changed.
  • the first light emitting element 12a and the second light emitting element 12b are connected in series.
  • the first light emitting element 12a and the second light emitting element 12b are connected in series between the drain electrode of the third transistor 11e and the first cathode potential input line 1sl.
  • the first light-emitting element 12a and the second light-emitting element 12b may be connected in series from the drain electrode of the third transistor 11e toward the first cathode potential input line 1sl in this order.
  • the second light emitting element 12b and the first light emitting element 12a may be connected in series in this order.
  • the positive electrode of the first light emitting element 12a is connected to the drain electrode of the third transistor 11e
  • the negative electrode of the first light emitting element 12a is connected to the positive electrode of the second light emitting element 12b
  • the The negative electrode of the second light emitting element 12b is connected to the first cathode potential input line 1sl.
  • the fourth transistor 13a as the first switch is connected in parallel to the first light emitting element 12a.
  • a fifth transistor 13b as a second switch is connected in parallel to the second light emitting element 12b.
  • an N-channel transistor is applied to each of the fourth transistor 13a and the fifth transistor 13b.
  • the drain electrode of the fourth transistor 13a is connected to the positive electrode of the first light emitting element 12a
  • the source electrode of the fourth transistor 13a is connected to the negative electrode of the first light emitting element 12a.
  • the drain electrode of the fifth transistor 13b is connected to the positive electrode of the second light emitting element 12b, and the source electrode of the fifth transistor 13b is connected to the negative electrode of the second light emitting element 12b.
  • the gate electrode of the fourth transistor 13a is connected to the setting control section 5 via the first setting control signal line SL1.
  • the gate electrode of the fifth transistor 13b is connected to the setting control section 5 via the second setting control signal line SL2.
  • the fourth transistor 13a when the L signal as the first signal is applied to the gate electrode of the fourth transistor 13a, the fourth transistor 13a enters a non-conducting state in which current cannot flow between the source electrode and the drain electrode. Become. As a result, for example, a driving current can flow through the first light emitting element 12a, so that the first light emitting element 12a can be set to a light-emitting state.
  • the fourth transistor 13a enters a conducting state in which current can flow between the source electrode and the drain electrode.
  • the current flowing through the first sub-pixel circuit 1 according to the potential difference between the anode potential Vdd of the first power supply line Lvd and the cathode potential Vss of the second power supply line Lvs is adjusted to avoid the first light emitting element 12a. It bypasses and flows through the fourth transistor 13a.
  • the first light emitting element 12a can be set to a non-light emitting state.
  • the first signal is an off signal that makes the gate-drain of the transistor non-conductive
  • the second signal is an on-signal that makes the transistor gate-drain conductive.
  • the first signal is a signal for setting the light-emitting element to a light-emitting state
  • the second signal is a signal for setting the light-emitting element to a non-light-emitting state.
  • the fifth transistor 13b when the L signal as the first signal is applied to the gate electrode of the fifth transistor 13b, the fifth transistor 13b enters a non-conducting state in which current cannot flow between the source electrode and the drain electrode. .
  • a drive current can flow through the second light emitting element 12b, so that the second light emitting element 12b can be set to a light-emitting state.
  • the H signal as the second signal is applied to the gate electrode of the fifth transistor 13b, the fifth transistor 13b enters a conducting state in which current can flow between the source electrode and the drain electrode.
  • the current flowing through the first sub-pixel circuit 1 according to the potential difference between the anode potential Vdd of the first power supply line Lvd and the cathode potential Vss of the second power supply line Lvs is adjusted to avoid the second light emitting element 12b. It bypasses and flows through the fifth transistor 13b.
  • the second light emitting element 12b can be set to a non-light emitting state.
  • the first setting unit 13 selectively places one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch between the source electrode and the drain electrode.
  • Either one of the first light-emitting element 12a and the second light-emitting element 12b can be selectively set to a light-emitting state by setting it to a non-conducting state in which current cannot flow.
  • the third light emitting element 22a and the fourth light emitting element 22b are connected in series.
  • the third light emitting element 22a and the fourth light emitting element 22b are connected in series between the drain electrode of the eighth transistor 21e and the second cathode potential input line 2sl.
  • the third light emitting element 22a and the fourth light emitting element 22b may be connected in series from the drain electrode of the eighth transistor 21e toward the second cathode potential input line 2sl in this order.
  • the fourth light emitting element 22b and the third light emitting element 22a may be connected in series in this order.
  • the positive electrode of the third light emitting element 22a is connected to the drain electrode of the eighth transistor 21e
  • the negative electrode of the third light emitting element 22a is connected to the positive electrode of the fourth light emitting element 22b
  • the 4 The negative electrode of the light emitting element 22b is connected to the second cathode potential input line 2sl.
  • the ninth transistor 23a as the third switch is connected in parallel to the third light emitting element 22a.
  • a tenth transistor 23b as a fourth switch is connected in parallel to the fourth light emitting element 22b.
  • An N-channel transistor, for example, is applied to each of the ninth transistor 23a and the tenth transistor 23b.
  • the drain electrode of the ninth transistor 23a is connected to the positive electrode of the third light emitting element 22a
  • the source electrode of the ninth transistor 23a is connected to the negative electrode of the third light emitting element 22a.
  • the drain electrode of the tenth transistor 23b is connected to the positive electrode of the fourth light emitting element 22b, and the source electrode of the tenth transistor 23b is connected to the negative electrode of the fourth light emitting element 22b.
  • the gate electrode of the ninth transistor 23a is connected to the setting control section 5 via the third setting control signal line SL3.
  • the gate electrode of the tenth transistor 23b is connected to the setting control section 5 via the fourth setting control signal line SL4.
  • the ninth transistor 23a when the L signal as the first signal is applied to the gate electrode of the ninth transistor 23a, the ninth transistor 23a enters a non-conducting state in which current cannot flow between the source electrode and the drain electrode. Become. As a result, for example, a driving current can flow through the third light emitting element 22a, so that the third light emitting element 22a can be set to a light-emitting state. Further, for example, when the H signal as the second signal is applied to the gate electrode of the ninth transistor 23a, the ninth transistor 23a enters a conducting state in which current can flow between the source electrode and the drain electrode.
  • the current flowing through the second sub-pixel circuit 2 according to the potential difference between the anode potential Vdd of the first power supply line Lvd and the cathode potential Vss of the second power supply line Lvs is adjusted to avoid the third light emitting element 22a. It bypasses and flows through the ninth transistor 23a. As a result, for example, the third light emitting element 22a can be set to a non-light emitting state.
  • the tenth transistor 23b when the L signal as the first signal is applied to the gate electrode of the tenth transistor 23b, the tenth transistor 23b enters a non-conducting state in which current cannot flow between the source electrode and the drain electrode. .
  • a driving current can flow through the fourth light emitting element 22b, so that the fourth light emitting element 22b can be set to a light-emitting state.
  • the H signal as the second signal is applied to the gate electrode of the tenth transistor 23b, the tenth transistor 23b enters a conducting state in which current can flow between the source electrode and the drain electrode.
  • the current flowing through the second sub-pixel circuit 2 according to the potential difference between the anode potential Vdd of the first power supply line Lvd and the cathode potential Vss of the second power supply line Lvs is adjusted to avoid the fourth light emitting element 22b. It bypasses and flows through the tenth transistor 23b. As a result, for example, the fourth light emitting element 22b can be set to a non-light emitting state.
  • the second setting unit 23 sets both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch to a non-conducting state in which current cannot flow between the source electrode and the drain electrode.
  • both the third light emitting element 22a and the fourth light emitting element 22b can be set to the light emitting state.
  • the form of connection between the first light emitting element 12a and the second light emitting element 12b is a serial connection in which the first light emitting element 12a and the second light emitting element 12b are connected in series.
  • the connection form of the third light emitting element 22a and the fourth light emitting element 22b is a series connection as a form in which the third light emitting element 22a and the fourth light emitting element 22b are connected in series.
  • the connection form of the first light emitting element 12a and the second light emitting element 12b and the connection form of the third light emitting element 22a and the fourth light emitting element 22b are connected in series. (same second connection type state).
  • the pixel circuit 10 sets one of the first light emitting element 12a and the second light emitting element 12b to the light emitting state by the first setting unit 13, and sets the third light emitting element 22a and the third light emitting element 22a by the second setting unit 23. Both of the fourth light emitting elements 22b can be set to a light emitting state.
  • the pixel circuit 10 changes the setting mode of the light emitting states of the first light emitting element 12a and the second light emitting element 12b by the first setting unit 13 to selectively set one of the light emitting elements to the light emitting state. 2 light emission setting (one light emission setting). Then, for example, the pixel circuit 10 sets the light emission state setting mode of the third light emitting element 22a and the fourth light emitting element 22b by the second setting unit 23 to the first light emission setting (both light emission setting).
  • the pixel circuit 10 can set the light emission states of the first light emitting element 12a and the second light emitting element 12b by the first setting unit 13, and the third light emitting element 22a and the fourth light emission state by the second setting unit 23.
  • the setting mode of the light emission state of the element 22b is changed between a second light emission setting in which one of the light emitting elements is selectively enabled to emit light and a first light emission setting in which both light emitting elements are enabled to emit light. It has a light emission number difference mode as a set mode. Therefore, in the third embodiment, for example, the pixel circuit 10 has the second connection type same state and the emission number difference mode.
  • one of the first light emitting element 12a and the second light emitting element 12b connected in series is selectively enabled to emit light, and the third light emitting element 22a and the fourth light emitting element 22a and the fourth light emitting element 22a are connected in series.
  • a setting mode (second emission number difference mode) in which both of the light emitting elements 22b are enabled to emit light is defined as a normal setting mode.
  • the pixel circuit 10 has a second same connection state and a second emission number difference mode as a normal setting mode.
  • the third light emitting element 22a and the fourth light emitting element 22b connected in parallel or in series are selectively caused to emit light
  • the third light emitting element 22a and the fourth light emitting element 22b It is assumed that the forward voltage (also referred to as the second C forward voltage) Vf2c applied to the third light emitting element 22a and the fourth light emitting element 22b is reduced due to at least one of the characteristics of the four light emitting elements 22b and the usage conditions related to light emission. do.
  • the second C forward voltage Vf2c may be small.
  • the forward direction of the first light emitting element 12a or the second light emitting element 12b A mode is conceivable in which the second C forward voltage Vf2c is smaller than the voltage (also referred to as the first C forward voltage) Vf1c.
  • the voltage (drain-source voltage) Vds between the drain electrode and the source electrode in the seventh transistor 21d increases, the power consumption in the seventh transistor 21d increases, and the second subpixel circuit 2 energy efficiency in As a result, for example, power consumption in the display device may increase.
  • both the third light emitting element 22a and the fourth light emitting element 22b connected in series are enabled to emit light by the normal setting mode described above. are set, and both the third light emitting element 22a and the fourth light emitting element 22b are caused to emit light.
  • the third light emitting element 22a and the fourth light emitting element 22b are caused to emit light.
  • the power consumption in the second subpixel circuit 2 can be reduced and the energy efficiency in the second subpixel circuit 2 can be increased. As a result, for example, power consumption in the display device 100 can be reduced.
  • the forward voltage (also referred to as 1D forward voltage) Vf1d applied to the first light emitting element 12a and the second light emitting element 12b is increased due to at least one of the characteristics and usage conditions related to light emission.
  • the 1D forward voltage applied to the first light emitting element 12a and the second light emitting element 12b increases. obtain.
  • the voltage applied to the third light emitting element 22a and the fourth light emitting element 22b (also referred to as the 2D forward voltage) is higher than the voltage applied to the third light emitting element 22a and the fourth light emitting element 22b.
  • a mode in which the 1D forward voltage is increased is conceivable.
  • the voltage (drain-source voltage) Vds between the drain electrode and the source electrode in the second transistor 11d becomes small, and the potential difference (Vdd-Vss) due to the voltage drop of the anode potential Vdd decreases. Accordingly, the conditions for driving the second transistor 11d in the saturation region become severe.
  • the second transistor 11d is driven in the saturation region according to the decrease in potential difference between the anode potential Vdd and the cathode potential Vss. conditions will become stricter.
  • one of the first light emitting element 12a and the second light emitting element 12b connected in series can emit light by the normal setting mode described above. state.
  • the other of the first light emitting element 12a and the second light emitting element 12b connected in series is set to the non-light emitting state by the normal setting mode described above. Therefore, for example, one of the first light emitting element 12a and the second light emitting element 12b is caused to emit light.
  • the first light emitting element 12a and the second light emitting element 12b connected in series so as to have the same light emission intensity are caused to emit light
  • the first light emitting element 12a and the second light emitting element 12b The threshold voltage required to emit light is approximately halved, and the forward voltage applied to the first light emitting element 12a and the second light emitting element 12b can be reduced.
  • the drain-source voltage Vds in the second transistor 11d of the first emission control section 11 can become large.
  • the third embodiment for example, when at least one of the characteristics of the elements and the usage conditions of the light-emitting elements are different between the first sub-pixel circuit 1 and the second sub-pixel circuit 2, the A second same connection state and a second different light emission number mode as a normal setting mode are adopted according to at least one of the characteristics and the usage conditions of the light emitting elements. As a result, for example, the performance of the display device 100 can be improved.
  • FIG. 15 is a truth table showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combination circuit 52 for example, inputs the first switching signal Si0 and the second switching signal Si1, the first setting control signal Se1, the second setting control signal Se2, the third setting control signal Se3, and the fourth setting control signal.
  • Various logic outputs are performed so that the output of the signal Se4 has the relationship shown in FIG. For example, as shown in FIG.
  • the L signal as the first setting control signal Se1 is input.
  • the second setting unit 23 makes both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch non-conducting, so that the third light emitting element 22a and the fourth Both of the light emitting elements 22b are set to a light emitting state.
  • the first setting unit 13 selectively sets the first light emitting element 12a to a light emitting state by turning off the fourth transistor 13a as the first switch, and the second transistor 13a as the second switch. 5
  • the second light emitting element 12b is selectively set to a non-light emitting state.
  • the first light emitting element 12a, the third light emitting element 22a, and the fourth light emitting element 22b are set to the light emitting state, and the second light emitting element 12b is set to the non-light emitting state.
  • the second setting unit 23 turns off both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch, thereby Both of the light emitting elements 22b are set to a light emitting state.
  • the first setting unit 13 selectively sets the first light emitting element 12a to a non-light emitting state by turning on the fourth transistor 13a as the first switch, and the fifth transistor 13a as the second switch.
  • the second light emitting element 12b is selectively set to a light emitting state.
  • the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b are set to the light emitting state, and the first light emitting element 12a is set to the non-light emitting state.
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the light-emitting state
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the non-light-emitting state.
  • the H signal as the first switching signal Si0 and the H signal as the second switching signal Si1 are input to the combinational circuit 52, the H signal as the first setting control signal Se1 is input.
  • H signal as the second signal, L signal as the first signal as the second setting control signal Se2, H signal as the second signal as the third setting control signal Se3, and the first signal as the fourth setting control signal Se4 An L signal is output.
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the light-emitting state
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the non-light-emitting state.
  • the setting mode for the light emitting state of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is the normal setting mode. More specifically, for example, in the pixel circuit 10, both the third light emitting element 22a and the fourth light emitting element 22b connected in series are enabled to emit light, and the first and second light emitting elements 12a and 22b A normal setting mode is employed in which one of the light emitting elements 12b is selectively brought into a light emitting state.
  • the second setting unit 23 makes both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch non-conducting, so that the third light emitting element 22a and the fourth Both of the light emitting elements 22b are set to a light emitting state.
  • the first setting unit 13 selectively brings one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch into a conducting state, thereby performing the first light emission. Either one of the element 12a and the second light emitting element 12b is selectively set to a light emitting state.
  • the pattern 1C is adopted so that the first light emitting element 12a, the second light emitting element 12b, and the third light emitting element 12b
  • the setting mode of the light emitting state of the light emitting element 22a and the fourth light emitting element 22b may be the normal setting mode.
  • the pattern 2C is adopted to allow the first light emitting element 12a, the second light emitting element 12b, and the third light emitting element 12b to emit light.
  • the setting mode of the light emission states of the element 22a and the fourth light emitting element 22b may be the normal setting mode.
  • each pixel circuit 10 The occurrence of a light emission defect in the first light emitting element 12a and the second light emitting element 12b in each pixel circuit 10 can be confirmed, for example, when inspecting or maintaining the display device 100 before shipment. Then, for example, it is conceivable that either the pattern 1C or the pattern 2C is adopted as the pattern corresponding to the normal setting mode, depending on the occurrence of defective light emission in the first light emitting element 12a and the second light emitting element 12b. be done.
  • each of the first light emitting element 12a, the third light emitting element 22a, and the fourth light emitting element 22b is set to the light emitting state
  • the second light emitting element 12b is set to the non-light emitting state.
  • the setting mode to be set may be a fourth normal setting mode (also referred to as a fourth normal setting mode).
  • the mode becomes a mode for coping with an emission defect in the pixel circuit 10 (defect coping setting mode).
  • the second setting unit 23 selectively brings one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch into a conducting state, thereby One of the light emitting element 22a and the fourth light emitting element 22b is selectively set to a non-light emitting state.
  • the second sub-pixel circuit 2 one of the third light emitting element 22a and the fourth light emitting element 22b that does not cause a light emission failure can selectively emit light.
  • the pattern corresponding to the failure handling setting mode 3C may be employed.
  • the second setting unit 23 selectively conducts the tenth transistor 23b as one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch.
  • the fourth light emitting element 22b which is one of the third light emitting element 22a and the fourth light emitting element 22b, is selectively set to the non-light emitting state.
  • the third light emitting element 22a which does not cause any light emission failure, can selectively emit light among the third light emitting element 22a and the fourth light emitting element 22b.
  • a setting mode in which each of the first light emitting element 12a and the third light emitting element 22a is set to the light emitting state and each of the second light emitting element 12b and the fourth light emitting element 22b is set to the non-light emitting state. (first failure handling setting mode) is adopted.
  • the failure handling setting mode is supported.
  • Pattern 4C may be employed.
  • the second setting unit 23 selectively conducts the ninth transistor 23a as one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch.
  • the third light emitting element 22a which is one of the third light emitting element 22a and the fourth light emitting element 22b, is selectively set to the non-light emitting state.
  • the fourth light emitting element 22b which does not cause any defective light emission, can selectively emit light among the third light emitting element 22a and the fourth light emitting element 22b.
  • a setting mode in which each of the second light-emitting element 12b and the fourth light-emitting element 22b is set to the light-emitting state and each of the first light-emitting element 12a and the third light-emitting element 22a is set to the non-light-emitting state (Second failure handling setting mode) is adopted.
  • a P-channel transistor may be applied to the fourth transistor 13a as the first switch.
  • the H signal may be adopted as the first signal and the L signal may be adopted as the second signal.
  • a P-channel transistor may be applied to the fifth transistor 13b as the second switch.
  • the H signal may be adopted as the first signal and the L signal may be adopted as the second signal.
  • a P-channel transistor may be applied to the ninth transistor 23a as the third switch.
  • the H signal may be adopted as the first signal and the L signal may be adopted as the second signal.
  • a P-channel transistor may be applied to the tenth transistor 23b as the fourth switch.
  • an H signal may be adopted as the first signal and an L signal may be adopted as the second signal.
  • the fourth transistor 13a as the first switch is a first conductivity type transistor (for example, an N-channel transistor).
  • the fifth transistor 13b as the second switch may be a transistor of the second conductivity type (for example, a P-channel transistor).
  • the fourth transistor 13a as the first switch may be a transistor of the second conductivity type
  • the fifth transistor 13b as the second switch may be a transistor of the first conductivity type.
  • one of the first light emitting element 12a and the second light emitting element 12b is selectively enabled to emit light by inputting one setting control signal to the first setting unit 13.
  • the wiring structure can be simplified, for example, by reducing the number of wirings for giving the setting control signal to the first setting unit 13 .
  • FIG. 16 is a circuit diagram showing the pixel circuit 10 according to the first example of the fourth embodiment.
  • the pixel circuit 10 according to the first example of the fourth embodiment is based on the example of the pixel circuit 10 according to the third embodiment shown in FIG. 14, and the fifth transistor 13b as the second switch is changed to a P-channel transistor. It has a configured configuration.
  • the gate electrodes of the fourth transistor 13a and the fifth transistor 13b are connected to the setting control section 5 via the first setting control signal line SL1. More specifically, for example, the first setting control signal line SL1 connected to the setting control section 5 is branched in the middle and connected to the gate electrodes of the fourth transistor 13a and the fifth transistor 13b.
  • the gate electrode of the ninth transistor 23a is connected to the setting control section 5 via the second setting control signal line SL2.
  • the gate electrode of the tenth transistor 23b is connected to the setting control section 5 via the third setting control signal line SL3.
  • the fourth setting control signal line SL4 is deleted.
  • the common first setting control signal Se1 can be input from the setting control section 5 to the respective gate electrodes of the fourth transistor 13a and the fifth transistor 13b.
  • FIG. 17 is a diagram showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combination circuit 52 for example, inputs the first switching signal Si0 and the second switching signal Si1 and outputs the first setting control signal Se1, the second setting control signal Se2 and the third setting control signal Se3.
  • Various logic outputs are executed so that the relationship shown in FIG. 17 is established.
  • the input of the first switching signal Si0 and the second switching signal Si1 and the output of the first setting control signal Se1, the second setting control signal Se2 and the third setting control signal Se3 are combined.
  • four patterns of logic outputs (specifically, patterns 1D to 4D) can be implemented.
  • the combinational circuit 52 when the combinational circuit 52 receives the L signal as the first switching signal Si0 and the L signal as the second switching signal Si1, The L signal that is the first signal, the L signal that is the first signal as the second setting control signal Se2, and the L signal that is the first signal as the third setting control signal Se3 are output.
  • the first setting unit 13 selectively sets the first light emitting element 12a to a light emitting state by turning off the fourth transistor 13a as the first switch, and By turning on the fifth transistor 13b, the second light emitting element 12b is selectively set to a non-light emitting state.
  • the second setting unit 23 makes both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch non-conducting, so that the third light emitting element 22a and the fourth light emitting element 22a are turned off. Both of the elements 22b are set to the light-emitting state. As a result, for example, the first light emitting element 12a, the third light emitting element 22a, and the fourth light emitting element 22b are set to the light emitting state, and the second light emitting element 12b is set to the non-light emitting state.
  • the first setting unit 13 selectively sets the second light emitting element 12b to a light-emitting state by making the fifth transistor 13b as the second switch non-conducting.
  • the fourth transistor 13a By setting the fourth transistor 13a to a conductive state, the first light emitting element 12a is selectively set to a non-light emitting state.
  • the second setting unit 23 makes both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch non-conducting, so that the third light emitting element 22a and the fourth light emitting element 22a are turned off. Both of the elements 22b are set to the light-emitting state. As a result, for example, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b are set to the light emitting state, and the first light emitting element 12a is set to the non-light emitting state.
  • the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b are used as in the third embodiment.
  • the pixel circuit 10 adopts the third normal setting mode described above, and if the pattern 2D described above is adopted, the pixel circuit 10 adopts the fourth normal setting mode described above. is adopted.
  • the performance of the display device 100 can be improved.
  • the combination circuit 52 when the H signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input, the first setting control signal Se1 , an L signal that is the first signal as the second setting control signal Se2, and an H signal that is the second signal as the third setting control signal Se3 are output.
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the light-emitting state
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the non-light-emitting state.
  • the combination circuit 52 when the H signal as the first switching signal Si0 and the H signal as the second switching signal Si1 are input, the first setting control signal Se1 , the H signal as the second signal as the second setting control signal Se2, and the L signal as the first signal as the third setting control signal Se3 are output.
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the light-emitting state, and the first light-emitting element 12a and the third light-emitting element 22a are set to the non-light-emitting state.
  • the setting mode of the light emitting state of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is A defect countermeasure setting mode for coping with a light emission defect in the pixel circuit 10 is entered.
  • the second setting unit 23 selectively turns on one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch, thereby One of the third light emitting element 22a and the fourth light emitting element 22b is selectively set to a non-light emitting state.
  • the second sub-pixel circuit 2 one of the third light emitting element 22a and the fourth light emitting element 22b that does not cause a light emission failure can selectively emit light.
  • some setting control signals input from the setting control unit 5 to the second setting unit 23 and setting control signals input from the setting control unit 5 to the first setting unit 13 have common settings. It may be a control signal.
  • FIG. 18 is a circuit diagram showing the pixel circuit 10 according to the second example of the fourth embodiment.
  • a pixel circuit 10 according to the second example of the fourth embodiment includes a first light emission control unit 11 and a first light emitting unit 12 having the same configuration as the pixel circuit 10 according to the first example of the fourth embodiment shown in FIG. , a first setting section 13 , a second light emission control section 21 , a second light emitting section 22 and a second setting section 23 .
  • the gate electrodes of the fourth transistor 13a, the fifth transistor 13b, and the ninth transistor 23a are connected to the setting control section 5 via the first setting control signal line SL1.
  • the first setting control signal line SL1 connected to the setting control unit 5 is branched at two points along the way, and each of the fourth transistor 13a, the fifth transistor 13b, and the ninth transistor 23a. Connected to the gate electrode. Further, for example, the gate electrode of the tenth transistor 23b is connected to the setting control section 5 via the second setting control signal line SL2. For example, the third setting control signal line SL3 is deleted. Thereby, for example, the common first setting control signal Se1 can be input from the setting control section 5 to the respective gate electrodes of the fourth transistor 13a, the fifth transistor 13b, and the ninth transistor 23a.
  • FIG. 19 is a truth table showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combinational circuit 52 for example, combines the inputs of the first switching signal Si0 and the second switching signal Si1 and the outputs of the first setting control signal Se1 and the second setting control signal Se2 as shown in FIG. Perform various logic outputs so that they are related. For example, as shown in FIG. 19, three patterns ( Specifically, the logic outputs of patterns 1E-3E) may be performed.
  • the first setting unit 13 selectively sets the first light emitting element 12a to a light emitting state by turning off the fourth transistor 13a as the first switch, and By turning on the fifth transistor 13b, the second light emitting element 12b is selectively set to a non-light emitting state.
  • the second setting unit 23 makes both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch non-conducting, so that the third light emitting element 22a and the fourth light emitting element 22a are turned off. Both of the elements 22b are set to the light-emitting state. As a result, for example, the first light emitting element 12a, the third light emitting element 22a, and the fourth light emitting element 22b are set to the light emitting state, and the second light emitting element 12b is set to the non-light emitting state.
  • the light emitting states of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b are similar to the third embodiment.
  • the pixel circuit 10 adopts the third normal setting mode described above.
  • the performance of the display device 100 can be improved.
  • the combination circuit 52 when the H signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input, the first setting control signal Se1 An L signal, which is the first signal as the second setting control signal Se2, and an H signal, which is the second signal as the second setting control signal Se2, are output.
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the light-emitting state
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the non-light-emitting state.
  • the combination circuit 52 when the L signal as the first switching signal Si0 and the H signal as the second switching signal Si1 are input, the first setting control signal Se1 An H signal that is the second signal as the second setting control signal Se2 and an L signal that is the second signal as the second setting control signal Se2 are output.
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the light-emitting state
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the non-light-emitting state.
  • the setting mode of the light emitting state of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is A defect countermeasure setting mode for coping with a light emission defect in the pixel circuit 10 is entered.
  • the second setting unit 23 selectively turns on one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch, thereby One of the third light emitting element 22a and the fourth light emitting element 22b is selectively set to a non-light emitting state.
  • the second sub-pixel circuit 2 one of the third light emitting element 22a and the fourth light emitting element 22b that does not cause a light emission failure can selectively emit light.
  • the respective gate electrodes of the fourth transistor 13a, the fifth transistor 13b and the tenth transistor 23b may be connected to the setting control section 5 via the first setting control signal line SL1.
  • the first setting control signal line SL1 connected to the setting control unit 5 is branched at two points along the way, and each of the fourth transistor 13a, the fifth transistor 13b and the tenth transistor 23b is connected. It may be connected to the gate electrode.
  • the common first setting control signal Se1 may be input from the setting control section 5 to the respective gate electrodes of the fourth transistor 13a, the fifth transistor 13b, and the tenth transistor 23b.
  • the second setting control signal line SL2 connected to the setting control section 5 may be connected to the gate electrode of the ninth transistor 23a.
  • the pixel circuit 10 may have a different connection state and a same light emission number mode.
  • the state of different connection forms refers to the connection form of the first light emitting element 12a and the second light emitting element 12b and the connection form of the third light emitting element 22a and the fourth light emitting element 22b. It is a state in which the connection is made different (also referred to as a connection state difference state).
  • the same light emission number mode is set by the first setting unit 13 for setting the light emission states of the first light emitting element 12a and the second light emitting element 12b, and , and , respectively, are modes of setting in which the same first light emission setting is set in which both light emitting elements are in a light emitting state.
  • the same emission number mode also referred to as the same emission number state
  • the same emission number state is a mode (same state) in which the first sub-pixel circuit 1 and the second sub-pixel circuit 2 have the same emission number setting.
  • FIG. 20 is a circuit diagram showing an example of the pixel circuit 10 according to the fifth embodiment.
  • An example of the pixel circuit 10 according to the fifth embodiment is based on the example of the pixel circuit 10 according to the first embodiment shown in FIG. 23 has a modified configuration.
  • the third light emitting element 22a and the fourth light emitting element 22b are connected in series.
  • the third light emitting element 22a and the fourth light emitting element 22b are connected in series between the drain electrode of the eighth transistor 21e and the second cathode potential input line 2sl.
  • the third light emitting element 22a and the fourth light emitting element 22b may be connected in series from the drain electrode of the eighth transistor 21e toward the second cathode potential input line 2sl in this order.
  • the fourth light emitting element 22b and the third light emitting element 22a may be connected in series in this order.
  • the positive electrode of the third light emitting element 22a is connected to the drain electrode of the eighth transistor 21e
  • the negative electrode of the third light emitting element 22a is connected to the positive electrode of the fourth light emitting element 22b
  • the 4 The negative electrode of the light emitting element 22b is connected to the second cathode potential input line 2sl.
  • the ninth transistor 23a as the third switch is connected in parallel to the third light emitting element 22a.
  • a tenth transistor 23b as a fourth switch is connected in parallel to the fourth light emitting element 22b.
  • An N-channel transistor, for example, is applied to each of the ninth transistor 23a and the tenth transistor 23b.
  • the drain electrode of the ninth transistor 23a is connected to the positive electrode of the third light emitting element 22a
  • the source electrode of the ninth transistor 23a is connected to the negative electrode of the third light emitting element 22a.
  • the drain electrode of the tenth transistor 23b is connected to the positive electrode of the fourth light emitting element 22b, and the source electrode of the tenth transistor 23b is connected to the negative electrode of the fourth light emitting element 22b.
  • the gate electrode of the ninth transistor 23a is connected to the setting control section 5 via the third setting control signal line SL3.
  • the gate electrode of the tenth transistor 23b is connected to the setting control section 5 via the fourth setting control signal line SL4.
  • the ninth transistor 23a when an L signal as a first signal (OFF signal) is applied to the gate electrode of the ninth transistor 23a, which is an N-channel transistor, the ninth transistor 23a operates between the source electrode and the drain electrode. It becomes a non-conducting state in which current cannot flow. Thereby, for example, the third light emitting element 22a can be set to a light-emitting state. Further, for example, when an H signal as a second signal (ON signal) is applied to the gate electrode of the ninth transistor 23a, the ninth transistor 23a enters a conducting state in which a current can flow between the source electrode and the drain electrode. becomes.
  • the current flowing through the second sub-pixel circuit 2 according to the potential difference between the anode potential Vdd of the first power supply line Lvd and the cathode potential Vss of the second power supply line Lvs is adjusted to avoid the third light emitting element 22a. It bypasses and flows through the ninth transistor 23a. As a result, for example, the third light emitting element 22a can be set to a non-light emitting state.
  • the L signal as the first signal when the L signal as the first signal is applied to the gate electrode of the tenth transistor 23b, which is an N-channel transistor, current cannot flow between the source electrode and the drain electrode of the tenth transistor 23b. It becomes a non-conducting state. Thereby, for example, the fourth light emitting element 22b can be set to a light emitting state. Further, for example, when the H signal as the second signal is applied to the gate electrode of the tenth transistor 23b, the tenth transistor 23b enters a conducting state in which current can flow between the source electrode and the drain electrode.
  • the current flowing through the second sub-pixel circuit 2 according to the potential difference between the anode potential Vdd of the first power supply line Lvd and the cathode potential Vss of the second power supply line Lvs is adjusted to avoid the fourth light emitting element 22b. It bypasses and flows through the tenth transistor 23b. As a result, for example, the fourth light emitting element 22b can be set to a non-light emitting state.
  • the second setting unit 23 sets both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch to a non-conducting state in which current cannot flow between the source electrode and the drain electrode.
  • both the third light emitting element 22a and the fourth light emitting element 22b can be set to the light emitting state.
  • the form of connection between the first light emitting element 12a and the second light emitting element 12b is a parallel connection in which the first light emitting element 12a and the second light emitting element 12b are connected in parallel.
  • the connection form of the third light emitting element 22a and the fourth light emitting element 22b is a series connection as a form in which the third light emitting element 22a and the fourth light emitting element 22b are connected in series.
  • the connection form of the first light emitting element 12a and the second light emitting element 12b and the connection form of the third light emitting element 22a and the fourth light emitting element 22b are connected in series and in parallel.
  • connection type difference state it has a different state (connection type difference state) between connections. More specifically, the pixel circuit 10 has, for example, a parallel connection as a connection form of the first light emitting element 12a and the second light emitting element 12b, and a connection form of the third light emitting element 22a and the fourth light emitting element 22b. are connected in series with each other (also referred to as a first connection type difference state).
  • the pixel circuit 10 sets both the first light emitting element 12a and the second light emitting element 12b to the light emitting state by the first setting unit 13, and sets the third light emitting element 22a and the fourth light emitting element 22b by the second setting unit 23. Both of the light emitting elements 22b can be set to a light emitting state.
  • the pixel circuit 10 changes the setting mode of the light emission states of the first light emitting element 12a and the second light emitting element 12b by the first setting unit 13 to the first light emission setting in which both light emitting elements are in the light emitting state. (Both are set to emit light).
  • the pixel circuit 10 sets the light emission state setting mode of the third light emitting element 22a and the fourth light emitting element 22b by the second setting unit 23 to the first light emission setting (both light emission setting).
  • the pixel circuit 10 can set the light emission states of the first light emitting element 12a and the second light emitting element 12b by the first setting unit 13, and the third light emitting element 22a and the fourth light emission state by the second setting unit 23.
  • both the parallel-connected first light-emitting element 12a and the second light-emitting element 12b are enabled to emit light
  • the serially-connected third light-emitting element 22a and the fourth light-emitting element 22b A normal setting mode is a setting mode in which both are in a light emission enabled state.
  • the pixel circuit 10 has the first different connection state and the same light emission number mode as the normal setting mode.
  • both the first light emitting element 12a and the second light emitting element 12b connected in parallel in the first sub-pixel circuit 1 are set in the normal setting mode. is set to a light-emitting state, and both the first light-emitting element 12a and the second light-emitting element 12b are caused to emit light.
  • the first light emitting element 12a and the second light emitting element 12b The forward voltage applied to each of the second light emitting elements 12b can be reduced.
  • the drain-source voltage Vds in the second transistor 11d of the first emission control section 11 can become large. Therefore, for example, even if the potential difference between the anode potential Vdd and the cathode potential Vss decreases, the conditions for driving the second transistor 11d in the saturation region are unlikely to become severe. As a result, gradation (uneven brightness) in which the brightness gradually decreases is less likely to occur in the display device 100, and the image quality of the display device 100 can be improved.
  • the first light emitting element 12a and the second light emitting element 12b connected in parallel in the first subpixel circuit 1 are set in the normal setting mode as in the first embodiment. are set to the light-emitting state, and both the first light-emitting element 12a and the second light-emitting element 12b are caused to emit light.
  • the first light emitting element 12a and the second light emitting element 12b are compared to the case where either one of the first light emitting element 12a and the second light emitting element 12b connected in parallel so as to have the same light emission intensity is selectively caused to emit light.
  • the first light emitting element 12a and the second light emitting element 12b The current flowing through each of the second light emitting elements 12b can be approximately halved.
  • deterioration over time of the first light emitting element 12a or the second light emitting element 12b is less likely to occur, and the image quality of the display device 100 can be improved.
  • the third light emitting element 22a and the fourth light emitting element 22b connected in series in the second sub-pixel circuit 2 are set in the normal setting mode. are set to the light-emitting state, and both the third light-emitting element 22a and the fourth light-emitting element 22b are caused to emit light.
  • the third light emitting element 22a and the fourth light emitting element 22b are compared to the case where either one of the third light emitting element 22a and the fourth light emitting element 22b connected in series so as to have the same light emission intensity is selectively caused to emit light.
  • the third light emitting element 22a and the fourth light emitting element 22b The current flowing through each of the fourth light emitting elements 22b can be approximately halved.
  • the power consumption in the second subpixel circuit 2 can be reduced and the energy efficiency in the second subpixel circuit 2 can be increased. As a result, for example, power consumption in the display device 100 can be reduced.
  • the fifth embodiment for example, when at least one of the characteristics of the elements and the usage conditions of the light-emitting elements are different between the first sub-pixel circuit 1 and the second sub-pixel circuit 2, the The first different connection state and the same light emission number mode as the normal setting mode are adopted according to at least one of the characteristics and the usage conditions of the light emitting elements. As a result, for example, the performance of the display device 100 can be improved.
  • FIG. 21 is a diagram showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combination circuit 52 for example, inputs the first switching signal Si0 and the second switching signal Si1, the first setting control signal Se1, the second setting control signal Se2, the third setting control signal Se3, and the fourth setting control signal.
  • Various logic outputs are executed so that the output of the signal Se4 has the relationship shown in FIG. For example, as shown in FIG.
  • the inputs of the first switching signal Si0 and the second switching signal Si1, the first setting control signal Se1, the second setting control signal Se2, the third setting control signal Se3 and the fourth setting control signal As a combination of the output of the signal Se4, three patterns of logic output (specifically, patterns 1F to 4F) can be executed.
  • the L signal as the first setting control signal Se1 is input.
  • An L signal is output.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 puts both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch in non-conducting state, so that the third light emitting element 22a and the fourth light emitting element 22b are set to the light-emitting state.
  • the third light emitting element 22a and the fourth light emitting element 22b are set to the light-emitting state.
  • all of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b are set to the light emitting state.
  • the pattern 2F when the pattern 2F is employed, when the L signal as the first switching signal Si0 and the H signal as the second switching signal Si1 are input to the combinational circuit 52, L signal as the first signal, H signal as the second signal as the second setting control signal Se2, L signal as the first signal as the third setting control signal Se3, and the second signal as the fourth setting control signal Se4 An H signal is output.
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the light-emitting state
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the non-light-emitting state.
  • the pattern 3F when the pattern 3F is employed, when the H signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input to the combinational circuit 52, H signal as the second signal, L signal as the first signal as the second setting control signal Se2, H signal as the second signal as the third setting control signal Se3, and the first signal as the fourth setting control signal Se4 An L signal is output.
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the light-emitting state
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the non-light-emitting state.
  • the setting mode of the light emitting state of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is normal.
  • the setting mode is entered. More specifically, for example, in the pixel circuit 10, both the first light emitting element 12a and the second light emitting element 12b that are connected in parallel are enabled to emit light, and the third light emitting element 22a and the fourth light emitting element 22a that are connected in series are A normal setting mode (also referred to as a fifth normal setting mode) is employed in which both light emitting elements 22b are in a light emitting state.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 puts both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch in non-conducting state, so that the third light emitting element 22a and the fourth light emitting element 22b are set to the light-emitting state.
  • the mode becomes a mode for coping with an emission defect in the pixel circuit 10 (defect coping setting mode).
  • the first setting unit 13 selectively turns off one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, thereby One of the first light emitting element 12a and the second light emitting element 12b is selectively set to a non-light emitting state.
  • the second setting unit 23 selectively brings one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch into a conducting state, so that the third light emitting element 22a and fourth light emitting element 22b is selectively set to a non-light emitting state.
  • the second sub-pixel circuit 2 one of the third light emitting element 22a and the fourth light emitting element 22b that does not cause a light emission failure can selectively emit light.
  • a pattern 2F corresponding to the failure handling setting mode may be employed.
  • the first setting unit 13 selectively disables the fifth transistor 13b as one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch. By making it conductive, one of the first light emitting element 12a and the second light emitting element 12b, the second light emitting element 12b, is selectively set to a non-light emitting state.
  • the second setting unit 23 selectively turns on the tenth transistor 23b as one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch.
  • the fourth light emitting element 22b which is one of the third light emitting element 22a and the fourth light emitting element 22b, is selectively set to a non-light emitting state.
  • the second sub-pixel circuit In 2 the third light emitting element 22a that does not cause any light emission failure can selectively emit light among the third light emitting element 22a and the fourth light emitting element 22b.
  • a setting mode in which each of the first light emitting element 12a and the third light emitting element 22a is set to the light emitting state and each of the second light emitting element 12b and the fourth light emitting element 22b is set to the non-light emitting state (first failure handling setting mode) is adopted.
  • the pattern 1F corresponding to the normal setting mode is replaced with the defective light emitting element 12a.
  • Pattern 3F corresponding to the handling setting mode may be employed.
  • the first setting unit 13 selectively disables the fourth transistor 13a as one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch. By making it conductive, one of the first light emitting element 12a and the second light emitting element 12b is selectively set to a non-light emitting state.
  • the second setting unit 23 selectively turns on the ninth transistor 23a as one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch.
  • one of the third light emitting element 22a and the fourth light emitting element 22b is selectively set to the non-light emitting state.
  • the second light-emitting element 12b which does not cause a light emission failure, selectively emits light among the first light-emitting element 12a and the second light-emitting element 12b.
  • the fourth light emitting element 22b which does not cause any light emission failure, can selectively emit light among the third light emitting element 22a and the fourth light emitting element 22b.
  • some setting control signals input from the setting control unit 5 to the first setting unit 13 and second setting signals A part of the setting control signals input to the unit 23 may be a common setting control signal. If such a configuration is adopted, the wiring structure can be simplified, for example, by reducing the number of wirings for applying setting control signals to the first setting section 13 and the second setting section 23 . As a result, for example, in the display device 100 and the display panel 100p, it is possible to narrow the pitch at which the plurality of pixel circuits 10 are arranged, thereby improving the resolution. Therefore, for example, the performance of the display device 100 can be improved.
  • FIG. 22 is a circuit diagram showing the pixel circuit 10 according to the first modified example of the fifth embodiment.
  • the pixel circuit 10 according to the first modification of the fifth embodiment includes a first light emission control unit 11, a first light emitting unit 12, and a first light emission control unit 11 having the same configuration as the example of the pixel circuit 10 according to the fifth embodiment shown in FIG. It has a first setting section 13 , a second light emission control section 21 , a second light emission section 22 and a second setting section 23 .
  • the gate electrodes of the fifth transistor 13b and the tenth transistor 23b are connected to the setting control section 5 via the second setting control signal line SL2.
  • the second setting control signal line SL2 connected to the setting control section 5 branches midway and connects to the gate electrodes of the fifth transistor 13b and the tenth transistor 23b.
  • the gate electrode of the fourth transistor 13a is connected to the setting control section 5 via the first setting control signal line SL1.
  • the gate electrode of the ninth transistor 23a is connected to the setting control section 5 via the third setting control signal line SL3.
  • the fourth setting control signal line SL4 is deleted.
  • the common second setting control signal Se2 can be input from the setting control section 5 to the respective gate electrodes of the fifth transistor 13b and the tenth transistor 23b.
  • FIG. 23 is a truth table showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combination circuit 52 for example, inputs the first switching signal Si0 and the second switching signal Si1 and outputs the first setting control signal Se1, the second setting control signal Se2 and the third setting control signal Se3.
  • Various logic outputs are executed so that the relationship shown in FIG. 23 is established. For example, as shown in FIG.
  • the input of the first switching signal Si0 and the second switching signal Si1 and the output of the first setting control signal Se1, the second setting control signal Se2 and the third setting control signal Se3 are As a combination, three patterns of logic outputs (specifically, patterns 1G to 3G) can be implemented.
  • the combinational circuit 52 when the combinational circuit 52 receives the L signal as the first switching signal Si0 and the L signal as the second switching signal Si1, The L signal that is the first signal, the L signal that is the first signal as the second setting control signal Se2, and the L signal that is the first signal as the third setting control signal Se3 are output.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 puts both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch in non-conducting state, so that the third light emitting element 22a and the fourth light emitting element 22b are set to the light-emitting state.
  • the third light emitting element 22a and the fourth light emitting element 22b are set to the light-emitting state.
  • all of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b are set to the light emitting state.
  • the setting mode of the light emitting states of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is different from the normal setting mode.
  • both the first light emitting element 12a and the second light emitting element 12b that are connected in parallel are enabled to emit light
  • the third light emitting element 22a and the fourth light emitting element 22a that are connected in series are in a light emitting state.
  • a normal setting mode (fifth normal setting mode) in which both of the light emitting elements 22b are enabled to emit light is employed.
  • the display device 100 performance can be improved.
  • the combination circuit 52 when the L signal as the first switching signal Si0 and the H signal as the second switching signal Si1 are input, the first setting control signal Se1 , the H signal as the second signal as the second setting control signal Se2, and the L signal as the first signal as the third setting control signal Se3 are output.
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the light-emitting state
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the non-light-emitting state.
  • the combination circuit 52 when the H signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input, the first setting control signal Se1 , an L signal as the first signal as the second setting control signal Se2, and an H signal as the second signal as the third setting control signal Se3 are output.
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the light-emitting state, and the first light-emitting element 12a and the third light-emitting element 22a are set to the non-light-emitting state.
  • the setting mode of the light emitting state of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is A defect countermeasure setting mode for coping with a light emission defect in the pixel circuit 10 is entered.
  • the first setting unit 13 selectively turns off one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, thereby One of the first light emitting element 12a and the second light emitting element 12b is selectively set to a non-light emitting state.
  • the second setting unit 23 selectively brings one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch into a conductive state, thereby and fourth light emitting element 22b is selectively set to a non-light emitting state.
  • the second sub-pixel circuit 2 one of the third light emitting element 22a and the fourth light emitting element 22b that does not cause a light emission failure can selectively emit light.
  • FIG. 24 is a circuit diagram showing the pixel circuit 10 according to the second modified example of the fifth embodiment.
  • the pixel circuit 10 according to the second modification of the fifth embodiment includes a first light emission control unit 11, a first light emitting unit 12, and a first light emission control unit 11 having the same configuration as the example of the pixel circuit 10 according to the fifth embodiment shown in FIG. It has a first setting section 13 , a second light emission control section 21 , a second light emission section 22 and a second setting section 23 .
  • the gate electrodes of the fourth transistor 13a and the ninth transistor 23a are connected to the setting control section 5 via the first setting control signal line SL1.
  • the first setting control signal line SL1 connected to the setting control section 5 is branched in the middle and connected to the gate electrodes of the fourth transistor 13a and the ninth transistor 23a.
  • gate electrodes of the fifth transistor 13b and the tenth transistor 23b are connected to the setting control section 5 via the second setting control signal line SL2.
  • the second setting control signal line SL2 connected to the setting control section 5 branches midway and connects to the gate electrodes of the fifth transistor 13b and the tenth transistor 23b.
  • the third setting control signal line SL3 and the fourth setting control signal line SL4 are deleted.
  • the common first setting control signal Se1 can be input from the setting control section 5 to the respective gate electrodes of the fourth transistor 13a and the ninth transistor 23a.
  • a common second setting control signal Se2 may be input from the setting control section 5 to the respective gate electrodes of the fifth transistor 13b and the tenth transistor 23b.
  • FIG. 25 is a diagram showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combinational circuit 52 for example, combines the inputs of the first switching signal Si0 and the second switching signal Si1 and the outputs of the first setting control signal Se1 and the second setting control signal Se2 as shown in FIG. Perform various logic outputs so that they are related. For example, as shown in FIG. 25, three patterns ( Specifically, logic outputs of patterns 1H-3H) can be performed.
  • the combination circuit 52 when the pattern 1H is adopted, in the combination circuit 52, when the L signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input, An L signal that is the first signal and an L signal that is the first signal as the second setting control signal Se2 are output.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state.
  • the second setting unit 23 puts both the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch in non-conducting state, so that the third light emitting element 22a and the fourth light emitting element 22b are set to the light-emitting state.
  • the third light emitting element 22a and the fourth light emitting element 22b are set to the light-emitting state.
  • all of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b are set to the light emitting state.
  • the setting mode of the light emission states of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is different from the normal setting mode.
  • both the first light emitting element 12a and the second light emitting element 12b that are connected in parallel are enabled to emit light
  • the third light emitting element 22a and the fourth light emitting element 22a that are connected in series are A normal setting mode (fifth normal setting mode) in which both of the light emitting elements 22b are enabled to emit light.
  • the display device 100 performance can be improved.
  • the combination circuit 52 when the L signal as the first switching signal Si0 and the H signal as the second switching signal Si1 are input, the first setting control signal Se1 An L signal, which is the first signal as the second setting control signal Se2, and an H signal, which is the second signal as the second setting control signal Se2, are output.
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the light-emitting state
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the non-light-emitting state.
  • the combination circuit 52 when the H signal as the first switching signal Si0 and the L signal as the second switching signal Si1 are input, the first setting control signal Se1 The H signal that is the second signal as the second setting control signal Se2 and the L signal that is the first signal as the second setting control signal Se2 are output.
  • the second light-emitting element 12b and the fourth light-emitting element 22b are set to the light-emitting state
  • the first light-emitting element 12a and the third light-emitting element 22a are set to the non-light-emitting state.
  • the setting mode of the light emitting state of the first light emitting element 12a, the second light emitting element 12b, the third light emitting element 22a, and the fourth light emitting element 22b is A defect countermeasure setting mode for coping with a light emission defect in the pixel circuit 10 is entered.
  • the first setting unit 13 selectively turns off one of the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, thereby One of the first light emitting element 12a and the second light emitting element 12b is selectively set to a non-light emitting state.
  • the second setting unit 23 selectively brings one of the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch into a conducting state, so that the third light emitting element 22a and fourth light emitting element 22b is selectively set to a non-light emitting state.
  • the second sub-pixel circuit 2 one of the third light emitting element 22a and the fourth light emitting element 22b that does not cause a light emission failure can selectively emit light.
  • an N-channel transistor may be applied to the fourth transistor 13a as the first switch.
  • the H signal may be adopted as the first signal and the L signal may be adopted as the second signal.
  • an N-channel transistor may be applied to the fifth transistor 13b as the second switch.
  • the H signal may be adopted as the first signal and the L signal may be adopted as the second signal.
  • a P-channel transistor may be applied to the ninth transistor 23a as the third switch.
  • the H signal may be adopted as the first signal and the L signal may be adopted as the second signal.
  • a P-channel transistor may be applied to the tenth transistor 23b as the fourth switch.
  • an H signal may be adopted as the first signal and an L signal may be adopted as the second signal.
  • the pixel circuit 10 may have a different connection state and a different emission number mode as a normal setting mode.
  • both the first light emitting element 12a and the second light emitting element 12b connected in parallel are set to the light emitting state, and either one of the third light emitting element 22a and the fourth light emitting element 22b connected in series is selected.
  • a setting mode also referred to as a third light emission number difference mode
  • the first light emitting element 12a and the second light emitting element 12b connected in parallel are set in the normal setting mode.
  • Both are set to the light-emitting state, and both the first light-emitting element 12a and the second light-emitting element 12b are caused to emit light.
  • the first light emitting element 12a and the second light emitting element 12b are reduced.
  • gradation uneven brightness
  • the brightness gradually decreases is less likely to occur in the display device 100, and the image quality of the display device 100 can be improved.
  • the first light emitting element 12a and the second light emitting element 12b connected in parallel to have the same light emission intensity the first light emitting element 12a and the second light emitting element 12b
  • the current flowing through each of the two light emitting elements 12b can be approximately halved.
  • deterioration over time of the first light emitting element 12a and the second light emitting element 12b is less likely to occur, and the image quality of the display device 100 can be improved.
  • any one of the first light emitting element 12a and the second light emitting element 12b connected in parallel is selectively brought into a light emitting state, and the third light emitting element 22a and the fourth light emitting element connected in series are selected.
  • 22b can be set to the light-emitting state (also referred to as a fourth light emission number difference mode), it is conceivable that the normal setting mode is set.
  • the third light emitting element 22a and the fourth light emitting element 22b connected in series in the second sub-pixel circuit 2 are set in the normal setting mode.
  • both the third light-emitting element 22a and the fourth light-emitting element 22b are caused to emit light.
  • the third light emitting element 22a and the fourth light emitting element 22b are set to the light-emitting state, and both the third light-emitting element 22a and the fourth light-emitting element 22b are caused to emit light.
  • the third light emitting element 22a and the fourth light emitting element 22b The current flowing through each of the fourth light emitting elements 22b can be approximately halved. As a result, for example, power consumption in the display device 100 can be reduced.
  • the performance of the display device 100 can be improved.
  • the performance of the display device 100 can be improved when at least one of the characteristics of the elements and the usage conditions of the light-emitting elements are different between the first sub-pixel circuit 1 and the second sub-pixel circuit 2 .
  • the display The performance of device 100 may be improved.
  • the first subpixel circuit 1, the second subpixel circuit 2, and the third subpixel circuit 3 each have the same configuration.
  • the setting of the light emitting element in each of the subpixel circuit 2 and the third subpixel circuit 3 can be switched between the first light emission setting (both light emission setting) and the second light emission setting (one light emission setting). good too.
  • the first sub-pixel circuit 1 will be illustrated and explained.
  • the first color of light emitted by the light emitting elements of the first subpixel circuit 1 the second color of light emitted by the light emitting elements of the second subpixel circuit 2, and the light emitting elements of the third subpixel circuit 3 are The third color of emitted light may be different from each other.
  • FIG. 26 is a circuit diagram showing the first sub-pixel circuit 1 according to the first example of the sixth embodiment.
  • the first sub-pixel circuit 1 according to the first example of the sixth embodiment has the same configuration as the first sub-pixel circuit 1 according to the first embodiment.
  • the first sub-pixel circuit 1 has, for example, a first light emitting section 12 and a first setting section 13 .
  • the first sub-pixel circuit 1 has, for example, a first light emission control section 11 .
  • the first light emitting unit 12 includes, for example, a first light emitting element 12a and a second light emitting element 12b.
  • the first setting unit 13 selects, for example, one of a light emitting state in which the first light emitting element 12a and the second light emitting element 12b can emit light and a non-light emitting state in which the first light emitting element 12a and the second light emitting element 12b cannot emit light.
  • the first setting unit 13 includes, for example, a fourth transistor 13a as a first switch and a fifth transistor 13b as a second switch.
  • the fourth transistor 13a is connected in series with the first light emitting element 12a.
  • the fifth transistor 13b for example, is connected in series with the second light emitting element 12b.
  • P-channel transistors for example, are applied to the fourth transistor 13a and the fifth transistor 13b.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch so that the first light emitting element 12a and the second Both of the two light emitting elements 12b can be set to the light emitting state.
  • the first sub-pixel circuit 1 by causing both the first light emitting element 12a and the second light emitting element 12b connected in parallel to emit light, the pixel circuit 10, the display panel 100p and the display device 100 each , the usage rate of light-emitting elements for light emission can be improved. Therefore, for example, waste due to excessive arrangement of light emitting elements is less likely to occur.
  • the current flowing through each of the first light emitting element 12a and the second light emitting element 12b is reduced, the deterioration over time of the first light emitting element 12a and the second light emitting element 12b is less likely to occur, and the image quality of the display device 100 is improved. can.
  • the first setting unit 13 sets the fourth transistor 13a as the first switch to the conductive state to set the first light emitting element 12a to the light emitting state, and the fifth transistor 13b as the second switch.
  • the second light emitting element 12b can be set to a non-light emitting state.
  • the first setting unit 13 sets the fourth transistor 13a as the first switch to the non-conducting state to set the first light emitting element 12a to the non-light emitting state, and the fifth transistor 13b as the second switch to the conducting state.
  • the second light-emitting element 12b can be set to a light-emitting state.
  • the first setting unit 13 sets each of the first light emitting element 12a and the second light emitting element 12b to either the light emitting state or the non-light emitting state according to the setting control signal from the setting control unit 5, for example. state can be set.
  • the gate electrode of the fourth transistor 13a is connected to the setting control section 5 via the first setting control signal line SL1.
  • the gate electrode of the fifth transistor 13b is connected to the setting control section 5 via the second setting control signal line SL2.
  • the setting control unit 5 has, for example, a plurality of signal output circuits 51 and combination circuits 52 .
  • the setting control unit 5 may be arranged for each first sub-pixel circuit 1, may be arranged for each pixel circuit 10, or may be arranged for each of a plurality of pixel circuits 10. .
  • FIG. 27 is a diagram showing an example of the relationship between the switching signal Si input to the combination circuit 52, the setting control signal output from the combination circuit 52, and the light emitting elements set to the light emitting state.
  • the combinational circuit 52 for example, combines the inputs of the first switching signal Si0 and the second switching signal Si1 and the outputs of the first setting control signal Se1 and the second setting control signal Se2 as shown in FIG. Perform various logic outputs so that they are related. For example, as shown in FIG. 27, there are three patterns ( Specifically, the logic outputs of patterns 1I-3I) can be implemented.
  • the first setting control signal An L signal that is the first signal as Se1 and an L signal that is the first signal as the second setting control signal Se2 are output.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch, so that the first light emitting element 12a and the second light emitting element 12a are turned on. Both of the elements 12b are set to the light-emitting state. As a result, for example, the first light emitting element 12a and the second light emitting element 12b are set to a light emitting state.
  • the first setting unit 13 sets the first light-emitting element 12a to a light-emitting state by turning on the fourth transistor 13a as the first switch, and sets the fifth transistor 13b as the second switch to the light-emitting state. is brought into a non-conducting state, the second light emitting element 12b is set in a non-light emitting state.
  • the first light emitting element 12a that does not cause any light emission failure can selectively emit light among the first light emitting element 12a and the second light emitting element 12b.
  • the first setting unit 13 sets the first light-emitting element 12a to a non-light-emitting state by turning off the fourth transistor 13a as the first switch, and sets the fifth transistor as the second switch to the non-light-emitting state.
  • the second light-emitting element 12b is set to a light-emitting state by setting the second light-emitting element 12b to a conductive state.
  • the second light emitting element 12b which does not cause any defective light emission, can be selectively caused to emit light among the first light emitting element 12a and the second light emitting element 12b.
  • an N-channel transistor may be applied to the fourth transistor 13a as the first switch.
  • the H signal is adopted as the first signal and the L signal is adopted as the second signal.
  • an N-channel transistor may be applied to the fifth transistor 13b as the second switch.
  • the H signal is adopted as the first signal and the L signal is adopted as the second signal.
  • FIG. 28 is a circuit diagram showing the first sub-pixel circuit 1 according to the second example of the sixth embodiment.
  • the first subpixel circuit 1 according to the second example of the sixth embodiment has the same configuration as the first subpixel circuit 1 according to the third embodiment.
  • the first sub-pixel circuit 1 has, for example, a first light emitting section 12 and a first setting section 13 .
  • the first sub-pixel circuit 1 has, for example, a first light emission control section 11 .
  • the first light emitting unit 12 includes, for example, a first light emitting element 12a and a second light emitting element 12b.
  • the first light emitting element 12a and the second light emitting element 12b are connected in series.
  • the first setting unit 13 selects, for example, one of a light emitting state in which the first light emitting element 12a and the second light emitting element 12b can emit light and a non-light emitting state in which the first light emitting element 12a and the second light emitting element 12b cannot emit light.
  • the first setting unit 13 includes, for example, a fourth transistor 13a as a first switch and a fifth transistor 13b as a second switch.
  • the fourth transistor 13a is connected in parallel with the first light emitting element 12a.
  • the fifth transistor 13b for example, is connected in parallel with the second light emitting element 12b.
  • N-channel transistors for example, are applied to the fourth transistor 13a and the fifth transistor 13b.
  • the first setting unit 13 puts both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch into a non-conducting state so that the first light emitting element 12a and the Both of the second light emitting elements 12b can be set to a light emitting state.
  • the first setting unit 13 sets the fourth transistor 13a as the first switch to the non-conducting state to set the first light emitting element 12a to the light emitting state, and the fifth transistor 13b as the second switch to the conducting state to set the first light emitting element 12a to the light emitting state.
  • the second light emitting element 12b can be set to a non-light emitting state.
  • the first setting unit 13 sets the fourth transistor 13a as the first switch to the conductive state to set the first light emitting element 12a to the non-light emitting state, and sets the fifth transistor 13b as the second switch to the non-conductive state to set the first light emitting element 12a to the non-light emitting state.
  • the second light-emitting element 12b can be set to a light-emitting state.
  • the first setting unit 13 sets each of the first light emitting element 12a and the second light emitting element 12b to either the light emitting state or the non-light emitting state according to the setting control signal from the setting control unit 5, for example. state can be set.
  • the gate electrode of the fourth transistor 13a is connected to the setting control section 5 via the first setting control signal line SL1.
  • the gate electrode of the fifth transistor 13b is connected to the setting control section 5 via the second setting control signal line SL2.
  • the setting control unit 5 has, for example, a plurality of signal output circuits 51 and combination circuits 52 .
  • the setting control unit 5 may be arranged for each first sub-pixel circuit 1, may be arranged for each pixel circuit 10, or may be arranged for each of a plurality of pixel circuits 10. .
  • patterns 1I-3I may be implemented.
  • the first setting control signal An L signal that is the first signal as Se1 and an L signal that is the first signal as the second setting control signal Se2 are output.
  • the first setting unit 13 puts both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch into a non-conducting state so that the first light emitting element 12a and the second Both of the light emitting elements 12b are set to a light emitting state.
  • the first light emitting element 12a and the second light emitting element 12b are set to a light emitting state.
  • the first setting unit 13 sets the first light-emitting element 12a to the light-emitting state by turning off the fourth transistor 13a as the first switch, and sets the fifth transistor as the second switch to the light-emitting state. 13b is turned on to set the second light emitting element 12b to a non-light emitting state.
  • the first light emitting element 12a that does not cause any light emission failure can selectively emit light among the first light emitting element 12a and the second light emitting element 12b.
  • the first setting unit 13 sets the first light emitting element 12a to the non-light emitting state by turning on the fourth transistor 13a as the first switch, and sets the fifth transistor 13b as the second switch to the non-light emitting state. is brought into a non-conducting state, the second light emitting element 12b is set to a state capable of emitting light.
  • the second light emitting element 12b which does not cause any defective light emission, can be selectively caused to emit light among the first light emitting element 12a and the second light emitting element 12b.
  • a P-channel transistor may be applied to the fourth transistor 13a as the first switch.
  • the H signal may be adopted as the first signal and the L signal may be adopted as the second signal.
  • a P-channel transistor may be applied to the fifth transistor 13b as the second switch.
  • the H signal may be adopted as the first signal and the L signal may be adopted as the second signal.
  • FIG. 39 is a circuit diagram showing an example of the pixel circuit 10 according to the seventh embodiment.
  • An example of the pixel circuit 10 according to the seventh embodiment is based on the example of the pixel circuit 10 according to the first embodiment shown in FIG. It has a configuration in which the configuration of the second setting portion 23 of the sub-pixel circuit 2 is changed.
  • the first setting unit 13 has a configuration in which the first light emitting element 12a and the second light emitting element 12b are selectively settable to either serial connection or parallel connection. In other words, the first light emitting element 12a and the second light emitting element 12b are connected so as to be selectively settable to either one of serial connection and parallel connection.
  • the second setting unit 23 has a configuration in which the third light emitting element 22a and the fourth light emitting element 22b are selectively settable to either serial connection or parallel connection.
  • the third light emitting element 22a and the fourth light emitting element 22b are connected so as to be selectively settable to either one of serial connection and parallel connection.
  • the first setting section 13 has a configuration in which the source electrode of the fourth transistor 13a is connected to the negative electrode of the first light emitting element 12a.
  • the first setting unit 13 includes an eleventh transistor 13c connecting the drain electrode of the fourth transistor 13a and the drain electrode of the fifth transistor 13b.
  • the eleventh transistor 13c is a switch (first transistor) that can selectively set the connection form of the first light emitting element 12a and the second light emitting element 12b to either one of serial connection and parallel connection. Also called a connection selection switch).
  • the source electrode of the eleventh transistor 13c is connected to the drain electrode of the fourth transistor 13a.
  • the drain electrode of the eleventh transistor 13c is connected to the drain electrode of the fifth transistor 13b.
  • the gate voltage of the fourth transistor 13a is controlled by the first setting control signal Se1
  • the gate voltage of the fifth transistor 13b is controlled by the second setting control signal Se2
  • the gate voltage of the eleventh transistor 13c is controlled by the setting control signal Se1.
  • It is controlled by a fifth setting control signal Se5 transmitted from the setting control unit 5 through a signal line (also referred to as a fifth setting control signal line) SL5 connected to the unit 5 .
  • the respective states of the fourth transistor 13a, the fifth transistor 13b, and the eleventh transistor 13c are as follows. is set to An L signal, which is the first signal, is input to the gate electrode of the fourth transistor 13a as the first setting control signal Se1 from the setting control unit 5, and the fourth transistor 13a operates to generate a current between the source electrode and the drain electrode. is set to a conductive state (also called an ON state) in which the current can flow.
  • the H signal which is the second signal
  • the H signal is input to the gate electrode of the fifth transistor 13b as the second setting control signal Se2 from the setting control unit 5, and the fifth transistor 13b causes current flow between the source electrode and the drain electrode. is set to a non-conducting state (also referred to as an off state) in which the current cannot flow.
  • the gate electrode of the eleventh transistor 13c is supplied with the L signal, which is the first signal, as the fifth setting control signal Se5 from the setting control unit 5, and the eleventh transistor 13c is set to the conductive state (on state).
  • the states of the fourth transistor 13a, the fifth transistor 13b, and the eleventh transistor 13c are as follows. is set to The gate electrode of the fourth transistor 13a is supplied with the L signal, which is the first signal, as the first setting control signal Se1 from the setting control unit 5, and the fourth transistor 13a is set to the conductive state (on state). there is The gate electrode of the fifth transistor 13b is supplied with the L signal, which is the first signal, as the second setting control signal Se2 from the setting control unit 5, and the fifth transistor 13b is set to the conductive state (on state).
  • the H signal which is the second signal, is input to the gate electrode of the eleventh transistor 13c as the fifth setting control signal Se5 from the setting control unit 5, and the eleventh transistor 13c is set in a non-conducting state (off state). ing.
  • the first setting unit 13 can set one of the first light emitting element 12a and the second light emitting element 12b to the light emitting state and set the remaining light emitting elements to the non-light emitting state. can. From another point of view, the first setting unit 13 responds to setting control signals such as the first setting control signal Se1, the second setting control signal Se2, and the fifth setting control signal Se5 from the setting control unit 5 to set the Each of the first light emitting element 12a and the second light emitting element 12b can be selectively set to either a light emitting state or a non-light emitting state.
  • the states of the fourth transistor 13a, the fifth transistor 13b, and the eleventh transistor 13c are It is set as follows.
  • An L signal, which is the first signal is input to the gate electrode of the fourth transistor 13a as the first setting control signal Se1 from the setting control section 5, and the fourth transistor 13a is set to the conductive state (on state).
  • the H signal, which is the second signal is input to the gate electrode of the fifth transistor 13b as the second setting control signal Se2 from the setting control unit 5, and the fifth transistor 13b is set in a non-conducting state (off state).
  • the H signal, which is the second signal is input to the gate electrode of the eleventh transistor 13c as the fifth setting control signal Se5 from the setting control section 5, and the eleventh transistor 13c is set in a non-conducting state (off state).
  • the states of the fourth transistor 13a, the fifth transistor 13b, and the eleventh transistor 13c are It is set as follows.
  • An H signal, which is the second signal is input to the gate electrode of the fourth transistor 13a as the first setting control signal Se1 from the setting control unit 5, and the fourth transistor 13a is set in a non-conducting state (off state).
  • the gate electrode of the fifth transistor 13b is supplied with the L signal, which is the first signal, as the second setting control signal Se2 from the setting control section 5, and the fifth transistor 13b is set to the conductive state (on state).
  • the H signal, which is the second signal is input to the gate electrode of the eleventh transistor 13c as the fifth setting control signal Se5 from the setting control section 5, and the eleventh transistor 13c is set in a non-conducting state (off state).
  • the second setting portion 23 of the second subpixel circuit 2 also has the same configuration and function as the first setting portion 13 of the first subpixel circuit 1. Therefore, detailed description of the second setting unit 23 is omitted.
  • the second setting section 23 includes a twelfth transistor 23c corresponding to the eleventh transistor 13c.
  • the twelfth transistor 23c is a switch (second transistor) that can selectively set the connection form of the third light emitting element 22a and the fourth light emitting element 22b to either one of serial connection and parallel connection. Also called a connection selection switch).
  • the ninth transistor 23a corresponds to the fourth transistor 13a
  • the tenth transistor 23b corresponds to the fifth transistor 13b.
  • the gate voltage of the ninth transistor 23a is controlled by the third setting control signal Se3
  • the gate voltage of the tenth transistor 23b is controlled by the fourth setting control signal Se4
  • the gate voltage of the twelfth transistor 23c is controlled by the setting control signal Se3.
  • It is controlled by a sixth setting control signal Se6 transmitted from the setting control unit 5 through a signal line (also referred to as a sixth setting control signal line) SL6 connected to the unit 5 .
  • the second setting unit 23 can set one of the third light emitting element 22a and the fourth light emitting element 22b to a light emitting state and set the remaining light emitting elements to a non-light emitting state. can. From another point of view, the second setting unit 23 responds to the setting control signals such as the third setting control signal Se3, the fourth setting control signal Se4, and the sixth setting control signal Se6 from the setting control unit 5. Each of the third light emitting element 22a and the fourth light emitting element 22b can be selectively set to either a light emitting state or a non-light emitting state.
  • the eleventh transistor 13c and the twelfth transistor 23c are P-channel transistors, but are not limited to this.
  • the eleventh transistor 13c may be changed to an N-channel transistor, and the twelfth transistor 23c may be changed to an N-channel transistor.
  • each of the eleventh transistor 13c and the twelfth transistor 23c may be either a P-channel transistor or an N-channel transistor.
  • each of the first light emission control section 11 and the second light emission control section 21 may be appropriately changed to have various circuit configurations.
  • an N-channel transistor may be applied to the second transistor 11d of the first sub-pixel circuit 1 in each of the above embodiments.
  • the order of arrangement of the first light emission control unit 11, the first setting unit 13, and the first light emitting unit 12 between the first power line Lvd and the second power line Lvs is the same as in each of the above implementations.
  • a configuration opposite to the form is conceivable.
  • an N-channel transistor may be applied to the seventh transistor 21d of the second sub-pixel circuit 2 in each of the above-described embodiments.
  • the order of arrangement of the second light emission control unit 21, the second setting unit 23, and the second light emitting unit 22 between the first power line Lvd and the second power line Lvs is the same as in each of the above implementations.
  • a configuration opposite to the form is conceivable.
  • the second transistor 11d of the first subpixel circuit 1 has an N-channel A specific example in which a transistor is applied will be described.
  • FIG. 29 is a circuit diagram showing an example of the first sub-pixel circuit 1 in which an N-channel transistor is applied as the second transistor.
  • the first sub-pixel circuit 1 shown in FIG. 29 can be employed, for example, in each of the first example of the first embodiment, the second embodiment, the fifth embodiment, and the sixth embodiment.
  • N-channel transistors are applied to each of the first transistor 11g, the second transistor 11d, the third transistor 11e, the fourth transistor 13a and the fifth transistor 13b.
  • the first light emitting element 12a and the second light emitting element 12b are connected in parallel.
  • the first light emitting section 12 is connected to the first power supply line Lvd via the first anode potential input line 1dl. More specifically, the positive electrode as the first electrode of each of the first light emitting element 12a and the second light emitting element 12b is connected to the first power supply line Lvd through the first anode potential input line 1dl. Also, the first light emitting unit 12 is connected to a second power line Lvs as a power line on the cathode potential side via the first setting unit 13, the first light emission control unit 11, and the first cathode potential input line 1sl. .
  • the negative electrode as the second electrode of each of the first light emitting element 12a and the second light emitting element 12b connects the first setting section 13, the first light emission control section 11 and the first cathode potential input line 1sl. It is connected to the second power supply line Lvs via.
  • the gate electrode of the first transistor 11g is connected to the scanning signal line 4g.
  • a drain electrode (source electrode) of the first transistor 11g is connected to the first image signal line 4s1.
  • the source electrode (drain electrode) of the first transistor 11g is connected to the gate electrode of the second transistor 11d.
  • an ON signal here, H signal
  • the first transistor 11g When an ON signal (here, H signal) as a scanning signal from the scanning signal line 4g is input to the gate electrode of the first transistor 11g, the first transistor 11g generates a current between the drain electrode and the source electrode. It becomes a conductive state that allows flow.
  • the image signal from the first image signal line 4s1 is applied to the gate electrode of the second transistor 11d through the first transistor 11g.
  • a source electrode of the second transistor 11d is connected to the first cathode potential input line 1sl.
  • the drain electrode of the second transistor 11d is connected to the first anode potential input line 1dl through the third transistor 11e, the first setting section 13 and the first light emitting section 12.
  • FIG. 1 when the H signal as the image signal from the first image signal line 4s1 is input to the gate electrode, the second transistor 11d enters a conducting state in which a current can flow between the drain electrode and the source electrode. becomes. As a result, a drive current can flow from the first anode potential input line 1dl to the first light emitting section 12 .
  • the intensity (luminance) of light emission of the first light emitting unit 12 can be controlled according to the level (potential) of the image signal.
  • the first capacitive element 11c is located on a connection line connecting the gate electrode and the source electrode of the second transistor 11d.
  • the third transistor 11 e is located on a connection line (first drive line) that connects the second transistor 11 d and the first light emitting section 12 .
  • a source electrode of the third transistor 11 e is connected to a drain electrode of the second transistor 11 d
  • a drain electrode of the third transistor 11 e is connected to the first light emitting section 12 via the first setting section 13 .
  • the drain electrode of the third transistor 11e is connected via the first setting portion 13 to the negative electrodes of the first light emitting element 12a and the second light emitting element 12b.
  • a gate electrode of the third transistor 11e is connected to the light emission control signal line 4e.
  • an ON signal here, H signal
  • the third transistor 11e is provided between the source electrode and the drain electrode. It becomes a conductive state through which current can flow.
  • a driving current flows from the first anode potential input line 1dl to the first light emitting section 12, and the first light emitting section 12 can emit light.
  • the fourth transistor 13a as the first switch is connected in series with the first light emitting element 12a.
  • the source electrode of the fourth transistor 13a is connected to the drain electrode of the third transistor 11e, and the drain electrode of the fourth transistor 13a is connected to the negative electrode of the first light emitting element 12a.
  • a gate electrode of the fourth transistor 13a is connected to the first setting control signal line SL1.
  • the H signal which is the first signal
  • the fourth transistor 13a is connected between the drain electrode and the source electrode. It becomes a conductive state in which current can flow.
  • the first light emitting element 12a is set to a light emitting state.
  • the fourth transistor 13a When the L signal, which is the second signal, is input to the gate electrode of the fourth transistor 13a as the first setting control signal Se1 through the first setting control signal line SL1, the fourth transistor 13a operates as a drain electrode and a source electrode. It becomes a non-conducting state in which current cannot flow during Thereby, the first light emitting element 12a is set to a non-light emitting state.
  • a fifth transistor 13b as a second switch is connected in series to the second light emitting element 12b.
  • the source electrode of the fifth transistor 13b is connected to the drain electrode of the third transistor 11e, and the drain electrode of the fifth transistor 13b is connected to the negative electrode of the second light emitting element 12b.
  • a gate electrode of the fifth transistor 13b is connected to the second setting control signal line SL2.
  • the fifth transistor 13b When the H signal, which is the first signal, is input from the second setting control signal line SL2 to the gate electrode of the fifth transistor 13b as the second setting control signal Se2, the fifth transistor 13b is connected between the drain electrode and the source electrode. It becomes a conductive state in which current can flow. Thereby, the second light emitting element 12b is set to a light emitting state.
  • the L signal which is the second signal
  • the fifth transistor 13b is connected to the drain electrode and the source electrode. It becomes a non-conducting state in which current cannot flow during Thereby, the second light emitting element 12b is set to a non-light emitting state.
  • the first setting unit 13 turns on both the fourth transistor 13a as the first switch and the fifth transistor 13b as the second switch.
  • both the first light emitting element 12a and the second light emitting element 12b can be set to the light emitting state.
  • the fourth transistor 13a as the first switch may be arranged on the positive electrode side of the first light emitting element 12a.
  • the negative electrode of the first light emitting element 12a is connected to the drain electrode of the third transistor 11e
  • the positive electrode of the first light emitting element 12a is connected to the fourth transistor 13a as the first switch and the first transistor 13a.
  • the positive electrode of the first light emitting element 12a is connected to the source electrode of the fourth transistor 13a, and the drain electrode of the fourth transistor 13a is connected to the first anode potential input line 1dl via the first anode potential input line 1dl. It is connected to the power line Lvd.
  • the fifth transistor 13b as the second switch may be arranged on the positive electrode side of the second light emitting element 12b.
  • the negative electrode of the second light emitting element 12b is connected to the drain electrode of the third transistor 11e, and the positive electrode of the second light emitting element 12b is connected to the fifth transistor 13b as the second switch and the first transistor 13b. It is connected to the first power supply line Lvd through the anode potential input line 1dl. More specifically, for example, the positive electrode of the second light emitting element 12b is connected to the source electrode of the fifth transistor 13b, and the drain electrode of the fifth transistor 13b is connected to the first anode potential input line 1dl via the first anode potential input line 1dl. It is connected to the power line Lvd.
  • each of the second sub-pixel circuit 2 and the third sub-pixel circuit 3 is shown in FIG. It may have a circuit configuration similar to that of the first sub-pixel circuit 1 .
  • the first setting unit 13 may include, for example, the ninth transistor 23a as the third switch and the tenth transistor 23b as the fourth switch. Either one of the first light emitting element 12a and the second light emitting element 12b can be set to a light emitting state by turning on the switch of one of them.
  • the first light emission control unit 11 of the first sub-pixel circuit 1 includes a circuit that corrects the level (potential) of the image signal according to the threshold voltage of the driving element (also called a threshold voltage correction circuit). ) may incorporate one or more of a variety of circuits having various functions.
  • the second light emission control unit 21 of the second sub-pixel circuit 2 incorporates one or more circuits out of various circuits having various functions such as a threshold voltage correction circuit. may be
  • a similar circuit can be incorporated in each of the first subpixel circuit 1 and the second subpixel circuit 2, so a specific example in which the threshold voltage correction circuit is incorporated in the first subpixel circuit 1 will be described.
  • FIG. 30 is a circuit diagram showing an example of the first sub-pixel circuit 1 in which the threshold voltage correction circuit 14 is incorporated.
  • Each of the second sub-pixel circuit 2 and the third sub-pixel circuit 3 may incorporate, for example, the threshold voltage correction circuit 14 shown in FIG.
  • the first subpixel circuit 1 shown in FIG. 30 has a configuration in which a threshold voltage correction circuit 14 is added to the first subpixel circuit 1 shown in FIG.
  • the threshold voltage correction circuit 14 includes, for example, a correction transistor (also referred to as a first correction transistor) 11p as a fifth switch and a correction transistor (second (also referred to as a correction transistor) 11z and a correction capacitive element (also referred to as a correction capacitive element) 11i.
  • the correction capacitive element 11i is located on a connection line connecting the first transistor 11g and the gate electrode of the second transistor 11d.
  • the first correction transistor 11p is, for example, an element for applying a reference potential (also referred to as a reference potential) Vref to the gate electrode of the second transistor 11d via the correction capacitive element 11i.
  • An N-channel transistor for example, is applied to the first correction transistor 11p.
  • the gate electrode of the first correction transistor 11p is provided with a signal (also referred to as a first open/close switching signal) for switching the first correction transistor 11p between a conducting state and a non-conducting state, for example. It is connected to a signal line (also referred to as a first open/close switching signal line) 4r.
  • a signal is input to the first open/close switching signal line 4r from the drive unit 30 via a predetermined wiring.
  • the drain electrode of the first correction transistor 11p is connected to, for example, a power line (also referred to as a third power line) Lvr that supplies the reference potential Vref.
  • the third power line Lvr is connected to, for example, a power supply that applies a reference potential to the third power line Lvr. For example, a predetermined positive potential is applied as the reference potential.
  • the source electrode of the first correction transistor 11p is connected to the connection line that connects the source electrode of the first transistor 11g and the correction capacitive element 11i.
  • the second correction transistor 11z is positioned, for example, on a connection line connecting the gate electrode of the second transistor 11d and the drain electrode of the second transistor 11d.
  • the second correction transistor 11z is, for example, an element for bringing the second transistor 11d into a state in which the gate electrode and the drain electrode are connected (diode connection state).
  • An N-channel transistor for example, is applied to the second correction transistor 11z.
  • the gate electrode of the second correction transistor 11z is provided with a signal (also referred to as a second open/close switching signal) for switching the second correction transistor 11z between a conducting state and a non-conducting state, for example. It is connected to a signal line (also referred to as a second open/close switching signal line) 4z.
  • a signal is input to the second open/close switching signal line 4z from the drive unit 30 via a predetermined wiring.
  • the drain electrode of the second correction transistor 11z is connected to, for example, the gate electrode of the second transistor 11d.
  • the source electrode of the second correction transistor 11z is connected to, for example, the drain electrode of the second transistor 11d.
  • FIG. 31 is a timing chart showing an example of the operation of the first sub-pixel circuit 1 in which the threshold voltage correction circuit 14 is incorporated.
  • the potential Vr of the first switching signal applied to the first switching signal line 4r the scanning signal
  • the potential Vg of the scanning signal applied to the line 4g, the potential Va of the second open/close switching signal applied to the second open/close switching signal line 4z, and the potential Ve of the light emission control signal applied to the light emission control signal line 4e. changes in are shown.
  • the following operations [i] to [vii] are performed in order.
  • an H signal is applied to the gate electrode of the first correction transistor 11p through the first open/close switching signal line 4r, so that the first correction transistor 11p is switched between the source electrode and the drain electrode.
  • a conductive state is established in which a current can flow between them.
  • a positive potential corresponding to the reference potential Vref is applied to the gate electrode of the second transistor 11d through the correction capacitive element 11i.
  • an H signal is applied to the gate electrode of the second correction transistor 11z through the second open/close switching signal line 4z, so that the second correction transistor 11z is switched between the source electrode and the drain electrode.
  • a conductive state is established in which a current can flow between them.
  • the second transistor 11d is in a diode-connected state in which the gate electrode and the drain electrode are connected.
  • the voltage (also referred to as gate voltage) Vgs between the gate electrode and the source electrode of the second transistor 11d reaches the threshold voltage Vth of the second transistor 11d, and the voltage from the gate electrode to the drain electrode of the second transistor 11d increases.
  • a current flows through the source electrode.
  • an L signal is applied to the gate electrode of the first correction transistor 11p via the first open/close switching signal line 4r, so that the first correction transistor 11p is switched between the source electrode and the drain electrode. It becomes a non-conducting state in which no current can flow between them.
  • the gate voltage Vgs of the second transistor 11d is maintained at the threshold voltage Vth by the first capacitive element 11c.
  • an H signal is applied to the gate electrode of the first transistor 11g through the scanning signal line 4g, thereby causing the scanning signal line 4g to conduct current between the source electrode and the drain electrode. state.
  • a potential corresponding to the potential Vsig of the image signal is applied to the gate electrode of the second transistor 11d from the image signal line 4s via the first transistor 11g and the correction capacitive element 11i.
  • the gate voltage Vgs of the second transistor 11 d corresponding to the potential of the image signal becomes a value compensated according to the threshold voltage Vth of the second transistor 11 d that differs for each first sub-pixel circuit 1 .
  • the voltage (Vsig ⁇ Vref) of the gate voltage Vgs of the second transistor 11d is the magnitude of the current (also referred to as the drain current) Id flowing between the drain electrode and the source electrode of the second transistor 11d. to control.
  • a current can flow between the source electrode and the drain electrode of the third transistor 11e by applying an H signal to the gate electrode of the third transistor 11e via the light emission control signal line 4e. It becomes conductive.
  • a current (driving current) corresponding to the gate voltage Vgs (substantially, the voltage (Vsig ⁇ Vref)) of the second transistor 11d flows from the first power line Lvd toward the second power line Lvs,
  • the first light emitting section 12 emits light.
  • at least one of the first light emitting element 12a and the second light emitting element 12b in the first light emitting section 12 emits light according to the conductive state and the non-conductive state of the fourth transistor 13a and the fifth transistor 13b.
  • the first light emission control section 11 of the first sub-pixel circuit 1 is redundantly provided.
  • the circuit configuration may be such that each element is appropriately redundantly provided with two elements so as to correspond to the first light emitting element 12a and the second light emitting element 12b connected in parallel.
  • the first light emission control unit 11 may have two third transistors 11e, may have two third transistors 11e and two second transistors 11d, or may have two It may have a third transistor 11e, two second transistors 11d, and two first capacitive elements 11c.
  • the second light emission control section 21 of the second sub-pixel circuit 2 includes the third light emitting element 22a and the fourth light emitting element 22a which are provided redundantly and connected in parallel. It may have a circuit configuration in which each element is appropriately replaced with two redundant elements so as to correspond to the light emitting element 22b.
  • the second light emission control unit 21 may have two eighth transistors 21e, two eighth transistors 21e and two seventh transistors 21d, or two It may have an eighth transistor 21e, two seventh transistors 21d, and two second capacitive elements 21c.
  • each of the first light emission control unit 11 of the first subpixel circuit 1 and the second light emission control unit 21 of the second subpixel circuit 2 is composed of two light emitting elements redundantly provided in the same manner. Elements may have modified circuit configurations. Therefore, a specific example in which the first light emission control section 11 of the first sub-pixel circuit 1 has a circuit configuration in which each element is redundantly provided with two elements will be described.
  • FIG. 32 is a circuit diagram showing an example of the first sub-pixel circuit 1 having two redundantly provided third transistors 11e.
  • the two third transistors 11e include a 3A transistor 11ea and a 3B transistor 11eb.
  • the 3A transistor 11ea, the fourth transistor 13a, and the first light emitting element 12a connected in series, and the The 3B transistor 11eb, the fifth transistor 13b and the second light emitting element 12b are connected in parallel.
  • P channel transistors are applied to the 3A transistor 11ea and the fourth transistor 13a, the source electrode of the 3A transistor 11ea is connected to the drain electrode of the second transistor 11d, and the drain of the 3A transistor 11ea
  • the electrode is connected to the source electrode of the fourth transistor 13a, the drain electrode of the fourth transistor 13a is connected to the positive electrode of the first light emitting element 12a, and the negative electrode of the first light emitting element 12a is connected to the first cathode potential input line 1sl.
  • P-channel transistors are applied to the 3B transistor 11eb and the fifth transistor 13b, and the source electrode of the 3B transistor 11eb is connected to the drain electrode of the second transistor 11d.
  • the drain electrode of the fifth transistor 13b is connected to the source electrode of the fifth transistor 13b, the drain electrode of the fifth transistor 13b is connected to the positive electrode of the second light emitting element 12b, and the negative electrode of the second light emitting element 12b is connected to the first cathode potential input line. 1sl is connected.
  • the 3A transistor 11ea, the fourth transistor 13a and the first light emitting element 12a may be connected in series in any order, or the 3B transistor 11eb, the fifth transistor 13b and the second light emitting element 12b may be connected in series in any order.
  • the gate electrode of the 3A transistor 11ea and the gate electrode of the 3B transistor 11eb are, for example, both connected to the light emission control signal line 4e.
  • FIG. 33 is a circuit diagram showing an example of the first sub-pixel circuit 1 having two redundantly provided second transistors 11d and two third transistors 11e.
  • the two second transistors 11d include a second A transistor 11da and a second B transistor 11db.
  • the two third transistors 11e include a third A transistor 11ea and a third B transistor 11eb.
  • the second A transistor 11da, the third A transistor 11ea, the fourth transistor 13a, and the first light emitting element 12a are connected in series.
  • the second B transistor 11db, the third B transistor 11eb, the fifth transistor 13b, and the second light emitting element 12b which are connected in series, are connected in parallel.
  • P-channel transistors are applied to the 2A transistor 11da, the 3A transistor 11ea and the fourth transistor 13a, the source electrode of the 2A transistor 11da is connected to the first anode potential input line 1dl, and the The drain electrode of the 2A transistor 11da is connected to the source electrode of the 3A transistor 11ea, the drain electrode of the 3A transistor 11ea is connected to the source electrode of the fourth transistor 13a, and the drain electrode of the fourth transistor 13a is connected to the first light emitting element 12a.
  • the negative electrode of the first light emitting element 12a is connected to the first cathode potential input line 1sl.
  • P-channel transistors are applied to the second B transistor 11db, the third B transistor 11eb and the fifth transistor 13b, and the source electrode of the second B transistor 11db is connected to the first anode potential input line 1dl.
  • the drain electrode of the second B transistor 11db is connected to the source electrode of the third B transistor 11eb
  • the drain electrode of the third B transistor 11eb is connected to the source electrode of the fifth transistor 13b
  • the drain electrode of the fifth transistor 13b is connected to the second light emission.
  • the positive electrode of the element 12b is connected, and the negative electrode of the second light emitting element 12b is connected to the first cathode potential input line 1sl.
  • the second A transistor 11da, the third A transistor 11ea, the fourth transistor 13a, and the first light emitting element 12a may be connected in series in any order, or the second B transistor 11db and the third B transistor 11eb may be connected in series.
  • the fifth transistor 13b and the second light emitting element 12b may be connected in series in any order.
  • the first capacitive element 11c is located, for example, on a connection line connecting the gate electrode and the source electrode of the second A transistor 11da and connecting the gate electrode and the source electrode of the second B transistor 11db.
  • the gate electrode of the second A transistor 11da and the gate electrode of the second B transistor 11db are both connected to the drain electrode of the first transistor 11g.
  • the gate electrode of the 3A transistor 11ea and the gate electrode of the 3B transistor 11eb are, for example, both connected to the light emission control signal line 4e.
  • FIG. 34 is a circuit diagram showing an example of the first sub-pixel circuit 1 having two redundantly provided first capacitive elements 11c, two second transistors 11d and two third transistors 11e.
  • the first sub-pixel circuit 1 in FIG. 34 is based on the configuration of the first sub-pixel circuit 1 in FIG. 33, but the first capacitive element 11c is changed to two redundantly provided first capacitive elements 11c.
  • the two first capacitive elements 11c include a first A capacitive element 11ca and a first B capacitive element 11cb.
  • the first A capacitive element 11ca is positioned, for example, on a connection line connecting the gate electrode and the source electrode of the second A transistor 11da.
  • the first B capacitive element 11cb is positioned, for example, on a connection line connecting the gate electrode and the source electrode of the second B transistor 11db.
  • the second A transistor 11da, the third A transistor 11ea, the fourth transistor 13a, and the first light emitting element 12a may be connected in series in any order, or the second B transistor 11db and the third B transistor 11eb may be connected in series.
  • the fifth transistor 13b and the second light emitting element 12b may be connected in series in any order.
  • FIG. 35 is a circuit diagram showing an example of the first sub-pixel circuit 1 in which the first setting section 13 and the first light emitting section 12 are connected via the first light emission control section 11. As shown in FIG. In the example of FIG.
  • the fourth transistor 13a of the first setting unit 13 and the first light emitting element 12a of the first light emitting unit 12 are connected via the 2A transistor 11da and the 3A transistor 11ea of the first light emission control unit 11. Connected. Further, in the example of FIG. 35, the fifth transistor 13b of the first setting unit 13 and the second light emitting element 12b of the first light emitting unit 12 control the second B transistor 11db and the third B transistor 11eb of the first light emission control unit 11. connected through
  • FIG. 36 is a front view schematically showing an example of the tiling display 700.
  • a tiling display 700 has a plurality of display devices 100 arranged in a matrix along the XZ plane.
  • Each of the plurality of display devices 100 has, for example, a flat plate shape.
  • the multi-display 700 as a composite display device includes a plurality of display devices 100.
  • the composite display device has the form of an integrated display device in which a plurality of display devices 100 are combined.
  • the plurality of display devices 100 constitute a composite display surface by having the side surfaces F3 of the substrates 20 close to each other or in contact with each other.
  • the compound display surface has the form of an integrated display surface in which a plurality of display surfaces (first surface F1) are combined.
  • the side faces F3 of the substrate 20 may be adhered to each other via an adhesive.
  • a plurality of display devices 100 are positioned on the base substrate, and the plurality of display devices 100 are fixed to the base substrate, so that the side surfaces F3 of the substrates 20 are separated from each other.
  • the plurality of display devices 100 may be fixed on the base substrate by fixing means such as screwing, fitting into the frame-like portion, or adhesion.
  • the composite display surface may constitute a flat surface, a curved surface such as a spherical surface, or a complex three-dimensional surface (also referred to as a complex three-dimensional surface) as a whole.
  • the pixel circuit 10 should have at least the first sub-pixel circuit 1 and the second sub-pixel circuit 2 .
  • the pixel circuit 10 has, for example, in addition to the first subpixel circuit 1 and the second subpixel circuit 2, one or more other subpixel circuits having the same configuration as the first subpixel circuit 1. good too.
  • the setting control signal line for example, the first setting control signal line SL1, etc.
  • the gate electrode of the eleventh transistor 13c serving as the first connection selection switch in each of the first subpixel circuit 1 and one or more other subpixel circuits is set in common. It may be connected to a control signal line (for example, the fifth setting control signal line SL5, etc.).
  • the pixel circuit 10 has, for example, in addition to the first subpixel circuit 1 and the second subpixel circuit 2, one or more other subpixel circuits having the same configuration as the second subpixel circuit 2. may be In this case, for example, the setting control signal line (for example, the third setting control signal line SL3, etc.), or the gate electrode of the tenth transistor 23b serving as the fourth switch in each of the second subpixel circuit 2 and one or more other subpixel circuits is common.
  • the gate electrode of the twelfth transistor 23c serving as the second connection selection switch in each of the second subpixel circuit 2 and one or more other subpixel circuits is set in common. It may be connected to a control signal line (for example, a sixth setting control signal line SL6, etc.).
  • the setting control section 5 may function as a part of the drive section 30 .
  • the drive unit 30 is driven through signal lines such as the first setting control signal line SL1, the second setting control signal line SL2, the third setting control signal line SL3, and the fourth setting control signal line SL4.
  • setting controls such as a first setting control signal Se1, a second setting control signal Se2, a third setting control signal Se3, and a fourth setting control signal Se4 are applied to the first setting unit 13 and the second setting unit 23 of each pixel circuit 10. signal may be output.
  • the drive unit 30 controls the first setting unit of each pixel circuit 10 via signal lines such as the fifth setting control signal line SL5 and the sixth setting control signal line SL6. 13 and the second setting section 23, setting control signals such as the fifth setting control signal Se5 and the sixth setting control signal Se6 may be output.
  • all or some of the pixel circuits 10 among the plurality of pixel circuits 10 in the display device 100 and the display panel 100p may have the normal setting mode, In addition to the normal setting mode, it may have a failure handling setting mode.
  • first sub-pixel circuit 10 pixel circuit 100 display device 100p display panel 11 first light emission control section 11c first capacitive element 11d second transistor 11e third transistor 11g first transistor 12 first light emitting section 12a first light emitting element 12b 2 light emitting elements 13 first setting portion 13a fourth transistor 13b fifth transistor 2 second sub-pixel circuit 21 second light emission control portion 21c second capacitive element 21d seventh transistor 21e eighth transistor 21g sixth transistor 22 second light emitting portion 22a third light emitting element 22b fourth light emitting element 23 second setting section 23a ninth transistor 23b tenth transistor 3 third sub-pixel circuit 30 driving section 5 setting control section 700 multi-display (tiling display, composite display device) F1 display surface (first surface) F2 Opposite display surface (second surface) F3 Side Se1 First setting control signal Se2 Second setting control signal Se3 Third setting control signal Se4 Fourth setting control signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

画素回路は、第１及び第２副画素回路を備える。第１副画素回路は、第１及び第２発光素子と第１設定部とを含む。第１設定部は、第１及び第２発光素子の各々を発光可能状態又は非発光状態に設定する。第２副画素回路は、第３及び第４発光素子と第２設定部とを含む。第２設定部は、第３及び第４発光素子の各々を発光可能状態又は非発光状態に設定する。画素回路は、接続形態相違状態及び／又は発光数相違状態をとる。接続形態相違状態は、第１発光素子と第２発光素子との接続形態と、第３発光素子と第４発光素子との接続形態と、を直列と並列との間で異ならせた相違状態である。発光数相違状態は、第１及び第２発光素子の設定態様と、第３及び第４発光素子の設定態様と、を両方の発光素子を発光可能状態とする設定と一方の発光素子を選択的に発光可能状態とする設定との間で異ならせる相違状態である。

Description

画素回路、表示パネル、表示装置および複合型表示装置 関連出願の相互参照
　本出願は、日本国出願２０２１－８８７１２号（２０２１年５月２６日出願）の優先権を主張するものであり、当該出願の開示全体を、ここに参照のために取り込む。
　本開示は、画素回路、表示パネル、表示装置および複合型表示装置に関する。
　例えば、複数の走査信号線と複数の画像信号線とが格子状に位置し、複数の走査信号線と複数の画像信号線との交差点にそれぞれ対応するように複数の画素部が行列状に配列された画像表示部を有する表示装置がある（例えば、特許文献１の記載を参照）。
　この表示装置では、例えば、各画素部が、第１色の光を発する第１の発光素子を備えた副画素部と、第２色の光を発する第２の発光素子を備えた副画素部と、第３色の光を発する第３の発光素子を備えた副画素部と、を有することで、カラー画像の表示が可能となる。
国際公開第２０２０／１７４８７９号
　画素回路、表示パネル、表示装置および複合型表示装置が開示される。
　画素回路の一態様は、第１副画素回路と第２副画素回路とを備えている。前記第１副画素回路は、第１発光素子と第２発光素子と第１設定部とを有する。該第１設定部は、前記第１発光素子および前記第２発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する。前記第２副画素回路は、第３発光素子と第４発光素子と第２設定部とを有する。該第２設定部は、前記第３発光素子および前記第４発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する。前記第１発光素子と前記第２発光素子との接続形態と、前記第３発光素子と前記第４発光素子との接続形態と、について、直列接続と並列接続との間で異ならせた接続形態の相違状態を接続形態相違状態とし、前記第１設定部による前記第１発光素子および前記第２発光素子の発光状態の設定態様と、前記第２設定部による前記第３発光素子および前記第４発光素子の発光状態の設定態様と、について、両方の発光素子を発光可能状態とする第１発光設定と一方の発光素子を選択的に発光可能状態とする第２発光設定との間で異ならせた発光数設定の相違状態を発光数相違状態としたとき、前記第１副画素回路および前記第２副画素回路は、前記接続形態相違状態および前記発光数相違状態のうちの少なくとも一方の相違状態とされている。
　表示パネルの一態様は、上記一態様の画素回路を複数備えた構成であって、複数の前記画素回路のそれぞれにおける前記第１設定部および前記第２設定部に対して設定制御信号を出力する設定制御部を備えており、前記第１設定部は、前記設定制御信号に応じて、前記第１発光素子および前記第２発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する。前記第２設定部は、前記設定制御信号に応じて、前記第３発光素子および前記第４発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する。
　表示パネルの一態様は、上記一態様の画素回路を複数備えた構成であって、各前記画素回路は、前記第１設定部および前記第２設定部に対して設定制御信号を出力する設定制御部を含む。
　表示装置の一態様は、上記の何れかの一態様の表示パネルと、複数の上記一態様の画素回路に電気的に接続している駆動部と、を備えている。
　表示装置の一態様は、上記一態様の画素回路を複数備える構成であって、複数の前記画素回路に電気的に接続している駆動部を備えている。該駆動部は、複数の前記画素回路のそれぞれにおける前記第１設定部および前記第２設定部に対して設定制御信号を出力する。複数の前記画素回路のそれぞれにおいて、前記第１設定部は、前記設定制御信号に応じて、前記第１発光素子および前記第２発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定し、前記第２設定部は、前記設定制御信号に応じて、前記第３発光素子および前記第４発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する。
　複合型表示装置の一態様は、上記一態様の表示装置を複数備えた構成である。複数の前記表示装置のそれぞれは、表示面と、前記表示面とは反対側の反表示面と、前記表示面と前記反表示面とを繋ぐ側面と、を有する基板を備えている。複数の前記画素回路は、前記基板の前記表示面の側に位置している。前記駆動部は、前記基板の前記反表示面の側に位置している。複数の前記表示装置は、前記基板の前記側面同士が互いに近接または接していることによって、複合型表示面を構成している。
図１は、各実施形態に係る表示装置の一例を模式的に示す正面図である。 図２は、各実施形態に係る表示装置の一例を模式的に示す裏面図である。 図３は、各実施形態に係る表示装置の構成の一例を模式的に示すブロック回路図である。 図４は、第１実施形態に係る画素回路の一例を示す回路図である。 図５は、設定制御部の構成の一例を模式的に示すブロック回路図である。 図６は、信号出力回路の第１例を示すブロック回路図である。 図７は、信号出力回路の第２例を示す回路図である。 図８は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図９は、設定制御部と複数の画素回路との一接続例を示すブロック回路図である。 図１０は、第２実施形態の第１例に係る画素回路を示す回路図である。 図１１は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図１２は、第２実施形態の第２例に係る画素回路を示す回路図である。 図１３は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図１４は、第３実施形態に係る画素回路の一例を示す回路図である。 図１５は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図１６は、第４実施形態の第１例に係る画素回路を示す回路図である。 図１７は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図１８は、第４実施形態の第２例に係る画素回路を示す回路図である。 図１９は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図２０は、第５実施形態に係る画素回路の一例を示す回路図である。 図２１は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図２２は、第５実施形態の第１変形例に係る画素回路を示す回路図である。 図２３は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図２４は、第５実施形態の第２変形例に係る画素回路を示す回路図である。 図２５は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図２６は、第６実施形態の第１例に係る第１副画素回路を示す回路図である。 図２７は、切替信号と設定制御信号と発光可能状態に設定される発光素子との関係の一例を示す真理値表である。 図２８は、第６実施形態の第２例に係る第１副画素回路を示す回路図である。 図２９は、第２トランジスタにＮチャネルトランジスタが適用された第１副画素回路の一例を示す回路図である。 図３０は、閾値電圧補正回路が組み込まれた第１副画素回路の一例を示す回路図である。 図３１は、閾値電圧補正回路が組み込まれた第１副画素回路の動作の一例を示すタイミングチャートである。 図３２は、冗長に設けられた２つの第３トランジスタを有する第１副画素回路の一例を示す回路図である。 図３３は、冗長に設けられた２つの第２トランジスタおよび２つの第３トランジスタを有する第１副画素回路の一例を示す回路図である。 図３４は、冗長に設けられた２つの第１容量素子、２つの第２トランジスタおよび２つの第３トランジスタを有する第１副画素回路の一例を示す回路図である。 図３５は、第１発光制御部を介して第１設定部と第１発光部とが接続された第１副画素回路の一例を示す回路図である。 図３６は、タイリングディスプレイの一例を模式的に示す正面図である。 図３７は、一参考例に係る副画素部の回路の構成を模式的に示す図である。 図３８は、他の一参考例に係る副画素部の回路の構成を模式的に示す図である。 図３９は、第７実施形態に係る画素回路の一例を示す回路図である。
　例えば、複数の走査信号線と複数の画像信号線とが格子状に位置し、複数の走査信号線と複数の画像信号線との交差点にそれぞれ対応するように複数の画素部が行列状に配列された画像表示部を有する表示装置がある。
　この表示装置では、例えば、各画素部が、第１色の光を発する第１の発光素子を備えた副画素部と、第２色の光を発する第２の発光素子を備えた副画素部と、第３色の光を発する第３の発光素子を備えた副画素部と、を有する。これにより、例えば、表示装置は、カラー画像を表示することができる。第１色、第２色および第３色には、例えば、赤色、緑色および青色が適用される。
　図３７は、一参考例に係る副画素部９１５の回路の構成を模式的に示す図である。各副画素部９１５は、例えば、発光素子９１４と、この発光素子９１４における発光、非発光および発光強度などを制御する発光制御部９２２と、を有する。
　発光素子９１４には、例えば、マイクロ発光ダイオード（Light Emitting Diode：ＬＥＤ）素子、または有機エレクトルルミネッセンス（ＥＬ）素子などが適用される。発光素子９１４は、例えば、ガラス板などの基板の第１面上に配置された絶縁層上に位置している。発光素子９１４は、例えば、画素部に配された絶縁層を貫通するスルーホールなどに配された貫通導体を介して、発光制御部９２２およびカソード電位入力線９１７に電気的に接続している。例えば、発光素子９１４の正電極は、発光制御部９２２を介してアノード電位入力線９１６に接続している。例えば、発光素子９１４の負電極は、カソード電位入力線９１７に接続している。
　発光制御部９２２は、例えば、第１トランジスタ９１２と、第２トランジスタ９１３と、容量素子９１８と、第３トランジスタ９１９と、を有する。
　第１トランジスタ９１２は、例えば、副画素部９１５に画像信号を入力するためのスイッチとして機能する。第１トランジスタ９１２には、例えば、Ｐチャネル型薄膜トランジスタ（Ｐチャネルトランジスタともいう）などが適用される。第１トランジスタ９１２のゲート電極は、例えば、走査信号線９０２に接続している。第１トランジスタ９１２のソース電極は、例えば、画像信号線９０３に接続している。第１トランジスタ９１２のドレイン電極は、例えば、第２トランジスタ９１３のゲート電極に接続している。例えば、走査信号線９０２からの走査信号としてのオン信号（例えば、Ｌｏｗ（Ｌ）信号）が第１トランジスタ９１２のゲート電極に入力されると、第１トランジスタ９１２は、ソース電極とドレイン電極との間に電流が流れ得る導通状態（オン状態またはスイッチとしての閉状態ともいう）となる。これにより、例えば、画像信号線９０３からの画像信号が第１トランジスタ９１２を介して第２トランジスタ９１３のゲート電極に付与される。
　第２トランジスタ９１３は、例えば、アノード電位入力線９１６が付与するアノード電位Ｖｄｄとカソード電位入力線９１７が付与するカソード電位Ｖｓｓとの電位差と、画像信号線９０３から伝達される画像信号のレベル（電位）と、に応じて、発光素子９１４を電流駆動させる素子（駆動素子ともいう）として機能する。アノード電位入力線９１６は、例えば、アノード電位側の電源線としての第１電源線Ｌｖｄに接続している。第１電源線Ｌｖｄからアノード電位入力線９１６に付与されるアノード電位Ｖｄｄは、例えば、３ボルト（Ｖ）から５Ｖ程度とされる。カソード電位入力線９１７は、例えば、カソード電位側の電源線としての第２電源線Ｌｖｓに接続している。第２電源線Ｌｖｓからカソード電位入力線９１７に付与されるカソード電位Ｖｓｓは、例えば、－３Ｖから０Ｖ程度とされる。第２電源線Ｌｖｓは、例えば、接地された接地線であってもよい。第２トランジスタ９１３には、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第２トランジスタ９１３のソース電極は、アノード電位入力線９１６に接続している。例えば、第２トランジスタ９１３のドレイン電極は、第３トランジスタ９１９および発光素子９１４を介してカソード電位入力線９１７に接続している。例えば、画像信号線９０３からの画像信号としてのＬ信号が第２トランジスタ９１３のゲート電極に入力されると、第２トランジスタ９１３が導通状態となる。
　容量素子９１８は、例えば、第２トランジスタ９１３のゲート電極とソース電極とを接続している接続線上に配置されている。この容量素子９１８は、例えば、第２トランジスタ９１３のゲート電極に入力された画像信号の電位を次の画像信号の入力（書き換えともいう）までの期間（１フレームの期間ともいう）保持する保持容量として機能する。
　第３トランジスタ９１９は、例えば、第２トランジスタ９１３と発光素子９１４との間の駆動線９２５上に配置され、発光素子９１４の発光および非発光を制御することができる。第３トランジスタ９１９には、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第３トランジスタ９１９のソース電極は、第２トランジスタ９１３のドレイン電極に接続し、第３トランジスタ９１９のドレイン電極は、発光素子９１４の正電極に接続している。ここで、例えば、第３トランジスタ９１９において、ゲート電極に発光制御信号（Ｅｍｉ信号ともいう）としてのＬ信号が入力されると、第３トランジスタ９１９が導通状態となる。これにより、例えば、アノード電位入力線９１６から第２トランジスタ９１３、第３トランジスタ９１９および駆動線９２５を介して発光素子９１４に電流（駆動電流ともいう）が流れ、発光素子９１４が発光する。このとき、例えば、画像信号のレベル（電位）の制御により、発光素子９１４の発光の強度（輝度）が制御され得る。
　ところで、例えば、複数の副画素部９１５のうちの一部の副画素部９１５において、発光素子９１４と貫通導体との接続に不良が生じると、駆動電流が発光素子９１４に十分流れず、発光素子９１４が所望の強度で発光しない場合がある。また、例えば、複数の副画素部９１５のうちの一部の副画素部９１５において、発光素子９１４の欠陥、劣化もしくは破損などの素子の不良が生じても、発光素子９１４が所望の強度で発光しない発光の不良が生じる場合がある。
　そこで、例えば、図３８で示されるように、各副画素部９１５において、並列に接続させた２つの発光素子９１４を配置し、２つの発光素子９１４のうちの不良が生じていない１つの発光素子９１４を常に発光させる構成が考えられる。
　図３８は、他の一参考例に係る副画素部９１５の回路の構成を模式的に示す図である。図３８で示される副画素部９１５の回路の構成は、上述した図３７における副画素部９１５の回路の構成をベースとして、一部の構成が他の構成に置換され、追加の構成が加えられたものである。ここで、図３７における副画素部９１５の回路の構成のうちの置換される対象としての一部の構成は、駆動線９２５および発光素子９１４である。図３８で示される副画素部９１５の回路の構成のうちの置換後の他の構成は、２つの駆動線９２５としての第１駆動線９２５ａおよび第２駆動線９２５ｂ、２つの発光素子９１４としての第１発光素子９１４ａおよび第２発光素子９１４ｂ、第１スイッチ９２６ａならびに第２スイッチ９２６ｂである。また、図３８で示される副画素部９１５の回路の構成のうちの追加の構成は、切替制御部９２７である。
　図３８で示されるように、例えば、第１駆動線９２５ａおよび第２駆動線９２５ｂは、それぞれ発光制御部９２２に接続しているとともに、互いに並列に接続している。ここでは、例えば、第１駆動線９２５ａおよび第２駆動線９２５ｂのうち、一方の駆動線９２５が通常の駆動線（通常駆動線ともいう）であり、他方の駆動線９２５が予備的な駆動線（冗長駆動線ともいう）である。例えば、第１駆動線９２５ａは、第１発光素子９１４ａの正電極に接続しており、第１発光素子９１４ａの負電極は、カソード電位入力線９１７に接続している。例えば、第２駆動線９２５ｂは、第２発光素子９１４ｂの正電極に接続しており、第２発光素子９１４ｂの負電極は、カソード電位入力線９１７に接続している。第１スイッチ９２６ａは、例えば、第１駆動線９２５ａ上に配置されており、第１駆動線９２５ａを使用状態（駆動状態ともいう）または不使用状態（非駆動状態ともいう）に設定することができる。第２スイッチ９２６ｂは、例えば、第２駆動線９２５ｂ上に配置されており、第２駆動線９２５ｂを使用状態（駆動状態）または不使用状態（非駆動状態）に設定することができる。切替制御部９２７は、例えば、第１スイッチ９２６ａおよび第２スイッチ９２６ｂのうち、一方のスイッチを電流が流れ得ない非導通状態（オフ状態またはスイッチとしての開状態ともいう）に設定し、他方のスイッチを導通状態に設定する。これにより、例えば、２つの発光素子９１４としての第１発光素子９１４ａおよび第２発光素子９１４ｂのうちの不良が生じていない１つの発光素子９１４を常に発光させることができる。第１スイッチ９２６ａおよび第２スイッチ９２６ｂには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第１発光素子９１４ａを常に発光させる際には、切替制御部９２７は、第１スイッチ９２６ａのゲート電極にオン信号（Ｖｇａ：Ｌ信号）を入力し且つ第２スイッチ９２６ｂのゲート電極にオフ信号（Ｖｇｂ：Ｈ信号）を入力する。一方、例えば、第２発光素子９１４ｂを常に発光させる際には、切替制御部９２７は、第１スイッチ９２６ａのゲート電極にオフ信号（Ｖｇａ：Ｈ信号）を入力し且つ第２スイッチ９２６ｂのゲート電極にオン信号（Ｖｇｂ：Ｌ信号）を入力する。
　しかしながら、例えば、１つの画素部に含まれる複数の副画素部９１５の間では、発光素子９１４および第２トランジスタ９１３などの素子の特性および発光素子９１４などの素子の発光に係る使用条件が異なる場合がある。ここで、発光素子９１４の特性は、例えば、内部抵抗および発光効率などを含み得る。第２トランジスタ９１３の特性は、例えば、飽和領域で駆動させるために必要な電圧（飽和動作電圧ともいう）などを含み得る。発光素子９１４の発光に係る使用条件は、例えば、発光素子９１４における駆動電流、順方向電圧および輝度などの上下限の設定値などを含み得る。
　内部抵抗は、同じ発光色の発光素子９１４であっても、発光素子９１４ごとに異なる場合がある。発光効率について、一般に、赤色光（波長６４０ｎｍ程度～７７０ｎｍ程度）を発光する発光素子９１４は発光効率が相対的に低い傾向があり、緑色光（波長４９０ｎｍ程度～５５０ｎｍ程度）を発光する発光素子９１４および青色光（波長４３０ｎｍ程度～４９０ｎｍ程度）を発光する発光素子９１４は発光効率が相対的に高い傾向がある。すなわち、同じ駆動電流を流したとき、赤色光を発光する発光素子９１４は輝度が低くなりやすく、緑色光を発光する発光素子９１４および青色光を発光する発光素子９１４は輝度が高くなりやすい。
　駆動電流は、例えば２つの発光素子９１４を並列接続し、それらの両方を発光させる場合、それらの一方を発光させる場合の１／２程度となる。また駆動電流は、例えば２つの発光素子９１４を直列接続し、それらの両方を発光させる場合、それらの一方を発光させる場合の１／２程度となる。
　順方向電圧は、一般に、赤色光を発光する発光素子９１４は相対的に大きくなる傾向があり、緑色光を発光する発光素子９１４および青色光を発光する発光素子９１４は相対的に小さくなる傾向がある。また順方向電圧は、例えば２つの発光素子９１４を並列接続し、それらの両方を発光させる場合（並列２発光型という）と、２つの発光素子９１４を並列接続し、それらの一方を発光させる場合（並列１発光型という）と、を比較すると、並列１発光型の方が、順方向電圧が相対的に大きくなる。すなわち、並列２発光型は、１つの発光素子９１４に流れる駆動電流が、並列１発光型の１／２程度となることから、順方向電圧が相対的に小さくなる。その結果、並列１発光型の方が、発光素子９１４で消費される消費電力が相対的に大きくなることから、駆動用の薄膜トランジスタで消費される消費電力は相対的に小さくなる。従って、並列１発光型の方が、駆動用の薄膜トランジスタの電力効率は改善される。
　例えば、画素部内の複数の副画素部９１５のうちの何れかの副画素部９１５では、発光素子９１４の特性および発光に係る使用条件の少なくとも一方によって、発光素子９１４の発光時にアノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差のうちの発光素子９１４にかかる順方向の電圧Ｖｆが大きくなる場合がある。例えば、副画素部９１５では、発光素子９１４において、内部抵抗、駆動電流の上限の設定値、順方向電圧の上限の設定値、および輝度の上限の設定値、のうちの少なくとも１つの値が大きな場合であっても、発光素子９１４において発光効率が小さな場合であっても、発光素子９１４にかかる順方向の電圧Ｖｆが大きくなり得る。この場合には、電位差（Ｖｄｄ－Ｖｓｓ）に占める電圧Ｖｆが大きくなることから、例えば、第２トランジスタ９１３におけるドレイン電極とソース電極との間の電圧（ドレイン－ソース間電圧ともいう）Ｖｄｓが小さくなる。ここで、例えば、第１電源線Ｌｖｄのうちのアノード電位入力線９１６が接続された箇所と電源との距離に応じたアノード電位Ｖｄｄの降下、あるいは第２電源線Ｌｖｓのうちのカソード電位入力線９１７が接続された箇所と電源との距離に応じたカソード電位Ｖｓｓの上昇などにより、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差が低下し得る。このため、例えば、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差の低下に応じて、第２トランジスタ９１３を飽和領域で駆動させる条件が厳しくなる。すなわち、第２トランジスタ９１３を飽和領域で駆動させにくくなる。これにより、例えば、表示装置を平面視した場合に輝度が徐々に低下するグラデーション（輝度むらともいう）が生じ易くなる。その結果、例えば、表示装置における画質が低下し得る。また、例えば、複数の副画素部９１５のうちの何れかの副画素部９１５において、第２トランジスタ９１３の飽和動作電圧が大きな場合にも、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差の低下に応じて、第２トランジスタ９１３を飽和領域で駆動させる条件が厳しくなる。これにより、例えば、表示装置において輝度むらが生じ易くなる。その結果、例えば、表示装置における画質が低下し得る。
　また、例えば、画素部内の複数の副画素部９１５のうちの何れかの副画素部９１５において、発光素子９１４の特性および発光に係る使用条件の少なくとも一方によって、発光素子９１４の発光時に発光素子９１４を流れる電流が大きくなる場合がある。例えば、副画素部９１５では、発光素子９１４において、駆動電流の上限の設定値、順方向電圧の上限の設定値、および輝度の上限の設定値、のうちの少なくとも１つの値が大きな場合であっても、発光素子９１４において発光効率が小さい場合であっても、発光素子９１４を流れる電流が大きくなり得る。この場合には、発光素子９１４を流れる大きな電流に起因する発熱などによって、例えば、発光素子９１４の経時劣化が生じ易くなり、表示装置における画質が低下し得る。また、例えば、副画素部９１５では、発光素子９１４において内部抵抗の値が大きな場合にも、発光素子９１４では発熱などによる経時劣化が生じ易くなり、表示装置における画質が低下し得る。
　また、例えば、画素部内の複数の副画素部９１５のうちの何れかの副画素部９１５において、発光素子９１４の特性および発光に係る使用条件の少なくとも一方によって、発光素子９１４の発光時に、発光素子９１４にかかる順方向の電圧Ｖｆが小さくなり、第２トランジスタ９１３のドレイン－ソース間電圧Ｖｄｓが大きくなる場合がある。例えば、副画素部９１５では、発光素子９１４において、内部抵抗、駆動電流の下限の設定値、順方向電圧の下限の設定値、および輝度の下限の設定値、のうちの少なくとも１つの値が小さな場合であっても、発光素子９１４において発光効率が大きな場合であっても、発光素子９１４にかかる順方向の電圧Ｖｆが小さくなり、第２トランジスタ９１３のドレイン－ソース間電圧Ｖｄｓが大きくなり得る。この場合には、例えば、第２トランジスタ９１３における消費電力が大きく、副画素部９１５におけるエネルギー効率が低下し得る。その結果、例えば、表示装置における消費電力が増加し得る。
　よって、例えば、画素部の回路（画素回路）、該画素回路を有する表示パネル、該画素回路を有する表示装置および該表示装置を複数備えた複合型表示装置については、複数の副画素部の回路（副画素回路）の間で素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置の性能を向上させる点で改善の余地がある。
　そこで、本開示の発明者は、画素回路、表示パネル、表示装置および複合型表示装置について、複数の副画素回路の間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置の性能を向上させることができる技術を創出した。
　これについて、以下、各種実施形態を図面に基づいて説明する。図面においては同様な構成および機能を有する部分に同じ符号が付されており、下記説明では重複説明が省略される。図面は模式的に示されたものである。図１、図２および図３６には、右手系のＸＹＺ座標系が付されている。このＸＹＺ座標系では、基板２０の第１面Ｆ１に沿った一方向が＋Ｘ方向とされ、第１面Ｆ１に沿った＋Ｘ方向と直交する一方向が＋Ｚ方向とされ、第１面Ｆ１に垂直な方向が＋Ｙ方向とされている。
　＜１．第１実施形態＞
　＜１－１．表示装置の概略構成＞
　図１は、第１実施形態に係る表示装置１００の一例を模式的に示す正面図である。図２は、第１実施形態に係る表示装置１００の一例を模式的に示す裏面図である。図３は、第１実施形態に係る表示装置１００の構成の一例を模式的に示すブロック回路図である。図１から図３で示されるように、表示装置１００は、例えば、表示パネル１００ｐと、駆動部３０と、を備えている。表示パネル１００ｐは、例えば、複数の画素回路１０を備えている。表示パネル１００ｐは、例えば、平板状である。第１実施形態では、表示パネル１００ｐは、例えば、基板２０と、複数の画素回路１０と、を備えている。
　基板２０は、例えば、第１面（第１主面ともいう）Ｆ１と、第２面（第２主面ともいう）Ｆ２と、複数の側面Ｆ３と、を有する。第２面Ｆ２は、第１面Ｆ１の逆側の面である。複数の側面Ｆ３は、それぞれ第１面Ｆ１と第２面Ｆ２とを接続している。基板２０には、例えば、平板状の基板が適用される。第１面Ｆ１および第２面Ｆ２のそれぞれには、例えば、４辺を有する矩形状の面が適用される。この場合には、複数の側面Ｆ３は、第１側面Ｆ３１と、第２側面Ｆ３２と、第３側面Ｆ３３と、第４側面Ｆ３４と、を含む。第１側面Ｆ３１は、第１面Ｆ１の第１辺と、第２面Ｆ２の第１辺と、を接続している。換言すれば、第１側面Ｆ３１は、第１面Ｆ１の第１辺および第２面Ｆ２の第１辺を対向する２辺として有する。第２側面Ｆ３２は、第１面Ｆ１の第２辺と第２面Ｆ２の第２辺とを接続している。換言すれば、第２側面Ｆ３２は、第１面Ｆ１の第２辺および第２面Ｆ２の第２辺を対向する２辺として有する。第３側面Ｆ３３は、第１面Ｆ１の第３辺と、第２面Ｆ２の第３辺と、を接続している。換言すれば、第３側面Ｆ３３は、第１面Ｆ１の第３辺および第２面Ｆ２の第３辺を対向する２辺として有する。第４側面Ｆ３４は、第１面Ｆ１の第４辺と、第２面Ｆ２の第４辺と、を接続している。換言すれば、第４側面Ｆ３４は、第１面Ｆ１の第４辺および第２面Ｆ２の第４辺を対向する２辺として有する。図１および図２の例では、第１面Ｆ１は、ＸＺ平面に沿った平坦な面であり、－Ｙ方向を向いている。第２面Ｆ２は、ＸＺ平面に沿った平坦な面であり、＋Ｙ方向を向いている。第１側面Ｆ３１は、＋Ｚ方向を向いている。第２側面Ｆ３２は、－Ｘ方向を向いている。第３側面Ｆ３３は、－Ｚ方向を向いている。第４側面Ｆ３４は、＋Ｘ方向を向いている。基板２０には、例えば、ガラス板が適用される。ガラス板は、透明であっても透明でなくてもよい。基板２０には、例えば、着色されたガラス製の基板、摺りガラス製の基板、プラスチック製の基板、セラミック製の基板または金属製の基板、あるいはそれらの２枚以上の基板が積層された複合基板が適用されてもよい。
　複数の画素回路１０は、それぞれ画素部を構成している回路である。複数の画素回路１０は、例えば、行列状に配列されている。複数の画素回路１０は、例えば、基板２０の第１面Ｆ１上において、行列状に配列されている。ここでは、例えば、複数の画素回路１０が１列の画素回路１０を構成しており、複数の画素回路１０が１行の画素回路１０を構成している。より具体的には、ｎ行×ｍ列（ｎ、ｍは自然数）の画素回路１０が配列されている。複数の画素回路１０は、例えば、画像を表示する部分（画像表示部ともいう）３００を構成している。この画像表示部３００は、例えば、基板２０のうちの第１面Ｆ１側に位置している。画像表示部３００は、例えば、第１面Ｆ１の略全面を覆うように位置している。この場合には、例えば、表示装置１００は、基板２０の第１面Ｆ１側の片面において、画像表示部３００が全面に配置されている構造（額縁レス構造ともいう）または画像表示部３００の周囲の額縁部分を極力狭くした構造（狭額縁構造ともいう）を有する。
　複数の画素回路１０のそれぞれは、例えば、複数の副画素回路を有する。複数の副画素回路は、それぞれ画素部に含まれた副画素部を構成している回路である。複数の副画素回路は、例えば、第１副画素回路１と、第２副画素回路２と、第３副画素回路３と、を含む。第１副画素回路１は、例えば、第１色の光を発することができる。第２副画素回路２は、例えば、第１色とは異なる第２色の光を発することができる。第３副画素回路３は、例えば、第１色および第２色とは異なる第３色の光を発することができる。第１色、第２色および第３色には、例えば、赤色、緑色および青色が適用される。例えば、第１色に赤色が適用される場合には、第２色に緑色が適用され且つ第３色に青色が適用されるか、もしくは第２色に青色が適用され且つ第３色に緑色が適用され得る。例えば、第１色に緑色が適用される場合には、第２色に赤色が適用され且つ第３色に青色が適用されるか、もしくは第２色に青色が適用され且つ第３色に赤色が適用され得る。例えば、第１色に青色が適用される場合には、第２色に赤色が適用され且つ第３色に緑色が適用されるか、もしくは第２色に緑色が適用され且つ第３色に赤色が適用され得る。各画素回路１０では、例えば、第１副画素回路１と、第２副画素回路２と、第３副画素回路３と、が行方向において順に並んでいる。この場合には、例えば、複数の第１副画素回路１が１行の第１副画素回路１を構成し、複数の第２副画素回路２が１行の第２副画素回路２を構成し、複数の第３副画素回路３が１行の第３副画素回路３を構成している。また、例えば、複数の第１副画素回路１が１列の第１副画素回路１を構成し、複数の第２副画素回路２が１列の第２副画素回路２を構成し、複数の第３副画素回路３が１列の第３副画素回路３を構成している。各画素回路１０において、例えば、第１副画素回路１、第２副画素回路２および第３副画素回路３は、任意の順に並んでいてもよい。
　駆動部３０は、例えば、複数の画素回路１０に電気的に接続している。駆動部３０は、例えば、基板２０のうちの第２面Ｆ２側に位置している。駆動部３０は、例えば、集積回路（Integrated Circuit：ＩＣ）または大規模集積回路（Large-Scale Integration：ＬＳＩ）などの駆動素子がチップオングラス（Chip On Glass：ＣＯＧ）方式で基板２０の第２面Ｆ２上に実装されることで形成され得る。駆動部３０は、例えば、駆動素子が搭載された回路基板であってもよい。また、駆動部３０は、例えば、化学蒸着（Chemical Vapor Deposition：ＣＶＤ）法などの薄膜形成法によって、基板２０の第２面Ｆ２上に直接的に形成された低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）の半導体層を有する薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）などを備えた薄膜の回路（薄膜回路ともいう）であってもよい。駆動部３０は、例えば、基板２０の第２面Ｆ２上に位置している配線（裏面配線ともいう）Ｗ２と、基板２０の側面Ｆ３上に位置している配線（側面配線ともいう）Ｗ３と、をそれぞれ含む複数の配線によって、基板２０の第１面Ｆ１側に位置している画像表示部３００に電気的に接続している。このため、複数の配線は、例えば、表示パネル１００ｐに含まれる。
　また、表示パネル１００ｐは、例えば、図３で示されるように、複数の画像信号線４ｓと、複数の走査信号線（ゲート信号線ともいう）４ｇと、複数の発光制御信号線４ｅと、を備えている。複数の走査信号線４ｇと複数の画像信号線４ｓとは、例えば、格子状に位置している。また、表示パネル１００ｐは、例えば、走査信号線駆動部３０ｇと、発光制御信号線駆動部３０ｅと、を備えている。
　複数の画像信号線４ｓのそれぞれは、例えば、第１副画素回路１、第２副画素回路２および第３副画素回路３に、発光の度合いを制御するための信号（画像信号ともいう）を伝送することができる。画像信号線４ｓは、例えば、１列の画素回路１０に沿って位置している。図３の例では、３本の画像信号線４ｓが、１列の画素回路１０に沿って位置している。３本の画像信号線４ｓは、例えば、１本目の画像信号線（第１画像信号線ともいう）４ｓ１と、２本目の画像信号線（第２画像信号線ともいう）４ｓ２と、３本目の画像信号線（第３画像信号線ともいう）４ｓ３と、を含む。より具体的には、例えば、１列の画素回路１０毎に、１列の第１副画素回路１に沿って位置している第１画像信号線４ｓ１と、１列の第２副画素回路２に沿って位置している第２画像信号線４ｓ２と、１列の第３副画素回路３に沿って位置している第３画像信号線４ｓ３と、が存在している。ここでは、各列の画素回路１０について、第１画像信号線４ｓ１が、１列を成す複数の第１副画素回路１のそれぞれに電気的に接続しており、第２画像信号線４ｓ２が、１列を成す第２副画素回路２のそれぞれに電気的に接続しており、第３画像信号線４ｓ３が、１列を成す第３副画素回路３のそれぞれに電気的に接続している。複数の画像信号線４ｓのそれぞれには、例えば、駆動部３０から画像信号が供給され得る。駆動部３０は、例えば、セレクタ回路などを介して複数の画像信号線４ｓに画像信号を供給してもよい。例えば、各列の画素回路１０に対して１つのセレクタ回路が配置され、駆動部３０からセレクタ回路に供給される画像信号が、セレクタ回路によって、第１画像信号線４ｓ１と、第２画像信号線４ｓ２と、第３画像信号線４ｓ３と、に時間順次（線順次）に供給されてもよい。セレクタ回路には、例えば、３つのトランスファゲート素子を有する構成などが適用される。セレクタ回路は、例えば、基板２０の第１面Ｆ１上において、画像表示部３００の空き領域に配置されていてもよいし、画像表示部３００の外側の額縁部分に配置されていてもよい。
　複数の走査信号線４ｇのそれぞれは、例えば、第１副画素回路１、第２副画素回路２および第３副画素回路３のそれぞれに画像信号を入力するタイミングを制御するための信号（走査信号ともいう）を伝送することができる。１本の走査信号線４ｇは、例えば、１行の画素回路１０に沿って位置している。ここでは、例えば、ｍ行目（ｍは自然数）の画素回路１０の行に沿って、ｍ本目の走査信号線４ｇが位置している。そして、例えば、ｍ行目の画素回路１０に含まれている複数の第１副画素回路１、複数の第２副画素回路２および複数の第３副画素回路３のそれぞれに、ｍ本目の走査信号線４ｇが電気的に接続している。複数の走査信号線４ｇには、例えば、走査信号線駆動部３０ｇから時間順次（線順次）に走査信号が供給され得る。走査信号線駆動部３０ｇには、例えば、シフトレジスタなどの各種の回路が適用される。走査信号線駆動部３０ｇは、例えば、基板２０の第１面Ｆ１上に位置している。この場合には、走査信号線駆動部３０ｇは、例えば、画像表示部３００の空き領域に配置されていてもよいし、画像表示部３００の外側の額縁部分に配置されていてもよい。走査信号線駆動部３０ｇは、例えば、駆動部３０からの信号に応答して、複数の走査信号線４ｇに対して時間順次（線順次）に走査信号を供給することができる。
　発光制御信号線４ｅは、例えば、第１副画素回路１、第２副画素回路２および第３副画素回路３のそれぞれに、発光のタイミングを制御する信号（発光制御信号ともいう）を伝送することができる。１本の発光制御信号線４ｅは、例えば、１行の画素回路１０に沿って位置している。ここでは、例えば、ｍ行目（ｍは自然数）の画素回路１０の行に沿って、ｍ本目の発光制御信号線４ｅが位置している。そして、例えば、ｍ行目の画素回路１０に含まれている複数の第１副画素回路１、複数の第２副画素回路２および複数の第３副画素回路３のそれぞれに、ｍ本目の発光制御信号線４ｅが電気的に接続している。複数の発光制御信号線４ｅには、例えば、発光制御信号線駆動部３０ｅから時間順次（線順次）に発光制御信号が供給され得る。発光制御信号線駆動部３０ｅには、例えば、シフトレジスタなどの各種の回路が適用される。発光制御信号線駆動部３０ｅは、例えば、基板２０の第１面Ｆ１上に位置している。この場合には、発光制御信号線駆動部３０ｅは、例えば、画像表示部３００の空き領域に配置されていてもよいし、画像表示部３００の外側の額縁部分に配置されていてもよい。発光制御信号線駆動部３０ｅは、例えば、駆動部３０からの信号に応答して、複数の発光制御信号線４ｅに対して時間順次（線順次）に発光制御信号を供給することができる。
　＜１－２．画素回路の構成＞
　図４は、第１実施形態に係る画素回路１０の一例を示す回路図である。図４で示されるように、画素回路１０は、例えば、第１副画素回路１と、第２副画素回路２と、を含む。第１実施形態では、第３副画素回路３は、例えば、第１副画素回路１および第２副画素回路２の何れかと同様な構成を有する。このため、第３副画素回路３の図示を便宜的に省略している。
　＜＜第１副画素回路＞＞
　第１副画素回路１は、例えば、第１の発光部（第１発光部ともいう）１２と、第１の設定部（第１設定部ともいう）１３と、を有する。また、第１副画素回路１は、例えば、第１の発光制御部（第１発光制御部ともいう）１１を有する。
　第１発光部１２は、例えば、第１発光素子１２ａと、第２発光素子１２ｂと、を含む。第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれは、第１色の光（例えば、赤色光）を発することができる。第１発光素子１２ａおよび第２発光素子１２ｂには、例えば、同一の発光素子が適用される。第１発光素子１２ａおよび第２発光素子１２ｂには、例えば、マイクロ発光ダイオード（ＬＥＤ）素子、または有機エレクトルルミネッセンス（ＥＬ）素子などが適用される。より具体的には、第１発光素子１２ａおよび第２発光素子１２ｂには、例えば、第１色の光を発するマイクロＬＥＤ素子または有機ＥＬ素子などが適用される。第１実施形態では、例えば、第１発光素子１２ａと第２発光素子１２ｂとは、並列に接続している。第１発光素子１２ａおよび第２発光素子１２ｂは、例えば、基板２０の第１面Ｆ１上に配置された絶縁層上に位置している。第１発光素子１２ａおよび第２発光素子１２ｂは、例えば、絶縁層を貫通するスルーホールなどの貫通導体を介して、第１副画素回路１の他の構成部材などと電気的に接続している。第１実施形態では、第１発光部１２は、例えば、第１設定部１３、第１発光制御部１１および第１アノード電位入力線１ｄｌを介してアノード電位側の電源線としての第１電源線Ｌｖｄに接続している。より具体的には、例えば、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれの第１電極としての正電極は、第１設定部１３、第１発光制御部１１および第１アノード電位入力線１ｄｌを介して第１電源線Ｌｖｄに接続している。第１電源線Ｌｖｄは、例えば、第１電源線Ｌｖｄにアノード電位を付与する電源に接続している。また、第１発光部１２は、例えば、第１カソード電位入力線１ｓｌを介してカソード電位側の電源線としての第２電源線Ｌｖｓに接続している。より具体的には、例えば、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれの第２電極としての負電極は、第１カソード電位入力線１ｓｌを介して第２電源線Ｌｖｓに接続している。第２電源線Ｌｖｓは、例えば、第２電源線Ｌｖｓにカソード電位を付与する電源に接続している。
　第１発光制御部１１は、例えば、第１発光部１２における発光を制御することができる。より具体的には、第１発光制御部１１は、例えば、第１発光素子１２ａおよび第２発光素子１２ｂにおける発光、非発光および発光強度などを制御することができる。第１発光制御部１１は、例えば、第１トランジスタ１１ｇと、第２トランジスタ１１ｄと、第１容量素子１１ｃと、第３トランジスタ１１ｅと、を有する。
　第１トランジスタ１１ｇは、例えば、第１発光制御部１１内に画像信号を入力するためのスイッチ素子として機能する。第１トランジスタ１１ｇには、例えば、Ｐチャネル型薄膜トランジスタ（Ｐチャネルトランジスタ）などが適用される。この場合には、例えば、第１トランジスタ１１ｇのゲート電極は、走査信号線４ｇに接続している。例えば、第１トランジスタ１１ｇのソース電極は、第１画像信号線４ｓ１に接続している。例えば、第１トランジスタ１１ｇのドレイン電極は、第２トランジスタ１１ｄのゲート電極に接続している。例えば、走査信号線４ｇからの走査信号としてのオン信号（ここでは、Ｌｏｗ（Ｌ）信号）が第１トランジスタ１１ｇのゲート電極に入力されると、第１トランジスタ１１ｇは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第１画像信号線４ｓ１からの画像信号が第１トランジスタ１１ｇを介して第２トランジスタ１１ｄのゲート電極に付与される。
　第２トランジスタ１１ｄは、例えば、第１アノード電位入力線１ｄｌが付与するアノード電位Ｖｄｄと第１カソード電位入力線１ｓｌが付与するカソード電位Ｖｓｓとの電位差と、第１画像信号線４ｓ１から伝達される画像信号のレベル（電位）と、に応じて、第１発光部１２を電流駆動させる素子（駆動素子ともいう）として機能する。第１電源線Ｌｖｄから第１アノード電位入力線１ｄｌに付与されるアノード電位Ｖｄｄは、例えば、３Ｖから５Ｖ程度とされる。第２電源線Ｌｖｓから第１カソード電位入力線１ｓｌに付与されるカソード電位Ｖｓｓは、例えば、－３Ｖから０Ｖ程度とされる。第２電源線Ｌｖｓは、例えば、接地された接地線であってもよい。第２トランジスタ１１ｄには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第２トランジスタ１１ｄのソース電極は、第１アノード電位入力線１ｄｌに接続している。例えば、第２トランジスタ１１ｄのドレイン電極は、第３トランジスタ１１ｅ、第１設定部１３および第１発光部１２を介して第１カソード電位入力線１ｓｌに接続している。例えば、第１画像信号線４ｓ１からの画像信号としてのＬ信号が第２トランジスタ１１ｄのゲート電極に入力されると、第２トランジスタ１１ｄは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第１アノード電位入力線１ｄｌから第２トランジスタ１１ｄ、第３トランジスタ１１ｅおよび第１設定部１３を介して、第１発光部１２に駆動電流が流れ得る。このとき、第１発光部１２は、例えば、画像信号のレベル（電位）に応じて、発光の強度（輝度）が制御され得る。換言すれば、第２トランジスタ１１ｄは、例えば、第１発光部１２における発光強度を制御することができる。別の観点から言えば、第２トランジスタ１１ｄは、例えば、第１発光部１２の第１発光素子１２ａおよび第２発光素子１２ｂにおける発光強度を制御することができる。
　第１容量素子１１ｃは、例えば、第２トランジスタ１１ｄのゲート電極とソース電極とを接続している接続線上に位置している。この第１容量素子１１ｃは、例えば、第２トランジスタ１１ｄのゲート電極に入力された画像信号の電位Ｖｓｉｇを次の画像信号の入力（書き換え）までの期間（１フレームの期間）保持する保持容量として機能する。
　第３トランジスタ１１ｅは、例えば、第１発光部１２の発光および非発光を制御するためのスイッチ素子として機能する。第３トランジスタ１１ｅは、例えば、第２トランジスタ１１ｄと第１発光部１２とを接続する接続線（第１駆動線ともいう）上に位置している。第３トランジスタ１１ｅには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第３トランジスタ１１ｅのソース電極は、第２トランジスタ１１ｄのドレイン電極に接続しており、第３トランジスタ１１ｅのドレイン電極は、第１設定部１３を介して第１発光部１２に接続している。より具体的には、例えば、第３トランジスタ１１ｅのドレイン電極は、第１設定部１３を介して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれの正電極に接続している。また、例えば、第３トランジスタ１１ｅのゲート電極は、発光制御信号線４ｅに接続している。例えば、発光制御信号線４ｅからの発光制御信号としてのオン信号（ここでは、Ｌ信号）が第３トランジスタ１１ｅのゲート電極に入力されると、第３トランジスタ１１ｅは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第１アノード電位入力線１ｄｌから第２トランジスタ１１ｄおよび第３トランジスタ１１ｅを介して第１発光部１２に駆動電流が流れ、第１発光部１２が発光し得る。
　第１設定部１３は、例えば、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれについて、発光することができる状態（発光可能状態ともいう）および発光することができない状態（非発光状態ともいう）のうちの何れか一方の状態に選択的に設定することができる。ここでは、発光可能状態とは、例えば、発光素子が、第１電源線Ｌｖｄによるアノード電位Ｖｄｄと第２電源線Ｌｖｓによるカソード電位Ｖｓｓとの電位差に応じて発光を行うことができる状態のことを言う。非発光状態とは、例えば、発光素子が、第１電源線Ｌｖｄによるアノード電位Ｖｄｄと第２電源線Ｌｖｓによるカソード電位Ｖｓｓとの電位差に応じて発光を行うことができない状態のことを言う。第１設定部１３は、例えば、各種の回路などによって構成される設定制御部５からの信号（設定制御信号ともいう）に応じて、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に設定することができる。換言すれば、設定制御部５は、例えば、第１設定部１３に対して設定制御信号を出力することができる。設定制御部５は、駆動部３０に含まれる制御回路部であってもよい。また設定制御部５は、駆動部３０に含まれるＩＣ（Integrated Circuit）もしくはＬＳＩ（Large Scale Integrated Circuit）などの駆動素子のＲＡＭ（Random Access Memory）およびＲＯＭ（Read Only Memory）に格納されたプログラムソフトウェアによって実現される機能的な構成であってもよい。また、設定制御部５は、駆動部３０と別個の駆動素子のＲＡＭおよびＲＯＭに格納されたプログラムソフトウェアによって実現される機能的な構成であってもよい。また、設定制御部５は、駆動部３０と別個の回路基板上に形成された制御回路であってもよい。
　表示装置１００は、表示面（第１面Ｆ１）と、表示面とは反対側の反表示面（第２面Ｆ２）と、表示面と反表示面とを繋ぐ側面Ｆ３と、を有する基板２０を備え、複数の画素回路１０が基板２０の表示面の側に位置しており、駆動部３０が基板２０の反表示面の側に位置している構成を有していてもよい。この場合、表示面の額縁部分（非表示部）を狭小化すること、または額縁部分を無くすことができる。駆動部３０は、ＩＣもしくはＬＳＩなどの駆動素子であってもよく、駆動素子が搭載された、フレキシブル印刷回路板（Flexible Printed Circuits：ＦＰＣ）などの回路基板であってもよい。回路基板は、基板２０の反表示面上に位置していてもよい。この回路基板にある接続電極は、基板２０の反表示面上にある接続端子に接続されていてもよい。
　第１設定部１３は、例えば、第１スイッチとしての第４トランジスタ１３ａと、第２スイッチとしての第５トランジスタ１３ｂと、を含む。
　第１スイッチとしての第４トランジスタ１３ａは、例えば、第１発光素子１２ａを発光可能状態および非発光状態の何れか一方の状態に選択的に設定することができる。第４トランジスタ１３ａは、例えば、第１発光素子１２ａに直列に接続している。第４トランジスタ１３ａには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第４トランジスタ１３ａのソース電極は、第３トランジスタ１１ｅのドレイン電極に接続しており、第４トランジスタ１３ａのドレイン電極は、第１発光素子１２ａの正電極に接続している。また、例えば、第４トランジスタ１３ａのゲート電極は、信号線（第１設定制御信号線ともいう）ＳＬ１を介して設定制御部５に接続している。設定制御部５は、例えば、第４トランジスタ１３ａのゲート電極に対して、第１設定制御信号Ｓｅ１を出力することができる。ここでは、設定制御部５は、例えば、第１設定制御信号Ｓｅ１として、第１信号（ここでは、Ｌ信号）および第２信号（ここでは、Ｈｉｇｈ（Ｈ）信号）のうちの何れか一方を選択的に出力することができる。なお、ここでは、第１信号はトランジスタのゲート－ドレイン間を導通させるオン信号であり、第２信号はトランジスタのゲート－ドレイン間を非導通とするオフ信号である。別の観点から言えば、ここでは、例えば、第１信号は、発光素子を発光可能状態に設定するための信号であり、第２信号は、発光素子を非発光状態に設定するための信号である。
　例えば、設定制御部５からの第１設定制御信号Ｓｅ１として第１信号であるＬ信号が第４トランジスタ１３ａのゲート電極に入力されると、第４トランジスタ１３ａは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第１発光素子１２ａは、発光可能状態に設定される。また、例えば、設定制御部５からの第１設定制御信号Ｓｅ１として第２信号であるＨ信号が第４トランジスタ１３ａのゲート電極に入力されると、第４トランジスタ１３ａは、ソース電極とドレイン電極との間に電流が流れ得ない非導通状態となる。これにより、例えば、第１発光素子１２ａは、非発光状態に設定される。
　第２スイッチとしての第５トランジスタ１３ｂは、例えば、第２発光素子１２ｂを発光可能状態および非発光状態の何れか一方の状態に選択的に設定することができる。第５トランジスタ１３ｂは、例えば、第２発光素子１２ｂに直列に接続している。第５トランジスタ１３ｂには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第５トランジスタ１３ｂのソース電極は、第３トランジスタ１１ｅのドレイン電極に接続しており、第５トランジスタ１３ｂのドレイン電極は、第２発光素子１２ｂの正電極に接続している。また、例えば、第５トランジスタ１３ｂのゲート電極は、信号線（第２設定制御信号線ともいう）ＳＬ２を介して設定制御部５に接続している。設定制御部５は、例えば、第５トランジスタ１３ｂのゲート電極に対して、第２設定制御信号Ｓｅ２を出力することができる。ここでは、設定制御部５は、例えば、第２設定制御信号Ｓｅ２として、第１信号であるＬ信号および第２信号であるＨ信号のうちの何れか一方を選択的に出力することができる。
　例えば、設定制御部５からの第２設定制御信号Ｓｅ２として第１信号であるＬ信号が第５トランジスタ１３ｂのゲート電極に入力されると、第５トランジスタ１３ｂは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第２発光素子１２ｂは、発光可能状態に設定される。また、例えば、設定制御部５からの第２設定制御信号Ｓｅ２として第２信号であるＨ信号が第５トランジスタ１３ｂのゲート電極に入力されると、第５トランジスタ１３ｂは、ソース電極とドレイン電極との間に電流が流れ得ない非導通状態となる。これにより、例えば、第２発光素子１２ｂは、非発光状態に設定される。
　例えば、第１副画素回路１では、第１設定部１３は、例えば、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方のスイッチを導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定することができる。
　ここで、例えば、第１スイッチとしての第４トランジスタ１３ａは、第１発光素子１２ａの負電極側に配置されてもよい。この場合には、例えば、第１発光素子１２ａの正電極は、第３トランジスタ１１ｅのドレイン電極に接続し、第１発光素子１２ａの負電極は、第１スイッチとしての第４トランジスタ１３ａおよび第１カソード電位入力線１ｓｌを介して第２電源線Ｌｖｓに接続している。より具体的には、例えば、第１発光素子１２ａの負電極は、第４トランジスタ１３ａのソース電極に接続し、第４トランジスタ１３ａのドレイン電極は、第１カソード電位入力線１ｓｌを介して第２電源線Ｌｖｓに接続している。また、例えば、第２スイッチとしての第５トランジスタ１３ｂは、第２発光素子１２ｂの負電極側に配置されてもよい。この場合には、例えば、第２発光素子１２ｂの正電極は、第３トランジスタ１１ｅのドレイン電極に接続し、第２発光素子１２ｂの負電極は、第２スイッチとしての第５トランジスタ１３ｂおよび第１カソード電位入力線１ｓｌを介して第２電源線Ｌｖｓに接続している。より具体的には、例えば、第２発光素子１２ｂの負電極は、第５トランジスタ１３ｂのソース電極に接続し、第５トランジスタ１３ｂのドレイン電極は、第１カソード電位入力線１ｓｌを介して第２電源線Ｌｖｓに接続している。
　＜＜第２副画素回路＞＞
　第２副画素回路２は、例えば、第２の発光部（第２発光部ともいう）２２と、第２の設定部（第２設定部ともいう）２３と、を有する。また、第２副画素回路２は、例えば、第２の発光制御部（第２発光制御部ともいう）２１を有する。
　第２発光部２２は、例えば、第３発光素子２２ａと、第４発光素子２２ｂと、を含む。第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれは、第２色の光（例えば、緑色光または青色光）を発することができる。第３発光素子２２ａおよび第４発光素子２２ｂには、例えば、同一の発光素子が適用される。第３発光素子２２ａおよび第４発光素子２２ｂには、例えば、マイクロＬＥＤ素子、または有機ＥＬ素子などが適用される。より具体的には、第３発光素子２２ａおよび第４発光素子２２ｂには、例えば、第２色の光を発するマイクロＬＥＤ素子またはＥＬ素子などが適用される。第１実施形態では、例えば、第３発光素子２２ａと第４発光素子２２ｂとは、並列に接続している。第３発光素子２２ａおよび第４発光素子２２ｂは、例えば、基板２０の第１面Ｆ１上に配置された絶縁層上に位置している。第３発光素子２２ａおよび第４発光素子２２ｂは、例えば、絶縁層を貫通するスルーホールなどの貫通導体を介して、第２副画素回路２の他の構成部材などと電気的に接続している。第１実施形態では、第２発光部２２は、例えば、第２設定部２３、第２発光制御部２１および第２アノード電位入力線２ｄｌを介して第１電源線Ｌｖｄに接続している。より具体的には、例えば、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれの第１電極としての正電極は、第２設定部２３、第２発光制御部２１および第２アノード電位入力線２ｄｌを介して第１電源線Ｌｖｄに接続している。第２発光部２２は、例えば、第２カソード電位入力線２ｓｌを介して第２電源線Ｌｖｓに接続している。より具体的には、例えば、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれの第２電極としての負電極は、第２カソード電位入力線２ｓｌを介して第２電源線Ｌｖｓに接続している。
　第２発光制御部２１は、例えば、第２発光部２２における発光を制御することができる。より具体的には、第２発光制御部２１は、例えば、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光、非発光および発光強度などを制御することができる。第２発光制御部２１は、例えば、第１発光制御部１１と同様な構成を有する。第２発光制御部２１は、例えば、第６トランジスタ２１ｇと、第７トランジスタ２１ｄと、第２容量素子２１ｃと、第８トランジスタ２１ｅと、を有する。
　第６トランジスタ２１ｇは、例えば、第２発光制御部２１内に画像信号を入力するためのスイッチ素子として機能する。第６トランジスタ２１ｇには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第６トランジスタ２１ｇのゲート電極は、走査信号線４ｇに接続している。例えば、第６トランジスタ２１ｇのソース電極は、第２画像信号線４ｓ２に接続している。例えば、第６トランジスタ２１ｇのドレイン電極は、第７トランジスタ２１ｄのゲート電極に接続している。例えば、走査信号線４ｇからの走査信号としてのオン信号（ここでは、Ｌ信号）が第６トランジスタ２１ｇのゲート電極に入力されると、第６トランジスタ２１ｇは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第２画像信号線４ｓ２からの画像信号が第６トランジスタ２１ｇを介して第７トランジスタ２１ｄのゲート電極に付与される。
　第７トランジスタ２１ｄは、例えば、第２アノード電位入力線２ｄｌが付与するアノード電位Ｖｄｄと第２カソード電位入力線２ｓｌが付与するカソード電位Ｖｓｓとの電位差と、第２画像信号線４ｓ２から伝達される画像信号のレベル（電位）と、に応じて、第２発光部２２を電流駆動させる素子（駆動素子）として機能する。第１電源線Ｌｖｄから第２アノード電位入力線２ｄｌに付与されるアノード電位Ｖｄｄは、例えば、３Ｖから５Ｖ程度とされる。第２電源線Ｌｖｓから第２カソード電位入力線２ｓｌに付与されるカソード電位Ｖｓｓは、例えば、－３Ｖから０Ｖ程度とされる。第７トランジスタ２１ｄには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第７トランジスタ２１ｄのソース電極は、第２アノード電位入力線２ｄｌに接続している。例えば、第７トランジスタ２１ｄのドレイン電極は、第８トランジスタ２１ｅ、第２設定部２３および第２発光部２２を介して第２カソード電位入力線２ｓｌに接続している。例えば、第２画像信号線４ｓ２からの画像信号としてのＬ信号が第７トランジスタ２１ｄのゲート電極に入力されると、第７トランジスタ２１ｄは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第２アノード電位入力線２ｄｌから第７トランジスタ２１ｄ、第８トランジスタ２１ｅおよび第２設定部２３を介して、第２発光部２２に駆動電流が流れ得る。このとき、第２発光部２２は、例えば、画像信号のレベル（電位）に応じて、発光の強度（輝度）が制御され得る。換言すれば、第７トランジスタ２１ｄは、例えば、第２発光部２２における発光強度を制御することができる。別の観点から言えば、第７トランジスタ２１ｄは、例えば、第２発光部２２の第３発光素子２２ａおよび第４発光素子２２ｂにおける発光強度を制御することができる。
　第２容量素子２１ｃは、例えば、第７トランジスタ２１ｄのゲート電極とソース電極とを接続している接続線上に位置している。この第２容量素子２１ｃは、例えば、第７トランジスタ２１ｄのゲート電極に入力された画像信号の電位Ｖｓｉｇを次の画像信号の入力（書き換え）までの期間（１フレームの期間）保持する保持容量として機能する。
　第８トランジスタ２１ｅは、例えば、第２発光部２２の発光および非発光を制御するためのスイッチ素子として機能する。第８トランジスタ２１ｅは、例えば、第７トランジスタ２１ｄと第２発光部２２とを接続する接続線（第２駆動線ともいう）上に位置している。第８トランジスタ２１ｅには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第８トランジスタ２１ｅのソース電極は、第７トランジスタ２１ｄのドレイン電極に接続しており、第８トランジスタ２１ｅのドレイン電極は、第２設定部２３を介して第２発光部２２に接続している。より具体的には、例えば、第８トランジスタ２１ｅのドレイン電極は、第２設定部２３を介して、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれの正電極に接続している。また、例えば、第８トランジスタ２１ｅのゲート電極は、発光制御信号線４ｅに接続している。例えば、発光制御信号線４ｅからの発光制御信号としてのオン信号（ここでは、Ｌ信号）が第８トランジスタ２１ｅのゲート電極に入力されると、第８トランジスタ２１ｅは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第２アノード電位入力線２ｄｌから第７トランジスタ２１ｄおよび第８トランジスタ２１ｅを介して第２発光部２２に駆動電流が流れ、第２発光部２２が発光し得る。
　第２設定部２３は、例えば、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定することができる。第２設定部２３は、例えば、設定制御部５からの信号（設定制御信号）に応じて、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定することができる。換言すれば、設定制御部５は、例えば、第２設定部２３に対して設定制御信号を出力することができる。
　第２設定部２３は、例えば、第３スイッチとしての第９トランジスタ２３ａと、第４スイッチとしての第１０トランジスタ２３ｂと、を含む。
　第３スイッチとしての第９トランジスタ２３ａは、例えば、第３発光素子２２ａを発光可能状態および非発光状態の何れか一方の状態に選択的に設定することができる。第９トランジスタ２３ａは、例えば、第３発光素子２２ａに直列に接続している。第９トランジスタ２３ａには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第９トランジスタ２３ａのソース電極は、第８トランジスタ２１ｅのドレイン電極に接続しており、第９トランジスタ２３ａのドレイン電極は、第３発光素子２２ａの正電極に接続している。また、例えば、第９トランジスタ２３ａのゲート電極は、信号線（第３設定制御信号線ともいう）ＳＬ３を介して設定制御部５に接続している。設定制御部５は、例えば、第９トランジスタ２３ａのゲート電極に対して、第３設定制御信号Ｓｅ３を出力することができる。ここでは、設定制御部５は、例えば、第３設定制御信号Ｓｅ３として、第１信号であるＬ信号および第２信号であるＨ信号のうちの何れか一方を選択的に出力することができる。
　例えば、設定制御部５からの第３設定制御信号Ｓｅ３として第１信号であるＬ信号が第９トランジスタ２３ａのゲート電極に入力されると、第９トランジスタ２３ａは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第３発光素子２２ａは、発光可能状態に設定される。また、例えば、設定制御部５からの第３設定制御信号Ｓｅ３として第２信号であるＨ信号が第９トランジスタ２３ａのゲート電極に入力されると、第９トランジスタ２３ａは、ソース電極とドレイン電極との間に電流が流れ得ない非導通状態となる。これにより、例えば、第３発光素子２２ａは、非発光状態に設定される。
　第４スイッチとしての第１０トランジスタ２３ｂは、例えば、第４発光素子２２ｂを発光可能状態および非発光状態の何れか一方の状態に選択的に設定することができる。第１０トランジスタ２３ｂは、例えば、第４発光素子２２ｂに直列に接続している。第１０トランジスタ２３ｂには、例えば、Ｐチャネルトランジスタなどが適用される。この場合には、例えば、第１０トランジスタ２３ｂのソース電極は、第８トランジスタ２１ｅのドレイン電極に接続しており、第１０トランジスタ２３ｂのドレイン電極は、第４発光素子２２ｂの正電極に接続している。また、例えば、第１０トランジスタ２３ｂのゲート電極は、信号線（第４設定制御信号線ともいう）ＳＬ４を介して設定制御部５に接続している。設定制御部５は、例えば、第１０トランジスタ２３ｂのゲート電極に対して、第４設定制御信号Ｓｅ４を出力することができる。ここでは、設定制御部５は、例えば、第４設定制御信号Ｓｅ４として、第１信号であるＬ信号および第２信号であるＨ信号のうちの何れか一方を選択的に出力することができる。
　例えば、設定制御部５からの第４設定制御信号Ｓｅ４として第１信号であるＬ信号が第１０トランジスタ２３ｂのゲート電極に入力されると、第１０トランジスタ２３ｂは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、例えば、第４発光素子２２ｂは、発光可能状態に設定される。また、例えば、設定制御部５からの第４設定制御信号Ｓｅ４として第２信号であるＨ信号が第１０トランジスタ２３ｂのゲート電極に入力されると、第１０トランジスタ２３ｂは、ソース電極とドレイン電極との間に電流が流れ得ない非導通状態となる。これにより、例えば、第４発光素子２２ｂは、非発光状態に設定される。
　例えば、第２副画素回路２では、第２設定部２３は、例えば、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの何れか一方を選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの何れか一方を選択的に発光可能状態に設定することができる。換言すれば、例えば、第２副画素回路２では、第２設定部２３は、例えば、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの何れか一方を選択的に非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの何れか一方を選択的に非発光状態に設定することができる。
　ここで、例えば、第３スイッチとしての第９トランジスタ２３ａは、第３発光素子２２ａの負電極側に配置されてもよい。この場合には、例えば、第３発光素子２２ａの正電極は、第８トランジスタ２１ｅのドレイン電極に接続し、第３発光素子２２ａの負電極は、第３スイッチとしての第９トランジスタ２３ａおよび第２カソード電位入力線２ｓｌを介して第２電源線Ｌｖｓに接続している。より具体的には、例えば、第３発光素子２２ａの負電極は、第９トランジスタ２３ａのソース電極に接続し、第９トランジスタ２３ａのドレイン電極は、第２カソード電位入力線２ｓｌを介して第２電源線Ｌｖｓに接続している。また、例えば、第４スイッチとしての第１０トランジスタ２３ｂは、第４発光素子２２ｂの負電極側に配置されてもよい。この場合には、例えば、第４発光素子２２ｂの正電極は、第８トランジスタ２１ｅのドレイン電極に接続し、第４発光素子２２ｂの負電極は、第４スイッチとしての第１０トランジスタ２３ｂおよび第２カソード電位入力線２ｓｌを介して第２電源線Ｌｖｓに接続している。より具体的には、例えば、第４発光素子２２ｂの負電極は、第１０トランジスタ２３ｂのソース電極に接続し、第１０トランジスタ２３ｂのドレイン電極は、第２カソード電位入力線２ｓｌを介して第２電源線Ｌｖｓに接続している。
　＜１－３．設定制御部＞
　設定制御部５は、例えば、複数の画素回路１０のそれぞれに配置されている態様が考えられる。換言すれば、例えば、複数の画素回路１０のそれぞれが、設定制御部５を備えている態様が考えられる。図５は、設定制御部５の構成の一例を模式的に示すブロック図である。図５で示されるように、設定制御部５は、例えば、複数の信号出力回路５１と、組み合わせ回路５２と、を有する。
　＜＜信号出力回路＞＞
　複数の信号出力回路５１は、例えば、第１の信号出力回路（第１信号出力回路ともいう）５１１と、第２の信号出力回路（第２信号出力回路ともいう）５１２と、を含む。各信号出力回路５１は、例えば、第１信号であるＬ信号および第２信号であるＨ信号のうちの一方を選択的に切替信号Ｓｉとして出力することができる。例えば、第１信号出力回路５１１は、第１信号であるＬ信号および第２信号であるＨ信号のうちの一方を選択的に第１の切替信号（第１切替信号ともいう）Ｓｉ０として出力することができる。例えば、第２信号出力回路５１２は、第１信号であるＬ信号および第２信号であるＨ信号のうちの一方を選択的に第２の切替信号（第２切替信号ともいう）Ｓｉ１として出力することができる。
　各信号出力回路５１には、例えば、切替信号ＳｉをＬ信号およびＨ信号のうちの一方に切り替えてその状態を保持することが可能なフリップフロップ回路、ラッチ回路などのデータを保持する回路（保持回路ともいう）、または一部の配線部分の切断に応じて切替信号ＳｉがＬ信号とＨ信号との間で切り替わる回路（フューズ回路ともいう）などが適用され得る。
　図６は、信号出力回路５１の第１例を示す回路図である。図６で示されるように、複数の信号出力回路５１のそれぞれには、例えば、保持回路が適用され得る。信号出力回路５１としての保持回路は、例えば、状態を設定するためのデータとしての信号（設定信号ともいう）の入力（書き込み）が一旦行われることで、切替信号ＳｉとしてＬ信号およびＨ信号のうちの何れかを出力し続ける状態に設定される。ここで、例えば、画像信号線４ｓが、各信号出力回路５１に設定信号の入力（書き込み）を行う信号線（設定信号書き込み信号線ともいう）として利用され、走査信号線４ｇが、各信号出力回路５１に設定信号の入力（書き込み）を行うタイミングを指定する信号（指定信号ともいう）を入力するための信号線（指定信号入力信号線ともいう）として利用される態様が考えられる。
　例えば、図６で示されるように、１本の画像信号線４ｓが、第１信号出力回路５１１および第２信号出力回路５１２のそれぞれに接続されている構成が考えられる。そして、例えば、１本の走査信号線４ｇが、第１信号出力回路５１１に接続されているとともに、ＮＯＴ回路を介して第２信号出力回路５１２に接続されている構成が考えられる。この場合には、例えば、１本の走査信号線４ｇによって、画像信号線４ｓから第１信号出力回路５１１としての保持回路に設定信号の入力（書き込み）が行われる第１タイミングと、画像信号線４ｓから第２信号出力回路５１２としての保持回路に設定信号の入力（書き込み）が行われる第２タイミングと、を時間順次に指定することができる。例えば、走査信号線４ｇから指定信号としてのＬ信号が第１信号出力回路５１１としての保持回路に入力され、走査信号線４ｇからの指定信号としてのＬ信号がＮＯＴ回路で指定信号でない信号（非指定信号ともいう）としてのＨ信号に変換されて第２信号出力回路５１２としての保持回路に入力される。このとき、例えば、画像信号線４ｓから第１信号出力回路５１１としての保持回路への設定信号の入力（書き込み）が可能となるとともに、画像信号線４ｓから第２信号出力回路５１２としての保持回路への設定信号の入力（書き込み）が可能となってもよいし、画像信号線４ｓから第２信号出力回路５１２としての保持回路への設定信号の入力（書き込み）が可能となるとともに、画像信号線４ｓから第１信号出力回路５１１としての保持回路への設定信号の入力（書き込み）が可能となってもよい。指定信号は、例えば、Ｈ信号であってもよい。例えば、第１信号出力回路５１１としての保持回路では、走査信号線４ｇから指定信号が入力されたタイミングで、画像信号線４ｓから設定信号としてのＬ信号またはＨ信号の入力（書き込み）が行われる。また、例えば、第２信号出力回路５１２としての保持回路では、走査信号線４ｇから指定信号が入力されたタイミングで、画像信号線４ｓから設定信号としてのＬ信号またはＨ信号の入力（書き込み）が行われる。
　ここで、例えば、複数の画素回路１０のそれぞれが設定制御部５を有する場合には、各画素回路１０において、第１副画素回路１に接続された第１画像信号線４ｓ１、第２副画素回路２に接続された第２画像信号線４ｓ２および第３副画素回路３に接続された第３画像信号線４ｓ３のそれぞれが、設定信号書き込み信号線とされ得る。また、各画素回路１０において、例えば、第１副画素回路１、第２副画素回路２および第３副画素回路３に接続された走査信号線４ｇが、指定信号入力信号線とされ得る。
　図７は、信号出力回路５１の第２例を示す回路図である。図７で示されるように、複数の信号出力回路５１のそれぞれには、例えば、フューズ回路が適用される。信号出力回路５１としてのフューズ回路は、例えば、第１回路部５１Ｃ１と、第２回路部５１Ｃ２と、信号入力部５１Ｉと、信号出力部５１Ｕを有する。
　信号入力部５１Ｉは、信号出力回路５１の外部から信号が入力される部分である。信号入力部５１Ｉには、例えば、駆動部３０から所定の配線を介して信号が入力される。
　第１回路部５１Ｃ１には、例えば、反転論理回路としてのＣＭＯＳ型ＮＯＴ回路が適用される。ＣＭＯＳ型ＮＯＴ回路では、例えば、正の電位ＶＧＨを付与する正の電源線と負の電位ＶＧＬを付与する負の電源線との間に、ＰチャネルトランジスタとＮチャネルトランジスタとが、直列に接続されている。負の電位ＶＧＬは、例えば、基準の電位（ＧＮＤ）であってもよいし、０ボルトであってもよい。より具体的には、Ｐチャネルトランジスタのソース電極が正の電源線に接続されており、Ｐチャネルトランジスタのドレイン電極がＮチャネルトランジスタのドレイン電極に接続されており、Ｎチャネルトランジスタのソース電極が負の電源線に接続されている。また、ＣＭＯＳ型ＮＯＴ回路では、Ｐチャネルトランジスタのゲート電極とＮチャネルトランジスタのゲート電極とが接続された部分が入力部（第１入力部ともいう）であり、Ｐチャネルトランジスタのドレイン電極とＮチャネルトランジスタのドレイン電極とが接続された部分が出力部（第１出力部ともいう）である。このＣＭＯＳ型ＮＯＴ回路は、第１入力部に入力される信号の電圧の論理レベルを逆転させて第１出力部から信号を出力することができる。ＣＭＯＳ型ＮＯＴ回路の第１入力部は、信号入力部５１Ｉに接続されている。このため、第１回路部５１Ｃ１は、例えば、信号入力部５１Ｉから第１入力部にＬ信号が入力されると、第１出力部からＨ信号を出力し、信号入力部５１Ｉから第１入力部にＨ信号が入力されると、第１出力部からＬ信号を出力することができる。また、第１回路部５１Ｃ１は、例えば、Ｎチャネルトランジスタのソース電極と負の電源線とを接続する配線上に特定の配線部分（特定配線部分ともいう）５１Ｐを含む。この場合には、例えば、各信号出力回路５１は、特定配線部分５１Ｐを含んでいる。特定配線部分５１Ｐは、後述する切断の対象となる部分である。特定配線部分５１Ｐは、例えば、基板２０の第１面Ｆ１上に配置された絶縁層上に位置していれば、レーザー光の照射による溶断、研削装置などを用いた機械的な切断、またはエッチングなどを用いた化学的な切断などによって容易に切断され得る。すなわち、特定配線部分５１Ｐは、導通状態と非導通状態のいずれか一方の状態に固定され得る部分（導通／非導通固定的選択部ともいう）である。
　第２回路部５１Ｃ２は、例えば、縦続接続された２つのＮＯＴゲートＮ１，Ｎ２を有するバッファ回路部分５１Ｂと、このバッファ回路部分５１Ｂと並列に接続されている配線部分５１Ｗと、を有する。また、第２回路部５１Ｃ２は、例えば、第１回路部５１Ｃ１の第１出力部に接続されている入力部（第２入力部ともいう）と、信号出力部５１Ｕに接続されている出力部（第２出力部ともいう）と、を有する。バッファ回路部分５１Ｂは、第１回路部５１Ｃ１の第１出力部から第２入力部に入力される信号の電圧のレベルを安定化かつ補正して出力することができる。例えば、第２回路部５１Ｃ２は、第１回路部５１Ｃ１から第２入力部にＬ信号が入力されると、第２出力部から安定化かつ補正されたＬ信号を出力し、第１回路部５１Ｃ１から第２入力部にＨ信号が入力されると、第２出力部から安定化かつ補正されたＨ信号を出力することができる。
　ここで、上記構成を有する信号出力回路５１としてのフューズ回路において、例えば、信号入力部５１ＩにＬ信号が入力される場合を想定する。この場合には、第１回路部５１Ｃ１が、Ｌ信号を反転させてＨ信号を出力し、第２回路部５１Ｃ２が、安定化かつ補正されたＨ信号を出力する。これにより、信号出力部５１Ｕが、組み合わせ回路５２に対して切替信号ＳｉとしてのＨ信号を出力する。また、上記構成を有する信号出力回路５１としてのフューズ回路において、例えば、信号入力部５１ＩにＨ信号が入力される場合を想定する。この場合には、第１回路部５１Ｃ１が、Ｈ信号を反転させてＬ信号を出力し、第２回路部５１Ｃ２が、安定化かつ補正されたＬ信号を出力する。これにより、信号出力部５１Ｕが、組み合わせ回路５２に対して切替信号ＳｉとしてのＬ信号を出力する。
　また、信号出力回路５１としてのフューズ回路では、例えば、特定配線部分５１Ｐの切断の有無に応じて、信号入力部５１Ｉに入力される信号と信号出力部５１Ｕから出力される信号との関係が切り替わる。
　例えば、信号出力回路５１としてのフューズ回路は、特定配線部分５１Ｐが切断されていない状態（非切断状態ともいう）にあれば、信号入力部５１ＩにＬ信号が入力されると、信号出力部５１ＵからＨ信号を出力し、信号入力部５１ＩにＨ信号が入力されると、信号出力部５１ＵからＬ信号を出力する。また、例えば、信号出力回路５１としてのフューズ回路は、特定配線部分５１Ｐが切断されている状態（切断状態ともいう）にあれば、信号入力部５１ＩにＬ信号が入力されると、信号出力部５１ＵからＨ信号を出力し、その後に、信号入力部５１ＩにＨ信号が入力されても、信号出力部５１Ｕから出力される信号が変化しない。このため、例えば、信号出力回路５１としてのフューズ回路は、切断状態にあれば、一旦、信号入力部５１ＩにＬ信号が入力されて、信号出力部５１ＵからＨ信号を出力する状態となれば、信号入力部５１ＩにＨ信号が入力されても、信号出力部５１ＵからＨ信号を出力し続ける。このとき、例えば、信号出力回路５１では、第２回路部５１Ｃ２が信号出力部５１ＵからＨ信号を出力し続ける状態を記憶する役割を果たす。
　ここでは、例えば、特定配線部分５１Ｐの切断の有無に応じて変化するフューズ回路における入力と出力との関係が利用されて、信号出力回路５１としてのフューズ回路から出力される切替信号Ｓｉが、Ｌ信号とＨ信号との間で切り替えられ得る。
　例えば、非切断状態にある信号出力回路５１としてのフューズ回路では、第１期間において、信号入力部５１Ｉに入力される信号ＸＲＳＴがＬ信号となれば、信号出力部５１Ｕから出力される切替信号ＳｉがＨ信号となる。次に、例えば、非切断状態にある信号出力回路５１としてのフューズ回路では、第１期間の後の第２期間において、信号入力部５１Ｉに入力される信号ＸＲＳＴがＨ信号となれば、信号出力部５１Ｕから出力される切替信号ＳｉがＬ信号となる。このとき、例えば、非切断状態にある信号出力回路５１としてのフューズ回路から組み合わせ回路５２に、切替信号ＳｉとしてＬ信号が入力される。
　例えば、切断状態にある信号出力回路５１としてのフューズ回路では、第１期間において、信号入力部５１Ｉに入力される信号ＸＲＳＴがＬ信号となれば、信号出力部５１Ｕから出力される切替信号ＳｉがＨ信号となる。次に、例えば、切断状態にある信号出力回路５１としてのフューズ回路では、第１期間の後の第２期間において、信号入力部５１Ｉに入力される信号ＸＲＳＴがＨ信号となっても、信号出力部５１Ｕから出力される切替信号ＳｉがＨ信号のまま維持される。このとき、例えば、切断状態にある信号出力回路５１としてのフューズ回路から組み合わせ回路５２に、切替信号ＳｉとしてＨ信号が入力される。
　このようにして、例えば、第２期間において、信号出力回路５１としてのフューズ回路は、特定配線部分５１Ｐの切断に応じて、組み合わせ回路５２対して出力する切替信号Ｓｉを第１電位のＬ信号から第２電位のＨ信号に設定することができる。このような構成が採用されれば、例えば、信号出力回路５１の回路の規模が大きくなりにくい。
　＜＜組み合わせ回路＞＞
　組み合わせ回路５２は、例えば、複数の信号出力回路５１から入力される複数の切替信号Ｓｉに応じて、設定制御信号を出力することができる。ここでは、組み合わせ回路５２は、例えば、複数の信号出力回路５１からそれぞれ入力される切替信号ＳｉとしてのＬ信号とＨ信号との組み合わせに応じて、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２、第３設定制御信号Ｓｅ３および第４設定制御信号Ｓｅ４のそれぞれとして、第１信号であるＬ信号または第２信号であるＨ信号を出力することができる。
　図８は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す真理値表である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２、第３設定制御信号Ｓｅ３および第４設定制御信号Ｓｅ４の出力とが、図８で示されるような関係となるように、各種の論理出力を実行する。例えば、図８で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２、第３設定制御信号Ｓｅ３および第４設定制御信号Ｓｅ４の出力と、の組み合わせとして、４つのパターン（具体的には、パターン１～４）の論理出力が実行され得る。
　例えば、パターン１が採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号、第３設定制御信号Ｓｅ３としての第１信号であるＬ信号および第４設定制御信号Ｓｅ４としての第２信号であるＨ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａを導通状態とすることで第３発光素子２２ａを選択的に発光可能状態に設定し、第４スイッチとしての第１０トランジスタ２３ｂを非導通状態とすることで第４発光素子２２ｂを選択的に非発光状態に設定する。これにより、例えば、第１発光素子１２ａ、第２発光素子１２ｂおよび第３発光素子２２ａが発光可能状態に設定され、第４発光素子２２ｂが非発光状態に設定される。
　例えば、パターン２が採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号、第３設定制御信号Ｓｅ３としての第２信号であるＨ信号および第４設定制御信号Ｓｅ４としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａを非導通状態とすることで第３発光素子２２ａを選択的に非発光状態に設定し、第４スイッチとしての第１０トランジスタ２３ｂを導通状態とすることで第４発光素子２２ｂを選択的に発光可能状態に設定する。これにより、例えば、第１発光素子１２ａ、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第３発光素子２２ａが非発光状態に設定される。
　例えば、パターン３が採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第２信号であるＨ信号、第３設定制御信号Ｓｅ３としての第１信号であるＬ信号および第４設定制御信号Ｓｅ４としての第２信号であるＨ信号が出力される。このとき、例えば、第１発光素子１２ａおよび第３発光素子２２ａが発光可能状態に設定され、第２発光素子１２ｂおよび第４発光素子２２ｂが非発光状態に設定される。
　例えば、パターン４が採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号、第３設定制御信号Ｓｅ３としての第２信号であるＨ信号および第４設定制御信号Ｓｅ４としての第１信号であるＬ信号が出力される。このとき、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａおよび第３発光素子２２ａが非発光状態に設定される。
　＜１－４．表示装置の特性の向上＞
　例えば、第１発光素子１２ａと第２発光素子１２ｂとの接続形態が、第１発光素子１２ａと第２発光素子１２ｂとが並列に接続された形態としての並列接続である。また、例えば、第３発光素子２２ａと第４発光素子２２ｂとの接続形態が、第３発光素子２２ａと第４発光素子２２ｂとが並列に接続された形態としての並列接続である。換言すれば、画素回路１０は、例えば、第１発光素子１２ａと第２発光素子１２ｂとの接続形態と、第３発光素子２２ａと第４発光素子２２ｂとの接続形態と、を同一の並列接続とした状態（第１の接続形態同一状態ともいう）を有する。
　また、例えば、画素回路１０は、第１設定部１３によって第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定し、第２設定部２３によって第３発光素子２２ａおよび第４発光素子２２ｂの何れか一方を選択的に発光可能状態に設定することができる。換言すれば、例えば、画素回路１０は、第１設定部１３による第１発光素子１２ａおよび第２発光素子１２ｂの発光状態の設定態様を、両方の発光素子を発光可能状態とする設定（第１発光設定とも両方発光設定ともいう）とする。そして、例えば、画素回路１０は、第２設定部２３による第３発光素子２２ａおよび第４発光素子２２ｂの発光状態の設定態様を、一方の発光素子を選択的に発光可能状態とする設定（第２発光設定とも一方発光設定ともいう）とすることができる。
　このため、例えば、画素回路１０は、第１設定部１３による第１発光素子１２ａおよび第２発光素子１２ｂの発光状態の設定態様と、第２設定部２３による第３発光素子２２ａおよび第４発光素子２２ｂの発光状態の設定態様と、を両方の発光素子を発光可能状態とする第１発光設定と、一方の発光素子を選択的に発光可能状態とする第２発光設定との間で異ならせている発光数設定のモードを有する。発光数設定は、例えば、第１副画素回路１および第２副画素回路２のそれぞれにおいて発光可能状態に設定される発光素子の数の設定に相当する。換言すれば、例えば、第１副画素回路１における発光数設定は、第１副画素回路１において発光可能状態に設定される発光素子の数の設定に相当し、第２副画素回路２における発光数設定は、第２副画素回路２において発光可能状態に設定される発光素子の数の設定に相当する。なお、発光数設定のモードには、発光数設定が同じモード（同一状態）と、発光数設定が相違するモード（相違状態）と、がある。以下、発光数設定のモードを単に設定モードとも称し、発光数設定が相違するモード（相違状態）を発光数相違状態または発光数相違モードとも称する。換言すれば、発光数相違状態（発光数相違モード）は、例えば、第１設定部１３による第１発光素子１２ａおよび第２発光素子１２ｂの発光状態の設定態様と、第２設定部２３による第３発光素子２２ａおよび第４発光素子２２ｂの発光状態の設定態様と、について、両方の発光素子を発光可能状態とする第１発光設定と一方の発光素子を選択的に発光可能状態とする第２発光設定との間で異ならせた発光数設定の相違状態である。よって、第１実施形態では、例えば、画素回路１０は、第１の接続形態同一状態と、発光数相違モードと、を有する。
　ここでは、例えば、画素回路１０において、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、並列に接続された第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方の発光素子を選択的に発光可能状態とする設定モードが、標準となる通常の設定モード（通常設定モードともいう）とされている。画素回路１０における設定モードは、例えば、この画素回路１０における第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光可能状態の設定方式のことを言う。ここでは、例えば、画素回路１０は、第１の接続形態同一状態と、通常設定モードとしての第１の発光数相違モードと、を有する。第１の発光数相違モードは、例えば、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、並列に接続された第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に発光可能状態とする設定モードである。
　ここで、例えば、第１副画素回路１において、仮に並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を選択的に発光させると、第１発光素子１２ａおよび第２発光素子１２ｂの特性および発光に係る使用条件の少なくとも一方によって、第１発光素子１２ａまたは第２発光素子１２ｂにかかる順方向の電圧（第１Ａ順方向電圧ともいう）Ｖｆ１ａが大きくなる場合を想定する。例えば、第１副画素回路１では、第１発光素子１２ａおよび第２発光素子１２ｂにおいて、内部抵抗、駆動電流の上限の設定値、順方向電圧の上限の設定値、および輝度の上限の設定値、のうちの少なくとも１つの値が大きくても、第１発光素子１２ａおよび第２発光素子１２ｂにおいて発光効率が小さくても、第１Ａ順方向電圧Ｖｆ１ａが大きくなり得る。ここでは、例えば、仮に第３発光素子２２ａおよび第４発光素子２２ｂの何れか一方を選択的に発光させるときに第３発光素子２２ａまたは第４発光素子２２ｂにかかる順方向の電圧（第２Ａ順方向電圧ともいう）Ｖｆ２ａよりも第１Ａ順方向電圧Ｖｆ１ａが大きくなるような態様が考えられる。この場合には、例えば、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差（Ｖｄｄ－Ｖｓｓ）に占める第１Ａ順方向電圧Ｖｆ１ａが大きくなることから、第２トランジスタ１１ｄにおけるドレイン電極とソース電極との間の電圧（ドレイン－ソース間電圧）Ｖｄｓが小さくなる。その結果、第２トランジスタ１１ｄを飽和領域で駆動させる条件が厳しくなる。すなわち、第２トランジスタ１１ｄを飽和領域で駆動させにくくなる。また、例えば、第１副画素回路１では、第２トランジスタ１１ｄの飽和動作電圧が大きくても、電源との距離に応じたアノード電位Ｖｄｄの電圧降下などによる電位差（Ｖｄｄ－Ｖｓｓ）の低下に応じて、第２トランジスタ１１ｄを飽和領域で駆動させる条件が厳しくなる。第２トランジスタ１１ｄの飽和動作電圧は、例えば、第２トランジスタ１１ｄにおけるドレイン電極とソース電極との間の距離（チャネル長ともいう）が長い場合に大きくなり得る。
　これに対して、第１実施形態では、例えば、上述した通常設定モードによって、第１副画素回路１では、並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定し、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光させる。これにより、例えば、仮に同じ発光強度となるように並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を選択的に発光させる場合と比較して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれに流れる駆動電流が１／２程度となることから、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれにかかる順方向の電圧が低減し得る。このとき、例えば、電位差（Ｖｄｄ－Ｖｓｓ）のうち、第１発光制御部１１の第２トランジスタ１１ｄにおけるドレイン－ソース間電圧Ｖｄｓが大きくなり得る。このため、例えば、仮にアノード電位Ｖｄｄの電圧降下などによって電位差（Ｖｄｄ－Ｖｓｓ）が低下しても、第２トランジスタ１１ｄを飽和領域で駆動させる条件が厳しくなり難い。その結果、表示装置１００において輝度が徐々に低下するグラデーション（輝度むら）が生じ難くなり、表示装置１００において画質が向上し得る。
　また、ここで、例えば、第１副画素回路１において、仮に並列に接続した第１発光素子１２ａまたは第２発光素子１２ｂを選択的に発光させると、第１発光素子１２ａおよび第２発光素子１２ｂの特性および発光に係る使用条件の少なくとも一方によって、第１発光素子１２ａまたは第２発光素子１２ｂを流れる駆動電流（第１Ａ電流ともいう）が大きくなる場合を想定する。例えば、第１副画素回路１では、第１発光素子１２ａおよび第２発光素子１２ｂにおいて、駆動電流の上限の設定値、順方向電圧の上限の設定値、および輝度の上限の設定値、のうちの少なくとも１つの値が大きくても、第１発光素子１２ａおよび第２発光素子１２ｂにおいて発光効率が小さくても、第１発光素子１２ａまたは第２発光素子１２ｂを流れる駆動電流が大きくなり得る。ここでは、例えば、仮に第３発光素子２２ａおよび第４発光素子２２ｂの何れか一方を選択的に発光させるときに第３発光素子２２ａまたは第４発光素子２２ｂにおいて流れる駆動電流（第２Ａ電流ともいう）よりも第１Ａ電流が２倍程度に大きくなる態様が考えられる。この場合には、例えば、第１発光素子１２ａまたは第２発光素子１２ｂの発熱量が大きくなることなどから、経時劣化が生じ易くなる。また、例えば、第１副画素回路１では、第１発光素子１２ａおよび第２発光素子１２ｂにおいて、内部抵抗の値が大きくても、発熱などによって経時劣化が生じ易くなる。
　これに対して、第１実施形態では、例えば、上述した通常設定モードによって、第１副画素回路１において、並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定し、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光させる。これにより、例えば、仮に同じ発光強度となるように並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を選択的に発光させる場合と比較して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを流れる電流が略半減し得る。その結果、例えば、第１発光素子１２ａまたは第２発光素子１２ｂの経時劣化が生じ難くなり、表示装置１００において画質が向上し得る。
　また、ここで、例えば、第２副画素回路２において、仮に並列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光させると、第３発光素子２２ａおよび第４発光素子２２ｂの特性および発光に係る使用条件の少なくとも一方によって、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれにおいて流れる駆動電流（第２Ｂ電流ともいう）が小さくなる場合を想定する。例えば、第２副画素回路２では、第３発光素子２２ａおよび第４発光素子２２ｂにおいて、内部抵抗、駆動電流の下限の設定値、順方向電圧の下限の設定値、および輝度の下限の設定値、のうちの少なくとも１つの値が小さくても、第３発光素子２２ａおよび第４発光素子２２ｂにおいて発光効率が大きくても、第２Ｂ電流が小さくなり得る。ここでは、例えば、仮に第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光させるときの第１発光素子１２ａおよび第２発光素子１２ｂにおいて流れる駆動電流（第１Ｂ電流ともいう）よりも第２Ｂ電流が１／２程度に小さくなる態様が考えられる。この場合には、例えば、元々小さな駆動電流であったものがさらに微小な駆動電流に変更されることによって、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれにおける発光強度を過度に低下させる方向に変更することになる。その結果、副画素部における発光輝度の階調を調整することが難しくなる。このため、例えば、表示装置１００において輝度の階調の精度が低下する不良（輝度階調の精度不良ともいう）が生じ得る。
　これに対して、第１実施形態では、例えば、上述した通常設定モードによって、第２副画素回路２において、並列に接続した第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に発光可能状態に設定し、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に発光させる。これにより、例えば、仮に同じ発光強度となるように並列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光させる場合と比較して、第３発光素子２２ａまたは第４発光素子２２ｂを流れる電流が略倍増し得る。その結果、例えば、第３発光素子２２ａまたは第４発光素子２２ｂにおける発光強度の変更により、第２副画素回路２における発光輝度の階調が容易に微調整され得る。よって、例えば、表示装置１００において画質が低下し難い。
　このように、第１実施形態では、例えば、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、素子の特性および発光素子の使用条件の少なくとも一方に応じた第１の接続形態同一状態と通常設定モードとしての第１の発光数相違モードとが採用される。その結果、例えば、表示装置１００の性能が向上し得る。
　＜＜通常設定モードの設定＞＞
　第１実施形態では、例えば、上述したパターン１またはパターン２が採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとなる。より具体的には、例えば、画素回路１０では、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、並列に接続された第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に発光可能状態とする通常設定モードが採用される。
　このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの何れか一方を選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの何れか一方を選択的に発光可能状態に設定する。これにより、例えば、上述したように、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、素子の特性および発光素子の使用条件の少なくとも一方に応じた第１の接続形態同一状態と第１の発光数相違モードとが採用され、表示装置１００の性能が向上し得る。
　ここでは、例えば、第４発光素子２２ｂにおいて接続もしくは素子の不良などで発光の不良が生じる場合には、パターン１が採用されることで、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとされてもよい。また、例えば、第３発光素子２２ａにおいて接続もしくは素子の不良などで発光の不良が生じる場合には、パターン２が採用されることで、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとされてもよい。
　各画素回路１０における第３発光素子２２ａおよび第４発光素子２２ｂにおける発光の不良の発生は、例えば、表示装置１００の出荷前の検査またはメンテナンスを行う際などにおいて確認され得る。そして、例えば、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光の不良の発生状況に応じて、パターン１およびパターン２の何れかが、通常設定モードに対応するパターンとして採用される態様が考えられる。ここでは、例えば、パターン１が採用されることで、第１発光素子１２ａ、第２発光素子１２ｂおよび第３発光素子２２ａのそれぞれを発光可能状態に設定し、第４発光素子２２ｂを非発光状態に設定する設定モードが、第１の通常設定モード（第１通常設定モードともいう）とされてもよい。また、例えば、パターン２が採用されることで、第１発光素子１２ａ、第２発光素子１２ｂおよび第４発光素子２２ｂのそれぞれを発光可能状態に設定し、第３発光素子２２ａを非発光状態に設定する設定モードが、第２の通常設定モード（第２通常設定モードともいう）とされてもよい。
　＜＜不良対処設定モードの設定＞＞
　第１実施形態では、例えば、パターン３およびパターン４の何れかが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、画素回路１０における発光の不良に対処するモード（不良対処設定モードともいう）となる。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方のスイッチを選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。
　ここでは、例えば、第２発光素子１２ｂにおいて接続もしくは素子の不良などで発光の不良が生じる場合には、通常設定モードに対応するパターン１またはパターン２の代わりに、不良対処設定モードに対応するパターン３が採用されてもよい。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方のスイッチとしての第５トランジスタ１３ｂを選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方の第２発光素子１２ｂを選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない第１発光素子１２ａが選択的に発光し得る。ここで、例えば、第１発光素子１２ａおよび第３発光素子２２ａのそれぞれを発光可能状態に設定し、第２発光素子１２ｂおよび第４発光素子２２ｂのそれぞれを非発光状態に設定する設定モードが、第１の不良対処設定モード（第１不良対処設定モードともいう）とされてもよい。
　また、ここでは、例えば、第１発光素子１２ａにおいて接続もしくは素子の不良などで発光の不良が生じる場合には、通常設定モードに対応するパターン１またはパターン２の代わりに、不良対処設定モードに対応するパターン４が採用されてもよい。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方のスイッチとしての第４トランジスタ１３ａを選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方の第１発光素子１２ａを選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない第２発光素子１２ｂが選択的に発光し得る。ここで、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂのそれぞれを発光可能状態に設定し、第１発光素子１２ａおよび第３発光素子２２ａのそれぞれを非発光状態に設定する設定モードが、第２の不良対処設定モード（第２不良対処設定モードともいう）とされてもよい。
　＜１－５．第１実施形態におけるバリエーション＞
　例えば、表示パネル１００ｐは、複数の画素回路１０ごとに配置された設定制御部５を有していてもよい。換言すれば、例えば、表示パネル１００ｐは、複数の画素回路１０と、複数の画素回路１０のそれぞれにおける第１設定部１３および第２設定部２３に対して設定制御信号を出力する設定制御部５と、を備えていてもよい。この場合には、設定制御部５は、例えば、基板２０の第１面Ｆ１上において、画像表示部３００の空き領域に配置されていてもよいし、額縁部分に配置されていてもよいし、基板２０の第２面Ｆ２上に配置されていてもよい。ここで、例えば、設定制御部５は、１行の画素回路１０を構成する複数の画素回路１０ごとに配置されていてもよいし、１列の画素回路１０を構成する複数の画素回路１０ごとに配置されていてもよい。図９は、設定制御部５と複数の画素回路１０との接続例を示すブロック回路図である。図９で示されるように、例えば、設定制御部５に接続された第１設定制御信号線ＳＬ１、第２設定制御信号線ＳＬ２、第３設定制御信号線ＳＬ３および第４設定制御信号線ＳＬ４がそれぞれ、複数の画素回路１０に接続されている構成が採用されてもよい。このような構成が採用されれば、例えば、１列の画素回路１０ごとまたは１行の画素回路１０ごとに、設定モードが通常設定モードまたは不良対処設定モードとなり得る。より具体的には、例えば、１列の画素回路１０ごとまたは１行の画素回路１０ごとに、設定モードが第１通常設定モードまたは第２通常設定モードから第１不良対処設定モードおよび第２不良対処設定モードの何れかに変更され得る。ここでは、例えば、１列の画素回路１０ごとまたは１行の画素回路１０ごとに、複数の第１発光素子１２ａおよび複数の第３発光素子２２ａのグループ（第１素子グループともいう）と、複数の第２発光素子１２ｂおよび複数の第４発光素子２２ｂのグループ（第２素子グループともいう）と、のうちの、発光の不良が生じる発光素子の存在比率が相対的に小さなグループにおける発光素子を発光可能状態に設定する態様が考えられる。
　また、例えば、表示パネル１００ｐは、全ての画素回路１０に対して配置された１つの設定制御部５を有していてもよい。この場合には、設定制御部５は、例えば、基板２０の第１面Ｆ１上において、画像表示部３００の空き領域に配置されていてもよいし、額縁部分に配置されていてもよいし、基板２０の第２面Ｆ２上に配置されていてもよい。このような構成が採用されれば、例えば、１つの設定制御部５によって、全ての画素回路１０について一括で設定モードが通常設定モードまたは不良対処設定モードになり得る。より具体的には、例えば、全ての画素回路１０について、設定モードが第１通常設定モードまたは第２通常設定モードから第１不良対処設定モードおよび第２不良対処設定モードの何れかに変更される態様が採用され得る。ここでは、例えば、全ての画素回路１０について、複数の第１発光素子１２ａおよび複数の第３発光素子２２ａのグループ（第１素子グループ）と、複数の第２発光素子１２ｂおよび複数の第４発光素子２２ｂのグループ（第２素子グループ）と、のうちの、発光の不良が生じる発光素子の存在比率が相対的に小さなグループにおける発光素子を発光可能状態に設定する態様が考えられる。
　また、例えば、第１スイッチとしての第４トランジスタ１３ａには、Ｎチャネル型薄膜トランジスタ（Ｎチャネルトランジスタともいう）が適用されてもよい。この場合には、例えば、第４トランジスタ１３ａのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用される。例えば、第２スイッチとしての第５トランジスタ１３ｂには、Ｎチャネルトランジスタが適用されてもよい。この場合には、例えば、第５トランジスタ１３ｂのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用される。例えば、第３スイッチとしての第９トランジスタ２３ａには、Ｎチャネルトランジスタが適用されてもよい。この場合には、例えば、第９トランジスタ２３ａのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用される。例えば、第４スイッチとしての第１０トランジスタ２３ｂには、Ｎチャネルトランジスタが適用されてもよい。この場合には、例えば、第１０トランジスタ２３ｂのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用される。
　＜１－６．第１実施形態のまとめ＞
　上述したように、例えば、画素回路１０は、第１の接続形態同一状態と、第１の発光数相違モードと、を有する。より具体的には、例えば、画素回路１０では、第１発光素子１２ａと第２発光素子１２ｂとが並列に接続しており、第３発光素子２２ａと第４発光素子２２ｂとが並列に接続している。また、例えば、通常設定モードによって、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。例えば、通常設定モードによって、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの何れか一方を選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの何れか一方を選択的に発光可能状態に設定する。これにより、例えば、第１副画素回路１では、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光させ、第２副画素回路２では、並列に接続された第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に発光させる。
　ここで、例えば、第１副画素回路１において、仮に並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を選択的に発光させると、第１発光素子１２ａおよび第２発光素子１２ｂの特性および発光に係る使用条件の少なくとも一方によって、第１発光素子１２ａまたは第２発光素子１２ｂにかかる順方向の電圧（第１Ａ順方向電圧）Ｖｆ１ａが大きくなる場合、および第２トランジスタ１１ｄの飽和動作電圧が大きい場合などを想定する。この場合に、上記構成が採用されれば、例えば、仮に同じ発光強度となるように並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に発光させる場合と比較して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれにかかる順方向の電圧が低減し得る。このとき、例えば、第１副画素回路１では、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差のうち、第１発光制御部１１の第２トランジスタ１１ｄにおけるドレイン－ソース間電圧Ｖｄｓが大きくなり得る。このため、例えば、第１副画素回路１では、仮にアノード電位Ｖｄｄの電圧降下などによって電位差（Ｖｄｄ－Ｖｓｓ）が低下しても、第２トランジスタ１１ｄを飽和領域で駆動させる条件が厳しくなり難い。その結果、表示装置１００において輝度が徐々に低下するグラデーション（輝度むら）が生じ難くなり、表示装置１００において画質が向上し得る。
　また、ここで、例えば、第１副画素回路１において、仮に並列に接続した第１発光素子１２ａまたは第２発光素子１２ｂを選択的に発光させると、第１発光素子１２ａおよび第２発光素子１２ｂの特性および発光に係る使用条件の少なくとも一方によって、第１発光素子１２ａまたは第２発光素子１２ｂを流れる電流（第１Ａ電流）が大きくなる場合を想定する。この場合に、上記構成が採用されれば、例えば、第１副画素回路１では、仮に同じ発光強度となるように並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に発光させる場合と比較して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを流れる電流が略半減し得る。このとき、例えば、第１副画素回路１では、第１発光素子１２ａまたは第２発光素子１２ｂの経時劣化が生じ難くなり、表示装置１００において画質が向上し得る。また、上記構成が採用されれば、例えば、第１発光素子１２ａおよび第２発光素子１２ｂでは、内部抵抗の値が大きい場合であっても、それぞれを流れる電流の略半減によって、発熱などによる経時劣化が生じ難くなり、表示装置１００において画質が向上し得る。
　また、ここで、例えば、第２副画素回路２において、仮に並列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光させると、第３発光素子２２ａおよび第４発光素子２２ｂの特性および発光に係る使用条件の少なくとも一方によって、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれにおいて流れる電流（第２Ｂ電流）が小さくなる場合を想定する。この場合に、上記構成が採用されれば、例えば、第２副画素回路２では、仮に同じ発光強度となるように並列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光させる場合と比較して、第３発光素子２２ａまたは第４発光素子２２ｂを流れる電流が略倍になり得る。このとき、例えば、第２副画素回路２では、第３発光素子２２ａまたは第４発光素子２２ｂにおける発光強度の増大方向への変更による発光輝度の階調の微調整が容易となり、表示装置１００において画質が低下し難い。
　このように、第１実施形態では、例えば、第１副画素回路１および第２副画素回路２における素子の特性および発光素子の使用条件などに応じて、第１副画素回路１では、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方が発光し、第２副画素回路２では、並列に接続された第３発光素子２２ａおよび第４発光素子２２ｂのうちの何れか一方が発光するような通常設定モードが採用される。その結果、例えば、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。
　また、例えば、第１副画素回路１では、並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂを両方とも発光させることで、画素回路１０、表示パネル１００ｐおよび表示装置１００のそれぞれにおいて、発光に供する発光素子の使用率が向上し得る。よって、例えば、発光素子の過剰な配置による無駄が生じにくい。
　＜２．他の実施形態＞
　本開示は上述の第１実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更および改良などが可能である。
　＜２－１．第２実施形態＞
　上記第１実施形態において、例えば、図１０および図１２で示されるように、第２副画素回路２において、第３スイッチとしての第９トランジスタ２３ａが第１の導電型（第１導電型ともいう）のトランジスタであり且つ第４スイッチとしての第１０トランジスタ２３ｂが第１導電型とは逆の第２の導電型（第２導電型ともいう）のトランジスタであってもよい。また、例えば、第３スイッチとしての第９トランジスタ２３ａが第２導電型のトランジスタであり且つ第４スイッチとしての第１０トランジスタ２３ｂが第１導電型のトランジスタであってもよい。ここで、例えば、第１導電型のトランジスタは、多数キャリアが正孔であるトランジスタを含み、第２導電型のトランジスタは、多数キャリアが電子であるトランジスタを含む。例えば、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのうち、一方のトランジスタには第１導電型のトランジスタとしてのＰチャネルトランジスタが適用され、他方のトランジスタには第２導電型のトランジスタとしてのＮチャネルトランジスタが適用される。また、第１導電型のトランジスタをＮチャネルトランジスタとし、第２導電型のトランジスタをＰチャネルトランジスタとしてもよい。
　このような構成が採用されれば、例えば、第２設定部２３に対する１つの設定制御信号の入力によって、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方が選択的に発光可能状態に設定され得る。これにより、例えば、第２設定部２３に対して設定制御信号を付与するための配線数の削減などの配線構造の簡素化が図られ得る。その結果、例えば、表示装置１００および表示パネル１００ｐでは、複数の画素回路１０が配列されるピッチを狭くすることが可能となり、解像度の向上が図られ得る。したがって、例えば、表示装置１００の性能が向上し得る。
　＜＜第２実施形態の第１例＞＞
　図１０は、第２実施形態の第１例に係る画素回路１０を示す回路図である。第２実施形態の第１例に係る画素回路１０は、図４で示した第１実施形態に係る画素回路１０の一例を基礎として、第４スイッチとしての第１０トランジスタ２３ｂがＮチャネルトランジスタに変更され、第１０トランジスタ２３ｂが、第４発光素子２２ｂの負電極側に移動された構成を有する。ここでは、例えば、第４発光素子２２ｂの正電極は、第８トランジスタ２１ｅのドレイン電極に接続し、第４発光素子２２ｂの負電極は、第１０トランジスタ２３ｂおよび第２カソード電位入力線２ｓｌを介して第２電源線Ｌｖｓに接続している。より具体的には、例えば、第４発光素子２２ｂの負電極は、第１０トランジスタ２３ｂのドレイン電極に接続し、第１０トランジスタ２３ｂのソース電極は、第２カソード電位入力線２ｓｌを介して第２電源線Ｌｖｓに接続している。ここでは、例えば、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれのゲート電極は、第３設定制御信号線ＳＬ３を介して設定制御部５に接続している。より具体的には、例えば、設定制御部５に接続した第３設定制御信号線ＳＬ３は、途中で分岐して、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれのゲート電極に接続している。例えば、第４設定制御信号線ＳＬ４は、削除されている。これにより、例えば、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれのゲート電極には、設定制御部５から共通の第３設定制御信号Ｓｅ３が入力され得る。
　図１１は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す真理値表である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２および第３設定制御信号Ｓｅ３の出力とが、図１１で示されるような関係となるように、各種の論理出力を実行する。例えば、図１１で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２および第３設定制御信号Ｓｅ３の出力と、の組み合わせとして、４つのパターン（具体的には、パターン１Ａ～４Ａ）の論理出力が実行され得る。
　例えば、パターン１Ａが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号および第３設定制御信号Ｓｅ３としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａを導通状態とすることで第３発光素子２２ａを選択的に発光可能状態に設定し、第４スイッチとしての第１０トランジスタ２３ｂを非導通状態とすることで第４発光素子２２ｂを選択的に非発光状態に設定する。これにより、例えば、第１発光素子１２ａ、第２発光素子１２ｂおよび第３発光素子２２ａが発光可能状態に設定され、第４発光素子２２ｂが非発光状態に設定される。
　例えば、パターン２Ａが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号および第３設定制御信号Ｓｅ３としての第２信号であるＨ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａを非導通状態とすることで第３発光素子２２ａを選択的に非発光状態に設定し、第４スイッチとしての第１０トランジスタ２３ｂを導通状態とすることで第４発光素子２２ｂを選択的に発光可能状態に設定する。これにより、例えば、第１発光素子１２ａ、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第３発光素子２２ａが非発光状態に設定される。
　ここでは、例えば、上述したパターン１Ａまたはパターン２Ａが採用されれば、上記第１実施形態と同様に、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとなる。より具体的には、例えば、画素回路１０では、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、並列に接続された第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に発光可能状態とする通常設定モードが採用される。例えば、上述したパターン１Ａが採用されれば、画素回路１０では、上述した第１通常設定モードが採用され、上述したパターン２Ａが採用されれば、画素回路１０では、上述した第２通常設定モードが採用される。この場合には、例えば、上記第１実施形態と同様に、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。
　また、例えば、パターン３Ａが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第２信号であるＨ信号および第３設定制御信号Ｓｅ３としての第１信号であるＬ信号が出力される。このとき、例えば、第１発光素子１２ａおよび第３発光素子２２ａが発光可能状態に設定され、第２発光素子１２ｂおよび第４発光素子２２ｂが非発光状態に設定される。また、例えば、パターン４Ａが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号および第３設定制御信号Ｓｅ３としての第２信号であるＨ信号が出力される。このとき、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａおよび第３発光素子２２ａが非発光状態に設定される。
　ここでは、例えば、パターン３Ａおよびパターン４Ａの何れかが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、画素回路１０における発光の不良に対処する不良対処設定モードとなる。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方のスイッチを選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。
　＜＜第２実施形態の第２例＞＞
　ここで、例えば、設定制御部５から第１設定部１３に入力される一部の設定制御信号と、設定制御部５から第２設定部２３に入力される設定制御信号と、が共通の設定制御信号であってもよい。
　図１２は、第２実施形態の第２例に係る画素回路１０を示す回路図である。第２実施形態の第２例に係る画素回路１０は、図１０で示した第２実施形態の第１例に係る画素回路１０と同様な構成の第１発光制御部１１、第１発光部１２、第１設定部１３、第２発光制御部２１、第２発光部２２および第２設定部２３を有する。ここでは、例えば、第４トランジスタ１３ａ、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれのゲート電極は、第１設定制御信号線ＳＬ１を介して設定制御部５に接続している。より具体的には、例えば、設定制御部５に接続した第１設定制御信号線ＳＬ１は、途中の２箇所で分岐して、第４トランジスタ１３ａ、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれのゲート電極に接続している。また、例えば、第３設定制御信号線ＳＬ３は、削除されている。これにより、例えば、第４トランジスタ１３ａ、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれのゲート電極には、設定制御部５から共通の第１設定制御信号Ｓｅ１が入力され得る。
　図１３は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す真理値表である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１および第２設定制御信号Ｓｅ２の出力とが、図１３で示されるような関係となるように、各種の論理出力を実行する。例えば、図１３で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１および第２設定制御信号Ｓｅ２の出力と、の組み合わせとして、３つのパターン（具体的には、パターン１Ｂ～３Ｂ）の論理出力が実行され得る。
　例えば、パターン１Ｂが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａを導通状態とすることで第３発光素子２２ａを選択的に発光可能状態に設定し、第４スイッチとしての第１０トランジスタ２３ｂを非導通状態とすることで第４発光素子２２ｂを選択的に非発光状態に設定する。これにより、例えば、第１発光素子１２ａ、第２発光素子１２ｂおよび第３発光素子２２ａが発光可能状態に設定され、第４発光素子２２ｂが非発光状態に設定される。
　ここでは、例えば、上述したパターン１Ｂが採用されれば、上記第１実施形態と同様に、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとなる。より具体的には、例えば、画素回路１０では、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、並列に接続された第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に発光可能状態とする通常設定モードが採用される。例えば、上述したパターン１Ｂが採用されれば、画素回路１０では、上述した第１通常設定モードが採用される。この場合には、例えば、上記第１実施形態と同様に、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。
　また、例えば、パターン２Ｂが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第２信号であるＨ信号が出力される。このとき、例えば、第１発光素子１２ａおよび第３発光素子２２ａが発光可能状態に設定され、第２発光素子１２ｂおよび第４発光素子２２ｂが非発光状態に設定される。また、例えば、パターン３Ｂが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号および第２設定制御信号Ｓｅ２としての第１信号であるＬ信号が出力される。このとき、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａおよび第３発光素子２２ａが非発光状態に設定される。
　ここでは、例えば、パターン２Ｂおよびパターン３Ｂの何れかが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、画素回路１０における発光の不良に対処する不良対処設定モードとなる。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方のスイッチを選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。
　ここで、例えば、第５トランジスタ１３ｂ、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれのゲート電極が、第２設定制御信号線ＳＬ２を介して設定制御部５に接続していてもよい。より具体的には、例えば、設定制御部５に接続した第２設定制御信号線ＳＬ２が、途中の２箇所で分岐して、第５トランジスタ１３ｂ、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれのゲート電極に接続していてもよい。これにより、例えば、第５トランジスタ１３ｂ、第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれのゲート電極には、設定制御部５から共通の第２設定制御信号Ｓｅ２が入力されてもよい。この場合には、例えば、設定制御部５に接続した第１設定制御信号線ＳＬ１は、第４トランジスタ１３ａのゲート電極に接続していればよい。
　＜２－２．第３実施形態＞
　上記第１実施形態において、例えば、画素回路１０は、第２の接続形態同一状態と、通常設定モードとしての第２の発光数相違モードと、を有していてもよい。ここで、例えば、第２の接続形態同一状態は、第１発光素子１２ａと第２発光素子１２ｂとの接続形態と、第３発光素子２２ａと第４発光素子２２ｂとの接続形態と、を同一の直列接続とした状態である。例えば、第２の発光数相違モードは、直列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの一方を選択的に発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とする設定モードである。
　＜＜画素回路の構成＞＞
　図１４は、第３実施形態に係る画素回路１０の一例を示す回路図である。第３実施形態に係る画素回路１０の一例は、図４で示した第１実施形態に係る画素回路１０の一例を基礎として、第１副画素回路１の第１発光部１２および第１設定部１３、ならびに第２副画素回路２の第２発光部２２および第２設定部２３の構成が変更された構成を有する。
　第１副画素回路１の第１発光部１２では、例えば、第１発光素子１２ａと第２発光素子１２ｂとは、直列に接続している。例えば、第１発光素子１２ａと第２発光素子１２ｂとは、第３トランジスタ１１ｅのドレイン電極と第１カソード電位入力線１ｓｌとの間において、直列に接続している。ここでは、例えば、第３トランジスタ１１ｅのドレイン電極から第１カソード電位入力線１ｓｌに向けて、第１発光素子１２ａと第２発光素子１２ｂとがこの記載の順に直列に接続していてもよいし、第２発光素子１２ｂと第１発光素子１２ａとがこの記載の順に直列に接続していてもよい。図１４の例では、第１発光素子１２ａの正電極が、第３トランジスタ１１ｅのドレイン電極に接続し、第１発光素子１２ａの負電極が、第２発光素子１２ｂの正電極に接続し、第２発光素子１２ｂの負電極が、第１カソード電位入力線１ｓｌに接続している。
　第１副画素回路１の第１設定部１３では、例えば、第１スイッチとしての第４トランジスタ１３ａは、第１発光素子１２ａに並列に接続している。例えば、第２スイッチとしての第５トランジスタ１３ｂは、第２発光素子１２ｂに並列に接続している。第４トランジスタ１３ａおよび第５トランジスタ１３ｂのそれぞれには、例えば、Ｎチャネルトランジスタが適用される。この場合には、例えば、第４トランジスタ１３ａのドレイン電極は、第１発光素子１２ａの正電極に接続し、第４トランジスタ１３ａのソース電極は、第１発光素子１２ａの負電極に接続している。例えば、第５トランジスタ１３ｂのドレイン電極は、第２発光素子１２ｂの正電極に接続し、第５トランジスタ１３ｂのソース電極は、第２発光素子１２ｂの負電極に接続している。ここでは、例えば、第４トランジスタ１３ａのゲート電極は、第１設定制御信号線ＳＬ１を介して設定制御部５に接続している。例えば、第５トランジスタ１３ｂのゲート電極は、第２設定制御信号線ＳＬ２を介して設定制御部５に接続している。
　ここで、例えば、第４トランジスタ１３ａのゲート電極に第１信号としてのＬ信号が付与されると、第４トランジスタ１３ａは、ソース電極とドレイン電極との間において電流が流れ得ない非導通状態となる。これにより、例えば、第１発光素子１２ａに駆動電流が流れ得るため、第１発光素子１２ａは発光可能状態に設定され得る。例えば、第４トランジスタ１３ａのゲート電極に第２信号としてのＨ信号が付与されると、第４トランジスタ１３ａは、ソース電極とドレイン電極との間において電流が流れ得る導通状態となる。これにより、例えば、第１電源線Ｌｖｄによるアノード電位Ｖｄｄと第２電源線Ｌｖｓによるカソード電位Ｖｓｓとの電位差に応じて第１副画素回路１を流れる電流が、第１発光素子１２ａを避けるように迂回して第４トランジスタ１３ａを流れる。その結果、例えば、第１発光素子１２ａは非発光状態に設定され得る。なお、ここでは、例えば、第１信号はトランジスタのゲート－ドレイン間を非導通とするオフ信号であり、第２信号はトランジスタのゲート－ドレイン間を導通させるオン信号である。別の観点から言えば、ここでは、例えば、第１信号は、発光素子を発光可能状態に設定するための信号であり、第２信号は、発光素子を非発光状態に設定するための信号である。
　また、例えば、第５トランジスタ１３ｂのゲート電極に第１信号としてのＬ信号が付与されると、第５トランジスタ１３ｂは、ソース電極とドレイン電極との間において電流が流れ得ない非導通状態となる。これにより、例えば、第２発光素子１２ｂに駆動電流が流れ得るため、第２発光素子１２ｂは発光可能状態に設定され得る。例えば、第５トランジスタ１３ｂのゲート電極に第２信号としてのＨ信号が付与されると、第５トランジスタ１３ｂは、ソース電極とドレイン電極との間において電流が流れ得る導通状態となる。これにより、例えば、第１電源線Ｌｖｄによるアノード電位Ｖｄｄと第２電源線Ｌｖｓによるカソード電位Ｖｓｓとの電位差に応じて第１副画素回路１を流れる電流が、第２発光素子１２ｂを避けるように迂回して第５トランジスタ１３ｂを流れる。その結果、例えば、第２発光素子１２ｂは非発光状態に設定され得る。
　ここでは、第１設定部１３は、例えば、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの何れか一方を選択的にソース電極とドレイン電極との間に電流が流れ得ない非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの何れか一方を選択的に発光可能状態に設定することができる。
　第２副画素回路２の第２発光部２２では、例えば、第３発光素子２２ａと第４発光素子２２ｂとは、直列に接続している。例えば、第３発光素子２２ａと第４発光素子２２ｂとは、第８トランジスタ２１ｅのドレイン電極と第２カソード電位入力線２ｓｌとの間において、直列に接続している。ここでは、例えば、第８トランジスタ２１ｅのドレイン電極から第２カソード電位入力線２ｓｌに向けて、第３発光素子２２ａと第４発光素子２２ｂとがこの記載の順に直列に接続していてもよいし、第４発光素子２２ｂと第３発光素子２２ａとがこの記載の順に直列に接続していてもよい。図１４の例では、第３発光素子２２ａの正電極が、第８トランジスタ２１ｅのドレイン電極に接続し、第３発光素子２２ａの負電極が、第４発光素子２２ｂの正電極に接続し、第４発光素子２２ｂの負電極が、第２カソード電位入力線２ｓｌに接続している。
　第２副画素回路２の第２設定部２３では、例えば、第３スイッチとしての第９トランジスタ２３ａは、第３発光素子２２ａに並列に接続している。例えば、第４スイッチとしての第１０トランジスタ２３ｂは、第４発光素子２２ｂに並列に接続している。第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれには、例えば、Ｎチャネルトランジスタが適用される。この場合には、例えば、第９トランジスタ２３ａのドレイン電極は、第３発光素子２２ａの正電極に接続し、第９トランジスタ２３ａのソース電極は、第３発光素子２２ａの負電極に接続している。例えば、第１０トランジスタ２３ｂのドレイン電極は、第４発光素子２２ｂの正電極に接続し、第１０トランジスタ２３ｂのソース電極は、第４発光素子２２ｂの負電極に接続している。ここでは、例えば、第９トランジスタ２３ａのゲート電極は、第３設定制御信号線ＳＬ３を介して設定制御部５に接続している。例えば、第１０トランジスタ２３ｂのゲート電極は、第４設定制御信号線ＳＬ４を介して設定制御部５に接続している。
　ここで、例えば、第９トランジスタ２３ａのゲート電極に第１信号としてのＬ信号が付与されると、第９トランジスタ２３ａは、ソース電極とドレイン電極との間において電流が流れ得ない非導通状態となる。これにより、例えば、第３発光素子２２ａに駆動電流が流れ得るため、第３発光素子２２ａは発光可能状態に設定され得る。また、例えば、第９トランジスタ２３ａのゲート電極に第２信号としてのＨ信号が付与されると、第９トランジスタ２３ａは、ソース電極とドレイン電極との間において電流が流れ得る導通状態となる。これにより、例えば、第１電源線Ｌｖｄによるアノード電位Ｖｄｄと第２電源線Ｌｖｓによるカソード電位Ｖｓｓとの電位差に応じて第２副画素回路２を流れる電流が、第３発光素子２２ａを避けるように迂回して第９トランジスタ２３ａを流れる。その結果、例えば、第３発光素子２２ａは非発光状態に設定され得る。
　また、例えば、第１０トランジスタ２３ｂのゲート電極に第１信号としてのＬ信号が付与されると、第１０トランジスタ２３ｂは、ソース電極とドレイン電極との間において電流が流れ得ない非導通状態となる。これにより、例えば、第４発光素子２２ｂに駆動電流が流れ得るため、第４発光素子２２ｂは発光可能状態に設定され得る。また、例えば、第１０トランジスタ２３ｂのゲート電極に第２信号としてのＨ信号が付与されると、第１０トランジスタ２３ｂは、ソース電極とドレイン電極との間において電流が流れ得る導通状態となる。これにより、例えば、第１電源線Ｌｖｄによるアノード電位Ｖｄｄと第２電源線Ｌｖｓによるカソード電位Ｖｓｓとの電位差に応じて第２副画素回路２を流れる電流が、第４発光素子２２ｂを避けるように迂回して第１０トランジスタ２３ｂを流れる。その結果、例えば、第４発光素子２２ｂは非発光状態に設定され得る。
　ここでは、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方をソース電極とドレイン電極との間に電流が流れ得ない非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定することができる。
　＜＜表示装置の特性の向上＞＞
　例えば、第１発光素子１２ａと第２発光素子１２ｂとの接続形態が、第１発光素子１２ａと第２発光素子１２ｂとが直列に接続された形態としての直列接続である。また、例えば、第３発光素子２２ａと第４発光素子２２ｂとの接続形態が、第３発光素子２２ａと第４発光素子２２ｂとが直列に接続された形態としての直列接続である。換言すれば、画素回路１０は、例えば、第１発光素子１２ａと第２発光素子１２ｂとの接続形態と、第３発光素子２２ａと第４発光素子２２ｂとの接続形態と、を同一の直列接続とした状態（第２の接続形態同一状態）を有する。
　また、例えば、画素回路１０は、第１設定部１３によって第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を発光可能状態に設定し、第２設定部２３によって第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定することができる。換言すれば、例えば、画素回路１０は、第１設定部１３による第１発光素子１２ａおよび第２発光素子１２ｂの発光状態の設定態様を、一方の発光素子を選択的に発光可能状態とする第２発光設定（一方発光設定）とする。そして、例えば、画素回路１０は、第２設定部２３による第３発光素子２２ａおよび第４発光素子２２ｂの発光状態の設定態様を、両方の発光素子を発光可能状態とする第１発光設定（両方発光設定）とすることができる。
　このため、例えば、画素回路１０は、第１設定部１３による第１発光素子１２ａおよび第２発光素子１２ｂの発光状態の設定態様と、第２設定部２３による第３発光素子２２ａおよび第４発光素子２２ｂの発光状態の設定態様と、を一方の発光素子を選択的に発光可能状態とする第２発光設定と、両方の発光素子を発光可能状態とする第１発光設定との間で異ならせている設定モードとしての発光数相違モードを有する。よって、第３実施形態では、例えば、画素回路１０は、第２の接続形態同一状態と、発光数相違モードと、を有する。
　ここでは、例えば、画素回路１０において、直列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの一方を選択的に発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とする設定モード（第２の発光数相違モード）が、通常設定モードとされている。換言すれば、例えば、画素回路１０は、第２の接続形態同一状態と、通常設定モードとしての第２の発光数相違モードと、を有する。
　ここで、例えば、第２副画素回路２において、仮に並列または直列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの何れか一方を選択的に発光させると、第３発光素子２２ａおよび第４発光素子２２ｂの特性および発光に係る使用条件の少なくとも一方によって、第３発光素子２２ａおよび第４発光素子２２ｂにかかる順方向の電圧（第２Ｃ順方向電圧ともいう）Ｖｆ２ｃが小さくなる場合を想定する。例えば、第２副画素回路２では、第３発光素子２２ａおよび第４発光素子２２ｂにおいて、内部抵抗、駆動電流の下限の設定値、順方向電圧の下限の設定値、および輝度の下限の設定値、のうちの少なくとも１つの値が小さくても、第３発光素子２２ａおよび第４発光素子２２ｂにおいて発光効率が大きくても、第２Ｃ順方向電圧Ｖｆ２ｃが小さくなり得る。ここでは、例えば、仮に並列または直列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を選択的に発光させるときに第１発光素子１２ａまたは第２発光素子１２ｂにかかる順方向の電圧（第１Ｃ順方向電圧ともいう）Ｖｆ１ｃよりも第２Ｃ順方向電圧Ｖｆ２ｃが小さくなるような態様が考えられる。この場合には、例えば、第７トランジスタ２１ｄにおけるドレイン電極とソース電極との間の電圧（ドレイン－ソース間電圧）Ｖｄｓが大きくなり、第７トランジスタ２１ｄにおける消費電力が大きく、第２副画素回路２におけるエネルギー効率が低下し得る。その結果、例えば、表示装置における消費電力が増加し得る。
　これに対して、第３実施形態では、例えば、上述した通常設定モードによって、第２副画素回路２では、直列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定し、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光させる。これにより、例えば、仮に同じ発光強度となるように直列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの何れか一方を選択的に発光させる場合と比較して、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれに流れる電流が略半分になり得る。ここで、例えば、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差が略一定であれば、第２副画素回路２における消費電力が小さくなり、第２副画素回路２におけるエネルギー効率が上昇し得る。その結果、例えば、表示装置１００における消費電力が低減し得る。
　また、ここで、例えば、第１副画素回路１において、仮に直列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光させると、第１発光素子１２ａおよび第２発光素子１２ｂの特性および発光に係る使用条件の少なくとも一方によって、第１発光素子１２ａおよび第２発光素子１２ｂにかかる順方向の電圧（第１Ｄ順方向電圧ともいう）Ｖｆ１ｄが大きくなる場合を想定する。例えば、第１副画素回路１では、第１発光素子１２ａおよび第２発光素子１２ｂにおいて、駆動電流の上限の設定値、順方向電圧の上限の設定値、および輝度の上限の設定値、のうちの少なくとも１つの値が大きくても、第１発光素子１２ａおよび第２発光素子１２ｂにおいて発光効率が小さくても、第１発光素子１２ａおよび第２発光素子１２ｂにかかる第１Ｄ順方向電圧が大きくなり得る。ここでは、例えば、仮に第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光させるときに第３発光素子２２ａおよび第４発光素子２２ｂにかかる電圧（第２Ｄ順方向電圧ともいう）よりも第１Ｄ順方向電圧が大きくなる態様が考えられる。この場合には、例えば、第２トランジスタ１１ｄにおけるドレイン電極とソース電極との間の電圧（ドレイン－ソース間電圧）Ｖｄｓが小さくなり、アノード電位Ｖｄｄの電圧降下による電位差（Ｖｄｄ－Ｖｓｓ）の低下に応じて、第２トランジスタ１１ｄを飽和領域で駆動させる条件が厳しくなる。また、例えば、第１副画素回路１では、第２トランジスタ１１ｄの飽和動作電圧が大きくても、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差の低下に応じて、第２トランジスタ１１ｄを飽和領域で駆動させる条件が厳しくなる。
　これに対して、第３実施形態では、例えば、上述した通常設定モードによって、第１副画素回路１では、直列に接続した第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を発光可能状態に設定する。換言すれば、例えば、上述した通常設定モードによって、第１副画素回路１では、直列に接続した第１発光素子１２ａおよび第２発光素子１２ｂのうちの他方を非発光状態に設定する。このため、例えば、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を発光させる。これにより、例えば、仮に同じ発光強度となるように直列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光させる場合と比較して、第１発光素子１２ａおよび第２発光素子１２ｂを発光させるために必要となる閾値の電圧が略半分となり、第１発光素子１２ａおよび第２発光素子１２ｂにかかる順方向の電圧が低減し得る。このとき、例えば、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差のうち、第１発光制御部１１の第２トランジスタ１１ｄにおけるドレイン－ソース間電圧Ｖｄｓが大きくなり得る。このため、例えば、仮にアノード電位Ｖｄｄの電圧降下によって電位差（Ｖｄｄ－Ｖｓｓ）が低下しても、第２トランジスタ１１ｄを飽和領域で駆動させる条件が厳しくなり難い。その結果、表示装置１００において輝度が徐々に低下するグラデーション（輝度むら）が生じ難くなり、表示装置１００において画質が向上し得る。
　このように、第３実施形態では、例えば、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、素子の特性および発光素子の使用条件の少なくとも一方に応じた第２の接続形態同一状態と通常設定モードとしての第２の発光数相違モードとが採用される。その結果、例えば、表示装置１００の性能が向上し得る。
　＜＜組み合わせ回路の入出力と発光可能状態に設定される発光素子＞＞
　図１５は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す真理値表である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２、第３設定制御信号Ｓｅ３および第４設定制御信号Ｓｅ４の出力とが、図１５で示されるような関係となるように、各種の論理出力を実行する。例えば、図１５で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２、第３設定制御信号Ｓｅ３および第４設定制御信号Ｓｅ４の出力と、の組み合わせとして、４つのパターン（具体的には、パターン１Ｃ～４Ｃ）の論理出力が実行され得る。
　例えば、パターン１Ｃが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第２信号であるＨ信号、第３設定制御信号Ｓｅ３としての第１信号であるＬ信号および第４設定制御信号Ｓｅ４としての第１信号であるＬ信号が出力される。このとき、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。また、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを非導通状態とすることで第１発光素子１２ａを選択的に発光可能状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを導通状態とすることで第２発光素子１２ｂを選択的に非発光状態に設定する。これにより、例えば、第１発光素子１２ａ、第３発光素子２２ａおよび第４発光素子２２ｂが発光可能状態に設定され、第２発光素子１２ｂが非発光状態に設定される。
　例えば、パターン２Ｃが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号、第３設定制御信号Ｓｅ３としての第１信号であるＬ信号および第４設定制御信号Ｓｅ４としての第１信号であるＬ信号が出力される。このとき、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。また、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを導通状態とすることで第１発光素子１２ａを選択的に非発光状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを非導通状態とすることで第２発光素子１２ｂを選択的に発光可能状態に設定する。これにより、例えば、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａが非発光状態に設定される。
　例えば、パターン３Ｃが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第２信号であるＨ信号、第３設定制御信号Ｓｅ３としての第１信号であるＬ信号および第４設定制御信号Ｓｅ４としての第２信号であるＨ信号が出力される。このとき、例えば、第１発光素子１２ａおよび第３発光素子２２ａが発光可能状態に設定され、第２発光素子１２ｂおよび第４発光素子２２ｂが非発光状態に設定される。
　例えば、パターン４Ｃが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号、第３設定制御信号Ｓｅ３としての第２信号であるＨ信号および第４設定制御信号Ｓｅ４としての第１信号であるＬ信号が出力される。このとき、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａおよび第３発光素子２２ａが非発光状態に設定される。
　＜＜通常設定モードの設定＞＞
　第３実施形態では、例えば、上述したパターン１Ｃまたはパターン２Ｃが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとなる。より具体的には、例えば、画素回路１０では、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とし、直列に接続された第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に発光可能状態とする通常設定モードが採用される。
　このとき、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。また、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの何れか一方を選択的に導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの何れか一方を選択的に発光可能状態に設定する。これにより、例えば、上述したように、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。
　ここでは、例えば、第２発光素子１２ｂにおいて接続もしくは素子の不良などで発光の不良が生じる場合には、パターン１Ｃが採用されることで、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとされてもよい。また、例えば、第１発光素子１２ａにおいて接続もしくは素子の不良などで発光の不良が生じる場合には、パターン２Ｃが採用されることで、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとされてもよい。
　各画素回路１０における第１発光素子１２ａおよび第２発光素子１２ｂにおける発光の不良の発生は、例えば、表示装置１００の出荷前の検査またはメンテナンスを行う際などにおいて確認され得る。そして、例えば、第１発光素子１２ａおよび第２発光素子１２ｂにおける発光の不良の発生状況に応じて、パターン１Ｃおよびパターン２Ｃの何れかが、通常設定モードに対応するパターンとして採用される態様が考えられる。ここでは、例えば、パターン１Ｃが採用されることで、第１発光素子１２ａ、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれを発光可能状態に設定し、第２発光素子１２ｂを非発光状態に設定する設定モードが、第３の通常設定モード（第３通常設定モードともいう）とされてもよい。また、例えば、パターン２Ｃが採用されることで、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれを発光可能状態に設定し、第１発光素子１２ａを非発光状態に設定する設定モードが、第４の通常設定モード（第４通常設定モードともいう）とされてもよい。
　＜＜不良対処設定モードの設定＞＞
　第３実施形態では、例えば、パターン３Ｃおよびパターン４Ｃの何れかが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、画素回路１０における発光の不良に対処するモード（不良対処設定モード）となる。この場合には、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方を選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第２副画素回路２において、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。
　ここでは、例えば、第４発光素子２２ｂにおいて接続もしくは素子の不良などで発光の不良が生じる場合には、通常設定モードに対応するパターン１Ｃまたはパターン２Ｃの代わりに、不良対処設定モードに対応するパターン３Ｃが採用されてもよい。この場合には、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方のスイッチとしての第１０トランジスタ２３ｂを選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方の第４発光素子２２ｂを選択的に非発光状態に設定する。これにより、例えば、第２副画素回路２において、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない第３発光素子２２ａが選択的に発光し得る。このようにして、例えば、第１発光素子１２ａおよび第３発光素子２２ａのそれぞれを発光可能状態に設定し、第２発光素子１２ｂおよび第４発光素子２２ｂのそれぞれを非発光状態に設定する設定モード（第１不良対処設定モード）が採用される。
　また、ここでは、例えば、第３発光素子２２ａにおいて接続もしくは素子の不良などで発光の不良が生じる場合には、通常設定モードに対応するパターン１Ｃまたはパターン２Ｃの代わりに、不良対処設定モードに対応するパターン４Ｃが採用されてもよい。この場合には、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方のスイッチとしての第９トランジスタ２３ａを選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方の第３発光素子２２ａを選択的に非発光状態に設定する。これにより、例えば、第２副画素回路２において、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない第４発光素子２２ｂが選択的に発光し得る。このようにして、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂのそれぞれを発光可能状態に設定し、第１発光素子１２ａおよび第３発光素子２２ａのそれぞれを非発光状態に設定する設定モード（第２不良対処設定モード）が採用される。
　＜＜第３実施形態のバリエーション＞＞
　例えば、第１スイッチとしての第４トランジスタ１３ａには、Ｐチャネルトランジスタが適用されてもよい。この場合には、例えば、第４トランジスタ１３ａのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。例えば、第２スイッチとしての第５トランジスタ１３ｂには、Ｐチャネルトランジスタが適用されてもよい。この場合には、例えば、第５トランジスタ１３ｂのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。また、例えば、第３スイッチとしての第９トランジスタ２３ａには、Ｐチャネルトランジスタが適用されてもよい。この場合には、例えば、第９トランジスタ２３ａのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。第４スイッチとしての第１０トランジスタ２３ｂには、Ｐチャネルトランジスタが適用されてもよい。この場合には、例えば、第１０トランジスタ２３ｂのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。
　＜２－３．第４実施形態＞
　上記第３実施形態において、例えば、図１６および図１８で示されるように、第１副画素回路１において、第１スイッチとしての第４トランジスタ１３ａが第１導電型のトランジスタ（例えば、Ｎチャネルトランジスタ）であり且つ第２スイッチとしての第５トランジスタ１３ｂが第２導電型のトランジスタ（例えば、Ｐチャネルトランジスタ）であってもよい。また、例えば、第１スイッチとしての第４トランジスタ１３ａが第２導電型のトランジスタであり且つ第２スイッチとしての第５トランジスタ１３ｂが第１導電型のトランジスタであってもよい。このような構成が採用されれば、例えば、第１設定部１３に対する１つの設定制御信号の入力によって、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方が選択的に発光可能状態に設定され得る。これにより、例えば、第１設定部１３に対して設定制御信号を付与するための配線数の削減などの配線構造の簡素化が図られ得る。その結果、例えば、表示装置１００および表示パネル１００ｐでは、複数の画素回路１０が配列されるピッチを狭くすることが可能となり、解像度の向上が図られ得る。したがって、例えば、表示装置１００の性能が向上し得る。
　＜＜第４実施形態の第１例＞＞
　図１６は、第４実施形態の第１例に係る画素回路１０を示す回路図である。第４実施形態の第１例に係る画素回路１０は、図１４で示した第３実施形態に係る画素回路１０の一例を基礎として、第２スイッチとしての第５トランジスタ１３ｂがＰチャネルトランジスタに変更された構成を有する。ここでは、例えば、第４トランジスタ１３ａおよび第５トランジスタ１３ｂのそれぞれのゲート電極は、第１設定制御信号線ＳＬ１を介して設定制御部５に接続している。より具体的には、例えば、設定制御部５に接続した第１設定制御信号線ＳＬ１は、途中で分岐して、第４トランジスタ１３ａおよび第５トランジスタ１３ｂのそれぞれのゲート電極に接続している。例えば、第９トランジスタ２３ａのゲート電極は、第２設定制御信号線ＳＬ２を介して設定制御部５に接続している。例えば、第１０トランジスタ２３ｂのゲート電極は、第３設定制御信号線ＳＬ３を介して設定制御部５に接続している。例えば、第４設定制御信号線ＳＬ４は、削除されている。これにより、例えば、第４トランジスタ１３ａおよび第５トランジスタ１３ｂのそれぞれのゲート電極には、設定制御部５から共通の第１設定制御信号Ｓｅ１が入力され得る。
　図１７は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す図である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２および第３設定制御信号Ｓｅ３の出力とが、図１７で示されるような関係となるように、各種の論理出力を実行する。例えば、図１７で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２および第３設定制御信号Ｓｅ３の出力と、の組み合わせとして、４つのパターン（具体的には、パターン１Ｄ～４Ｄ）の論理出力が実行され得る。
　例えば、パターン１Ｄが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号および第３設定制御信号Ｓｅ３としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを非導通状態とすることで第１発光素子１２ａを選択的に発光可能状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを導通状態とすることで第２発光素子１２ｂを選択的に非発光状態に設定する。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。これにより、例えば、第１発光素子１２ａ、第３発光素子２２ａおよび第４発光素子２２ｂが発光可能状態に設定され、第２発光素子１２ｂが非発光状態に設定される。
　例えば、パターン２Ｄが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号および第３設定制御信号Ｓｅ３としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第２スイッチとしての第５トランジスタ１３ｂを非導通状態とすることで第２発光素子１２ｂを選択的に発光可能状態に設定し、第１スイッチとしての第４トランジスタ１３ａを導通状態とすることで第１発光素子１２ａを選択的に非発光状態に設定する。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。これにより、例えば、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａが非発光状態に設定される。
　ここでは、例えば、上述したパターン１Ｄまたはパターン２Ｄが採用されれば、上記第３実施形態と同様に、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとなる。より具体的には、例えば、画素回路１０では、直列に接続された第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とする通常設定モードが採用される。例えば、上述したパターン１Ｄが採用されれば、画素回路１０では、上述した第３通常設定モードが採用され、上述したパターン２Ｄが採用されれば、画素回路１０では、上述した第４通常設定モードが採用される。この場合には、例えば、上記第３実施形態と同様に、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。
　また、例えば、パターン３Ｄが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号および第３設定制御信号Ｓｅ３としての第２信号であるＨ信号が出力される。このとき、例えば、第１発光素子１２ａおよび第３発光素子２２ａが発光可能状態に設定され、第２発光素子１２ｂおよび第４発光素子２２ｂが非発光状態に設定される。また、例えば、パターン４Ｄが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号、第２設定制御信号Ｓｅ２としての第２信号であるＨ信号および第３設定制御信号Ｓｅ３としての第１信号であるＬ信号が出力される。このとき、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａおよび第３発光素子２２ａが非発光状態に設定される。
　ここでは、例えば、パターン３Ｄおよびパターン４Ｄの何れかが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、画素回路１０における発光の不良に対処する不良対処設定モードとなる。この場合には、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方のスイッチを選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第２副画素回路２において、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。
　＜＜第４実施形態の第２例＞＞
　ここで、例えば、設定制御部５から第２設定部２３に入力される一部の設定制御信号と、設定制御部５から第１設定部１３に入力される設定制御信号と、が共通の設定制御信号であってもよい。
　図１８は、第４実施形態の第２例に係る画素回路１０を示す回路図である。第４実施形態の第２例に係る画素回路１０は、図１６で示した第４実施形態の第１例に係る画素回路１０と同様な構成の第１発光制御部１１、第１発光部１２、第１設定部１３、第２発光制御部２１、第２発光部２２および第２設定部２３を有する。ここでは、例えば、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第９トランジスタ２３ａのそれぞれのゲート電極は、第１設定制御信号線ＳＬ１を介して設定制御部５に接続している。より具体的には、例えば、設定制御部５に接続した第１設定制御信号線ＳＬ１は、途中の２箇所で分岐して、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第９トランジスタ２３ａのそれぞれのゲート電極に接続している。また、例えば、第１０トランジスタ２３ｂのゲート電極は、第２設定制御信号線ＳＬ２を介して設定制御部５に接続している。例えば、第３設定制御信号線ＳＬ３は、削除されている。これにより、例えば、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第９トランジスタ２３ａのそれぞれのゲート電極には、設定制御部５から共通の第１設定制御信号Ｓｅ１が入力され得る。
　図１９は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す真理値表である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１および第２設定制御信号Ｓｅ２の出力とが、図１９で示されるような関係となるように、各種の論理出力を実行する。例えば、図１９で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１および第２設定制御信号Ｓｅ２の出力と、の組み合わせとして、３つのパターン（具体的には、パターン１Ｅ～３Ｅ）の論理出力が実行され得る。
　例えば、パターン１Ｅが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを非導通状態とすることで第１発光素子１２ａを選択的に発光可能状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを導通状態とすることで第２発光素子１２ｂを選択的に非発光状態に設定する。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。これにより、例えば、第１発光素子１２ａ、第３発光素子２２ａおよび第４発光素子２２ｂが発光可能状態に設定され、第２発光素子１２ｂが非発光状態に設定される。
　ここでは、例えば、上述したパターン１Ｅが採用されれば、上記第３実施形態と同様に、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとなる。より具体的には、例えば、画素回路１０では、直列に接続された第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とする通常設定モードが採用される。例えば、上述したパターン１Ｅが採用されれば、画素回路１０では、上述した第３通常設定モードが採用される。この場合には、例えば、上記第３実施形態と同様に、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。
　また、例えば、パターン２Ｅが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第２信号であるＨ信号が出力される。このとき、例えば、第１発光素子１２ａおよび第３発光素子２２ａが発光可能状態に設定され、第２発光素子１２ｂおよび第４発光素子２２ｂが非発光状態に設定される。また、例えば、パターン３Ｅが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号および第２設定制御信号Ｓｅ２としての第２信号であるＬ信号が出力される。このとき、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａおよび第３発光素子２２ａが非発光状態に設定される。
　ここでは、例えば、パターン２Ｅおよびパターン３Ｅの何れかが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、画素回路１０における発光の不良に対処する不良対処設定モードとなる。この場合には、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方のスイッチを選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第２副画素回路２において、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。
　ここで、例えば、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第１０トランジスタ２３ｂのそれぞれのゲート電極が、第１設定制御信号線ＳＬ１を介して設定制御部５に接続していてもよい。より具体的には、例えば、設定制御部５に接続した第１設定制御信号線ＳＬ１が、途中の２箇所で分岐して、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第１０トランジスタ２３ｂのそれぞれのゲート電極に接続していてもよい。これにより、例えば、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第１０トランジスタ２３ｂのそれぞれのゲート電極には、設定制御部５から共通の第１設定制御信号Ｓｅ１が入力されてもよい。この場合には、例えば、設定制御部５に接続した第２設定制御信号線ＳＬ２は、第９トランジスタ２３ａのゲート電極に接続していればよい。
　＜２－４．第５実施形態＞
　上記第１実施形態において、例えば、画素回路１０は、接続形態相違状態と、発光数同一モードと、を有していてもよい。ここで、例えば、接続形態相違状態は、第１発光素子１２ａと第２発光素子１２ｂとの接続形態と、第３発光素子２２ａと第４発光素子２２ｂとの接続形態と、を直列接続と並列接続との間で異ならせた状態（接続形態の相違状態ともいう）である。例えば、発光数同一モードは、第１設定部１３による第１発光素子１２ａおよび第２発光素子１２ｂの発光状態の設定態様と、第２設定部２３による第３発光素子２２ａおよび第４発光素子２２ｂの発光状態の設定態様と、をそれぞれ、両方の発光素子を発光可能状態とする同一の第１発光設定としている設定のモードである。換言すれば、例えば、発光数同一モード（発光数同一状態ともいう）は、第１副画素回路１と第２副画素回路２との間で発光数設定が同じモード（同一状態）である。
　＜＜画素回路の構成＞＞
　図２０は、第５実施形態に係る画素回路１０の一例を示す回路図である。第５実施形態に係る画素回路１０の一例は、図４で示した第１実施形態に係る画素回路１０の一例を基礎として、第２副画素回路２の第２発光部２２および第２設定部２３の構成が変更された構成を有する。
　第２副画素回路２の第２発光部２２では、例えば、第３発光素子２２ａと第４発光素子２２ｂとは、直列に接続している。例えば、第３発光素子２２ａと第４発光素子２２ｂとは、第８トランジスタ２１ｅのドレイン電極と第２カソード電位入力線２ｓｌとの間において、直列に接続している。ここでは、例えば、第８トランジスタ２１ｅのドレイン電極から第２カソード電位入力線２ｓｌに向けて、第３発光素子２２ａと第４発光素子２２ｂとがこの記載の順に直列に接続していてもよいし、第４発光素子２２ｂと第３発光素子２２ａとがこの記載の順に直列に接続していてもよい。図１４の例では、第３発光素子２２ａの正電極が、第８トランジスタ２１ｅのドレイン電極に接続し、第３発光素子２２ａの負電極が、第４発光素子２２ｂの正電極に接続し、第４発光素子２２ｂの負電極が、第２カソード電位入力線２ｓｌに接続している。
　第２副画素回路２の第２設定部２３では、例えば、第３スイッチとしての第９トランジスタ２３ａは、第３発光素子２２ａに並列に接続している。例えば、第４スイッチとしての第１０トランジスタ２３ｂは、第４発光素子２２ｂに並列に接続している。第９トランジスタ２３ａおよび第１０トランジスタ２３ｂのそれぞれには、例えば、Ｎチャネルトランジスタが適用される。この場合には、例えば、第９トランジスタ２３ａのドレイン電極は、第３発光素子２２ａの正電極に接続し、第９トランジスタ２３ａのソース電極は、第３発光素子２２ａの負電極に接続している。例えば、第１０トランジスタ２３ｂのドレイン電極は、第４発光素子２２ｂの正電極に接続し、第１０トランジスタ２３ｂのソース電極は、第４発光素子２２ｂの負電極に接続している。ここでは、例えば、第９トランジスタ２３ａのゲート電極は、第３設定制御信号線ＳＬ３を介して設定制御部５に接続している。例えば、第１０トランジスタ２３ｂのゲート電極は、第４設定制御信号線ＳＬ４を介して設定制御部５に接続している。
　ここで、例えば、Ｎチャネルトランジスタである第９トランジスタ２３ａのゲート電極に第１信号（オフ信号）としてのＬ信号が付与されると、第９トランジスタ２３ａは、ソース電極とドレイン電極との間において電流が流れ得ない非導通状態となる。これにより、例えば、第３発光素子２２ａは発光可能状態に設定され得る。また、例えば、第９トランジスタ２３ａのゲート電極に第２信号（オン信号）としてのＨ信号が付与されると、第９トランジスタ２３ａは、ソース電極とドレイン電極との間において電流が流れ得る導通状態となる。これにより、例えば、第１電源線Ｌｖｄによるアノード電位Ｖｄｄと第２電源線Ｌｖｓによるカソード電位Ｖｓｓとの電位差に応じて第２副画素回路２を流れる電流が、第３発光素子２２ａを避けるように迂回して第９トランジスタ２３ａを流れる。その結果、例えば、第３発光素子２２ａは非発光状態に設定され得る。
　また、例えば、Ｎチャネルトランジスタである第１０トランジスタ２３ｂのゲート電極に第１信号としてのＬ信号が付与されると、第１０トランジスタ２３ｂは、ソース電極とドレイン電極との間において電流が流れ得ない非導通状態となる。これにより、例えば、第４発光素子２２ｂは発光可能状態に設定され得る。また、例えば、第１０トランジスタ２３ｂのゲート電極に第２信号としてのＨ信号が付与されると、第１０トランジスタ２３ｂは、ソース電極とドレイン電極との間において電流が流れ得る導通状態となる。これにより、例えば、第１電源線Ｌｖｄによるアノード電位Ｖｄｄと第２電源線Ｌｖｓによるカソード電位Ｖｓｓとの電位差に応じて第２副画素回路２を流れる電流が、第４発光素子２２ｂを避けるように迂回して第１０トランジスタ２３ｂを流れる。その結果、例えば、第４発光素子２２ｂは非発光状態に設定され得る。
　ここでは、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方をソース電極とドレイン電極との間に電流が流れ得ない非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定することができる。
　＜＜表示装置の特性の向上＞＞
　例えば、第１発光素子１２ａと第２発光素子１２ｂとの接続形態が、第１発光素子１２ａと第２発光素子１２ｂとが並列に接続された形態としての並列接続である。また、例えば、第３発光素子２２ａと第４発光素子２２ｂとの接続形態が、第３発光素子２２ａと第４発光素子２２ｂとが直列に接続された形態としての直列接続である。換言すれば、画素回路１０は、例えば、第１発光素子１２ａと第２発光素子１２ｂとの接続形態と、第３発光素子２２ａと第４発光素子２２ｂとの接続形態と、を直列接続と並列接続との間で異ならせた状態（接続形態相違状態）を有する。より具体的には、画素回路１０は、例えば、第１発光素子１２ａと第２発光素子１２ｂとの接続形態としての並列接続と、第３発光素子２２ａと第４発光素子２２ｂとの接続形態としての直列接続と、が異なる状態（第１の接続形態相違状態ともいう）を有する。
　また、例えば、画素回路１０は、第１設定部１３によって第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定し、第２設定部２３によって第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定することができる。換言すれば、例えば、画素回路１０は、第１設定部１３による第１発光素子１２ａおよび第２発光素子１２ｂの発光状態の設定態様を、両方の発光素子を発光可能状態とする第１発光設定（両方発光設定）とする。そして、例えば、画素回路１０は、第２設定部２３による第３発光素子２２ａおよび第４発光素子２２ｂの発光状態の設定態様を、両方の発光素子を発光可能状態とする第１発光設定（両方発光設定）とすることができる。
　このため、例えば、画素回路１０は、第１設定部１３による第１発光素子１２ａおよび第２発光素子１２ｂの発光状態の設定態様と、第２設定部２３による第３発光素子２２ａおよび第４発光素子２２ｂの発光状態の設定態様と、を両方の発光素子を発光可能とする同一の第１発光設定としている設定モード（発光数同一モード）を有する。よって、第５実施形態では、例えば、画素回路１０は、第１の接続形態相違状態と、発光数同一モードと、を有する。
　ここでは、例えば、画素回路１０において、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とする設定モードが、通常設定モードとされている。換言すれば、例えば、画素回路１０は、第１の接続形態相違状態と、通常設定モードとしての発光数同一モードと、を有する。
　ここで、第５実施形態では、例えば、上記第１実施形態と同様に、通常設定モードによって、第１副画素回路１では、並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定し、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光させる。これにより、例えば、仮に同じ発光強度となるように並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を選択的に発光させる場合と比較して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれにかかる順方向の電圧が低減し得る。このとき、例えば、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差のうち、第１発光制御部１１の第２トランジスタ１１ｄにおけるドレイン－ソース間電圧Ｖｄｓが大きくなり得る。このため、例えば、仮にアノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差が低下しても、第２トランジスタ１１ｄを飽和領域で駆動させる条件が厳しくなり難い。その結果、表示装置１００において輝度が徐々に低下するグラデーション（輝度むら）が生じ難くなり、表示装置１００において画質が向上し得る。
　また、ここで、第５実施形態では、例えば、上記第１実施形態と同様に、通常設定モードによって、第１副画素回路１において、並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定し、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光させる。これにより、例えば、仮に同じ発光強度となるように並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を選択的に発光させる場合と比較して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを流れる電流が略半減し得る。その結果、例えば、第１発光素子１２ａまたは第２発光素子１２ｂの経時劣化が生じ難くなり、表示装置１００において画質が向上し得る。
　また、ここで、第５実施形態では、例えば、上記第１実施形態と同様に、通常設定モードによって、第２副画素回路２において、直列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定し、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光させる。これにより、例えば、仮に同じ発光強度となるように直列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの何れか一方を選択的に発光させる場合と比較して、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれに流れる電流が略半分になり得る。ここで、例えば、アノード電位Ｖｄｄとカソード電位Ｖｓｓとの電位差が略一定であれば、第２副画素回路２における消費電力が小さくなり、第２副画素回路２におけるエネルギー効率が上昇し得る。その結果、例えば、表示装置１００における消費電力が低減し得る。
　このように、第５実施形態では、例えば、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、素子の特性および発光素子の使用条件の少なくとも一方に応じた第１接続形態相違状態と通常設定モードとしての発光数同一モードとが採用される。その結果、例えば、表示装置１００の性能が向上し得る。
　＜＜組み合わせ回路の入出力と発光可能状態に設定される発光素子＞＞
　図２１は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す図である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２、第３設定制御信号Ｓｅ３および第４設定制御信号Ｓｅ４の出力とが、図２１で示されるような関係となるように、各種の論理出力を実行する。例えば、図２１で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２、第３設定制御信号Ｓｅ３および第４設定制御信号Ｓｅ４の出力と、の組み合わせとして、３つのパターン（具体的には、パターン１Ｆ～４Ｆ）の論理出力が実行され得る。
　例えば、パターン１Ｆが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号、第３設定制御信号Ｓｅ３としての第１信号であるＬ信号および第４設定制御信号Ｓｅ４としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。これにより、例えば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂの全てが発光可能状態に設定される。
　例えば、パターン２Ｆが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第２信号であるＨ信号、第３設定制御信号Ｓｅ３としての第１信号であるＬ信号および第４設定制御信号Ｓｅ４としての第２信号であるＨ信号が出力される。このとき、例えば、第１発光素子１２ａおよび第３発光素子２２ａが発光可能状態に設定され、第２発光素子１２ｂおよび第４発光素子２２ｂが非発光状態に設定される。
　例えば、パターン３Ｆが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号、第３設定制御信号Ｓｅ３としての第２信号であるＨ信号および第４設定制御信号Ｓｅ４としての第１信号であるＬ信号が出力される。このとき、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａおよび第３発光素子２２ａが非発光状態に設定される。
　＜＜通常設定モードの設定＞＞
　第５実施形態では、例えば、上述したパターン１Ｆが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとなる。より具体的には、例えば、画素回路１０では、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とする通常設定モード（第５通常設定モードともいう）が採用される。
　このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。これにより、例えば、上述したように、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。
　＜＜不良対処設定モードの設定＞＞
　第５実施形態では、例えば、パターン２Ｆおよびパターン３Ｆの何れかが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、画素回路１０における発光の不良に対処するモード（不良対処設定モード）となる。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方を選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１では、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方を選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第２副画素回路２では、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。
　ここでは、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂのうちの少なくとも一方において接続もしくは素子の不良などで発光の不良が生じる場合には、通常設定モードに対応するパターン１Ｆの代わりに、不良対処設定モードに対応するパターン２Ｆが採用されてもよい。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方のスイッチとしての第５トランジスタ１３ｂを選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方の第２発光素子１２ｂを選択的に非発光状態に設定する。例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方のスイッチとしての第１０トランジスタ２３ｂを選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方の第４発光素子２２ｂを選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１では、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない第１発光素子１２ａが選択的に発光し、第２副画素回路２では、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない第３発光素子２２ａが選択的に発光し得る。このようにして、例えば、第１発光素子１２ａおよび第３発光素子２２ａのそれぞれを発光可能状態に設定し、第２発光素子１２ｂおよび第４発光素子２２ｂのそれぞれを非発光状態に設定する設定モード（第１不良対処設定モード）が採用される。
　また、例えば、第１発光素子１２ａおよび第３発光素子２２ａのうちの少なくとも一方において接続もしくは素子の不良などで発光の不良が生じる場合には、通常設定モードに対応するパターン１Ｆの代わりに、不良対処設定モードに対応するパターン３Ｆが採用されてもよい。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方のスイッチとしての第４トランジスタ１３ａを選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方の第１発光素子１２ａを選択的に非発光状態に設定する。例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方のスイッチとしての第９トランジスタ２３ａを選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方の第３発光素子２２ａを選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１では、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない第２発光素子１２ｂが選択的に発光し、第２副画素回路２では、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない第４発光素子２２ｂが選択的に発光し得る。このようにして、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂのそれぞれを発光可能状態に設定し、第１発光素子１２ａおよび第３発光素子２２ａのそれぞれを非発光状態に設定する設定モード（第２不良対処設定モード）が採用される。
　＜＜第５実施形態のバリエーション＞＞
　上記第５実施形態において、例えば、図２２および図２４で示されるように、設定制御部５から第１設定部１３に入力される一部の設定制御信号と、設定制御部５から第２設定部２３に入力される一部の設定制御信号と、が共通の設定制御信号であってもよい。このような構成が採用されれば、例えば、第１設定部１３および第２設定部２３に対して設定制御信号を付与するための配線数の削減などの配線構造の簡素化が図られ得る。その結果、例えば、表示装置１００および表示パネル１００ｐでは、複数の画素回路１０が配列されるピッチを狭くすることが可能となり、解像度の向上が図られ得る。したがって、例えば、表示装置１００の性能が向上し得る。
　図２２は、第５実施形態の第１変形例に係る画素回路１０を示す回路図である。第５実施形態の第１変形例に係る画素回路１０は、図２０で示した第５実施形態に係る画素回路１０の一例と同様な構成の第１発光制御部１１、第１発光部１２、第１設定部１３、第２発光制御部２１、第２発光部２２および第２設定部２３を有する。ここでは、例えば、第５トランジスタ１３ｂおよび第１０トランジスタ２３ｂのそれぞれのゲート電極は、第２設定制御信号線ＳＬ２を介して設定制御部５に接続している。より具体的には、例えば、設定制御部５に接続した第２設定制御信号線ＳＬ２は、途中で分岐して、第５トランジスタ１３ｂおよび第１０トランジスタ２３ｂのそれぞれのゲート電極に接続している。また、例えば、第４トランジスタ１３ａのゲート電極は、第１設定制御信号線ＳＬ１を介して設定制御部５に接続している。例えば、例えば、第９トランジスタ２３ａのゲート電極は、第３設定制御信号線ＳＬ３を介して設定制御部５に接続している。例えば、第４設定制御信号線ＳＬ４は、削除されている。これにより、例えば、第５トランジスタ１３ｂおよび第１０トランジスタ２３ｂのそれぞれのゲート電極には、設定制御部５から共通の第２設定制御信号Ｓｅ２が入力され得る。
　図２３は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す真理値表である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２および第３設定制御信号Ｓｅ３の出力とが、図２３で示されるような関係となるように、各種の論理出力を実行する。例えば、図２３で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２および第３設定制御信号Ｓｅ３の出力と、の組み合わせとして、３つのパターン（具体的には、パターン１Ｇ～３Ｇ）の論理出力が実行され得る。
　例えば、パターン１Ｇが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号および第３設定制御信号Ｓｅ３としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。これにより、例えば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂの全てが発光可能状態に設定される。
　ここでは、例えば、上述したパターン１Ｇが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとなる。より具体的には、例えば、画素回路１０では、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とする通常設定モード（第５通常設定モード）が採用される。この場合には、例えば、上述したように、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。
　また、例えば、パターン２Ｇが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号、第２設定制御信号Ｓｅ２としての第２信号であるＨ信号および第３設定制御信号Ｓｅ３としての第１信号であるＬ信号が出力される。このとき、例えば、第１発光素子１２ａおよび第３発光素子２２ａが発光可能状態に設定され、第２発光素子１２ｂおよび第４発光素子２２ｂが非発光状態に設定される。また、例えば、パターン３Ｇが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号、第２設定制御信号Ｓｅ２としての第１信号であるＬ信号および第３設定制御信号Ｓｅ３としての第２信号であるＨ信号が出力される。このとき、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａおよび第３発光素子２２ａが非発光状態に設定される。
　ここでは、例えば、パターン２Ｇおよびパターン３Ｇの何れかが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、画素回路１０における発光の不良に対処する不良対処設定モードとなる。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方を選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１では、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方を選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第２副画素回路２では、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。
　図２４は、第５実施形態の第２変形例に係る画素回路１０を示す回路図である。第５実施形態の第２変形例に係る画素回路１０は、図２０で示した第５実施形態に係る画素回路１０の一例と同様な構成の第１発光制御部１１、第１発光部１２、第１設定部１３、第２発光制御部２１、第２発光部２２および第２設定部２３を有する。ここでは、例えば、第４トランジスタ１３ａおよび第９トランジスタ２３ａのそれぞれのゲート電極は、第１設定制御信号線ＳＬ１を介して設定制御部５に接続している。より具体的には、例えば、設定制御部５に接続した第１設定制御信号線ＳＬ１は、途中で分岐して、第４トランジスタ１３ａおよび第９トランジスタ２３ａのそれぞれのゲート電極に接続している。例えば、第５トランジスタ１３ｂおよび第１０トランジスタ２３ｂのゲート電極は、第２設定制御信号線ＳＬ２を介して設定制御部５に接続している。より具体的には、例えば、設定制御部５に接続した第２設定制御信号線ＳＬ２は、途中で分岐して、第５トランジスタ１３ｂおよび第１０トランジスタ２３ｂのそれぞれのゲート電極に接続している。例えば、第３設定制御信号線ＳＬ３および第４設定制御信号線ＳＬ４は、削除されている。これにより、例えば、第４トランジスタ１３ａおよび第９トランジスタ２３ａのそれぞれのゲート電極には、設定制御部５から共通の第１設定制御信号Ｓｅ１が入力され得る。例えば、第５トランジスタ１３ｂおよび第１０トランジスタ２３ｂのそれぞれのゲート電極には、設定制御部５から共通の第２設定制御信号Ｓｅ２が入力され得る。
　図２５は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す図である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１および第２設定制御信号Ｓｅ２の出力とが、図２５で示されるような関係となるように、各種の論理出力を実行する。例えば、図２５で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１および第２設定制御信号Ｓｅ２の出力と、の組み合わせとして、３つのパターン（具体的には、パターン１Ｈ～３Ｈ）の論理出力が実行され得る。
　例えば、パターン１Ｈが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂの両方を非導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定する。これにより、例えば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂの全てが発光可能状態に設定される。
　ここでは、例えば、上述したパターン１Ｈが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、通常設定モードとなる。より具体的には、例えば、画素回路１０では、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とする通常設定モード（第５通常設定モード）が採用される。この場合には、例えば、上述したように、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。
　また、例えば、パターン２Ｈが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第２信号であるＨ信号が出力される。このとき、例えば、第１発光素子１２ａおよび第３発光素子２２ａが発光可能状態に設定され、第２発光素子１２ｂおよび第４発光素子２２ｂが非発光状態に設定される。また、例えば、パターン３Ｈが採用される場合には、組み合わせ回路５２では、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号および第２設定制御信号Ｓｅ２としての第１信号であるＬ信号が出力される。このとき、例えば、第２発光素子１２ｂおよび第４発光素子２２ｂが発光可能状態に設定され、第１発光素子１２ａおよび第３発光素子２２ａが非発光状態に設定される。
　ここでは、例えば、パターン２Ｈおよびパターン３Ｈの何れかが採用されれば、第１発光素子１２ａ、第２発光素子１２ｂ、第３発光素子２２ａおよび第４発光素子２２ｂにおける発光状態の設定モードが、画素回路１０における発光の不良に対処する不良対処設定モードとなる。この場合には、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂのうちの一方を選択的に非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第１副画素回路１では、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。また、例えば、第２設定部２３は、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの一方を選択的に導通状態にすることで、第３発光素子２２ａおよび第４発光素子２２ｂのうちの一方を選択的に非発光状態に設定する。これにより、例えば、第２副画素回路２では、第３発光素子２２ａおよび第４発光素子２２ｂのうちの発光の不良が生じない一方の発光素子が選択的に発光し得る。
　また、例えば、第１スイッチとしての第４トランジスタ１３ａには、Ｎチャネルトランジスタが適用されてもよい。この場合には、例えば、第４トランジスタ１３ａのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。例えば、第２スイッチとしての第５トランジスタ１３ｂには、Ｎチャネルトランジスタが適用されてもよい。この場合には、例えば、第５トランジスタ１３ｂのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。例えば、第３スイッチとしての第９トランジスタ２３ａには、Ｐチャネルトランジスタが適用されてもよい。この場合には、例えば、第９トランジスタ２３ａのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。例えば、第４スイッチとしての第１０トランジスタ２３ｂには、Ｐチャネルトランジスタが適用されてもよい。この場合には、例えば、第１０トランジスタ２３ｂのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。
　また、ここでは、例えば、画素回路１０は、接続形態相違状態と、通常設定モードとしての発光数相違モードと、を有していてもよい。
　例えば、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂのうちの何れか一方を選択的に発光可能状態とする設定モード（第３の発光数相違モードともいう）が、通常設定モードとされている態様が考えられる。この場合には、例えば、上記第１実施形態および第２実施形態と同様に、通常設定モードによって、第１副画素回路１では、並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定し、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光させる。これにより、例えば、仮に同じ発光強度となるように並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を選択的に発光させる場合と比較して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれにかかる順方向の電圧が低減し得る。その結果、表示装置１００において輝度が徐々に低下するグラデーション（輝度むら）が生じ難くなり、表示装置１００において画質が向上し得る。また、例えば、仮に同じ発光強度となるように並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂの何れか一方を選択的に発光させる場合と比較して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを流れる電流が略半減し得る。その結果、例えば、第１発光素子１２ａおよび第２発光素子１２ｂの経時劣化が生じ難くなり、表示装置１００において画質が向上し得る。
　また、例えば、並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂのうちの何れか一方を選択的に発光可能状態とし、直列に接続された第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態とする設定モード（第４の発光数相違モードともいう）が、通常設定モードとされている態様が考えられる。この場合には、例えば、上記第３実施形態および上記第４実施形態と同様に、通常設定モードによって、第２副画素回路２において、直列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光可能状態に設定し、第３発光素子２２ａおよび第４発光素子２２ｂの両方を発光させる。これにより、例えば、仮に同じ発光強度となるように直列に接続した第３発光素子２２ａおよび第４発光素子２２ｂの何れか一方を選択的に発光させる場合と比較して、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれに流れる電流が略半分になり得る。その結果、例えば、表示装置１００における消費電力が低減し得る。
　したがって、例えば、画素回路１０は、接続形態相違状態および発光数相違モードのうちの少なくとも一方を有していれば、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。換言すれば、例えば、画素回路１０においては、第１副画素回路１および第２副画素回路２が、接続形態相違状態および発光数相違状態のうちの少なくとも一方の相違状態とされていれば、第１副画素回路１と第２副画素回路２との間において素子の特性および発光素子の使用条件のうちの少なくとも一方が異なる場合に、表示装置１００の性能が向上し得る。そして、例えば、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれが第１色の光を発し、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれが第２色の光を発する場合には、画素回路１０のうちの発光色が互いに異なる第１副画素回路１と第２副画素回路２との間において、素子の特性および発光素子の使用条件のうちの少なくとも一方の異なる場合に、表示装置１００の性能が向上し得る。
　＜２－５．第６実施形態＞
　上記各実施形態では、例えば、第１副画素回路１、第２副画素回路２および第３副画素回路３のそれぞれが、同様な構成を有しており、第１副画素回路１、第２副画素回路２および第３副画素回路３のそれぞれにおける発光素子の設定を、第１発光設定（両方発光設定）と第２発光設定（一方発光設定）との間で切り替えることが可能であってもよい。ここでは、例えば、第２副画素回路２および第３副画素回路３のそれぞれは、第１副画素回路１と同様な構成を有するため、第１副画素回路１を例示して説明する。ただし、例えば、第１副画素回路１の発光素子が発する光の第１色と、第２副画素回路２の発光素子が発する光の第２色と、第３副画素回路３の発光素子が発する光の第３色と、は相互に異なっていてもよい。
　＜＜第６実施形態の第１例＞＞
　図２６は、第６実施形態の第１例に係る第１副画素回路１を示す回路図である。図２６で示されるように、第６実施形態の第１例に係る第１副画素回路１は、上記第１実施形態に係る第１副画素回路１と同様な構成を有する。ここでは、例えば、第１副画素回路１は、例えば、第１発光部１２と、第１設定部１３と、を有する。また、第１副画素回路１は、例えば、第１発光制御部１１を有する。第１発光部１２は、例えば、第１発光素子１２ａと、第２発光素子１２ｂと、を含む。例えば、第１発光素子１２ａと第２発光素子１２ｂとは、並列に接続している。第１設定部１３は、例えば、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを発光することができる発光可能状態および発光することができない非発光状態のうちの何れか一方の状態に選択的に設定することができる。第１設定部１３は、例えば、第１スイッチとしての第４トランジスタ１３ａと、第２スイッチとしての第５トランジスタ１３ｂと、を含む。第４トランジスタ１３ａは、例えば、第１発光素子１２ａに直列に接続している。第５トランジスタ１３ｂは、例えば、第２発光素子１２ｂに直列に接続している。第４トランジスタ１３ａおよび第５トランジスタ１３ｂには、例えば、Ｐチャネルトランジスタが適用される。
　ここで、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方のスイッチを導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定することができる。これにより、例えば、第１副画素回路１では、並列に接続した第１発光素子１２ａおよび第２発光素子１２ｂを両方とも発光させることで、画素回路１０、表示パネル１００ｐおよび表示装置１００のそれぞれにおいて、発光に供する発光素子の使用率が向上し得る。よって、例えば、発光素子の過剰な配置による無駄が生じにくい。また、例えば、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを流れる電流が低減され、第１発光素子１２ａおよび第２発光素子１２ｂの経時劣化が生じ難くなり、表示装置１００において画質が向上し得る。
　また、ここで、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを導通状態として第１発光素子１２ａを発光可能状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを非導通状態として第２発光素子１２ｂを非発光状態に設定することができる。例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを非導通状態として第１発光素子１２ａを非発光状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを導通状態として第２発光素子１２ｂを発光可能状態に設定することができる。このような構成が採用されることで、例えば、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない一方の発光素子を選択的に発光させることができる。
　第１設定部１３は、例えば、設定制御部５からの設定制御信号に応じて、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に設定することができる。例えば、第４トランジスタ１３ａのゲート電極には、第１設定制御信号線ＳＬ１を介して設定制御部５に接続されている。例えば、第５トランジスタ１３ｂのゲート電極には、第２設定制御信号線ＳＬ２を介して設定制御部５に接続されている。設定制御部５は、例えば、複数の信号出力回路５１と、組み合わせ回路５２と、を有する。ここで、設定制御部５は、例えば、第１副画素回路１ごとに配置されてもよいし、画素回路１０ごとに配置されてもよいし、複数の画素回路１０ごとに配置されてもよい。
　図２７は、組み合わせ回路５２に入力される切替信号Ｓｉと、組み合わせ回路５２から出力される設定制御信号と、発光可能状態に設定される発光素子と、の関係の一例を示す図である。ここでは、組み合わせ回路５２は、例えば、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１および第２設定制御信号Ｓｅ２の出力とが、図２７で示されるような関係となるように、各種の論理出力を実行する。例えば、図２７で示されるように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１および第２設定制御信号Ｓｅ２の出力と、の組み合わせとして、３つのパターン（具体的には、パターン１Ｉ～３Ｉ）の論理出力が実行され得る。
　ここで、例えば、パターン１Ｉが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。これにより、例えば、第１発光素子１２ａおよび第２発光素子１２ｂが発光可能状態に設定される。
　例えば、パターン２Ｉが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第２信号であるＨ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを導通状態にすることで第１発光素子１２ａを発光可能状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを非導通状態にすることで第２発光素子１２ｂを非発光状態に設定する。これにより、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない第１発光素子１２ａを選択的に発光させることができる。
　例えば、パターン３Ｉが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号および第２設定制御信号Ｓｅ２としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを非導通状態にすることで第１発光素子１２ａを非発光状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを導通状態にすることで第２発光素子１２ｂを発光可能状態に設定する。これにより、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない第２発光素子１２ｂを選択的に発光させることができる。
　ここで、例えば、第１スイッチとしての第４トランジスタ１３ａには、Ｎチャネルトランジスタが適用されてもよい。この場合には、例えば、第４トランジスタ１３ａのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用される。例えば、第２スイッチとしての第５トランジスタ１３ｂには、Ｎチャネルトランジスタが適用されてもよい。この場合には、例えば、第５トランジスタ１３ｂのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用される。
　＜＜第６実施形態の第２例＞＞
　図２８は、第６実施形態の第２例に係る第１副画素回路１を示す回路図である。図２８で示されるように、第６実施形態の第２例に係る第１副画素回路１は、上記第３実施形態に係る第１副画素回路１と同様な構成を有する。ここでは、例えば、第１副画素回路１は、例えば、第１発光部１２と、第１設定部１３と、を有する。また、第１副画素回路１は、例えば、第１発光制御部１１を有する。第１発光部１２は、例えば、第１発光素子１２ａと、第２発光素子１２ｂと、を含む。例えば、第１発光素子１２ａと第２発光素子１２ｂとは、直列に接続している。第１設定部１３は、例えば、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを発光することができる発光可能状態および発光することができない非発光状態のうちの何れか一方の状態に選択的に設定することができる。第１設定部１３は、例えば、第１スイッチとしての第４トランジスタ１３ａと、第２スイッチとしての第５トランジスタ１３ｂと、を含む。第４トランジスタ１３ａは、例えば、第１発光素子１２ａに並列に接続している。第５トランジスタ１３ｂは、例えば、第２発光素子１２ｂに並列に接続している。第４トランジスタ１３ａおよび第５トランジスタ１３ｂには、例えば、Ｎチャネルトランジスタが適用される。
　ここで、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方のスイッチを非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定することができる。例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを非導通状態として第１発光素子１２ａを発光可能状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを導通状態として第２発光素子１２ｂを非発光状態に設定することができる。例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを導通状態として第１発光素子１２ａを非発光状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを非導通状態として第２発光素子１２ｂを発光可能状態に設定することができる。このような構成が採用されることで、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない一方の発光素子を選択的に発光させることができる。
　第１設定部１３は、例えば、設定制御部５からの設定制御信号に応じて、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に設定することができる。例えば、第４トランジスタ１３ａのゲート電極には、第１設定制御信号線ＳＬ１を介して設定制御部５に接続されている。例えば、第５トランジスタ１３ｂのゲート電極には、第２設定制御信号線ＳＬ２を介して設定制御部５に接続されている。設定制御部５は、例えば、複数の信号出力回路５１と、組み合わせ回路５２と、を有する。ここで、設定制御部５は、例えば、第１副画素回路１ごとに配置されてもよいし、画素回路１０ごとに配置されてもよいし、複数の画素回路１０ごとに配置されてもよい。
　ここでも、図２７で示されたように、第１切替信号Ｓｉ０および第２切替信号Ｓｉ１の入力と、第１設定制御信号Ｓｅ１および第２設定制御信号Ｓｅ２の出力と、の組み合わせとして、３つのパターン（具体的には、パターン１Ｉ～３Ｉ）の論理出力が実行され得る。
　ここで、例えば、パターン１Ｉが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方を非導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定する。これにより、例えば、第１発光素子１２ａおよび第２発光素子１２ｂが発光可能状態に設定される。
　例えば、パターン２Ｉが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＬ信号および第２切替信号Ｓｉ１としてのＨ信号が入力されると、第１設定制御信号Ｓｅ１としての第１信号であるＬ信号および第２設定制御信号Ｓｅ２としての第２信号であるＨ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを非導通状態にすることで第１発光素子１２ａを発光可能状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを導通状態にすることで第２発光素子１２ｂを非発光状態に設定する。これにより、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない第１発光素子１２ａを選択的に発光させることができる。
　例えば、パターン３Ｉが採用される場合には、組み合わせ回路５２において、第１切替信号Ｓｉ０としてのＨ信号および第２切替信号Ｓｉ１としてのＬ信号が入力されると、第１設定制御信号Ｓｅ１としての第２信号であるＨ信号および第２設定制御信号Ｓｅ２としての第１信号であるＬ信号が出力される。このとき、例えば、第１設定部１３は、第１スイッチとしての第４トランジスタ１３ａを導通状態にすることで第１発光素子１２ａを非発光状態に設定し、第２スイッチとしての第５トランジスタ１３ｂを非導通状態にすることで第２発光素子１２ｂを発光可能状態に設定する。これにより、例えば、第１副画素回路１において、第１発光素子１２ａおよび第２発光素子１２ｂのうちの発光の不良が生じない第２発光素子１２ｂを選択的に発光させることができる。
　例えば、第１スイッチとしての第４トランジスタ１３ａには、Ｐチャネルトランジスタが適用されてもよい。この場合には、例えば、第４トランジスタ１３ａのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。第２スイッチとしての第５トランジスタ１３ｂには、Ｐチャネルトランジスタが適用されてもよい。この場合には、例えば、第５トランジスタ１３ｂのゲート電極に入力される設定制御信号について、第１信号としてＨ信号が採用され、第２信号としてＬ信号が採用されればよい。
　＜２－６．第７実施形態＞
　図３９は、第７実施形態に係る画素回路１０の一例を示す回路図である。第７実施形態に係る画素回路１０の一例は、図４で示した第１実施形態に係る画素回路１０の一例を基礎として、第１副画素回路１の第１設定部１３の構成および第２副画素回路２の第２設定部２３の構成が変更された構成を有する。第１設定部１３は、第１発光素子１２ａと第２発光素子１２ｂとを、直列接続および並列接続のうちのいずれか一方の接続形態に選択的に設定可能に接続している構成を有する。換言すれば、第１発光素子１２ａと第２発光素子１２ｂとは、直列接続および並列接続のうちのいずれか一方の接続形態に選択的に設定可能に接続されている。第２設定部２３は、第３発光素子２２ａと第４発光素子２２ｂとを、直列接続および並列接続のうちのいずれか一方の接続形態に選択的に設定可能に接続している構成を有する。換言すれば、第３発光素子２２ａと第４発光素子２２ｂとは、直列接続および並列接続のうちのいずれか一方の接続形態に選択的に設定可能に接続されている。
　第１設定部１３は、第４トランジスタ１３ａのソース電極が第１発光素子１２ａの負電極に接続している構成を有する。第１設定部１３は、第４トランジスタ１３ａのドレイン電極と第５トランジスタ１３ｂのドレイン電極とを接続している第１１トランジスタ１３ｃを含む。第１１トランジスタ１３ｃは、第１発光素子１２ａと第２発光素子１２ｂとの接続形態を、直列接続および並列接続のうちの何れか一方の接続形態に選択的に設定することができるスイッチ（第１接続選択スイッチともいう）である。第１１トランジスタ１３ｃのソース電極は、第４トランジスタ１３ａのドレイン電極に接続している。第１１トランジスタ１３ｃのドレイン電極は、第５トランジスタ１３ｂのドレイン電極に接続している。この場合、第４トランジスタ１３ａのゲート電圧が第１設定制御信号Ｓｅ１によって制御され、第５トランジスタ１３ｂのゲート電圧が第２設定制御信号Ｓｅ２によって制御され、第１１トランジスタ１３ｃのゲート電圧が、設定制御部５に接続された信号線（第５設定制御信号線ともいう）ＳＬ５によって設定制御部５から伝送される第５設定制御信号Ｓｅ５によって制御される。これにより、第１発光素子１２ａと第２発光素子１２ｂとの接続形態が、直列接続および並列接続のうちの何れか一方の接続形態に選択的に設定される。
　ここで、例えば、第１発光素子１２ａと第２発光素子１２ｂとの接続形態が直列接続である場合、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第１１トランジスタ１３ｃのそれぞれの状態は、次のように設定されている。第４トランジスタ１３ａのゲート電極に、設定制御部５からの第１設定制御信号Ｓｅ１として第１信号であるＬ信号が入力されて、第４トランジスタ１３ａは、ソース電極とドレイン電極との間に電流が流れ得る導通状態（オン状態ともいう）に設定されている。第５トランジスタ１３ｂのゲート電極に、設定制御部５からの第２設定制御信号Ｓｅ２として第２信号であるＨ信号が入力されて、第５トランジスタ１３ｂは、ソース電極とドレイン電極との間に電流が流れ得ない非導通状態（オフ状態ともいう）に設定されている。第１１トランジスタ１３ｃのゲート電極に、設定制御部５からの第５設定制御信号Ｓｅ５として第１信号であるＬ信号が入力されて、第１１トランジスタ１３ｃは、導通状態（オン状態）に設定されている。
　ここで、例えば、第１発光素子１２ａと第２発光素子１２ｂとの接続形態が並列接続である場合、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第１１トランジスタ１３ｃのそれぞれの状態は、次のように設定されている。第４トランジスタ１３ａのゲート電極に、設定制御部５からの第１設定制御信号Ｓｅ１として第１信号であるＬ信号が入力されて、第４トランジスタ１３ａは、導通状態（オン状態）に設定されている。第５トランジスタ１３ｂのゲート電極に、設定制御部５からの第２設定制御信号Ｓｅ２として第１信号であるＬ信号が入力されて、第５トランジスタ１３ｂは、導通状態（オン状態）に設定されている。第１１トランジスタ１３ｃのゲート電極に、設定制御部５からの第５設定制御信号Ｓｅ５として第２信号であるＨ信号が入力されて、第１１トランジスタ１３ｃは、非導通状態（オフ状態）に設定されている。
　また、第１設定部１３は、第１発光素子１２ａおよび第２発光素子１２ｂのうちのいずれか一方の発光素子を発光可能状態に設定し、残りの発光素子を非発光状態に設定することができる。別の観点から言えば、第１設定部１３は、設定制御部５からの第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２および第５設定制御信号Ｓｅ５などの設定制御信号に応じて、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定することができる。
　例えば、第１発光素子１２ａを発光可能状態に設定するとともに、第２発光素子１２ｂを非発光状態に設定する場合、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第１１トランジスタ１３ｃのそれぞれの状態は、次のように設定される。第４トランジスタ１３ａのゲート電極に、設定制御部５からの第１設定制御信号Ｓｅ１として第１信号であるＬ信号が入力されて、第４トランジスタ１３ａが導通状態（オン状態）に設定される。第５トランジスタ１３ｂのゲート電極に、設定制御部５からの第２設定制御信号Ｓｅ２として第２信号であるＨ信号が入力されて、第５トランジスタ１３ｂが非導通状態（オフ状態）に設定される。第１１トランジスタ１３ｃのゲート電極に、設定制御部５からの第５設定制御信号Ｓｅ５として第２信号であるＨ信号が入力されて、第１１トランジスタ１３ｃが非導通状態（オフ状態）に設定される。
　例えば、第１発光素子１２ａを非発光状態に設定するとともに、第２発光素子１２ｂを発光可能状態に設定する場合、第４トランジスタ１３ａ、第５トランジスタ１３ｂおよび第１１トランジスタ１３ｃのそれぞれの状態は、次のように設定される。第４トランジスタ１３ａのゲート電極に、設定制御部５からの第１設定制御信号Ｓｅ１として第２信号であるＨ信号が入力されて、第４トランジスタ１３ａが非導通状態（オフ状態）に設定される。第５トランジスタ１３ｂのゲート電極に、設定制御部５からの第２設定制御信号Ｓｅ２として第１信号であるＬ信号が入力されて、第５トランジスタ１３ｂが導通状態（オン状態）に設定される。第１１トランジスタ１３ｃのゲート電極に、設定制御部５からの第５設定制御信号Ｓｅ５として第２信号であるＨ信号が入力されて、第１１トランジスタ１３ｃが非導通状態（オフ状態）に設定される。
　第２副画素回路２の第２設定部２３も、第１副画素回路１の第１設定部１３と同様な構成および機能を有する。このため、第２設定部２３についての詳細な説明は省く。第２設定部２３は、第１１トランジスタ１３ｃに相当する第１２トランジスタ２３ｃを含む。第１２トランジスタ２３ｃは、第３発光素子２２ａと第４発光素子２２ｂとの接続形態を、直列接続および並列接続のうちの何れか一方の接続形態に選択的に設定することができるスイッチ（第２接続選択スイッチともいう）である。第２設定部２３では、第９トランジスタ２３ａは第４トランジスタ１３ａに相当し、第１０トランジスタ２３ｂは第５トランジスタ１３ｂに相当する。この場合、第９トランジスタ２３ａのゲート電圧が第３設定制御信号Ｓｅ３によって制御され、第１０トランジスタ２３ｂのゲート電圧が第４設定制御信号Ｓｅ４によって制御され、第１２トランジスタ２３ｃのゲート電圧が、設定制御部５に接続された信号線（第６設定制御信号線ともいう）ＳＬ６によって設定制御部５から伝送される第６設定制御信号Ｓｅ６によって制御される。これにより、第３発光素子２２ａと第４発光素子２２ｂとの接続形態が、直列接続および並列接続のうちの何れか一方の接続形態に選択的に設定される。また、第２設定部２３は、第３発光素子２２ａおよび第４発光素子２２ｂのうちのいずれか一方の発光素子を発光可能状態に設定し、残りの発光素子を非発光状態に設定することができる。別の観点から言えば、第２設定部２３は、設定制御部５からの第３設定制御信号Ｓｅ３、第４設定制御信号Ｓｅ４および第６設定制御信号Ｓｅ６などの設定制御信号に応じて、第３発光素子２２ａおよび第４発光素子２２ｂのそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定することができる。
　図３９の例では、第１１トランジスタ１３ｃおよび第１２トランジスタ２３ｃは、Ｐチャネルトランジスタであるが、これに限られない。第１１トランジスタ１３ｃは、Ｎチャネルトランジスタに変更されてもよいし、第１２トランジスタ２３ｃは、Ｎチャネルトランジスタに変更されてもよい。換言すれば、第１１トランジスタ１３ｃおよび第１２トランジスタ２３ｃのそれぞれは、ＰチャネルトランジスタおよびＮチャネルトランジスタのいずれであってもよい。
　＜３．その他＞
　上記各実施形態において、例えば、第１発光制御部１１および第２発光制御部２１のそれぞれは、種々の回路の構成を有するものに適宜変更されてもよい。
　＜＜発光制御部の第１変形例＞＞
　例えば、上記各実施形態において、第１副画素回路１の第２トランジスタ１１ｄにＮチャネルトランジスタが適用されてもよい。この場合には、例えば、第１電源線Ｌｖｄと第２電源線Ｌｖｓとの間における、第１発光制御部１１、第１設定部１３および第１発光部１２の配置の順が、上記各実施形態とは逆となる構成が考えられる。また、例えば、上記各実施形態において、第２副画素回路２の第７トランジスタ２１ｄにＮチャネルトランジスタが適用されてもよい。この場合には、例えば、第１電源線Ｌｖｄと第２電源線Ｌｖｓとの間における、第２発光制御部２１、第２設定部２３および第２発光部２２の配置の順が、上記各実施形態とは逆となる構成が考えられる。ここでは、例えば、第１副画素回路１および第２副画素回路２のそれぞれには、同様な回路の構成を適用することができるため、第１副画素回路１の第２トランジスタ１１ｄにＮチャネルトランジスタが適用された具体例を挙げて説明する。
　図２９は、第２トランジスタにＮチャネルトランジスタが適用された第１副画素回路１の一例を示す回路図である。図２９で示された第１副画素回路１は、例えば、上記第１実施形態、上記第２実施形態、上記第５実施形態および上記第６実施形態の第１例のそれぞれにおいて採用され得る。図２９の例では、第１トランジスタ１１ｇ、第２トランジスタ１１ｄ、第３トランジスタ１１ｅ、第４トランジスタ１３ａおよび第５トランジスタ１３ｂのそれぞれに、Ｎチャネルトランジスタが適用されている。
　ここでは、第１発光素子１２ａと第２発光素子１２ｂとは、並列に接続している。第１発光部１２は、第１アノード電位入力線１ｄｌを介して第１電源線Ｌｖｄに接続している。より具体的には、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれの第１電極としての正電極は、第１アノード電位入力線１ｄｌを介して第１電源線Ｌｖｄに接続している。また、第１発光部１２は、第１設定部１３、第１発光制御部１１および第１カソード電位入力線１ｓｌを介してカソード電位側の電源線としての第２電源線Ｌｖｓに接続している。より具体的には、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれの第２電極としての負電極は、第１設定部１３、第１発光制御部１１および第１カソード電位入力線１ｓｌを介して第２電源線Ｌｖｓに接続している。
　第１発光制御部１１では、第１トランジスタ１１ｇのゲート電極は、走査信号線４ｇに接続している。第１トランジスタ１１ｇのドレイン電極（ソース電極）は、第１画像信号線４ｓ１に接続している。第１トランジスタ１１ｇのソース電極（ドレイン電極）は、第２トランジスタ１１ｄのゲート電極に接続している。走査信号線４ｇからの走査信号としてのオン信号（ここでは、Ｈ信号）が第１トランジスタ１１ｇのゲート電極に入力されると、第１トランジスタ１１ｇは、ドレイン電極とソース電極との間に電流が流れ得る導通状態となる。これにより、第１画像信号線４ｓ１からの画像信号が第１トランジスタ１１ｇを介して第２トランジスタ１１ｄのゲート電極に付与される。第２トランジスタ１１ｄのソース電極は、第１カソード電位入力線１ｓｌに接続している。第２トランジスタ１１ｄのドレイン電極は、第３トランジスタ１１ｅ、第１設定部１３および第１発光部１２を介して第１アノード電位入力線１ｄｌに接続している。第２トランジスタ１１ｄでは、第１画像信号線４ｓ１からの画像信号としてのＨ信号がゲート電極に入力されると、第２トランジスタ１１ｄは、ドレイン電極とソース電極との間に電流が流れ得る導通状態となる。これにより、第１アノード電位入力線１ｄｌから第１発光部１２に駆動電流が流れ得る。このとき、第１発光部１２は、画像信号のレベル（電位）に応じて、発光の強度（輝度）が制御され得る。第１容量素子１１ｃは、第２トランジスタ１１ｄのゲート電極とソース電極とを接続している接続線上に位置している。第３トランジスタ１１ｅは、第２トランジスタ１１ｄと第１発光部１２とを接続する接続線（第１駆動線）上に位置している。第３トランジスタ１１ｅのソース電極は、第２トランジスタ１１ｄのドレイン電極に接続しており、第３トランジスタ１１ｅのドレイン電極は、第１設定部１３を介して第１発光部１２に接続している。より具体的には、第３トランジスタ１１ｅのドレイン電極は、第１設定部１３を介して、第１発光素子１２ａおよび第２発光素子１２ｂのそれぞれの負電極に接続している。また、第３トランジスタ１１ｅのゲート電極は、発光制御信号線４ｅに接続している。発光制御信号線４ｅからの発光制御信号としてのオン信号（ここでは、Ｈ信号）が第３トランジスタ１１ｅのゲート電極に入力されると、第３トランジスタ１１ｅは、ソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、第１アノード電位入力線１ｄｌから第１発光部１２に駆動電流が流れ、第１発光部１２が発光し得る。
　第１設定部１３では、第１スイッチとしての第４トランジスタ１３ａは、第１発光素子１２ａに直列に接続している。第４トランジスタ１３ａのソース電極は、第３トランジスタ１１ｅのドレイン電極に接続しており、第４トランジスタ１３ａのドレイン電極は、第１発光素子１２ａの負電極に接続している。第４トランジスタ１３ａのゲート電極は、第１設定制御信号線ＳＬ１に接続されている。第１設定制御信号線ＳＬ１から第１設定制御信号Ｓｅ１として第１信号であるＨ信号が第４トランジスタ１３ａのゲート電極に入力されると、第４トランジスタ１３ａは、ドレイン電極とソース電極との間に電流が流れ得る導通状態となる。これにより、第１発光素子１２ａは、発光可能状態に設定される。第１設定制御信号線ＳＬ１を介して第１設定制御信号Ｓｅ１として第２信号であるＬ信号が第４トランジスタ１３ａのゲート電極に入力されると、第４トランジスタ１３ａは、ドレイン電極とソース電極との間に電流が流れ得ない非導通状態となる。これにより、第１発光素子１２ａは、非発光状態に設定される。第２スイッチとしての第５トランジスタ１３ｂは、第２発光素子１２ｂに直列に接続している。第５トランジスタ１３ｂのソース電極は、第３トランジスタ１１ｅのドレイン電極に接続しており、第５トランジスタ１３ｂのドレイン電極は、第２発光素子１２ｂの負電極に接続している。第５トランジスタ１３ｂのゲート電極は、第２設定制御信号線ＳＬ２に接続されている。第２設定制御信号線ＳＬ２から第２設定制御信号Ｓｅ２として第１信号であるＨ信号が第５トランジスタ１３ｂのゲート電極に入力されると、第５トランジスタ１３ｂは、ドレイン電極とソース電極との間に電流が流れ得る導通状態となる。これにより、第２発光素子１２ｂは、発光可能状態に設定される。第２設定制御信号線ＳＬ２を介して第２設定制御信号Ｓｅ２として第２信号であるＬ信号が第５トランジスタ１３ｂのゲート電極に入力されると、第５トランジスタ１３ｂは、ドレイン電極とソース電極との間に電流が流れ得ない非導通状態となる。これにより、第２発光素子１２ｂは、非発光状態に設定される。
　ここで、例えば、第１副画素回路１では、第１設定部１３は、例えば、第１スイッチとしての第４トランジスタ１３ａおよび第２スイッチとしての第５トランジスタ１３ｂの両方のスイッチを導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂの両方を発光可能状態に設定することができる。また、ここで、例えば、第１スイッチとしての第４トランジスタ１３ａは、第１発光素子１２ａの正電極側に配置されてもよい。この場合には、例えば、第１発光素子１２ａの負電極は、第３トランジスタ１１ｅのドレイン電極に接続し、第１発光素子１２ａの正電極は、第１スイッチとしての第４トランジスタ１３ａおよび第１アノード電位入力線１ｄｌを介して第１電源線Ｌｖｄに接続している。より具体的には、例えば、第１発光素子１２ａの正電極は、第４トランジスタ１３ａのソース電極に接続し、第４トランジスタ１３ａのドレイン電極は、第１アノード電位入力線１ｄｌを介して第１電源線Ｌｖｄに接続している。また、例えば、第２スイッチとしての第５トランジスタ１３ｂは、第２発光素子１２ｂの正電極側に配置されてもよい。この場合には、例えば、第２発光素子１２ｂの負電極は、第３トランジスタ１１ｅのドレイン電極に接続し、第２発光素子１２ｂの正電極は、第２スイッチとしての第５トランジスタ１３ｂおよび第１アノード電位入力線１ｄｌを介して第１電源線Ｌｖｄに接続している。より具体的には、例えば、第２発光素子１２ｂの正電極は、第５トランジスタ１３ｂのソース電極に接続し、第５トランジスタ１３ｂのドレイン電極は、第１アノード電位入力線１ｄｌを介して第１電源線Ｌｖｄに接続している。
　ここで、上記第１実施形態、上記第２実施形態および上記第６実施形態の第１例のそれぞれにおいて、第２副画素回路２および第３副画素回路３のそれぞれは、図２９で示された第１副画素回路１と同様な回路の構成を有していてもよい。この場合には、例えば、第２副画素回路２および第３副画素回路３では、第１設定部１３は、例えば、第３スイッチとしての第９トランジスタ２３ａおよび第４スイッチとしての第１０トランジスタ２３ｂのうちの何れか一方のスイッチを導通状態にすることで、第１発光素子１２ａおよび第２発光素子１２ｂのうちの何れか一方を発光可能状態に設定することができる。
　＜＜発光制御部の第２変形例＞＞
　例えば、上記各実施形態において、第１副画素回路１の第１発光制御部１１には、画像信号のレベル（電位）を駆動素子の閾値電圧に応じて補正する回路（閾値電圧補正回路ともいう）などの種々の機能を有する各種の回路のうちの１つ以上の回路が組み込まれてもよい。また、例えば、上記各実施形態において、第２副画素回路２の第２発光制御部２１には、閾値電圧補正回路などの種々の機能を有する各種の回路のうちの１つ以上の回路が組み込まれてもよい。ここでは、例えば、第１副画素回路１および第２副画素回路２のそれぞれには、同様な回路を組み込むことができるため、第１副画素回路１に閾値電圧補正回路が組み込まれた具体例を挙げて説明する。
　図３０は、閾値電圧補正回路１４が組み込まれた第１副画素回路１の一例を示す回路図である。第２副画素回路２および第３副画素回路３のそれぞれには、例えば、図３０で示された閾値電圧補正回路１４が組み込まれてもよい。図３０で示される第１副画素回路１は、図２９で示された第１副画素回路１に閾値電圧補正回路１４が加えられた構成を有する。図３０で示されるように、閾値電圧補正回路１４は、例えば、第５スイッチとしての補正用のトランジスタ（第１補正用トランジスタともいう）１１ｐと、第６スイッチとしての補正用のトランジスタ（第２補正用トランジスタともいう）１１ｚと、補正用の容量素子（補正用容量素子ともいう）１１ｉと、を有する。補正用容量素子１１ｉは、第１トランジスタ１１ｇと第２トランジスタ１１ｄのゲート電極とを接続している接続線上に位置している。第１補正用トランジスタ１１ｐは、例えば、第２トランジスタ１１ｄのゲート電極に対して、補正用容量素子１１ｉを介して基準の電位（基準電位ともいう）Ｖｒｅｆを付与するための素子である。第１補正用トランジスタ１１ｐには、例えば、Ｎチャネルトランジスタが適用される。この場合には、第１補正用トランジスタ１１ｐのゲート電極は、例えば、第１補正用トランジスタ１１ｐを導通状態と非導通状態との間で切り替えるための信号（第１開閉切替信号ともいう）を付与する信号線（第１開閉切替信号線ともいう）４ｒに接続している。第１開閉切替信号線４ｒには、例えば、駆動部３０から所定の配線を介して信号が入力される。第１補正用トランジスタ１１ｐのドレイン電極は、例えば、基準電位Ｖｒｅｆを供給する電源線（第３電源線ともいう）Ｌｖｒに接続している。第３電源線Ｌｖｒは、例えば、第３電源線Ｌｖｒに基準電位を付与する電源に接続している。基準電位には、例えば、正の所定の電位が適用される。第１補正用トランジスタ１１ｐのソース電極は、第１トランジスタ１１ｇのソース電極と補正用容量素子１１ｉとを接続している接続線に接続している。第２補正用トランジスタ１１ｚは、例えば、第２トランジスタ１１ｄのゲート電極と第２トランジスタ１１ｄのドレイン電極とを接続している接続線上に位置している。第２補正用トランジスタ１１ｚは、例えば、第２トランジスタ１１ｄをゲート電極とドレイン電極が接続された状態（ダイオード接続の状態）とするための素子である。第２補正用トランジスタ１１ｚには、例えば、Ｎチャネルトランジスタが適用される。この場合には、第２補正用トランジスタ１１ｚのゲート電極は、例えば、第２補正用トランジスタ１１ｚを導通状態と非導通状態との間で切り替えるための信号（第２開閉切替信号ともいう）を付与する信号線（第２開閉切替信号線ともいう）４ｚに接続している。第２開閉切替信号線４ｚには、例えば、駆動部３０から所定の配線を介して信号が入力される。第２補正用トランジスタ１１ｚのドレイン電極は、例えば、第２トランジスタ１１ｄのゲート電極に接続している。第２補正用トランジスタ１１ｚのソース電極は、例えば、第２トランジスタ１１ｄのドレイン電極に接続している。
　図３１は、閾値電圧補正回路１４が組み込まれた第１副画素回路１の動作の一例を示すタイミングチャートである。図３１では、第１副画素回路１が画像信号に応じて１回発光する際について、時間の経過に対する、第１開閉切替信号線４ｒに付与される第１開閉切替信号の電位Ｖｒ、走査信号線４ｇに付与される走査信号の電位Ｖｇ、第２開閉切替信号線４ｚに付与される第２開閉切替信号の電位Ｖａ、および発光制御信号線４ｅに付与される発光制御信号の電位Ｖｅのそれぞれにおける変化が示されている。ここでは、図３１で示されるように、次の［ｉ］から［vii］の動作が順に行われる。
　［ｉ］時刻ｔ１において、第１開閉切替信号線４ｒを介して第１補正用トランジスタ１１ｐのゲート電極にＨ信号が付与されることで、第１補正用トランジスタ１１ｐがソース電極とドレイン電極との間に電流が流れ得る導通状態となる。このとき、第２トランジスタ１１ｄのゲート電極に、基準電位Ｖｒｅｆに応じた正電位が補正用容量素子１１ｉを介して付与される。
　［ii］時刻ｔ２において、第２開閉切替信号線４ｚを介して第２補正用トランジスタ１１ｚのゲート電極にＨ信号が付与されることで、第２補正用トランジスタ１１ｚがソース電極とドレイン電極との間に電流が流れ得る導通状態となる。このとき、第２トランジスタ１１ｄが、ゲート電極とドレイン電極が接続されたダイオード接続の状態となる。これにより、第２トランジスタ１１ｄにおけるゲート電極とソース電極との間の電圧（ゲート電圧ともいう）Ｖｇｓが、第２トランジスタ１１ｄの閾値電圧Ｖｔｈに至るまで、第２トランジスタ１１ｄにおいてゲート電極からドレイン電極を経てソース電極に電流が流れる。
　［iii］時刻ｔ３において、第２開閉切替信号線４ｚを介して第２補正用トランジスタ１１ｚのゲート電極にＬ信号が付与されることで、第２補正用トランジスタ１１ｚがソース電極とドレイン電極との間に電流が流れ得ない非導通状態となる。このとき、第２トランジスタ１１ｄにおけるゲート電圧Ｖｇｓが、閾値電圧Ｖｔｈに維持される。
　［iv］時刻ｔ４において、第１開閉切替信号線４ｒを介して第１補正用トランジスタ１１ｐのゲート電極にＬ信号が付与されることで、第１補正用トランジスタ１１ｐがソース電極とドレイン電極との間に電流が流れ得ない非導通状態となる。このとき、第１容量素子１１ｃによって、第２トランジスタ１１ｄにおけるゲート電圧Ｖｇｓが、閾値電圧Ｖｔｈに維持される。
　［ｖ］時刻ｔ５において、走査信号線４ｇを介して第１トランジスタ１１ｇのゲート電極にＨ信号が付与されることで、走査信号線４ｇがソース電極とドレイン電極との間に電流が流れ得る導通状態となる。このとき、画像信号線４ｓから第１トランジスタ１１ｇおよび補正用容量素子１１ｉを介して、画像信号の電位Ｖｓｉｇに応じた電位が、第２トランジスタ１１ｄのゲート電極に付与される。これにより、例えば、第２トランジスタ１１ｄのゲート電圧Ｖｇｓが、Ｖｇｓ＝Ｖｔｈ＋（Ｖｓｉｇ－Ｖｒｅｆ）の関係を満たす電圧となるように、画像信号の電位の入力（書き換え）が行われる。その結果、画像信号の電位に応じた第２トランジスタ１１ｄのゲート電圧Ｖｇｓが、第１副画素回路１ごとに異なる第２トランジスタ１１ｄの閾値電圧Ｖｔｈに応じて補償された値となる。ここでは、例えば、第２トランジスタ１１ｄのゲート電圧Ｖｇｓのうちの電圧（Ｖｓｉｇ－Ｖｒｅｆ）が、第２トランジスタ１１ｄのドレイン電極とソース電極との間を流れる電流（ドレイン電流ともいう）Ｉｄの大きさを制御する。
　［vi］時刻ｔ６において、走査信号線４ｇを介して第１トランジスタ１１ｇのゲート電極にＬ信号が付与されることで、第１トランジスタ１１ｇがソース電極とドレイン電極との間に電流が流れ得ない非導通状態となる。これにより、第２トランジスタ１１ｄに対する画像信号の電位の入力（書き換え）が終了する。
　［vii］時刻ｔ７において、発光制御信号線４ｅを介して第３トランジスタ１１ｅのゲート電極にＨ信号が付与されることで、第３トランジスタ１１ｅがソース電極とドレイン電極との間に電流が流れ得る導通状態となる。これにより、第１電源線Ｌｖｄから第２電源線Ｌｖｓに向けて、第２トランジスタ１１ｄのゲート電圧Ｖｇｓ（実質的には、電圧（Ｖｓｉｇ－Ｖｒｅｆ））に応じた電流（駆動電流）が流れ、第１発光部１２が発光する。このとき、第４トランジスタ１３ａおよび第５トランジスタ１３ｂにおける導通状態および非導通状態に応じて、第１発光部１２における第１発光素子１２ａおよび第２発光素子１２ｂのうちの少なくとも一方が発光する。
　＜＜発光制御部の第３変形例＞＞
　例えば、上記第１実施形態、上記第２実施形態、上記第５実施形態および上記第６実施形態の第１例において、第１副画素回路１の第１発光制御部１１は、冗長に設けられ且つ並列に接続された第１発光素子１２ａおよび第２発光素子１２ｂに対応するように、各素子が適宜冗長に設けられた２つの素子に変更された回路の構成を有していてもよい。例えば、第１発光制御部１１は、２つの第３トランジスタ１１ｅを有していてもよいし、２つの第３トランジスタ１１ｅと２つの第２トランジスタ１１ｄとを有していてもよいし、２つの第３トランジスタ１１ｅと２つの第２トランジスタ１１ｄと２つの第１容量素子１１ｃとを有していてもよい。また、例えば、上記第１実施形態および上記第２実施形態において、第２副画素回路２の第２発光制御部２１は、冗長に設けられ且つ並列に接続された第３発光素子２２ａおよび第４発光素子２２ｂに対応するように、各素子が適宜冗長に設けられた２つの素子に変更された回路の構成を有していてもよい。例えば、第２発光制御部２１は、２つの第８トランジスタ２１ｅを有していてもよいし、２つの第８トランジスタ２１ｅと２つの第７トランジスタ２１ｄとを有していてもよいし、２つの第８トランジスタ２１ｅと２つの第７トランジスタ２１ｄと２つの第２容量素子２１ｃとを有していてもよい。ここでは、例えば、第１副画素回路１の第１発光制御部１１および第２副画素回路２の第２発光制御部２１のそれぞれは、同様な態様で各素子が冗長に設けられた２つの素子に変更された回路の構成を有することができる。このため、第１副画素回路１の第１発光制御部１１が、各素子が冗長に設けられた２つの素子に変更された回路の構成を有する具体例を挙げて説明する。
　図３２は、冗長に設けられた２つの第３トランジスタ１１ｅを有する第１副画素回路１の一例を示す回路図である。図３２で示されるように、２つの第３トランジスタ１１ｅは、第３Ａトランジスタ１１ｅａおよび第３Ｂトランジスタ１１ｅｂを含む。ここでは、例えば、第２トランジスタ１１ｄと第１カソード電位入力線１ｓｌとの間において、直列に接続された第３Ａトランジスタ１１ｅａ、第４トランジスタ１３ａおよび第１発光素子１２ａと、直列に接続された第３Ｂトランジスタ１１ｅｂ、第５トランジスタ１３ｂおよび第２発光素子１２ｂと、が並列に接続されている。図３２の例では、第３Ａトランジスタ１１ｅａおよび第４トランジスタ１３ａにＰチャネルトランジスタが適用されており、第２トランジスタ１１ｄのドレイン電極に第３Ａトランジスタ１１ｅａのソース電極が接続し、第３Ａトランジスタ１１ｅａのドレイン電極に第４トランジスタ１３ａのソース電極が接続し、第４トランジスタ１３ａのドレイン電極に第１発光素子１２ａの正電極が接続し、第１発光素子１２ａの負電極が第１カソード電位入力線１ｓｌに接続している。また、図３２の例では、第３Ｂトランジスタ１１ｅｂおよび第５トランジスタ１３ｂにＰチャネルトランジスタが適用されており、第２トランジスタ１１ｄのドレイン電極に第３Ｂトランジスタ１１ｅｂのソース電極が接続し、第３Ｂトランジスタ１１ｅｂのドレイン電極に第５トランジスタ１３ｂのソース電極が接続し、第５トランジスタ１３ｂのドレイン電極に第２発光素子１２ｂの正電極が接続し、第２発光素子１２ｂの負電極が第１カソード電位入力線１ｓｌに接続している。ここで、例えば、第３Ａトランジスタ１１ｅａ、第４トランジスタ１３ａおよび第１発光素子１２ａは、任意の順番で直列に接続していてもよいし、第３Ｂトランジスタ１１ｅｂ、第５トランジスタ１３ｂおよび第２発光素子１２ｂは任意の順番で直列に接続していてもよい。第３Ａトランジスタ１１ｅａのゲート電極および第３Ｂトランジスタ１１ｅｂのゲート電極は、例えば、ともに発光制御信号線４ｅに接続している。
　図３３は、冗長に設けられた２つの第２トランジスタ１１ｄおよび２つの第３トランジスタ１１ｅを有する第１副画素回路１の一例を示す回路図である。図３３で示されるように、２つの第２トランジスタ１１ｄは、第２Ａトランジスタ１１ｄａおよび第２Ｂトランジスタ１１ｄｂを含む。２つの第３トランジスタ１１ｅは、第３Ａトランジスタ１１ｅａおよび第３Ｂトランジスタ１１ｅｂを含む。ここでは、例えば、第１アノード電位入力線１ｄｌと第１カソード電位入力線１ｓｌとの間において、直列に接続された第２Ａトランジスタ１１ｄａ、第３Ａトランジスタ１１ｅａ、第４トランジスタ１３ａおよび第１発光素子１２ａと、直列に接続された第２Ｂトランジスタ１１ｄｂ、第３Ｂトランジスタ１１ｅｂ、第５トランジスタ１３ｂおよび第２発光素子１２ｂと、が並列に接続されている。図３３の例では、第２Ａトランジスタ１１ｄａ、第３Ａトランジスタ１１ｅａおよび第４トランジスタ１３ａにＰチャネルトランジスタが適用されており、第１アノード電位入力線１ｄｌに第２Ａトランジスタ１１ｄａのソース電極が接続し、第２Ａトランジスタ１１ｄａのドレイン電極に第３Ａトランジスタ１１ｅａのソース電極が接続し、第３Ａトランジスタ１１ｅａのドレイン電極に第４トランジスタ１３ａのソース電極が接続し、第４トランジスタ１３ａのドレイン電極に第１発光素子１２ａの正電極が接続し、第１発光素子１２ａの負電極が第１カソード電位入力線１ｓｌに接続している。また、図３３の例では、第２Ｂトランジスタ１１ｄｂ、第３Ｂトランジスタ１１ｅｂおよび第５トランジスタ１３ｂにＰチャネルトランジスタが適用されており、第１アノード電位入力線１ｄｌに第２Ｂトランジスタ１１ｄｂのソース電極が接続し、第２Ｂトランジスタ１１ｄｂのドレイン電極に第３Ｂトランジスタ１１ｅｂのソース電極が接続し、第３Ｂトランジスタ１１ｅｂのドレイン電極に第５トランジスタ１３ｂのソース電極が接続し、第５トランジスタ１３ｂのドレイン電極に第２発光素子１２ｂの正電極が接続し、第２発光素子１２ｂの負電極が第１カソード電位入力線１ｓｌに接続している。ここで、例えば、第２Ａトランジスタ１１ｄａ、第３Ａトランジスタ１１ｅａ、第４トランジスタ１３ａおよび第１発光素子１２ａは、任意の順番で直列に接続していてもよいし、第２Ｂトランジスタ１１ｄｂ、第３Ｂトランジスタ１１ｅｂ、第５トランジスタ１３ｂおよび第２発光素子１２ｂは任意の順番で直列に接続していてもよい。第１容量素子１１ｃは、例えば、第２Ａトランジスタ１１ｄａのゲート電極とソース電極とを接続しているとともに第２Ｂトランジスタ１１ｄｂのゲート電極とソース電極とを接続している接続線上に位置している。第２Ａトランジスタ１１ｄａのゲート電極および第２Ｂトランジスタ１１ｄｂのゲート電極は、例えば、ともに第１トランジスタ１１ｇのドレイン電極に接続している。第３Ａトランジスタ１１ｅａのゲート電極および第３Ｂトランジスタ１１ｅｂのゲート電極は、例えば、ともに発光制御信号線４ｅに接続されている。
　図３４は、冗長に設けられた２つの第１容量素子１１ｃ、２つの第２トランジスタ１１ｄおよび２つの第３トランジスタ１１ｅを有する第１副画素回路１の一例を示す回路図である。図３４の第１副画素回路１は、図３３の第１副画素回路１の構成をベースとして、第１容量素子１１ｃが、冗長に設けられた２つの第１容量素子１１ｃに変更された構成を有する。図３４で示されるように、２つの第１容量素子１１ｃは、第１Ａ容量素子１１ｃａおよび第１Ｂ容量素子１１ｃｂを含む。第１Ａ容量素子１１ｃａは、例えば、第２Ａトランジスタ１１ｄａのゲート電極とソース電極とを接続している接続線上に位置している。第１Ｂ容量素子１１ｃｂは、例えば、第２Ｂトランジスタ１１ｄｂのゲート電極とソース電極とを接続している接続線上に位置している。ここでは、例えば、第２Ａトランジスタ１１ｄａ、第３Ａトランジスタ１１ｅａ、第４トランジスタ１３ａおよび第１発光素子１２ａは、任意の順番で直列に接続していてもよいし、第２Ｂトランジスタ１１ｄｂ、第３Ｂトランジスタ１１ｅｂ、第５トランジスタ１３ｂおよび第２発光素子１２ｂは任意の順番で直列に接続していてもよい。図３５は、第１発光制御部１１を介して第１設定部１３と第１発光部１２とが接続された第１副画素回路１の一例を示す回路図である。図３５の例では、第１設定部１３の第４トランジスタ１３ａと第１発光部１２の第１発光素子１２ａとが、第１発光制御部１１の第２Ａトランジスタ１１ｄａおよび第３Ａトランジスタ１１ｅａを介して接続している。また、図３５の例では、第１設定部１３の第５トランジスタ１３ｂと第１発光部１２の第２発光素子１２ｂとが、第１発光制御部１１の第２Ｂトランジスタ１１ｄｂおよび第３Ｂトランジスタ１１ｅｂを介して接続している。
　上記各実施形態において、例えば、図３６で示されるように、複数の表示装置１００がタイル状に並べられた１つのディスプレイ（タイリングディスプレイ、マルチディスプレイともいう）７００を構成していてもよい。図３６は、タイリングディスプレイ７００の一例を模式的に示す正面図である。図３６の例では、タイリングディスプレイ７００は、ＸＺ平面に沿ってマトリックス状に並べられた複数の表示装置１００を有する。複数の表示装置１００のそれぞれは、例えば、平板状である。
　すなわち、複合型表示装置としてのマルチディスプレイ７００は、複数の表示装置１００を備えている。換言すれば、複合型表示装置は、複数の表示装置１００が複合された一体的な表示装置の形態を有する。これらの複数の表示装置１００は、基板２０の側面Ｆ３同士が互いに近接または接していることによって、複合型表示面を構成している。複合型表示面は、複数の表示面（第１面Ｆ１）が複合された一体的な表示面の形態を有する。基板２０の側面Ｆ３同士は接着剤を介して接着されていてもよい。また、複合型表示装置としてのマルチディスプレイ７００は、ベース基板上に複数の表示装置１００が位置し、ベース基板に対して複数の表示装置１００が固定されていることで、基板２０の側面Ｆ３同士が互いに近接または接している構成を有していてもよい。この構成が採用された場合、基板２０の側面Ｆ３同士は接着されていなくてもよい。複数の表示装置１００は、ベース基板上に、ネジ止め、枠状部への嵌合、もしくは接着などの固定手段によって固定されてもよい。複合型表示面は、全体として平面、球面などの曲面、または複雑な立体的な面（複雑立体面ともいう）などを構成していてもよい。
　上記各実施形態において、例えば、画素回路１０は、少なくとも第１副画素回路１と第２副画素回路２とを有していればよい。画素回路１０は、例えば、第１副画素回路１および第２副画素回路２に加えて、第１副画素回路１と同様な構成を有する他の１つ以上の副画素回路を有していてもよい。この場合には、例えば、第１副画素回路１および他の１つ以上の副画素回路のそれぞれにおける第１スイッチとしての第４トランジスタ１３ａのゲート電極が共通の設定制御信号線（例えば、第１設定制御信号線ＳＬ１など）に接続していてもよいし、第１副画素回路１および他の１つ以上の副画素回路のそれぞれにおける第２スイッチとしての第５トランジスタ１３ｂのゲート電極が共通の設定制御信号線（例えば、第２設定制御信号線ＳＬ２など）に接続していてもよい。ここで、上記第７実施形態においては、例えば、第１副画素回路１および他の１つ以上の副画素回路のそれぞれにおける第１接続選択スイッチとしての第１１トランジスタ１３ｃのゲート電極が共通の設定制御信号線（例えば、第５設定制御信号線ＳＬ５など）に接続していてもよい。また、画素回路１０は、例えば、第１副画素回路１および第２副画素回路２に加えて、第２副画素回路２と同様な構成を有する他の１つ以上の副画素回路を有していてもよい。この場合には、例えば、第２副画素回路２および他の１つ以上の副画素回路のそれぞれにおける第３スイッチとしての第９トランジスタ２３ａのゲート電極が共通の設定制御信号線（例えば、第３設定制御信号線ＳＬ３など）に接続していてもよいし、第２副画素回路２および他の１つ以上の副画素回路のそれぞれにおける第４スイッチとしての第１０トランジスタ２３ｂのゲート電極が共通の設定制御信号線（例えば、第４設定制御信号線ＳＬ４など）に接続していてもよい。ここで、上記第７実施形態においては、例えば、第２副画素回路２および他の１つ以上の副画素回路のそれぞれにおける第２接続選択スイッチとしての第１２トランジスタ２３ｃのゲート電極が共通の設定制御信号線（例えば、第６設定制御信号線ＳＬ６など）に接続していてもよい。
　上記各実施形態において、例えば、設定制御部５は、駆動部３０の一部の機能とされてもよい。この場合には、例えば、駆動部３０が、第１設定制御信号線ＳＬ１、第２設定制御信号線ＳＬ２、第３設定制御信号線ＳＬ３および第４設定制御信号線ＳＬ４などの信号線を介して、各画素回路１０の第１設定部１３および第２設定部２３に、第１設定制御信号Ｓｅ１、第２設定制御信号Ｓｅ２、第３設定制御信号Ｓｅ３および第４設定制御信号Ｓｅ４などの設定制御信号を出力してもよい。このような構成が採用されれば、例えば、駆動部３０によって、全ての画素回路１０について一括で設定モードが通常設定モードから不良対処設定モードに変更されるような態様が実現され得る。ここで、上記第７実施形態においては、例えば、駆動部３０が、第５設定制御信号線ＳＬ５および第６設定制御信号線ＳＬ６などの信号線を介して、各画素回路１０の第１設定部１３および第２設定部２３に、第５設定制御信号Ｓｅ５および第６設定制御信号Ｓｅ６などの設定制御信号を出力してもよい。
　上記各実施形態において、例えば、表示装置１００および表示パネル１００ｐにおける複数の画素回路１０のうちの全ての画素回路１０もしくは一部の画素回路１０が、通常設定モードを有していてもよいし、通常設定モードに加えて不良対処設定モードを有していてもよい。
　上記各実施形態および各種変形例をそれぞれ構成する全部または一部を、適宜、矛盾しない範囲で組み合わせ可能であることは、言うまでもない。
　１　第１副画素回路
　１０　画素回路
　１００　表示装置
　１００ｐ　表示パネル
　１１　第１発光制御部
　１１ｃ　第１容量素子
　１１ｄ　第２トランジスタ
　１１ｅ　第３トランジスタ
　１１ｇ　第１トランジスタ
　１２　第１発光部
　１２ａ　第１発光素子
　１２ｂ　第２発光素子
　１３　第１設定部
　１３ａ　第４トランジスタ
　１３ｂ　第５トランジスタ
　２　第２副画素回路
　２１　第２発光制御部
　２１ｃ　第２容量素子
　２１ｄ　第７トランジスタ
　２１ｅ　第８トランジスタ
　２１ｇ　第６トランジスタ
　２２　第２発光部
　２２ａ　第３発光素子
　２２ｂ　第４発光素子
　２３　第２設定部
　２３ａ　第９トランジスタ
　２３ｂ　第１０トランジスタ
　３　第３副画素回路
　３０　駆動部
　５　設定制御部
　７００　マルチディスプレイ（タイリングディスプレイ、複合型表示装置）
　Ｆ１　表示面（第１面）
　Ｆ２　反表示面（第２面）
　Ｆ３　側面
　Ｓｅ１　第１設定制御信号
　Ｓｅ２　第２設定制御信号
　Ｓｅ３　第３設定制御信号
　Ｓｅ４　第４設定制御信号

Claims (17)

  1. 　第１発光素子と、第２発光素子と、前記第１発光素子および前記第２発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する第１設定部と、を有する第１副画素回路と、
    　第３発光素子と、第４発光素子と、前記第３発光素子および前記第４発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する第２設定部と、を有する第２副画素回路と、を備え、
    　前記第１発光素子と前記第２発光素子との接続形態と、前記第３発光素子と前記第４発光素子との接続形態と、について、直列接続と並列接続との間で異ならせた接続形態の相違状態を接続形態相違状態とし、
    　前記第１設定部による前記第１発光素子および前記第２発光素子の発光状態の設定態様と、前記第２設定部による前記第３発光素子および前記第４発光素子の発光状態の設定態様と、について、両方の発光素子を発光可能状態とする第１発光設定と一方の発光素子を選択的に発光可能状態とする第２発光設定との間で異ならせた発光数設定の相違状態を発光数相違状態としたとき、
    　前記第１副画素回路および前記第２副画素回路は、前記接続形態相違状態および前記発光数相違状態のうちの少なくとも一方の相違状態とされている、画素回路。
  2. 　請求項１に記載の画素回路であって、
    　前記第１発光素子および前記第２発光素子のそれぞれは、第１色の光を発し、
    　前記第３発光素子および前記第４発光素子のそれぞれは、前記第１色とは異なる第２色の光を発する、画素回路。
  3. 　請求項１または請求項２に記載の画素回路であって、
    　前記第１発光素子と前記第２発光素子とは、並列に接続しており、
    　前記第１設定部は、前記第１発光素子に直列に接続した第１スイッチと、前記第２発光素子に直列に接続した第２スイッチと、を含み、前記第１スイッチおよび前記第２スイッチの両方を導通状態にすることで、前記第１発光素子および前記第２発光素子の両方を発光可能状態に設定し、
    　前記第３発光素子と前記第４発光素子とは、並列に接続しており、
    　前記第２設定部は、前記第３発光素子に直列に接続した第３スイッチと、前記第４発光素子に直列に接続した第４スイッチと、を含み、前記第３スイッチおよび前記第４スイッチのうちの何れか一方を選択的に導通状態にすることで、前記第３発光素子および前記第４発光素子のうちの何れか一方を選択的に発光可能状態に設定する、画素回路。
  4. 　請求項３に記載の画素回路であって、
    　前記第３スイッチが第１導電型のトランジスタを含み且つ前記第４スイッチが前記第１導電型とは逆の第２導電型のトランジスタを含むか、あるいは前記第３スイッチが前記第２導電型のトランジスタを含み且つ前記第４スイッチが前記第１導電型のトランジスタを含む、画素回路。
  5. 　請求項１または請求項２に記載の画素回路であって、
    　前記第１発光素子と前記第２発光素子とは、直列に接続しており、
    　前記第１設定部は、前記第１発光素子に並列に接続した第１スイッチと、前記第２発光素子に並列に接続した第２スイッチと、を含み、前記第１スイッチおよび前記第２スイッチのうちの何れか一方を選択的に非導通状態にすることで、前記第１発光素子および前記第２発光素子のうちの何れか一方を選択的に発光可能状態に設定し、
    　前記第３発光素子と前記第４発光素子とは、直列に接続しており、
    　前記第２設定部は、前記第３発光素子に並列に接続した第３スイッチと、前記第４発光素子に並列に接続した第４スイッチと、を含み、前記第３スイッチおよび前記第４スイッチの両方を非導通状態にすることで、前記第３発光素子および前記第４発光素子の両方を発光可能状態に設定する、画素回路。
  6. 　請求項５に記載の画素回路であって、
    　前記第１スイッチが第１導電型のトランジスタを含み且つ前記第２スイッチが前記第１導電型とは逆の第２導電型のトランジスタを含むか、あるいは前記第１スイッチが前記第２導電型のトランジスタを含み且つ前記第２スイッチが前記第１導電型のトランジスタを含む、画素回路。
  7. 　請求項１または請求項２に記載の画素回路であって、
    　前記第１発光素子と前記第２発光素子とは、並列に接続しており、
    　前記第１設定部は、前記第１発光素子に直列に接続した第１スイッチと、前記第２発光素子に直列に接続した第２スイッチと、を含み、前記第１スイッチおよび前記第２スイッチの両方を導通状態にすることで、前記第１発光素子および前記第２発光素子の両方を発光可能状態に設定し、
    　前記第３発光素子と前記第４発光素子とは、直列に接続しており、
    　前記第２設定部は、前記第３発光素子に並列に接続した第３スイッチと、前記第４発光素子に並列に接続した第４スイッチと、を含み、前記第３スイッチおよび前記第４スイッチの両方を非導通状態にすることで、前記第３発光素子および前記第４発光素子の両方を発光可能状態に設定する、画素回路。
  8. 　請求項３、請求項４および請求項７の何れか１つの請求項に記載の画素回路であって、
    　前記第１設定部は、前記第１スイッチおよび前記第２スイッチのうちの何れか一方を選択的に非導通状態にすることで、前記第１発光素子および前記第２発光素子のうちの一方を選択的に非発光状態に設定する、画素回路。
  9. 　請求項５から請求項７の何れか１つの請求項に記載の画素回路であって、
    　前記第２設定部は、前記第３スイッチおよび前記第４スイッチのうちの何れか一方のスイッチを選択的に導通状態にすることで、前記第３発光素子および前記第４発光素子のうちの一方を選択的に非発光状態に設定する、画素回路。
  10. 　請求項１から請求項９の何れか１つの請求項に記載の画素回路であって、
    　前記第１設定部および前記第２設定部に対して設定制御信号を出力する設定制御部、を備え、
    　前記第１設定部は、前記設定制御信号に応じて、前記第１発光素子および前記第２発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定し、
    　前記第２設定部は、前記設定制御信号に応じて、前記第３発光素子および前記第４発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する、画素回路。
  11. 　請求項１または請求項２に記載の画素回路であって、
    　前記第１発光素子と前記第２発光素子とは、直列接続および並列接続のうちのいずれか一方の接続形態に選択的に設定可能に接続されており、
    　前記第３発光素子と前記第４発光素子とは、直列接続および並列接続のうちのいずれか一方の接続形態に選択的に設定可能に接続されている、画素回路。
  12. 　請求項１から請求項９および請求項１１の何れか１つの請求項に記載の画素回路を複数備える表示パネルであって、
    　複数の前記画素回路のそれぞれにおける前記第１設定部および前記第２設定部に対して設定制御信号を出力する設定制御部を備え、
    　前記第１設定部は、前記設定制御信号に応じて、前記第１発光素子および前記第２発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定し、
    　前記第２設定部は、前記設定制御信号に応じて、前記第３発光素子および前記第４発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する、表示パネル。
  13. 　請求項１０に記載の画素回路を複数備える表示パネルであって、複数の前記画素回路は、それぞれ前記設定制御部を含む、表示パネル。
  14. 　請求項１２または請求項１３に記載の表示パネルと、
    　複数の前記画素回路に電気的に接続している駆動部と、を備えている、表示装置。
  15. 　請求項１から請求項９および請求項１１の何れか１つの請求項に記載の画素回路を複数備える表示装置であって、
    　複数の前記画素回路に電気的に接続している駆動部を備え、
    　該駆動部は、複数の前記画素回路のそれぞれにおける前記第１設定部および前記第２設定部に対して設定制御信号を出力し、
    　複数の前記画素回路のそれぞれにおいて、前記第１設定部は、前記設定制御信号に応じて、前記第１発光素子および前記第２発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定し、前記第２設定部は、前記設定制御信号に応じて、前記第３発光素子および前記第４発光素子のそれぞれを発光可能状態および非発光状態のうちの何れか一方の状態に選択的に設定する、表示装置。
  16. 　請求項１４または請求項１５に記載の表示装置であって、
    　表示面と、前記表示面とは反対側の反表示面と、前記表示面と前記反表示面とを繋ぐ側面と、を有する基板を備え、
    　複数の前記画素回路は、前記基板の前記表示面の側に位置しており、
    　前記駆動部は、前記基板の前記反表示面の側に位置している、表示装置。
  17. 　請求項１６に記載の表示装置を複数備えた複合型表示装置であって、
    　複数の前記表示装置は、前記基板の前記側面同士が互いに近接または接していることによって、複合型表示面を構成している、複合型表示装置。
PCT/JP2022/019649 2021-05-26 2022-05-09 画素回路、表示パネル、表示装置および複合型表示装置 WO2022249869A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2023523392A JPWO2022249869A1 (ja) 2021-05-26 2022-05-09
CN202280035126.5A CN117321672A (zh) 2021-05-26 2022-05-09 像素电路、显示面板、显示装置以及复合型显示装置
US18/563,360 US20240221665A1 (en) 2021-05-26 2022-05-09 Pixel circuit, display panel, display device, and composite display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021088712 2021-05-26
JP2021-088712 2021-05-26

Publications (1)

Publication Number Publication Date
WO2022249869A1 true WO2022249869A1 (ja) 2022-12-01

Family

ID=84229954

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/019649 WO2022249869A1 (ja) 2021-05-26 2022-05-09 画素回路、表示パネル、表示装置および複合型表示装置

Country Status (4)

Country Link
US (1) US20240221665A1 (ja)
JP (1) JPWO2022249869A1 (ja)
CN (1) CN117321672A (ja)
WO (1) WO2022249869A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63155191U (ja) * 1987-03-31 1988-10-12
JP2007041580A (ja) * 2005-07-04 2007-02-15 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法
US20080068298A1 (en) * 2006-09-18 2008-03-20 Vastview Technology Inc. System and method for constant power LED driving and a redundancy dircuit thereof
WO2017189578A2 (en) * 2016-04-26 2017-11-02 Oculus Vr, Llc A display with redundant light emitting devices
US20180247586A1 (en) * 2015-09-25 2018-08-30 Apple Inc. Hybrid micro-driver architectures having time multiplexing for driving displays
WO2020166774A1 (ko) * 2019-02-11 2020-08-20 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
WO2020202766A1 (ja) * 2019-03-29 2020-10-08 京セラ株式会社 表示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101267286B1 (ko) * 2005-07-04 2013-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그것의 구동방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63155191U (ja) * 1987-03-31 1988-10-12
JP2007041580A (ja) * 2005-07-04 2007-02-15 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法
US20080068298A1 (en) * 2006-09-18 2008-03-20 Vastview Technology Inc. System and method for constant power LED driving and a redundancy dircuit thereof
US20180247586A1 (en) * 2015-09-25 2018-08-30 Apple Inc. Hybrid micro-driver architectures having time multiplexing for driving displays
WO2017189578A2 (en) * 2016-04-26 2017-11-02 Oculus Vr, Llc A display with redundant light emitting devices
WO2020166774A1 (ko) * 2019-02-11 2020-08-20 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
WO2020202766A1 (ja) * 2019-03-29 2020-10-08 京セラ株式会社 表示装置

Also Published As

Publication number Publication date
JPWO2022249869A1 (ja) 2022-12-01
US20240221665A1 (en) 2024-07-04
CN117321672A (zh) 2023-12-29

Similar Documents

Publication Publication Date Title
KR102010353B1 (ko) 리던던트 발광 장치를 가지는 디스플레이
JP6343424B2 (ja) 有機発光表示装置
KR101399159B1 (ko) 유기발광 표시장치
TW201503084A (zh) 有機發光顯示裝置之像素
US20140240521A1 (en) Organic light emitting display panel
TW200830263A (en) Electro-optical device and electronic apparatus
KR102713410B1 (ko) 표시 장치 및 표시 장치 구동 방법
KR102640572B1 (ko) 유기 발광 표시 장치
KR20040098511A (ko) 화상 표시 장치
KR20210099973A (ko) 공통 led 구동 회로를 포함하는 발광 소자 기반 디스플레이 패널 및 발광 소자 디스플레이 장치
US20190035326A1 (en) Display Unit, Pixel Circuit And Driving Method And Display Panel Thereof
JP2005148750A (ja) 表示装置のピクセル回路，表示装置，及びその駆動方法
TWI716120B (zh) 畫素電路與顯示面板
KR20210115105A (ko) 화소 및 이를 포함하는 표시 장치
TWI731462B (zh) 畫素電路、畫素結構與相關的畫素矩陣
US9786219B2 (en) Organic light emitting display and method for aging the same
US20050225251A1 (en) Active matrix OLED pixel structure and a driving method thereof
WO2022249869A1 (ja) 画素回路、表示パネル、表示装置および複合型表示装置
WO2021062785A1 (zh) 子像素电路、主动式电激发光显示器及其驱动方法
US20060119543A1 (en) Emissive circuit capable of saving power
CN115731857A (zh) 显示面板和包含该显示面板的显示装置
CN115148157A (zh) 显示装置
CN109686315B (zh) 一种goa电路及显示面板
WO2023026919A1 (ja) 画素回路、表示パネルおよび表示装置
KR102601828B1 (ko) 유기 발광 표시 장치 및 그 동작 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22811142

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023523392

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 202280035126.5

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 18563360

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22811142

Country of ref document: EP

Kind code of ref document: A1