WO2022239681A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
WO2022239681A1
WO2022239681A1 PCT/JP2022/019374 JP2022019374W WO2022239681A1 WO 2022239681 A1 WO2022239681 A1 WO 2022239681A1 JP 2022019374 W JP2022019374 W JP 2022019374W WO 2022239681 A1 WO2022239681 A1 WO 2022239681A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
wiring
supply voltage
embedded
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2022/019374
Other languages
English (en)
French (fr)
Inventor
雅庸 廣瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Priority to CN202280033904.7A priority Critical patent/CN117322152A/zh
Publication of WO2022239681A1 publication Critical patent/WO2022239681A1/ja
Priority to US18/506,989 priority patent/US20240081035A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes

Definitions

  • the present disclosure relates to a semiconductor memory device with memory cells.
  • power supply wiring is provided in a buried interconnect layer instead of conventional power supply wiring provided in a metal wiring layer formed above a transistor. It has been proposed to use a power supply wiring (BPR: Buried Power Rail).
  • the power supply wiring of the SRAM cell is composed of the embedded power supply wiring.
  • power is supplied to each transistor of an SRAM cell via embedded wiring.
  • Co, Ru, W, Mo, etc. are being considered as metals to be used for embedded power wiring in memory cells. These metals have a higher resistance than materials such as Cu used in conventional metal wiring layers provided above transistors. When the resistance value of the power supply wiring increases, problems such as deterioration in performance, reliability, and yield of the semiconductor memory device occur due to power supply voltage drop and the like.
  • the area of the semiconductor memory device will increase.
  • the embedded power wiring is embedded in the substrate, it cannot be formed in the region where the source, drain and channel of the transistor exist. Therefore, an increase in the wiring width of the embedded power supply wiring leads to an increase in the area of the semiconductor memory device. It is also conceivable to reduce the resistance value by increasing the wiring thickness of the embedded power supply wiring, but there is a limit to increasing the wiring thickness.
  • An object of the present disclosure is to suppress an increase in the resistance value of the power supply wiring while using an embedded power supply wiring as the power supply wiring in a semiconductor memory device having memory cells.
  • the first and second memory sub-arrays arranged side by side in the first direction are arranged between the first and second memory arrays, and are perpendicular to the first direction in plan view. and a plurality of well tap cells arranged side by side in a second direction, and the first and second memory sub-arrays are formed of a plurality of memory cells arranged in an array and an embedded wiring layer, respectively.
  • a first embedded power supply wiring extending in the first direction and supplying a first power supply voltage, the well tap cell being formed in the embedded wiring layer and extending in the first direction; and is electrically connected to the first embedded power supply wiring and formed in a second embedded power supply wiring for supplying the first power supply voltage and in a wiring layer above the embedded wiring layer.
  • a first wiring extending in two directions and electrically connected to the second embedded power supply wiring for supplying the first power supply voltage; Supply power voltage.
  • the first wiring for supplying the first power supply voltage is formed in the wiring layer above the embedded wiring layer of the well tap cell.
  • the first wiring is electrically connected to the first embedded wiring formed in the embedded wiring layer of the memory cell via the second embedded power supply wiring formed in the embedded wiring layer of the well tap cell.
  • the present disclosure in a semiconductor memory device having memory cells, it is possible to suppress an increase in the resistance value of the power supply wiring while using the embedded power supply wiring as the power supply wiring.
  • FIG. 4 is an example of a layout structure of circuit blocks included in the semiconductor memory device according to the present embodiment
  • FIG. 2 is a circuit diagram showing the configuration of a memory cell C1
  • FIG. 4 is a plan view showing an example of the layout structure of the memory cell C1, where (a) is the upper part of the cell and (b) is the lower part of the cell
  • FIG. 4 is a cross-sectional view showing an example of the layout structure of the memory cell C1
  • FIG. 4 is a cross-sectional view showing an example of the layout structure of the memory cell C1
  • FIG. 4 is a plan view showing an example of the layout structure of a well tap cell C2
  • FIG. 4 is a plan view showing an example of the layout structure of a well tap cell C2
  • FIG. 4 is a plan view showing an example of the layout structure of a well tap cell C2;
  • FIG. 10 is a plan view showing an example of the layout structure of the BPR tap cell C3, where (a) is the lower part of the cell and (b) is the upper part of the cell; Another example of a circuit block layout structure.
  • FIG. 10 is a plan view showing an example of the layout structure of the memory cell C4, where (a) is the upper part of the cell and (b) is the lower part of the cell;
  • FIG. 4 is a plan view showing an example of the layout structure of a well tap cell C5;
  • FIG. 4 is a plan view showing an example of the layout structure of a well tap cell C5;
  • FIG. 10 is a plan view showing an example of the layout structure of a well tap cell C5;
  • FIG. 11 is a plan view showing another example of the layout structure of the BPR tap cell C6, where (a) is the cell bottom and (b) is the cell top.
  • FIG. 4 is a plan view showing an example of the layout structure of a well tap cell C7;
  • FIG. 4 is a plan view showing an example of the layout structure of a well tap cell C7;
  • 4 is a circuit diagram showing the configuration of a memory cell C8;
  • FIG. FIG. 10 is a plan view showing an example of the layout structure of the memory cell C8, where (a) is the upper part of the cell and (b) is the lower part of the cell;
  • FIG. 10 is a plan view showing another example of the layout structure of the well tap cell C9;
  • FIG. 10 is a plan view showing another example of the layout structure of the well tap cell C9;
  • a semiconductor memory device includes a plurality of memory cells (herein, simply referred to as cells as appropriate), and at least some of the plurality of memory cells are, for example, nanosheet FETs (Field FETs). Effect Transistor).
  • a nanosheet FET is an FET that uses a thin sheet (nanosheet) through which current flows.
  • the nanosheets are made of silicon, for example.
  • a semiconductor layer portion that is formed at both ends of a nanosheet and constitutes a terminal that serves as the source or drain of the nanosheet FET is referred to as a “pad”.
  • VDD and VVSS indicate power supply voltage or the power supply itself. Further, in the following description, in plan views such as FIG. Z direction.
  • the source and drain of a transistor are appropriately referred to as a "node" of the transistor. That is, one node of a transistor refers to the source or drain of the transistor, and both nodes of the transistor refer to the source and drain of the transistor.
  • FIG. 1 is an example of a layout structure of circuit blocks included in a semiconductor memory device according to an embodiment.
  • FIG. 1 schematically shows the arrangement of each cell, the embedded power wiring in the embedded wiring layer, and the power wiring in the M2 wiring layer, and the connection relationship between the embedded power wiring and the power wiring in the M2 wiring layer. is shown.
  • the well tap cell section A2 is arranged between the upper and lower ends of the drawing of the circuit block and between the memory sub-arrays A1.
  • a plurality of memory cells C1 are arranged in each memory sub-array A1. Specifically, in each memory sub-array A1, six memory cells C1 are arranged in the X direction and eight memory cells C1 are arranged in the Y direction. In each memory sub-array A1, the memory cells C1 are alternately arranged in the X direction, with the memory cells C1 arranged in the forward direction and those arranged in the X direction reversed. In each memory sub-array A1, the memory cells C1 arranged in the Y direction are arranged alternately in the forward direction and in the Y direction.
  • well tap cells C2 are arranged side by side in the X direction. Although details will be described later, the well tap cell C2 is provided to fix the potentials of the N-well and P-type substrate of each memory cell C1.
  • the memory cell C1 arranged in the memory sub-array A1 has a power supply line 11 (12) extending in the Y direction at the boundary with the memory cell C1 adjacent in the X direction.
  • the power supply wiring 11 (12) is connected to the power supply wirings 111 (112) and 211 (212) formed in the well tap cell C2 arranged in the well tap cell section A2.
  • the power supply wirings 111 (112) and 211 (212) are respectively formed in the embedded wiring layer and connected to the wirings 171 and 271 which are formed in the M2 wiring layer and which supply the power supply voltage VSS. Since the wirings 171 and 271 can strengthen the power supply of the power supply wiring 11 (12) formed in the embedded wiring layer, it is possible to suppress an increase in the resistance value of the power supply wiring while using the embedded power supply wiring as the power supply wiring. can be done.
  • FIG. 2 is a circuit diagram showing the configuration of the memory cell C1.
  • a memory cell circuit is configured by load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 and PG2.
  • Load transistors PU1 and PU2 are P-type FETs
  • drive transistors PD1 and PD2 and access transistors PG1 and PG2 are N-type FETs.
  • the load transistor PU1 is provided between the power supply voltage VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply voltage VSS.
  • the load transistor PU1 and the drive transistor PD1 have their gates connected to the second node NB and form an inverter INV1.
  • the load transistor PU2 is provided between the power supply VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the load transistor PU2 and the drive transistor PD2 have their gates connected to the first node NA and form an inverter INV2. That is, the output of one inverter is connected to the input of the other inverter, thereby forming a latch.
  • the access transistor PG1 is provided between the bit line BL and the first node NA, and has its gate connected to the word line WL.
  • the access transistor PG2 is provided between the bit line BLB and the second node NB, and has its gate connected to the word line WL.
  • Bit lines BL and BLB form a complementary bit line pair.
  • the bit lines BL and BLB are precharged to a high level in advance and the word line WL is driven to a high level
  • the bit lines BL and BLB are precharged according to the data written to the first and second nodes NA and NB.
  • the data can be read from the memory cell.
  • the bit line BL remains at high level and the bit line BLB is discharged to low level.
  • the bit line BL is discharged to low level and the bit line BLB keeps high level.
  • the memory cell C1 has the functions of writing data to the memory cell, holding data, and reading data from the memory cell by controlling the bit lines BL, BLB and word line WL.
  • FIGS. 3 to 5 are diagrams showing an example of the layout structure of the memory cell C1, in which FIGS. 3(a) and 3(b) are plan views, FIGS. b) is a cross-sectional view in the horizontal direction in plan view.
  • FIG. 3(a) shows the upper part of the cell, which is the M1 and M2 wiring layers
  • FIG. Cell bottom is shown.
  • 4(a) is a cross section along line X1-X1'
  • FIG. 4(b) is a cross section along line X2-X2'
  • FIG. 4(c) is a cross section along line X3-X3'
  • FIG. 5(a) is cross section along line X4.
  • FIG. 5(b) is the section line X5-X5'.
  • the solid lines running vertically and horizontally in plan views such as FIG. 3 and the solid lines running vertically in cross-sectional views such as FIG. 4 indicate grids used for arranging components during design.
  • the grids are equally spaced in the X direction and equally spaced in the Y direction.
  • the grid spacing may be the same or different in the X direction and the Y direction.
  • the grid spacing may be different for each layer.
  • each component does not necessarily have to be placed on a grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable to arrange the parts on a grid.
  • power supply wirings 11 and 12 extending in the Y direction are formed across the upper and lower ends of the cell in the drawing.
  • Each of the power supply wirings 11 and 12 is a buried power supply wiring (BPR: Buried Power Rail) formed in a buried wiring layer.
  • BPR Buried Power Rail
  • the power supply wirings 11 and 12 are formed on both left and right ends of the cell in the drawing, respectively.
  • the power supply wirings 11 and 12 supply the power supply voltage VSS.
  • load transistors PU1 and PU2 are formed on the N well 1.
  • Access transistor PG 2 and drive transistor PD 2 are formed on P type substrate 2 .
  • Drive transistor PD 1 and access transistor PG 1 are formed on P type substrate 3 .
  • Nanosheets 21 to 26 extending in the X and Y directions are formed. Nanosheets 21 to 26 form channel portions of access transistor PG2, load transistor PU1, drive transistor PD1, drive transistor PD2, load transistor PU2 and access transistor PG1, respectively.
  • Gate wirings (Gates) 31 to 34 extend in the X and Z directions.
  • Gate line 31 serves as the gate of access transistor PG2.
  • Gate interconnection 32 serves as the gates of load transistor PU1 and drive transistor PD1.
  • Gate interconnection 33 serves as the gates of drive transistor PD2 and load transistor PU2.
  • Gate interconnection 34 serves as the gate of access transistor PG1.
  • Pads 40 doped with N-type impurities are located at the top of the drawing of the nanosheet 21, between the nanosheets 21 and 24, at the bottom of the drawing of the nanosheet 24, at the top of the drawing of the nanosheet 23, between the nanosheets 23 and 26, and at the bottom of the drawing of the nanosheet 26. .about.45 are formed, respectively.
  • Pads 40 and 41 form a node of access transistor PG2.
  • Pads 41 and 42 form a node of drive transistor PD2.
  • Pads 43 and 44 form a node of drive transistor PD1.
  • Pads 44 and 45 form a node of access transistor PG1.
  • Pads 46 to 49 doped with P-type impurities are formed at the upper end of the drawing of the nanosheet 22, the lower end of the drawing of the nanosheet 22, the upper end of the drawing of the nanosheet 25, and the lower end of the drawing of the nanosheet 25, respectively.
  • Pads 46 and 47 constitute the node of load transistor PU1.
  • Pads 48 and 49 constitute the node of load transistor PU2.
  • Local wiring (LI: Local Interconnect) 51 to 58 extending in the X direction are formed in the local wiring layer.
  • Local wiring 51 is connected to pad 40 .
  • Local wiring 52 is connected to pad 46 .
  • Local wiring 53 is connected to pad 43 .
  • Local wiring 54 is connected to pads 41 and 48 .
  • Local wiring 55 is connected to pads 47 and 44 .
  • Local wiring 56 is connected to pad 42 .
  • Local wiring 57 is connected to pad 49 .
  • Local wiring 58 is connected to pad 45 .
  • the local wiring 56 is connected to the power supply wiring 11 via a contact 81a (Via).
  • the local wiring 53 is connected to the power supply wiring 12 via the contact 81b.
  • the local wiring 54 is connected to the gate wiring 32 via a shared-contact 82a.
  • Local wiring 55 is connected to gate wiring 33 via shared contact 82b.
  • Gate interconnection 33, local interconnection 55 and shared contact 82b correspond to first node NA.
  • Gate interconnection 32, local interconnection 54 and shared contact 82a correspond to second node NB.
  • wirings 61 to 65 are formed in the M1 wiring layer.
  • the wirings 61 to 63 extend in the Y direction from the upper and lower ends of the drawing of the cell.
  • a wiring 61 supplies a power supply voltage VDD.
  • Wirings 62 and 63 correspond to bit lines BLB and BL, respectively.
  • the wiring 61 is connected to the local wiring 52 via a contact (Via) 83a, and is connected to the local wiring 57 via a contact 83b.
  • the wiring 62 is connected to the local wiring 51 via the contact 83c.
  • the wiring 63 is connected to the local wiring 58 via the contact 83d.
  • the wiring 64 is connected to the gate wiring 31 via a contact (Gate-contact) 84a.
  • the wiring 65 is connected to the gate wiring 34 via the contact 84b.
  • a wiring 71 is formed extending in the X direction to both the left and right ends of the cell in the drawing.
  • the wiring 71 corresponds to the word line WL.
  • the wiring 71 is connected to the wiring 64 via the contact 85a, and is connected to the wiring 65 via the contact 85b.
  • each of the nanosheets 21 to 26 consists of three sheet-like semiconductors (nanosheets). That is, each of the nanosheet FETs configured in the memory cell C1 includes three nanosheets.
  • the wiring 61 for supplying the power supply voltage VDD is formed in the M1 wiring layer
  • the power supply wirings 11 and 12 for supplying the power supply voltage VSS are formed in the embedded wiring layer
  • the M2 wiring layer is formed.
  • No wiring for supplying the power supply voltages VDD and VSS is provided in the wiring layer. Therefore, the wiring width of the wiring 71 corresponding to the word line WL can be widened. This makes it possible to improve the performance of the semiconductor memory device.
  • the power supply wirings 11 and 12 are formed in the embedded wiring layer, and the wiring for supplying the power supply voltage VSS is not provided in the M1 wiring layer. Therefore, the wiring widths of the wirings 62 and 63 (corresponding to the bit lines BLB and BL) can be widened. As a result, the speed of the semiconductor memory device can be increased.
  • FIG. 6 and 7 are diagrams showing examples of the layout structure of the well tap cell C2. Specifically, FIG. 6 shows the cell bottom and FIG. 7 shows the cell top.
  • the well tap cell C2 consists of a dummy memory cell portion C21 arranged in the upper part and the lower part of the drawing, respectively, and a well tap part C22 arranged in the center of the drawing.
  • the dummy memory cell section C21 arranged in the upper part of the drawing is reversed in the Y direction from the dummy memory cell part C21 arranged in the lower part of the drawing.
  • the dummy memory cell section C21 has substantially the same layout configuration as the memory cell C1, but the pads 40, 43, and 46 are not formed thereon compared to the memory cell C1. Also, in the M2 wiring layer, a wiring 171 for supplying the power supply voltage VSS is arranged instead of the wiring 71 corresponding to the word line WL. Therefore, each transistor configured in the dummy memory cell section C21 becomes a transistor (dummy transistors dm1 to dm6) having no logic function.
  • portions corresponding to the N well 1 and P type substrates 2 and 3 of the memory cell C1 are referred to as an N well 101 and P type substrates 102 and 103, respectively.
  • embedded power supply lines corresponding to the power supply lines 11 and 12 of the memory cell C1 are referred to as power supply lines 111 and 112, respectively.
  • the dummy memory cell section C21 is arranged adjacent to the memory cell C1 arranged at the Y-direction end of the memory sub-array A1 in the Y direction. Also, the dummy memory cell section C21 has a layout structure substantially similar to that of the memory cell C1. As a result, manufacturing variations in the memory cells C1 arranged at the Y-direction end of the memory sub-array A1 can be suppressed.
  • the wiring 171 of the M2 wiring layer with the same wiring width as the wiring 71 (word line WL) of the memory cell C1, the wiring of the M2 wiring layer of the memory cell C1 and the dummy memory cell section C21 can be arranged regularly. can be placed in
  • the wiring 171 is connected to the wiring 264 of the M1 wiring layer via the contact 185a, and is connected to the wiring 265 of the M1 wiring layer via the contact 185b.
  • the wiring 264 is connected to the power wiring 211 via a contact 283a (283b), a local wiring 251 (252), and a contact 281a (281b), which will be described later.
  • the wiring 265 is connected to the power wiring 212 via a contact 283c (283d), a local wiring 253 (254), and a contact 281c (281d) which will be described later.
  • the power wiring 211 (212) is connected to the power wiring 11 (12) of the memory cell C1 through the power wiring 111 (112). Accordingly, since the wiring 171 supplies the power supply voltage VSS to the power supply wirings 11 and 12, the power supply of the power supply wirings 11 and 12 of the memory cell C1 can be strengthened.
  • the dummy transistors on the N-well 101 are doped with P-type impurities, and the dummy transistors on the P-type substrates 102 and 103 are doped with N-type impurities.
  • power supply wirings 211 and 212 are respectively formed at the cell boundaries on the left and right ends of the drawing in the embedded wiring layer.
  • nanosheets 221 to 224 extending in the X and Y directions are formed in the well tap portion C22.
  • the well tap portion C22 has an N-well formed in the center of the drawing, and P-type substrates are formed on both left and right sides thereof.
  • a nanosheet 221 is formed on the P-type substrate 202
  • a nanosheet 222 is formed on the P-type substrate 203 .
  • Nanosheets 223 and 224 are formed on the N-well 204 .
  • Pads 241 to 244 doped with P-type impurities are formed on the top and bottom of the drawing of the nanosheet 221 and the top and bottom of the drawing of the nanosheet 222 .
  • Pads 245 to 248 doped with N-type impurities are formed on the upper and lower portions of the nanosheet 223 and the upper and lower portions of the nanosheet 224 .
  • Gate wirings 231 to 235 extending in the X and Z directions are arranged. Six gate wirings 231 are arranged at equal intervals between the gate wirings 131 (corresponding to the gate wirings 31 of the memory cell C1) of the dummy memory cell portion C21 in the upper part and the lower part of the drawing. Among the gate wirings 231, the gate wiring 231a overlaps the nanosheet 221 in plan view.
  • a gate wiring 232 is arranged adjacent to the gate wiring 132 (corresponding to the gate wiring 32 of the memory cell C1) of the dummy memory cell section C21 in the lower part of the drawing.
  • a gate wiring 233 is arranged adjacent to the gate wiring 132 of the dummy memory cell portion C21 in the upper part of the drawing.
  • the gate wires 232 and 233 are arranged four gate wires 234 aligned in the Y direction and four gate wires 235 aligned in the Y direction.
  • the gate wire 234a overlaps the nanosheets 223 and 224 in plan view.
  • the gate wiring 235a overlaps the nanosheet 222 in plan view.
  • Local wirings 251 to 256 extending in the X direction are formed in the local wiring layer.
  • Local wiring 251 is connected to pad 241 .
  • Local wiring 252 is connected to pad 242 .
  • Local wiring 253 is connected to pad 243 .
  • Local wiring 254 is connected to pad 244 .
  • Local wiring 255 is connected to pads 245 and 247 .
  • Local wiring 256 is connected to pads 246 and 248 .
  • the local wiring 251 is connected to the power supply wiring 211 via a contact 281a.
  • the local wiring 252 is connected to the power supply wiring 211 via the contact 281b.
  • the local wiring 253 is connected to the power supply wiring 212 via the contact 281c.
  • the local wiring 254 is connected to the power supply wiring 212 via the contact 281d.
  • wirings 264 and 265 extending in the Y direction are formed in the M1 wiring layer.
  • the wiring 264 is connected to the local wiring 251 via the contact 283a, and is connected to the local wiring 252 via the contact 283b.
  • the wiring 265 is connected to the local wiring 253 via the contact 283c, and is connected to the local wiring 254 via the contact 283d.
  • wirings 271 and 272 extending in the X direction are formed in the M2 wiring layer.
  • a wiring 271 is a wiring for supplying the power supply voltage VSS
  • a wiring 272 is a wiring for supplying the power supply voltage VDD.
  • the wiring 271 is connected to the wiring 264 via the contact 285a, and is connected to the wiring 265 via the contact 285b.
  • the wiring 272 is connected to the wiring 61 via the contact 285c.
  • the wiring 271 formed in the M2 wiring layer of the well tap portion C22 is embedded via the contact 285a, the wiring 264, the contact 283a (283b), the local wiring 251 (252) and the contact 281a (281b).
  • a power supply voltage VSS is supplied to the power supply wiring 211 of the wiring layer.
  • the wiring 271 supplies the power supply wiring 212 of the embedded wiring layer with the power supply voltage VSS via the contact 285b, the wiring 265, the contact 283c (283d), the local wiring 253 (254) and the contact 281c (281d).
  • the power wiring 211 (212) is connected to the power wiring 11 (12) of the memory cell C1 through the power wiring 111 (112).
  • the power supply of the embedded power supply wiring can be strengthened without widening the wiring width of the embedded power supply wiring of the memory cell C1, so an increase in the resistance value of the power supply wiring can be suppressed.
  • the wiring 271 supplies the power supply voltage VSS to the local wirings 251-254 and the pads 241-244.
  • a P-type substrate 202 is formed below the pads 241 and 242
  • a P-type substrate 203 is formed below the pads 243 and 244 .
  • Wiring 271 supplies power supply voltage VSS to P-type substrates 202 and 203 via local wirings 251-254 and pads 241-244.
  • the wiring 272 supplies the power supply voltage VDD to the local wirings 255 and 256 and the pads 245-248.
  • An N-well 204 is formed below the pads 245-248.
  • Line 271 supplies power supply voltage VDD to N well 204 via local lines 255 and 256 and pads 245-248.
  • the potentials of the N-well 1 and P-type substrates 2 and 3 of the memory cell C1 can be fixed.
  • FIG. 8 is an enlarged view of the dotted line segment of the circuit block in FIG.
  • FIG. 8 shows the layout structure of the lower part of the cell, and the wirings of the M1 and M2 wiring layers are schematically shown in the upper part and the right side of the drawing.
  • the dummy memory cell section C21 is arranged so as to be adjacent to the memory cell C1 arranged at the Y-direction end of the memory sub-array A1, manufacturing variations in the memory cell C1 can be suppressed. can.
  • the potentials of the N well 1 and the P type substrates 2 and 3 are fixed.
  • the power supply wirings 11, 12, 111, 112, 211, and 212 formed in the embedded wiring layer and the wirings 71, 171, and 271 formed in the M2 wiring layer are configured in a mesh shape in plan view. Therefore, the power supply is strengthened.
  • FIG. 9 shows another example of the layout structure of circuit blocks included in the semiconductor memory device according to this embodiment.
  • the BPR tap cell section A4 is arranged between the memory sub-arrays A3.
  • the BPR tap cell section A4 is arranged between the memory sub-arrays A3.
  • Six memory cells C1 are arranged in the X direction and four memory cells C1 are arranged in the Y direction in the memory sub-array A3.
  • the memory cells C1 are horizontally reversed in the X direction and vertically reversed in the Y direction.
  • BPR tap cells C3 are arranged side by side in the X direction.
  • FIG. 10 is a plan view showing an example of the layout structure of the BPR tap cell C3. Specifically, FIG. 10(a) shows the lower part of the cell, and FIG. 10(b) shows the upper part of the cell.
  • the BPR tap cell C3 is obtained by omitting the well tap portion C22 from the well tap cell C2 of FIGS.
  • local wires 151 and 153 are formed between the dummy memory cell portions C21.
  • the local wiring 151 is connected to the power supply wiring 111 via the contact 181a, and is connected to the wiring 264 via the contact 183a.
  • the local wiring 153 is connected to the power supply wiring 112 via the contact 181a, and is connected to the wiring 265 via the contact 183a. That is, the wiring 171 formed in the M2 wiring layer is connected to the power supply wiring 111 via the contact 185a, the wiring 264, the contact 183a, the local wiring 151 and the contact 181a. Also, the wiring 171 is connected to the power supply wiring 112 via the contact 185b, the wiring 265, the contact 183b, the local wiring 153 and the contact 181b. As a result, the power supply of the embedded power supply wiring of the memory cell C1 can be strengthened, so that an increase in the resistance value of the power supply wiring can be suppressed.
  • FIG. 11 is another example of the layout structure of circuit blocks included in the semiconductor memory device according to the embodiment.
  • a power supply wiring 13 for supplying power supply voltage VDD is formed between power supply wirings 11 (12) for supplying power supply voltage VSS in the embedded wiring layer.
  • a memory cell C4 is arranged in the memory sub-array A1 instead of the memory cell C1. Also, in the well tap cell section A2, a well tap cell C5 is arranged instead of the well tap cell C2.
  • the wiring 272 for supplying the power supply voltage VDD of the M2 wiring layer is connected to the power supply wiring 13 . Since the wiring 272 can strengthen the power supply of the power supply wiring 13, it is possible to suppress an increase in the resistance value of the power supply wiring while using the embedded power supply wiring as the power supply wiring.
  • FIG. 12 is a plan view showing an example of the layout structure of memory cell C4.
  • FIG. 12(a) shows the upper part of the cell, and
  • FIG. 12(b) shows the lower part of the cell.
  • the power supply wiring 13 extending in the Y direction is formed in the center of the cell in the embedded wiring layer.
  • a power supply wiring 13 supplies a power supply voltage VDD.
  • the power supply wiring 13 is connected to the local wiring 52 via the contact 81c, and is connected to the local wiring 57 via the contact 81d.
  • the wiring width of the wiring (wiring 61) for supplying the power supply voltage VDD to the M1 wiring layer can be narrowed. Therefore, the distance between the wiring 61 and the wirings 62, 63 (bit lines BLB, BL) can be widened, and the parasitic capacitance can be suppressed. As a result, the speed of the memory cell C4 can be increased. In addition, since the wiring width of the wirings 62 and 63 (bit lines BLB and BL) can be widened and the wiring resistance of the wirings 62 and 63 can be suppressed, the speed of the memory cell C4 can be increased.
  • the power supply wiring 13 alone can sufficiently ensure the ability to supply the power supply voltage VDD to the memory cell C4, the wiring 61 of the M1 wiring layer can be omitted.
  • FIG. 13 and 14 are plan views showing examples of the layout structure of the well tap cell C5. Specifically, FIG. 13 shows the cell bottom and FIG. 14 shows the cell top.
  • an embedded power supply wiring extending in the Y direction is formed in the center of the drawing in the embedded wiring layer.
  • the dummy memory cell portion C51 of the well tap cell C5 is formed with the power supply wiring 113
  • the well tap portion C52 is formed with the power supply wiring 213.
  • the power wiring 213 is connected to the power wiring 13 of the memory cell C4 through the power wiring 113 .
  • the power supply wiring 213 is connected to the local wiring 255 via the contact 281e, and is connected to the local wiring 256 via the contact 281f.
  • the local wires 255 and 256 are connected to the wire 272 of the M2 wiring layer. That is, the wiring 272 is connected to the power supply wiring 13 of the memory cell C4 through the power supply wirings 213 and 113 .
  • the wiring 272 for supplying the power supply voltage VDD formed in the M2 wiring layer supplies the power supply voltage VDD to the power supply wiring 13 of the memory cell C4, so that the power supply of the power supply wiring 13 can be strengthened.
  • FIG. 15 is a plan view showing an example of the layout structure of the BPR tap cell C6. Specifically, FIG. 15(a) shows the lower part of the cell, and FIG. 15(b) shows the upper part of the cell.
  • the BPR tap cell C6 is obtained by omitting the well tap portion C52 from the well tap cell C2 of FIGS. 13 and 14, and has substantially the same configuration as that of FIG.
  • the power supply wiring 113 extending in the Y direction is formed in the center of the drawing in the embedded wiring layer.
  • a wiring 173 for supplying the power supply voltage VDD is formed in the M2 wiring layer instead of the wiring 171.
  • FIG. The wiring 173 is connected to the wiring 61 via the contact 185e. As described above, the wiring 61 is connected to the power supply wiring 113 via the contact 183b, the local wiring 157 and the contact 181b. That is, the wiring 173 is connected to the power supply wiring 113 .
  • the same effect as in FIG. 10 can be obtained. Further, the wiring 173 of the M2 wiring layer can strengthen the power supply of the power supply wiring 13 of the memory cell C4.
  • FIGS. 16 and 17 are plan views showing examples of the layout structure of the well tap cell C7.
  • Well tap cell C7 of FIGS. 16 and 17 does not have contacts 281e and 281f connecting power supply line 13 and local lines 255 and 256, respectively, as compared with FIGS. That is, the local wirings 255 and 256 are not connected to the power supply wiring 213 .
  • a dummy memory cell section C51a is arranged at the top of the drawing.
  • a wiring 273 for supplying the power supply voltage VDDB is formed in the M2 wiring layer.
  • the wiring 273 is connected to the wiring 61a of the M1 wiring layer through the contact 285e.
  • the wiring 61 in the upper part of the drawing and the wiring 61 in the lower part of the drawing are separated, and the wiring 61a is formed between them.
  • the wiring 61a is connected to the local wiring 255 via the contact 283e, and is connected to the local wiring 256 via the contact 283f. That is, the wiring 273 supplies the power supply voltage VDDB to the local wirings 255 and 256 .
  • the power supply voltage VDDB is supplied to the N well 204 through the local interconnections 255 and 256, the power supply voltage VDDB is supplied to the N well 1 of the memory cell C4.
  • the voltage applied to the sources of the load transistors PU1 and PU2 (power supply voltage VDD) and the voltage supplied to the N well 1 (power supply voltage VDDB) can be different voltages. Therefore, even when the circuit block has a power supply control function and the power supply voltages VDD and VDDB are different voltages, it can be handled.
  • the well tap cell C7 can obtain the same effect as in FIGS. 13 and 14.
  • FIG. 18 is a circuit diagram showing the configuration of memory cell C8.
  • memory cell C8 includes load transistors PU1, PU2, drive transistors PD1, PD2, access transistors PG1, PG2, read drive transistor RPD, and read access transistor RPG.
  • a memory cell circuit of the port is configured.
  • Load transistors PU1 and PU2 are P-type FETs
  • drive transistors PD1 and PD2, access transistors PG1 and PG2, read drive transistor RPD and read access transistor RPG are N-type FETs.
  • the load transistor PU1 is provided between the power supply voltage VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the load transistor PU1 and the drive transistor PD1 have their gates connected to the second node NB and form an inverter INV1.
  • the load transistor PU2 is provided between the power supply voltage VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the load transistor PU2 and the drive transistor PD2 have their gates connected to the first node NA and form an inverter INV2. That is, the output of one inverter is connected to the input of the other inverter, thereby forming a latch.
  • the access transistor PG1 is provided between the write bit line WBL and the first node NA, and has its gate connected to the write word line WWL.
  • the access transistor PG2 is provided between the write bit line WBLB and the second node NB, and has its gate connected to the write word line WWL.
  • Write bit lines WBL and WBLB form a complementary write bit line pair.
  • the read drive transistor RPD has a source connected to the power supply VSS, a gate connected to the second node NB, and a drain connected to the source of the read access transistor RPG.
  • the read access transistor RPG has a gate connected to the read word line RWL and a drain connected to the read bit line RBL.
  • the state of the read bit line RBL is determined according to the data written to the second node NB. , data can be read from the memory cell. Specifically, when the second node NB is at high level, the read bit line RBL is discharged to low level. On the other hand, if the second node NB is at low level, the read bit line RBL maintains high level.
  • the memory cell writes data to the memory cell, holds the data, and stores the data in the memory cell by controlling the write bit lines WBL and WBLB, the read bit line RBL, the write word line WWL, and the read word line RWL. It has a function of reading data from
  • FIG. 19 is a plan view showing an example of the layout structure of memory cell C8.
  • FIG. 19(a) shows the upper part of the cell
  • FIG. 19(b) shows the lower part of the cell.
  • the memory cell C8 in FIG. 19 has a read drive transistor RPD and a read access transistor RPG formed on the right side of the drawing compared to FIG.
  • Nanosheets 27 and 28 are formed on the right side of the nanosheets 23 and 26 in the drawing. Nanosheets 27 and 28 form channel portions of read drive transistor RPD and read access transistor RPG, respectively.
  • a gate wiring 35 extending in the X and Y directions is formed on the right side of the gate wiring 34 in the drawing.
  • Gate interconnection 32 serves as the gate of read drive transistor RPD, and gate 35 serves as the gate of read access transistor RPG.
  • Pads 50a to 50c doped with N-type impurities are formed at the upper end of the nanosheet 27, between the nanosheets 27 and 28, and at the lower end of the nanosheet 28, respectively.
  • Pads 50a and 50b form a node of read drive transistor RPD.
  • Pads 50b and 50c constitute nodes of read access transistor RPG.
  • Local wirings 59 and 60 extending in the X direction are formed in the local wiring layer.
  • the local wiring 53 is connected with the pad 50a.
  • the local wiring 59 is connected with the pad 50b.
  • the local wiring 60 is connected with the pad 50c.
  • a wiring 67 corresponding to the read bit line RBL is formed in the M1 wiring layer.
  • the wiring 67 is connected to the local wiring 60 via the contact 83e.
  • the wiring 62 corresponds to the write bit line WBLB
  • the wiring 63 corresponds to the write bit line WBL.
  • Wirings 72 and 73 extending in the X direction are formed in the M2 wiring layer.
  • the wiring 72 corresponds to the read word line RWL
  • the wiring 73 corresponds to the write word line WWL.
  • the wiring 72 is connected to the gate 35 via the contact 85c, the wiring 68 and the contact 84c.
  • the wiring 73 is connected to the gate wiring 31 via the contact 85a, the wiring 64 and the contact 84a. Also, the wiring 73 is connected to the gate wiring 34 via the contact 85b, the wiring 65 and the contact 84b.
  • FIG. 20 and 21 are diagrams showing examples of the layout structure of the well tap cell C9. Specifically, FIG. 20 shows the cell bottom and FIG. 21 shows the cell top.
  • the well tap cell C9 in FIGS. 20 and 21 is configured substantially similarly to the well tap cell C2 in FIGS. 6 and 7. Specifically, the well tap cell C9 is composed of a dummy memory cell portion C91 arranged at the upper portion and the lower portion of the drawing, respectively, and a well tap portion C92 arranged at the center of the drawing.
  • the dummy memory cell section C91 has almost the same layout configuration as the memory cell C8, but the transistors provided therein are dummy transistors having no logic function. Note that the dummy memory cell portion C91 arranged in the upper part of the drawing is reversed in the Y direction from the dummy memory cell part C91 arranged in the lower part of the drawing.
  • wirings 174 and 175 are arranged instead of the wiring 171 in the M2 wiring layer.
  • Wirings 174 and 175 each supply a power supply voltage VSS. That is, the wirings 174 and 175 arranged in the M2 wiring layer of the dummy memory cell section C91 are connected to the power wiring 11 (12) of the memory cell C8 via the power wiring 111 (112), respectively.
  • the well tap portion C92 has substantially the same configuration as the well tap portion C22 of FIGS. 6 and 7, and strengthens the embedded power supply wiring of the memory cell C8, and the N-well 1 and P-type substrate 2 of the memory cell C8. , 3 are fixed.
  • the well tap cell C9 can provide the same effect as the well tap cell C2.
  • the well tap cell C9 can be modified to have a configuration similar to that of modified examples 1 and 2.
  • the transistor formed in each cell is a nanosheet FET, but it is not limited to this, and may be a fin transistor, for example. Also, although the nanosheet FET of each cell has three nanosheets, the number of nanosheets is not limited to three.
  • the memory sub-array A1 has been described as having 6 memory cells arranged in the X direction and 8 memory cells in the Y direction, but the number of memory cells arranged in the array is not limited to this. . The same applies to the number of memory cells arranged in memory sub-array A3.
  • the present disclosure since it is possible to suppress an increase in the resistance value of the embedded power supply wiring in the semiconductor memory device using the embedded power supply wiring, it is useful for improving the performance of the semiconductor chip, for example.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

メモリセル（Ｃ１）はＹ方向に延びており、電源電圧ＶＳＳを供給する電源配線（１１）を備える。ウェルタップセル（Ｃ２）は、Ｙ方向に延びており、電源配線（１１）と電気的に接続されており、電源電圧ＶＳＳを供給する電源配線（１１１，２１２）と、Ｍ１配線層に形成されており、Ｘ方向に延びており、電源配線（１１）と電気的に接続されており、電源電圧ＶＳＳを供給する配線（１７１，２７１）とを備える。ウェルタップセル（Ｃ２）は、メモリセル（Ｃ１）のＮウェル（１）またはＰ型基板（２，３）に電源電圧ＶＳＳを供給する。

Description

半導体集積回路装置
　本開示は、メモリセルを備えた半導体記憶装置に関する。
　半導体記憶装置の高集積化のために、従来のようなトランジスタの上層に形成された金属配線層に設けられた電源配線ではなく、埋め込み配線（Buried Interconnect）層に設けられた電源配線である埋め込み電源配線（ＢＰＲ：Buried Power Rail）を用いることが提案されている。
　特許文献１では、ＳＲＡＭセル（メモリセル）の電源配線が、埋め込み電源配線で構成されている。特許文献１は、埋め込み配線を介して、ＳＲＡＭセルの各トランジスタに電源が供給される。
国際公開第２０２０／２５５６５５号明細書
　メモリセルの埋め込み電源配線に用いられる金属としてはCo、Ru、W、Moなどが検討されている。これらの金属は、トランジスタの上層に設けられる従来の金属配線層に用いられるCuなどの材料よりも抵抗が大きい。電源配線の抵抗値が大きくなると電源電圧降下等により半導体記憶装置の性能低下、信頼性低下、歩留まり低下などの問題が発生する。
　ここで、埋め込み電源配線の配線幅を大きくすることにより抵抗値を下げようとした場合には半導体記憶装置の面積が大きくなる。特に、埋め込み電源配線は基板に埋め込まれて形成されているため、トランジスタのソース、ドレインおよびチャネルが存在する領域には形成できない。したがって、埋め込み電源配線の配線幅の増大が半導体記憶装置の面積の拡大へとつながる。また、埋め込み電源配線の配線厚を大きくして抵抗値を下げることも考えられるが、配線厚を大きくすることにも限界がある。
　本開示は、メモリセルを備えた半導体記憶装置において、電源配線に埋め込み電源配線を用いつつ、電源配線の抵抗値の増加を抑止することを目的とする。
　本開示の態様では、第１方向に並んで配置された第１および第２メモリサブアレイと、前記第１および第２メモリアレイの間に配置されており、平面視において前記第１方向と垂直をなす第２方向に並んで配置された複数のウェルタップセルとを備え、前記第１および第２メモリサブアレイは、それぞれ、アレイ状に配置された複数のメモリセルと、埋め込み配線層に形成されており、前記第１方向に延びており、第１電源電圧を供給する第１埋め込み電源配線とを備え、前記ウェルタップセルは、前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第１埋め込み電源配線と電気的に接続されており、前記第１電源電圧を供給する第２埋め込み電源配線と、前記埋め込み配線層よりも上層の配線層に形成されており、前記第２方向に延びており、前記第２埋め込み電源配線と電気的に接続されており、前記第１電源電圧を供給する第１配線とを備え、前記メモリセルのＮウェルまたはＰ型基板に第２電源電圧を供給する。
　この態様によると、ウェルタップセルの、埋め込み配線層よりも上層の配線層には、第１電源電圧を供給する第１配線が形成されている。第１配線は、ウェルタップセルの埋め込み配線層に形成された第２埋め込み電源配線を介して、メモリセルの埋め込み配線層に形成された第１埋め込み配線と電気的に接続されている。これにより、メモリセルの第１埋め込み電源配線の電源を強化することができるため、メモリセルを備えた半導体記憶装置において、電源配線に埋め込み電源配線を用いつつ、電源配線の抵抗値の増加を抑止することができる。また、ウェルタップセルは、メモリセルのＮウェルまたはＰ型基板に第２電源電圧を供給するため、メモリセルのＮウェルまたはＰ型基板の電位を固定することができる。
　本開示によると、メモリセルを備えた半導体記憶装置において、電源配線に埋め込み電源配線を用いつつ、電源配線の抵抗値の増加を抑止することができる。
本実施形態に係る半導体記憶装置が備える回路ブロックのレイアウト構造の例。 メモリセルＣ１の構成を示す回路図。 メモリセルＣ１のレイアウト構造の例を示す平面図であり、（ａ）はセル上部、（ｂ）はセル下部。 メモリセルＣ１のレイアウト構造の例を示す断面図。 メモリセルＣ１のレイアウト構造の例を示す断面図。 ウェルタップセルＣ２のレイアウト構造の例を示す平面図。 ウェルタップセルＣ２のレイアウト構造の例を示す平面図。 図１の回路ブロックの点線分の拡大図。 回路ブロックのレイアウト構造の他の例。 ＢＰＲタップセルＣ３のレイアウト構造の例を示す平面図であり、（ａ）はセル下部、（ｂ）はセル上部。 回路ブロックのレイアウト構造の他の例。 メモリセルＣ４のレイアウト構造の例を示す平面図であり、（ａ）はセル上部、（ｂ）はセル下部。 ウェルタップセルＣ５のレイアウト構造の例を示す平面図。 ウェルタップセルＣ５のレイアウト構造の例を示す平面図。 ＢＰＲタップセルＣ６のレイアウト構造の他の例を示す平面図であり、（ａ）はセル下部、（ｂ）はセル上部。 ウェルタップセルＣ７のレイアウト構造の例を示す平面図。 ウェルタップセルＣ７のレイアウト構造の例を示す平面図。 メモリセルＣ８の構成を示す回路図。 メモリセルＣ８のレイアウト構造の例を示す平面図であり、（ａ）はセル上部、（ｂ）はセル下部。 ウェルタップセルＣ９のレイアウト構造の他の例を示す平面図。 ウェルタップセルＣ９のレイアウト構造の他の例を示す平面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のメモリセル（本明細書では、適宜、単にセルという）を備えており、この複数のメモリセルのうち少なくとも一部は、例えば、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
　本開示では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第２方向に相当）、図面縦方向をＹ方向（第１方向に相当）、基板面に垂直な方向をＺ方向としている。
　また、本開示では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　（実施形態）
　（回路ブロックのレイアウト構造）
　図１は実施形態に係る半導体記憶装置が備える回路ブロックのレイアウト構造の例である。図１は、各セルの配置と、埋め込み配線層における埋め込み電源配線と、Ｍ２配線層における電源配線とを模式的に示したものであり、埋め込み電源配線とＭ２配線層の電源配線との接続関係を示したものである。
　図１のレイアウトでは、ウェルタップセル部Ａ２は、回路ブロックの図面上端および図面下端ならびにメモリサブアレイＡ１同士の間に配置されている。
　各メモリサブアレイＡ１には、複数のメモリセルＣ１（ＳＲＡＭセル）が配置されている。具体的には、メモリサブアレイＡ１には、それぞれ、Ｘ方向に６つ、Ｙ方向に８つのメモリセルＣ１がアレイ状に配置されている。また、各メモリサブアレイＡ１において、メモリセルＣ１は、Ｘ方向において、順方向に配置されたものとＸ方向に反転させたものとが交互に並んで配置されている。また、各メモリサブアレイＡ１において、メモリセルＣ１は、Ｙ方向において、順方向に配置されたものとＹ方向に反転させたものとが交互に並んで配置されている。
　また、ウェルタップセル部Ａ２には、ウェルタップセルＣ２がＸ方向に並んで配置されている。詳しくは後述するが、ウェルタップセルＣ２は、各メモリセルＣ１のＮウェルおよびＰ型基板の電位を固定するために設けられる。
　図１に示すように、メモリサブアレイＡ１に配置されたメモリセルＣ１は、Ｘ方向に隣接するメモリセルＣ１との境界に、Ｙ方向に延びる電源配線１１（１２）が形成されている。詳しくは後述するが、電源配線１１（１２）は、ウェルタップセル部Ａ２に配置されたウェルタップセルＣ２に形成された電源配線１１１（１１２），２１１（２１２）と接続されている。電源配線１１１（１１２），２１１（２１２）は、それぞれ埋め込み配線層に形成されており、Ｍ２配線層に形成された、電源電圧ＶＳＳを供給する配線１７１，２７１と接続されている。配線１７１，２７１により、埋め込み配線層に形成された電源配線１１（１２）の電源を強化することができるため、電源配線に埋め込み電源配線を用いつつ、電源配線の抵抗値の増加を抑止することができる。
　（メモリセルの回路構成）
　図２はメモリセルＣ１の構成を示す回路図である。図２に示すように、メモリセルＣ１には、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、および、アクセストランジスタＰＧ１，ＰＧ２によりメモリセル回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源電圧ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源電圧ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、ビット線ＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。なお、ビット線ＢＬ，ＢＬＢは、相補ビット線対を構成する。
　メモリセル回路では、相補ビット線対を構成するビット線ＢＬ，ＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ビット線ＢＬ，ＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、ビット線ＢＬ，ＢＬＢを予めハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じてビット線ＢＬ，ＢＬＢの状態がそれぞれ確定するため、メモリセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、ビット線ＢＬはハイレベルを保持し、ビット線ＢＬＢはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、ビット線ＢＬはローレベルにディスチャージされ、ビット線ＢＬＢはハイレベルを保持する。
　以上に説明したように、メモリセルＣ１は、ビット線ＢＬ，ＢＬＢおよびワード線ＷＬを制御することによって、メモリセルへのデータ書き込み、データ保持およびメモリセルからのデータ読み出し機能を有する。
　（メモリセルのレイアウト構造）
　図３～図５はメモリセルＣ１のレイアウト構造の例を示す図であり、図３（ａ），（ｂ）は平面図、図４（ａ）～（ｃ）および図５（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図３（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図３（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図４（ａ）は線Ｘ１－Ｘ１’の断面、図４（ｂ）は線Ｘ２－Ｘ２’の断面、図４（ｃ）は線Ｘ３－Ｘ３’の断面、図５（ａ）は線Ｘ４－Ｘ４’の断面、図５（ｂ）は線Ｘ５－Ｘ５’の断面である。
　なお、以下の説明では、図３等の平面図において縦横に走る実線、および、図４等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　図３（ｂ）に示すように、セルの図面上下両端にかけて、Ｙ方向に延びる電源配線１１，１２が形成されている。電源配線１１，１２は、それぞれ、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１，１２はセルの図面左右両端にそれぞれ形成されている。電源配線１１，１２は、電源電圧ＶＳＳを供給する。
　また、Ｎウェル１上に、ロードトランジスタＰＵ１，ＰＵ２が形成されている。Ｐ型基板２上にアクセストランジスタＰＧ２およびドライブトランジスタＰＤ２が形成されている。Ｐ型基板３上にドライブトランジスタＰＤ１およびアクセストランジスタＰＧ１が形成されている。
　図３（ｂ）に示すように、Ｘ方向およびＹ方向に広がるナノシート（nanosheet）２１～２６が形成されている。ナノシート２１～２６が、アクセストランジスタＰＧ２、ロードトランジスタＰＵ１、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２、ロードトランジスタＰＵ２およびアクセストランジスタＰＧ１のチャネル部をそれぞれ構成する。
　ゲート配線（Gate）３１～３４は、Ｘ方向およびＺ方向に延びている。ゲート配線３１は、アクセストランジスタＰＧ２のゲートとなる。ゲート配線３２は、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のゲートとなる。ゲート配線３３は、ドライブトランジスタＰＤ２およびロードトランジスタＰＵ２のゲートとなる。ゲート配線３４は、アクセストランジスタＰＧ１のゲートとなる。
　ナノシート２１の図面上端、ナノシート２１，２４の間、ナノシート２４の図面下端、ナノシート２３の図面上端、ナノシート２３，２６の間、およびナノシート２６の図面下端に、Ｎ型の不純物がドーピングされたパッド４０～４５がそれぞれ形成されている。パッド４０，４１がアクセストランジスタＰＧ２のノードを構成する。パッド４１，４２がドライブトランジスタＰＤ２のノードを構成する。パッド４３，４４がドライブトランジスタＰＤ１のノードを構成する。パッド４４，４５がアクセストランジスタＰＧ１のノードを構成する。
　ナノシート２２の図面上端、ナノシート２２の図面下端、ナノシート２５の図面上端、およびナノシート２５の図面下端に、Ｐ型の不純物がドーピングされたパッド４６～４９がそれぞれ形成されている。パッド４６，４７がロードトランジスタＰＵ１のノードを構成する。パッド４８，４９がロードトランジスタＰＵ２のノードを構成する。
　ローカル配線層には、Ｘ方向に延びるローカル配線（LI：Local Interconnect）５１～５８が形成されている。ローカル配線５１はパッド４０と接続されている。ローカル配線５２はパッド４６と接続されている。ローカル配線５３はパッド４３と接続されている。ローカル配線５４はパッド４１，４８と接続されている。ローカル配線５５はパッド４７，４４と接続されている。ローカル配線５６はパッド４２と接続されている。ローカル配線５７はパッド４９と接続されている。ローカル配線５８はパッド４５と接続されている。
　また、ローカル配線５６は、コンタクト８１ａ（Via）を介して、電源配線１１と接続されている。ローカル配線５３は、コンタクト８１ｂを介して、電源配線１２と接続されている。
　ローカル配線５４は、シェアードコンタクト(Shared-contact)８２ａを介して、ゲート配線３２と接続されている。ローカル配線５５は、シェアードコンタクト８２ｂを介して、ゲート配線３３と接続されている。なお、ゲート配線３３、ローカル配線５５およびシェアードコンタクト８２ｂが第１ノードＮＡに相当する。ゲート配線３２、ローカル配線５４およびシェアードコンタクト８２ａが第２ノードＮＢに相当する。
　図３（ａ）に示すように、Ｍ１配線層に、配線６１～６５が形成されている。配線６１～６３は、セルの図面上下両端にかけてＹ方向に延びている。配線６１は、電源電圧ＶＤＤを供給する。配線６２，６３は、ビット線ＢＬＢ，ＢＬにそれぞれ相当する。
　配線６１は、コンタクト（Via）８３ａを介してローカル配線５２と接続されており、コンタクト８３ｂを介してローカル配線５７と接続されている。配線６２は、コンタクト８３ｃを介して、ローカル配線５１と接続されている。配線６３は、コンタクト８３ｄを介して、ローカル配線５８と接続されている。配線６４は、コンタクト（Gate-contact）８４ａを介して、ゲート配線３１と接続されている。配線６５は、コンタクト８４ｂを介して、ゲート配線３４と接続されている。
　Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線７１が形成されている。配線７１が、ワード線ＷＬに相当する。配線７１は、コンタクト８５ａを介して配線６４と接続されており、コンタクト８５ｂを介して配線６５と接続されている。
　図４（ｂ）および図５（ａ）に示すように、ナノシート２１～２６は、それぞれ、３枚のシート状の半導体（ナノシート）からなる。すなわち、メモリセルＣ１に構成されるナノシートＦＥＴは、それぞれ、３枚のナノシートを含む。
　以上に説明したように、メモリセルＣ１は、Ｍ１配線層に電源電圧ＶＤＤを供給する配線６１が形成されており、埋め込み配線層に電源電圧ＶＳＳを供給する電源配線１１，１２が形成され、Ｍ２配線層に電源電圧ＶＤＤ，ＶＳＳを供給する配線を設けていない。このため、ワード線ＷＬに相当する配線７１の配線幅を広くすることができる。これにより、半導体記憶装置の性能向上を図ることができる。
　また、メモリセルＣ１は、埋め込み配線層に電源配線１１，１２が形成され、Ｍ１配線層に電源電圧ＶＳＳを供給するための配線を設けていない。このため、配線６２，６３（ビット線ＢＬＢ，ＢＬに相当）の配線幅を広くすることができる。これにより、半導体記憶装置の高速化を図ることができる。
　（ウェルタップセルのレイアウト構成）
　図６および図７はウェルタップセルＣ２のレイアウト構造の例を示す図である。具体的には、図６はセル下部を示し、図７はセル上部を示す。
　図６に示すように、ウェルタップセルＣ２は、図面上部および図面下部にそれぞれ配置されたダミーメモリセル部Ｃ２１と、図面中央に配置されたウェルタップ部Ｃ２２とからなる。なお、図面上部に配置されたダミーメモリセル部Ｃ２１は、図面下部に配置されたダミーメモリセル部Ｃ２１をＹ方向に反転して配置したものである。
　（ダミーメモリセル部のレイアウト構成）
　ダミーメモリセル部Ｃ２１は、メモリセルＣ１とほぼ同様のレイアウト構成であるが、メモリセルＣ１と比較すると、パッド４０，４３，４６が形成されていない。また、Ｍ２配線層に、ワード線ＷＬに相当する配線７１に代えて、電源電圧ＶＳＳを供給する配線１７１が配置されている。このため、ダミーメモリセル部Ｃ２１に構成された各トランジスタは、論理機能を有さないトランジスタ（ダミートランジスタｄｍ１～ｄｍ６）となる。
　なお、以下の説明において、ダミーメモリセル部Ｃ２１において、メモリセルＣ１のＮウェル１およびＰ型基板２，３に相当する部分のそれぞれを、Ｎウェル１０１およびＰ型基板１０２，１０３という。また、ダミーメモリセル部Ｃ２１において、メモリセルＣ１の電源配線１１，１２に相当する埋め込み電源配線のそれぞれを、電源配線１１１，１１２という。
　ダミーメモリセル部Ｃ２１は、メモリサブアレイＡ１のＹ方向端部に配置されたメモリセルＣ１とＹ方向に隣接して配置される。また、ダミーメモリセル部Ｃ２１は、メモリセルＣ１とほぼ同様のレイアウト構造である。これにより、メモリサブアレイＡ１のＹ方向端部に配置されたメモリセルＣ１の製造ばらつきを抑えることができる。
　また、Ｍ２配線層の配線１７１を、メモリセルＣ１の配線７１（ワード線ＷＬ）と同じ配線幅で形成することにより、メモリセルＣ１およびダミーメモリセル部Ｃ２１のＭ２配線層の配線を、規則的に配置することができる。
　また、配線１７１は、コンタクト１８５ａを介して、Ｍ１配線層の配線２６４と接続されており、コンタクト１８５ｂを介して、Ｍ１配線層の配線２６５と接続されている。配線２６４は、後述するコンタクト２８３ａ（２８３ｂ）、ローカル配線２５１（２５２）およびコンタクト２８１ａ（２８１ｂ）を介して、電源配線２１１と接続されている。配線２６５は、後述するコンタクト２８３ｃ（２８３ｄ）、ローカル配線２５３（２５４）およびコンタクト２８１ｃ（２８１ｄ）を介して、電源配線２１２と接続されている。また、電源配線２１１（２１２）は、電源配線１１１（１１２）を介して、メモリセルＣ１の電源配線１１（１２）と接続されている。これにより、配線１７１が電源配線１１，１２に電源電圧ＶＳＳを供給するため、メモリセルＣ１の電源配線１１，１２の電源を強化することができる。
　また、Ｎウェル１０１上のダミートランジスタにはＰ型の不純物がドーピングされ、Ｐ型基板１０２，１０３上のダミートランジスタにはＮ型の不純物がドーピングされている。
　（ウェルタップ部のレイアウト構成）
　ウェルタップ部Ｃ２２は、埋め込み配線層において、図面左右両端のセル境界に、電源配線２１１，２１２がそれぞれ形成されている。
　また、ウェルタップ部Ｃ２２には、Ｘ方向およびＹ方向に延びるナノシート２２１～２２４が形成されている。
　ウェルタップ部Ｃ２２は、図面中央にＮウェルが形成されており、その左右両側にＰ型基板が形成されている。Ｐ型基板２０２上に、ナノシート２２１が形成されており、Ｐ型基板２０３上に、ナノシート２２２が形成されている。Ｎウェル２０４上に、ナノシート２２３，２２４が形成されている。
　ナノシート２２１の図面上部および図面下部、ならびに、ナノシート２２２の図面上部および図面下部には、Ｐ型の不純物がドーピングされたパッド２４１～２４４が形成されている。また、ナノシート２２３の図面上部および図面下部、ならびに、ナノシート２２４の図面上部および図面下部には、Ｎ型の不純物がドーピングされたパッド２４５～２４８が形成されている。
　Ｘ方向およびＺ方向に延びるゲート配線２３１～２３５が配置されている。図面上部および図面下部のダミーメモリセル部Ｃ２１のゲート配線１３１（メモリセルＣ１のゲート配線３１に相当）同士の間に、６つのゲート配線２３１が等間隔に配置されている。ゲート配線２３１のうち、ゲート配線２３１ａがナノシート２２１と平面視で重なっている。
　また、図面下部のダミーメモリセル部Ｃ２１のゲート配線１３２（メモリセルＣ１のゲート配線３２に相当）に隣接して、ゲート配線２３２が配置されている。図面上部のダミーメモリセル部Ｃ２１のゲート配線１３２に隣接して、ゲート配線２３３が配置されている。ゲート配線２３２，２３３の間には、Ｙ方向に並んだ４つのゲート配線２３４と、Ｙ方向に並んだ４つのゲート配線２３５とが配置されている。ゲート配線２３４のうち、ゲート配線２３４ａがナノシート２２３，２２４と平面視で重なっている。ゲート配線２３５のうち、ゲート配線２３５ａがナノシート２２２と平面視で重なっている。
　ローカル配線層には、Ｘ方向に延びるローカル配線２５１～２５６が形成されている。ローカル配線２５１は、パッド２４１と接続されている。ローカル配線２５２は、パッド２４２と接続されている。ローカル配線２５３は、パッド２４３と接続されている。ローカル配線２５４は、パッド２４４と接続されている。ローカル配線２５５は、パッド２４５，２４７と接続されている。ローカル配線２５６は、パッド２４６，２４８と接続されている。
　また、ローカル配線２５１は、コンタクト２８１ａを介して電源配線２１１と接続されている。ローカル配線２５２は、コンタクト２８１ｂを介して電源配線２１１と接続されている。ローカル配線２５３は、コンタクト２８１ｃを介して電源配線２１２と接続されている。ローカル配線２５４は、コンタクト２８１ｄを介して電源配線２１２と接続されている。
　また、Ｍ１配線層には、Ｙ方向に延びる配線２６４，２６５が形成されている。配線２６４は、コンタクト２８３ａを介して、ローカル配線２５１と接続されており、コンタクト２８３ｂを介して、ローカル配線２５２と接続されている。配線２６５は、コンタクト２８３ｃを介して、ローカル配線２５３と接続されており、コンタクト２８３ｄを介して、ローカル配線２５４と接続されている。
　また、Ｍ２配線層には、Ｘ方向に延びる配線２７１，２７２が形成されている。配線２７１は電源電圧ＶＳＳを供給する配線であり、配線２７２は電源電圧ＶＤＤを供給する配線である。配線２７１は、コンタクト２８５ａを介して配線２６４と接続されており、コンタクト２８５ｂを介して配線２６５と接続されている。配線２７２は、コンタクト２８５ｃを介して、配線６１と接続されている。
　以上の構成により、ウェルタップ部Ｃ２２のＭ２配線層に形成された配線２７１は、コンタクト２８５ａ、配線２６４、コンタクト２８３ａ（２８３ｂ）、ローカル配線２５１（２５２）およびコンタクト２８１ａ（２８１ｂ）を介して、埋め込み配線層の電源配線２１１に電源電圧ＶＳＳを供給する。また、配線２７１は、コンタクト２８５ｂ、配線２６５、コンタクト２８３ｃ（２８３ｄ）、ローカル配線２５３（２５４）およびコンタクト２８１ｃ（２８１ｄ）を介して、埋め込み配線層の電源配線２１２に電源電圧ＶＳＳを供給する。電源配線２１１（２１２）は、電源配線１１１（１１２）を介して、メモリセルＣ１の電源配線１１（１２）と接続されている。これにより、メモリセルＣ１の埋め込み電源配線の配線幅を広くすることなく、埋め込み電源配線の電源を強化することができるため、電源配線の抵抗値の増加を抑えることができる。
　また、配線２７１は、ローカル配線２５１～２５４およびパッド２４１～２４４に電源電圧ＶＳＳを供給する。また、パッド２４１，２４２の下部には、Ｐ型基板２０２が形成されており、パッド２４３，２４４の下部には、Ｐ型基板２０３が形成されている。配線２７１は、ローカル配線２５１～２５４およびパッド２４１～２４４を介して、Ｐ型基板２０２，２０３に電源電圧ＶＳＳを供給する。
　配線２７２は、ローカル配線２５５，２５６およびパッド２４５～２４８に電源電圧ＶＤＤを供給する。また、パッド２４５～２４８の下部には、Ｎウェル２０４が形成されている。配線２７１は、ローカル配線２５５，２５６およびパッド２４５～２４８を介して、Ｎウェル２０４に電源電圧ＶＤＤを供給する。
　すなわち、回路ブロックにウェルタップセルＣ２を設けることにより、メモリセルＣ１のＮウェル１およびＰ型基板２，３の電位を固定することができる。
　（回路ブロックのレイアウト構成）
　図８は、図１の回路ブロックの点線分の拡大図である。図８では、セル下部のレイアウト構造を示し、Ｍ１，Ｍ２配線層の配線を図面上部および図面右側に模式図的に記載している。
　図８に示すように、メモリサブアレイＡ１のＹ方向端部に配置されたメモリセルＣ１と隣接するように、ダミーメモリセル部Ｃ２１が配置されるため、メモリセルＣ１の製造ばらつきを抑制することができる。
　また、回路ブロックにウェルタップセルＣ２を配置することにより、Ｎウェル１およびＰ型基板２，３の電位が固定される。
　また、埋め込み配線層に形成された電源配線１１，１２，１１１，１１２，２１１，２１２と、Ｍ２配線層に形成された配線７１，１７１，２７１とが、平面視で、メッシュ状に構成されるため、電源が強化される。
　（変形例１）
　（回路ブロックのレイアウト構造）
　図９は本実施形態に係る半導体記憶装置が備える回路ブロックのレイアウト構造の他の例である。図９は、図１と比較すると、メモリサブアレイＡ３同士の間に、ＢＰＲタップセル部Ａ４が配置されている。
　具体的に、メモリサブアレイＡ３同士の間に、ＢＰＲタップセル部Ａ４が配置されている。メモリサブアレイＡ３には、それぞれ、Ｘ方向に６つ、Ｙ方向に４つのメモリセルＣ１が配置されている。各メモリサブアレイＡ３において、メモリセルＣ１は、Ｘ方向には左右反転して配置され、Ｙ方向には上下反転して配置される。
　また、ＢＰＲタップセル部Ａ４には、ＢＰＲタップセルＣ３がＸ方向に並んで配置される。
　（ＢＰＲタップセルの構成）
　図１０はＢＰＲタップセルＣ３のレイアウト構造の例を示す平面図である。具体的には、図１０（ａ）はセル下部を示し、図１０（ｂ）はセル上部を示す。
　図１０に示すように、ＢＰＲタップセルＣ３は、図６および図７のウェルタップセルＣ２から、ウェルタップ部Ｃ２２を省略したものである。
　また、ダミーメモリセル部Ｃ２１同士の間にローカル配線１５１，１５３が形成されている。ローカル配線１５１は、コンタクト１８１ａを介して電源配線１１１と接続されており、コンタクト１８３ａを介して配線２６４と接続されている。ローカル配線１５３は、コンタクト１８１ａを介して電源配線１１２と接続されており、コンタクト１８３ａを介して配線２６５と接続されている。すなわち、Ｍ２配線層に形成された配線１７１は、コンタクト１８５ａ、配線２６４、コンタクト１８３ａ、ローカル配線１５１およびコンタクト１８１ａを介して、電源配線１１１と接続されている。また、配線１７１は、コンタクト１８５ｂ、配線２６５、コンタクト１８３ｂ、ローカル配線１５３およびコンタクト１８１ｂを介して、電源配線１１２と接続されている。これにより、メモリセルＣ１の埋め込み電源配線の電源を強化することができるため、電源配線の抵抗値の増加を抑えることができる。
　また、ナノシートＦＥＴなどの立体構造トランジスタでは、基板バイアス効果がほとんどなく、トランジスタ特性に基板電位が影響しにくいため、ウェルタップセル部Ａ２の配置間隔を大きくすることができる。一方、微細化による電源配線の高抵抗化によって電源強化のための配線の間隔は小さくする方が好ましい。したがって、本変形例のように、メモリサブアレイに対して、ウェルタップセル部Ａ２に加えてＢＰＲタップセル部Ａ４を挿入することにより、半導体記憶装置の面積増加を抑制しながら上記の効果を得ることができる。
　（変形例２）
　（回路ブロックのレイアウト構造）
　図１１は実施形態に係る半導体記憶装置が備える回路ブロックのレイアウト構造の他の例である。図１１は、図１と比較すると、埋め込み配線層において、電源電圧ＶＳＳを供給する電源配線１１（１２）同士の間に、電源電圧ＶＤＤを供給する電源配線１３が形成されている。
　図１１では、メモリサブアレイＡ１には、メモリセルＣ１に代えて、メモリセルＣ４が配置される。また、ウェルタップセル部Ａ２には、ウェルタップセルＣ２に代えて、ウェルタップセルＣ５が配置される。
　詳しくは後述するが、図１１では、Ｍ２配線層の電源電圧ＶＤＤを供給する配線２７２が、電源配線１３と接続されている。配線２７２により、電源配線１３の電源を強化することができるため、電源配線に埋め込み電源配線を用いつつ、電源配線の抵抗値の増加を抑止することができる。
　（メモリセルのレイアウト構造）
　図１２はメモリセルＣ４のレイアウト構造の例を示す平面図である。図１２（ａ）はセル上部を示し、図１２（ｂ）はセル下部を示す。
　図１２のメモリセルＣ４は、図３と比較すると、埋め込み配線層において、セル中央に、Ｙ方向に延びる電源配線１３が形成されている。電源配線１３は、電源電圧ＶＤＤを供給する。電源配線１３は、コンタクト８１ｃを介してローカル配線５２と接続されており、コンタクト８１ｄを介してローカル配線５７と接続されている。
　図１２では、埋め込み配線層に電源配線１３が構成されているため、Ｍ１配線層に電源電圧ＶＤＤを供給するための配線（配線６１）の配線幅を狭くすることができる。このため、配線６１と配線６２，６３（ビット線ＢＬＢ，ＢＬ）との間隔を広げることができ、寄生容量を抑えることができる。これにより、メモリセルＣ４の高速化を図ることができる。また、配線６２，６３（ビット線ＢＬＢ，ＢＬ）の配線幅を広くし、配線６２，６３の配線抵抗も抑制することもできるため、メモリセルＣ４の高速化を図ることができる。
　なお、電源配線１３のみで、メモリセルＣ４に対する電源電圧ＶＤＤの供給能力が十分確保することができる場合、Ｍ１配線層の配線６１を省略することができる。
　（ウェルタップセルのレイアウト構成）
　図１３および図１４はウェルタップセルＣ５のレイアウト構造の例を示す平面図である。具体的には、図１３はセル下部を示し、図１４はセル上部を示す。
　図１３のウェルタップセルＣ５は、図６と比較すると、埋め込み配線層において、図面中央に、Ｙ方向に延びる埋め込み電源配線が形成されている。具体的に、ウェルタップセルＣ５のダミーメモリセル部Ｃ５１には、電源配線１１３が形成されており、ウェルタップ部Ｃ５２には、電源配線２１３が形成されている。電源配線２１３は、電源配線１１３を介して、メモリセルＣ４の電源配線１３と接続されている。
　また、ウェルタップ部Ｃ５２において、電源配線２１３は、コンタクト２８１ｅを介してローカル配線２５５と接続されており、コンタクト２８１ｆを介してローカル配線２５６と接続されている。上述したように、ローカル配線２５５，２５６は、Ｍ２配線層の配線２７２と接続されている。すなわち、配線２７２は、電源配線２１３，１１３を介して、メモリセルＣ４の電源配線１３と接続されている。これにより、Ｍ２配線層に形成された、電源電圧ＶＤＤを供給する配線２７２により、メモリセルＣ４の電源配線１３に電源電圧ＶＤＤが供給されるため、電源配線１３の電源を強化することができる。
　（ＢＰＲタップセル）
　図１５はＢＰＲタップセルＣ６のレイアウト構造の例を示す平面図である。具体的には、図１５（ａ）はセル下部を示し、図１５（ｂ）はセル上部を示す。
　図１５に示すように、ＢＰＲタップセルＣ６は、図１３および図１４のウェルタップセルＣ２から、ウェルタップ部Ｃ５２を省略したものであり、図１０とほぼ同様の構成である。
　具体的に、ＢＰＲタップセルＣ６は、埋め込み配線層において、図面中央に、Ｙ方向に延びる電源配線１１３が形成されている。また、図面上部のダミーメモリセル部Ｃ５１ａには、Ｍ２配線層に、配線１７１に代えて、電源電圧ＶＤＤを供給する配線１７３が形成されている。配線１７３は、コンタクト１８５ｅを介して、配線６１と接続されている。上述したように、配線６１は、コンタクト１８３ｂ、ローカル配線１５７およびコンタクト１８１ｂを介して、電源配線１１３と接続されている。すなわち、配線１７３は、電源配線１１３と接続されている。
　図１５のＢＰＲタップセルＣ６を回路ブロックに配置することにより、図１０と同様の効果を得ることができる。また、Ｍ２配線層の配線１７３により、メモリセルＣ４の電源配線１３の電源を強化することができる。
　（変形例３）
　図１６および図１７はウェルタップセルＣ７のレイアウト構造の例を示す平面図である。図１６および図１７のウェルタップセルＣ７は、図１３および図１４と比較すると、電源配線１３とローカル配線２５５，２５６とをそれぞれ接続するコンタクト２８１ｅ，２８１ｆが形成されていない。すなわち、ローカル配線２５５，２５６は、電源配線２１３と接続されていない。
　また、図面上部のダミーメモリセル部Ｃ５１に代えて、図面上部にダミーメモリセル部Ｃ５１ａが配置されている。
　また、Ｍ２配線層に、電源電圧ＶＤＤＢを供給する配線２７３が形成されている。配線２７３は、コンタクト２８５ｅを介して、Ｍ１配線層の配線６１ａに接続されている。図１７では、図面上部の配線６１と、図面下部の配線６１とが分離されており、この間に、配線６１ａが形成されている。配線６１ａは、コンタクト２８３ｅを介してローカル配線２５５と接続されており、コンタクト２８３ｆを介してローカル配線２５６と接続されている。すなわち、配線２７３は、ローカル配線２５５，２５６に、電源電圧ＶＤＤＢを供給する。ローカル配線２５５，２５６を介して電源電圧ＶＤＤＢがＮウェル２０４に供給されるため、メモリセルＣ４のＮウェル１に電源電圧ＶＤＤＢが供給される。これにより、ロードトランジスタＰＵ１，ＰＵ２のソースに印加される電圧（電源電圧ＶＤＤ）と、Ｎウェル１に供給される電圧（電源電圧ＶＤＤＢ）とが異なる電圧とすることができる。したがって、回路ブロックが電源制御機能を備え、電源電圧ＶＤＤ，ＶＤＤＢが互いに異なる電圧となる場合にも対応することができる。
　また、ウェルタップセルＣ７は、図１３および図１４と同様の効果を得ることができる。
　（変形例４）
　（メモリセルの回路構成）
　図１８はメモリセルＣ８の構成を示す回路図である。図１８に示すように、メモリセルＣ８には、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１，ＰＧ２と、リードドライブトランジスタＲＰＤと、リードアクセストランジスタＲＰＧとにより構成される２ポートのメモリセル回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２、アクセストランジスタＰＧ１，ＰＧ２、リードドライブトランジスタＲＰＤおよびリードアクセストランジスタＲＰＧは、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源電圧ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源電圧ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ライトビット線ＷＢＬと第１ノードＮＡとの間に設けられており、ゲートがライトワード線ＷＷＬに接続されている。アクセストランジスタＰＧ２は、ライトビット線ＷＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがライトワード線ＷＷＬに接続されている。なお、ライトビット線ＷＢＬ，ＷＢＬＢは、相補ライトビット線対を構成する。
　リードドライブトランジスタＲＰＤは、ソースが電源ＶＳＳに、ゲートが第２ノードＮＢに、ドレインがリードアクセストランジスタＲＰＧのソースにそれぞれ接続されている。リードアクセストランジスタＲＰＧは、ゲートがリードワード線ＲＷＬに、ドレインがリードビット線ＲＢＬにそれぞれ接続されている。
　図１８のメモリセル回路では、相補ライトビット線対を構成するライトビット線ＷＢＬ，ＷＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ライトワード線ＷＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ライトビット線ＷＢＬ，ＷＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ライトワード線ＷＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ライトワード線ＷＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、予めリードビット線ＲＢＬをハイレベルにプリチャージしておき、リードワード線ＲＷＬをハイレベルに駆動すると、第２ノードＮＢに書き込まれたデータに応じてリードビット線ＲＢＬの状態が確定するため、メモリセルからのデータの読み出しを行うことができる。具体的に、第２ノードＮＢがハイレベルであれば、リードビット線ＲＢＬはローレベルにディスチャージされる。一方、第２ノードＮＢがローレベルであれば、リードビット線ＲＢＬはハイレベルを保持する。
　以上に説明したように、メモリセルは、ライトビット線ＷＢＬ，ＷＢＬＢ，リードビット線ＲＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを制御することによって、メモリセルへのデータ書き込み、データ保持およびメモリセルからのデータ読み出し機能を有する。
　（メモリセルのレイアウト構造）
　図１９はメモリセルＣ８のレイアウト構造の例を示す平面図である。図１９（ａ）は、セル上部を示し、図１９（ｂ）はセル下部を示す。
　図１９のメモリセルＣ８は、図３と比較すると、図面右側に、リードドライブトランジスタＲＰＤおよびリードアクセストランジスタＲＰＧが形成されている。
　具体的に、図１９に示すように、ナノシート２３，２６の図面右側に、ナノシート２７，２８がそれぞれ形成されている。ナノシート２７，２８がリードドライブトランジスタＲＰＤおよびリードアクセストランジスタＲＰＧのチャネル部をそれぞれ構成する。
　ゲート配線３４の図面右側に、Ｘ方向およびＹ方向に延びるゲート配線３５が形成されている。ゲート配線３２がリードドライブトランジスタＲＰＤのゲートとなり、ゲート３５がリードアクセストランジスタＲＰＧのゲートとなる。
　ナノシート２７の図面上端、ナノシート２７，２８の間およびナノシート２８の図面下端に、Ｎ型の不純物がドーピングされたパッド５０ａ～５０ｃがそれぞれ形成されている。パッド５０ａ，５０ｂがリードドライブトランジスタＲＰＤのノードを構成する。パッド５０ｂ，５０ｃがリードアクセストランジスタＲＰＧのノードを構成する。
　ローカル配線層には、Ｘ方向に延びるローカル配線５９，６０が形成されている。ローカル配線５３は、パッド５０ａと接続されている。ローカル配線５９は、パッド５０ｂと接続されている。ローカル配線６０は、パッド５０ｃと接続されている。
　Ｍ１配線層には、リードビット線ＲＢＬに相当する配線６７が形成されている。配線６７は、コンタクト８３ｅを介して、ローカル配線６０と接続されている。なお、図１９では、配線６２がライトビット線ＷＢＬＢに相当し、配線６３がライトビット線ＷＢＬに相当する。
　Ｍ２配線層には、Ｘ方向に延びる配線７２，７３が形成されている。配線７２は、リードワード線ＲＷＬに相当し、配線７３は、ライトワード線ＷＷＬに相当する。配線７２は、コンタクト８５ｃ、配線６８およびコンタクト８４ｃを介して、ゲート３５と接続されている。配線７３は、コンタクト８５ａ、配線６４およびコンタクト８４ａを介してゲート配線３１と接続されている。また、配線７３は、コンタクト８５ｂ、配線６５およびコンタクト８４ｂを介してゲート配線３４と接続されている。
　（ウェルタップセルのレイアウト構造）
　図２０および図２１はウェルタップセルＣ９のレイアウト構造の例を示す図である。具体的には、図２０はセル下部を示し、図２１はセル上部を示す。
　図２０および図２１のウェルタップセルＣ９は、図６および図７のウェルタップセルＣ２とほぼ同様に構成される。具体的には、ウェルタップセルＣ９は、図面上部および図面下部にそれぞれ配置されたダミーメモリセル部Ｃ９１と、図面中央に配置されたウェルタップ部Ｃ９２とからなる。
　ダミーメモリセル部Ｃ９１は、メモリセルＣ８とほぼ同様のレイアウト構成であるが、備えられている各トランジスタが、いずれも論理機能を有さないダミートランジスタである。なお、図面上部に配置されたダミーメモリセル部Ｃ９１は、図面下部に配置されたダミーメモリセル部Ｃ９１をＹ方向に反転して配置したものである。
　また、ダミーメモリセル部Ｃ９１は、Ｍ２配線層において、配線１７１に代えて、配線１７４，１７５が配置されている。配線１７４，１７５は、それぞれ電源電圧ＶＳＳを供給する。すなわち、ダミーメモリセル部Ｃ９１のＭ２配線層に配置された配線１７４，１７５は、それぞれ、電源配線１１１（１１２）を介して、メモリセルＣ８の電源配線１１（１２）と接続されている。
　また、ウェルタップ部Ｃ９２は、図６および図７のウェルタップ部Ｃ２２とほぼ同様の構成であり、メモリセルＣ８の埋め込み電源配線を強化するとともに、メモリセルＣ８のＮウェル１およびＰ型基板２，３の電位を固定する機能を有する。
　ウェルタップセルＣ９により、ウェルタップセルＣ２と同様の効果を得ることができる。
　なお、詳細な説明は省略するが、ウェルタップセルＣ９は、変形例１，２と同様の構成に変形することができる。
　上述の実施形態では、各セルに形成するトランジスタは、ナノシートＦＥＴであるものとしたが、これに限られるものではなく、例えばフィントランジスタであってもよい。また、各セルのナノシートＦＥＴは３枚のナノシートを有するものとしたが、ナノシートの枚数は３枚に限られるものではない。
　また、メモリサブアレイＡ１は、Ｘ方向に６つ、Ｙ方向に８つのメモリセルがアレイ状に配置されているものとして説明したが、アレイ状に配置されるメモリセルの数はこれに限られない。メモリサブアレイＡ３に配置されるメモリセルの数も同様である。
　本開示では、埋め込み電源配線を用いる半導体記憶装置について、埋め込み電源配線の抵抗値の増加を抑止することができるので、例えば半導体チップの性能向上に有用である。
　Ａ１，Ａ３　メモリサブアレイ
　Ａ２　ウェルタップセル部
　Ａ４　ＢＰＲタップセル部
　Ｃ１，Ｃ４，Ｃ８　メモリセル
　Ｃ２，Ｃ５，Ｃ７，Ｃ９　ウェルタップセル
　Ｃ３，Ｃ６　ＢＰＲタップセル
　Ｃ２１，Ｃ５１，Ｃ５１ａ，Ｃ７１　ダミーメモリセル部
　Ｃ２２，Ｃ５２，Ｃ９２　ウェルタップ部
　１，１０１，２０１，２０４　Ｎウェル
　２，３，１０２，１０３，２０２，２０３，２０５，２０６　Ｐ型基板
　１１～１３，１１１～１１３，２１１～２１３　電源配線
　７１～７２，１７１，１７３，２７１～２７３　配線

Claims (12)

  1. 　第１方向に並んで配置された第１および第２メモリサブアレイと、
    　前記第１および第２メモリアレイの間に配置されており、平面視において前記第１方向と垂直をなす第２方向に並んで配置された複数のウェルタップセルとを備え、
    　前記第１および第２メモリサブアレイは、それぞれ、
    　　アレイ状に配置された複数のメモリセルと、
    　　埋め込み配線層に形成されており、前記第１方向に延びており、第１電源電圧を供給する第１埋め込み電源配線とを備え、
    　前記ウェルタップセルは、
    　　前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第１埋め込み電源配線と電気的に接続されており、前記第１電源電圧を供給する第２埋め込み電源配線と、
    　　前記埋め込み配線層よりも上層の配線層に形成されており、前記第２方向に延びており、前記第２埋め込み電源配線と電気的に接続されており、前記第１電源電圧を供給する第１配線とを備え、
    　　前記メモリセルのウェルまたは基板に第２電源電圧を供給する
    　ことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記ウェルタップセルは、
    　　前記第１メモリサブアレイの前記第１方向端部に配置された前記メモリセルと、前記第１方向に隣接して配置されたダミーメモリセル部と、
    　　前記ダミーメモリセル部に対して、前記メモリセルと前記第１方向における反対側に配置されたウェルタップ部とをさらに備え、
    　前記ダミーメモリセル部および前記ウェルタップ部は、それぞれ、前記第１配線を備える
    　ことを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記第２電源電圧は、前記第１電源電圧と同一の電源電圧であることを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記ウェルタップセルは、
    　　前記メモリセルの前記ウェルまたは前記基板に前記第１電源電圧を供給し、
    　　前記メモリセルの前記ウェルまたは前記基板に、前記第１電源電圧と異なる第３電源電圧を供給する
    　ことを特徴とする半導体記憶装置。
  5. 　請求項４記載の半導体記憶装置において、
    　前記ウェルタップセルは、前記配線層に形成されており、前記第２方向に延びており、前記第３電源電圧を供給する第２配線をさらに備える
    　ことを特徴とする半導体記憶装置。
  6. 　請求項４記載の半導体記憶装置において、
    　前記ウェルタップセルは、
    　　第１導電型の第１領域と、
    　　第１導電型と異なる第２導電型の第２領域とをさらに備え、
    　　前記第１領域を介して、前記ウェルまたは前記基板に前記第１電源電圧を供給し、
    　　前記第２領域を介して、前記ウェルまたは前記基板に前記第３電源電圧を供給する
    　ことを特徴とする半導体記憶装置。
  7. 　請求項１記載の半導体記憶装置において、
    　前記第１メモリサブアレイは、前記第１方向に並んで配置されており、前記複数のメモリセルがアレイ状に配置された第３および第４メモリサブアレイを備え、
    　前記第３および第４メモリサブアレイの間には、前記第２方向に並んで配置された複数のＢＰＲタップセルが配置されており、
    　前記ＢＰＲタップセルは、
    　　前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第１埋め込み電源配線と電気的に接続されており、前記第１電源電圧を供給する第３埋め込み電源配線と、
    　　前記配線層に形成されており、前記第２方向に延びており、前記第２埋め込み電源配線と電気的に接続されており、前記第１電源電圧を供給する第３配線とを備える
    　ことを特徴とする半導体記憶装置。
  8. 　請求項１記載の半導体記憶装置において、
    　前記メモリセルは、前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第１および第２電源電圧と異なる第３電源電圧を供給する第４埋め込み電源配線をさらに備え、
    　前記ウェルタップセルは、
    　　前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第４埋め込み電源配線と電気的に接続されており、前記第３電源電圧を供給する第５埋め込み電源配線と、
    　　前記配線層に形成されており、前記第２方向に延びており、前記第４埋め込み電源配線と電気的に接続されており、前記第３電源電圧を供給する第２配線とをさらに備える
    　ことを特徴とする半導体記憶装置。
  9. 　請求項１記載の半導体記憶装置において、
    　前記第１メモリサブアレイは、前記第１方向に並んで配置されており、前記複数のメモリセルがアレイ状に配置された第３および第４メモリサブアレイを備え、
    　前記第３および第４メモリサブアレイの間には、前記第２方向に並んで配置された複数のＢＰＲタップセルが配置されており、
    　前記メモリセルは、前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第１および第２電源電圧と異なる第３電源電圧を供給する第４埋め込み電源配線をさらに備え、
    　前記ＢＰＲタップセルは、
    　　前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第１埋め込み電源配線と電気的に接続されており、前記第１電源電圧を供給する第３埋め込み電源配線と、
    　　前記配線層に形成されており、前記第２方向に延びており、前記第２埋め込み電源配線と電気的に接続されており、前記第１電源電圧を供給する第３配線と、
    　　前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第４埋め込み電源配線と電気的に接続されており、前記第３電源電圧を供給する第６埋め込み電源配線と、
    　　前記配線層に形成されており、前記第２方向に延びており、前記第４埋め込み電源配線と電気的に接続されており、前記第３電源電圧を供給する第４配線とを備える
    　ことを特徴とする半導体記憶装置。
  10. 　請求項１記載の半導体記憶装置において、
    　前記第２電源電圧は、前記第１電源電圧と異なる電源電圧であることを特徴とする半導体記憶装置。
  11. 　請求項１０記載の半導体記憶装置において、
    　前記メモリセルは、前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第１および第２電源電圧と異なる第３電源電圧を供給する第４埋め込み電源配線をさらに備え、
    　前記ウェルタップセルは、
    　　前記埋め込み配線層に形成されており、前記第１方向に延びており、前記第４埋め込み電源配線と電気的に接続されており、前記第３電源電圧を供給する第５埋め込み電源配線と、
    　　前記配線層に形成されており、前記第２方向に延びており、前記第４埋め込み電源配線と電気的に接続されており、前記第３電源電圧を供給する第２配線と、
    　　前記配線層に形成されており、前記第２方向に延びており、前記第３電源電圧を供給する第５配線と、
    　　第１導電型の第１領域と、
    　　第１導電型と異なる第２導電型の第２領域とをさらに備え、
    　　前記第１領域を介して、前記ウェルまたは前記基板に前記第１電源電圧を供給し、
    　　前記第２領域を介して、前記ウェルまたは前記基板に前記第２電源電圧を供給する
    ことを特徴とする半導体集積回路装置。
  12. 　請求項２記載の半導体記憶装置において、
    　前記ダミーメモリセル部は、複数の前記第１配線を備える
    　ことを特徴とする半導体記憶装置。
PCT/JP2022/019374 2021-05-12 2022-04-28 半導体集積回路装置 Ceased WO2022239681A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202280033904.7A CN117322152A (zh) 2021-05-12 2022-04-28 半导体集成电路装置
US18/506,989 US20240081035A1 (en) 2021-05-12 2023-11-10 Semiconductor integrated circuit device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-080800 2021-05-12
JP2021080800 2021-05-12

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/506,989 Continuation US20240081035A1 (en) 2021-05-12 2023-11-10 Semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
WO2022239681A1 true WO2022239681A1 (ja) 2022-11-17

Family

ID=84028290

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/019374 Ceased WO2022239681A1 (ja) 2021-05-12 2022-04-28 半導体集積回路装置

Country Status (3)

Country Link
US (1) US20240081035A1 (ja)
CN (1) CN117322152A (ja)
WO (1) WO2022239681A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025004734A1 (ja) * 2023-06-26 2025-01-02 株式会社ソシオネクスト 半導体記憶装置
WO2025187559A1 (ja) * 2024-03-06 2025-09-12 株式会社ソシオネクスト 半導体記憶装置
WO2025211201A1 (ja) * 2024-04-01 2025-10-09 株式会社ソシオネクスト 半導体集積回路装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7640861B2 (ja) * 2019-10-18 2025-03-06 株式会社ソシオネクスト 半導体集積回路装置
US12575399B2 (en) 2022-01-26 2026-03-10 International Business Machines Corporation Interconnect structure including vertically stacked power and ground lines

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001028401A (ja) * 1999-05-12 2001-01-30 Hitachi Ltd 半導体集積回路装置
JP2013026594A (ja) * 2011-07-26 2013-02-04 Renesas Electronics Corp 半導体装置
WO2019155559A1 (ja) * 2018-02-07 2019-08-15 株式会社ソシオネクスト 半導体集積回路装置
JP2021061278A (ja) * 2019-10-03 2021-04-15 株式会社ソシオネクスト 半導体集積回路装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001028401A (ja) * 1999-05-12 2001-01-30 Hitachi Ltd 半導体集積回路装置
JP2013026594A (ja) * 2011-07-26 2013-02-04 Renesas Electronics Corp 半導体装置
WO2019155559A1 (ja) * 2018-02-07 2019-08-15 株式会社ソシオネクスト 半導体集積回路装置
JP2021061278A (ja) * 2019-10-03 2021-04-15 株式会社ソシオネクスト 半導体集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025004734A1 (ja) * 2023-06-26 2025-01-02 株式会社ソシオネクスト 半導体記憶装置
WO2025187559A1 (ja) * 2024-03-06 2025-09-12 株式会社ソシオネクスト 半導体記憶装置
WO2025211201A1 (ja) * 2024-04-01 2025-10-09 株式会社ソシオネクスト 半導体集積回路装置

Also Published As

Publication number Publication date
CN117322152A (zh) 2023-12-29
US20240081035A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
US20250063711A1 (en) Semiconductor storage device
WO2022239681A1 (ja) 半導体集積回路装置
KR100419687B1 (ko) 반도체 기억 장치
TWI705556B (zh) 雙端口靜態隨機存取記憶體單元及半導體元件
CN106409331B (zh) 具有带单元的存储器阵列
US11133057B2 (en) Memory array with bit-lines connected to different sub-arrays through jumper structures
CN101989604B (zh) 存储器元件
KR20180060988A (ko) 정적 랜덤 액세스 메모리 디바이스
CN115066752A (zh) 半导体存储装置
WO2023157754A1 (ja) 半導体記憶装置
WO2023171452A1 (ja) 半導体記憶装置
CN116249340A (zh) 存储器器件和结构
US20260096081A1 (en) Semiconductor memory device
US12419025B2 (en) Integrated circuit structure
TWI897287B (zh) 半導體結構、記憶體結構以及半導體元件
WO2025187559A1 (ja) 半導体記憶装置
JP6096271B2 (ja) 半導体装置
US20250364016A1 (en) Memory devices with reduced bit line capacitance and methods of manufacturing thereof
CN114859648B (zh) 掩膜版版图和存储器
US20260089908A1 (en) Semiconductor memory device
WO2025004735A1 (ja) 半導体記憶装置
CN118555819A (zh) 半导体器件及其形成方法
WO2025182764A1 (ja) 半導体記憶装置
TW202517002A (zh) 半導體裝置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22807383

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280033904.7

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22807383

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP