WO2022230250A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

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bonding
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layer
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雄壱 宮森
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector

Definitions

  • the present technology (technology according to the present disclosure) relates to a method of manufacturing a semiconductor device and a semiconductor device, and more particularly to a technology effective when applied to a method of manufacturing a semiconductor device having a bonding pad and the semiconductor device.
  • a semiconductor device incorporates a semiconductor chip on which an integrated circuit is mounted in various forms of packages.
  • a semiconductor chip is formed by singulating a plurality of chip forming regions set on a semiconductor wafer into individual pieces in a manufacturing process of a semiconductor device. Bonding pads exposed from bonding openings are arranged in chip forming regions of the semiconductor wafer.
  • the bonding pads are connected to conductive members such as bonding wires and metallized layers that are the base films of bump electrodes in the manufacturing process of semiconductor devices. Further, in an inspection process during the manufacturing process of a semiconductor device, the electrical characteristics of the circuit are inspected by pressing a probe needle against the bonding pad.
  • Patent document 1 and patent document 2 can be cited as prior art documents related to this technology.
  • Patent Documents 1 and 2 disclose techniques for securing electrical conductivity while protecting the surface of the bonding pad with another kind of metal.
  • a passivation (oxide film) that resists corrosive action is formed on the surface of the bonding pad exposed from the bonding opening to ensure the corrosion resistance of the bonding pad.
  • the passivation is mainly caused by the metal element (Al) in the bonding pad and moisture in the air or It is formed by reacting with oxygen.
  • the passivation cannot be formed as a dense film, and the film quality may deteriorate, leading to oxidation of the bonding pad.
  • the progress of oxidation of the bonding pad causes connection failure between the bonding pad and the conductive member connected to the bonding pad, which is a factor in lowering the production yield of semiconductor devices. Therefore, there is room for improvement.
  • the purpose of this technology is to improve the manufacturing yield of semiconductor devices.
  • a method for manufacturing a semiconductor device covers a bonding pad exposed from an opening surrounded by side walls with a fluid conductive material, and before connecting a conductive member to the bonding pad, the bonding pad is covered with a conductive material. removing said flowable conductive material from.
  • a semiconductor device includes a bonding pad, a conductive member connected to the bonding pad through an opening, and an interlayer formed between the bonding pad and the conductive member and containing germanium. and an alloy layer.
  • FIG. 2 is a cross-sectional view schematically showing a cross-sectional structure along the II-II cutting line of FIG. 1;
  • FIG. 3 is a cross-sectional view of a principal part, enlarging a bonding pad portion of FIG. 2;
  • FIG. 3B is a plan view of the main part of the bonding pad portion shown in FIG. 3B;
  • FIG. 3C is a plan view of a main part showing a state in which bonding wires are removed in FIG. 3B; It is a figure which shows the planar structure of a semiconductor wafer.
  • FIG. 5B is a schematic process cross-sectional view following FIG. 5A
  • FIG. FIG. 5C is a schematic process cross-sectional view following FIG. 5B
  • FIG. 5C is a schematic process cross-sectional view following FIG. 5C
  • FIG. 5D is a schematic process cross-sectional view following FIG. 5D
  • FIG. 5D is a schematic process cross-sectional view following FIG. 5E
  • FIG. 5B is a schematic process cross-sectional view following FIG. 5A
  • FIG. 5C is a schematic process cross-sectional view following FIG. 5B
  • FIG. 5C is a schematic process cross-sectional view following FIG. 5C
  • FIG. 5D is a schematic process cross-sectional view following FIG. 5D
  • FIG. 5E is a schematic process cross-sectional view following FIG. 5E
  • FIG. 5B is a schematic process cross
  • FIG. 5G is a schematic process cross-sectional view following FIG. 5G;
  • FIG. 5H is a schematic process cross-sectional view following FIG. 5H;
  • FIG. 5I is a cross-sectional view of a main part, enlarging a part of FIG. 5I;
  • FIG. 5H is a schematic process cross-sectional view following FIG. 5H; It is a figure which shows an example of an inspection process.
  • FIG. 4 is a cross-sectional view of a main part schematically showing Modification 1 of the first embodiment;
  • FIG. 4 is a cross-sectional view of a main part schematically showing a modification of the first embodiment; It is a sectional view showing typically a schematic structure of a semiconductor device concerning a 2nd embodiment of this art.
  • FIG. 4 is a cross-sectional view following Modification 1 of the first embodiment
  • FIG. 4 is a cross-sectional view of a main part schematically showing a modification of the first embodiment
  • It is a section
  • FIG. 10 is a fragmentary sectional view enlarging a bonding pad portion of FIG. 9; It is a typical process sectional view showing a manufacturing method of a semiconductor device concerning a 2nd embodiment of this art.
  • 11B is a schematic process cross-sectional view following FIG. 11A.
  • FIG. 11 is a cross-sectional view of a main part schematically showing a modification of the second embodiment; It is a sectional view showing typically a schematic structure of a semiconductor device concerning a 3rd embodiment of this art.
  • FIG. 14 is a cross-sectional view schematically showing a cross-sectional structure along the III-III section line of FIG. 13;
  • the first direction and the second direction which are orthogonal to each other in the same plane, are the X direction and the Y direction, respectively.
  • a third direction orthogonal to each of the second directions is the Z direction.
  • the thickness direction of the semiconductor chip 20, which will be described later, will be described as the Z direction.
  • a semiconductor device 1A according to the first embodiment of the present technology has a first surface 10x and a second surface 10y located opposite to each other, and is called an interposer.
  • a wiring board 10 and a semiconductor chip 20 face-up mounted on the side of the first surface 10x of the wiring board 10 are provided.
  • the semiconductor device 1A according to the first embodiment of the present technology includes the bonding pads 23 arranged on the main surface side of the semiconductor chip 20 and the conductive pads connected to the bonding pads 23 through the openings 25 (see FIG. 3A).
  • a bonding wire 33 as a member is further provided.
  • the semiconductor device 1A further includes a housing (package) 16 that houses the semiconductor chip 20 and the bonding wires 33 .
  • the storage body 16 includes the wiring board 10 and the resin sealing body 15 provided on the first surface 10x side of the wiring board 10 and sealing the semiconductor chip 20 and the bonding wires 33. include.
  • the wiring substrate 10 has a rectangular planar shape that intersects the thickness direction (Z direction), and is, for example, a square in the first embodiment.
  • a semiconductor chip 20 is arranged on the first surface 10X side of the wiring board 10 .
  • the semiconductor chip 20 is adhesively fixed to the central region of the first surface 10x of the wiring substrate 10 via an adhesive.
  • a plurality of electrode pads 11 are arranged on the first surface 10 x side of the wiring substrate 10 .
  • the plurality of electrode pads 11 are arranged outside the semiconductor chip 20 corresponding to the plurality of bonding pads 23 of the semiconductor chip 20 .
  • a plurality of electrode pads 12 are arranged on the second surface 10y side of the wiring board 10 .
  • the plurality of electrode pads 12 are arranged in an array in a peripheral area surrounding the central area of the wiring substrate 10 in plan view.
  • the electrode pads 12 on the side of the second surface 20y are electrically connected to the electrode pads 11 on the side of the first surface 10x through the wiring of the wiring board 10. As shown in FIG.
  • a bump electrode 18 is fixed to each of the plurality of electrode pads 12 and electrically and mechanically connected.
  • the bump electrode 18 for example, a Pb-free composition solder bump that does not substantially contain Pb is used.
  • the resin sealing body 15 has a square planar shape similar to that of the wiring substrate 10, and has a planar size slightly smaller than the planar size of the wiring substrate 10.
  • the resin sealing body 15 is made of, for example, an epoxy-based thermosetting resin.
  • a transfer molding method suitable for mass production is used as a method for forming the resin sealing body 15, for example, a transfer molding method suitable for mass production is used.
  • the semiconductor chip 20 has a rectangular planar shape that intersects with its thickness direction (Z direction), and is, for example, a square in the first embodiment.
  • the semiconductor chip 20 is mainly composed of, but not limited to, a semiconductor substrate 21, a plurality of transistors (not shown) provided on an element forming surface (main surface) of the semiconductor substrate 21, and an element forming surface of the semiconductor substrate 21. and a laminate (multilayer wiring layer) 22 formed by alternately stacking insulating layers and wiring layers on the surface side.
  • the semiconductor substrate 21 is made of single crystal silicon, for example.
  • the insulating layer of the laminate 22 is composed of, for example, a silicon oxide film.
  • the wiring layer of the laminate 22 is composed of, for example, an aluminum (Al) film or an aluminum alloy film in which at least one of silicon (Si) and copper (Cu) is added to Al.
  • Si is added mainly for the purpose of improving electromigration resistance.
  • Cu is added mainly for the purpose of improving alloy spike resistance.
  • the wiring layer of the first embodiment is composed of, for example, an Al alloy film having an Al--Si--Cu composition in which Si and Cu are added to Al.
  • the semiconductor chip 20 contains an integrated circuit.
  • This integrated circuit is mainly composed of transistor elements formed on the semiconductor substrate 21 and wires formed in the wiring layer of the laminate 22 .
  • the semiconductor chip 20 has a plurality of bonding pads 23 provided on its main surface.
  • a plurality of bonding pads 23 are arranged along four sides in a two-dimensional plane of the semiconductor chip 20 .
  • the bonding pads 23 are formed as components of an integrated circuit and function as external terminals such as signal input/output terminals and power supply terminals.
  • the semiconductor chip 20 is mounted on the first surface 10x of the wiring substrate 10 with the back surface opposite to the main surface where the bonding pads 23 are arranged facing the first surface 10x of the wiring substrate 10. there is
  • the bonding wire 33 has one end connected to the bonding pad 23 of the semiconductor chip 20 and the other end connected to the electrode pad 11 of the wiring board 10 .
  • a gold (Au) wire for example, is used as the bonding wire 33 .
  • a ball bonding (nail head bonding) method using ultrasonic vibration together with thermocompression bonding is used as a method for connecting the bonding wires 33.
  • the ball side (first bond side) of the bonding wire 33 is connected to the bonding pad 23 of the semiconductor chip 20
  • the non-ball side (second bond side) of the bonding wire 33 is connected to the electrode of the wiring board 10 . It is connected to pad 11 .
  • the bonding pads 23 are configured in the uppermost wiring layer of the wiring layers of the laminate 22.
  • the bonding pad 23 of the first embodiment is composed of an alloy film of Al--Si--Cu composition containing Al as a main component.
  • the bonding pad 23 has a central region exposed from an opening (bonding opening) 25 provided in the uppermost insulating layer 24 of the insulating layers of the laminate 22 and a peripheral region exposed from the uppermost insulating layer 24 . covered with That is, as shown in FIGS. 3A and 3B, the outline of the opening 25 in a plan view is located inside the outline of the bonding pad 23 .
  • one end side of the bonding wire 33 is connected to the bonding pad 23 of the semiconductor chip 20 through the opening 25 of the insulating layer 24 .
  • An interlayer alloy layer 34 is formed between the bonding pad 23 and one end of the bonding wire 33 .
  • a surface alloy layer 32 is formed outside the wire bonding portion where one end side of the bonding wire 33 is bonded.
  • the surface alloy layer 32 is arranged between the side wall in the opening 25 of the insulating layer 24 and one end side (wire bonding portion) of the bonding wire 33 .
  • the surface alloy layer 32 is formed by reacting an element in the bonding pad 23 with an element in the fluid conductive material covering the surface of the bonding pad 23 in the manufacturing process of the semiconductor device 1A, which will be described later. Then, the interlayer alloy layer 34 is formed so that the elements in the surface alloy layer 32 and the bonding wires 33 It is formed by reacting with the elements inside.
  • a gallium (Ga)-based liquid metal 31 (see FIG. 5C), for example, is used as the fluid conductive material covering the surface of the bonding pad 23 in the manufacturing process of the semiconductor device 1A, which will be described later.
  • the bonding pads 23 are composed of wiring layers of Al--Si--Cu composition, for example.
  • the surface alloy layer 32 contains Al--Ga composition.
  • the interlayer alloy layer 34 contains an Al--Au--Ga composition. That is, the semiconductor device 1A of the first embodiment is formed between the bonding pad 23 and one end side of the bonding wire 33, and has Al in the bonding pad 23, Au in the bonding wire 33, and the liquid metal 31. of Al--Au--Ga composition containing Ga. Further, in the semiconductor device 1A of the first embodiment, the Al--Ga composition is formed on the surface of the bonding pad 23 around one end side of the bonding wire 33 and contains Ga and is different from the composition of the interlayer alloy layer 34. A surface alloy layer 32 is provided.
  • the interlayer alloy layer 34 is formed of, but not limited to, one layer extending over the entire area between the bonding pad 23 and one end side of the bonding wire 33, for example. . Further, as shown in FIGS. 3A and 3C, the surface alloy layer 32 and the interlayer alloy layer 34 are adjacent to each other and integrally formed.
  • FIG. 4A is a diagram showing a planar configuration of a semiconductor wafer used for manufacturing the semiconductor device 1A
  • FIG. 4B is a diagram showing the configuration of a chip formation area by enlarging area A in FIG. 4A
  • 5A to 5K are schematic cross-sectional views for explaining the manufacturing method of the semiconductor device 1A.
  • FIG. 6 is a diagram showing resistance measurement as an example of inspection during the manufacturing process of the semiconductor device 1A.
  • the integrated circuit is fabricated in the chip forming area 41 of the semiconductor wafer 40 shown in FIGS. 4A and 4B.
  • the chip forming regions 41 are partitioned by scribe lines (dicing regions) 42 and arranged repeatedly in the X and Y directions via the scribe lines 42 . That is, a plurality of chip forming regions 41 are arranged in a matrix.
  • semiconductor chips 20 see FIG. 5G
  • the chip forming region 41 is singulated after the manufacturing process described below is performed.
  • FIG. 4A is a diagram showing the entire semiconductor substrate in a wafer state before singulation into a plurality of semiconductor chips.
  • 5A to 5K are cross-sectional views of essential parts showing cross-sectional structures in chip forming regions partitioned on a semiconductor substrate in a wafer state.
  • an integrated circuit is formed in the chip formation area 41 shown in FIG. 4B.
  • An integrated circuit is constructed by forming transistor elements on the element forming surface of a semiconductor substrate 21 shown in FIG. 5A and then forming a stack 22 on the element forming surface of the semiconductor substrate 21 as shown in FIG. 5A. be.
  • the laminated body 22 is formed by alternately laminating insulating layers and wiring layers on the element forming surface side of the semiconductor substrate 21 .
  • bonding pads 23 are formed in the uppermost wiring layer of the laminate 22 .
  • the bonding pads 23 are covered with an insulating layer 24 that is the uppermost layer of the laminate 22 .
  • the semiconductor substrate 21 is made of single crystal silicon, for example.
  • the transistor element for example, a p-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and an n-channel conductivity type MOSFET are used. That is, the integrated circuit has a CMOS (Complementary MOS) circuit configuration.
  • the bonding pads 23 are formed as components of an integrated circuit and function as external terminals such as signal input/output terminals and power supply terminals.
  • openings (bonding openings) 25 are formed in the insulating layer 24 to expose the bonding pads 23 .
  • the openings 25 are formed in a planar pattern whose outline in plan view is located inside the outline of the bonding pad 23 . Bonding pads 23 are exposed through openings 25 surrounded by sidewalls of insulating layer 24 .
  • the opening 25 can be formed by a dry etching method using a fluorine-based gas.
  • a fluid conductive material such as a gallium (Ga)-based liquid metal 31 is applied in the openings 25, and the entire surfaces of the bonding pads 23 exposed from the openings 25 are covered with the liquid. Cover with metal 31 . Since the liquid metal 31 has a higher surface tension than the cleaning water, the liquid metal 31 can be stored in the opening 25 while covering the entire surface of the bonding pad 23 in the opening 25 .
  • Ga gallium
  • the elements in the bonding pad 23 react with the elements of the liquid metal 31 covering the surface of the bonding pad 23 to form a surface alloy layer on the surface of the bonding pad 23 as shown in FIG. 5D. 32 are formed.
  • the bonding pad 23 is formed of an Al alloy film having an Al--Si--Cu composition and the liquid metal 31 is Ga-based
  • the formed surface alloy layer 32 contains an Al--Ga composition. .
  • the surface alloy layer 32 grows with the lapse of time and thermal history.
  • the passivation is mainly formed between the process of forming the opening 25 and the subsequent wire bonding process.
  • the passivation may not be formed as a dense film due to residual components of the fluorine-based gas used when forming the opening 25, and the film quality may deteriorate, and the surface oxidation of the bonding pad 23 may progress. .
  • the electrical characteristics of the integrated circuit are inspected through the bonding pads 23 .
  • the resistance value between the bonding pads 23 is inspected with a measuring device 45 shown in FIG.
  • the inspection is performed with the liquid metal 31 covering the entire surface of the bonding pad 23 in the opening 25 (with the liquid metal 31 accumulated in the opening 25).
  • the probe needle 46 is brought into contact with the liquid metal 31 while the probe needle 46 is separated from the surface (surface alloy layer 32) of the bonding pad 23 (non-contact state).
  • liquid metal 31 is conductive, electrical continuity can be established between the bonding pads 23 and the probe needles 46 even when the probe needles 46 are separated from the surface of the bonding pads 23.
  • liquid metal 31 covering bonding pad 23 (surface alloy layer 32) in opening 25 is removed from bonding pad 23, as shown in FIG. 5F.
  • the liquid metal 31 since the liquid metal 31 has fluidity, it can be easily removed by cleaning or the like.
  • the semiconductor wafer 40 shown in FIGS. 4A and 4B is almost completed.
  • transistor elements, laminates 22, integrated circuits, bonding pads 23, openings 25 and the like are formed.
  • a plurality of chip forming regions 41 of the semiconductor wafer 40 shown in FIG. 4B are singulated along scribe lines 42 to form semiconductor chips 20 as shown in FIG. 5G.
  • the semiconductor chip 20 is die-bonded to the first surface 10x side of the wiring substrate 10 via an adhesive.
  • the semiconductor chip 20 is bonded to the first surface 10x of the wiring substrate 10 in a state in which the back surface opposite to the main surface on which the bonding pads 23 are formed faces the first surface 10x of the wiring substrate 10 (face-up state). Fixed.
  • the bonding pads 23 of the semiconductor chip 20 and the electrode pads 11 of the wiring substrate 10 are electrically connected by bonding wires 33 as conductive members.
  • the bonding wire 33 has one end connected to the bonding pad 23 of the semiconductor chip 20 and the other end connected to the electrode pad 11 of the wiring board 10 .
  • a gold (Au) wire for example, is used as the bonding wire 33 .
  • a ball bonding (nail head bonding) method using ultrasonic vibration together with thermocompression bonding is used as a method for example.
  • the ball side (first bond side) of the bonding wire 33 is connected to the bonding pad 23 of the semiconductor chip 20
  • the non-ball side (second bond side) of the bonding wire 33 is connected to the electrode of the wiring board 10 . It is connected to pad 11 .
  • the surface alloy layer 32 is formed on the surface of the bonding pad 23 .
  • element reacts with each other to form an interlayer alloy layer 34 between the bonding pad 23 and one end side of the bonding wire 33, as shown in FIG. 5J.
  • the interlayer alloy layer 34 contains Al--Au--Ga composition.
  • a surface alloy layer 32 having a composition (Al—Ga composition) different from the composition (Al—Au—Ga composition) of the interlayer alloy layer 34 remains on the surface of the bonding pad 23 around one end of the bonding wire 33 .
  • a resin sealing body 15 for sealing the semiconductor chip 20, bonding wires 33, etc. is formed on the first surface 10x side of the wiring substrate.
  • the resin sealing body is formed by a transfer molding method, for example.
  • a housing body (package) 16 including the wiring board 10 and the resin sealing body 15 and housing the semiconductor chip 20 and the bonding wires 33 is formed.
  • bump electrodes 18 are formed on the electrode pads on the second surface side of the wiring board 10, thereby almost completing the semiconductor device 1A shown in FIGS.
  • liquid metal 31 is preferably removed after the inspection process and before the wire bonding process.
  • the passivation may not be formed as a dense film, and the film quality may deteriorate, and the oxidation of the bonding pad 23 progresses.
  • the progress of oxidation of the bonding pads 23 causes connection failures between the bonding pads 23 and the bonding wires 33 connected to the bonding pads 23, which is a factor in lowering the manufacturing yield of semiconductor devices.
  • the surfaces of the bonding pads 23 exposed from the openings 25 surrounded by the sidewalls of the insulating layer 24 are coated with the liquid metal 31 (fluid conductive material).
  • the liquid metal 31 is removed from the bonding pads 23 before the wire bonding process of covering and connecting one end side of the bonding wires 33 (conductive members) to the bonding pads 23 .
  • the passivation Since the formation of the passivation can be suppressed, the passivation is not formed in a dense film due to the remaining components of the fluorine-based gas used when forming the opening 25, and the film quality deteriorates, thereby oxidizing the bonding pad 23. It is possible to suppress the phenomenon of progression. Therefore, according to the manufacture of the semiconductor device 1A according to the first embodiment, it is possible to improve the manufacturing yield of the semiconductor device 1A.
  • the electrical connection is made by pressing the probe needle 46 against the bonding pad 23 to break the passive state. A dent due to pressure contact of 46 may remain. This dent also causes a connection failure between the bonding pad 23 and the bonding wire 33 connected to the bonding pad 23, which is a factor in lowering the manufacturing yield of the semiconductor device.
  • the liquid metal 31 is detected while the probe needle 46 is separated from the surface (surface alloy layer 32) of the bonding pad 23 (non-contact state). is brought into contact with the probe needle 46. Since the liquid metal 31 has conductivity, electrical continuity is established between the bonding pad 23 and the probe needle 46 even when the probe needle 46 is separated from the surface of the bonding pad 23 (surface alloy layer 32). be able to. Since electrical continuity between the bonding pad 23 and the probe needle 46 can be obtained without the probe needle 46 contacting the bonding pad 23, a dent is formed on the surface of the bonding pad 23 by the pressure contact of the probe needle 46. can be suppressed. Therefore, according to the manufacture of the semiconductor device 1A according to the first embodiment, it is possible to further improve the manufacturing yield of the semiconductor device 1A.
  • the interlayer alloy layer 34 of Al—Au—Ga composition formed between the bonding pad 23 and one end side of the bonding wire 33, and the bonding wire and a surface alloy layer 32 of Al—Ga composition formed on the surface of the bonding pad 23 around one end side of the semiconductor device 1A is not limited.
  • the semiconductor device 1A according to the first embodiment includes the interlayer alloy layer 34 of Al--Au--Ga composition formed between the bonding pad 23 and one end side of the bonding wire 33, the bonding pad 23 and one end of the bonding wire 33 can be improved.
  • the bonding pad 23 since the surface of the bonding pad 23 around one end side of the bonding wire 33 is covered with the surface alloy layer 32 of Al—Ga composition, the bonding pad 23 is resistant to Corrosion can be ensured.
  • liquid metal 31 is also conductive, the electrical connection between the bonding pad 23 and the probe needle 46 can be maintained even if the pressing pressure of the probe needle 46 to the bonding pad 23 is reduced and the amount of pushing the probe needle 46 is reduced. It can be ensured and stable inspection can be carried out.
  • the interlayer alloy layer 34 is formed of a single layer extending over the entire area between the bonding pad 23 and the one end side of the bonding wire 33, and the surface alloy layer 32 is also formed on the side walls of the insulating layer 24. and the one end side of the bonding wire 33, the case where it is formed of one layer extending over the entire surface of the bonding pad 23 has been described.
  • the present technology is not limited to the case where the interlayer alloy layer 34 and the surface alloy layer 32 are formed of one layer.
  • the surface alloy layer 32 grows with the lapse of time and thermal history.
  • the interlayer alloy layer 34 depends on the shape of the surface alloy layer 32 . Therefore, as shown in FIG. 8, a plurality of surface alloy layers 32 may be formed so as to be scattered, and a plurality of interlayer alloy layers 34 may also be formed so as to be scattered.
  • FIG. 9 is a cross-sectional view schematically showing a schematic configuration of a semiconductor device according to a second embodiment of the present technology
  • FIG. 10 is a main part schematic cross-sectional view showing a schematic configuration of a semiconductor chip before being mounted on a wiring board in a semiconductor device according to a second embodiment of the present technology.
  • a semiconductor device 1B according to the second embodiment of the present technology has a first surface 10x and a second surface 10y located on opposite sides, and is called an interposer.
  • a wiring board 10 and a semiconductor chip 20B mounted face down on the side of the first surface 10x of the wiring board 10 are provided.
  • the semiconductor device 1B according to the second embodiment of the present technology includes the bonding pads 23 arranged on the main surface side of the semiconductor chip 20B and the conductive pads connected to the bonding pads 23 through the openings 25 (see FIG. 10).
  • the semiconductor device 1B includes a storage body (package) 16 that stores the semiconductor chip 20B, the metallized layer 35, and the bump electrodes 36, and the electrodes on the second surface 10y side of the wiring substrate 10. and a bump electrode 18 connected to the pad 12 .
  • the housing body 16 is provided on the wiring substrate 10 and the first surface 10x side of the wiring substrate 10, and is resin-sealed to seal the semiconductor chip 20B, the metallization layer 35, and the bump electrodes 36. body 15;
  • the semiconductor chip 20B of the second embodiment basically has the same configuration as the semiconductor chip 20 of the first embodiment shown in FIG. there is
  • the semiconductor chip 20B of the second embodiment includes a metallized layer 35 connected to the bonding pad 23 through the opening 25 of the insulating layer 24, and a bump electrode connected to the metallized layer 35. 36.
  • the metallized layer 35 is composed of a composite film in which a titanium (Ti) film and a nickel (Ni) film are sequentially laminated from the bonding pad 23 side.
  • An interlayer alloy layer 34 b is formed between the bonding pad 23 and the metallized layer 35 .
  • the interlayer alloy layer 34b is formed of a single layer that extends over the entire area inside the opening 25 surrounded by the sidewalls of the insulating layer 24 .
  • an element in the bonding pad 23 reacts with an element in the fluid conductive material covering the surface of the bonding pad 23 to form the interlayer alloy layer 34b on the surface of the bonding pad 23.
  • a layer is formed by reacting the elements in the surface alloy layer with the elements in the titanium film of the metallization layer 35 when connecting the metallization layer 35 to the surface metal layer.
  • gallium (Ga)-based liquid metal 31 is used as the fluid conductive material covering the surface of the bonding pad 23. (See FIG. 5C).
  • the bonding pad 23 is formed in a wiring layer of Al--Si--Cu composition. Therefore, the surface alloy layer contains an Al--Ga composition, and the interlayer alloy layer 34b contains an Al--Ni--Ga composition.
  • the manufacture of the semiconductor device 1B according to the second embodiment includes the steps shown in FIGS. 5A to 5G in the manufacture of the semiconductor device 1A according to the first embodiment.
  • a metallized layer 35 is formed on the surface alloy layer 32 on the surface of the bonding pad 23 exposed from the opening 25 of the insulating layer 24. and connecting the metallized layer 35 to the surface alloy layer 32 .
  • the metallized layer 35 is formed, for example, by sequentially depositing a titanium film and a nickel film from the surface alloy layer 32 side by a sputtering method.
  • Manufacture of the semiconductor device 1B according to the second embodiment also includes a step of connecting the bump electrode 36 to the metallized layer 35, as shown in FIG. 11B.
  • the bump electrode 36 is formed by forming a solder layer of, for example, Sn (tin)--Ag (silver) composition on the metallized layer 35 by electroless plating, and then performing reflow.
  • the elements in the surface alloy layer 32 react with the elements in the titanium film of the metallized layer 35, and as shown in FIG. It is formed.
  • the surface alloy layer 32 contains the Al--Ga composition
  • the metallized layer 35 on the interlayer alloy layer 34 side is a titanium film
  • the interlayer alloy layer 34b contains the Al--Au--Ga composition.
  • the semiconductor device 1B including the interlayer alloy layer 34b of Al--Ti--Ga composition formed between the bonding pad 23 and the metallized layer 35 is manufactured. can provide.
  • the bonding pad 23 and the metallized layer 35 can be improved.
  • FIG. 13 is a cross-sectional view schematically showing a schematic configuration of a semiconductor device according to a third embodiment of the present technology
  • FIG. 14 is a cross-sectional view schematically showing the cross-sectional structure along the III-III section line of FIG.
  • a semiconductor device 1C according to the third embodiment includes a solid-state imaging device (semiconductor chip) 50 shown in FIGS.
  • the solid-state imaging device 50 has a square two-dimensional shape when viewed from above.
  • the solid-state imaging device 50 takes in image light (incident light) from a subject through an optical lens, converts the amount of incident light formed on the imaging surface into an electric signal for each pixel, and outputs the electric signal as a pixel signal. .
  • the solid-state imaging device 50 has a square pixel region 51A arranged in the center and a pixel region 51A arranged outside the pixel region 51A so as to surround the pixel region 51A in a two-dimensional plane. and a peripheral region 51B.
  • the pixel area 51A is a light receiving surface that receives light condensed by, for example, an optical lens (optical system).
  • a plurality of pixels 53 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 53 are repeatedly arranged in the X direction and the Y direction that are orthogonal to each other within the two-dimensional plane.
  • a plurality of bonding pads 23 are arranged in the peripheral region 51B.
  • Each of the plurality of bonding pads 23 is arranged, for example, along four sides on the two-dimensional plane of the solid-state imaging device 50 .
  • Each of the plurality of bonding pads 23 is an input/output terminal used when electrically connecting the solid-state imaging device 50 to an external device.
  • the solid-state imaging device 50 has logic circuits including a vertical drive circuit, a column signal processing circuit, a horizontal drive circuit, an output circuit, a control circuit, and the like.
  • the logic circuit is composed of, for example, a CMOS (Complementary MOS) circuit.
  • Each pixel 53 of the plurality of pixels 53 has a photoelectric conversion element.
  • a readout circuit is connected to the photoelectric conversion element of each pixel 53 .
  • a photoelectric conversion element is formed for each pixel 53 on the semiconductor layer 61 shown in FIG. Then, the photoelectric conversion element photoelectrically converts the light into a signal charge corresponding to the amount of received light and holds the signal charge.
  • the solid-state imaging device 50 includes a light receiving substrate portion (first semiconductor substrate) 60 and a circuit substrate portion (second semiconductor substrate) laminated facing each other in the thickness direction (Z direction). It has 70.
  • the light-receiving substrate portion 60 includes the above-described pixel region 51A and the like.
  • the circuit board section 70 includes the above-described logic circuit, bonding pads 23, readout circuit, and the like.
  • the light-receiving substrate portion 60 includes a semiconductor layer 61 having a first surface S1 and a second surface S2 located on opposite sides in the thickness direction (Z direction), and a semiconductor layer 61 having a first surface S1 and a second surface S2. and an insulating layer 62 covering the first surface S1 and the side surface (end surface).
  • the two-dimensional planar shape of the insulating layer 62 and the semiconductor layer 61 is square.
  • the semiconductor layer 61 is mainly provided in the pixel region 51 ⁇ /b>A, and its contour in plan view is located inside the contour of the insulating layer 62 .
  • the insulating layer 62 is provided over the pixel region 51A and the peripheral region 51B in plan view, and the thickness of the portion located around the semiconductor layer 61 is thicker than the thickness of the portion overlapping the semiconductor layer 61. .
  • the light-receiving substrate portion 60 includes a planarization film 64, a color filter, and a second surface S2 side (light incident surface side) of the semiconductor layer 61, which are sequentially laminated from the second surface S2 side.
  • 65 and microlenses 66 are further provided.
  • the planarizing film 64 planarizes the second surface S2 side (light incident surface side) of the semiconductor layer 61 .
  • the microlens 66 collects incident light to the semiconductor layer 61 .
  • the color filter 65 color-separates the incident light to the semiconductor layer 61 .
  • a color filter 65 and a microlens 66 are provided for each pixel 53, respectively.
  • the planarizing film 64 is provided over the pixel region 51A and the peripheral region 51B in plan view.
  • the color filters 65 and the microlenses 66 are made of resin material, for example.
  • the circuit board portion 70 is provided on the first surface side of the semiconductor substrate 71 and the first surface and the second surface located on opposite sides of the semiconductor substrate 71 . and a multilayer wiring layer 72 .
  • a semiconductor substrate 71 of the circuit board section 70 is configured with, for example, a plurality of MOSFETs as field effect transistors that configure circuits such as the above-described logic circuit and readout circuit.
  • the semiconductor substrate 71 for example, a single crystal silicon substrate can be used.
  • the multilayer wiring layer 72 of the circuit board section 70 has a laminated structure in which insulating layers and wiring layers are alternately laminated in multiple stages.
  • a bonding pad 23 is formed in the uppermost wiring layer on the side opposite to the semiconductor substrate 71 side of the multilayer wiring layer 72 .
  • the bonding pad 23 is composed of an Al alloy film having an Al--Si--Cu composition containing Al as a main component, as in the first and second embodiments described above.
  • each wiring layer of the multilayer wiring layer 72 is provided over the pixel region 51A and the peripheral region 51B in plan view.
  • the bonding pads 23 are arranged in the peripheral region 51B in plan view. Through each wiring of the multilayer wiring layer 72 and the bonding pad 23, the transistors constituting the above-described logic circuit and readout circuit are driven.
  • the solid-state imaging device 50 further includes a bonding opening 67 that reaches the bonding pad 23 of the circuit board 70 from the light incident surface side of the light receiving substrate 60 and exposes the surface of the bonding pad 23. ing.
  • a bonding opening 67 is provided for each bonding pad 23 .
  • One end of a bonding wire is connected to the bonding pad 23 through the bonding opening 67 (not shown).
  • the bonding openings 67 are normally formed after the color filters 65 and the microlenses 66 are formed.
  • the bonding opening 67 can be formed by dry etching using a fluorine-based gas, as in the above-described embodiments. Residual components of the fluorine-based gas can be removed with a chemical solution.
  • the color filters 65 and the microlenses 66 are made of a resinous material, it is difficult to remove residual components of the fluorine-based gas with a chemical solution. Therefore, in the manufacture of the semiconductor device 1C of the third embodiment, the technique of covering the bonding pads 23 with liquid metal to suppress the formation of passivation due to the reaction between the metal components of the bonding pads 23 and the moisture and oxygen in the air is Especially effective.
  • the bonding openings 67 of the semiconductor device 1C according to the third embodiment reach the bonding pads 23 of the circuit board section 70 on the opposite side from the light incident surface side of the circuit board section 70, the above-described second deep compared to the openings 25 of the first and second embodiments. Therefore, in manufacturing the semiconductor device 1C according to the third embodiment, since the liquid metal 31 can be stably stored in the bonding opening 67, the bonding pad 23 is covered with the liquid metal, and the metal of the bonding pad 23 is It is possible to effectively utilize a technique for suppressing the formation of passive states due to reactions between components and moisture or oxygen in the atmosphere.
  • the bonding pad 23 having an Al--Si--Cu composition containing Al as a main component has been described, but the present technology can also be applied to bonding pads having other compositions. For example, it can be applied to a bonding pad of Cu composition.
  • the Ga-based liquid metal 31 is used as the fluid conductive material, but other liquid metals may be used as long as they are liquid at room temperature. Any substance can be used as long as it is indicated. For example, mercury and a conductive polymer can be exemplified. Also, in the above-described first and second embodiments, the case where gold wires are used as the bonding wires 33 has been described, but wires of other materials may be used as the bonding wires 33 .
  • the present technology may be configured as follows. (1) covering the bonding pads exposed through the sidewall-enclosed opening with a fluid conductive material; A method of manufacturing a semiconductor device, wherein the flowable conductive material is removed from the bonding pad prior to connecting a conductive member to the bonding pad. (2) The method of manufacturing a semiconductor device according to (1) above, wherein the fluid conductive material is removed after the electrical characteristics of the circuit are inspected through the bonding pads. (3) The method of manufacturing a semiconductor device according to (2) above, wherein the inspection is performed by bringing a probe needle into contact with the fluid conductive material while being spaced apart from the bonding pad.
  • a semiconductor device comprising: (9) The semiconductor device according to (8) above, wherein the interlayer alloy layer contains an Al--Au--Ga composition. (10) The semiconductor according to (8) or (9) above, further comprising a surface alloy layer containing germanium and having a composition different from that of the interlayer alloy layer, on the surface of the bonding pad around the conductive member. Device. (11) The interlayer alloy layer contains an Al-Au-Ga composition, The semiconductor device according to (10) above, wherein the surface alloy layer includes an Al—Ga composition.
  • the bonding pad contains aluminum, The semiconductor device according to (8) above, wherein the bonding wires are gold wires connected by a ball bonding method. (13) a peripheral region of the bonding pad is covered with an insulating layer; The semiconductor device according to any one of (10) to (12) above, wherein the surface alloy layer is arranged between the side wall of the insulating layer and the conductive member. (14) The semiconductor device according to (8) above, wherein the conductive member is a metallized layer.
  • 1A, 1B, 1C semiconductor device 10 wiring board 10x first surface (principal surface) 10y second surface (back surface) REFERENCE SIGNS LIST 11 electrode pad 12 electrode pad 15 resin sealing body 16 container (package) 18 Bump Electrode 20 Semiconductor Chip 21 Semiconductor Substrate 22 Laminate 23 Bonding Pad (BP) 24 insulating layer 25 opening 31 liquid metal (fluid conductive material) 32 Surface alloy layer 33 Bonding wire 34 Interlayer alloy layer 35 Metallized layer 36 Bump electrode 40 Semiconductor wafer 41 Chip formation area 42 Scribe line (dicing area) 45 measuring device 46 probe needle 60 light receiving substrate (first semiconductor substrate) 61 semiconductor layer 62 insulating layer 64 planarizing film 65 color filter 66 microlens 67 bonding opening 70 circuit board portion (second semiconductor substrate) 71 semiconductor substrate 72 multilayer wiring layer

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Abstract

半導体装置の製造歩留まりの向上を図る。半導体装置の製造方法は、側壁で囲まれた開口部から露出するボンディングパッドを流動性の導電材料で覆い、前記ボンディングパッドに導電部材を接続する前に、前記ボンディングパッドから前記流動性の導電材料を除去する、ことを含む。

Description

半導体装置の製造方法及び半導体装置
　本技術（本開示に係る技術）は、半導体装置の製造方法及び半導体装置に関し、特に、ボンディングパッドを有する半導体装置の製造方法及び半導体装置に適用して有効な技術に関するものである。
　半導体装置は、集積回路が搭載された半導体チップを様々な形態のパッケージに組み込んでいる。半導体チップは、半導体装置の製造プロセスにおいて、半導体ウエハに設定された複数のチップ形成領域を個々に個片化することによって形成される。半導体ウエハのチップ形成領域には、ボンディング開口部から露出するボンディングパッドが配置されている。
　ボンディングパッドには、半導体装置の製造プロセスにおいて、ボンディングワイヤや、バンプ電極の下地膜であるメタライズ層などの導電部材が接続される。また、半導体装置の製造プロセス中の検査工程では、ボンディングパッドにプローブ針を圧接して回路の電気特性を検査している。
　なお、本技術に関連する先行技術文献としては、特許文献１や特許文献２が挙げられる。特許文献１及び２には、他種金属によりボンディングパッドの表面を保護しつつ導電性を確保する技術が開示されている。
特開２０１９－７９９３６号公報 特開２０１７－５３８３９号公報
　ところで、半導体装置の製造では、ボンディング開口部から露出するボンディングパッドの表面に腐食作用に抵抗する不働態（酸化被膜）が形成されることにより、ボンディングパッドの耐腐食性を確保している。不働態は、ボンディング開口部の形成工程から、ボンディングパッドに導電部材（ボンディングワイヤ、メタライズ層）を接続する工程までの間に、主にボンディングパッド中の金属元素（Ａｌ）と大気中の水分や酸素とが反応して形成される。
　しかしながら、ボンディング開口部の形成時に用いられるフッ素系ガスの残留成分などにより不働態が緻密な膜で形成されず、膜質が劣化することがあり、ボンディングパッドの酸化が進行する。このボンディングパッドの酸化の進行は、ボンディングパッドと、このボンディングパッドに接続される導電部材との接続不良を引き起こし、半導体装置の製造歩留まりが低下する要因となることから、改良の余地があった。
　また、半導体装置の検査工程では、ボンディングパッドにプローブ針を圧接して不働態を破ることで電気的な接続を行っているため、ボンディングパッドの表面にプローブ針の圧接による打痕が残存することがある。この打痕も、ボンディングパッドと、このボンディングパッドに接続される導電部材との接続不良を引き起こし、半導体装置の製造歩留まりが低下する要因となることから、改良の余地があった。上述の特許文献１及び２でも、フローブ針の圧接による打痕が発生する。
　本技術の目的は、半導体装置の製造歩留まりの向上を図ることにある。
　本技術の一態様に係る半導体装置の製造方法は、側壁で囲まれた開口部から露出するボンディングパッドを流動性の導電材料で覆い、上記ボンディングパッドに導電部材を接続する前に、上記ボンディングパッドから上記流動性の導電材料を除去する、ことを含む。
　本技術の他の態様に係る半導体装置は、ボンディングパッドと、上記ボンディングパッドに開口部を通して接続された導電部材と、上記ボンディングパッドと上記導電部材との間に形成され、かつゲルマニウムを含有する層間合金層と、を備えている。
本技術の第１実施形態に係る半導体装置の樹脂封止体を除去した状態を模式的に示す平面図である。 図１のII－II切断線に沿った断面構造を模式的に示す断面図である。 図２のボンディングパッドの部分を拡大した要部断面図である。 図３Ｂに示すボンディングパッド部分の要部平面図である。 図３Ｂにおいてボンディングワイヤを除去した状態を示す要部平面図である。 半導体ウエハの平面構成を示す図である。 図５ＡのＡ領域を拡大してチップ形成領域の構成を示す図である。 本技術の第１実施形態に係る半導体装置の製造方法を示す模式的工程断面図である。 図５Ａに続く模式的工程断面図である。 図５Ｂに続く模式的工程断面図である。 図５Ｃに続く模式的工程断面図である。 図５Ｄに続く模式的工程断面図である。 図５Ｅに続く模式的工程断面図である。 図５Ｆに続く模式的工程断面図である。 図５Ｇに続く模式的工程断面図である。 図５Ｈに続く模式的工程断面図である。 図５Ｉの一部を拡大した要部断面図である。 図５Ｈに続く模式的工程断面図である。 検査工程の一例を示す図である。 第1実施形態の変形例１を模式的に示す要部断面図である。 第1実施形態の変形例を模式的に示す要部断面図である 本技術の第２実施形態に係る半導体装置の概略構成を模式的に示す断面図である。 図９のボンディングパッドの部分を拡大した要部断面図である。 本技術の第２実施形態に係る半導体装置の製造方法を示す模式的工程断面図である。 図１１Ａに続く模式的工程断面図である。 第２実施形態の変形例を模式的に示す要部断面図である。 本技術の第３実施形態に係る半導体装置の概略構成を模式的に示す断面図である。 図１３のIII－III切断線に沿った断面構造を模式的に示す断面図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体チップ２０の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、ボンディングパッドに接続される導電部材（接続部材）としてボンディングワイヤを備えた半導体装置に本技術を適用した一例ついて説明する。
　≪半導体装置の全体構成≫
　図１及び図２に示すように、本技術の第１実施形態に係る半導体装置１Ａは、互いに反対側に位置する第１の面１０ｘ及び第２の面１０ｙを有し、インターポーザと呼称される配線基板１０と、この配線基板１０の第１の面１０ｘ側にフェイスアップ実装された半導体チップ２０とを備えている。
　また、本技術の第１実施形態に係る半導体装置１Ａは、半導体チップ２０の主面側に配置されたボンディングパッド２３と、このボンディングパッド２３に開口部２５（図３Ａ参照）を通して接続された導電部材としてのボンディングワイヤ３３と、を更に備えている。
　また、本技術の第１実施形態に係る半導体装置１Ａは、半導体チップ２０及びボンディングワイヤ３３を収納する収納体（パッケージ）１６を更に備えている。収納体１６は、これに限定されないが、配線基板１０と、この配線基板１０の第１の面１０ｘ側に設けられ、かつ半導体チップ２０及びボンディングワイヤ３３を封止する樹脂封止体１５とを含む。
　＜配線基板＞
　図１及び図２に示すように、配線基板１０は、その厚さ方向（Ｚ方向）と交差する平面形状が方形状で構成され、この第１実施形態では例えば正方形で構成されている。配線基板１０の第１の面１０Ｘ側には、半導体チップ２０が配置されている。半導体チップ２０は、詳細に図示していないが、配線基板１０の第１の面１０ｘの中央領域に接着材を介して接着固定されている。
　配線基板１０の第１の面１０ｘ側には、複数の電極パッド１１が配置されている。複数の電極パッド１１は、半導体チップ２０の複数のボンディングパッド２３に対応して半導体チップ２０の外側に配置されている。
　配線基板１０の第２の面１０ｙ側には、複数の電極パッド１２が配置されている。複数の電極パッド１２は、平面視で配線基板１０の中央領域を囲む周辺領域においてアレイ状に配置されている。第２の面２０ｙ側の電極パッド１２は、配線基板１０の配線を介して第１の面１０ｘ側の電極パッド１１と電気的に接続されている。
　複数の電極パッド１２の各々には、バンプ電極１８が固着され、電気的及び機械的に接続されている。バンプ電極１８としては、例えばＰｂを実質的に含まないＰｂフリー組成の半田バンプを用いている。
　＜樹脂封止体＞
　図１及び図２に示すように、樹脂封止体１５は、平面形状が配線基板１０と同様の正方形で構成され、配線基板１０の平面サイズよりも若干小さい平面サイズになっている。樹脂封止体１５は、例えばエポキシ系の熱硬化性樹脂で構成されている。樹脂封止体１５の形成方法としては、例えば大量生産に好適なトランスファ・モールディング法を用いている。
　＜半導体チップ＞
　図１及び図２に示すように、半導体チップ２０は、その厚さ方向（Ｚ方向）と交差する平面形状が方形状で形成され、この第１実施形態では例えば正方形で形成されている。半導体チップ２０は、これに限定されないが、主に、半導体基板２１と、半導体基板２１の素子形成面（主面）に設けられた複数のトランジスタ（図示せず）と、半導体基板２１の素子形成面側において絶縁層及び配線層を交互に複数段積み重ねて形成された積層体（多層配線層）２２と、を含む。
　半導体基板２１は、例えば単結晶シリコンで構成されている。積層体２２の絶縁層は例えば酸化シリコン膜で構成されている。積層体２２の配線層は、例えば、アルミニウム（Ａｌ）膜、又はＡｌにシリコン（Ｓｉ）及び銅（Ｃｕ）の少なくとも何れかが添加されたアルミニウム合金膜で構成されている。Ｓｉは主にエレクトロマイグレーション耐性の向上を図る目的で添加される。Ｃｕは主にアロイスパイク耐性の向上を図る目的で添加される。この第１実施形態の配線層は、例えばＡｌにＳｉ及びＣｕが添加されたＡｌ－Ｓｉ－Ｃｕ組成のＡｌ合金膜で構成されている。
　半導体チップ２０には、集積回路が内蔵されている。この集積回路は、主に、半導体基板２１に形成されたトランジスタ素子と、積層体２２の配線層に形成された配線によって構成されている。
　図１及び図２に示すように、半導体チップ２０は、その主面側に設けられた複数のボンディングパッド２３を備えている。複数のボンディングパッド２３は、半導体チップ２０の二次元平面における４つの辺に沿って配列されている。ボンディングパッド２３は、集積回路の構成要素として形成され、信号入出力端子や、電源供給端子などの外部端子として機能する。半導体チップ２０は、ボンディングパッド２３が配置された主面とは反対側の裏面を配線基板１０の第１の面１０ｘと向かい合わせた状態で配線基板１０の第１の面１０ｘ側に実装されている。
　＜ボンディングワイヤ＞
　図１及び図２に示すように、ボンディングワイヤ３３は、一端側が半導体チップ２０のボンディングパッド２３に接続され、他端側が配線基板１０の電極パッド１１に接続されている。ボンディングワイヤ３３としては、例えば金（Ａｕ）ワイヤを用いている。そして、ボンディングワイヤ３３の接続方法としては、例えば熱圧着に超音波振動を併用したボールボンディング（ネイルヘッドボンディング）法を用いている。この第１実施形態では、ボンディングワイヤ３３のボール側（第１ボンド側）が半導体チップ２０のボンディングパッド２３に接続され、ボンディングワイヤ３３の非ボール側（第２ボンド側）が配線基板１０の電極パッド１１に接続されている。
　図３Ａに示すように、ボンディングパッド２３は、積層体２２の配線層のうちの最上層の配線層に構成されている。即ち、この第１実施形態のボンディングパッド２３は、Ａｌを主成分とするＡｌ－Ｓｉ－Ｃｕ組成の合金膜で構成されている。ボンディングパッド２３は、その中央領域が積層体２２の絶縁層のうちの最上層の絶縁層２４に設けられた開口部（ボンディング開口部）２５から露出し、その周縁領域が最上層の絶縁層２４で覆われている。即ち、開口部２５は、図３Ａ及び図３Ｂに示すように、平面視での輪郭がボンディングパッド２３の輪郭よりも内側に位置している。
　＜表面合金層及び層間合金層＞
　図３Ａ及び図３Ｂに示すように、ボンディングワイヤ３３の一端側は、半導体チップ２０のボンディングパッド２３に絶縁層２４の開口部２５を通して接続されている。そして、ボンディングパッド２３とボンディングワイヤ３３の一端側との間には、層間合金層３４が形成されている。また、ボンディングパッド２３の表面において、ボンディングワイヤ３３の一端側が接合されたワイヤ接合部の外側には、表面合金層３２が形成されている。この表面合金層３２は、絶縁層２４の開口部２５内の側壁とボンディングワイヤ３３の一端側（ワイヤ接合部）との間に配置されている。
　表面合金層３２は、後述する半導体装置１Ａの製造プロセスにおいて、ボンディングパッド２３中の元素と、ボンディングパッド２３の表面を覆う流動性の導電材料中の元素とが反応することによって形成される。そして、層間合金層３４は、後述する半導体装置１Ａの製造プロセスにおいて、ボンディングパッド２３の表面合金層３２にボンディングワイヤ３３の一端側を接続する際、表面合金層３２中の元素と、ボンディングワイヤ３３中の元素とが反応することによって形成される。この第１実施形態では、後述する半導体装置１Ａの製造プロセスにおいて、ボンディングパッド２３の表面を覆う流動性の導電材料として、例えばガリウム（Ｇａ）系の液体金属３１（図５Ｃ参照）を用いている。そして、ボンディングパッド２３は、上述したように、例えばＡｌ－Ｓｉ－Ｃｕ組成の配線層に構成されている。したがって、表面合金層３２は、Ａｌ－Ｇａ組成を含む。また、層間合金層３４は、Ａｌ－Ａｕ－Ｇａ組成を含む。すなわち、この第１実施形態の半導体装置１Ａは、ボンディングパッド２３とボンディングワイヤ３３の一端側との間に形成され、かつボンディングパッド２３中のＡｌ、ボンディングワイヤ３３中のＡｕ、及び液体金属３１中のＧａを含有するＡｌ－Ａｕ－Ｇａ組成の層間合金層３４を備えている。また、この第１実施形態の半導体装置１Ａは、ボンディングワイヤ３３の一端側の周囲のボンディングパッド２３の表面に形成され、かつＧａを含むと共に層間合金層３４の組成とは異なるＡｌ－Ｇａ組成の表面合金層３２を備えている。
　図３Ａ及び図３Ｃに示すように、層間合金層３４は、これに限定されないが、例えばボンディングパッド２３とボンディングワイヤ３３の一端側との間の全域に亘って拡がる１つの層で形成されている。
　また、図３Ａ及び図３Ｃに示すように、表面合金層３２は、層間合金層３４と互いに隣り合って一体に形成されている。
　≪半導体装置の製造方法≫
　次に、半導体装置１Ａの製造方法について、図４Ａ及び図４Ｂ、図５Ａから図５Ｋ、並びに図６を用いて説明する。
　図４Ａは、半導体装置１Ａの製造に用いられる半導体ウエハの平面構成を示す図であり、図４Ｂは、図４ＡのＡ領域を拡大してチップ形成領域の構成を示す図である。
　また、図５Ａから図５Ｋは、半導体装置１Ａの製造方法を説明するための模式的断面図である。
　また、図６は、半導体装置１Ａの製造プロセス中の検査の一例として、抵抗測定を示す図である。
　ここで、集積回路は、図４Ａ及び図４Ｂに示す半導体ウエハ４０のチップ形成領域４１に製作される。チップ形成領域４１は、スクライブライン（ダイシング領域）４２で区画され、スクライブライン４２を介してＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。即ち、チップ形成領域４１は、行列状に複数配置されている。そして、この複数のチップ形成領域４１をスクライブライン４２に沿って個々に個片化することにより、集積回路を搭載した半導体チップ２０（図５Ｇ参照）が形成される。チップ形成領域４１の個片化は、以下に説明する製造工程が施された後に実施される。
　なお、スクライブライン４２は、物理的に形成されているものではない。
　また、図４Ａは、複数の半導体チップに個片化する前にウエハ状態での半導体基板全体を示す図である。そして、図５Ａから図５Ｋは、ウエハ状態の半導体基板に区画されたチップ形成領域での断面構造を示す要部断面図である。
　まず、図４Ｂに示すチップ形成領域４１に集積回路を形成する。集積回路は、図５Ａに示す半導体基板２１の素子形成面にトランジスタ素子を形成し、その後、図５Ａに示すように、半導体基板２１の素子形成面上に積層体２２を形成することによって構築される。積層体２２は、半導体基板２１の素子形成面側において、絶縁層及び配線層を交互に積層することによって形成される。図５Ａに示すように、積層体２２の最上層の配線層にはボンディングパッド２３が形成されている。そして、ボンディングパッド２３は、積層体２２の最上層の絶縁層２４で覆われている。半導体基板２１は、例えば単結晶シリコンで構成されている。トランジスタ素子としては、例えば、ｐチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor））及びｎチャネル導電型のＭＯＳＦＥＴが用いられている。即ち、集積回路は、ＣＭＯＳ（Complementary MOS）回路構成になっている。ボンディングパッド２３は、集積回路の構成要素として形成され、信号入出力端子や、電源供給端子などの外部端子として機能する。
　次に、図５Ｂに示すように、絶縁層２４に開口部（ボンディング開口部）２５を形成してボンディングパッド２３を露出する。開口部２５は、平面視での輪郭がボンディングパッド２３の輪郭よりも内側に位置する平面パターンで形成される。ボンディングパッド２３は、絶縁層２４の側壁で囲まれた開口部２５から露出する。開口部２５は、フッ素系ガスを用いたドライエッチング法によって形成することができる。
　次に、図５Ｃに示すように、開口部２５内に、流動性の導電材料として例えばガリウム（Ｇａ）系の液体金属３１を塗布し、開口部２５から露出するボンディングパッド２３の表面全体を液体金属３１で覆う。この液体金属３１は洗浄水と比較して表面張力が大きいので、開口部２５内においてボンディングパッド２３の表面全体を覆った状態で液体金属３１を開口部２５内に貯蓄することができる。
　ここで、開口部２５内において、ボンディングパッド２３中の元素と、ボンディングパッド２３の表面を覆う液体金属３１の元素とが反応し、図５Ｄに示すように、ボンディングパッド２３の表面に表面合金層３２が形成される。この第１実施形態では、ボンディングパッド２３がＡｌ－Ｓｉ－Ｃｕ組成のＡｌ合金膜で形成され、液体金属３１がＧａ系であることから、形成された表面合金層３２はＡｌ－Ｇａ組成を含む。この表面合金層３２は、時間の経過や熱履歴によって成長が進行する。
　また、ボンディングパッド２３の表面を液体金属３１で覆うことにより、主にボンディングパッド２３の金属成分と大気中の水分や酸素との反応による不働態の形成を抑制することができる。ボンディングパッド２３の表面を液体金属３１で覆わなかった場合、不働態は、主に、この開口部２５の形成工程から、この後のワイヤボンディング工程までの間に形成される。そして、不働態は、開口部２５の形成時に用いられるフッ素系ガスの残留成分などにより緻密な膜で形成されず、膜質が劣化することがあり、ボンディングパッド２３の表面酸化が進行することがある。
　次に、ボンディングパッド２３を介して集積回路の電気特性を検査する。検査には、様々な種類があるが、ここでは、一例として、図６に示す測定器４５でボンディングパッド２３間の抵抗値を検査する。検査は、開口部２５内においてボンディングパッド２３の表面全体が液体金属３１で覆われた状態（開口部２５内に液体金属３１が蓄積された状態）で行う。具体的には、図５Ｅに示すように、プローブ針４６がボンディングパッド２３の表面（表面合金層３２）から離間した状態（非接触状態）で液体金属３１にプローブ針４６を接触させて行う。
　この工程において、液体金属３１は導電性を有するので、ボンディングパッド２３の表面からプローブ針４６を離間させた状態においても、ボンディングパッド２３とプローブ針４６との電気的な導通を取ることができる。
　また、ボンディングパッド２３にプローブ針４６を非接触の状態でボンディングパッド２３とプローブ針４６との電気的な導通を取ることができるので、ボンディングパッド２３にプローブ針４６を圧接して電気的な導通を取る場合と比較して、プローブ針４６の圧接によってボンディングパッド２３の表面に生じる打痕を抑制することができる。
　次に、開口部２５内においてボンディングパッド２３（表面合金層３２）を覆っている液体金属３１を、図５Ｆに示すように、ボンディングパッド２３から除去する。
　この工程において、液体金属３１は流動性を有するので、清浄などによって容易に除去することができる。
　この工程により、図４Ａ及び図４Ｂに示す半導体ウエハ４０がほぼ完成する。半導体ウエハ４０の複数のチップ形成領域４１の各々には、トランジスタ素子、積層体２２、集積回路、ボンディングパッド２３及び開口部２５などが形成されている。
　次に、図４Ｂに示す半導体ウエハ４０の複数のチップ形成領域４１をスクライブライン４２に沿って個々に個片化して、図５Ｇに示すように、半導体チップ２０を形成する。
　次に、図５Ｈに示すように、配線基板１０の第１の面１０ｘ側に接着材を介して半導体チップ２０をダイボンディングする。半導体チップ２０は、ボンディングパッド２３が形成された主面とは反対側の裏面が配線基板１０の第１の面１０ｘと向かい合う状態（フェイスアップ状態）で配線基板１０の第１の面１０ｘに接着固定される。
　次に、図５Ｉに示すように、半導体チップ２０のボンディングパッド２３と配線基板１０の電極パッド１１とを導電部材としてのボンディングワイヤ３３で電気的に接続する。ボンディングワイヤ３３は、一端側が半導体チップ２０のボンディングパッド２３に接続され、他端側が配線基板１０の電極パッド１１に接続される。ボンディングワイヤ３３としては、例えば金（Ａｕ）ワイヤを用いる。そして、ボンディングワイヤ３３の接続方法としては、例えば熱圧着に超音波振動を併用したボールボンディング（ネイルヘッドボンディング）法を用いる。この第１実施形態では、ボンディングワイヤ３３のボール側（第１ボンド側）が半導体チップ２０のボンディングパッド２３に接続され、ボンディングワイヤ３３の非ボール側（第２ボンド側）が配線基板１０の電極パッド１１に接続される。
　この工程において、ボンディングパッド２３にボンディングワイヤ３３の一端側を接続する際、ボンディングパッド２３の表面には表面合金層３２が形成されているので、表面合金層３２中の元素と、ボンディングワイヤ３３中の元素とが反応し、図５Ｊに示すように、ボンディングパッド２３とボンディングワイヤ３３の一端側との間に層間合金層３４が形成される。この第１実施形態では、表面合金層３２がＡｌ－Ｇａ組成を含み、ボンディングワイヤ３３がＡｕワイヤであることから、層間合金層３４は、Ａｌ－Ａｕ－Ｇａ組成を含む。ボンディングワイヤ３３の一端側の周囲のボンディングパッド２３の表面には、層間合金層３４の組成（Ａｌ－Ａｕ－Ｇａ組成）とは異なる組成（Ａｌ－Ｇａ組成）の表面合金層３２が残存する。
　また、この工程において、ボンディングパッド２３の表面には、プローブ針４６の圧接による打痕が存在しないので、ボンディングパッド２３とボンディングワイヤ３３の一端側との接続を良好に行うことができる。
　次に、図５Ｋに示すように、配線基板の第１の面１０ｘ側に、半導体チップ２０及びボンディングワイヤ３３などを封止する樹脂封止体１５を形成する。樹脂封止体は、例えばトランスファ・モールディング法で形成する。
　この工程により、配線基板１０及び樹脂封止体１５を含み、半導体チップ２０及びボンディングワイヤ３３を収納する収納体（パッケージ）１６が形成される。
　この後、配線基板１０の第２の面側の電極パッドにバンプ電極１８を形成することにより、図１から図３に示す半導体装置１Ａがほぼ完成する。
　なお、液体金属３１の除去は、検査工程の後であって、ワイヤボンディング工程の前に実施することが好ましい。
　≪第１実施形態の主な効果≫
　次に、この第１実施形態の主な効果について説明する。
　従来の半導体装置の製造では、この第１実施形態の図面を参照して説明すると、開口部２５から露出するボンディングパッド２３の表面に腐食作用に抵抗する不働態（酸化被膜）が形成されることにより、ボンディングパッド２３の耐腐食性を確保している。不働態は、開口部２５の形成工程から、ボンディングパッド２３にボンディングワイヤ３３（導電部材）を接続するワイヤボンディング工程までの間に、主にボンディングパッド２３中の金属元素（Ａｌ）と大気中の水分や酸素とが反応して形成される。
　しかしながら、開口部２５の形成時に用いられるフッ素系ガスの残留成分などにより不働態が緻密な膜で形成されず、膜質が劣化することがあり、ボンディングパッド２３の酸化が進行する。このボンディングパッド２３の酸化の進行は、ボンディングパッド２３と、このボンディングパッド２３に接続されるボンディングワイヤ３３との接続不良を引き起こし、半導体装置の製造歩留まりが低下する要因となる。
　これに対し、この第１実施形態に係る半導体装置１Ａの製造では、絶縁層２４の側壁で囲まれた開口部２５から露出するボンディングパッド２３の表面を液体金属３１（流動性の導電材料）で覆い、ボンディングパッド２３にボンディングワイヤ３３（導電部材）の一端側を接続するワイヤボンディング工程の前に、ボンディングパッド２３から液体金属３１を除去している。このように、ボンディングパッド２３の表面を液体金属３１で覆うことにより、主にボンディングパッド２３の金属成分と大気中の水分や酸素との反応による不働態の形成を抑制することができる。そして、不働態の形成を抑制できることから、開口部２５の形成時に用いられるフッ素系ガスの残留成分などにより不働態が緻密な膜で形成されず、膜質が劣化することでボンディングパッド２３の酸化が進行するといった現象を抑制することができる。したがって、この第１実施形態に係る半導体装置１Ａの製造によれば、半導体装置１Ａの製造歩留まりの向上を図ることが可能となる。
　また、従来の半導体装置の製造プロセス中の検査工程では、ボンディングパッド２３にプローブ針４６を圧接して不働態を破ることで電気的な接続を行っているため、ボンディングパッド２３の表面にプローブ針４６の圧接による打痕が残存することがある。この打痕も、ボンディングパッド２３と、このボンディングパッド２３に接続されるボンディングワイヤ３３との接続不良を引き起こし、半導体装置の製造歩留まりが低下する要因となる。
　これに対し、この第１実施形態に係る半導体装置１Ａの製造プロセスにおける検査工程では、プローブ針４６がボンディングパッド２３の表面（表面合金層３２）から離間した状態（非接触状態）で液体金属３１にプローブ針４６を接触させて行っている。そして、液体金属３１は導電性を有するので、ボンディングパッド２３の表面（表面合金層３２）からプローブ針４６を離間させた状態においても、ボンディングパッド２３とプローブ針４６との電気的な導通を取ることができる。そして、ボンディングパッド２３にプローブ針４６を非接触の状態でボンディングパッド２３とプローブ針４６との電気的な導通を取ることができるので、プローブ針４６の圧接によってボンディングパッド２３の表面に生じる打痕を抑制することができる。したがって、この第１実施形態に係る半導体装置１Ａの製造によれば、半導体装置１Ａの製造歩留まりの向上をより一層図ることが可能となる。
　また、この第１実施形態に係る半導体装置１Ａの製造によれば、ボンディングパッド２３とボンディングワイヤ３３の一端側との間に形成されたＡｌ－Ａｕ－Ｇａ組成の層間合金層３４と、ボンディングワイヤ３３の一端側の周囲のボンディングパッド２３の表面に形成されたＡｌ－Ｇａ組成の表面合金層３２と、を含む半導体装置１Ａを提供することができる。
　また、この第１実施形態に係る半導体装置１Ａは、ボンディングパッド２３とボンディングワイヤ３３の一端側との間に形成されたＡｌ－Ａｕ－Ｇａ組成の層間合金層３４を備えているので、ボンディングパッド２３とボンディングワイヤ３３の一端側とのボンダビリティの向上を図ることができる。
　また、この第１実施形態に係る半導体装置１Ａは、ボンディングワイヤ３３の一端側の周囲のボンディングパッド２３の表面がＡｌ－Ｇａ組成の表面合金層３２で覆われているので、ボンディングパッド２３の耐腐食性を確保することができる。
　≪第１実施形態の変形例≫
　＜変形例１－１＞
　上述の第１実施形態では、検査工程において、プローブ針４６がボンディングパッド２３の表面（表面合金層３２）から離間した状態（非接触状態）で液体金属３１にプローブ針４６を接触させて行う場合について説明した。しかしながら、本技術は、ボンディングパッド２３にプローブ針４６を非接触状態で検査を行う場合に限定されない。即ち、図７に示すように、ボンディングパッド２３の表面（表面合金層３２）及び液体金属３１にプローブ針４６を接触させて検査を行ってもよい。この場合、ボンディングパッド２３の表面（表面合金層３２）を液体金属３１で覆うことにより、ボンディングパッド２３の金属成分と大気中の水分や酸素との反応による不働態の形成を抑制できるので、従来のように、ボンディングパッド２３にプローブ針４６を圧接して不働態を破る必要が無い。したがって、ボンディングパッド２３へのプローブ針４６の圧接を低圧化することができ、この変形例１－１においても、ボンディングパッド２３にプローブ針４６の圧接による打痕の発生を抑制することができる。
　また、液体金属３１も導電性を有するので、ボンディングパッド２３へのプローブ針４６の圧接を低圧化し、プローブ針４６の押し込み量を低減しても、ボンディングパッド２３とプローブ針４６との導通性を確保でき、安定した検査を実施することができる。
　＜変形例１－２＞
　上述の第１実施形態では、層間合金層３４がボンディングパッド２３とボンディングワイヤ３３の一端側との間の全域に亘って拡がる１つの層で形成され、表面合金層３２も、絶縁層２４の側壁とボンディングワイヤ３３の一端側との間において、ボンディングパッド２３の表面の全域に亘って拡がる１つの層で形成された場合について説明した。しかしながら、本技術は、層間合金層３４及び表面合金層３２が１つの層で形成される場合に限定されない。表面合金層３２は、時間の経過や熱履歴によって成長が進行する。一方、層間合金層３４は、表面合金層３２の形状に依存する。したがって、図８に示すように、表面合金層３２が複数個点在するように形成し、層間合金層３４も複数個点在するように形成してもよい。
　〔第２実施形態〕
　この第２実施形態では、ボンディングパッド２３に接続される導電部材（接続部材）として、バンプ電極３６の下地層であるメタライズ層３５を備えた半導体装置１Ｂに本技術を適用した一例について説明する。
　図９は、本技術の第２実施形態に係る半導体装置の概略構成を模式的に示す断面図である。
　図１０は、本技術の第２実施形態に係る半導体装置において、配線基板に実装する前の半導体チップの概略構成を示す要部模式的断面図である。
　≪半導体装置の全体構成≫
　図９及び図１０に示すように、本技術の第２実施形態に係る半導体装置１Ｂは、互いに反対側に位置する第１の面１０ｘ及び第２の面１０ｙを有し、インターポーザと呼称される配線基板１０と、この配線基板１０の第１の面１０ｘ側にフェイスダウン実装された半導体チップ２０Ｂとを備えている。
　また、本技術の第２実施形態に係る半導体装置１Ｂは、半導体チップ２０Ｂの主面側に配置されたボンディングパッド２３と、このボンディングパッド２３に開口部２５（図１０参照）を通して接続された導電部材としてのメタライズ層３５と、このメタライズ層３５と配線基板１０の第１の面１０ｘ側の電極パッド１１との間に介在され、かつメタライズ層３５及び電極パッド１１の各々に接続されたバンプ電極３６と、を更に備えている。
　また、本技術の第２実施形態に係る半導体装置１Ｂは、半導体チップ２０Ｂ、メタライズ層３５及びバンプ電極３６を収納する収納体（パッケージ）１６と、配線基板１０の第２の面１０ｙ側の電極パッド１２に接続されたバンプ電極１８とを更に備えている。収納体１６は、これに限定されないが、配線基板１０と、この配線基板１０の第１の面１０ｘ側に設けられ、かつ半導体チップ２０Ｂ、メタライズ層３５及びバンプ電極３６を封止する樹脂封止体１５とを含む。
　図１０に示すように、この第２実施形態の半導体チップ２０Ｂは、基本的に上述の第１実施形態の図３に示す半導体チップ２０と同様の構成になっており、以下の構成が異なっている。
　すなわち、図１０に示すように、この第２実施形態の半導体チップ２０Ｂは、絶縁層２４の開口部２５を通してボンディングパッド２３に接続されたメタライズ層３５と、このメタライズ層３５に接続されたバンプ電極３６とを備えている。
　メタライズ層３５は、ボンディングパッド２３側からチタン（Ｔｉ）膜及びニッケル（Ｎｉ）膜を順次積層した複合膜で構成されている。そして、ボンディングパッド２３とメタライズ層３５との間には、層間合金層３４ｂが形成されている。層間合金層３４ｂは、絶縁層２４の側壁で囲まれた開口部２５内の全域に亘って拡がる１つの層で形成されている。
　層間合金層３４ｂは、半導体装置１Ｂの製造プロセスにおいて、ボンディングパッド２３中の元素と、ボンディングパッド２３の表面を覆う流動性の導電材料中の元素とが反応してボンディングパッド２３の表面に表面合金層が形成され、この表面金属層にメタライズ層３５を接続する際、表面合金層中の元素と、メタライズ層３５のチタン膜中の元素とが反応することによって形成される。この第２実施形態においても、上述の第１実施形態と同様に、半導体装置１Ｂの製造プロセスにおいて、ボンディングパッド２３の表面を覆う流動性の導電材料として、例えばガリウム（Ｇａ）系の液体金属３１（図５Ｃ参照）を用いている。そして、ボンディングパッド２３は、Ａｌ－Ｓｉ－Ｃｕ組成の配線層に構成されている。したがって、表面合金層は、Ａｌ－Ｇａ組成を含み、層間合金層３４ｂは、Ａｌ－Ｎｉ－Ｇａ組成を含む。
　この第２実施形態に係る半導体装置１Ｂの製造は、上述の第１実施形態に係る半導体装置１Ａの製造において、図５Ａから図５Ｇに示す工程を含んでいる。
　そして、この第２実施形態に係る半導体装置１Ｂの製造は、図１１Ａに示すように、絶縁層２４の開口部２５から露出するボンディングパッド２３の表面の表面合金層３２にメタライズ層３５を成膜し、表面合金層３２にメタライズ層３５を接続する工程を含む。メタライズ層３５は、例えば、表面合金層３２側からチタン膜及びニッケル膜をスパッタ法で順次成膜して形成する。
　また、この第２実施形態に係る半導体装置１Ｂの製造は、図１１Ｂに示すように、メタライズ層３５にバンプ電極３６を接続する工程を含む。バンプ電極３６は、メタライズ層３５に例えばＳｎ（錫）－Ａｇ（銀）組成の半田層を無電解メッキ法で形成し、その後、リフローを施すことによって形成される。
　この工程において、表面合金層３２中の元素と、メタライズ層３５のチタン膜中の元素とが反応し、図１１Ｂに示すように、ボンディングパッド２３とメタライズ層３５との間に層間合金層３４ｂが形成される。この第２実施形態では、表面合金層３２がＡｌ－Ｇａ組成を含み、メタライズ層３５の層間合金層３４側がチタン膜であることから、層間合金層３４ｂは、Ａｌ－Ａｕ－Ｇａ組成を含む。
　この第２実施形態に係る半導体装置１Ｂの製造においても、上述の第１実施形態と同様に、半導体装置１Ｂの製造歩留まりの向上を図ることが可能となる。
　また、この第２実施形態２に係る半導体装置１Ｂの製造によれば、ボンディングパッド２３とメタライズ層３５との間に形成されたＡｌ－Ｔｉ－Ｇａ組成の層間合金層３４ｂを含む半導体装置１Ｂを提供することができる。
　また、この第２実施形態に係る半導体装置１Ｂによれば、ボンディングパッド２３とメタライズ層３５との間に形成されたＡｌ－Ｔｉ－Ｇａ組成の層間合金層３４ｂを備えているので、ボンディングパッド２３とメタライズ層３５とのボンダビリティの向上を図ることができる。
　≪第２実施形態の変形例≫
　＜変形例２－１＞
　上述の第２実施形態では、層間合金層３４ｂがボンディングパッド２３とメタライズ層３５との間の全域に亘って拡がる１つの層で形成された場合について説明した。しかしながら、本技術は、層間合金層３４ｂが１つの層で形成される場合に限定されない。表面合金層３２は、時間の経過や熱履歴によって成長が進行する。一方、層間合金層３４ｂは、表面合金層３２の形状に依存する。したがって、上述の変形例１－２と同様に、図１２に示すように、層間合金層３４ｂを複数個点在するように形成してもよい。
　〔第３実施形態〕
　この第３実施形態では、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像素子（半導体チップ）を備えた半導体装置に本技術を適用した一例について説明する。
図１３は、本技術の第３実施形態に係る半導体装置の概略構成を模式的に示す断面図である。
　図１４は、図１３のIII－III切断線に沿った断面構造を模式的に示す断面図である。
　この第３実施形態に係る半導体装置１Ｃは、図１３及び図１４に示す固体撮像素子（半導体チップ）５０を備えている。固体撮像素子５０は、平面視したときの二次元平面形状が方形状になっている。固体撮像素子５０は、光学レンズを介して被写体からの像光（入射光）を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１３及び図１４に示すように、固体撮像素子５０は、二次元平面において、中央部に配置された方形状の画素領域５１Ａと、この画素領域５１Ａの外側に画素領域５１Ａを囲むようにして配置された周辺領域５１Ｂとを備えている。
　画素領域５１Ａは、例えば光学レンズ（光学系）により集光される光を受光する受光面である。そして、画素領域５１Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素５３が行列状に配置されている。換言すれば、画素５３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１３に示すように、周辺領域５１Ｂには、複数のボンディングパッド２３が配置されている。複数のボンディングパッド２３の各々は、例えば、固体撮像素子５０の二次元平面における４つの辺に沿って配列されている。複数のボンディングパッド２３の各々は、固体撮像素子５０を外部装置と電気的に接続する際に用いられる入出力端子である。
　固体撮像素子５０は、垂直駆動回路、カラム信号処理回路、水平駆動回路、出力回路及び制御回路などを含むロジック回路を備えている。ロジック回路は、例えば、ＣＭＯＳ（Complementary MOS）回路で構成されている。
　複数の画素５３の各々の画素５３は、光電変換素子を有している。そして、各画素５３の光電変換素子には、読出し回路が接続されている。光電変換素子は、図１４に示す半導体層６１に画素５３毎に構成されている。そして、光電変換素子は、光を受光量に応じた信号電荷に光電変換して保持する。
　図１４に示すように、固体撮像素子５０は、各々の厚さ方向（Ｚ方向）において、互いに向かい合って積層された受光基板部（第１半導体基体）６０及び回路基板部（第２半導体基体）７０を備えている。受光基板部６０には、上述の画素領域５１Ａなどが構成されている。回路基板部７０には、上述のロジック回路、ボンディングパッド２３、読出し回路などが構成されている。
　図１４に示すように、受光基板部６０は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層６１と、この半導体層６１の第１の面Ｓ１及び側面（端面）を覆う絶縁層６２と、を備えている。
　絶縁層６２及び半導体層６１は、二次元平面形状が方形状になっている。そして、半導体層６１は、主に画素領域５１Ａに設けられ、平面視での輪郭が絶縁層６２の輪郭よりも内側に位置している。一方、絶縁層６２は、平面視で画素領域５１Ａ及び周辺領域５１Ｂに亘って設けられ、半導体層６１の周囲に位置する部分の厚さが半導体層６１と重畳する部分の厚さより厚くなっている。
　図１４に示すように、受光基板部６０は、半導体層６１の第２の面Ｓ２側（光入射面側）に、この第２の面Ｓ２側から順次積層された平坦化膜６４、カラーフィルタ６５及びマイクロレンズ６６を更に備えている。平坦化膜６４は、半導体層６１の第２の面Ｓ２側（光入射面側）を平坦化する。マイクロレンズ６６は、半導体層６１への入射光を集光する。カラーフィルタ６５は、半導体層６１への入射光を色分離する。カラーフィルタ６５及びマイクロレンズ６６は、それぞれ画素５３毎に設けられている。平坦化膜６４は、平面視で画素領域５１Ａ及び周辺領域５１Ｂに亘って設けられている。カラーフィルタ６５及びマイクロレンズ６６は、例えば樹脂性の材料で構成されている。
　図１４に示すように、回路基板部７０は、半導体基板７１と、この半導体基板７１の互いに反対側に位置する第１の面及び第２の面のうちの第１の面側に設けられた多層配線層７２と、を備えている。
　回路基板部７０の半導体基板７１には、上述のロジック回路や、読出し回路などの回路を構成する電界効果トランジスタとして、例えば複数のＭＯＳＦＥＴが構成されている。半導体基板７１としては、例えば単結晶シリコン基板を用いることができる。
　回路基板部７０の多層配線層７２は、絶縁層及び配線層を交互に複数段積層した積層構造になっている。多層配線層７２の半導体基板７１側とは反対側の最上層の配線層には、ボンディングパッド２３が構成されている。ボンディングパッド２３は、上述の第１及び第２実施形態と同様に、Ａｌを主成分とするＡｌ－Ｓｉ－Ｃｕ組成のＡｌ合金膜で構成されている。
　多層配線層７２の各配線層は、詳細に図示していないが、平面視で画素領域５１Ａ及び周辺領域５１Ｂに亘って設けられている。そして、ボンディングパッド２３は、平面視で周辺領域５１Ｂに配置されている。この多層配線層７２の各配線及びボンディングパッド２３を介して、上述のロジック回路や読出し回路を構成するトランジスタが駆動される。
　図１４に示すように、固体撮像素子５０は、受光基板部６０の光入射面側から回路基板部７０のボンディングパッド２３に到達してボンディングパッド２３の表面を露出するボンディング開口部６７を更に備えている。ボンディング開口部６７は、ボンディングパッド２３毎に設けられている。ボンディングパッド２３には、図示していないが、ボンディング開口部６７を通して、ボンディングワイヤの一端側が接続されている。
　この第３実施形態に係る半導体装置１Ｃは、通常、カラーフィルタ６５及びマイクロレンズ６６を形成した後、ボンディング開口部６７を形成している。ボンディング開口部６７は、上述の実施形態と同様に、フッ素系ガスを用いたドライエッチング法によって形成することができる。フッ素系ガスの残留成分は薬液によって除去することができる。しかしながら、カラーフィルタ６５及びマイクロレンズ６６を樹脂性の材料で形成する場合、フッ素系ガスの残留成分を薬液で除去することは難しい。したがって、第３実施形態の半導体装置１Ｃの製造においては、ボンディングパッド２３を液体金属で覆い、ボンディングパッド２３の金属成分と大気中の水分や酸素との反応による不働態の形成を抑制する技術は特に有効である。
　また、この第３実施形態に係る半導体装置１Ｃのボンディング開口部６７は、回路基板部７０の光入射面側から反対側の回路基板部７０のボンディングパッド２３に到達しているため、上述の第１及び第２実施形態の開口部２５と比較して深い。したがって、この第３実施形態に係る半導体装置１Ｃの製造では、ボンディング開口部６７内に液体金属３１を安定して貯蓄することができるため、ボンディングパッド２３を液体金属で覆い、ボンディングパッド２３の金属成分と大気中の水分や酸素との反応による不働態の形成を抑制する技術を有効に活用することができる。
　なお、上述の実施形態では、Ａｌを主成分とするＡｌ－Ｓｉ－Ｃｕ組成のボンディングパッド２３について説明したが、本技術は、他の組成のボンディングパッドの場合にも適用することができる。例えばＣｕ組成のボンディングパッドの場合にも適用することができる。
　また、上述の実施形態では、流動性の導電材料としてＧａ系の液体金属３１を例示したが、常温で液体の金属であれば他の液体金属でもよく、また、金属以外でも液体で導電性を示す物質であればよい。例えば水銀や導電性ポリマーを例示することができる。
　また、上述の第１及び第２実施形態では、ボンディングワイヤ３３として金ワイヤを用いた場合について説明したが、ボンディングワイヤ３３としては他の材料のワイヤを用いてもよい。
　なお、本技術は、以下のような構成としてもよい。
（１）
　側壁で囲まれた開口部から露出するボンディングパッドを流動性の導電材料で覆い、
　前記ボンディングパッドに導電部材を接続する前に、前記ボンディングパッドから前記流動性の導電材料を除去する、半導体装置の製造方法。
（２）
　前記流動性の導電材料は、前記ボンディングパッドを介して回路の電気特性を検査した後に除去する、上記（１）に記載の半導体装置の製造方法。
（３）
　前記検査は、前記ボンディングパッドから離間した状態で前記流動性の導電材料にフローブ針を接触させて行う、上記（２）記載の半導体装置の製造方法。
（４）
　前記検査は、前記ボンディングパッド及び前記流動性の導電材料にプローブ針を接触させて行う、上記（２）に記載の半導体装置の製造方法。
（５）
　前記流動性の導電材料は、液体金属である、上記（１）から（４）の何れかに記載の半導体装置の製造方法。
（６）
　前記流動性の導電材料は、ガリウム系の液体金属である、上記（１）から（４）の何れかに記載の半導体装置の製造方法。
（７）
　前記導電部材は、ボンディングワイヤ、若しくはメタライズ層である、上記（１）から（６）の何れかに記載の半導体装置の製造方法。
（８）
　ボンディングパッドと、
　前記ボンディングパッドに開口部を通して接続された導電部材と、
　前記ボンディングパッドと前記導電部材との間に形成され、かつゲルマニウムを含有する層間合金層と、
　を備えている、半導体装置。
（９）
　前記層間合金層は、Ａｌ－Ａｕ－Ｇａ組成を含む、上記（８）に記載の半導体装置。
（１０）
　前記導電部材の周囲の前記ボンディングパッドの表面に、ゲルマニウムを含むと共に前記層間合金層とは異なる組成で形成された表面合金層を更に備えている、上記（８）又は（９）に記載の半導体装置。
（１１）
　前記層間合金層は、Ａｌ－Ａｕ－Ｇａ組成を含み、
　前記表面合金層は、Ａｌ－Ｇａ組成を含む、上記（１０）に記載の半導体装置。
（１２）
　前記ボンディングパッドは、アルミニウムを含有し、
　前記ボンディングワイヤは、ボールボンディング法で接続された金ワイヤである、上記（８）に記載の半導体装置。
（１３）
　前記ボンディングパッドの周縁領域は、絶縁層で覆われ、
　前記表面合金層は、前記絶縁層の側壁と前記導電部材との間に配置されている、上記（１０）又から（１２）の何れかに記載の半導体装置。
（１４）
　前記導電部材は、メタライズ層である、上記（８）に記載の半導体装置。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ　半導体装置
　１０　配線基板
　１０ｘ　第１の面（主面）
　１０ｙ　第２の面（裏面）
　１１　電極パッド
　１２　電極パッド
　１５　樹脂封止体
　１６　収納体（パッケージ）
　１８　バンプ電極
　２０　半導体チップ
　２１　半導体基板
　２２　積層体
　２３　ボンディングパッド（ＢＰ）
　２４　絶縁層
　２５　開口部
　３１　液体金属（流動性の導電材料）
　３２　表面合金層
　３３　ボンディングワイヤ
　３４　層間合金層
　３５　メタライズ層
　３６　バンプ電極
　４０　半導体ウエハ
　４１　チップ形成領域
　４２　スクライブライン（ダイシング領域）
　４５　測定器
　４６　プローブ針
　６０　受光基板部（第１半導体基体）
　６１　半導体層
　６２　絶縁層
　６４　平坦化膜
　６５　カラーフィルタ
　６６　マイクロレンズ
　６７　ボンディング開口部
　７０　回路基板部（第２半導体基体）
　７１　半導体基板
　７２　多層配線層

Claims (14)

  1. 　側壁で囲まれた開口部から露出するボンディングパッドを流動性の導電材料で覆い、
    　前記ボンディングパッドに導電部材を接続する前に、前記ボンディングパッドから前記流動性の導電材料を除去する、半導体装置の製造方法。
  2. 　前記流動性の導電材料は、前記ボンディングパッドを介して回路の電気特性を検査した後に除去する、請求項１に記載の半導体装置の製造方法。
  3. 　前記検査は、前記ボンディングパッドから離間した状態で前記流動性の導電材料にフローブ針を接触させて行う、請求項２に記載の半導体装置の製造方法。
  4. 　前記検査は、前記ボンディングパッド及び前記流動性の導電材料にプローブ針を接触させて行う、請求項２に記載の半導体装置の製造方法。
  5. 　前記流動性の導電材料は、液体金属である、請求項１に記載の半導体装置の製造方法。
  6. 　前記流動性の導電材料は、ガリウム系の液体金属である、請求項１に記載の半導体装置の製造方法。
  7. 　前記導電部材は、ボンディングワイヤ、若しくはメタライズ層である、請求項１に記載の半導体装置の製造方法。
  8. 　ボンディングパッドと、
    　前記ボンディングパッドに開口部を通して接続された導電部材と、
    　前記ボンディングパッドと前記導電部材との間に形成され、かつゲルマニウムを含有する層間合金層と、
    　を備えている、半導体装置。
  9. 　前記層間合金層は、Ａｌ－Ａｕ－Ｇａ組成を含む、請求項８に記載の半導体装置。
  10. 　前記導電部材の周囲の前記ボンディングパッドの表面に、ゲルマニウムを含むと共に前記層間合金層とは異なる組成で形成された表面合金層を更に備えている、請求項８に記載の半導体装置。
  11. 　前記層間合金層は、Ａｌ－Ａｕ－Ｇａ組成を含み、
    　前記表面合金層は、Ａｌ－Ｇａ組成を含む、
    　請求項１０に記載の半導体装置。
  12. 　前記ボンディングパッドは、アルミニウムを含有し、
    　前記導電部材は、ボールボンディング法で接続された金ワイヤである、請求項８に記載の半導体装置。
  13. 　前記ボンディングパッドの周縁領域は、絶縁層で覆われ、
    　前記表面合金層は、前記絶縁層の側壁と前記導電部材との間に配置されている、請求項１０に記載の半導体装置。
  14. 　前記導電部材は、メタライズ層である、請求項８に記載の半導体装置。
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