WO2022210380A1 - 撮像装置及び電子機器 - Google Patents

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    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response

Definitions

  • the present disclosure relates to imaging devices and electronic devices.
  • An imaging device is equipped with an analog-digital converter that converts an analog signal (pixel signal) output from a pixel through a signal line into a digital signal (see, for example, Patent Document 1). If an analog-digital converter is provided for each signal line, the circuit scale becomes large. Therefore, pixel signals on each signal line are sampled and held in capacitors, and the pixel signals held in the capacitors are sequentially converted from analog to digital. A configuration in which the signal is converted into a digital signal by a device is conceivable.
  • an object of the present disclosure is to provide an imaging device and an electronic device capable of high-speed analog-to-digital conversion without increasing the circuit scale.
  • a pixel array unit that outputs a plurality of photoelectrically converted pixel signals to a plurality of signal lines; two or more column amplifier groups that output a plurality of correlated pixel signals, which are differences between reset levels and signal levels of the two or more corresponding pixel signals, for each signal line group including two or more signal lines; a plurality of capacitive multiplexers each having a plurality of capacities for holding the plurality of correlated pixel signals; an analog-to-digital converter that sequentially converts the plurality of correlated pixel signals held in the plurality of capacitors into digital signals;
  • An imaging device is provided in which the number of the plurality of capacitors is greater than the number of the column amplifier groups.
  • each of the two or more column amplifier groups has a plurality of column amplifiers that output a plurality of correlated pixel signals that are differences between reset levels and signal levels of the corresponding two or more pixel signals;
  • Each of the plurality of capacitance multiplexers may include the plurality of capacitances for holding the correlated pixel signals output from the corresponding column amplifier among the plurality of column amplifiers.
  • Each of the plurality of column amplifiers a differential amplifier in which the potential of the signal line is input to the non-inverting input node; a first switch having one end connected to the output node of the differential amplifier and the other end connected to the inverting input node of the differential amplifier; a second switch one end of which is connected to the output node of the differential amplifier; a first capacitive element having one end connected to the other end of the second switch and having the other end connected to the other end of the first switch and the inverting input node of the differential amplifier; a second capacitive element connected between the other end of the first capacitive element and a reference potential node; and a third switch, one end of which is connected to the other end of the second switch and one end of the first capacitive element, and the other end of which is applied with a reference voltage.
  • each of the plurality of capacitance multiplexers has a plurality of switched capacitors including the plurality of capacitances;
  • Each of the plurality of capacitive multiplexers may hold the correlated pixel signal by sampling with the plurality of switched capacitors.
  • some of the plurality of capacitors hold correlated pixel signals output from a predetermined column amplifier group out of the two or more column amplifier groups; Two or more capacitors other than the one portion of the plurality of capacitors are sequentially selected and output from a column amplifier group other than the predetermined column amplifier group out of the two or more column amplifier groups. may hold the correlated pixel signal.
  • the plurality of capacitors are connected to the plurality of correlated pixels output from the two or more column amplifier groups within a period in which the signal levels of the plurality of pixel signals are output from the pixel array section to the two or more signal lines. may hold the signal.
  • the plurality of capacitors are arranged in a period during which the reset levels of the plurality of pixel signals are output from the pixel array section to the two or more signal lines and when the signal levels of the plurality of pixel signals are output to the two or more signal lines.
  • the held plurality of correlated pixel signals may be sequentially transferred to the analog-digital converter within the output period.
  • some of the plurality of capacitors hold the correlated pixel signals during a period in which the signal levels of the plurality of pixel signals are output from the pixel array unit to the two or more signal lines; Two or more capacitors other than the part of the capacitors among the plurality of capacitors are rotated in turn during a period in which the signal levels of the plurality of pixel signals are output from the pixel array section to the two or more signal lines.
  • the holding operation of the correlated pixel signal may be suspended.
  • the two or more column amplifier groups have a first column amplifier group and a second column amplifier group, each of the plurality of capacitance multiplexers has a first capacitance, a second capacitance, and a third capacitance;
  • the plurality of first capacitors in the plurality of capacitor multiplexers are configured to operate within a first period in which the signal levels of the plurality of pixel signals are output from the pixel array section to the two or more signal lines. holding the plurality of correlated pixel signals output from the column amplifier group of The plurality of second capacitors and the plurality of third capacitors in the plurality of capacitor multiplexers are alternately selected every first period and output from the second column amplifier group. A plurality of correlated pixel signals may be held.
  • the plurality of correlated pixel signals held in the plurality of first capacitors and the plurality of second capacitors or the plurality of third capacitors are transferred from the pixel array section to the
  • the pixel signals may be sequentially transferred to the analog-digital converter during a second period in which the signal levels of the plurality of pixel signals are output to two or more signal lines.
  • the plurality of second capacitors and the plurality of third capacitors in the plurality of capacitor multiplexers hold the plurality of correlated pixel signals or convert the plurality of correlated pixel signals for each of the first period. You may switch alternately whether holding
  • the two or more column amplifier groups have a first column amplifier group, a second column amplifier group, and a third column amplifier group, each of the plurality of capacitance multiplexers has a first capacitance, a second capacitance, a third capacitance, and a fourth capacitance;
  • the plurality of first capacitors in the plurality of capacitor multiplexers are configured to output the signal levels of the plurality of pixel signals to the two or more signal lines during a first period in which the pixel array section outputs the signal levels of the plurality of pixel signals.
  • the plurality of second capacitors in the plurality of capacitor multiplexers hold the plurality of correlated pixel signals output from the second column amplifier group within the first period;
  • the plurality of third capacitors and the plurality of fourth capacitors in the plurality of capacitor multiplexers are alternately selected for each of the first periods, and the plurality of capacitors output from the third column amplifier group of correlated pixel signals may be held.
  • the plurality of correlated pixel signals held in the first capacitor, the second capacitor, and the third capacitor or the fourth capacitor holding the plurality of correlated pixel signals are the A first period, a second period in which the signal levels of the plurality of pixel signals are output to the two or more signal lines, and the first period immediately after the second period, in order. It may be transferred to an analog-to-digital converter.
  • a rest period may be provided.
  • the analog-digital converter may be a successive approximation analog-digital converter.
  • the capacitance multiplexer differentially outputs the correlated pixel signal held in one of the plurality of capacitances;
  • the successive approximation analog-digital converter may convert the differential correlated pixel signals output from the capacitive multiplexer into the digital signals.
  • an imaging device that converts a photoelectrically converted pixel signal into a digital signal and outputs the digital signal; and a signal processing circuit that performs signal processing based on the digital signal
  • the imaging device is a pixel array unit that outputs a plurality of photoelectrically converted pixel signals to a plurality of signal lines; two or more column amplifier groups that output a plurality of correlated pixel signals, which are differences between reset levels and signal levels of the two or more corresponding pixel signals, for each signal line group including two or more signal lines; a capacitor unit having a plurality of capacitors for holding the plurality of correlated pixel signals; an analog-to-digital converter that sequentially converts the plurality of correlated pixel signals held in the plurality of capacitors into digital signals;
  • An electronic device is provided in which the number of the plurality of capacitors is greater than the number of the column amplifier groups.
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging device according to a first embodiment
  • FIG. FIG. 2 is a circuit diagram showing an example of the configuration of a pixel (pixel circuit)
  • FIG. 2 is a plan view schematically showing an outline of a parallel-type semiconductor chip structure of a CMOS image sensor
  • FIG. 2 is an exploded perspective view schematically showing an outline of a laminated chip structure of a CMOS image sensor
  • FIG. 2 is a block diagram showing the basic configuration of a column signal processing system including a column amplifier section, a capacitor section, and an AD conversion section
  • FIG. 6 is a timing chart of the column signal processing system according to the basic configuration example of FIG. 5;
  • FIG. 2 is a circuit diagram showing a schematic configuration of a column signal processing system according to a first specific example
  • FIG. 8 is an operation timing chart of the column signal processing system according to the first specific example shown in FIG. 7
  • FIG. 9 is a diagram showing the flow of pixel signals from time t2 to t3 in FIG. 8
  • FIG. 9 is a diagram showing the flow of pixel signals from time t3 to t4 in FIG. 8
  • FIG. 9 is a diagram showing the flow of pixel signals from time t4 to t5 in FIG. 8
  • FIG. 9 is a diagram showing the flow of pixel signals at times t5 to t6 in FIG. 8
  • FIG. 9 is a diagram showing the flow of pixel signals from time t6 to t7 in FIG.
  • FIG. 8 is a diagram showing the flow of pixel signals from time t7 to t8 in FIG. 8;
  • FIG. 4 is an operation timing chart of a column signal processing system according to a comparative example;
  • FIG. 2 is a schematic block diagram of an image pickup apparatus including an assist processing section;
  • FIG. 10 is a circuit diagram showing a schematic configuration of a column signal processing system according to a second specific example;
  • FIG. 18 is an operation timing chart of the column signal processing system according to the second specific example shown in FIG. 17;
  • FIG. 8 is a circuit diagram of a column signal processing system in which voltage generating circuits are added to FIG. 7; The figure which shows a level diagram.
  • FIG. 4 is an operation timing chart of a column signal processing system according to a comparative example.
  • FIG. 2 is a schematic block diagram of an image pickup apparatus including an assist processing section
  • FIG. 10 is a circuit diagram showing a schematic configuration of
  • FIG. 2 is a circuit diagram of an example of the configuration of a current reuse column amplifier; A detailed circuit diagram of a successive approximation analog-digital converter.
  • FIG. 7 is a block diagram showing an example of a system configuration of an indirect TOF range image sensor according to a second embodiment of the present disclosure
  • FIG. 4 is a circuit diagram showing an example of the circuit configuration of pixels in an indirect TOF range image sensor according to the second embodiment
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • FIG. FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • an imaging device and an electronic device will be described below with reference to the drawings.
  • the main components of the imaging device and the electronic device will be mainly described below, the imaging device and the electronic device may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging device according to the first embodiment.
  • the imaging device 10 in FIG. 1 is a CMOS (Complementary Metal-Oxide Semiconductor) image sensor.
  • the imaging device 10 of FIG. 1 includes a pixel array section 11, a row selection section 12, a constant current source section 13, a column amplifier section, an analog-digital conversion section (hereinafter referred to as an AD conversion section) 15, a horizontal A transfer scanning unit 16 , a signal processing unit 17 and a timing control unit 18 are provided.
  • CMOS Complementary Metal-Oxide Semiconductor
  • a plurality of pixel control lines 31 (31 1 to 31 m ) and a plurality of signal lines 32 (32 1 to 32 n ) are arranged vertically and horizontally.
  • a plurality of pixels 20 are arranged near the intersections of the lines 32 .
  • the direction in which the pixel control lines extend is called the row direction
  • the direction in which the signal lines extend is called the column direction.
  • the row selection unit 12 is composed of a shift register, an address decoder, and the like, and controls pixel row scanning and pixel row addressing when selecting each pixel 20 of the pixel array unit 11 .
  • the specific configuration of the row selection unit 12 is omitted from the drawing, it generally has two scanning systems, a readout scanning system and a discharge scanning system.
  • the readout scanning system In order to read out pixel signals from the pixels 20, the readout scanning system sequentially selectively scans the pixels 20 of the pixel array section 11 row by row. A pixel signal read out from the pixel 20 is an analog signal.
  • the sweep-scanning system performs sweep-scanning ahead of the read-out scanning by the shutter speed for the read-out rows to be read-scanned by the read-out scanning system.
  • a so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by this sweeping scanning system.
  • the electronic shutter operation refers to an operation of discarding the photocharges of the photoelectric conversion element and newly starting exposure (starting accumulation of photocharges).
  • the constant current source unit 13 includes a plurality of load current sources I (see FIG. 2) made up of, for example, MOS transistors connected to each of the signal lines 32 1 to 32 n for each pixel column. A bias current is supplied through each of the signal lines 32 1 to 32 n to each pixel 20 in the pixel row selected and scanned by .
  • the column amplifier section 14 is composed of a set of column amplifiers provided corresponding to each of the signal lines 32 1 to 32 n for each pixel column. Each column amplifier of the column amplifier section 14 amplifies the pixel signal read from each pixel 20 of the pixel array section 11 and supplied through the signal lines 32 1 to 32 n and supplies the amplified pixel signal to the AD conversion section 15 .
  • the column amplifier unit 14 performs processing (CDS processing) for obtaining a difference between a signal component (so-called D phase) input from each pixel 20 of the pixel array unit 11 through the signal line 32 and a reset component (so-called P phase). and outputs the difference as a pixel signal.
  • a capacitance section 19 is provided in the subsequent stage of the column amplifier section 14 .
  • the capacitive section 19 holds the pixel signal input from the column amplifier section 14, for example, by sampling with a switched capacitor.
  • An AD conversion section is provided in the subsequent stage of the capacity section 19 .
  • the AD conversion unit 15 converts a set of a plurality of analog-digital converters (hereinafter referred to as AD converters) provided corresponding to the pixel columns of the pixel array unit 11 (for example, provided for each pixel column). This is a column-parallel type AD converter.
  • the AD converter 15 converts the analog pixel signals output through the signal lines 32 1 to 32 n for each pixel column and amplified by the column amplifier 14 into digital pixel signals.
  • the AD conversion method adopted by the AD conversion unit 15 does not matter.
  • the AD converter may be a single-slope AD converter or a successive approximation AD converter.
  • a single-slope type AD converter in order to perform digital CDS processing for removing fixed pattern noise of pixels, additional time is required to perform AD conversion processing twice for the P-phase signal and the D-phase signal and auto-zero processing. become necessary. Also, when the pixel signal and the reference signal of the ramp wave cross each other, through current and kickback occur. Furthermore, the crossing time depends on the pixel signal level and may interfere with the AD conversion processing of other pixel columns. In addition, since the amplification transistor in the pixel is used to hold the voltage at the time of AD conversion, the time required for conversion to a digital signal limits the readout speed of the pixel signal.
  • a successive approximation AD converter can perform AD conversion processing faster and with lower power consumption than a single slope AD converter.
  • the successive approximation AD converter performs a binary search, it can perform AD conversion processing more efficiently than a single slope AD converter that performs comparison with a ramp wave whose voltage level sweeps.
  • the horizontal transfer scanning unit 16 is composed of a shift register, an address decoder, and the like, and controls the scanning of pixel rows and the addressing of pixel rows when reading out signals from the pixels 20 of the pixel array unit 11 . Under the control of the horizontal transfer scanning unit 16, pixel signals converted into digital signals by the AD conversion unit 15 are read out to the horizontal transfer lines L in units of pixel columns.
  • the signal processing unit 17 performs predetermined signal processing on digital pixel signals supplied through the horizontal transfer line L to generate two-dimensional image data. For example, the signal processing unit 17 performs digital signal processing such as correction of vertical line defects and point defects, parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation. The signal processing unit 17 outputs the generated image data to a subsequent device as an output signal of the CMOS image sensor 10 .
  • the timing control unit 18 generates various timing signals, clock signals, control signals, etc. Based on these generated signals, the row selection unit 12, the constant current source unit 13, the column amplifier unit 14, the AD conversion unit 15, the horizontal transfer scanning unit 16, the signal processing unit 17 and the like are driven and controlled.
  • FIG. 2 is a circuit diagram showing an example of the configuration of the pixel (pixel circuit) 20.
  • the pixel 20 has, for example, a photodiode 21 as a photoelectric conversion element.
  • the pixel 20 includes a transfer transistor 22 , a reset transistor 23 , an amplification transistor 24 and a selection transistor 25 in addition to the photodiode 21 .
  • the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, for example, N-channel MOS field effect transistors (FETs) are used.
  • FETs N-channel MOS field effect transistors
  • the combination of the conductivity types of the four transistors 22 to 25 illustrated here is merely an example, and the combination is not limited to these combinations.
  • a plurality of pixel control lines are commonly wired to each pixel 20 in the same pixel row as the pixel control line 31 described above.
  • the plurality of pixel control lines are connected to the output terminals corresponding to the respective pixel rows of the row selection section 12 in units of pixel rows.
  • the row selection unit 12 appropriately outputs a transfer signal TRG, a reset signal RST, and a selection signal SEL to a plurality of pixel control lines.
  • the photodiode 21 has an anode electrode connected to a low-potential power source (for example, ground), photoelectrically converts the received light into photocharges (here, photoelectrons) corresponding to the amount of light, and converts the light into photoelectrons. Accumulate electric charge.
  • a cathode electrode of the photodiode 21 is electrically connected to the gate of the amplification transistor 24 via the transfer transistor 22 .
  • the region to which the gate of the amplification transistor 24 is electrically connected is a floating diffusion (floating diffusion region/impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage converter that converts charge into voltage.
  • the gate of the transfer transistor 22 is supplied from the row selection section 12 with a transfer signal TRG whose high level (for example, VDD level) is active.
  • TRG transfer signal
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG, the photocharges photoelectrically converted by the photodiode 21 and accumulated in the photodiode 21 are transferred to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply voltage VDD and the floating diffusion FD.
  • a gate of the reset transistor 23 is supplied with a reset signal RST from the row selection unit 12 whose high level is active.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by dumping the charge of the floating diffusion FD to the voltage VDD node.
  • the amplification transistor 24 has a gate connected to the floating diffusion FD and a drain connected to the node of the high potential side power supply voltage VDD.
  • the amplification transistor 24 serves as an input part of a source follower that reads out a signal obtained by photoelectric conversion in the photodiode 21 . That is, the amplification transistor 24 has its source connected to the signal line 32 via the selection transistor 25 .
  • the amplifier transistor 24 and the load current source I connected to one end of the signal line 32 constitute a source follower that converts the voltage of the floating diffusion FD to the potential of the signal line 32 .
  • the selection transistor 25 has a drain connected to the source of the amplification transistor 24 and a source connected to the signal line 32 .
  • the gate of the selection transistor 25 is supplied with a selection signal SEL from the row selection section 12 whose high level is active.
  • the selection transistor 25 becomes conductive in response to the selection signal SEL, thereby transmitting the signal output from the amplification transistor 24 to the signal line 32 with the pixel 20 in the selected state.
  • the circuit configuration of the pixel 20 is exemplified by a 4Tr configuration composed of four transistors (Tr), including the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25.
  • Tr transistors
  • a 3Tr configuration in which the selection transistor 25 is omitted and the amplification transistor 24 has the function of the selection transistor 25 can be used, or a circuit configuration of 5Tr or more with an increased number of transistors can be used as necessary. can.
  • CMOS image sensor 10 As the semiconductor chip structure of the CMOS image sensor 10 having the above configuration, a parallel-type semiconductor chip structure and a stacked-type semiconductor chip structure can be exemplified.
  • the pixel 20 when the substrate surface on which the wiring layer is arranged is defined as the front surface (front surface), A back-illuminated pixel structure that captures light emitted from the back side or a front-illuminated pixel structure that captures light emitted from the front side can be used.
  • a parallel-type semiconductor chip structure and a stacked-type semiconductor chip structure will be described below.
  • FIG. 3 is a plan view schematically showing the outline of the parallel-type semiconductor chip structure of the CMOS image sensor 10. As shown in FIG. As shown in FIG. 3, in the parallel-type semiconductor chip structure, a circuit portion around the pixel array portion 11 is formed on the same semiconductor chip (semiconductor substrate) 41 as the pixel array portion 11 in which the pixels 20 are arranged in a matrix.
  • FIG. 4 is an exploded perspective view schematically showing the outline of the stacked chip structure of the CMOS image sensor 10.
  • the laminated semiconductor chip structure has a structure in which at least two semiconductor chips (semiconductor substrates), a first-layer semiconductor chip 42 and a second-layer semiconductor chip 43, are stacked.
  • the pixel array section 11 is formed on the semiconductor chip 42 of the first layer.
  • a row selection unit 12 a constant current source unit 13, a column amplifier unit 14, a capacitance unit 19, an analog-digital conversion unit (AD conversion unit) 15, a horizontal transfer scanning unit 16, a signal processing unit 17, and a timing control unit Circuit portions such as 18 are formed on the semiconductor chip 43 of the second layer.
  • the semiconductor chip 42 in the first layer and the semiconductor chip 43 in the second layer are electrically connected through connecting portions (VIAs) 44A and 44B such as Cu--Cu connections.
  • the size (area) of the semiconductor chip 42 of the first layer is enough to form the pixel array section 11. Therefore, the size (area) of the semiconductor chip 42 of the first layer can be ), and thus the overall size of the chip can be reduced. Furthermore, a process suitable for manufacturing the pixels 20 can be applied to the semiconductor chip 42 of the first layer, and a process suitable for manufacturing the circuit portion can be applied to the semiconductor chip 43 of the second layer. There is also the advantage that the process can be optimized in manufacturing. In particular, it becomes possible to apply advanced processes in the fabrication of the circuit portion.
  • the laminated structure is not limited to the two-layer structure. , three or more layers.
  • a row selection section 12 a constant current source section 13, a column amplifier section 14, an AD conversion section 15, a horizontal transfer scanning section 16, a signal processing section 17, a timing control section 18, etc.
  • the circuit portion of can be dispersedly formed in the semiconductor chips of the second and subsequent layers.
  • FIG. 5 is a block diagram showing the basic configuration of a column signal processing system including a column amplifier section, a capacitor section, and an AD conversion section.
  • the column signal processing system in FIG. 5 has a column amplifier section and a capacitor section for each of the plurality of signal lines.
  • the column signal processing system has a plurality of column amplifier sections and a plurality of capacity sections, and the plurality of capacity sections share one AD conversion section.
  • the column amplifier section has the same number of column amplifiers as the number of pixel columns.
  • the capacitive section has the same number of capacitive multiplexers as the number of pixel columns.
  • FIG. 5 shows that for one successive approximation AD converter 150, each potential VSL0 to VSL7 of a plurality of signal lines 32, for example, eight signal lines 32, is divided into eight columns corresponding to the eight signal lines 32.
  • An example of a configuration for multiplexing and processing through an amplifier 140 and a capacitance multiplexer 190 is shown.
  • the column amplifier 140 has an amplifier 141 , a first switch 142 , a second switch 143 , a third switch 144 , a first capacitive element 145 and a second capacitive element 146 .
  • a first capacitive element 145 (hereinafter simply referred to as “capacitor 145”) has a capacitance value CF
  • a second capacitive element 146 (hereinafter simply referred to as “capacitor 146”) is , has a capacitance Cs.
  • the amplifier 141 inputs the potential VSL (VSL0 to VSL7) of the signal line 32 to the non-inverting (+) input terminal.
  • the first switch 142 (hereinafter simply referred to as “switch 142”) has one end connected to the output terminal of the amplifier 141 and the other end connected to the inverting (-) input terminal of the amplifier 141, and is used for switch control. ON (close)/OFF (open) operation is performed according to the polarity (high level/low level) of the signal Sp .
  • switch 143 One end of the second switch 143 (hereinafter simply referred to as “switch 143 ”) is connected to the output terminal of the amplifier 141 .
  • the capacitive element 145 has one end connected to the other end of the switch 143 and the other end connected to the other end of the switch 142 and the inverting input terminal of the amplifier 141 .
  • the capacitive element 146 is connected between the other end of the capacitive element 145, the output terminal of the amplifier 141, and a reference potential (for example, ground) node.
  • the switch 143 performs on/off operation according to the polarity of the switch control signal S D .
  • the switch 143, the capacitive element 145, and the capacitive element 146 are connected in series between the output terminal of the amplifier 141 and the reference potential (for example, ground) node in that order.
  • a common connection node N1 between the capacitive elements 145 and 146 and the other end of the switch 142 are electrically connected.
  • switch 144 One end of the third switch 144 (hereinafter simply referred to as "switch 144") is connected to a common connection node N2 between the switch 143 and the capacitive element 145, and depending on the polarity of the switch control signal SVR , Performs on/off operation.
  • the other end of the switch 144 is applied with a local reference voltage VR that defines the zero voltage of the output of the column amplifier 140 . That is, switch 144 selectively applies local reference voltage VR to common connection node N2 between switch 143 and capacitive element 145 .
  • a capacitive multiplexer 190 constituting the capacitive section 19 has four switches 191 to 194 and one capacitive element 195, and is configured to perform sampling using a switched capacitor.
  • Capacitive element 195 has a capacitance value CIN.
  • the switch 191 has one end connected to the output terminal of the column amplifier 140, that is, the output terminal of the amplifier 141, and performs ON/OFF operation according to the polarity of the switch control signal SIN .
  • the switch 192 has one end connected to the other end of the switch 191 and performs ON/OFF operation according to the polarity of the switch control signal SVMI0 .
  • a specific reference voltage VX is applied to the other end of the switch 192 .
  • a local reference voltage VR may be used as the specific reference voltage VX.
  • the switch 193 has one end connected to the other end of the capacitive element 195, and performs on/off operation according to the polarity of the switch control signal SVM .
  • the other end of the switch 193 is applied with an intermediate voltage VM used when resetting the capacitor array section (CDAC) 155 of the successive approximation AD converter 150 .
  • the switch 194 has one end connected to the other end of the capacitive element 195 and one end of the switch 193, and performs ON/OFF operation according to the polarity of the switch control signal SSUM0 .
  • the other end of the switch 194 is commonly connected among the eight capacitance multiplexers 190 corresponding to the potentials VSL0 to VSL7 of the signal line 32 and serves as the output end of the capacitance multiplexer 190.
  • the successive approximation AD converter 150 has a preamplifier 151 , a comparator 152 , a SAR logic section 153 , a digital-analog converter (DAC) 154 and a capacitor array section (CDAC) 155 .
  • the preamplifier 151 consists of an amplifier 1511 and a switch 1512 .
  • the amplifier 1511 receives the analog voltage supplied from the capacitive multiplexer 190 at its inverting (-) input terminal and the output common mode reference voltage VCM at its non-inverting (+) input terminal.
  • the switch 1512 is an auto-zero (offset cancellation due to input/output short-circuit) switch, and is connected between the inverting (-) input terminal and the output terminal of the preamplifier 151. Depending on the polarity of the switch control signal SAZ , Performs on/off operation.
  • the comparator 152 compares the analog voltage supplied through the preamplifier 151 with the comparison reference voltage in synchronization with the comparator clock CKI, and supplies the comparison result to the SAR logic unit 153 .
  • the SAR logic unit 153 is composed of, for example, an N-bit successive approximation register, stores the comparison result of the comparator 152 for each bit in synchronization with the clock CK, and outputs it as an N-bit digital value DOUT after AD conversion. .
  • the digital-analog converter 154 and the capacitor array section 155 constitute an N-bit capacitive digital-analog converter. Then, in this capacitive digital-analog converter, the N-bit digital value DOUT output from the SAR logic section 153 is converted into an analog voltage, which is applied to the inverting (-) input terminal of the amplifier 1511 as its input.
  • the timing chart of FIG. 6 shows the potential VSL of the signal line 32, switch control signals S P and S VR , switch control signals S D , S IN and S VM , switch control signals S VMI0 , S SUM0 to S VMI7 and S SUM7 . , clock CK, switch control signal S AZ , and comparator clock CKI.
  • the potentials VSL0 to VSL7 of the eight signal lines 32 are input to the corresponding dedicated column amplifiers 140, respectively.
  • the switch control signal S P and the switch control signal S VR become high level, so that the switches 142 and 144 are turned on. (closed) state.
  • the capacitive element 145 and the capacitive element 146 are charged with the reset component (P-phase voltage).
  • the reset component (P-phase voltage) of the voltage at the common connection node N2 between the switch 143 and the capacitive element 145 varies greatly (with low precision) depending on the pixel 20, but the local reference voltage VR is on the column amplifier 140 side. small variation (high precision).
  • the switch control signal S P and the switch control signal S VR go low, turning the switches 142 and 144 off (open), and at the same time, the switch control signal S D goes high, The switch 143 is turned on (closed). At this time, the capacitive elements 145 and 146 and the amplifier 141 form a non-inverting amplifier circuit, and the output voltage Vout of the column amplifier 140 becomes substantially the same voltage as the local reference voltage VR.
  • the capacitive element 145 and the capacitive element 146 Feedback is applied so that the voltage of the common connection node N1 becomes the same voltage as the signal component (D-phase voltage).
  • CDS processing is performed to take the difference between the reset component (P-phase voltage) and the signal component (D-phase voltage). )/CF times the amplified voltage.
  • the column amplifier 140 outputs the correlated pixel signal 1, which is the difference between the reset level and the signal level of the pixel signal.
  • a signal component amplified by the column amplifier 140 is input to a capacitive multiplexer 190 composed of the same number of capacitive elements 195 as the column amplifier 140 .
  • the switch control signal S IN and the switch control signal S VM become high level during the D phase, and the switches 191 and 193 are turned on in response to this, so that the intermediate voltage VM is applied to the capacitive element 195 . is applied.
  • the switch control signal S IN and the switch control signal S VM become low level, and the switches 191 and 193 are turned off in response to this, so that the capacitive element 195 having the capacitance value C IN holds electric charge.
  • Charge transfer is performed by dividing the P-phase time by eight. Since the D phase is used for sampling, charge transfer can only occur during the P phase.
  • the comparator clock CKI is input to the comparator 152 to start comparison.
  • the comparison result of the comparator 152 is fed back to the digital-analog converter 154 via the SAR logic section 153, and binary search is performed so that the input of the preamplifier 151 becomes 0V.
  • CDAC capacitive array section
  • the switch control signal SAZ is set to a high level to turn on (close) the switch 1512 of the preamplifier 151, thereby resetting the charge of the capacitive array section (CDAC) 155.
  • CDAC capacitive array section
  • the successive approximation AD converter 150 in FIG. 5 operates only during the P phase, and intermittently waits without doing anything during the D phase.
  • the circuit current is stopped during standby so as not to consume power, but the parts that cannot respond at high speed cannot be stopped, resulting in waste.
  • the power supply current changes greatly between the P phase and the D phase, it takes time to stabilize the power supply voltage immediately after the return.
  • FIG. 7 is a circuit diagram showing a schematic configuration of a column signal processing system according to the first specific example.
  • the column signal processing system in FIG. 7 includes two or more column amplifier groups 147 , a capacitor section 19 and an AD converter 150 .
  • the two or more column amplifier groups 147 output a plurality of correlated pixel signals that are the difference between the reset level and the signal level of the corresponding two or more pixel signals for each signal line group including two or more signal lines.
  • Two or more column amplifier groups 147 constitute the column amplifier section in FIG.
  • FIG. 7 shows an example having two column amplifier groups 147A and 147B, the number of column amplifier groups 147 may be three or more as described later.
  • a signal line group consisting of four signal lines VSL0 to VSL3 is input to one column amplifier group 147A
  • a signal consisting of four signal lines VSL4 to VSL7 is input to the other column amplifier group 147B.
  • a group of lines is entered.
  • Each column amplifier group 147A, 147B has four column amplifiers 140, respectively.
  • Each column amplifier 140 receives one of four signal lines VSL0 to VSL3 and VSL4 to VSL7.
  • Each column amplifier 140 has the same circuit configuration as the column amplifier 140 in FIG.
  • the number of signal lines input to each column amplifier group 147 does not necessarily have to be four.
  • Each column amplifier group 147 is provided with the same number of column amplifiers 140 as the number of signal lines input to each column amplifier group 147 .
  • the capacity unit 19 has a plurality of capacity multiplexers 190 .
  • Each capacitive multiplexer 190 has a plurality of capacities that hold a plurality of correlated pixel signals. More specifically, each capacitive multiplexer 190 has multiple switched capacitors 196A, 196B, 196C that hold multiple correlated pixel signals. Each capacitive multiplexer 190 holds the correlated pixel signal by sampling with a plurality of switched capacitors 196A, 196B, 196C.
  • the capacity section 19 corresponds to the capacity section 19 in FIG.
  • a plurality of capacitive multiplexers 190 are provided in the same number as the number of column amplifiers 140 in each column amplifier group 147 .
  • Some switched capacitors 196A among the plurality of switched capacitors 196A, 196B, 196C hold correlated pixel signals output from predetermined column amplifier groups 147A among the two or more column amplifier groups 147A, 147B.
  • two or more switched capacitors 196B, 196C other than a part of the switched capacitors 196A are selected in turn, and selected from the two or more column amplifier groups 147A, 147B in advance.
  • the correlated pixel signals output from the column amplifier group 147B other than the column amplifier group 147A are held.
  • the plurality of switched capacitors 196A, 196B, and 196C correspond to the plurality of capacitors output from the two or more column amplifier groups 147 within the period in which the signal levels of the plurality of pixel signals are output from the pixel array section 11 to the two or more signal lines. Holds the correlated pixel signal.
  • the plurality of switched capacitors 196A, 196B, and 196C are connected to the signal levels of the plurality of pixel signals on the two or more signal lines during the period in which the reset levels of the plurality of pixel signals are output from the pixel array section 11 to the two or more signal lines. is output, the held plurality of correlated pixel signals are transferred to the analog-digital converter in turn.
  • Some of the switched capacitors 196A, 196B, and 196C hold the correlated pixel signals for each period in which the signal levels of the plurality of pixel signals are output from the pixel array section 11 to two or more signal lines. do.
  • the switched capacitors 196B and 196C other than a part of the switched capacitors 196A sequentially output the signal levels of the plurality of pixel signals from the pixel array section 11 to two or more signal lines. During the period, the holding operation of the correlated pixel signal is suspended.
  • the capacitance multiplexer 190 in FIG. 7 differs in internal configuration from the capacitance multiplexer 190 in FIG.
  • the capacitive multiplexer 190 of FIG. 7 has three switched capacitors 196A, 196B, 196C.
  • the switched capacitor 196A has switches 191A1, 191A3, 192A, 193A1, 193A2, 194A1, 194A2 and capacitors 195A1, 195A2. These switches are controlled by switch control signals S IN0A , S IN1A , S INA , S VM1A[n] , S VMA , S VMA and S SUMA[n] , respectively.
  • the switched capacitor 19B has switches 191B1, 191B3, 192B, 193B1, 193B2, 194B1, 194B2 and capacitors 195B1, 195B2. These switches are switch-controlled by switch control signals S IN0B , S IN1B , S INB , S VM1B[n] , S VMB , S VMB and S SUMB[n] , respectively.
  • the switched capacitor 196C has switches 191C1, 191C3, 192C, 193C1, 193C2, 194C1, 194C2 and capacitors 195C1, 195C2. These switches are controlled by switch control signals S IN0C , S IN1C , S INC , S VM1C[n] , S VMC , S VMC and S SUMC[n] , respectively.
  • each column amplifier 140 in one column amplifier group 147A is connected to one end of each of switches 191A1, 191B1, and 191C1 in the corresponding capacitive multiplexer 190.
  • the output node of each column amplifier in the other column amplifier group 147B is connected to one end of each of switches 191B1 and 191C1 in the corresponding capacitive multiplexer 190.
  • the other end of the switch 191A1 is connected to one end of the capacitor 195A1 and one end of the switch 192A.
  • a reference voltage VR is applied to one end of the switch 191A3, and the other end of the switch 191A3 is connected to the other end of the switch 192A and one end of the capacitor 195A2.
  • One end of the switch 193A1 and one end of the switch 194A1 are connected to the other end of the capacitor 195A1.
  • a common mode reference voltage VCM is applied to the other end of the switch 193A1 and one end of the switch 193A2.
  • the other end of switch 193A2 is connected to the other end of capacitor 195A2 and one end of switch 194A2.
  • the other ends of the switches 194A1, 194B1, and 194C1 in the three switched capacitors 196A, 196B, and 196C in the capacitance multiplexer 190 are connected to the inverting input node of the successive approximation AD converter 150.
  • the other ends of the switches 194 A 2 , 194 B 2 and 194 C 2 in the three switched capacitors 196 A, 196 B and 196 C in the capacitive multiplexer 190 are connected to the non-inverting input node of the successive approximation AD converter 150 .
  • each capacitive multiplexer 190 in the capacitive section 19 outputs a differential signal.
  • there are four capacitive multiplexers 190 and four differential signals output from the four capacitive multiplexers 190 are input to the inverting input node and the non-inverting input node of the successive approximation AD converter 150 .
  • the successive approximation AD converter 150 in FIG. 7 differentially performs AD conversion processing based on differential input signals.
  • a successive approximation AD converter 150 in FIG. have.
  • the preamplifier 151 has a differential input/differential output amplifier 1511 and two switches 1512 .
  • One switch 1512 is connected between one of the differential output nodes of amplifier 1511 and the non-inverting input node.
  • the other switch 1512 is connected between the other differential output node of amplifier 1511 and the inverting input node.
  • FIG. 8 is an operation timing chart of the column signal processing system according to the first specific example shown in FIG. FIG. 8 shows a reset signal RST input to the gate of the reset transistor in FIG. 2, a TRG signal input to the gate of the transfer transistor, and switch control signals S IN0A , S IN1A , S IN0B , S IN1B , S IN0C .
  • the D-phase sampling period and the P-phase sampling period are alternately repeated.
  • Time t1 to t2 in FIG. 8 is the D-phase sampling period.
  • switch control signals S VMA and S VMB become high, and switches 193A1, 193A2, 193B1, and 193B2 are turned on.
  • capacitor 195A1, capacitor 195A2, capacitor 195B1, and capacitor 195B2 a common mode reference voltage VCM is applied to each other end.
  • the switched capacitor 196A holds the correlated pixel signal, which is the difference between the reset level of the pixel signal and the signal level, which is output from one of the two column amplifier groups 147A and 147B.
  • the switched capacitor 196B holds (samples) the correlated pixel signal output from the other column amplifier group 147B of the two column amplifier groups 147A and 147B.
  • capacitors 195A1 and 195A2 are collectively referred to as capacitor 195A
  • capacitors 195B1 and 195B2 are collectively referred to as capacitor 195B
  • capacitors 195C1 and 195C2 are collectively referred to as capacitor 195C.
  • the time t2 to t3 is the P-phase sampling period, and the capacitance section 19 does not sample the correlated pixel signal during this period. Instead, a process of sequentially transferring the correlated pixel signals held in the capacitor 19 to the successive approximation AD converter 150 is performed.
  • the four capacitors 195A in the four switched capacitors 196A holding the correlated pixel signals from one column amplifier group 147A sequentially transfer the held correlated pixel signals to the successive approximation AD converter 150. do.
  • the correlated pixel signals held by the four capacitors 195B in the four switched capacitors 196B are not yet transferred to the successive approximation AD converter 150 during the period from t2 to t3.
  • Time t3-t4 is a D-phase sampling period, during which the four capacitors 195A in the four switched capacitors 196A are output from one column amplifier group 147A out of the two column amplifier groups 147A and 147B. hold the correlated pixel signal.
  • the four switched capacitors 196C hold (sample) correlated pixel signals output from the other column amplifier group 147B of the two column amplifier groups 147A and 147B.
  • the correlated pixel signals in the four capacitors 195B held during the D-phase sampling period from time t1 to t2 are sequentially transferred to the successive approximation AD converter 150. be done.
  • Time t4 to t5 is a P-phase sampling period. During this period, four capacitors 195A in four switched capacitors 196A holding correlated pixel signals from one column amplifier group 147A are connected to the held correlation pixel signals. The pixel signals are sequentially transferred to the successive approximation AD converter 150 .
  • the correlated pixel signal output from one column amplifier group 147A is always held in the switched capacitor 196A, and the correlated pixel signal output from the other column amplifier group 147B is held in the switched capacitors 196B and 196CC. held alternately.
  • One of the two switched capacitors 196B and 196C in the capacitor section 19 alternately suspends the sampling operation of the correlated pixel signal during the D-phase sampling period.
  • sampling of the correlated pixel signal to the capacitor section 19 is performed only during the D-phase sampling period.
  • the transfer of the correlated pixel signal from the capacitor unit 19 to the successive approximation AD converter 150 is performed during the P-phase sampling period and the D-phase sampling period.
  • FIGS. 9 to 14 are diagrams schematically showing the flow of pixel signals (correlated pixel signals) at times t2 to t8 in FIG. Pixel signals at times t2-t3 in FIG. 9, times t3-t4 in FIG. 10, times t4-t5 in FIG. 11, times t5-t6 in FIG. 12, times t6-t7 in FIG. 13, and times t7-t8 in FIG.
  • the flow of (correlated pixel signals) is indicated by arrow lines.
  • pixel signals (P-phase signals) on the signal lines VSL0 to VSL3 are input to one column amplifier group 147A, and are applied to the signal lines VSL4 to VSL7.
  • the upper pixel signal (P-phase signal) is input to the other column amplifier group 147B.
  • the pixel signal is a reset-level P-phase signal, and the capacitors 145 and 146 in each column amplifier 140 in each of the column amplifier groups 147A and 147B hold charges according to the P-phase signal.
  • the pixel signals (D-phase signals) on the signal lines VSL0 to VSL3 are input to one column amplifier group 147A, and the signal line Pixel signals (D-phase signals) on VSL4 to VSL7 are input to the other column amplifier group 147B.
  • correlated pixel signals which are the difference between the P-phase signal and the D-phase signal, are generated and output from each column amplifier 140 .
  • a correlated pixel signal output from one column amplifier group 147A is held in a capacitor 195A within a switched capacitor 196A.
  • the correlated pixel signal output from the other column amplifier group 147B is held in the capacitor 195B within the switched capacitor 196B.
  • the pixel signals (P-phase signals) on the signal lines VSL0 to VSL3 are input to one column amplifier group 147A, and the signal line Pixel signals (P-phase signals) on VSL4 to VSL7 are input to the other column amplifier group 147B.
  • Charges according to these P-phase signals are held in capacitors 145 and 146 in each column amplifier 140 in each column amplifier group 147A, 147B.
  • the correlated pixel signals held in the four capacitors 195A in the switched capacitor 196A are transferred to the successive approximation AD converter 150 in order.
  • the pixel signals (D-phase signals) on the signal lines VSL0 to VSL3 are input to one column amplifier group 147A, and the signal line Pixel signals (D-phase signals) on VSL4 to VSL7 are input to the other column amplifier group 147B. Generate and output a signal.
  • Correlated pixel signals output from one column amplifier group 147A are held in four capacitors 195A in the switched capacitor 196A.
  • Correlated pixel signals output from the other column amplifier group 147B are held in four capacitors 195C in the switched capacitor 196C. Also, during this period, the correlated pixel signals held in the switched capacitor 196B are transferred to the successive approximation AD converter 150 in order.
  • the pixel signals (P-phase signals) on the signal lines VSL0 to VSL3 are input to one column amplifier group 147A, and the signal line Pixel signals (P-phase signals) on VSL4 to VSL7 are input to the other column amplifier group 147B.
  • Charges according to these P-phase signals are held in capacitors 145 and 146 in each column amplifier 140 in each column amplifier group 147A, 147B.
  • the correlated pixel signals held in the four capacitors 195A in the switched capacitor 196A are transferred to the successive approximation AD converter 150 in order.
  • the pixel signals (D-phase signals) on the signal lines VSL0 to VSL3 are input to one column amplifier group 147A, and the signal line Pixel signals (D-phase signals) on VSL4 to VSL7 are input to the other column amplifier group 147B. Generate and output a signal.
  • Correlated pixel signals output from one column amplifier group 147A are held in four capacitors 195A in the switched capacitor 196A.
  • Correlated pixel signals output from the other column amplifier group 147B are held in four capacitors 195B in the switched capacitor 196B.
  • the correlated pixel signals held in the four capacitors 195C in the switched capacitor 196C are transferred to the successive approximation AD converter 150 in order.
  • the switched capacitor 196A is dedicated to sampling the correlated pixel signal output from one column amplifier group 147A.
  • the switched capacitors 196B and 196C are alternately used to sample the correlation image signal output from the other column amplifier group 147B. In this way, random noise can be reduced by using the three switched capacitors 196A, 196B, and 196C intentionally non-uniformly to sample the correlation image signal instead of using them evenly.
  • FIG. 15A is a block diagram of a column processing system according to a comparative example.
  • the column signal processing system of FIG. 15A equally uses the three switched capacitors 196A, 196B, and 196C in the capacitor section 19.
  • the column signal processing system of FIG. 15A has a configuration in which switches 191A2, 191B2 and 191C2 are added to the internal configuration of each capacitive multiplexer 190 of FIG.
  • One end of each of the switches 191A2, 191B2, 191C2 is connected to the output node of the other column amplifier group 147B.
  • FIG. 15B is an operation timing chart of a column signal processing system according to a comparative example.
  • the correlated pixel signals output from one column amplifier group 147A are held in four capacitors 195A in the switched capacitors 196A in the capacitive section 19.
  • FIG. Correlated pixel signals output from the other column amplifier group 147B are held in four capacitors 195B in the switched capacitor 196B.
  • the correlated pixel signals held in the four capacitors 195A in the switched capacitor 196A are transferred to the successive approximation AD converter 150 in order.
  • the correlated pixel signals output from one column amplifier group 147A are held in four capacitors 195C in the switched capacitors 196C in the capacitive section 19.
  • Correlated pixel signals output from the other column amplifier group 147B are held in four capacitors 195A in the switched capacitor 196A.
  • the correlated pixel signals held in the four capacitors 195B in the switched capacitor 196B are transferred to the successive approximation AD converter 150 in order.
  • the correlated pixel signals held in the four capacitors 195C in the switched capacitor 196C are transferred to the successive approximation AD converter 150 in order.
  • the correlated pixel signals output from one column amplifier group 147A are held in four capacitors 195B in the switched capacitors 196B in the capacitive section 19.
  • Correlated pixel signals output from the other column amplifier group 147B are held in four capacitors 195C in the switched capacitor 196A.
  • the correlated pixel signals held in the four capacitors 195A in the switched capacitor 196A are transferred to the successive approximation AD converter 150 in order.
  • the correlated pixel signals held in the four capacitors 195B in the switched capacitor 196B are transferred to the successive approximation AD converter 150 in order.
  • the three switched capacitors 196A, 196B, and 196C in the capacitor section 19 are evenly used. More specifically, the correlated pixel signals output from one column amplifier group 147A are held in the order of the switched capacitors 196A ⁇ 196C ⁇ 196B ⁇ 196A ⁇ . Also, the correlated pixel signals output from the other column amplifier group 147B are held in the order of the switched capacitors 196B ⁇ 196A ⁇ 196C ⁇ 196B ⁇ .
  • the symmetry is slightly worse than that of the comparative example, random noise is less visible
  • calibration can be performed in a short time, and the calibration result can be obtained.
  • the memory capacity to be stored can be reduced.
  • the number of combinations of switched capacitors 196A, 196B, and 196C can be reduced, the number of wirings of column amplifier group 147 and capacitor section 19 can be reduced, and the circuit scale of the column signal processing system can be reduced.
  • a digital signal after AD conversion processing by the AD converter 150 may have poor linearity, may contain an offset error, or may contain a gain error. Therefore, in an imaging apparatus, various correction processes may be performed on digital pixel signals generated by AD-converting pixel signals.
  • FIG. 16 is a schematic block diagram of an imaging device 100a including an assist processing section 61.
  • the imaging device 100a has an AD conversion section 15 and an assist processing section 61.
  • the assist processing unit 61 includes a linearity correction/decoding processing unit 62 , an offset/gain error correction unit 63 , and a storage unit 64 .
  • the linearity correction/decoding processing unit 62 has a decoding processing/error correction unit 65 and an error detection unit 66 .
  • the decoding processing/error correction unit 65 corrects errors in the digital signal output from the AD converter 150 based on the linearity correction data output from the error detection unit 66, and outputs a decoded signal.
  • the error detector 66 detects a linearity error based on the decoded signal and generates linearity correction data.
  • the offset/gain error correction section 63 has an offset detection section 67 , an offset correction section 68 , a gain error detection section 69 and a gain error correction section 70 .
  • the offset detection unit 67 detects an offset based on the decoded signal and generates offset correction data.
  • the offset correction unit 68 corrects the offset of the decoded signal based on the offset correction data, and generates an offset-corrected decoded signal.
  • a gain error detection section 69 detects a gain error based on the output signal of the offset detection section 67 and generates gain error correction data.
  • the gain error correcting section 70 corrects the gain error of the offset-corrected decoded signal based on the gain error correction data, and generates a gain error-corrected decoded signal.
  • the storage unit 64 stores linearity correction data, offset correction data, and gain error correction data.
  • the storage unit 64 associates and stores identification information indicating a combination of the switched capacitors 196A, 196B, and 196C, linearity correction data, offset correction data, and gain error correction data. Therefore, the greater the number of combinations of the switched capacitors 196A, 196B, and 196C, the greater the processing load on the assist processing section 61 and the greater the memory capacity of the storage section.
  • FIG. 17 is a circuit diagram showing a schematic configuration of a column signal processing system according to the second specific example.
  • the column signal processing system of FIG. It has three switched capacitors 196A, 196B, 196C and 196D.
  • FIG. 18 is an operation timing chart of the column signal processing system according to the second specific example shown in FIG.
  • the pixel signals on the signal lines VSL0 to VSL3 are held in the capacitors 145 and 146 in the four column amplifiers 140 in the first column amplifier group 147A.
  • the pixel signals on the signal lines VSL4 to VSL7 are held in the capacitors 145 and 146 in the four column amplifiers 140 in the second column amplifier group 147B
  • the pixel signals on the signal lines nVSL8 to VSL11 are held in the third column. It is held in the capacitors 145 and 146 in the four column amplifiers 140 in the amplifier group 147C.
  • the correlated pixel signals corresponding to the pixel signals on the signal lines VSL0 to VSL3 are held in the four capacitors 195A in the switched capacitors 196A in the capacitive section 19.
  • Correlated pixel signals corresponding to the pixel signals on the signal lines VSL4 to VSL7 are held in four capacitors 195B in the switched capacitor 196B.
  • the correlated pixel signals corresponding to the pixel signals on the signal lines VSL8 to VSL11 are held in four capacitors 195C in the switched capacitor 196C.
  • the correlated pixel signals held in the four capacitors 195A in the switched capacitor 196A are transferred to the successive approximation AD converter 150 in order. Pixel signals from the signal lines VSL0 to VSL11 are not input to any column amplifier group 147 during this period.
  • the correlated pixel signals held in the four capacitors 195B in the switched capacitor 196B are transferred to the successive approximation AD converter 150 in order.
  • the pixel signals on the signal lines VSL0 to VSL3 are held in the capacitors 145 and 146 in the four column amplifiers 140 in the first column amplifier group 147A, and the pixel signals on the signal lines VSL4 to VSL7 are held in the first column amplifier group 147A.
  • the pixel signals on the signal lines VSL8 to VSL11 are held by the capacitors 145 and 146 in the four column amplifiers 140 in the 2-column amplifier group 147B, and the pixel signals on the signal lines VSL8 to VSL11 are transferred to the capacitors 145 and 145 in the four column amplifiers 140 in the fourth column amplifier group. It is held in capacitor 146 .
  • the correlated pixel signals corresponding to the pixel signals on the signal lines VSL0 to VSL3 are held in the four capacitors 195A in the switched capacitors 196A in the capacitor section 19.
  • Correlated pixel signals corresponding to the pixel signals on the signal lines VSL4 to VSL7 are held in four capacitors 195B in the switched capacitor 196B.
  • Correlated pixel signals corresponding to the pixel signals on the signal lines VSL8 to VSL11 are held in four capacitors 195D in the switched capacitor D.
  • the switched capacitors 196A and 196B are connected to the first column amplifier group 147A and the second column amplifier group 147A.
  • Each of the correlated pixel signals output from the amplifier group 147B is held.
  • the switched capacitor 196C and the switched capacitor 196D alternately hold the correlated pixel signals output from the third column amplifier group 147C.
  • the four switched capacitors 196A, 196B, 196C, and 196D in the capacitor section 19 are selected unevenly, so random noise is less visible. Also, since there are only four combinations of switched capacitors 196A, 196B, 196C, and 196D, the calibration time can be shortened, and the memory capacity for storing calibration results can be reduced. Further, since the number of wirings of the column amplifier group 147 and the capacitor section 19 can be reduced, the circuit scale of the column signal processing system can be reduced.
  • the image pickup apparatus uses the switched capacitors 196 ( The number of capacitors 195) is increased.
  • the specific number of column amplifier groups 147 and the number of capacitors 195 do not matter.
  • AD conversion processing as shown in FIG. 8 becomes possible, random noise becomes less visible, calibration can be performed in a short time, and memory capacity for storing calibration results can be reduced.
  • the number of wires in the capacitive multiplexer 190 can be reduced.
  • FIG. 19 is a circuit diagram of a column signal processing system in which circuits for generating voltages VR, VCM, VH, VM, and VL are added to FIG.
  • FIG. 19 shows the column amplifier 140, the capacitance multiplexer 190, and the reference voltage generator 160 that generates the reference voltage used in the successive approximation analog-digital converter 150.
  • the reference voltage generating section 160 is composed of a first amplifier section 161 , a second amplifier section 162 and a third amplifier section 163 .
  • the first amplifier section 161 generates a local reference voltage VR that defines the zero voltage of the output of the column amplifier 140 .
  • Local reference voltage VR is supplied to column amplifier 140 through voltage line L1.
  • the second amplifier section 162 supplies the output common mode reference voltage VCM of the preamplifier 151 to the capacitance multiplexer 190 through the voltage line L2.
  • the output common mode reference voltage VCM is also supplied to successive approximation analog-to-digital converter 150 through voltage line L3.
  • a third amplifier unit 163 generates a high voltage VH, a medium voltage VM, and a low voltage VL used in the capacitor array unit (CDAC) 155 .
  • a high voltage VH, a middle voltage VM, and a low voltage VL are supplied to a capacitor array section (CDAC) 155 through voltage lines L4, L5, and L6.
  • the capacitor 145 of the column amplifier 140 is charged with the local reference voltage VR, and during the D phase, the local reference voltage VR is used as the negative side signal input of the capacitance multiplexer 190 (CMUX) 190 .
  • the capacitive multiplexer 190 is configured differentially. Switches 192_A, 192_B, and 192_C on the input side short the differentials during comparison by the comparator 152 and are not connected to the common node. By doing so, the input side of the capacitive multiplexer 190 is completely isolated when the comparator 152 compares, so that the settling of the capacitive array section (CDAC) 155 in the successive approximation analog-digital converter 150 can be accelerated.
  • CDAC capacitive array section
  • the switches 193_AP, 193_AM, switches 193_BP, 193_BM, and switches 193_CP, 193_CM on the output side of the capacitive multiplexer 190 are connected to the voltage line L2 that transmits the output common mode reference voltage VCM, and are turned on during sampling.
  • the output common mode reference voltage VCM is the same voltage as the input operating potential of preamplifier 151 .
  • the high voltage VH, medium voltage VM, and low voltage VL generated by the third amplifier section 163 are reference voltages for the capacitor array section (CDAC) 155 . Since the capacitor array unit (CDAC) 155 operates at high speed during comparison by the comparator 152, it is required that the high voltage VH and the low voltage VL can respond quickly and have low impedance.
  • the high voltage VH/low voltage VL are set to 0.8 V (VDD_L) and the same voltage as the ground, respectively, in order to apply a sufficient gate voltage to the switches forming the capacitor array section (CDAC) 155 . Since the voltage of the output of the column amplifier 140 is high, the switches constituting the capacitance multiplexer 190 are all constructed of high-voltage transistors.
  • FIG. 20 shows a level diagram.
  • the voltage range of the potential VSL of the signal line 32 varies depending on the sensor specifications, here, the voltage drops according to the lightness with 2V as the reference, and the maximum voltage drop is 450 mV.
  • the potential VSL of the signal line 32 is amplified by the column amplifier 140.
  • the higher the gain the more the noise of the subsequent successive approximation analog-digital converter 150 is suppressed, and the noise of the column amplifier 140 itself is also reduced. It is desirable to obtain as large a gain as possible.
  • the power supply voltage is 2.8 V, it is necessary to suppress the output of the column amplifier 140 within a range obtained by adding the operating range and margin of the circuit.
  • the input of the successive approximation analog-digital converter 150 is a differential voltage, and the negative side input is fixed to the reference voltage.
  • a differential 0 V is input to the successive approximation analog-to-digital converter 150, and as it gets brighter (ie, the potential VSL on the signal line 32 decreases), a negative differential voltage is applied.
  • the relationship with the output code of the successive approximation analog-digital converter 150 is such that the differential 1.8 V corresponds to 3/4 full scale, and 7/8 full scale is output when 0 V is input. ing.
  • input conversion noise can be reduced by increasing the gain. As shown in FIG. 20, if the gain is increased eight times ( ⁇ 8), the input range is halved. Furthermore, the gain can be increased, but since the contribution of the column amplifier 140 is dominant in the input-converted noise, there is little merit in increasing the gain to 8 times or more.
  • FIG. 21 shows a circuit diagram of an example of the configuration of a current reuse column amplifier.
  • the current reuse column amplifier 1400 has a current amplifying transistor 1401, current source transistors 1402 and 1403, cascode transistors 1404 and 1405, switches 1406, 1407 and 1408, a reference side capacitive element 1409, and a feedback capacitive element 1410. there is
  • the current amplification transistor 1401 the current source transistor 1403, and the cascode transistor 1404, for example, P-channel MOS field effect transistors are used.
  • the current amplifying transistor 1401 and the current source transistor 1402 are connected in series between the signal line 32 and a reference potential (for example, ground) node in that order. That is, the current amplification transistor 1401 has the source electrode connected to the signal line 32 .
  • a predetermined bias voltage nbias is applied to the gate electrode of the current source transistor 1402 .
  • the current source transistor 1402 causes a constant bias current corresponding to the predetermined bias voltage nbias to flow through the signal line 32 .
  • the current source transistor 1403, the cascode transistor 1404, and the cascode transistor 1405 are connected in series between the node of the power supply voltage VDD and the drain electrode of the current source transistor 1402 in that order.
  • a predetermined bias voltage pbias is applied to the gate electrode of the current source transistor 1403, a predetermined bias voltage pcas is applied to the gate electrode of the cascode transistor 1404, and a predetermined bias voltage is applied to the gate electrode of the cascode transistor 1405. ncas is applied.
  • the switch 1406 is connected between the gate electrode of the current amplification transistor 1401 and the drain electrode of the cascode transistor 1404 (drain electrode of the cascode transistor 1405), and is turned on (closed) according to the polarity of the switch control signal S P . )/off (open) operation.
  • the reference-side capacitive element 1409 is connected between the gate electrode of the current amplification transistor 1401 and a reference potential (for example, ground) node.
  • One end of the feedback capacitive element 1410 is connected to the gate electrode of the current amplification transistor 1401 .
  • the switch 1047 is connected between the other end of the feedback capacitance element 1410 and the drain electrode of the cascode transistor 1404 (the drain electrode of the cascode transistor 1405), and turns on/off depending on the polarity of the switch control signal SD . take action.
  • switch 1408 One end of the switch 1408 is connected to a common connection node N11 between the feedback capacitive element 1410 and the switch 1047, and performs ON/OFF operation according to the polarity of the switch control signal SVR .
  • the other end of switch 1408 is applied to local reference voltage VR. This causes switch 1408 to selectively provide local reference voltage VR to common connection node N11 under the control of switch control signal SVR.
  • the source electrode of the current amplification transistor 1401 becomes the (+) input terminal
  • the gate electrode becomes the (-) input terminal
  • the common connection node N12 of the cascode transistors 1404 and 1405 becomes the output terminal.
  • a column amplifier 1400 is configured. Since the current amplification transistor 1401 uses the bias current of the signal line 32, it can efficiently amplify the voltage.
  • the switch 1406 corresponds to the switch 142 in FIG. corresponds to switch 144 in FIG.
  • the reference-side capacitive element 1409 corresponds to the capacitive element 146 having the capacitance value CS
  • the feedback capacitive element 1410 corresponds to the capacitive element 145 having the capacitance value CF.
  • Successive approximation analog-to-digital converter 150 is highly power efficient. A detailed circuit diagram of the successive approximation analog-digital converter 150 is shown in FIG.
  • the circuit of the successive approximation type analog-digital converter 150 is configured completely differentially.
  • a typical successive approximation analog-digital converter often integrates an input capacitor that samples the input voltage and a DAC capacitor (CDAC), but here they are separated for multiplexing. .
  • CDAC DAC capacitor
  • FIG. 22 also illustrates the input capacitance unit 19 (hereinafter referred to as "capacity multiplexer 190" for convenience) that also serves as the capacitance multiplexer 190.
  • Capacity multiplexer 190 for convenience
  • FIG. Here, for the sake of simplicity, only one of the plurality of input capacitors 19 (190) is shown.
  • the switches 191_P and 191_M and the switches 193_P and 193_M are turned on (closed) to charge the capacitive elements 195_P and 195_M.
  • the switch 192 and the switches 194_P and 194_M are turned on (closed) to connect the capacitance multiplexer 190 to the successive approximation analog-to-digital converter 150 .
  • the switch 192 only shorts between the differentials without being connected to a specific reference potential. This is to prevent the common-mode potential of the preamplifier 151 from fluctuating due to the input common-mode potential. If the output common mode potential of the preamplifier 151 and the output common mode reference voltage VCM are matched, the input common mode potential of the preamplifier 151 will always be the same as the output common mode reference voltage VCM.
  • the output of the column amplifier 140 is single-ended, the input common-mode potential fluctuates depending on the signal, but the input common-mode potential of the preamplifier 151 does not change, so linearity is improved.
  • the input side is the output of the column amplifier 140 (2.4V to 0.6V) and the local reference voltage VR (2.4V), but the output common mode reference voltage VCM is fixed at about 0.5V, so it is low.
  • a voltage (VDD_L) preamplifier 151 can be used.
  • the input differential voltage is as high as 1.8V
  • the input voltage of the preamplifier 151 is sufficiently attenuated because it is connected in series with the DAC capacitor (CDAC) during charge transfer.
  • CDAC DAC capacitor
  • the preamplifier 151, comparator 152, SAR logic unit 153, and DAC capacitor (CDAC) switch in the comparison loop of the successive approximation analog-digital converter 150 all use transistors with the same power supply voltage and the same film thickness. This enables high-speed operation.
  • the SAR logic unit 153 is completely isolated from the column amplifier 140 and reference nodes other than the high voltage VH/low voltage VL during operation. Since these nodes are not very fast and low impedance, it is necessary not to affect the settling of the DAC capacitance (CDAC).
  • CDAC DAC capacitance
  • the capacitor array of DAC capacitors consists of 14 capacitors grouped in 6-4-4.
  • the first 6-bit group is MSB
  • the middle 4-bit group is LSB1
  • the last 4-bit group is LSB0.
  • Each group is separated by a bridge capacitive element and the weight per capacitive element is changed. If the weight of MSB is 1, LSB1 is 1/8 and LSB0 is 1/32.
  • the weights of the most significant bit in LSB1 and the least significant bit of MSB are the same value, providing redundancy.
  • LSB0 similarly duplicates the most significant bit. Since the redundancy is 2 bits in total, the bit precision of the successive approximation analog-digital converter 150 is finally 12 BIT. Redundancy is for compensating for insufficient settling of upper bits and for correcting nonlinearity due to variations in bridge capacitive elements.
  • redundant bits In order to expand the range of redundancy, redundant bits should be inserted as high as possible, but there is a trade-off in that the number of capacitive elements increases, and noise also increases. Also, redundant bits need to be inserted in each group to compensate for variations in the bridge capacitive elements.
  • the capacitance value CB of the bridge capacitance element can be expressed by the following equation, where ⁇ ( ⁇ 1) is the weight ratio to the lower group, and CTL is the total capacitance value of the lower group (including the actual capacitance value of the lower group). can.
  • CB CTL/ ⁇ (1/ ⁇ ) ⁇ 1 ⁇
  • the bridge capacitive element determines the weight of the entire low-order bit, nonlinearity occurs when the ratio with the unit capacitive element deviates. Therefore, it is necessary to mount them so as not to shift as much as possible. However, it is difficult to match the ratio of the bridge capacitive element and the unit capacitive element because it is not an integer multiple and there is no continuity in the layout. Therefore, it seems necessary to perform digital correction by multiplying each group by a non-integer correction factor.
  • the second embodiment of the present disclosure is an example in which the technology according to the present disclosure is applied to an indirect TOF (Indirect-Time of Flight) range image sensor.
  • Indirect TOF range image sensors reflect light emitted from a light source on an object to be measured (subject), and measure the light flight time based on the detection of the arrival phase difference of the reflected light. It is a sensor that measures the distance between
  • FIG. 23 is a block diagram showing an example of a system configuration of an indirect TOF range image sensor according to the second embodiment of the present disclosure
  • the indirect TOF range image sensor 50 has a laminated structure including a sensor chip 51 and a circuit chip 52 laminated on the sensor chip 51 .
  • the sensor chip 51 and the circuit chip 52 are electrically connected through connecting portions (not shown) such as vias (VIAs) and Cu--Cu connections.
  • FIG. 23 illustrates a state in which the wiring of the sensor chip 51 and the wiring of the circuit chip 52 are electrically connected via the connection portion described above.
  • a pixel array section 53 is formed on the sensor chip 51 .
  • the pixel array section 53 includes a plurality of pixels 54 arranged in a matrix (array) in a two-dimensional grid pattern on the sensor chip 51 .
  • each of the plurality of pixels 54 receives incident light (for example, near-infrared light), performs photoelectric conversion, and outputs an analog pixel signal.
  • Two signal lines VSL1 and VSL2 are wired in the pixel array section 53 for each pixel column. Assuming that the number of pixel columns in the pixel array section 53 is M (M is an integer), a total of (2 ⁇ M) signal lines VSL are wired in the pixel array section 53 .
  • Each of the plurality of pixels 54 has first and second taps A and B (details of which will be described later).
  • the signal line VSL1 outputs an analog pixel signal AINP1 based on the charges of the first taps A of the pixels 54 in the corresponding pixel column.
  • an analog pixel signal AINP2 based on the charges of the second taps B of the pixels 54 in the corresponding pixel column is output to the signal line VSL2.
  • the analog pixel signals AINP1 and AINP2 will be described later.
  • a row selection unit 55 , a column signal processing unit 56 , an output circuit unit 57 , and a timing control unit 58 are arranged on the circuit chip 52 .
  • the row selection unit 55 drives the pixels 54 of the pixel array unit 53 in units of pixel rows to output pixel signals AINP1 and AINP2.
  • the analog pixel signals AINP1 and AINP2 output from the pixels 54 in the selected row are supplied to the column signal processor 56 through the two signal lines VSL1 and VSL2 under the driving of the row selector 55 .
  • the column signal processing section 56 has a plurality of analog-digital converters (ADC) 59 provided corresponding to the pixel columns of the pixel array section 53 (for example, for each pixel column).
  • the analog-digital converter 59 performs analog-digital conversion processing on the analog pixel signals AINP1 and AINP2 supplied through the signal lines VSL1 and VSL2, and outputs them to the output circuit section 57.
  • FIG. The output circuit section 57 performs predetermined signal processing on the digitized pixel signals AINP1 and AINP2 output from the column signal processing section 56, and outputs them to the outside of the circuit chip 52.
  • the timing control unit 58 generates various timing signals, clock signals, control signals, etc., and drives the row selection unit 55, the column signal processing unit 56, the output circuit unit 57, etc. based on these signals. control.
  • FIG. 24 is a circuit diagram showing an example of the circuit configuration of the pixels 54 in the indirect TOF range image sensor 50 according to the second embodiment.
  • the pixel 54 has, for example, a photodiode 541 as a photoelectric conversion element.
  • the pixel 54 includes an overflow transistor 542, two transfer transistors 543 and 544, two reset transistors 545 and 546, two floating diffusion layers 547 and 548, two amplification transistors 549, 550 and 2 It is configured to have two selection transistors 551 and 552 .
  • the two floating diffusion layers 547 and 548 correspond to the first and second taps A and B (hereinafter sometimes simply referred to as "taps A and B") shown in FIG.
  • the photodiode 541 photoelectrically converts the received light to generate electric charge.
  • the photodiode 541 can have, for example, a back-illuminated pixel structure.
  • the structure is not limited to the backside irradiation type structure, and a front side irradiation type structure that takes in the light irradiated from the substrate surface side can also be used.
  • the overflow transistor 542 is connected between the cathode electrode of the photodiode 541 and the power supply line of the power supply voltage VDD, and has the function of resetting the photodiode 541 . Specifically, the overflow transistor 542 becomes conductive in response to the overflow gate signal TRG supplied from the row selection unit 55, thereby transferring the charge generated by the photodiode 541 to the floating diffusion layers 547 and 548. Each is transferred sequentially.
  • the floating diffusion layers 547 and 548 corresponding to the first and second taps A and B accumulate the charge transferred from the photodiode 541, convert it into a voltage signal having a voltage value corresponding to the charge amount, and convert it into a pixel signal. Generate AINP1 and AINP2.
  • the two reset transistors 545 and 546 are connected between the two floating diffusion layers 547 and 548 respectively and the power supply line of the power supply voltage VDD.
  • the reset transistors 545 and 546 become conductive in response to the reset signal RST supplied from the row selection unit 55, thereby extracting charges from the floating diffusion layers 347 and 348, respectively, and initializing the charge amounts. do.
  • the two amplification transistors 549 and 550 are connected between the power supply line of the power supply voltage VDD and the two selection transistors 551 and 552, respectively, and charge is converted into voltage in the floating diffusion layers 547 and 548, respectively. Each voltage signal is amplified.
  • the two selection transistors 551, 552 are connected between the two amplification transistors 549, 550, respectively, and the signal lines VSL1, VSL2, respectively.
  • the selection transistors 551 and 552 become conductive in response to the selection signal SEL supplied from the row selection section 55, thereby converting the voltage signals amplified by the amplification transistors 549 and 550 into analog pixel signals. They are output to two signal lines VSL1 and VSL2 as AINP1 and AINP2.
  • the two signal lines VSL1 and VSL2 are connected to the input terminal of one analog-digital converter 59 in the column signal processing section 56 for each pixel column, and the analog signals output from the pixels 54 for each pixel column are connected. of pixel signals AINP1 and AINP2 are transmitted to the analog-digital converter 59.
  • circuit configuration of the pixel 54 is not limited to the circuit configuration illustrated in FIG. 24 as long as it is a circuit configuration that can generate analog pixel signals AINP1 and AINP2 by photoelectric conversion.
  • the technology according to the present disclosure can be applied to the column signal processing unit 56 including the analog-digital converter 59 in the indirect TOF range image sensor 50 configured as described above. More specifically, as the column signal processing unit 56 including the analog-digital converter 59, as in the first embodiment, the column amplifier unit 14, the capacitor unit 19, and the successive approximation analog-digital conversion unit A column signal processing system according to Example 1, Example 2, Example 3, or Example 4, including 15A, can be used.
  • CMOS image sensor and the indirect TOF range image sensor described in the above embodiments are examples, and can be changed as appropriate.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be applied to any type of movement such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, robots, construction machinery, agricultural machinery (tractors), etc. It may also be implemented as a body-mounted device.
  • FIG. 25 is a block diagram showing a schematic configuration example of a vehicle control system 7000, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 7000 comprises a plurality of electronic control units connected via communication network 7010 .
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, an outside information detection unit 7400, an inside information detection unit 7500, and an integrated control unit 7600.
  • the communication network 7010 that connects these multiple control units conforms to any standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), or FlexRay (registered trademark). It may be an in-vehicle communication network.
  • Each control unit includes a microcomputer that performs arithmetic processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used in various calculations, and a drive circuit that drives various devices to be controlled. Prepare.
  • Each control unit has a network I/F for communicating with other control units via a communication network 7010, and communicates with devices or sensors inside and outside the vehicle by wired communication or wireless communication. A communication I/F for communication is provided. In FIG.
  • the functional configuration of the integrated control unit 7600 includes a microcomputer 7610, a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle equipment I/F 7660, an audio image output unit 7670, An in-vehicle network I/F 7680 and a storage unit 7690 are shown.
  • Other control units are similarly provided with microcomputers, communication I/Fs, storage units, and the like.
  • the drive system control unit 7100 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 7100 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection section 7110 is connected to the drive system control unit 7100 .
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the axial rotational motion of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, an accelerator pedal operation amount, a brake pedal operation amount, and a steering wheel steering. At least one of sensors for detecting angle, engine speed or wheel rotation speed is included.
  • Drive system control unit 7100 performs arithmetic processing using signals input from vehicle state detection unit 7110, and controls the internal combustion engine, drive motor, electric power steering device, brake device, and the like.
  • the body system control unit 7200 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 7200 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • Body system control unit 7200 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310, which is the power supply source for the driving motor, according to various programs. For example, the battery control unit 7300 receives information such as battery temperature, battery output voltage, or remaining battery capacity from a battery device including a secondary battery 7310 . The battery control unit 7300 performs arithmetic processing using these signals, and performs temperature adjustment control of the secondary battery 7310 or control of a cooling device provided in the battery device.
  • the vehicle exterior information detection unit 7400 detects information outside the vehicle in which the vehicle control system 7000 is installed.
  • the imaging section 7410 and the vehicle exterior information detection section 7420 is connected to the vehicle exterior information detection unit 7400 .
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the vehicle exterior information detection unit 7420 includes, for example, an environment sensor for detecting the current weather or weather, or a sensor for detecting other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. ambient information detection sensor.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunshine sensor that detects the degree of sunshine, and a snow sensor that detects snowfall.
  • the ambient information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) device.
  • LIDAR Light Detection and Ranging, Laser Imaging Detection and Ranging
  • These imaging unit 7410 and vehicle exterior information detection unit 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 26 shows an example of the installation positions of the imaging unit 7410 and the vehicle exterior information detection unit 7420.
  • the imaging units 7910 , 7912 , 7914 , 7916 , and 7918 are provided, for example, at least one of the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 7900 .
  • An image pickup unit 7910 provided in the front nose and an image pickup unit 7918 provided above the windshield in the vehicle interior mainly acquire an image in front of the vehicle 7900 .
  • Imaging units 7912 and 7914 provided in the side mirrors mainly acquire side images of the vehicle 7900 .
  • An imaging unit 7916 provided in the rear bumper or back door mainly acquires an image behind the vehicle 7900 .
  • An imaging unit 7918 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 26 shows an example of the imaging range of each of the imaging units 7910, 7912, 7914, and 7916.
  • the imaging range a indicates the imaging range of the imaging unit 7910 provided in the front nose
  • the imaging ranges b and c indicate the imaging ranges of the imaging units 7912 and 7914 provided in the side mirrors, respectively
  • the imaging range d is The imaging range of an imaging unit 7916 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 7910, 7912, 7914, and 7916, a bird's-eye view image of the vehicle 7900 viewed from above can be obtained.
  • the vehicle exterior information detectors 7920, 7922, 7924, 7926, 7928, and 7930 provided on the front, rear, sides, corners, and above the windshield of the vehicle interior of the vehicle 7900 may be, for example, ultrasonic sensors or radar devices.
  • the exterior information detectors 7920, 7926, and 7930 provided above the front nose, rear bumper, back door, and windshield of the vehicle 7900 may be LIDAR devices, for example.
  • These vehicle exterior information detection units 7920 to 7930 are mainly used to detect preceding vehicles, pedestrians, obstacles, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging section 7410 to capture an image of the exterior of the vehicle, and receives the captured image data.
  • the vehicle exterior information detection unit 7400 also receives detection information from the vehicle exterior information detection unit 7420 connected thereto.
  • the vehicle exterior information detection unit 7420 is an ultrasonic sensor, radar device, or LIDAR device
  • the vehicle exterior information detection unit 7400 emits ultrasonic waves, electromagnetic waves, or the like, and receives reflected wave information.
  • the vehicle exterior information detection unit 7400 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received information.
  • the vehicle exterior information detection unit 7400 may perform environment recognition processing for recognizing rainfall, fog, road surface conditions, etc., based on the received information.
  • the vehicle exterior information detection unit 7400 may calculate the distance to the vehicle exterior object based on the received information.
  • the vehicle exterior information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing people, vehicles, obstacles, signs, characters on the road surface, etc., based on the received image data.
  • the vehicle exterior information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and synthesizes image data captured by different imaging units 7410 to generate a bird's-eye view image or a panoramic image. good too.
  • the vehicle exterior information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410 .
  • the in-vehicle information detection unit 7500 detects in-vehicle information.
  • the in-vehicle information detection unit 7500 is connected to, for example, a driver state detection section 7510 that detects the state of the driver.
  • the driver state detection unit 7510 may include a camera that captures an image of the driver, a biosensor that detects the biometric information of the driver, a microphone that collects sounds in the vehicle interior, or the like.
  • a biosensor is provided, for example, on a seat surface, a steering wheel, or the like, and detects biometric information of a passenger sitting on a seat or a driver holding a steering wheel.
  • the in-vehicle information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, and determine whether the driver is dozing off. You may The in-vehicle information detection unit 7500 may perform processing such as noise canceling processing on the collected sound signal.
  • the integrated control unit 7600 controls overall operations within the vehicle control system 7000 according to various programs.
  • An input section 7800 is connected to the integrated control unit 7600 .
  • the input unit 7800 is realized by a device that can be input-operated by the passenger, such as a touch panel, button, microphone, switch or lever.
  • the integrated control unit 7600 may be input with data obtained by recognizing voice input by a microphone.
  • the input unit 7800 may be, for example, a remote control device using infrared rays or other radio waves, or may be an externally connected device such as a mobile phone or PDA (Personal Digital Assistant) corresponding to the operation of the vehicle control system 7000.
  • PDA Personal Digital Assistant
  • the input unit 7800 may be, for example, a camera, in which case the passenger can input information through gestures.
  • the input section 7800 may include an input control circuit that generates an input signal based on information input by the passenger or the like using the input section 7800 and outputs the signal to the integrated control unit 7600, for example.
  • a passenger or the like operates the input unit 7800 to input various data to the vehicle control system 7000 and instruct processing operations.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, and the like. Also, the storage unit 7690 may be realized by a magnetic storage device such as a HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • ROM Read Only Memory
  • RAM Random Access Memory
  • the storage unit 7690 may be realized by a magnetic storage device such as a HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • the general-purpose communication I/F 7620 is a general-purpose communication I/F that mediates communication between various devices existing in the external environment 7750.
  • General-purpose communication I/F 7620 is a cellular communication protocol such as GSM (registered trademark) (Global System of Mobile communications), WiMAX (registered trademark), LTE (registered trademark) (Long Term Evolution) or LTE-A (LTE-Advanced) , or other wireless communication protocols such as wireless LAN (also referred to as Wi-Fi®), Bluetooth®, and the like.
  • General-purpose communication I / F 7620 for example, via a base station or access point, external network (e.g., Internet, cloud network or operator-specific network) equipment (e.g., application server or control server) connected to You may
  • external network e.g., Internet, cloud network or operator-specific network
  • equipment e.g., application server or control server
  • the general-purpose communication I/F 7620 uses, for example, P2P (Peer To Peer) technology to connect terminals (for example, terminals of drivers, pedestrians, stores, or MTC (Machine Type Communication) terminals) near the vehicle. may be connected with P2P (Peer To Peer) technology to connect terminals (for example, terminals of drivers, pedestrians, stores, or MTC (Machine Type Communication) terminals) near the vehicle.
  • P2P Peer To Peer
  • MTC Machine Type Communication
  • the dedicated communication I/F 7630 is a communication I/F that supports a communication protocol designed for use in vehicles.
  • the dedicated communication I/F 7630 uses standard protocols such as WAVE (Wireless Access in Vehicle Environment), DSRC (Dedicated Short Range Communications), which is a combination of lower layer IEEE 802.11p and higher layer IEEE 1609, or cellular communication protocol. May be implemented.
  • the dedicated communication I/F 7630 is typically used for vehicle-to-vehicle communication, vehicle-to-infrastructure communication, vehicle-to-home communication, and vehicle-to-pedestrian communication. ) perform V2X communication, which is a concept involving one or more of the communications.
  • the positioning unit 7640 receives GNSS signals from GNSS (Global Navigation Satellite System) satellites (for example, GPS signals from GPS (Global Positioning System) satellites), performs positioning, and obtains the latitude, longitude, and altitude of the vehicle. Generate location information containing Note that the positioning unit 7640 may specify the current position by exchanging signals with a wireless access point, or may acquire position information from a terminal such as a mobile phone, PHS, or smart phone having a positioning function.
  • GNSS Global Navigation Satellite System
  • GPS Global Positioning System
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from wireless stations installed on the road, and acquires information such as the current position, traffic jams, road closures, or required time. Note that the function of the beacon reception unit 7650 may be included in the dedicated communication I/F 7630 described above.
  • the in-vehicle device I/F 7660 is a communication interface that mediates connections between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I/F 7660 may establish a wireless connection using a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I/F 7660 is connected via a connection terminal (and cable if necessary) not shown, USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface, or MHL (Mobile High -definition Link), etc.
  • In-vehicle equipment 7760 includes, for example, at least one of mobile equipment or wearable equipment possessed by passengers, or information equipment carried in or attached to the vehicle. In-vehicle equipment 7760 may also include a navigation device that searches for a route to an arbitrary destination. or exchange data signals.
  • the in-vehicle network I/F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010. In-vehicle network I/F 7680 transmits and receives signals and the like according to a predetermined protocol supported by communication network 7010 .
  • the microcomputer 7610 of the integrated control unit 7600 uses at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680.
  • the vehicle control system 7000 is controlled according to various programs on the basis of the information acquired by. For example, the microcomputer 7610 calculates control target values for the driving force generator, steering mechanism, or braking device based on acquired information on the inside and outside of the vehicle, and outputs a control command to the drive system control unit 7100. good too.
  • the microcomputer 7610 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control may be performed for the purpose of In addition, the microcomputer 7610 controls the driving force generator, the steering mechanism, the braking device, etc. based on the acquired information about the surroundings of the vehicle, thereby autonomously traveling without depending on the operation of the driver. Cooperative control may be performed for the purpose of driving or the like.
  • ADAS Advanced Driver Assistance System
  • Microcomputer 7610 receives information obtained through at least one of general-purpose communication I/F 7620, dedicated communication I/F 7630, positioning unit 7640, beacon receiving unit 7650, in-vehicle device I/F 7660, and in-vehicle network I/F 7680. Based on this, three-dimensional distance information between the vehicle and surrounding objects such as structures and people may be generated, and local map information including the surrounding information of the current position of the vehicle may be created. Further, based on the acquired information, the microcomputer 7610 may predict dangers such as vehicle collisions, pedestrians approaching or entering closed roads, and generate warning signals.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio/image output unit 7670 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 7710, a display section 7720 and an instrument panel 7730 are illustrated as output devices.
  • Display 7720 may include, for example, at least one of an on-board display and a head-up display.
  • the display unit 7720 may have an AR (Augmented Reality) display function.
  • the output device may be headphones, a wearable device such as an eyeglass-type display worn by a passenger, or other devices such as a projector or a lamp.
  • the display device displays the results obtained by various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, and graphs. Display visually.
  • the voice output device converts an audio signal including reproduced voice data or acoustic data into an analog signal and outputs the analog signal audibly.
  • At least two control units connected via the communication network 7010 may be integrated as one control unit.
  • an individual control unit may be composed of multiple control units.
  • vehicle control system 7000 may comprise other control units not shown.
  • some or all of the functions that any control unit has may be provided to another control unit. In other words, as long as information is transmitted and received via the communication network 7010, the predetermined arithmetic processing may be performed by any one of the control units.
  • sensors or devices connected to any control unit may be connected to other control units, and multiple control units may send and receive detection information to and from each other via communication network 7010. .
  • this technique can take the following structures.
  • a pixel array unit that outputs a plurality of photoelectrically converted pixel signals to a plurality of signal lines; two or more column amplifier groups that output a plurality of correlated pixel signals, which are differences between reset levels and signal levels of the two or more corresponding pixel signals, for each signal line group including two or more signal lines; a plurality of capacitive multiplexers each having a plurality of capacities for holding the plurality of correlated pixel signals; an analog-to-digital converter that sequentially converts the plurality of correlated pixel signals held in the plurality of capacitors into digital signals;
  • the imaging device wherein the number of the plurality of capacitors is larger than the number of the column amplifier groups.
  • each of the two or more column amplifier groups has a plurality of column amplifiers that output a plurality of correlated pixel signals that are differences between reset levels and signal levels of the corresponding two or more pixel signals;
  • each of the plurality of capacitor multiplexers includes the plurality of capacitors that hold the correlated pixel signals output from the corresponding column amplifier among the plurality of column amplifiers.
  • each of the plurality of column amplifiers a differential amplifier in which the potential of the signal line is input to the non-inverting input node; a first switch having one end connected to the output node of the differential amplifier and the other end connected to the inverting input node of the differential amplifier; a second switch one end of which is connected to the output node of the differential amplifier; a first capacitive element having one end connected to the other end of the second switch and having the other end connected to the other end of the first switch and the inverting input node of the differential amplifier; a second capacitive element connected between the other end of the first capacitive element and a reference potential node; and a third switch having one end connected to the other end of the second switch and one end of the first capacitive element, and having the other end to which a reference voltage is applied.
  • each of the plurality of capacitance multiplexers has a plurality of switched capacitors including the plurality of capacitances;
  • some of the plurality of capacitors hold correlated pixel signals output from a predetermined column amplifier group among the two or more column amplifier groups; Two or more capacitors other than the one portion of the plurality of capacitors are sequentially selected and output from a column amplifier group other than the predetermined column amplifier group out of the two or more column amplifier groups.
  • the imaging device according to any one of (1) to (4), which holds the correlated pixel signals.
  • the plurality of capacitors are the plurality of capacitors output from the two or more column amplifier groups within a period in which the signal levels of the plurality of pixel signals are output from the pixel array section to the two or more signal lines.
  • the imaging device according to any one of (1) to (5), which holds the correlated pixel signals of .
  • the plurality of capacitors are arranged within a period in which the reset levels of the plurality of pixel signals are output from the pixel array section to the two or more signal lines, and during a period in which the reset levels of the plurality of pixel signals are output to the two or more signal lines.
  • the imaging apparatus according to any one of (1) to (6), wherein the held plurality of correlated pixel signals are sequentially transferred to the analog-digital converter within a period in which the signal level is output. .
  • Some of the plurality of capacitors hold the correlated pixel signals during a period in which the signal levels of the plurality of pixel signals are output from the pixel array section to the two or more signal lines. , during a period in which the signal levels of the plurality of pixel signals are output from the pixel array section to the two or more signal lines in turn, the two or more capacitors other than the one portion of the plurality of capacitors,
  • the imaging device according to (6) or (7), wherein the holding operation of the correlated pixel signal is suspended.
  • the two or more column amplifier groups include a first column amplifier group and a second column amplifier group; each of the plurality of capacitance multiplexers has a first capacitance, a second capacitance, and a third capacitance;
  • the plurality of first capacitors in the plurality of capacitor multiplexers are configured to operate within a first period in which the signal levels of the plurality of pixel signals are output from the pixel array section to the two or more signal lines. holding the plurality of correlated pixel signals output from the column amplifier group of The plurality of second capacitors and the plurality of third capacitors in the plurality of capacitor multiplexers are alternately selected every first period and output from the second column amplifier group.
  • the imaging device according to any one of (1) to (8), which holds a plurality of correlated pixel signals or the plurality of correlated pixel signals output from the third column amplifier group. (10) The plurality of correlated pixel signals held in the plurality of first capacitors and the plurality of second capacitors or the plurality of third capacitors are stored in the pixel array during the first period.
  • the imaging apparatus according to (9), wherein the signal levels of the plurality of pixel signals are sequentially transferred to the analog-digital converter during a second period in which the signal levels of the plurality of pixel signals are output from the unit to the two or more signal lines.
  • the plurality of second capacitors and the plurality of third capacitors in the plurality of capacitor multiplexers hold the plurality of correlated pixel signals or the plurality of correlated pixel signals for each of the first period.
  • the two or more column amplifier groups include a first column amplifier group, a second column amplifier group, and a third column amplifier group; each of the plurality of capacitance multiplexers has a first capacitance, a second capacitance, a third capacitance, and a fourth capacitance;
  • the plurality of first capacitors in the plurality of capacitor multiplexers are configured to output the signal levels of the plurality of pixel signals to the two or more signal lines during a first period in which the pixel array section outputs the signal levels of the plurality of pixel signals.
  • the plurality of second capacitors in the plurality of capacitor multiplexers hold the plurality of correlated pixel signals output from the second column amplifier group within the first period;
  • the plurality of third capacitors and the plurality of fourth capacitors in the plurality of capacitor multiplexers are alternately selected for each of the first periods, and the plurality of capacitors output from the third column amplifier group or the plurality of correlated pixel signals output from the fourth column amplifier group.
  • the plurality of correlated pixel signals held in the first capacitor, the second capacitor, and the third capacitor or the fourth capacitor holding the plurality of correlated pixel signals; is the first period, the second period in which the signal levels of the plurality of pixel signals are output to the two or more signal lines, and the first period immediately after the second period,
  • the imaging device according to (12) which is transferred in turn to the analog-to-digital converter.
  • (14) either inputting the plurality of pixel signals to the column amplifier group or holding the plurality of correlated pixel signals in the plurality of capacitors after the consecutive first period and the second period;
  • the imaging apparatus according to any one of (1) to (14), wherein the analog-digital converter is a successive approximation analog-digital converter.
  • the capacitance multiplexer differentially outputs the correlated pixel signal held in one of the plurality of capacitances;
  • the imaging apparatus according to (15), wherein the successive approximation analog-digital converter converts the differential correlated pixel signals output from the capacitive multiplexer into the digital signals.
  • an imaging device that converts a photoelectrically converted pixel signal into a digital signal and outputs the digital signal; and a signal processing circuit that performs signal processing based on the digital signal
  • the imaging device is a pixel array unit that outputs a plurality of photoelectrically converted pixel signals to a plurality of signal lines; two or more column amplifier groups that output a plurality of correlated pixel signals, which are differences between reset levels and signal levels of the two or more corresponding pixel signals, for each signal line group including two or more signal lines; a capacitor unit having a plurality of capacitors for holding the plurality of correlated pixel signals; an analog-to-digital converter that sequentially converts the plurality of correlated pixel signals held in the plurality of capacitors into digital signals;
  • the electronic device wherein the number of the plurality of capacitors is larger than the number of the column amplifier groups.

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Abstract

［課題］回路規模を大きくすることなく、高速にアナログ－デジタル変換を行う。 ［解決手段］撮像装置は、光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、前記カラムアンプ群の数よりも、前記複数の容量の数が多い。

Description

撮像装置及び電子機器
　本開示は、撮像装置及び電子機器に関する。
　撮像装置には、画素から信号線を介して出力されるアナログ信号（画素信号）をデジタル信号に変換するアナログ－デジタル変換器が搭載されている（例えば、特許文献１参照）。
　信号線ごとにアナログ－デジタル変換器を設けると、回路規模が大きくなることから、各信号線上の画素信号をサンプリングして容量に保持し、容量に保持された画素信号を順繰りにアナログ－デジタル変換器でデジタル信号に変換する構成が考えられる。
特開２０１９－０９２１４３号公報
　しかしながら、構成によっては、多数の容量が必要になり、配線量が増えるとともに、回路規模が大きくなるおそれがある。
　そこで、本開示は、回路規模を大きくすることなく、高速にアナログ－デジタル変換を行うことが可能な撮像装置及び電子機器を提供することを目的とする。
　上記の課題を解決するために、本開示によれば、光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
　２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
　前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、
　前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
　前記カラムアンプ群の数よりも、前記複数の容量の数が多い、撮像装置が提供される。
　前記２以上のカラムアンプ群のそれぞれは、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する複数のカラムアンプを有し、
　前記複数の容量マルチプレクサのそれぞれは、前記複数のカラムアンプのうち、対応するカラムアンプから出力された前記相関画素信号を保持する前記複数の容量をそれぞれ含んでもよい。
　前記複数のカラムアンプのそれぞれは、
　非反転入力ノードに信号線の電位が入力される差動増幅器と、
　一端が前記差動増幅器の出力ノードに接続され、他端が前記差動増幅器の反転入力ノードに接続される第１スイッチと、
　一端が前記差動増幅器の出力ノードに接続される第２スイッチと、
　一端が前記第２スイッチの他端に接続され、他端が第１スイッチの他端及び前記差動増幅器の反転入力ノードに接続される第１容量素子と、
　前記第１容量素子の他端と基準電位ノードとの間に接続される第２容量素子と、
　一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチと、を有してもよい。
　前記複数の容量マルチプレクサのそれぞれは、前記複数の容量を含む複数のスイッチトキャパシタを有し、
　前記複数の容量マルチプレクサのそれぞれは、前記複数のスイッチトキャパシタによるサンプリングにより、前記相関画素信号を保持してもよい。
　前記複数の容量のうち一部の容量は、前記２以上のカラムアンプ群のうち予め定められたカラムアンプ群から出力された相関画素信号を保持し、
　前記複数の容量のうち前記一部の容量以外の２以上の容量は、順繰りに選択されて、前記２以上のカラムアンプ群のうち前記予め定められたカラムアンプ群以外のカラムアンプ群から出力された相関画素信号を保持してもよい。
　前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記２以上のカラムアンプ群から出力された前記複数の相関画素信号を保持してもよい。
　前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号のリセットレベルが出力される期間内と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内とに、保持された前記複数の相関画素信号を順繰りに前記アナログ－デジタル変換器に転送してもよい。
　前記複数の容量のうち一部の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号を保持し、
　前記複数の容量のうち前記一部の容量以外の２以上の容量は順繰りに、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号の保持動作を休止してもよい。
　前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群とを有し、
　前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量とを有し、
　前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
　前記複数の容量マルチプレクサ内の複数の前記第２の容量と複数の前記第３の容量とは、前記第１の期間ごとに交互に選択されて、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持してもよい。
　前記複数の第１の容量と、前記複数の第２の容量又は前記複数の第３の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間とに、順繰りに前記アナログ－デジタル変換器に転送されてもよい。
　前記複数の容量マルチプレクサ内の前記複数の第２の容量及び前記複数の第３の容量は、前記第１の期間ごとに、前記複数の相関画素信号を保持するか、前記複数の相関画素信号の保持を休止するかを交互に切り替えてもよい。
　前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群と、第３のカラムアンプ群とを有し、
　前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量と、第４の容量とを有し、
　前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部が前記２以上の信号線に前記複数の画素信号の信号レベルを出力する第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
　前記複数の容量マルチプレクサ内の複数の前記第２の容量は、前記第１の期間内に、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
　前記複数の容量マルチプレクサ内の複数の前記第３の容量及び複数の前記第４の容量は、前記第１の期間ごとに交互に選択されて、前記第３のカラムアンプ群から出力された前記複数の相関画素信号を保持してもよい。
　前記第１の容量と、前記第２の容量と、前記複数の相関画素信号を保持している前記第３の容量又は前記第４の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間と、前記第２の期間の直後の前記第１の期間とに、順繰りに前記アナログ－デジタル変換器に転送されてもよい。
　連続した前記第１の期間及び前記第２の期間の後に、前記カラムアンプ群への前記複数の画素信号の入力と前記複数の容量での前記複数の相関画素信号の保持とのいずれも行わない休止期間が設けられてもよい。
　前記アナログ－デジタル変換器は、逐次比較型のアナログ－デジタル変換器であってもよい。
　前記容量マルチプレクサは、前記複数の容量のいずれかに保持された前記相関画素信号を差動で出力し、
　前記逐次比較型のアナログ－デジタル変換器は、前記容量マルチプレクサから出力された差動の相関画素信号に基づいて、前記デジタル信号に変換してもよい。
　本開示によれば、光電変換された画素信号をデジタル信号に変換して出力する撮像装置と、
　前記デジタル信号に基づいて信号処理を行う信号処理回路と、を備えた電子機器であって、
　前記撮像装置は、
　光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
　２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
　前記複数の相関画素信号を保持する複数の容量をそれぞれ有する容量部と、
　前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
　前記カラムアンプ群の数よりも、前記複数の容量の数が多い、電子機器が提供される。
第１実施形態による撮像装置の概略構成を示すブロック図。 画素（画素回路）の構成の一例を示す回路図。 ＣＭＯＳイメージセンサの平置型の半導体チップ構造の概略を模式的に示す平面図。 ＣＭＯＳイメージセンサの積層型のチップ構造の概略を模式的に示す分解斜視図。 カラムアンプ部、容量部、及びＡＤ変換部を含むカラム信号処理系の基本構成を示すブロック図。 図５の基本構成例に係るカラム信号処理系のタイミング図。 第１の具体例に係るカラム信号処理系の概略構成を示す回路図。 図７に示す第１の具体例に係るカラム信号処理系の動作タイミング図。 図８の時刻ｔ２～ｔ３の画素信号の流れを示す図。 図８の時刻ｔ３～ｔ４の画素信号の流れを示す図。 図８の時刻ｔ４～ｔ５の画素信号の流れを示す図。 図８の時刻ｔ５～ｔ６の画素信号の流れを示す図。 図８の時刻ｔ６～ｔ７の画素信号の流れを示す図。 図８の時刻ｔ７～ｔ８の画素信号の流れを示す図。 一比較例によるカラム処理系のブロック図。 一比較例によるカラム信号処理系の動作タイミング図。 アシスト処理部を備えた撮像装置の概略的なブロック図。 第２の具体例に係るカラム信号処理系の概略構成を示す回路図。 図１７に示す第２の具体例に係るカラム信号処理系の動作タイミング図。 図７に各電圧の生成回路を追加したカラム信号処理系の回路図。 レベルダイヤグラムを示す図。 電流リユースカラムアンプの構成の一例の回路図。 逐次比較型アナログ－デジタル変換器の詳細回路図。 本開示の第２実施形態に係る間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図。 第２実施形態に係る間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、図面を参照して、撮像装置及び電子機器の実施形態について説明する。以下では、撮像装置及び電子機器の主要な構成部分を中心に説明するが、撮像装置及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
＜本開示の第１実施形態＞
　図１は第１実施形態による撮像装置の概略構成を示すブロック図である。図１の撮像装置１０は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサである。図１の撮像装置１０は、画素アレイ部１１と、行選択部１２と、定電流源部１３と、カラムアンプ部と、アナログ－デジタル変換部（以下、ＡＤ変換部と呼ぶ）１５と、水平転送走査部１６と、信号処理部１７と、タイミング制御部１８とを備えている。
　画素アレイ部１１には、複数の画素制御線３１（３１1～３１m）と、複数の信号線３２（３２1～３２n）が縦横に配置されており、各画素制御線３１と各信号線３２が交差する箇所付近には、複数の画素２０が配置されている。本明細書では、複数の画素制御線の延びる方向を行方向と呼び、複数の信号線の延びる方向を列（カラム）方向と呼ぶ。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　定電流源部１３は、画素列毎に信号線３２1～３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の負荷電流源Ｉ（図２参照）を備えており、行選択部１２によって選択走査された画素行の各画素２０に対し、信号線３２1～３２nの各々を通してバイアス電流を供給する。
　カラムアンプ部１４は、画素列毎に信号線３２1～３２nの各々に対応して設けられたカラムアンプの集合から成る。そして、カラムアンプ部１４の各カラムアンプは、画素アレイ部１１の各画素２０から読み出され、信号線３２1～３２nを通して供給される画素信号を増幅してＡＤ変換部１５に供給する。
　カラムアンプ部１４は、画素アレイ部１１の各画素２０から信号線３２を通して入力される信号成分（所謂、Ｄ相）とリセット成分（所謂、Ｐ相）との差分をとる処理（ＣＤＳ処理）を行い、その差分を画素信号として出力する。カラムアンプ部１４の後段には、容量部１９が設けられている。カラムアンプ部４でＣＤＳ処理を行うことで、アナログ－デジタル変換処理（以下、ＡＤ変換処理と呼ぶ）の回数を半減できる。
　容量部１９は、カラムアンプ部１４から入力される画素信号を、例えば、スイッチトキャパシタによるサンプリングによって保持する。容量部１９の後段には、ＡＤ変換部が設けられている。
　ＡＤ変換部１５は、画素アレイ部１１の画素列に対応して設けられた（例えば、画素列毎に設けられた）複数のアナログ－デジタル変換器（以下、ＡＤ変換器と呼ぶ）の集合から成る、列並列型のＡＤ変換部である。ＡＤ変換部１５は、画素列毎に信号線３２1～３２nの各々を通して出力され、カラムアンプ部１４で増幅されたアナログの画素信号をデジタルの画素信号に変換する。
　ＡＤ変換部１５が採用するＡＤ変換方式は問わない。例えば、ＡＤ変換部は、シングルスロープ型のＡＤ変換器でもよいし、逐次比較型のＡＤ変換器でもよい。
　シングルスロープ型のＡＤ変換器では、画素の固定パターンノイズを除去するためのデジタルＣＤＳ処理を行うには、Ｐ相信号とＤ相信号の２回のＡＤ変換処理とオートゼロ処理を行う追加の時間が必要になる。また、画素信号とランプ波の基準信号とがクロスするときに、貫通電流やキックバックが生じる。さらに、クロスする時間は画素信号レベルに依存し、他の画素列のＡＤ変換処理に干渉するおそれがある。また、ＡＤ変換時の電圧の保持に、画素内の増幅トランジスタを利用するため、デジタル信号への変換時間が画素信号の読出し速度を制限する。
　これに対して、逐次比較型のＡＤ変換器は、シングルスロープ型のＡＤ変換器よりも、高速かつ低消費電力でＡＤ変換処理を行うことができる。
　逐次比較型のＡＤ変換器は、二分探索を行うため、電圧レベルがスイープするランプ波との比較を行うシングルスロープ型のＡＤ変換器よりも効率よくＡＤ変換処理を行うことができる。
　水平転送走査部１６は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１６による制御の下に、ＡＤ変換部１５でデジタル信号に変換された画素信号が画素列単位で水平転送線Ｌに読み出される。
　信号処理部１７は、水平転送線Ｌを通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１７は、縦線欠陥や点欠陥の補正、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理を行う。信号処理部１７は、生成した画像データを、本ＣＭＯＳイメージセンサ１０の出力信号として後段の装置に出力する。
　タイミング制御部１８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、カラムアンプ部１４、ＡＤ変換部１５、水平転送走査部１６、及び、信号処理部１７等の駆動制御を行う。
［画素の回路構成例］
　図２は画素（画素回路）２０の構成の一例を示す回路図である。画素２０は、光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２０に対して、先述した画素制御線３１として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲートと電気的に接続されている。ここで、増幅トランジスタ２４のゲートが電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲートには、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲートには、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲートがフローティングディフュージョンＦＤに、ドレインが高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソースが選択トランジスタ２５を介して信号線３２に接続される。そして、増幅トランジスタ２４と、信号線３２の一端に接続される負荷電流源Ｉとは、フローティングディフュージョンＦＤの電圧を信号線３２の電位に変換するソースフォロワを構成している。
　選択トランジスタ２５は、ドレインが増幅トランジスタ２４のソースに接続され、ソースが信号線３２に接続されている。選択トランジスタ２５のゲートには、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。
　尚、上記の回路例では、画素２０の回路構成として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の回路構成とすることもできる。
［半導体チップ構造］
　上記の構成のＣＭＯＳイメージセンサ１０の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。平置型の半導体チップ構造及び積層型の半導体チップ構造のいずれのＣＭＯＳイメージセンサ１０においても、画素２０について、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができるし、表面側から照射される光を取り込む表面照射型の画素構造とすることができる。以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造について説明する。
（平置型の半導体チップ構造）
　図３は、ＣＭＯＳイメージセンサ１０の平置型の半導体チップ構造の概略を模式的に示す平面図である。図３に示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体チップ（半導体基板）４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体チップ４１上に、行選択部１２、定電流源部１３、カラムアンプ部１４、容量部１９、アナログ－デジタル変換部（ＡＤ変換部）１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等が形成されている。
（積層型の半導体チップ構造）
　図４は、ＣＭＯＳイメージセンサ１０の積層型のチップ構造の概略を模式的に示す分解斜視図である。図４に示すように、積層型の半導体チップ構造は、１層目の半導体チップ４２及び２層目の半導体チップ４３の少なくとも２つの半導体チップ（半導体基板）が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の半導体チップ４２に形成される。また、行選択部１２、定電流源部１３、カラムアンプ部１４、容量部１９、アナログ－デジタル変換部（ＡＤ変換部）１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等の回路部分は、２層目の半導体チップ４３に形成される。そして、１層目の半導体チップ４２と２層目の半導体チップ４３とは、Ｃｕ－Ｃｕ接続などの接続部（ＶＩＡ）４４Ａ，４４Ｂを通して電気的に接続される。
　この積層構造のＣＭＯＳイメージセンサ１０によれば、１層目の半導体チップ４２として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の半導体チップ４２のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の半導体チップ４２には画素２０の作製に適したプロセスを適用でき、２層目の半導体チップ４３には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１０の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
　尚、ここでは、１層目の半導体チップ４２及び２層目の半導体チップ４３が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、カラムアンプ部１４、ＡＤ変換部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等の回路部分については、２層目以降の半導体チップに分散して形成することができる。
　図５は、カラムアンプ部、容量部、及びＡＤ変換部を含むカラム信号処理系の基本構成を示すブロック図である。図５のカラム信号処理系は、複数の信号線のそれぞれごとに、カラムアンプ部と容量部を有する。カラム信号処理系は、複数のカラムアンプ部と、複数の容量部とを有し、複数の容量部は１つのＡＤ変換部を共有する。
　カラムアンプ部は、画素列数と同数分のカラムアンプを有する。同様に、容量部は、画素列数と同数分の容量マルチプレクサを有する。
　図５は、１つの逐次比較型ＡＤ変換器１５０につき、複数本の信号線３２、例えば８本の信号線３２の各電位ＶＳＬ0～ＶＳＬ7を、８本の信号線３２に対応した８個のカラムアンプ１４０及び容量マルチプレクサ１９０を通して多重化して処理する構成の一例を示している。
（カラムアンプの構成例）
　カラムアンプ１４０は、増幅器１４１、第１スイッチ１４２、第２スイッチ１４３、第３スイッチ１４４、第１容量素子１４５、及び、第２容量素子１４６を有する構成となっている。第１容量素子１４５（以下、単に、「容量素子１４５」と記述する）は、容量値ＣFを有しており、第２容量素子１４６（以下、単に、「容量素子１４６」と記述する）は、容量値ＣSを有している。
　増幅器１４１は、信号線３２の電位ＶＳＬ（ＶＳＬ0～ＶＳＬ7）を非反転（＋）入力端子の入力とする。第１スイッチ１４２（以下、単に、「スイッチ１４２」と記述する）は、一端が増幅器１４１の出力端子に接続され、他端が増幅器１４１の反転（－）入力端子に接続されており、スイッチ制御信号Ｓpの極性（高レベル／低レベル）に応じて、オン（閉）／オフ（開）動作を行う。
　第２スイッチ１４３（以下、単に、「スイッチ１４３」と記述する）は、一端が増幅器１４１の出力端子に接続されている。容量素子１４５は、一端がスイッチ１４３の他端に接続され、他端がスイッチ１４２の他端及び増幅器１４１の反転入力端子に接続されている。容量素子１４６は、容量素子１４５の他端及び増幅器１４１の出力端子と基準電位（例えば、グランド）のノードとの間に接続されている。スイッチ１４３は、スイッチ制御信号ＳDの極性に応じて、オン／オフ動作を行う。
　すなわち、スイッチ１４３、容量素子１４５、及び、容量素子１４６は、増幅器１４１の出力端子と基準電位（例えば、グランド）のノードとの間に、その順に直列に接続されている。また、容量素子１４５と容量素子１４６との共通接続ノードＮ1とスイッチ１４２の他端とは、電気的に接続されている。
　第３スイッチ１４４（以下、単に、「スイッチ１４４」と記述する）は、一端がスイッチ１４３と容量素子１４５との共通接続ノードＮ2に接続されており、スイッチ制御信号ＳVRの極性に応じて、オン／オフ動作を行う。スイッチ１４４の他端には、カラムアンプ１４０の出力のゼロ電圧を規定するローカル基準電圧ＶＲが印加される。すなわち、スイッチ１４４は、スイッチ１４３と容量素子１４５との共通接続ノードＮ2に、ローカル基準電圧ＶＲを選択的に与える。
（容量マルチプレクサの構成例）
　容量部１９を構成する容量マルチプレクサ１９０は、４つのスイッチ１９１～１９４及び１つの容量素子１９５を有し、スイッチトキャパシタによるサンプリングを行う構成となっている。容量素子１９５は、容量値ＣINを有している。
　スイッチ１９１は、一端がカラムアンプ１４０の出力端、即ち、増幅器１４１の出力端子に接続されており、スイッチ制御信号ＳINの極性に応じて、オン／オフ動作を行う。スイッチ１９２は、一端がスイッチ１９１の他端に接続されており、スイッチ制御信号ＳVMI0の極性に応じて、オン／オフ動作を行う。スイッチ１９２の他端には、特定の参照電圧ＶＸが印加される。特定の参照電圧ＶＸとして、ローカル基準電圧ＶＲを用いる場合もある。
　容量素子１９５は、一端がスイッチ１９１の他端に接続されている。スイッチ１９３は、一端が容量素子１９５の他端に接続されており、スイッチ制御信号ＳVMの極性に応じて、オン／オフ動作を行う。スイッチ１９３の他端には、逐次比較型ＡＤ変換器１５０の容量アレイ部（ＣDAC）１５５をリセットする際に使用する中間電圧ＶＭが印加される。
　スイッチ１９４は、一端が容量素子１９５の他端、及び、スイッチ１９３の一端に接続されており、スイッチ制御信号ＳSUM0の極性に応じて、オン／オフ動作を行う。スイッチ１９４の他端は、信号線３２の電位ＶＳＬ0～ＶＳＬ7に対応した８個の容量マルチプレクサ１９０間で共通に接続され、容量マルチプレクサ１９０の出力端となる。
（逐次比較型ＡＤ変換器の構成例）
　逐次比較型ＡＤ変換器１５０は、プリアンプ１５１、コンパレータ１５２、ＳＡＲロジック部１５３、デジタル－アナログ変換器（ＤＡＣ）１５４、及び、容量アレイ部（ＣDAC）１５５を有する構成となっている。
　プリアンプ１５１は、増幅器１５１１及びスイッチ１５１２から成る。増幅器１５１１は、容量マルチプレクサ１９０から供給されるアナログ電圧を反転（－）入力端子の入力とし、出力コモンモード参照電圧ＶCMを非反転（＋）入力端子の入力とする。スイッチ１５１２は、オートゼロ（入出力ショートによるオフセットキャンセル）のスイッチであり、プリアンプ１５１の反転（－）入力端子と出力端子との間に接続されており、スイッチ制御信号ＳAZの極性に応じて、オン／オフ動作を行う。
　コンパレータ１５２は、コンパレータクロックＣＫＩに同期して、プリアンプ１５１を通して供給されるアナログ電圧と比較基準電圧との大小を比較し、その比較結果をＳＡＲロジック部１５３に供給する。
　ＳＡＲロジック部１５３は、例えば、Ｎビットの逐次比較レジスタから成り、クロックＣＫに同期して、各ビット毎にコンパレータ１５２の比較結果を格納し、ＡＤ変換後のＮビットのデジタル値ＤOUTとして出力する。
　デジタル－アナログ変換器１５４及び容量アレイ部１５５は、Ｎビットの容量性デジタル－アナログ変換器を構成している。そして、この容量性デジタル－アナログ変換器において、ＳＡＲロジック部１５３から出力されるＮビットのデジタル値ＤOUTをアナログ電圧に変換し、増幅器１５１１の反転（－）入力端子にその入力として与える。
（カラム信号処理系の回路動作）
　続いて、上記の構成のカラムアンプ１４０、容量マルチプレクサ１９０、及び、逐次比較型ＡＤ変換器１５０から成る図５の基本構成例に係るカラム信号処理系の回路動作について、図６のタイミングチャートを用いて説明する。
　図６のタイミングチャートには、信号線３２の電位ＶＳＬ、スイッチ制御信号ＳP，ＳVR、スイッチ制御信号ＳD，ＳIN、ＳVM、スイッチ制御信号ＳVMI0，ＳSUM0～ＳVMI7，ＳSUM7、クロックＣＫ、スイッチ制御信号ＳAZ、及び、コンパレータクロックＣＫＩのタイミング関係を示している。
　まず、８本の信号線３２の各電位ＶＳＬ0～ＶＳＬ7は、それぞれ対応する専用のカラムアンプ１４０に入力される。８本の信号線３２の各電位ＶＳＬ0～ＶＳＬ7がリセット成分（Ｐ相電圧）の状態で、スイッチ制御信号ＳP及びスイッチ制御信号ＳVRが高レベルになることで、スイッチ１４２及びスイッチ１４４がオン（閉）状態となる。これにより、リセット成分（Ｐ相電圧）が容量素子１４５及び容量素子１４６にチャージされる。このとき、スイッチ１４３と容量素子１４５との共通接続ノードＮ2の電圧は、リセット成分（Ｐ相電圧）は、画素２０によって大きくばらつく（精度が低い）が、ローカル基準電圧ＶＲは、カラムアンプ１４０側で生成されるためにばらつきが小さい（精度が高い）。
　次に、スイッチ制御信号ＳP及びスイッチ制御信号ＳVRが低レベルになることで、スイッチ１４２及びスイッチ１４４がオフ（開）状態となり、同時に、スイッチ制御信号ＳDが高レベルになることで、スイッチ１４３がオン（閉）状態となる。このとき、容量素子１４５及び容量素子１４６と増幅器１４１とによって非反転増幅回路が構成され、カラムアンプ１４０の出力電圧Ｖoutは、ローカル基準電圧ＶＲとほぼ同じ電圧となる。
　その後、８本の信号線３２の各電位ＶＳＬ0～ＶＳＬ7が、輝度成分である信号成分（Ｄ相電圧）に変化する（具体的には、降下する）と、容量素子１４５と容量素子１４６との共通接続ノードＮ1の電圧が、信号成分（Ｄ相電圧）と同じ電圧になるようにフィードバックがかかる。この一連の動作により、リセット成分（Ｐ相電圧）と信号成分（Ｄ相電圧）との差分をとるＣＤＳ処理が行われ、カラムアンプ１４０の出力電圧Ｖoutは、信号線３２の電位ＶＳＬの（ＣF＋ＣS）／ＣF倍に増幅された電圧だけ降下する。このように、カラムアンプ１４０は、画素信号のリセットレベルと信号レベルとの差分である相関画素信1号を出力する。
　カラムアンプ１４０で増幅された信号成分は、カラムアンプ１４０と同数の容量素子１９５で構成された容量マルチプレクサ１９０に入力される。容量マルチプレクサ１９０において、Ｄ相時に、スイッチ制御信号ＳIN及びスイッチ制御信号ＳVMが高レベルとなり、これに応答してスイッチ１９１及びスイッチ１９３がオン状態となることで、容量素子１９５に中間電圧ＶＭが印加される。そして、スイッチ制御信号ＳIN及びスイッチ制御信号ＳVMが低レベルとなり、これに応答してスイッチ１９１及びスイッチ１９３がオフ状態となることで、容量値ＣINの容量素子１９５に電荷が保持される。
　次に、Ｐ相時は、スイッチ制御信号ＳVMIx（ｘ＝０～７）及びスイッチ制御信号ＳSUMx（ｘ＝０～７）が順次高レベルとなり、スイッチ１９２及びスイッチ１９４がオン状態になることで、容量素子１９５に保持された電荷が逐次比較型ＡＤ変換器１５０に転送される。電荷の転送は、Ｐ相の時間を８分割して行われる。Ｄ相については、サンプリングに使用されるため、電荷の転送はＰ相の間でしか行うことができない。
　逐次比較型ＡＤ変換器１５０の入力端に、スイッチ１９４を通して容量素子１９５が接続されたら、コンパレータ１５２にコンパレータクロックＣＫＩを入力して比較を開始する。コンパレータ１５２の比較結果は、ＳＡＲロジック部１５３を介してデジタル－アナログ変換器１５４にフィードバックされ、プリアンプ１５１の入力が０Ｖになるように二分探索される。最終的に、容量マルチプレクサ１９０の容量素子１９５に蓄積された電荷がほぼ全て容量アレイ部（ＣDAC）１５５へ転送され、そのときのデジタル－アナログ変換器１５４の入力が出力コードとして得られる。
　尚、次に容量素子１９５を接続する前に、スイッチ制御信号ＳAZを高レベルにすることによってプリアンプ１５１のスイッチ１５１２をオン（閉）状態とし、容量アレイ部（ＣDAC）１５５の電荷をリセットする必要がある。
　上述したように、図５の逐次比較型ＡＤ変換器１５０は、Ｐ相時にのみ動作し、Ｄ相時は何もせずに待機する間欠動作となる。待機時は電力を消費しないように回路電流を止めることになるが、高速応答できない部分は止めることができないため、無駄が生じてしまう。また、Ｐ相とＤ相で電源電流が大きく変わるため、復帰直後に電源電圧の静定に時間がかかることになる。
　（第１の具体例）
　次に、第１の具体例に係るカラム信号処理系について説明する。図７は第１の具体例に係るカラム信号処理系の概略構成を示す回路図である。図７のカラム信号処理系は、２以上のカラムアンプ群１４７と、容量部１９と、ＡＤ変換器１５０とを備えている。
　２以上のカラムアンプ群１４７は、２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する。２以上のカラムアンプ群１４７は、図１のカラムアンプ部を構成している。図７では、２つのカラムアンプ群１４７Ａ、１４７Ｂを有する例を示しているが、後述するように、カラムアンプ群１４７の数は３つ以上でもよい。図７の例では、一方のカラムアンプ群１４７Ａには４本の信号線ＶＳＬ０～ＶＳＬ３からなる信号線群が入力され、他方のカラムアンプ群１４７Ｂには４本の信号線ＶＳＬ４～ＶＳＬ７からなる信号線群が入力される。
　各カラムアンプ群１４７Ａ、１４７Ｂはそれぞれ４つのカラムアンプ１４０を有する。各カラムアンプ１４０には、４本の信号線ＶＳＬ０～ＶＳＬ３、ＶＳＬ４～ＶＳＬ７のいずれかが入力される。各カラムアンプ１４０は、図５のカラムアンプ１４０と同様の回路構成を有する。各カラムアンプ群１４７に入力される信号線の数は必ずしも４本である必要はない。各カラムアンプ群１４７には、各カラムアンプ群１４７に入力される信号線の数と同数のカラムアンプ１４０が設けられる。
　容量部１９は、複数の容量マルチプレクサ１９０を有する。各容量マルチプレクサ１９０は、複数の相関画素信号を保持する複数の容量を有する。より具体的には、各容量マルチプレクサ１９０は、複数の相関画素信号を保持する複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを有する。各容量マルチプレクサ１９０は、複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃによるサンプリングにより、相関画素信号を保持する。容量部１９は、図１の容量部１９に対応している。複数の容量マルチプレクサ１９０は、各カラムアンプ群１４７内のカラムアンプ１４０の数と同数だけ設けられている。
　複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち一部のスイッチトキャパシタ１９６Ａは、２以上のカラムアンプ群１４７Ａ、１４７Ｂのうち予め定められたカラムアンプ群１４７Ａから出力された相関画素信号を保持する。複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち一部のスイッチトキャパシタ１９６Ａ以外の２以上のスイッチトキャパシタ１９６Ｂ、１９６Ｃは、順繰りに選択されて、２以上のカラムアンプ群１４７Ａ、１４７Ｂのうち予め定められたカラムアンプ群１４７Ａ以外のカラムアンプ群１４７Ｂから出力された相関画素信号を保持する。
　複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃは、画素アレイ部１１から２以上の信号線に複数の画素信号の信号レベルが出力される期間内に、２以上のカラムアンプ群１４７から出力された複数の相関画素信号を保持する。
　複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃは、画素アレイ部１１から２以上の信号線に複数の画素信号のリセットレベルが出力される期間内と、２以上の信号線に複数の画素信号の信号レベルが出力される期間内とに、保持された複数の相関画素信号を順繰りにアナログ－デジタル変換器に転送する。
　複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち一部のスイッチトキャパシタ１９６Ａは、画素アレイ部１１から２以上の信号線に複数の画素信号の信号レベルが出力される期間ごとに、相関画素信号を保持する。複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち一部のスイッチトキャパシタ１９６Ａ以外のスイッチトキャパシタ１９６Ｂ、１９６Ｃは順繰りに、画素アレイ部１１から２以上の信号線に複数の画素信号の信号レベルが出力される期間内に、相関画素信号の保持動作を休止する。
　図７の容量マルチプレクサ１９０は、図５の容量マルチプレクサ１９０とは内部構成が異なっている。図７の容量マルチプレクサ１９０は、３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを有する。そのうちのスイッチトキャパシタ１９６Ａは、スイッチ１９１A1、１９１A3、１９２A、１９３A1、１９３A2、１９４A1、１９４A2と、キャパシタ１９５A1、１９５A2とを有する。これらスイッチはそれぞれ、スイッチ制御信号ＳIN0A、ＳIN1A、ＳINA、ＳVM1A[n]、ＳVMA、ＳVMA、ＳSUMA[n]にて切替制御される。スイッチトキャパシタ１９Ｂは、スイッチ１９１B1、１９１B3、１９２B、１９３B1、１９３B2、１９４B1、１９４B2と、キャパシタ１９５B1、１９５B2とを有する。これらスイッチはそれぞれ、スイッチ制御信号ＳIN0B、ＳIN1B、ＳINB、ＳVM1B[n]、ＳVMB、ＳVMB、ＳSUMB[n]にて切替制御される。スイッチトキャパシタ１９６Ｃは、スイッチ１９１C1、１９１C3、１９２C、１９３C1、１９３C2、１９４C1、１９４C2と、キャパシタ１９５C1、１９５C2とを有する。これらスイッチはそれぞれ、スイッチ制御信号ＳIN0C、ＳIN1C、ＳINC、ＳVM1C[n]、ＳVMC、ＳVMC、ＳSUMC[n]にて切替制御される。
　３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの内部構成は同じであるため、以下では、スイッチトキャパシタ１９６Ａの内部構成を主に説明する。一方のカラムアンプ群１４７Ａ内の各カラムアンプ１４０の出力ノードは、対応する容量マルチプレクサ１９０内のスイッチ１９１A1、スイッチ１９１B1、及びスイッチ１９１C1の各一端に接続されている。他方のカラムアンプ群１４７Ｂ内の各カラムアンプの出力ノードは、対応する容量マルチプレクサ１９０内のスイッチ１９１B1及びスイッチ１９１C1の各一端に接続されている。
　スイッチ１９１A1の他端は、キャパシタ１９５A1の一端とスイッチ１９２Aの一端とに接続されている。スイッチ１９１A3の一端には基準電圧ＶＲが印加され、スイッチ１９１A3の他端はスイッチ１９２Aの他端とキャパシタ１９５A2の一端とに接続されている。
　キャパシタ１９５A1の他端には、スイッチ１９３A1の一端とスイッチ１９４A1の一端とが接続されている。スイッチ１９３A1の他端とスイッチ１９３A2の一端には、コモンモード参照電圧ＶCMが印加されている。スイッチ１９３A2の他端は、キャパシタ１９５A2の他端とスイッチ１９４A2の一端に接続されている。
　容量マルチプレクサ１９０内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ内のスイッチ１９４A1、スイッチ１９４B1、スイッチ１９４C1の各他端は、逐次比較型ＡＤ変換器１５０の反転入力ノードに接続されている。容量マルチプレクサ１９０内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ内のスイッチ１９４A2、スイッチ１９４B2、スイッチ１９４C2の各他端は、逐次比較型ＡＤ変換器１５０の非反転入力ノードに接続されている。
　このように、容量部１９内の各容量マルチプレクサ１９０は、差動信号を出力する。図７の場合、４つの容量マルチプレクサ１９０があり、４つの容量マルチプレクサ１９０から出力された４つの差動信号は、逐次比較型ＡＤ変換器１５０の反転入力ノードと非反転入力ノードに入力される。
　図７の逐次比較型ＡＤ変換器１５０は、差動入力信号に基づいて差動でＡＤ変換処理を行う。図７の逐次比較型ＡＤ変換器１５０は、プリアンプ１５１と、コンパレータ１５２と、ＳＡＲロジック部１５３と、２つのデジタル－アナログ変換器（ＤＡＣ）１５４と、２つの容量アレイ部（ＣＤＡＣ）１５５とを有する。
　プリアンプ１５１は、差動入力及び差動出力の増幅器１５１１と、２つのスイッチ１５１２とを有する。一方のスイッチ１５１２は、増幅器１５１１の差動出力ノードの一方と非反転入力ノードとの間に接続されている。他方のスイッチ１５１２は、増幅器１５１１の差動出力ノードの他方と反転入力ノードとの間に接続されている。
　図８は図７に示す第１の具体例に係るカラム信号処理系の動作タイミング図である。図８には、図２のリセットトランジスタのゲートに入力されるリセット信号ＲＳＴと、転送トランジスタのゲートに入力されるＴＲＧ信号と、スイッチ制御信号ＳIN0A、ＳIN1A、ＳIN0B、ＳIN1B、ＳIN0C、ＳIN1C、ＳVMA、ＳVMB、ＳVMC、ＳSUMA[0]、ＳSUMA[1]、ＳSUMA[2]、ＳSUMA[3]、ＳSUMB[0]、ＳSUMB[1]、ＳSUMB[2]、ＳSUMB[3]、ＳSUMC[0]、ＳSUMC[1]、ＳSUMC[2]、ＳSUMC[3]、逐次比較型ＡＤ変換器１５０内のコンパレータ１５２のクロック信号ＣＫ１と、スイッチ制御信号ＳAZとのタイミングが示されている。
　図８に示すように、カラム信号処理系では、Ｄ相サンプリング期間と、Ｐ相サンプリング期間が交互に繰り返され、Ｐ相サンプリング期間とその直後のＤ相サンプリング期間とを合わせた期間がＡＤ変換処理の単位期間（１ＡＤ期間）である。
　図８の時刻ｔ１～ｔ２はＤ相サンプリング期間であり、この期間内には、スイッチ制御信号ＳVMAとＳVMBがハイになって、スイッチ１９３A1、スイッチ１９３A2、スイッチ１９３B1、スイッチ１９３B2がオンして、キャパシタ１９５A1、キャパシタ１９５A2、キャパシタ１９５B1、及びキャパシタ１９５B2の各他端にはコモンモード参照電圧ＶCMが印加される。これにより、スイッチトキャパシタ１９６Ａは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち一方のカラムアンプ群１４７Ａから出力された、画素信号のリセットレベルと信号レベルの差分である相関画素信号を保持する。同様に、スイッチトキャパシタ１９６Ｂは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち他方のカラムアンプ群１４７Ｂから出力された相関画素信号を保持（サンプリング）する。実際には、４つの容量マルチプレクサ１９０があり、各容量マルチプレクサ１９０にスイッチトキャパシタ１９６Ａとスイッチトキャパシタ１９６Ｂがある。よって、４つのスイッチトキャパシタ１９６Ａと、４つのスイッチトキャパシタ１９６Ｂとは、４つの信号線ＶＳＬ０～ＶＳＬ３、又は信号線ＶＳＬ４～ＶＳＬ７に対応する４つの相関画素信号をそれぞれ保持する。以下では、キャパシタ１９５Ａ１と１９５Ａ２を総称してキャパシタ１９５Ａと呼び、キャパシタ１９５Ｂ１と１９５Ｂ２を総称してキャパシタ１９５Ｂと呼び、キャパシタ１９５Ｃ１と１９５Ｃ２を総称してキャパシタ１９５Ｃと呼ぶ。
　時刻ｔ２～ｔ３はＰ相サンプリング期間であり、この期間内には、容量部１９は相関画素信号のサンプリングを行わない。その代わり、容量部１９に保持された相関画素信号を逐次比較型ＡＤ変換器１５０に順次転送する処理が行われる。
　具体的には、一方のカラムアンプ群１４７Ａからの相関画素信号を保持する４つのスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａは、保持している相関画素信号を順に逐次比較型ＡＤ変換器１５０に転送する。なお、時刻ｔ２～ｔ３の期間内には、４つのスイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂが保持している相関画素信号は、まだ逐次比較型ＡＤ変換器１５０には転送されない。
　時刻ｔ３～ｔ４はＤ相サンプリング期間であり、この期間内には、４つのスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち一方のカラムアンプ群１４７Ａから出力された相関画素信号を保持する。同様に、４つのスイッチトキャパシタ１９６Ｃは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち他方のカラムアンプ群１４７Ｂから出力された相関画素信号を保持（サンプリング）する。
　また、時刻ｔ３～ｔ４のＤ相サンプリング期間内には、時刻ｔ１～ｔ２のＤ相サンプリング期間内に保持された４つのキャパシタ１９５Ｂ内の相関画素信号が、逐次比較型ＡＤ変換器１５０に順に転送される。
　時刻ｔ４～ｔ５はＰ相サンプリング期間であり、この期間内には、一方のカラムアンプ群１４７Ａからの相関画素信号を保持する４つのスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａは、保持している相関画素信号を順に逐次比較型ＡＤ変換器１５０に転送する。
　以下、同様の処理が繰り返される。このように、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、必ずスイッチトキャパシタ１９６Ａに保持され、他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂとスイッチトキャパシタ１９６ＣCに交互に保持される。容量部１９内の２つのスイッチトキャパシタ１９６Ｂ、１９６Ｃのうち一つは交互に、Ｄ相サンプリング期間内に相関画素信号のサンプリング動作を休止する。
　また、相関画素信号の容量部１９へのサンプリングはＤ相サンプリング期間のみに行われる。容量部１９から逐次比較型ＡＤ変換器１５０への相関画素信号の転送は、Ｐ相サンプリング期間とＤ相サンプリング期間内に行われる。
　図９～図１４は図８の時刻ｔ２～ｔ８の画素信号（相関画素信号）の流れを模式的に示す図である。図９は時刻ｔ２～ｔ３、図１０は時刻ｔ３～ｔ４、図１１は時刻ｔ４～ｔ５、図１２は時刻ｔ５～ｔ６、図１３は時刻ｔ６～ｔ７、図１４は時刻ｔ７～ｔ８の画素信号（相関画素信号）の流れを矢印線で示している。
　時刻ｔ２～ｔ３のＰ相サンプリング期間内には、図９に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｐ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｐ相信号）は他方のカラムアンプ群１４７Ｂに入力される。画素信号は、リセットレベルのＰ相信号であり、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６は、Ｐ相信号に応じた電荷を保持する。
　次に、時刻ｔ３～ｔ４のＤ相サンプリング期間内には、図１０に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｄ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｄ相信号）は他方のカラムアンプ群１４７Ｂに入力される。カラムアンプ１４０内のスイッチ１４２、スイッチ１４３、及びスイッチ１４４を切り替えることで、Ｐ相信号とＤ相信号の差分である相関画素信号が生成されて、各カラムアンプ１４０から出力される。
　一方のカラムアンプ群１４７Ａから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内のキャパシタ１９５Ａに保持される。他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂ内のキャパシタ１９５Ｂに保持される。実際には、４つのキャパシタ１９５Ａと４つのキャパシタ１９５Ｂがあり、４つのキャパシタ１９５Ａは信号線ＶＳＬ０～ＶＳＬ３に対応する相関画素信号を保持し、４つのキャパシタ１９５Ｂは信号線ＶＳＬ４～ＶＳＬ７に対応する相関画素信号を保持する。
　次に、時刻ｔ４～ｔ５のＰ相サンプリング期間内には、図１１に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｐ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｐ相信号）は他方のカラムアンプ群１４７Ｂに入力される。これらのＰ相信号に応じた電荷が、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。また、この期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持されていた相関画素信号は、順に逐次比較型ＡＤ変換器１５０に転送される。
　次に、時刻ｔ５～ｔ６のＤ相サンプリング期間内には、図１２に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｄ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｄ相信号）は他方のカラムアンプ群１４７Ｂに入力される、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０は、スイッチ１４２～１４４を切り替えることで、相関画素信号を生成して出力する。
　一方のカラムアンプ群１４７Ａから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。また、他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持される。また、この期間内には、スイッチトキャパシタ１９６Ｂに保持されていた相関画素信号は、順に逐次比較型ＡＤ変換器１５０に転送される。
　次に、時刻ｔ６～ｔ７のＰ相サンプリング期間内には、図１３に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｐ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｐ相信号）は他方のカラムアンプ群１４７Ｂに入力される。これらのＰ相信号に応じた電荷が、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。また、この期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持されていた相関画素信号は、順に逐次比較型ＡＤ変換器１５０に転送される。
　次に、時刻ｔ７～ｔ８のＤ相サンプリング期間内には、図１４に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｄ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｄ相信号）は他方のカラムアンプ群１４７Ｂに入力される、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０は、スイッチ１４２～１４４を切り替えることで、相関画素信号を生成して出力する。
　一方のカラムアンプ群１４７Ａから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。また、他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。また、この期間内には、スイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持されていた相関画素信号は、順に逐次比較型ＡＤ変換器１５０に転送される。
　第１の具体例に係るカラム信号処理系では、容量部１９内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち、スイッチトキャパシタ１９６Ａは一方のカラムアンプ群１４７Ａから出力された相関画素信号のサンプリング専用に使用し、スイッチトキャパシタ１９６ＢとＣは交互に他方のカラムアンプ群１４７Ｂから出力された相関画像信号をサンプリングするために使用される。このように、３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを均等に使用するのではなく、意図的に不均一に使用して相関画像信号のサンプリングを行うことで、ランダムノイズを削減できる。
　また、第１の具体例に係るカラム信号処理系では、容量部１９で相関画素信号をサンプリングする際のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せが３種類しかないため、スイッチトキャパシタの組合せごとに行う必要があるキャリブレーションの手間を削減でき、キャリブレーション結果のデータを保存するメモリ容量も削減できる。また、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せ数を減らすことで、複数のカラムアンプ群１４７Ａ、１４７Ｂと容量部１９との配線数を削減でき、カラム信号処理系の回路規模を縮小できる。
　次に、一比較例によるカラム処理系について説明する。図１５Ａは一比較例によるカラム処理系のブロック図である。図１５Ａのカラム信号処理系は、容量部１９内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを均等に利用するものである。図１５Ａのカラム信号処理系は、図７の各容量マルチプレクサ１９０の内部構成に加えて、スイッチ１９１A2、１９１B2、１９１C2を追加した構成になっている。スイッチ１９１A2、１９１B2、１９１C2の各一端は、他方のカラムアンプ群１４７Ｂの出力ノードに接続されている。スイッチ１９１A2の他端はキャパシタ１９５A1の一端に接続され、スイッチ１９１B2の他端はキャパシタ１９５B1の一端に接続され、スイッチ１９１C2の他端はキャパシタC1の一端に接続されている。また、スイッチ１９１A1、１９１B1、１９１C1の各一端は、一方のカラムアンプ群１４７Ａの出力ノードに接続されている。
　図１５Ｂは一比較例によるカラム信号処理系の動作タイミング図である。時刻ｔ１～ｔ２のＤ相サンプリング期間内には、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、容量部１９内のスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。
　時刻ｔ２～ｔ３のＰ相サンプリング期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
　時刻ｔ３～ｔ４のＤ相サンプリング期間内には、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、容量部１９内のスイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持される。他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。この期間内には、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持されていた相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
　時刻ｔ４～ｔ５のＰ相サンプリング期間内には、スイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
　時刻ｔ５～ｔ６のＤ相サンプリング期間内には、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、容量部１９内のスイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ｃに保持される。この期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持されていた相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
　時刻ｔ６～ｔ７のＰ相サンプリング期間内には、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
　このように、図１５Ａ及び図１５Ｂに示す一比較例によるカラム信号処理系では、容量部１９内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを均等に使用する。より具体的には、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ→１９６Ｃ→１９６Ｂ→１９６Ａ→…の順に保持される。また、他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂ→１９６Ａ→１９６Ｃ→１９６Ｂ→…の順に保持される。
　図１５Ａ及び図１５Ｂに示す一比較例では、容量部１９内のすべてのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを順繰りに切り替えて使用するため、対称性がよくなり、固定パターンが視認されにくくなる。その一方で、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの切替が周期的になるため、ランダムノイズが視認されやすくなる。また、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せは６種類もあり、組合せごとにキャリブレーションを行わなければならないため、キャリブレーションに要する時間が長くなり、また、キャリブレーション結果のデータを記憶するメモリ容量も増える。さらに、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せが多くなることで、カラムアンプ群１４７と容量部１９の配線数が増えてしまう。
　このように、第１の具体例は、一比較例と比べて、対称性が若干悪くなるものの、ランダムノイズが視認されにくくなり、かつキャリブレーションも短時間で行うことができ、キャリブレーション結果を記憶するメモリ容量を削減できる。また、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せ数を削減できるため、カラムアンプ群１４７と容量部１９の配線数を減らすことができ、カラム信号処理系の回路規模を縮小できる。
　（デジタル変換後の補正処理）
　ＡＤ変換器１５０でＡＤ変換処理を行った後のデジタル信号は、線形性が悪かったり、オフセット誤差を含んでいたり、ゲイン誤差を含んでいたりする場合がある。そこで、撮像装置では、画素信号をＡＤ変換して生成されたデジタル画素信号に対して、種々の補正処理を行うことがある。
　図１６はアシスト処理部６１を備えた撮像装置１００ａの概略的なブロック図である。図１６に示すように、撮像装置１００ａは、ＡＤ変換部１５と、アシスト処理部６１とを有する。アシスト処理部６１は、リニアリティ補正・デコード処理部６２と、オフセット・ゲイン誤差補正部６３と、記憶部６４とを有する。
　リニアリティ補正・デコード処理部６２は、デコード処理・誤差補正部６５と、誤差検出部６６とを有する。デコード処理・誤差補正部６５は、誤差検出部６６から出力されたリニアリティ補正データに基づいて、ＡＤ変換器１５０から出力されたデジタル信号の誤差を補正してデコードしたデコード信号を出力する。誤差検出部６６は、デコード信号に基づいてリニアリティ誤差を検出して、リニアリティ補正データを生成する。
　オフセット・ゲイン誤差補正部６３は、オフセット検出部６７と、オフセット補正部６８と、ゲイン誤差検出部６９と、ゲイン誤差補正部７０とを有する。
　オフセット検出部６７は、デコード信号に基づいてオフセットを検出し、オフセット補正データを生成する。オフセット補正部６８は、オフセット補正データに基づいて、デコード信号のオフセットを補正し、オフセット補正されたデコード信号を生成する。
　ゲイン誤差検出部６９は、オフセット検出部６７の出力信号に基づいてゲイン誤差を検出し、ゲイン誤差補正データを生成する。ゲイン誤差補正部７０は、ゲイン誤差補正データに基づいて、オフセット補正後のデコード信号のゲイン誤差を補正し、ゲイン誤差補正されたデコード信号を生成する。
　記憶部６４は、リニアリティ補正データと、オフセット補正データと、ゲイン誤差補正データとを記憶する。
　上述したように、アシスト処理部６１における各種の補正処理は、容量部１９内の複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せごとに行う必要がある。スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せが異なると、オフセットやゲイン誤差に変化が生じるおそれがあるためである。記憶部６４は、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せを示す識別情報と、リニアリティ補正データと、オフセット補正データと、ゲイン誤差補正データとを対応づけて記憶する。よって、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せ数が多いほど、アシスト処理部６１の処理負担が大きくなり、記憶部のメモリ容量もより多く必要になる。
　（第２の具体例）
　図７に示す第１の具体例に係るカラム信号処理系は、２つのカラムアンプ群１４７Ａ、１４７Ｂと、容量部１９内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃとを備えているが、カラムアンプ群１４７の数と、容量部１９内のスイッチトキャパシタ１９６の数は任意であり、種々の変形例が考えられる。
　図１７は第２の具体例に係るカラム信号処理系の概略構成を示す回路図である。図１７のカラム信号処理系は、３つのカラムアンプ群（以下、第１カラムアンプ群１４７Ａ、第２カラムアンプ群１４７Ｂ、第３カラムアンプ群１４７Ｃと呼ぶ）を備えるとともに、容量部１９内に４つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ、１９６Ｄを備えている。
　図１８は図１７に示す第２の具体例に係るカラム信号処理系の動作タイミング図である。図１８の時刻ｔ１～ｔ２のＰ相サンプリング期間内には、信号線ＶＳＬ０～ＶＳＬ３上の画素信号が第１カラムアンプ群１４７Ａ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。同様に、信号線ＶＳＬ４～ＶＳＬ７上の画素信号が第２カラムアンプ群１４７Ｂ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持され、信号線ｎＶＳＬ８～ＶＳＬ１１上の画素信号が第３カラムアンプ群１４７Ｃ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。
　時刻ｔ２～ｔ３のＤ相サンプリング期間内には、信号線ＶＳＬ０～ＶＳＬ３上の画素信号に対応する相関画素信号が容量部１９内のスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。また、信号線ＶＳＬ４～ＶＳＬ７上の画素信号に対応する相関画素信号がスイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。また、信号線ＶＳＬ８～ＶＳＬ１１上の画素信号に対応する相関画素信号がスイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持される。
　次に、時刻ｔ３～ｔ４の期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。この期間内は、信号線ＶＳＬ０～ＶＳＬ１１からの画素信号は、どのカラムアンプ群１４７にも入力されない。
　次に、時刻ｔ４～ｔ５のＰ相サンプリング期間内には、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。この期間内は、信号線ＶＳＬ０～ＶＳＬ３上の画素信号が第１カラムアンプ群１４７Ａ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号が第２カラムアンプ群１４７Ｂ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持され、信号線ＶＳＬ８～ＶＳＬ１１上の画素信号が第４カラムアンプ群内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。
　次に、時刻ｔ５～ｔ６のＤ相サンプリング期間内には、信号線ＶＳＬ０～ＶＳＬ３上の画素信号に対応する相関画素信号が容量部１９内のスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。また、信号線ＶＳＬ４～ＶＳＬ７上の画素信号に対応する相関画素信号がスイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。また、信号線ＶＳＬ８～ＶＳＬ１１上の画素信号に対応する相関画素信号がスイッチトキャパシタＤ内の４つのキャパシタ１９５Ｄに保持される。
　このように、第２の具体例によるカラム信号処理系では、容量部１９内の４つのスイッチトキャパシタ１９６Ａ～Ｄのうち、スイッチトキャパシタ１９６Ａとスイッチトキャパシタ１９６Ｂは、第１カラムアンプ群１４７Ａと第２カラムアンプ群１４７Ｂから出力された相関画素信号をそれぞれ保持する。これに対して、スイッチトキャパシタ１９６Ｃとスイッチトキャパシタ１９６Ｄについては、交互に第３カラムアンプ群１４７Ｃから出力された相関画素信号を保持する。
　第２の具体例も、容量部１９内の４つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ、１９６Ｄを不均一に選択するため、ランダムノイズが視認されにくくなる。また、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ、１９６Ｄの組合せは４種類だけであり、キャリブレーションの時間を短縮でき、キャリブレーションの結果を記憶するメモリ容量を削減できる。また、カラムアンプ群１４７と容量部１９の配線数を削減できるため、カラム信号処理系の回路規模を縮小できる。
　上述した第１の具体例及び第２の具体例に示したように、本実施形態による撮像装置は、カラム信号処理系におけるカラムアンプ群１４７の数よりも、容量マルチプレクサ１９０内のスイッチトキャパシタ１９６（キャパシタ１９５）の数を多くしている。具体的なカラムアンプ群１４７の数やキャパシタ１９５の数は問わない。これにより、図８のようなＡＤ変換処理が可能になり、ランダムノイズが視認されにくくなり、かつキャリブレーションも短時間で行うことができ、キャリブレーション結果を記憶するメモリ容量を削減できる。また、容量マルチプレクサ１９０内の配線数を削減できる。
　（基準電圧ＶＲとコモンモード参照電圧ＶCM）
　図７のカラム信号処理系は、基準電圧ＶＲとコモンモード参照電圧ＶCMを使用する。また、逐次比較型ＡＤ変換器１５０内の容量アレイ部１５５は３種類の電圧レベルの基準電圧ＶＨ、ＶＭ、ＶＬを使用する。図１９は図７に電圧ＶＲ、ＶCM、ＶＨ、ＶＭ、ＶＬの生成回路を追加したカラム信号処理系の回路図である。
　図１９には、カラムアンプ１４０、容量マルチプレクサ１９０、及び、逐次比較型アナログ－デジタル変換器１５０で用いる基準電圧を生成する基準電圧生成部１６０を図示している。基準電圧生成部１６０は、第１アンプ部１６１、第２アンプ部１６２、及び、第３アンプ部１６３から成る。
　第１アンプ部１６１は、カラムアンプ１４０の出力のゼロ電圧を規定するローカル基準電圧ＶＲを生成する。ローカル基準電圧ＶＲは、電圧線Ｌ1を通してカラムアンプ１４０に供給される。第２アンプ部１６２は、プリアンプ１５１の出力コモンモード参照電圧ＶCMを、電圧線Ｌ2を通して容量マルチプレクサ１９０に供給する。出力コモンモード参照電圧ＶCMは、電圧線Ｌ3を通して逐次比較型アナログ－デジタル変換器１５０にも供給される。第３アンプ部１６３は、容量アレイ部（ＣDAC）１５５で使用する高電圧ＶＨ、中電圧ＶＭ、低電圧ＶＬを生成する。高電圧ＶＨ、中電圧ＶＭ、低電圧ＶＬは、電圧線Ｌ4，Ｌ5，Ｌ6を通して容量アレイ部（ＣDAC）１５５に供給される。
　Ｐ相時では、ローカル基準電圧ＶＲによってカラムアンプ１４０の容量素子１４５をチャージし、Ｄ相では、ローカル基準電圧ＶＲを容量マルチプレクサ１９０（ＣＭＵＸ）１９０の負側の信号入力とする。容量マルチプレクサ１９０は差動で構成されている。入力側のスイッチ１９２_A、スイッチ１９２_B、及び、スイッチ１９２_Cは、コンパレータ１５２の比較時に差動間をショートし、共通ノードには接続されない。こうすることで、コンパレータ１５２の比較時に容量マルチプレクサ１９０の入力側が完全に分離されるため、逐次比較型アナログ－デジタル変換器１５０内の容量アレイ部（ＣDAC）１５５のセトリングを早くすることができる。
　容量マルチプレクサ１９０の出力側のスイッチ１９３_AP，１９３_AM、スイッチ１９３_BP，１９３_BM、及び、スイッチ１９３_CP，１９３_CMは、出力コモンモード参照電圧ＶCMを伝送する電圧線Ｌ2に接続されており、サンプリング時にオン状態となる。出力コモンモード参照電圧ＶCMは、プリアンプ１５１の入力動作電位と同じ電圧になる。
　第３アンプ部１６３で生成される高電圧ＶＨ、中電圧ＶＭ、及び、低電圧ＶＬは、容量アレイ部（ＣDAC）１５５の基準電圧である。容量アレイ部（ＣDAC）１５５は、コンパレータ１５２の比較時に高速動作するため、高電圧ＶＨと低電圧ＶＬは高速に応答可能、且つ、低インピーダンスであることが求められる。
（電源電圧と使用トランジスタについて）
　ここでは、電源電圧の仕様については、例えば、２．８Ｖ（ＶDD_H）及び０．８Ｖ（ＶDD_L）を想定している。２．８Ｖは、画素２０で使われる電圧と同じであり、高耐圧トランジスタの回路に使用する。０．８Ｖは、ロジック回路で使われる電圧を想定している。信号線３２の電位ＶＳＬは最大２Ｖ以上になるため、低耐圧トランジスタでは扱うことができない。そのため、カラムアンプ１４０については、高耐圧トランジスタで構成する必要がある。逐次比較型アナログ－デジタル変換器１５０については、高速な比較動作が必要なため、低耐圧トランジスタで構成されることが望ましい。但し、低耐圧トランジスタの大きなリーク電流には注意が必要である。
　また、逐次比較型アナログ－デジタル変換器１５０のループの間に複数の電源がからむと異電源間のばらつきを吸収するための動作マージンが必要となるため、単一電源で構成することが重要である。高電圧ＶＨ／低電圧ＶＬについては、容量アレイ部（ＣDAC）１５５を構成するスイッチに十分ゲート電圧をかけたいため、それぞれ０．８Ｖ（ＶDD_L）及びグランドと同じ電圧としている。カラムアンプ１４０の出力は電圧が高いため、容量マルチプレクサ１９０を構成するスイッチについては全て高耐圧トランジスタで構成している。
（レベルダイヤグラムについて）
　図２０にレベルダイヤグラムを示す。信号線３２の電位ＶＳＬの電圧範囲はセンサ仕様によって異なるが、ここでは、２Ｖを基準として明度に応じて電圧が下がり、最大で４５０ｍＶ電圧降下するとしている。この信号線３２の電位ＶＳＬをカラムアンプ１４０で増幅する訳であるが、ゲインが高いほど後段の逐次比較型アナログ－デジタル変換器１５０のノイズが抑制され、カラムアンプ１４０自体のノイズも減るため、なるべく大きなゲインをとることが望ましい。但し、電源電圧は２．８Ｖであるため、それに回路の動作範囲とマージンを加えた範囲内にカラムアンプ１４０の出力を抑える必要がある。
　ここでは、ゲインを４倍とし、２．８Ｖに対して１．８Ｖをレンジとしている。逐次比較型アナログ－デジタル変換器１５０の入力は、差動電圧で負側入力が参照電圧固定となる。画素２０が明度ゼロのときは、差動０Ｖが逐次比較型アナログ－デジタル変換器１５０の入力となり、明るくなる（即ち、信号線３２の電位ＶＳＬが下がる）につれてマイナスの差動電圧が加わる。逐次比較型アナログ－デジタル変換器１５０の出力コードとの関係は、差動１．８Ｖが３／４フルスケールに相当するようにし、０Ｖ入力のときに７／８フルスケールが出力されるようにしている。
　小さい入力信号に対しては、ゲインを上げることで入力換算ノイズを減らすことができる。図２０のように、ゲインを８倍（×８）にすると入力レンジは半分になる。更に、ゲインを上げることもできるが、入力換算ノイズは、カラムアンプ１４０の寄与分が支配的であるために、８倍よりも大きいゲインにすることのメリットは小さい。
　以下に、カラムアンプ１４０及び逐次比較型アナログ－デジタル変換器１５０の具体的な構成例について説明する。
（カラムアンプの構成例）
　ここでは、カラムアンプ１４０の具体的な構成の一例として、電流リユースカラムアンプ（Current Reuse Column Amp：ＣＲＣＡ）を例示する。電流リユースカラムアンプは、信号線３２のバイアス電流を利用して電圧増幅を行うため、低消費電力な非反転カラムアンプを実現できる。電流リユースカラムアンプの構成の一例の回路図を図２１に示す。
　電流リユースカラムアンプ１４００は、電流増幅トランジスタ１４０１、電流源トランジスタ１４０２，１４０３、カスコードトランジスタ１４０４，１４０５、スイッチ１４０６，１４０７，１４０８、基準側容量素子１４０９、及び、帰還容量素子１４１０を有する構成となっている。
　ここでは、電流増幅トランジスタ１４０１、電流源トランジスタ１４０３、及び、カスコードトランジスタ１４０４として、例えば、ＰチャネルのＭＯＳ型電界効果トランジスタを用いている。また、電流源トランジスタ１４０２及びカスコードトランジスタ１４０５として、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタを用いている。
　電流増幅トランジスタ１４０１と電流源トランジスタ１４０２とは、信号線３２と基準電位（例えば、グランド）のノードとの間にその順に直列に接続されている。すなわち、電流増幅トランジスタ１４０１は、ソース電極が信号線３２に接続されている。電流源トランジスタ１４０２のゲート電極には、所定のバイアス電圧ｎｂｉａｓが印加される。これにより、電流源トランジスタ１４０２は、所定のバイアス電圧ｎｂｉａｓに応じた一定のバイアス電流を信号線３２に流す。
　電流源トランジスタ１４０３、カスコードトランジスタ１４０４、及び、カスコードトランジスタ１４０５は、電源電圧ＶDDのノードと電流源トランジスタ１４０２のドレイン電極との間に、その順に直列に接続されている。電流源トランジスタ１４０３のゲート電極には、所定のバイアス電圧ｐｂｉａｓが印加され、カスコードトランジスタ１４０４のゲート電極には、所定のバイアス電圧ｐｃａｓが印加され、カスコードトランジスタ１４０５のゲート電極には、所定のバイアス電圧ｎｃａｓが印加される。
　スイッチ１４０６は、電流増幅トランジスタ１４０１のゲート電極と、カスコードトランジスタ１４０４のドレイン電極（カスコードトランジスタ１４０５のドレイン電極）との間に接続されており、スイッチ制御信号ＳPの極性に応じて、オン（閉）／オフ（開）動作を行う。
　基準側容量素子１４０９は、電流増幅トランジスタ１４０１のゲート電極と基準電位（例えば、グランド）のノードとの間に接続されている。帰還容量素子１４１０は、一端が電流増幅トランジスタ１４０１のゲート電極に接続されている。
　スイッチ１０４７は、帰還容量素子１４１０の他端と、カスコードトランジスタ１４０４のドレイン電極（カスコードトランジスタ１４０５のドレイン電極）との間に接続されており、スイッチ制御信号ＳDの極性に応じて、オン／オフ動作を行う。
　スイッチ１４０８は、一端が帰還容量素子１４１０とスイッチ１０４７との共通接続ノードＮ11に接続されており、スイッチ制御信号ＳVRの極性に応じて、オン／オフ動作を行う。スイッチ１４０８の他端には、ローカル基準電圧ＶＲに印加される。これにより、スイッチ１４０８は、スイッチ制御信号ＳVRによる制御の下に、共通接続ノードＮ11に対して選択的にローカル基準電圧ＶＲを与える。
　上記の構成によって、電流増幅トランジスタ１４０１のソース電極が（＋）入力端となり、ゲート電極が（－）入力端となり、カスコードトランジスタ１４０４とカスコードトランジスタ１４０５との共通接続ノードＮ12が出力端となる電流リユースカラムアンプ１４００が構成されている。電流増幅トランジスタ１４０１は、信号線３２のバイアス電流を利用するため、効率よく電圧増幅を行うことができる。
　上記の構成の電流リユースカラムアンプ１４００において、図６に示すカラムアンプ１４０との対応関係では、スイッチ１４０６が図６のスイッチ１４２に対応し、スイッチ１４０７が図６のスイッチ１４３に対応し、スイッチ１４０８が図６のスイッチ１４４に対応している。また、基準側容量素子１４０９が容量値ＣSの容量素子１４６に対応し、帰還容量素子１４１０が容量値ＣFの容量素子１４５に対応している。
（逐次比較型アナログ－デジタル変換器の構成例）
　逐次比較型アナログ－デジタル変換器１５０は、電力効率に優れている。逐次比較型アナログ－デジタル変換器１５０の詳細回路図を図２２に示す。
　逐次比較型アナログ－デジタル変換器１５０の回路は、完全な差動で構成されている。一般的な逐次比較型アナログ－デジタル変換器は、入力電圧をサンプリングする入力容量とＤＡＣ容量（ＣDAC）とが一体化していることが多いが、ここでは多重化のためにそれらを分離している。
　図２２には、容量マルチプレクサ１９０の役割を兼ねる入力容量部１９（以下、便宜上、「容量マルチプレクサ１９０」と記述する）についても図示している。ここでは、入力容量部１９（１９０）について、簡単のために、複数あるうちの１個だけ図示している。
　容量マルチプレクサ１９０において、サンプリング時は、スイッチ１９１_P，１９１_M及びスイッチ１９３_P，１９３_Mがオン（閉）状態となって容量素子１９５_P，１９５_Mに電荷をチャージする。アナログ－デジタル変換時は、スイッチ１９２及びスイッチ１９４_P，１９４_Mがオン（閉）状態となることで、容量マルチプレクサ１９０が逐次比較型アナログ－デジタル変換器１５０と接続される。
　スイッチ１９２は、特定の参照電位に接続されずに、差動間をショートするだけになっている。これは入力の同相電位によってプリアンプ１５１側の同相電位が変動することを防ぐためである。プリアンプ１５１の出力同相電位と出力コモンモード参照電圧ＶCMとを合わせておけば、プリアンプ１５１の入力同相電位が常に出力コモンモード参照電圧ＶCMと同じになる。
　カラムアンプ１４０の出力はシングルエンドであるため、入力の同相電位は信号依存で変動するが、プリアンプ１５１の入力同相電位は変わらないため線形性が良くなる。入力側は、カラムアンプ１４０の出力（２．４Ｖ～０．６Ｖ）とローカル基準電圧ＶＲ（２．４Ｖ）であるが、出力コモンモード参照電圧ＶCMは０．５Ｖ程度で固定となるため，低電圧（ＶDD_Ｌ）のプリアンプ１５１を使うことができる。
　入力差動電圧は１．８Ｖと高いが、電荷転送時はＤＡＣ容量（ＣDAC）と直列に接続されるため、プリアンプ１５１の入力電圧は十分減衰される。このように、同相・差動電圧を管理することで、容量マルチプレクサ１９０以外は、相対的に膜厚が薄い薄膜の低電圧トランジスタで構成することができる。因みに、容量マルチプレクサ１９０のスイッチは全て、相対的に膜厚が厚い膜厚の高電圧トランジスタで構成される。
　逐次比較型アナログ－デジタル変換器１５０の比較ループ内のプリアンプ１５１、コンパレータ１５２、ＳＡＲロジック部１５３、及び、ＤＡＣ容量（ＣDAC）のスイッチが全て同電源電圧、且つ、同じ膜厚のトランジスタを使用することにより、高速動作が可能となる。
　また、ＳＡＲロジック部１５３の動作時にカラムアンプ１４０や、高電圧ＶＨ／低電圧ＶＬ以外のリファレンスノードから完全に分離されていることも重要である。これらのノードはそれほど高速・低インピーダンスではないため、ＤＡＣ容量（ＣDAC）のセトリングに影響を与えないようにする必要がある。
　図２２に示すように、ＤＡＣ容量（ＣDAC）の容量アレイは、６－４－４でグループ分けされた１４個の容量で構成されている。最初の６ｂｉｔのグループをＭＳＢとし、真ん中の４ｂｉｔのグループをＬＳＢ１とし、最後の４ｂｉｔのグループをＬＳＢ０する。各グループはブリッジ容量素子によって分離され、１容量素子当たりの重みが変わる。ＭＳＢの重みを１とすると、ＬＳＢ１は１／８、ＬＳＢ０は１／３２となっている。
　ＬＳＢ１の中の最上位ビットとＭＳＢの最下位ビットの重みは同じ値となっており、冗長を持たせている。ＬＳＢ０も同様に最上位ビットを重複させる。冗長は計２ビットであるため、最終的に、逐次比較型アナログ－デジタル変換器１５０のビット精度は１２ＢＩＴとなる。冗長は上位ビットのセトリング不足を補うためと、ブリッジ容量素子のばらつきによる非線形性を補正するためにある。
　冗長の範囲を広げるにはなるべく上位で冗長ビットを挿入すべきであるが、容量素子が増えるトレードオフがあるし、ノイズも増える。また、ブリッジ容量素子のばらつきを補正するには、冗長ビットは各グループ内に挿入される必要がある。
　ブリッジ容量素子の容量値ＣBは、下位グループとの重みの比をα（＜１）、下位グループの総容量値（更に下位の実質容量値を含む）をＣTLとすると、次式で表すことができる。
　　ＣB＝ＣTL／{(１／α)－１}
　ブリッジ容量素子は、下位ビット全体の重みを決めているため、単位容量素子との比がずれると非線形性をもたらす。従って、なるべくずれないように実装する必要があるが、整数倍でない上にレイアウトの連続性もないため、ブリッジ容量素子と単位容量素子との比を合わせることは難しい。そこで、グループ毎に、非整数の補正係数を乗算するデジタル補正を行うことが必要であると思われる。
＜本開示の第２実施形態＞
　本開示の第２実施形態は、本開示に係る技術を間接ＴＯＦ(Indirect-Time of Flight)方式距離画像センサに対して適用する例である。間接ＴＯＦ方式距離画像センサは、光源から発せられた光が測定対象物（被写体）で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、測定対象物までの距離を測定するセンサである。
［システム構成例］
　図２３は、本開示の第２実施形態に係る間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
　間接ＴＯＦ方式距離画像センサ５０は、光源６０から発せられた光が測定対象物（被写体）で反射し、その反射光が入射する。間接ＴＯＦ方式距離画像センサ５０は、センサチップ５１、及び、当該センサチップ５１に対して積層された回路チップ５２を含む積層構造を有している。この積層構造において、センサチップ５１と回路チップ５２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。尚、図２３では、センサチップ５１の配線と回路チップ５２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。
　センサチップ５１上には、画素アレイ部５３が形成されている。画素アレイ部５３は、センサチップ５１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素５４を含んでいる。画素アレイ部５３において、複数の画素５４はそれぞれ、入射光（例えば、近赤外光）を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部５３には、画素列毎に、２本の信号線ＶＳＬ1，ＶＳＬ2が配線されている。画素アレイ部５３の画素列の数をＭ（Ｍは、整数）とすると、合計で（２×Ｍ）本の信号線ＶＳＬが画素アレイ部５３に配線されている。
　複数の画素５４はそれぞれ、第１，第２のタップＡ，Ｂ（その詳細については後述する）を有している。２本の信号線ＶＳＬ1，ＶＳＬ2のうち、信号線ＶＳＬ1には、対応する画素列の画素５４の第１のタップＡの電荷に基づくアナログの画素信号ＡＩＮP1が出力される。また、信号線ＶＳＬ2には、対応する画素列の画素５４の第２のタップＢの電荷に基づくアナログの画素信号ＡＩＮP2が出力される。アナログの画素信号ＡＩＮP1，ＡＩＮP2については後述する。
　回路チップ５２上には、行選択部５５、カラム信号処理部５６、出力回路部５７、及び、タイミング制御部５８が配置されている。行選択部５５は、画素アレイ部５３の各画素５４を画素行の単位で駆動し、画素信号ＡＩＮP1，ＡＩＮP2を出力させる。行選択部５５による駆動の下に、選択行の画素５４から出力されたアナログの画素信号ＡＩＮP1，ＡＩＮP2は、２本の信号線ＶＳＬ1，ＶＳＬ2を通してカラム信号処理部５６に供給される。
　カラム信号処理部５６は、画素アレイ部５３の画素列に対応して（例えば、画素列毎に）設けられた複数のアナログ－デジタル変換器（ＡＤＣ）５９を有する構成となっている。アナログ－デジタル変換器５９は、信号線ＶＳＬ1，ＶＳＬ2を通して供給されるアナログの画素信号ＡＩＮP1，ＡＩＮP2に対して、アナログ－デジタル変換処理を施し、出力回路部５７に出力する。出力回路部５７は、カラム信号処理部５６から出力されるデジタル化された画素信号ＡＩＮP1，ＡＩＮP2に対して所定の信号処理を施し、回路チップ５２外へ出力する。
　タイミング制御部５８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これらの信号を基に、行選択部５５、カラム信号処理部５６、及び、出力回路部５７等の駆動制御を行う。
［画素の回路構成例］
　図２４は、第２実施形態に係る間接ＴＯＦ方式距離画像センサ５０における画素５４の回路構成の一例を示す回路図である。
　本例に係る画素５４は、光電変換素子として、例えば、フォトダイオード５４１を有している。画素５４は、フォトダイオード５４１の他、オーバーフロートランジスタ５４２、２つの転送トランジスタ５４３，５４４、２つのリセットトランジスタ５４５，５４６、２つの浮遊拡散層５４７，５４８、２つの増幅トランジスタ５４９、５５０、及び、２つの選択トランジスタ５５１，５５２を有する構成となっている。２つの浮遊拡散層５４７，５４８は、図２３に示す第１，第２のタップＡ，Ｂ（以下、単に、「タップＡ，Ｂ」と記述する場合がある）に相当する。
　フォトダイオード５４１は、受光した光を光電変換して電荷を生成する。フォトダイオード５４１については、例えば、裏面照射型の画素構造とすることができる。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。
　オーバーフロートランジスタ５４２は、フォトダイオード５４１のカソード電極と電源電圧ＶDDの電源ラインとの間に接続されており、フォトダイオード５４１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ５４２は、行選択部５５から供給されるオーバーフローゲート信号ＴＲＧに応答して導通状態になることで、フォトダイオード５４１で生成された電荷を、浮遊拡散層５４７，５４８にそれぞれシーケンシャルに転送する。
　第１，第２のタップＡ，Ｂに相当する浮遊拡散層５４７，５４８は、フォトダイオード５４１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮP1，ＡＩＮP2を生成する。
　２つのリセットトランジスタ５４５，５４６は、２つの浮遊拡散層５４７，５４８のそれぞれと電源電圧ＶDDの電源ラインとの間に接続されている。そして、リセットトランジスタ５４５，５４６は、行選択部５５から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層３４７，３４８のそれぞれから電荷を引き抜いて、電荷量を初期化する。
　２つの増幅トランジスタ５４９、５５０は、電源電圧ＶDDの電源ラインと２つの選択トランジスタ５５１，５５２のそれぞれとの間に接続されており、浮遊拡散層５４７，５４８のそれぞれで電荷から電圧に変換された電圧信号をそれぞれ増幅する。
　２つの選択トランジスタ５５１，５５２は、２つの増幅トランジスタ５４９、５５０のそれぞれと信号線ＶＳＬ1，ＶＳＬ2のそれぞれとの間に接続されている。そして、選択トランジスタ５５１，５５２は、行選択部５５から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ５４９、５５０のそれぞれで増幅された電圧信号を、アナログの画素信号ＡＩＮP1，ＡＩＮP2として２本の信号線ＶＳＬ1，ＶＳＬ2に出力する。
　２本の信号線ＶＳＬ1，ＶＳＬ2は、画素列毎に、カラム信号処理部５６内の１つのアナログ－デジタル変換器５９の入力端に接続されており、画素列毎に画素５４から出力されるアナログの画素信号ＡＩＮP1，ＡＩＮP2をアナログ－デジタル変換器５９に伝送する。
　尚、画素５４の回路構成については、光電変換によってアナログの画素信号ＡＩＮP1，ＡＩＮP2を生成することができる回路構成であれば、図２４に例示した回路構成に限定されるものではない。
　上記の構成の間接ＴＯＦ方式距離画像センサ５０において、アナログ－デジタル変換器５９を含むカラム信号処理部５６に対して、本開示に係る技術を適用することができる。より具体的には、アナログ－デジタル変換器５９を含むカラム信号処理部５６として、第１実施形態の場合と同様に、カラムアンプ部１４、容量部１９、及び、逐次比較型アナログ－デジタル変換部１５Ａを含む、実施例１、実施例２、実施例３、又は、実施例４に係るカラム信号処理系を用いることができる。
＜変形例＞
　以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明したＣＭＯＳイメージセンサや間接ＴＯＦ方式距離画像センサの構成、構造は例示であり、適宜、変更することができる。
　＜＜応用例＞＞
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local　Interconnect　Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図２５では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light　Detection　and　Ranging、Laser　Imaging　Detection　and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図２６は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２６には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図２５に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global　System　of　Mobile　communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine　Type　Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle　Environment）、ＤＳＲＣ（Dedicated　Short　Range　Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle　to　Vehicle）通信、路車間（Vehicle　to　Infrastructure）通信、車両と家との間（Vehicle　to　Home）の通信及び歩車間（Vehicle　to　Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite　System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning　System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field　Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal　Serial　Bus）、ＨＤＭＩ（登録商標）（High-Definition　Multimedia　Interface、又はＭＨＬ（Mobile　High-definition　Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented　Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　なお、図２５に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　なお、本技術は以下のような構成を取ることができる。
　（１）光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
　２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
　前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、
　前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
　前記カラムアンプ群の数よりも、前記複数の容量の数が多い、撮像装置。
　（２）前記２以上のカラムアンプ群のそれぞれは、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する複数のカラムアンプを有し、
　前記複数の容量マルチプレクサのそれぞれは、前記複数のカラムアンプのうち、対応するカラムアンプから出力された前記相関画素信号を保持する前記複数の容量をそれぞれ含む、（１）に記載の撮像装置。
　（３）前記複数のカラムアンプのそれぞれは、
　非反転入力ノードに信号線の電位が入力される差動増幅器と、
　一端が前記差動増幅器の出力ノードに接続され、他端が前記差動増幅器の反転入力ノードに接続される第１スイッチと、
　一端が前記差動増幅器の出力ノードに接続される第２スイッチと、
　一端が前記第２スイッチの他端に接続され、他端が第１スイッチの他端及び前記差動増幅器の反転入力ノードに接続される第１容量素子と、
　前記第１容量素子の他端と基準電位ノードとの間に接続される第２容量素子と、
　一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチと、を有する、（２）に記載の撮像装置。
　（４）前記複数の容量マルチプレクサのそれぞれは、前記複数の容量を含む複数のスイッチトキャパシタを有し、
　前記複数の容量マルチプレクサのそれぞれは、前記複数のスイッチトキャパシタによるサンプリングにより、前記相関画素信号を保持する、（２）又は（３）に記載の撮像装置。
　（５）前記複数の容量のうち一部の容量は、前記２以上のカラムアンプ群のうち予め定められたカラムアンプ群から出力された相関画素信号を保持し、
　前記複数の容量のうち前記一部の容量以外の２以上の容量は、順繰りに選択されて、前記２以上のカラムアンプ群のうち前記予め定められたカラムアンプ群以外のカラムアンプ群から出力された相関画素信号を保持する、（１）乃至（４）のいずれか一項に記載の撮像装置。
　（６）前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記２以上のカラムアンプ群から出力された前記複数の相関画素信号を保持する、（１）乃至（５）のいずれか一項に記載の撮像装置。
　（７）前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号のリセットレベルが出力される期間内と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内とに、保持された前記複数の相関画素信号を順繰りに前記アナログ－デジタル変換器に転送する、（１）乃至（６）のいずれか一項に記載の撮像装置。
　（８）前記複数の容量のうち一部の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号を保持し、　前記複数の容量のうち前記一部の容量以外の２以上の容量は順繰りに、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号の保持動作を休止する、（６）又は（７）に記載の撮像装置。
　（９）前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群とを有し、
　前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量とを有し、
　前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
　前記複数の容量マルチプレクサ内の複数の前記第２の容量と複数の前記第３の容量とは、前記第１の期間ごとに交互に選択されて、前記第２のカラムアンプ群から出力された前記複数の相関画素信号、又は前記第３のカラムアンプ群から出力された前記複数の相関画素信号を保持する、（１）乃至（８）のいずれか一項に記載の撮像装置。
　（１０）前記複数の第１の容量と、前記複数の第２の容量又は前記複数の第３の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、（９）に記載の撮像装置。
　（１１）前記複数の容量マルチプレクサ内の前記複数の第２の容量及び前記複数の第３の容量は、前記第１の期間ごとに、前記複数の相関画素信号を保持するか、前記複数の相関画素信号の保持を休止するかを交互に切り替える、（９）又は（１０）に記載の撮像装置。
　（１２）前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群と、第３のカラムアンプ群とを有し、
　前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量と、第４の容量とを有し、
　前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部が前記２以上の信号線に前記複数の画素信号の信号レベルを出力する第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
　前記複数の容量マルチプレクサ内の複数の前記第２の容量は、前記第１の期間内に、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
　前記複数の容量マルチプレクサ内の複数の前記第３の容量及び複数の前記第４の容量は、前記第１の期間ごとに交互に選択されて、前記第３のカラムアンプ群から出力された前記複数の相関画素信号、又は前記第４のカラムアンプ群から出力された前記複数の相関画素信号を保持する、（１）乃至（８）のいずれか一項に記載の撮像装置。
　（１３）前記第１の容量と、前記第２の容量と、前記複数の相関画素信号を保持している前記第３の容量又は前記第４の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間と、前記第２の期間の直後の前記第１の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、（１２）に記載の撮像装置。
　（１４）連続した前記第１の期間及び前記第２の期間の後に、前記カラムアンプ群への前記複数の画素信号の入力と前記複数の容量での前記複数の相関画素信号の保持とのいずれも行わない休止期間が設けられる、（１２）又は（１３）に記載の撮像装置。
　（１５）前記アナログ－デジタル変換器は、逐次比較型のアナログ－デジタル変換器である、（１）乃至（１４）のいずれか一項に記載の撮像装置。
　（１６）前記容量マルチプレクサは、前記複数の容量のいずれかに保持された前記相関画素信号を差動で出力し、
　前記逐次比較型のアナログ－デジタル変換器は、前記容量マルチプレクサから出力された差動の相関画素信号に基づいて、前記デジタル信号に変換する、（１５）に記載の撮像装置。
　（１７）光電変換された画素信号をデジタル信号に変換して出力する撮像装置と、
　前記デジタル信号に基づいて信号処理を行う信号処理回路と、を備えた電子機器であって、
　前記撮像装置は、
　光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
　２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
　前記複数の相関画素信号を保持する複数の容量をそれぞれ有する容量部と、
　前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
　前記カラムアンプ群の数よりも、前記複数の容量の数が多い、電子機器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
４　カラムアンプ部、１０　ＣＭＯＳイメージセンサ、１０　ＣＭＯＳイメージセンサ（撮像装置）、１１　画素アレイ部、１２　行選択部、１３　定電流源部、１４　カラムアンプ部、１５　ＡＤ変換部、１５　アナログ－デジタル変換部、１６　水平転送走査部、１７　信号処理部、１８　タイミング制御部、１９　容量部、１９　入力容量部、１９Ｂ　スイッチトキャパシタ、２０　画素、２１　フォトダイオード、２２　転送トランジスタ、２３　リセットトランジスタ、２４　増幅トランジスタ、２５　選択トランジスタ、３１　画素制御線、３１ｍ　画素制御線、３２　信号線、４１、４２、４３　半導体チップ、４４Ａ、４４Ｂ　接続部（ＶＩＡ）、５０　間接ＴＯＦ方式距離画像センサ、５１　センサチップ、５２　回路チップ、５３　画素アレイ部、５４　画素、５５　行選択部、５６　カラム信号処理部、５７　出力回路部、５８　タイミング制御部、５９　アナログ－デジタル変換器、６０　光源、６１　アシスト処理部、６２　リニアリティ補正・デコード処理部、６３　オフセット・ゲイン誤差補正部、６４　記憶部、６５　デコード処理部、６６　誤差検出部、６７　オフセット検出部、６８　オフセット補正部、６９　ゲイン誤差検出部、７０　ゲイン誤差補正部、１００ａ　撮像装置、１４０　カラムアンプ、１４１　増幅器、１４２　第１スイッチ、１４３　第２スイッチ、１４４　第３スイッチ、１４５　第１容量素子、１４６　第２容量素子、１４７　カラムアンプ群、１４７Ａ　第１カラムアンプ群、１４７Ｂ　第２カラムアンプ群、１４７Ｃ　第３カラムアンプ群、１５０　ＡＤ変換器、１５１　プリアンプ、１５２　コンパレータ、１５３　ＳＡＲロジック部、１５４　デジタル－アナログ変換器、１５５　容量アレイ部、１６０　基準電圧生成部、１６１　第１アンプ部、１６２　第２アンプ部、１６３　第３アンプ部、１９０　容量マルチプレクサ、１９１　スイッチ、１９５　容量素子、３１１　画素制御線、３２１　信号線、３４７　浮遊拡散層、３４８　浮遊拡散層、５４１　フォトダイオード、５４２　オーバーフロートランジスタ、５４３　転送トランジスタ、５４４　転送トランジスタ、５４５　リセットトランジスタ、５４６　リセットトランジスタ、５４７　浮遊拡散層、５４８　浮遊拡散層、５４９　増幅トランジスタ、５５０　増幅トランジスタ、５５１　選択トランジスタ、５５２　選択トランジスタ、１０４７　スイッチ、１４００　電流リユースカラムアンプ、１４０１　電流増幅トランジスタ、１４０２　電流源トランジスタ、１４０３　電流源トランジスタ、１４０４　カスコードトランジスタ、１４０５　カスコードトランジスタ、１４０６、１４０７、１４０８　スイッチ、１４０９　基準側容量素子、１４１０　帰還容量素子、１５１１　増幅器、１５１２　スイッチ

Claims (17)

  1. 　光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
    　２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
    　前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、
    　前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
    　前記カラムアンプ群の数よりも、前記複数の容量の数が多い、撮像装置。
  2. 　前記２以上のカラムアンプ群のそれぞれは、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する複数のカラムアンプを有し、
    　前記複数の容量マルチプレクサのそれぞれは、前記複数のカラムアンプのうち、対応するカラムアンプから出力された前記相関画素信号を保持する前記複数の容量をそれぞれ含む、請求項１に記載の撮像装置。
  3. 　前記複数のカラムアンプのそれぞれは、
    　非反転入力ノードに信号線の電位が入力される差動増幅器と、
    　一端が前記差動増幅器の出力ノードに接続され、他端が前記差動増幅器の反転入力ノードに接続される第１スイッチと、
    　一端が前記差動増幅器の出力ノードに接続される第２スイッチと、
    　一端が前記第２スイッチの他端に接続され、他端が第１スイッチの他端及び前記差動増幅器の反転入力ノードに接続される第１容量素子と、
    　前記第１容量素子の他端と基準電位ノードとの間に接続される第２容量素子と、
    　一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチと、を有する、請求項２に記載の撮像装置。
  4. 　前記複数の容量マルチプレクサのそれぞれは、前記複数の容量を含む複数のスイッチトキャパシタを有し、
    　前記複数の容量マルチプレクサのそれぞれは、前記複数のスイッチトキャパシタによるサンプリングにより、前記相関画素信号を保持する、請求項２に記載の撮像装置。
  5. 　前記複数の容量のうち一部の容量は、前記２以上のカラムアンプ群のうち予め定められたカラムアンプ群から出力された相関画素信号を保持し、
    　前記複数の容量のうち前記一部の容量以外の２以上の容量は、順繰りに選択されて、前記２以上のカラムアンプ群のうち前記予め定められたカラムアンプ群以外のカラムアンプ群から出力された相関画素信号を保持する、請求項１に記載の撮像装置。
  6. 　前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記２以上のカラムアンプ群から出力された前記複数の相関画素信号を保持する、請求項１に記載の撮像装置。
  7. 　前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号のリセットレベルが出力される期間内と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内とに、保持された前記複数の相関画素信号を順繰りに前記アナログ－デジタル変換器に転送する、請求項１に記載の撮像装置。
  8. 　前記複数の容量のうち一部の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号を保持し、
    　前記複数の容量のうち前記一部の容量以外の２以上の容量は順繰りに、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号の保持動作を休止する、請求項６に記載の撮像装置。
  9. 　前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群とを有し、
    　前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量とを有し、
    　前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
    　前記複数の容量マルチプレクサ内の複数の前記第２の容量と複数の前記第３の容量とは、前記第１の期間ごとに交互に選択されて、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持する、請求項１に記載の撮像装置。
  10. 　前記複数の第１の容量と、前記複数の第２の容量又は前記複数の第３の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、請求項９に記載の撮像装置。
  11. 　前記複数の容量マルチプレクサ内の前記複数の第２の容量及び前記複数の第３の容量は、前記第１の期間ごとに、前記複数の相関画素信号を保持するか、前記複数の相関画素信号の保持を休止するかを交互に切り替える、請求項９に記載の撮像装置。
  12. 　前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群と、第３のカラムアンプ群とを有し、
    　前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量と、第４の容量とを有し、
    　前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部が前記２以上の信号線に前記複数の画素信号の信号レベルを出力する第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
    　前記複数の容量マルチプレクサ内の複数の前記第２の容量は、前記第１の期間内に、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
    　前記複数の容量マルチプレクサ内の複数の前記第３の容量及び複数の前記第４の容量は、前記第１の期間ごとに交互に選択されて、前記第３のカラムアンプ群から出力された前記複数の相関画素信号を保持する、請求項１に記載の撮像装置。
  13. 　前記第１の容量と、前記第２の容量と、前記複数の相関画素信号を保持している前記第３の容量又は前記第４の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間と、前記第２の期間の直後の前記第１の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、請求項１２に記載の撮像装置。
  14. 　連続した前記第１の期間及び前記第２の期間の後に、前記カラムアンプ群への前記複数の画素信号の入力と前記複数の容量での前記複数の相関画素信号の保持とのいずれも行わない休止期間が設けられる、請求項１３に記載の撮像装置。
  15. 　前記アナログ－デジタル変換器は、逐次比較型のアナログ－デジタル変換器である、請求項１に記載の撮像装置。
  16. 　前記容量マルチプレクサは、前記複数の容量のいずれかに保持された前記相関画素信号を差動で出力し、
    　前記逐次比較型のアナログ－デジタル変換器は、前記容量マルチプレクサから出力された差動の相関画素信号に基づいて、前記デジタル信号に変換する、請求項１５に記載の撮像装置。
  17. 　光電変換された画素信号をデジタル信号に変換して出力する撮像装置と、
    　前記デジタル信号に基づいて信号処理を行う信号処理回路と、を備えた電子機器であって、
    　前記撮像装置は、
    　光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
    　２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
    　前記複数の相関画素信号を保持する複数の容量をそれぞれ有する容量部と、
    　前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
    　前記カラムアンプ群の数よりも、前記複数の容量の数が多い、電子機器。
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