WO2022209580A1 - 撮像装置及び撮像装置の製造方法 - Google Patents

撮像装置及び撮像装置の製造方法 Download PDF

Info

Publication number
WO2022209580A1
WO2022209580A1 PCT/JP2022/009354 JP2022009354W WO2022209580A1 WO 2022209580 A1 WO2022209580 A1 WO 2022209580A1 JP 2022009354 W JP2022009354 W JP 2022009354W WO 2022209580 A1 WO2022209580 A1 WO 2022209580A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
trench
imaging device
pixel
substrate
Prior art date
Application number
PCT/JP2022/009354
Other languages
English (en)
French (fr)
Inventor
潤 吉際
智暉 平野
卓 齋藤
力一 大野
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US18/551,613 priority Critical patent/US20240170507A1/en
Publication of WO2022209580A1 publication Critical patent/WO2022209580A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14607—Geometry of the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to an imaging device and an imaging device manufacturing method.
  • An imaging device includes a photoelectric conversion section provided on a substrate and an element isolation section provided on the substrate and surrounding the photoelectric conversion section (see, for example, Patent Document 1).
  • the substrate is dry-etched in the depth direction to form the groove part. Dry etching may cause physical damage (for example, crystal defects) to the side and bottom surfaces of the groove. Crystal defects cause dark current and white spots.
  • the present disclosure has been made in view of such circumstances, and aims to provide an imaging device and a method for manufacturing an imaging device that can reduce dark current and white spots.
  • An imaging device includes: a first semiconductor substrate; a plurality of sensor pixels provided on the first semiconductor substrate and performing photoelectric conversion; and a trench provided in the depth direction of the semiconductor substrate.
  • the first semiconductor substrate is a (110) substrate having a (110) plane as the first main surface. At least part of the side surface of the trench is a (111) plane.
  • crystal anisotropic etching is performed on the first main surface of the first semiconductor substrate so that the (110) plane is easily etched and the (111) plane is difficult to be etched, so that at least a part of the side surface is etched. is the (111) plane.
  • the crystal anisotropic etching can be performed by wet etching using an alkaline solution. In wet etching using an alkaline solution, the etching progresses chemically, so compared to dry etching, it is possible to suppress the occurrence of crystal defects on the side surfaces of the trench. As a result, the imaging device can reduce dark current and white spots caused by crystal defects.
  • An imaging device includes: a plurality of sensor pixels that perform photoelectric conversion; a first semiconductor substrate having a portion; The first semiconductor substrate is a (110) substrate having a (110) plane as the first main surface.
  • Each of the plurality of sensor pixels has a rhombic shape in plan view.
  • the side surface of the trench of the pixel isolation portion arranged between the pixels of the sensor pixels can be the (111) plane.
  • the trench whose side surface is the (111) plane is obtained by performing crystal anisotropic etching in which the (110) plane is easily etched and the (111) plane is difficult to be etched with respect to the first main surface of the first semiconductor substrate. can be formed.
  • etching progresses chemically. Therefore, compared with dry etching, the occurrence of crystal defects on the side surface of the trench is suppressed. be able to. As a result, the imaging device can reduce dark current and white spots caused by crystal defects.
  • a method for manufacturing an imaging device includes a step of forming trenches in a depth direction of the first semiconductor substrate from a first main surface of the first semiconductor substrate on which a plurality of sensor pixels that perform photoelectric conversion are provided. And prepare.
  • the first semiconductor substrate is a (110) substrate having a (110) plane as the first main surface.
  • the step of forming the trenches etches the first semiconductor substrate along the (111) plane. According to this, the imaging device described above can be manufactured.
  • FIG. 1 is a schematic diagram illustrating a configuration example of an imaging device according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a circuit diagram showing a configuration example of a pixel unit according to Embodiment 1 of the present disclosure.
  • FIG. 3 is a cross-sectional view showing a configuration example of a sensor pixel of the imaging device according to Embodiment 1 of the present disclosure.
  • 4A is a plan view showing a configuration example of a pixel region according to Embodiment 1 of the present disclosure;
  • FIG. 4B is an enlarged view of a part of FIG. 4.
  • FIG. 5A to 5C are cross-sectional views showing the manufacturing method of the imaging device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 6A to 6C are cross-sectional views showing the manufacturing method of the imaging device according to the first embodiment of the present disclosure in order of steps.
  • 7A to 7C are cross-sectional views showing the manufacturing method of the imaging device according to the first embodiment of the present disclosure in order of steps.
  • FIG. 8 is a plan view illustrating the relationship between the crystal orientation and the notch in a (110) Si wafer, in which the ⁇ 111> crystal orientation is particularly emphasized with a thick line.
  • 9A to 9C are cross-sectional views showing the manufacturing method of the imaging device according to the modification of the first embodiment of the present disclosure in order of steps.
  • 10A to 10C are cross-sectional views showing the manufacturing method of the imaging device according to the modification of the first embodiment of the present disclosure in order of steps.
  • FIG. 11A is a plan view illustrating the positions of the openings formed in step ST13 of FIG. 9.
  • FIG. 11B is a plan view illustrating an uneven portion formed in step ST14 of FIG. 10.
  • FIG. 11C is a diagram showing an enlarged cross section of the uneven portion.
  • 12A and 12B are diagrams illustrating a method for manufacturing an inter-pixel isolation portion according to the second embodiment of the present disclosure in order of steps.
  • 13A and 13B are diagrams illustrating a method for manufacturing an inter-pixel separation portion according to the second embodiment of the present disclosure in order of steps.
  • 14A and 14B are diagrams showing, in order of steps, a method for manufacturing an inter-pixel separation portion according to Modification 1 of Embodiment 2 of the present disclosure.
  • FIG. 15A and 15B are diagrams illustrating a method for manufacturing an inter-pixel separation section according to Modification 2 of Embodiment 2 of the present disclosure.
  • FIG. 16 is a cross-sectional view showing a configuration example of an imaging device according to Embodiment 3 of the present disclosure.
  • 17 is a plan view illustrating a configuration example of a pixel region of an imaging device according to Embodiment 3 of the present disclosure;
  • FIG. FIG. 18 is a plan view illustrating the relationship between the crystal orientation and the notch in a (110) Si wafer, in which the ⁇ 111> and ⁇ 112> crystal orientations are emphasized by thick lines.
  • 19A and 19B are diagrams illustrating a method for manufacturing an in-pixel isolation portion according to Embodiment 3 of the present disclosure in order of steps.
  • 20A to 20C are diagrams illustrating a method for manufacturing an in-pixel isolation portion according to Embodiment 3 of the present disclosure in order of steps.
  • 21A to 21C are diagrams illustrating a method for manufacturing an in-pixel isolation portion according to Embodiment 3 of the present disclosure in order of steps.
  • 22A to 22C are diagrams illustrating a method for manufacturing an in-pixel isolation portion according to Embodiment 3 of the present disclosure in order of steps.
  • 23A to 23C are diagrams illustrating a method for manufacturing an in-pixel isolation portion according to Embodiment 3 of the present disclosure in order of steps.
  • 24A and 24B are diagrams illustrating a method for manufacturing an in-pixel isolation portion according to Embodiment 3 of the present disclosure in order of steps.
  • 25A and 25B are diagrams illustrating a method for manufacturing an in-pixel isolation portion according to Embodiment 3 of the present disclosure in order of steps.
  • 26A and 26B are diagrams illustrating a method for manufacturing an in-pixel isolation portion according to Embodiment 3 of the present disclosure in order of steps.
  • directions may be described using the terms X-axis direction, Y-axis direction, and Z-axis direction.
  • the X-axis direction and the Y-axis direction are directions parallel to the surface 11a of the first semiconductor substrate 11, which will be described later.
  • the Z-axis direction is a direction perpendicular to the surface 11 a of the first semiconductor substrate 11 and is also the thickness direction of the first semiconductor substrate 11 .
  • the X-axis direction, Y-axis direction and Z-axis direction are orthogonal to each other.
  • a planar view means viewing from the Z-axis direction.
  • + and - may be added to p and n indicating the conductivity type of the semiconductor region.
  • the semiconductor regions marked with + and - mean that the impurity concentration is relatively high or low compared to the semiconductor regions not marked with + and -. However, even if the semiconductor regions are given the same p and p (or the same n and n), it does not mean that the impurity concentration of each semiconductor region is exactly the same.
  • FIG. 1 is a schematic diagram showing a configuration example of an imaging device 100 according to Embodiment 1 of the present disclosure.
  • the imaging device 100 includes a first board section 110 , a second board section 120 and a third board section 130 .
  • the imaging device 100 is an imaging device having a three-dimensional structure configured by bonding a first substrate portion 110, a second substrate portion 120, and a third substrate portion 130 together.
  • the first substrate portion 110, the second substrate portion 120, and the third substrate portion 130 are laminated in this order.
  • the first substrate section 110 has a first semiconductor substrate 11 and a plurality of sensor pixels 112 provided on the first semiconductor substrate 11 .
  • the multiple sensor pixels 112 perform photoelectric conversion.
  • a plurality of sensor pixels 112 are provided in a matrix in a pixel region 113 on the first substrate section 110 .
  • the second substrate section 120 includes a second semiconductor substrate 21, a readout circuit 122 provided on the second semiconductor substrate 21, and a plurality of pixel drive lines 123 provided on the second semiconductor substrate 21 and extending in the row direction. , and a plurality of vertical signal lines 124 provided on the second semiconductor substrate 21 and extending in the column direction.
  • the readout circuit 122 outputs pixel signals based on the charges output from the sensor pixels 112 .
  • One readout circuit 122 is provided for every four sensor pixels 112 .
  • the third substrate section 130 has a semiconductor substrate 131 and a logic circuit 132 provided on the semiconductor substrate 131 .
  • the logic circuit 132 has a function of processing pixel signals, and has, for example, a vertical drive circuit 133 , a column signal processing circuit 134 , a horizontal drive circuit 135 and a system control circuit 136 .
  • the vertical drive circuit 133 sequentially selects the plurality of sensor pixels 112 in units of rows.
  • the column signal processing circuit 134 performs, for example, correlated double sampling (CDS) processing on pixel signals output from each sensor pixel 112 in a row selected by the vertical drive circuit 133 .
  • the column signal processing circuit 134 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data corresponding to the amount of light received by each sensor pixel 112 .
  • the horizontal driving circuit 135, for example, sequentially outputs the pixel data held in the column signal processing circuit 134 to the outside.
  • the system control circuit 136 controls driving of each block (the vertical driving circuit 133, the column signal processing circuit 134, and the horizontal driving circuit 135) within the logic circuit 132.
  • FIG. 2 is a circuit diagram showing a configuration example of the pixel unit PU according to Embodiment 1 of the present disclosure.
  • the imaging device 100 four sensor pixels 112 are electrically connected to one readout circuit 122 to form one pixel unit PU.
  • the four sensor pixels 112 share one readout circuit 122 , and each output of the four sensor pixels 112 is input to the shared readout circuit 122 .
  • Each sensor pixel 112 has components in common with each other.
  • identification numbers (1, 2, 3, 4) is given.
  • the identification numbers at the end of the reference numerals of the components of each sensor pixel 112 are omitted.
  • Each sensor pixel 112 includes, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion that temporarily holds charges output from the photodiode PD via the transfer transistor TR. and FD.
  • the photodiode PD performs photoelectric conversion to generate charges according to the amount of light received.
  • a cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and an anode of the photodiode PD is electrically connected to a reference potential line (eg ground).
  • a drain of the transfer transistor TR is electrically connected to the floating diffusion FD, and a gate electrode of the transfer transistor TR is electrically connected to the pixel drive line 123 .
  • the transfer transistor TR is, for example, a CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • the floating diffusions FD of each sensor pixel 112 sharing one readout circuit 122 are electrically connected to each other and to the input terminal of the common readout circuit 122 .
  • the readout circuit 122 has, for example, an amplification transistor AMP, a reset transistor RST, and a selection transistor SEL. Note that the selection transistor SEL may be omitted if necessary.
  • the source of the reset transistor RST (the input terminal of the readout circuit 122) is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the amplification transistor AMP.
  • a gate electrode of the reset transistor RST is electrically connected to the pixel drive line 123 (see FIG. 1).
  • a source of the amplification transistor AMP is electrically connected to a drain of the selection transistor SEL, and a gate electrode of the amplification transistor AMP is electrically connected to a source of the reset transistor RST.
  • the source of the selection transistor SEL (the output terminal of the readout circuit 122) is electrically connected to the vertical signal line 124, and the gate electrode of the selection transistor SEL is electrically connected to the pixel drive line 123 (see FIG. 1). there is
  • the transfer transistor TR transfers the charge of the photodiode PD to the floating diffusion FD when the transfer transistor TR is turned on.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential.
  • the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 122 .
  • the amplification transistor AMP generates, as a pixel signal, a voltage signal corresponding to the level of the charge held in the floating diffusion FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of the charge generated in the photodiode PD.
  • the amplification transistor AMP amplifies the potential of the floating diffusion FD when the selection transistor SEL is turned on, and outputs a voltage corresponding to the potential to the column signal processing circuit 134 via the vertical signal line 124 .
  • the shape of the sensor pixel 112 in plan view is a rhombus.
  • the planar shape of the sensor pixel 112 is a square.
  • FIG. 1 shows the case where the imaging device 100 is configured by the first board section 110, the second board section 120, and the third board section 130, this is only an example.
  • Embodiment 1 of the present disclosure and Embodiments 2 and 3 to be described later are not limited to the laminated structure shown in FIG.
  • the second substrate portion 120 and the third substrate portion 130 may be configured as one substrate portion.
  • elements such as transistors and circuits included in the second substrate section 120 and the third substrate section 130 may be provided on a single semiconductor substrate.
  • FIG. 3 is a cross-sectional view showing a configuration example of the sensor pixel 112 of the imaging device 100 according to Embodiment 1 of the present disclosure.
  • the imaging device 100 is a back-illuminated imaging device.
  • the rear surface 110b of the first substrate section 110 is the light incident surface, and the fixed charge film 19, the color filter CF, the light shielding film SF, and the on-chip lens OCL are provided on the rear surface 110b side.
  • a color filter CF and an on-chip lens OCL are provided for each sensor pixel 12, respectively.
  • the fixed charge film 19 is provided on the back surface 110b of the first substrate portion 110, and is interposed between the back surface 110b and the color filter CF and between the back surface 110b and the light shielding film SF.
  • the light shielding film SF is arranged between the color filter CF of one sensor pixel and the color filter CF of the other sensor pixel adjacent to each other.
  • the second substrate portion 120 is joined to the surface 110a side of the first substrate portion 110 .
  • the first semiconductor substrate 11 of the first substrate section 110 is composed of, for example, a silicon (Si) substrate.
  • a photodiode PD, a transfer transistor TR, and a floating diffusion FD are provided on the first semiconductor substrate 11 .
  • the photodiode PD is n ⁇ type and the floating diffusion FD is n+ type.
  • a p-type well region WE is provided between the photodiode PD and the floating diffusion FD.
  • a channel of the transfer transistor TR is formed in the p-type well region WE.
  • a photodiode PD, a transfer transistor TR, and a floating diffusion FD are provided for each sensor pixel 12, respectively.
  • the first semiconductor substrate 11 is provided with an inter-pixel isolation portion 14 that electrically isolates adjacent sensor pixels 12 from each other.
  • the inter-pixel isolation part 14 includes a trench 141 provided in the first semiconductor substrate 11 , a fixed charge film 142 provided on the side surface of the trench 141 , and an embedded film embedded in the trench 141 via the fixed charge film 142 . and a membrane 143 .
  • a trench is provided for the semiconductor substrate.
  • the type of the buried film 143 is not particularly limited, it is, for example, p-type amorphous Si, p-type silicon carbide (SiC), or metal.
  • the first semiconductor substrate 11 is a Si substrate
  • amorphous Si having a coefficient of thermal expansion close to that of the Si substrate is used as the buried film 143
  • subsequent generation of defects can be suppressed.
  • p-type SiC is used as the buried film 143
  • the hole accumulation effect is enhanced due to its wide bandgap.
  • a metal is used as the embedded film 143 , it is possible to prevent light incident on one sensor pixel 112 from entering the other adjacent sensor pixel 112 .
  • a conductive embedding material such as metal is used as the embedding film 143
  • a negative voltage may be applied to the conductive embedding material.
  • the fixed charge film 142 is a film that generates fixed charges.
  • the fixed charge film 142 reduces the dark current of the sensor pixel 112 by generating holes on the side surfaces of the trenches 141 and combining the generated holes with electrons generated due to damage.
  • the fixed charge film 142 can be made of oxide or nitride containing at least one of hafnium, aluminum, zirconium, thallium and titanium, for example.
  • the fixed charge film can also be composed of oxides or nitrides containing at least one of lanthanum, cerium, neodymium, promethium, samarium, europium, gadolinium, terbium, dysprosium, holmium, thulium, ytterbium, lutetium and yttrium.
  • the fixed charge film can also be made of hafnium oxynitride or aluminum oxynitride.
  • the fixed charge film 142 can be doped with silicon or nitrogen in an amount that does not impair the insulating properties. Thereby, heat resistance etc. can be improved. It is desirable that the fixed charge film 142 has a film thickness controlled in consideration of the wavelength and the refractive index, and also functions as an antireflection film for a semiconductor substrate having a high refractive index.
  • a p-type region 15 is provided between the inter-pixel isolation portion 14 and the photodiode PD.
  • a first interlayer insulating film 16 is provided on the surface 11a side of the first semiconductor substrate 11 .
  • the first interlayer insulating film 16 is, for example, a silicon oxide film (SiO 2 film), a silicon nitride film (SiN film), a silicon oxynitride film (SiON film), a silicon carbonitride film (SiCN film), or one of these films. It is a laminated film containing one or more.
  • a plurality of wirings connected to the first semiconductor substrate 11 are provided on the front surface 11a side of the first semiconductor substrate 11 .
  • a first wiring 17 connected to the floating diffusion FD is provided on the surface 11a side of the first semiconductor substrate 11.
  • the material forming the first wiring 17 is not particularly limited, but an example is copper (Cu) or a Cu alloy containing Cu as a main component, aluminum (Al) or an Al alloy containing Al as a main component, or tungsten. (W) and the like.
  • the second semiconductor substrate 21 included in the second substrate section 120 is made of, for example, a silicon substrate.
  • An amplification transistor AMP, a reset transistor RST, and a selection transistor SEL are provided on the surface 21a side of the second semiconductor substrate 21 .
  • a second interlayer insulating film 26 is provided on the surface 11a side of the second semiconductor substrate 21 .
  • the second interlayer insulating film 26 is, for example, a silicon oxide film (SiO 2 film), a silicon nitride film (SiN film), a silicon oxynitride film (SiON film), a silicon carbonitride film (SiCN film), or one of these films. It is a laminated film containing one or more.
  • a plurality of wirings connected to the second semiconductor substrate 21 are provided on the surface 21 a side of the second semiconductor substrate 21 .
  • a second wiring 27 is provided that connects to the gate electrode AMP-G of the amplification transistor AMP and the source RST-S of the reset transistor RST.
  • the material constituting the second wiring 27 is not particularly limited, as an example, it is composed of Cu, a Cu alloy containing Cu as a main component, Al, an Al alloy containing Al as a main component, W, or the like. .
  • the first interlayer insulating film 16 and the second interlayer insulating film 26 are bonded to each other.
  • the first wiring 17 and the second wiring 27 are, for example, Cu--Cu bonded at the bonding surface between the first interlayer insulating film 16 and the second interlayer insulating film 26 . Accordingly, in each of the plurality of sensor pixels 112, the floating diffusion FD is connected to the gate electrode AMP-G of the amplification transistor AMP and the source RST-S of the reset transistor RST through the first wiring 17 and the second wiring 27. Connected.
  • a (110) substrate is used as the first semiconductor substrate 11, the crystal plane of the surface 11a of which is the (110) plane.
  • the inter-pixel isolation portion 14 provided in the first semiconductor substrate 11 at least a portion of the side surface 141c of the trench 141 has a (111) crystal plane.
  • the side surfaces 141c of the trench 141 are all (111) planes.
  • the sensor pixel 112 has a rhombic planar shape in the Z-axis direction.
  • FIG. 4A is a plan view showing a configuration example of the pixel region 113 according to Embodiment 1 of the present disclosure.
  • 4B is an enlarged view of a part of FIG. 4.
  • FIG. 4A and 4B show planar shapes of the plurality of sensor pixels 112 when the first semiconductor substrate 11 is viewed from the surface 11a side (see FIG. 3).
  • the planar shape of the sensor pixel 112 is a rhombus.
  • the interior angles of the rhombus are, for example, an obtuse angle ⁇ 1 (an example of a “first interior angle” in the present disclosure) is 109.5°, and an acute angle ⁇ 2 (an example of a “second interior angle” in the present disclosure). ) is 70.5°.
  • the first side L1 forming the outer periphery of the rhombus and the second side L2 forming the outer periphery and intersecting with the first side are parallel to the longitudinal direction of the ⁇ 111> crystal orientation. That is, the trench 141 of the inter-pixel isolation portion 14 arranged around the sensor pixel 12 extends in the crystal orientation ⁇ 111> direction on the surface 11a of the first semiconductor substrate 11 . As a result, all of the side surfaces 141c (see FIG. 3) of the trenches 141 of the inter-pixel isolation section 14 are (111) planes.
  • the imaging device includes a film forming device (including a CVD (Chemical Vapor Deposition) device, a thermal oxidation furnace, a sputtering device, a spin coater, a resist coating device, etc.), an exposure device, an ion implantation device, an annealing device, an etching device, a CMP ( (Chemical Mechanical Polishing) equipment, etc., using various equipment.
  • a film forming device including a CVD (Chemical Vapor Deposition) device, a thermal oxidation furnace, a sputtering device, a spin coater, a resist coating device, etc.
  • an exposure device including a ion implantation device, an annealing device, an etching device, a CMP (Chemical Mechanical Polishing) equipment, etc., using various equipment.
  • CMP Chemical Mechanical Polishing
  • FIGS. 4A and 4B are cross-sectional views showing the manufacturing method of the imaging device 100 according to the first embodiment of the present disclosure in order of steps.
  • a (110) Si wafer whose surface 11a has a (110) crystal plane is used as the first semiconductor substrate 11.
  • the manufacturing apparatus aligns the surface 11a of the first semiconductor substrate 11 along the crystal orientation ⁇ 111> direction so that the planar shape of the sensor pixel 12 becomes a rhombus (see FIGS. 4A and 4B). Dry etching (that is, along the (111) plane) is performed.
  • the manufacturing apparatus forms the insulating film 51 such as SiO 2 on the surface 11a of the first semiconductor substrate 11 by the CVD method.
  • the manufacturing apparatus forms a resist pattern (not shown) on the insulating film 51 using photolithography technology.
  • the manufacturing apparatus patterns the insulating film 51 using the resist pattern as a mask. After patterning the insulating film 51, the manufacturing equipment removes the resist pattern.
  • the manufacturing equipment dry-etches the first semiconductor substrate 11 using the patterned insulating film 51 as a hard mask. Dry etching is, for example, RIE (Reactive Ion Etching). As a result, a trench 141 ′ is formed along the ⁇ 111> crystal orientation on the surface 11 a side of the first semiconductor substrate 11 . Since the trench 141' is formed by dry etching, processing-induced crystal defects (etching damage) occur on the side surfaces of the trench 141'.
  • RIE Reactive Ion Etching
  • step ST1 it is possible to identify the ⁇ 111> crystal orientation using a notch provided in advance in the (110) Si wafer.
  • FIG. 8 is a plan view illustrating the relationship between the crystal orientation and the notch in a (110) Si wafer, in which the ⁇ 111> crystal orientation is emphasized with a thick line. As shown in FIG. 5, in a (110) Si wafer, the direction of the straight line connecting the notch and the wafer center is, for example, the ⁇ 1-12> crystal orientation.
  • the wafer is rotated clockwise by 19.4° about the wafer center, so that the crystal orientation ⁇ 1 ⁇ 11> direction can be aligned with the X-axis direction.
  • the crystal orientation ⁇ 1-11> direction is equivalent to the ⁇ 111> direction.
  • the direction of the pattern side of the resist pattern is set in a direction that intersects the X-axis direction by 70.5° (or 109.5°) in plan view. , that is, the ⁇ 111> direction.
  • the insulating film 51 is patterned using this resist pattern, and the patterned insulating film 51 is used as a hard mask to etch the (110) Si wafer, thereby forming trenches 141' extending in the ⁇ 111> direction. can be formed.
  • step ST2 of FIG. 5 the manufacturing equipment wet-etches the first semiconductor substrate 11 with an alkaline chemical solution.
  • the etching rate greatly depends on the crystal orientation, and etching does not proceed in the ⁇ 111> direction (that is, the direction perpendicular to the (111) plane).
  • a trench 141 having a vertical flat cross-sectional shape along the (111) plane is obtained.
  • a side surface 141c and a bottom surface 141d of the trench 141 are each a (111) plane. This etching is stable because it stops substantially when a flat (111) plane is formed. Also, an effect of removing crystal defects generated by RIE can be obtained.
  • the manufacturing apparatus forms a Si epitaxial layer 15' containing acceptors (that is, p-type impurities) at a high concentration in the trenches 141 by epitaxial growth. Since the epitaxial growth method is a mode of growth in which Si is aligned with the underlying crystal plane, the surface of the Si epitaxial layer 15' is the (111) plane. That is, the side surface 141c and the bottom surface 141d of the trench 141 after forming the Si epitaxial layer 15' are each the (111) plane.
  • the trench 141 widened by wet etching in step ST2 can be adjusted to a desired width.
  • the Si epitaxial layer 15' Since the electrons generated from the interface state with the film covering the trench 141 are captured by the high-concentration holes, dark current is reduced by forming the Si epitaxial layer 15' containing a high concentration of acceptors. It is possible to A desired distribution of acceptors may be obtained by adjusting the temperature during the deposition of the Si epitaxial layer 15'. An additional heat treatment may be performed after forming the Si epitaxial layer 15' to expand the distribution of acceptors from the Si epitaxial layer 15' to the first semiconductor substrate 11 side. The Si epitaxial layer 15' and the p-type region due to thermal diffusion of acceptors from the Si epitaxial layer 15' correspond to the p-type region 15 shown in FIG.
  • step ST4 of FIG. 6 the manufacturing equipment forms the fixed charge film 142 over the entire surface 11a of the first semiconductor substrate 11, including the side surfaces 141c and bottom surfaces 141d of the trenches 141.
  • step ST5 of FIG. 6 the manufacturing equipment forms the buried film 143 inside the trench 141. Then, as shown in FIG.
  • the manufacturing apparatus forms the buried film 143 on the surface 11 a of the first semiconductor substrate 11 , performs CMP processing on the surface of the buried film 143 , and leaves the buried film 143 only in the trench 141 .
  • step ST6 of FIG. 6 the manufacturing equipment forms well regions WE in the first semiconductor substrate 11.
  • the manufacturing apparatus forms transfer transistors TR on the first semiconductor substrate 11 .
  • the manufacturing apparatus forms the floating diffusion FD in the first semiconductor substrate 11 before or after forming the transfer transistor TR.
  • step ST7 of FIG. 7 the manufacturing equipment prepares a plurality of wirings including the first wirings 17 on the surface 11a side of the first semiconductor substrate 11, and a first interlayer insulating film 16 covering the plurality of first wirings 17. are formed to complete the first substrate portion 110 .
  • the manufacturing apparatus bonds the first substrate portion 110 and the second substrate portion 210 formed separately from the first substrate portion 110 to each other.
  • the first interlayer insulating film 16 of the first substrate portion 110 and the second interlayer insulating film 26 of the second substrate portion 210 are bonded together, and the first wiring 17 of the first substrate portion 110 and the second substrate are bonded together.
  • the portion 210 and the second wiring 27 are Cu--Cu bonded.
  • the manufacturing equipment performs CMP processing on the back surface 11b of the first semiconductor substrate 11 to thin the first semiconductor substrate 11 .
  • the inter-pixel isolation part 14 is cut from the bottom surface side of the trench and exposed on the back surface 11 b to become an inter-pixel isolation part penetrating through the first semiconductor substrate 11 .
  • the manufacturing equipment forms the fixed charge film 19 on the rear surface 110b of the first substrate section 110 (also the rear surface 11b of the first semiconductor substrate 11, which will be described later).
  • the fixed charge film 19 is a film that generates fixed charges.
  • the fixed charge film 19 reduces the dark current of the sensor pixel 112 by generating holes in the back surface 11b of the first semiconductor substrate 11 and combining the generated holes with electrons generated due to damage such as CMP. .
  • the manufacturing apparatus forms the light shielding film SF and the color filters CF on the back surface 11b side of the first semiconductor substrate 11 with the fixed charge film 19 interposed therebetween. Then, the manufacturing apparatus attaches the on-chip lens OCL to the color filter CF. Through the above steps, the imaging device 100 shown in FIGS. 3 to 4B is completed.
  • the imaging device 100 includes the first semiconductor substrate 11, the plurality of sensor pixels 112 provided on the first semiconductor substrate 11 and performing photoelectric conversion, and the first semiconductor substrate. and a trench 141 provided in the depth direction (for example, Z-axis direction) of the first semiconductor substrate 11 from the surface 11a of the first semiconductor substrate 11 .
  • the first semiconductor substrate 11 is a (110) substrate having a (110) surface 11a. At least part of the side surfaces 141c of the trench 141 (for example, all of the side surfaces 141c) are (111) planes.
  • crystal anisotropic etching is performed on the front surface 11a of the first semiconductor substrate 11 so that the (110) plane is easily etched and the (111) plane is difficult to be etched. can form the trench 141 with the (111) plane.
  • the crystal anisotropic etching can be performed by wet etching using an alkaline solution.
  • etching progresses chemically, so compared to dry etching, it is possible to suppress the occurrence of crystal defects on the side surfaces 141c of the trench 141.
  • Wet etching using an alkaline solution can also remove crystal defects by etching a semiconductor including crystal defects. As a result, the imaging device 100 can reduce dark current and white spots caused by crystal defects.
  • the imaging device 100 is provided on the first semiconductor substrate 11 and includes an inter-pixel separation unit 14 that separates one sensor pixel 112 and the other adjacent sensor pixel 112 among the plurality of sensor pixels 112. .
  • the inter-pixel isolation portion 14 includes trenches 141 .
  • the side surfaces 141c of the trenches 141 of the inter-pixel isolation section 14 have a flat shape perpendicular to the surface 11a of the first semiconductor substrate 11, so that the sensor pixels 112 can be miniaturized.
  • the side surfaces 141c of the trenches 141 of the inter-pixel isolation section 14 are vertical and flat, embedding the embedded film 143 into the trenches 141 is facilitated. As a result, the pixel separation performance is high and stable, and the reliability is improved.
  • the second semiconductor substrate 21 to be bonded to the first semiconductor substrate 11 may be a (100) substrate having a (100) surface facing the first semiconductor substrate 11 (for example, the front surface 21a).
  • the second semiconductor substrate 21 may be a (100) Si wafer. According to this, the performance of the transistors (for example, the amplification transistor AMP, the reset transistor RST, etc.) provided on the surface 21a side of the second semiconductor substrate 21 can be kept high.
  • the manufacturing method of the imaging device 100 according to the first embodiment of the present disclosure includes a step of forming trenches 141 in the Z-axis direction from the surface 11a of the first semiconductor substrate 11 on which the plurality of sensor pixels 112 that perform photoelectric conversion are provided.
  • the first semiconductor substrate 11 is a (110) substrate having a (110) surface 11a.
  • the first semiconductor substrate 11 is etched along the (111) plane. According to this, it is possible to manufacture the imaging device 100 capable of reducing dark current and white defects caused by crystal defects.
  • the trench 141 of the inter-pixel isolation portion 14 is formed from the front surface 11a side of the first semiconductor substrate 11 .
  • the trench 141 may be formed not from the front surface 11a side of the first semiconductor substrate 11 but from the rear surface 11b side.
  • FIGS. 9 and 10 are cross-sectional views showing the manufacturing method of the imaging device 100 according to the modification of the first embodiment of the present disclosure in order of steps. Also in this modification, a (110) Si wafer is used as the first semiconductor substrate 11 . In the (110) Si wafer, not only the crystal plane of the front surface 11a but also the crystal plane of the back surface 11b is the (110) plane.
  • the manufacturing apparatus provides photodiodes PD, transfer transistors TR, floating diffusions FD, element isolation layers 18, metal wirings ML, and a first interlayer insulating film on the front surface 11a side of the first semiconductor substrate 11.
  • the manufacturing apparatus attaches the support substrate 22 to the front surface 11a side of the first semiconductor substrate 11 with the first interlayer insulating film 16 interposed therebetween.
  • the support substrate 22 is, for example, a (100) Si wafer.
  • a part of the pixel transistor (for example, the amplification transistor AMP, the reset transistor RST, the selection transistor SEL, etc. shown in FIG. 2) may be arranged on the support substrate 22 .
  • the manufacturing apparatus performs a CMP process on the rear surface 11b of the first semiconductor substrate 11 to thin the first semiconductor substrate 11 . Then, the manufacturing apparatus forms an insulating film 53 such as SiO 2 on the rear surface 11 b of the first semiconductor substrate 11 .
  • step ST12 of FIG. 9 the manufacturing apparatus aligns the rear surface 11b of the first semiconductor substrate 11 with the ⁇ 111> crystal orientation so that the planar shape of the sensor pixel 12 becomes a rhombus (see FIGS. 4A and 4B). (that is, along the (111) plane).
  • the manufacturing apparatus forms a resist pattern (not shown) on the insulating film 53 using photolithography technology. Then, the manufacturing apparatus patterns the insulating film 53 using the resist pattern as a mask. After patterning the insulating film 53, the manufacturing equipment removes the resist pattern. Next, the manufacturing apparatus uses the patterned insulating film 53 as a hard mask to subject the first semiconductor substrate 11 to RIE processing. As a result, a trench 141 ′ is formed along the ⁇ 111> crystal orientation on the surface 11 a side of the first semiconductor substrate 11 . Since the trench 141' is formed by dry etching, processing-induced crystal defects (etching damage) occur on the side surfaces of the trench 141'.
  • the manufacturing apparatus further patterns the insulating film 53 using photolithography technology to form openings 531 in the insulating film 53.
  • the manufacturing apparatus further patterns the insulating film 53 using photolithography technology to form openings 531 in the insulating film 53.
  • FIG. 11A is a plan view illustrating the position of the opening 531 formed in step ST13 of FIG. 9.
  • the manufacturing apparatus forms openings 531 in the insulating film 53 at positions overlapping the sensor pixels 112 in plan view.
  • step ST13 of FIG. 9 the manufacturing equipment wet-etches the first semiconductor substrate 11 with an alkaline chemical solution.
  • the etching rate greatly depends on the crystal orientation, and etching does not proceed in the ⁇ 111> direction.
  • a trench 141 having a shape is obtained.
  • a side surface 141c and a bottom surface 141d of the trench 141 are each a (111) plane. This etching is stable because it stops substantially when a flat (111) plane is formed. Also, an effect of removing crystal defects generated by RIE can be obtained.
  • step ST14 of FIG. 10 an opening 531 is provided in the insulating film 53 used as a hard mask. For this reason, the uneven portion 13 is formed on the rear surface 11 b side of the first semiconductor substrate 11 .
  • FIG. 11B is a plan view illustrating the uneven portion 13 formed in step ST14 of FIG.
  • FIG. 11C is a diagram showing an enlarged cross section of the uneven portion 13.
  • the uneven portion 13 is formed at a position overlapping the sensor pixel 112 in plan view.
  • the surface of the uneven portion 13 is a (111) plane inclined with respect to the back surface 11b of the first semiconductor substrate 11, as shown in FIG. 11C.
  • the inclination angle ⁇ 3 of this inclined surface (hereinafter referred to as the inclined surface) with respect to the back surface 11b is 35.3°.
  • the cross-sectional shape of the uneven portion 13 is a wavy shape in which inclined surfaces with inclination angles of ⁇ 3 are alternately connected.
  • the uneven portion 13 functions as an antireflection portion. After forming the uneven portion 13 , the manufacturing apparatus removes the insulating film 53 .
  • step ST15 in FIG. 10 the manufacturing equipment is fixed to the entire back surface 11b of the first semiconductor substrate 11, including the side surfaces 141c and bottom surface 141d of the trench 141 and the inner inclined surfaces of the uneven portion 13.
  • a charge film 142 is formed.
  • the manufacturing apparatus forms a buried film 143 in the trench 141 and in the concave portion of the concave/convex portion 13 .
  • the manufacturing apparatus forms the light shielding film SF and the color filters CF on the rear surface 11b side of the first semiconductor substrate 11.
  • the manufacturing apparatus attaches the on-chip lens OCL to the color filter CF.
  • the trenches 141 of the inter-pixel isolation section 14 are formed by performing dry etching such as RIE and then performing wet etching using an alkaline chemical solution.
  • the method of forming trench 141 is not limited to this.
  • the trench 141 may be formed only by wet etching using an alkaline chemical.
  • FIGS. 12 and 13 are diagrams showing a method for manufacturing the inter-pixel separation section 14 according to the second embodiment of the present disclosure in order of steps.
  • the upper drawing is a plan view
  • the lower drawing is a sectional view.
  • the manufacturing apparatus aligns the surface 11a of the first semiconductor substrate 11 along the crystal orientation ⁇ 111> direction so that the planar shape of the sensor pixel 12 becomes a rhombus (see FIGS. 4A and 4B). Dry etching (that is, along the (111) plane) is performed.
  • the manufacturing equipment forms an insulating film 55 such as SiN or SiO 2 on the first semiconductor substrate 11 .
  • the manufacturing apparatus patterns the insulating film 55 using a photolithographic technique to form an opening 551 having a width of about 100 nm in the insulating film 55 .
  • the manufacturing apparatus uses the insulating film 55 provided with the opening 551 as a hard mask to anisotropically dilute the surface 11a of the first semiconductor substrate 11 with an alkaline chemical solution.
  • Wet etch As the alkaline chemical solution, for example, a potassium hydroxide (KOH) solution of 25% by weight (wt%) or more and 35% by weight or less is used.
  • KOH potassium hydroxide
  • This anisotropic wet etching forms a trench 141 with a width of about 300 nm and a depth of about 10 ⁇ m.
  • the (110) plane is easier to etch than the (111) plane, and the etching rate ratio of the (110) plane to the (111) plane is 100 times or more.
  • the etching rate of the (110) plane in 25 wt % KOH solution is about 1.4 ⁇ m/min. Since the trench 141 is formed by wet etching, crystal defects (etching damage) unlike dry etching do not occur.
  • the manufacturing equipment removes the insulating film 55 (hard mask) from the surface 11a of the first semiconductor substrate 11.
  • FIG. 13 the manufacturing equipment removes the insulating film 55 (hard mask) from the surface 11a of the first semiconductor substrate 11.
  • the manufacturing equipment forms a non-doped Si epitaxial layer 11ep in the trench 141 by epitaxial growth to narrow the width of the trench 141.
  • the trench 141 is filled with the Si epitaxial layer 11ep so that the trench 141 has a width of about 100 nm.
  • Si is aligned with the underlying crystal plane, so the surface of the Si epitaxial layer 11ep is the (111) plane. That is, after forming the Si epitaxial layer 11ep, the side surface 141c and the bottom surface 141d of the trench 141 are (111) planes. Thereby, the inter-pixel isolation part 14 including the trench 141 is completed.
  • the trenches 141 of the inter-pixel isolation section 14 are formed only by wet etching using an alkaline solution without using dry etching.
  • the wet etching since the etching progresses chemically, the occurrence of crystal defects on the side surfaces 141c of the trench 141 can be suppressed.
  • generation of defects associated with etching gas (fluorine, carbon, bromine, etc.) by RIE can be suppressed.
  • the imaging device 100 can reduce dark current and white spots caused by crystal defects.
  • a p-type Si epitaxial layer may be deposited in the trench 141 and the sidewalls 11c of the trench 141 may be doped p-type.
  • the trench 141 may be filled with a light-shielding film or the like.
  • FIGS. 14A and 14B are diagrams showing a method for manufacturing the inter-pixel separation section 14 according to Modification 1 of Embodiment 2 of the present disclosure in order of steps.
  • the upper drawing is a plan view
  • the lower drawing is a sectional view.
  • the manufacturing apparatus forms a p-type Si epitaxial layer 11ep_p (an example of the “epitaxial film” of the present disclosure) in the trench 141 by an epitaxial growth method.
  • a film is formed to narrow the width of the trench 141 .
  • the trench 141 is filled with the p-type Si epitaxial layer 11ep_p so that the trench 141 has a width of about 100 nm.
  • the side surfaces 141c and the bottom surface 141d of the trench 141 are doped p-type.
  • the sidewalls 141c of the trench 141 are doped p-type to suppress defects.
  • step ST31 of FIG. 14 the manufacturing equipment fills the trench 141 with the light shielding film 144.
  • the pixel including the trench 141, the p-type Si epitaxial layer 11ep_p covering the side surface 141c and the bottom surface 141d of the trench 141, and the light shielding film 144 embedded in the trench 141 via the p-type Si epitaxial layer 11ep_p
  • the separation part 14 is completed.
  • color mixing between adjacent sensor pixels 112 can be suppressed by having the inter-pixel separation section 14 have the light shielding film 144 .
  • the side surfaces 141c of the trench 141 suppress the occurrence of crystal defects and have a flat shape, so that the diffusion of the p-type impurity becomes more uniform.
  • An ideal impurity profile can be obtained by forming the p-type Si epitaxial layer 11ep_p on the side surface 141c.
  • the imaging device 100 can further suppress crystal defects and further reduce dark current and white spots caused by crystal defects.
  • FIG. 15 is a diagram showing a method for manufacturing the inter-pixel separation section 14 according to Modification 2 of Embodiment 2 of the present disclosure.
  • the upper diagram is a plan view
  • the lower diagram is a sectional view.
  • a trench 141 having a width of about 300 nm and a depth of about 10 ⁇ m is formed, a non-doped Si epitaxial layer 11ep is formed in the trench 141, and the width of the trench 141 is set to 100 nm ( Up to step ST24), the manufacturing method is the same as that described with reference to FIGS.
  • the manufacturing apparatus forms a p-type Si epitaxial layer 11ep_p in the trench 141 by epitaxial growth to fill the trench 141. Thereby, the inter-pixel isolation part 14 including the trench 141 and the p-type Si epitaxial layer 11ep_p embedded in the trench 141 is completed.
  • the imaging apparatus 100 similarly to Modification 1 of Embodiment 2, the imaging apparatus 100 further suppresses crystal defects, and further reduces dark current and white spots caused by crystal defects. becomes possible.
  • the (110) substrate may be wet-etched using an alkaline chemical to form not only the inter-pixel isolation section but also the intra-pixel isolation section.
  • the intra-pixel isolation may also have hollow trenches that are separated from the front and back surfaces of the (110) substrate, respectively.
  • FIG. 16 is a cross-sectional view showing a configuration example of an imaging device 100A according to Embodiment 3 of the present disclosure.
  • an imaging device 100 ⁇ /b>A according to the third embodiment is, for example, a back-illuminated imaging device and has a plurality of sensor pixels 112 .
  • each of the plurality of sensor pixels 112 is provided with an intra-pixel separation section 44 that separates the inside of the sensor pixel 112 into a plurality of regions (for example, two regions on the left and right as shown in FIG. 16).
  • the intra-pixel isolation section 44 includes a hollow structure trench (hereinafter referred to as a hollow trench; an example of a “trench” in the present disclosure) 441 provided in the first semiconductor substrate 11 and an embedded film 442 embedded in the hollow trench 441 .
  • the hollow trenches 441 are hollow portions separated from the front surface 11 a and the rear surface 11 b of the first semiconductor substrate 11 in the sensor pixel 112 .
  • the type of the embedded film 442 is not particularly limited, it is, for example, amorphous Si with excellent embedding properties.
  • Amorphous Si may be non-doped amorphous Si, p-type amorphous Si, or a film obtained by laminating these (for example, p-type amorphous Si to non-doped amorphous Si). laminated film).
  • the first semiconductor substrate 11 is a Si substrate, if amorphous Si having a coefficient of thermal expansion close to that of the Si substrate is used as the buried film 143, subsequent generation of defects can be suppressed.
  • a blooming path can be formed between one region and another region.
  • the blooming path is formed in single-crystal Si, and is formed in the well region WE, for example.
  • the barrier height between one region and the other region within the sensor pixel 112 can be reduced. Charge that exceeds the storage capacity of one region within a sensor pixel can flow through the blooming path to the other region. It is possible to prevent the signal output difference in the sensor pixels 112 from becoming extremely large. In addition, since charges can move through the blooming paths, overflow of charges from one sensor pixel 112 adjacent to the other sensor pixel 112 can be suppressed. As a result, it is possible to prevent the output of the sensor pixel 112 from becoming defective (for example, whitening) due to the overflow. From the above, it is possible to improve the imaging performance.
  • the other end of the intra-pixel isolation portion 44 (upper end in FIG. 16) and the rear surface 11b (light receiving surface) of the first semiconductor substrate 11 are separated.
  • scattering of incident light within the sensor pixel 112 can be suppressed, so color mixing between one region and the other region within the sensor pixel 112 can be suppressed.
  • FIG. 17 is a plan view showing a configuration example of the pixel region 113 of the imaging device 100A according to Embodiment 3 of the present disclosure.
  • FIG. 17 shows the planar shape of the plurality of sensor pixels 112 when the first semiconductor substrate 11 is viewed from the surface 11a side.
  • the planar shape of the sensor pixel 112 is a square.
  • a first side L11 forming the outer periphery of the square is parallel to the crystal orientation ⁇ 111> direction
  • a second side L12 forming the outer periphery of the square and orthogonal to the first side is in the crystal orientation ⁇ 112> direction.
  • parallel to The inter-pixel separation portion 14 extends in the crystal orientation ⁇ 111> direction and the crystal orientation ⁇ 112> direction.
  • the intra-pixel isolation portion 44 extends in the crystal orientation ⁇ 112> direction.
  • the width direction of the intra-pixel separation portion 44 is the ⁇ 111> direction.
  • FIG. 18 is a plan view illustrating the relationship between the crystal orientation and the notch in a (110) Si wafer, in which the ⁇ 111> and ⁇ 112> crystal orientations are emphasized with thick lines. As shown in FIG. 18, the crystal orientation ⁇ 111> direction and the crystal orientation ⁇ 112> direction are orthogonal in plan view.
  • 19 to 26 are diagrams showing the manufacturing method of the in-pixel isolation portion 44 according to the third embodiment of the present disclosure in order of steps.
  • the top view is a plan view
  • the middle view is a cross-sectional view taken along line YY' of the top view
  • the bottom view is view taken along line XX'. It is a cut cross-sectional view.
  • a cross-sectional view taken along line YY' is a cross-sectional view parallel to the ⁇ 112> direction.
  • a cross-sectional view taken along line XX' is a cross-sectional view parallel to the ⁇ 111> direction.
  • the first semiconductor substrate 11 shown in FIG. 19 is a (110) Si wafer whose surface 11a has a (110) crystal plane.
  • the manufacturing apparatus forms an insulating film 57 such as SiO 2 on the surface 11 a of the first semiconductor substrate 11 .
  • the manufacturing equipment forms a resist pattern (not shown) on the insulating film 57 using photolithographic technology.
  • the manufacturing apparatus patterns the insulating film 57 using the resist pattern as a mask.
  • the insulating film 57 is formed to have an opening 571 above the region R14 where the inter-pixel isolation portion is formed, and to cover the other region.
  • the opening 571 is a through hole, and the surface 11a of the first semiconductor substrate 11 is exposed from below the opening 571 .
  • the openings 531 are formed so as to face each other across the center of the sensor pixel 112 in plan view.
  • the direction in which the openings 531 face each other across the sensor pixel 112 is the crystal orientation ⁇ 112> direction.
  • the crystal orientation ⁇ 111> direction and the ⁇ 112> direction are specified using notches provided in advance in the (110) Si wafer. It is possible to As shown in FIG. 18, in a (110) Si wafer, the direction of the straight line connecting the notch and the wafer center is, for example, the ⁇ 1-12> crystal orientation.
  • the crystal orientation ⁇ 1-12> direction is equivalent to the ⁇ 112> direction.
  • the crystal orientation ⁇ 111> direction is aligned with the X-axis direction
  • the crystal orientation ⁇ 112> direction is aligned with the Y-axis direction.
  • the surface 11a of the first semiconductor substrate 11 is dry-etched.
  • a non-penetrating opening 441' having a bottom surface with the back surface 11b is formed. Dry etching is, for example, RIE.
  • an insulating film 59 such as a silicon nitride film (SiN film) is formed on the surface 110a of the first semiconductor substrate 11, and the formed insulating film 59 is etched back. As a result, the insulating film 59 is removed from the insulating film 57 such as the SiO2 film and the bottom surface of the opening 441'. The insulating film 59 is left only on the side surfaces of the opening 441'.
  • the manufacturing apparatus uses the insulating films 57 and 59 as hard masks to subject the first semiconductor substrate 11 to crystal anisotropic etching with a high-temperature alkaline solution.
  • Alkaline solutions include, for example, ammonium hydroxide (NH4OH), potassium hydroxide (KOH), tetramethylammonium hydroxide (TMAH), and the like.
  • Alkali etching for Si substrates has different etching rates for each crystal orientation. Specifically, etching progresses uniformly in the ⁇ 110> direction perpendicular to the surface of the (110) Si wafer. Etching progresses in the ⁇ 112> direction among the directions parallel to the surface of the (110) Si wafer. On the other hand, among the directions parallel to the surface of the (110) Si wafer, etching hardly progresses in the ⁇ 111> direction. Therefore, a diamond-shaped hollow trench 441 ′′ is formed inside the first semiconductor substrate 11 .
  • the rhomboidal hollow trenches 441'' adjacent in the ⁇ 112> direction approach each other as shown in FIG.
  • the rhombus-shaped hollow trenches 441 ′′ are connected to each other to form hollow trenches 441 that separate the insides of the sensor pixels 112 as shown in FIG. 24 .
  • the manufacturing apparatus performs dry etching on the first semiconductor substrate 11 using the insulating films 57 and 59 as masks.
  • a portion of the bottom surface 441d of the hollow trench 441 located immediately below the opening 571 is etched, and the bottom surface 41d of the hollow trench 441 and the back surface 11b of the first semiconductor substrate 11 are etched.
  • An opening 445 is formed therethrough.
  • the manufacturing apparatus etches and removes the insulating films 57 and 59 .
  • the insulating film 57 such as the SiO 2 film is removed by wet etching using a solution containing hydrofluoric acid.
  • the insulating film 59 such as the SiN film is removed by wet etching using a solution containing phosphoric acid (H 3 PO 4 ).
  • the manufacturing equipment forms a buried film 442 in the hollow trench 441 including the opening 441 ′ and in the opening 445 .
  • the intra-pixel isolation portion 41 including the hollow trench 441 and the buried film 442 is formed.
  • the type of the embedded film 442 is not particularly limited, but is, for example, amorphous Si, which has excellent embedding properties.
  • the method of forming the buried film 442 is not particularly limited, either. For example, it is a CVD method that excels in embedding.
  • the manufacturing apparatus forms the inter-pixel separation section 14 and the like.
  • the manufacturing equipment performs a CMP process on the back surface 11b side of the first semiconductor substrate 11 to adjust the thickness of the first semiconductor substrate 11 to a predetermined thickness.
  • the manufacturing apparatus forms a light shielding film SF (see, for example, FIG. 16) and a color filter CF (see, for example, FIG. 16) on the back surface 11b side of the first semiconductor substrate 11, and on-chip A lens OCL (see, for example, FIG. 16) is formed.
  • the imaging device 100A as shown in FIG. 16 is completed.
  • the imaging device 100A includes the intra-pixel separation unit 44 that separates the inside of the sensor pixel 112 into one area and the other area.
  • the intra-pixel isolation section 44 includes a hollow trench 441 .
  • the hollow trenches 441 are separated from the front surface 11a and the rear surface 11b of the first semiconductor substrate 11 in some regions (for example, the central portion) within the sensor pixel 112 .
  • the imaging device 100 can further reduce dark current and white spots caused by crystal defects.
  • the present disclosure can also take the following configuration.
  • a first semiconductor substrate a plurality of sensor pixels provided on the first semiconductor substrate and performing photoelectric conversion; a trench provided in the depth direction of the first semiconductor substrate from the first main surface of the first semiconductor substrate; the first semiconductor substrate is a (110) substrate in which the first main surface is a (110) plane; The imaging device, wherein at least part of a side surface of the trench is a (111) plane.
  • an inter-pixel separation section provided on the first semiconductor substrate for separating one of the plurality of sensor pixels and the other adjacent sensor pixels; The imaging device according to (1), wherein the inter-pixel isolation section includes the trench.
  • each of the plurality of sensor pixels has a rhombic shape in plan view.
  • the imaging device according to (3) wherein the first interior angle of the rhombus is 109.5°, and the second interior angle of the rhombus is 70.5°.
  • the inter-pixel separation unit a trench provided in a depth direction of the first semiconductor substrate from the first main surface of the first semiconductor substrate;
  • the imaging device according to any one of (1), (2), (6), and (7), further comprising an epitaxial film embedded in the trench.
  • the imaging device according to any one of (1), (2), (6) to (8), further comprising a light shielding film embedded in the trench.
  • a concave-convex structure provided on the first main surface side of the first semiconductor substrate and arranged within the sensor pixel;
  • the imaging device according to any one of (1) to (9), wherein at least part of the surface of the uneven structure is a (111) plane.
  • an intra-pixel separation unit provided on the first semiconductor substrate and separating the inside of the sensor pixel into one region and the other region; the intra-pixel isolation section includes the trench; In at least some of the sensor pixels, The imaging according to (1) above, wherein the intra-pixel separation section is separated from the first main surface of the first semiconductor substrate and a second main surface opposite to the first main surface.
  • Device. (12) further comprising a second semiconductor substrate bonded to the first semiconductor substrate, The imaging device according to any one of (1) to (11), wherein the second semiconductor substrate is a (100) substrate having a (100) plane facing the first semiconductor substrate. (13) The imaging device according to (12), wherein the second semiconductor substrate has a transistor provided on the facing surface side.
  • the first semiconductor substrate is a (110) substrate having a (110) plane as the first main surface, In the step of forming the trench, A method for manufacturing an imaging device, wherein the first semiconductor substrate is etched along the (111) plane.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)

Abstract

暗電流や白傷を低減できるようにした撮像装置及び撮像装置の製造方法を提供する。撮像装置は、第１半導体基板と、第１半導体基板に設けられ、光電変換を行う複数のセンサ画素と、第１半導体基板の第１主面から第１半導体基板の深さ方向に設けられたトレンチと、を備える。第１半導体基板は第１主面が（１１０）面である（１１０）基板である。トレンチの側面の少なくとも一部は（１１１）面である。

Description

撮像装置及び撮像装置の製造方法
　本開示は、撮像装置及び撮像装置の製造方法に関する。
　基板に設けられた光電変換部と、基板に設けられて光電変換部を囲む素子分離部と、を備える撮像装置が知られている（例えば、特許文献１参照）。
特開２０１３－１７５４９４号公報
　素子分離部を形成する工程では、基板を深さ方向にドライエッチングして溝部を形成する。ドライエッチングにより、溝部の側面や底面に物理的なダメージ（例えば、結晶欠陥）が生じる可能性がある。結晶欠陥は、暗電流や白傷の原因となる。
　本開示はこのような事情に鑑みてなされたもので、暗電流や白傷を低減できるようにした撮像装置及び撮像装置の製造方法を提供することを目的とする。
　本開示の一態様に係る撮像装置は、第１半導体基板と、前記第１半導体基板に設けられ、光電変換を行う複数のセンサ画素と、前記第１半導体基板の第１主面から前記第１半導体基板の深さ方向に設けられたトレンチと、を備える。前記第１半導体基板は前記第１主面が（１１０）面である（１１０）基板である。前記トレンチの側面の少なくとも一部は（１１１）面である。
　これによれば、第１半導体基板の第１主面に対して、（１１０）面がエッチングされ易く、（１１１）面がエッチングされ難い結晶異方性エッチングを行うことで、側面の少なくとも一部が（１１１）面であるトレンチを形成することができる。上記の結晶異方性エッチングは、アルカリ溶液を用いたウェットエッチングで行うことができる。アルカリ溶液を用いたウェットエッチングでは、エッチングは化学的に進行するため、ドライエッチングと比べて、トレンチの側面に結晶欠陥が生じることを抑制することができる。これにより、撮像装置は、結晶欠陥が原因で生じる暗電流や白傷を低減することができる。
　本開示の別の態様に係る撮像装置は、光電変換を行う複数のセンサ画素と、前記複数のセンサ画素のうち、隣り合う一方のセンサ画素と他方のセンサ画素との間を分離する画素間分離部と、を有する第１半導体基板を備える。前記第１半導体基板は第１主面が（１１０）面である（１１０）基板である。前記複数のセンサ画素の各々の平面視による形状は菱形である。
　これによれば、センサ画素の画素間に配置される画素分離部のトレンチの側面を（１１１）面にすることができる。側面が（１１１）面であるトレンチは、第１半導体基板の第１主面に対して、（１１０）面がエッチングされ易く、（１１１）面がエッチングされ難い結晶異方性エッチングを行うことで形成することができる。上記の一態様に係る撮像装置の場合と同様に、アルカリ溶液を用いたウェットエッチングでは、エッチングは化学的に進行するため、ドライエッチングと比べて、トレンチの側面に結晶欠陥が生じることを抑制することができる。これにより、撮像装置は、結晶欠陥が原因で生じる暗電流や白傷を低減することができる。
　本開示の一態様に係る撮像装置の製造方法は、光電変換を行う複数のセンサ画素が設けられる第１半導体基板の第１主面から前記第１半導体基板の深さ方向にトレンチを形成する工程と、を備える。前記第１半導体基板は第１主面が（１１０）面である（１１０）基板である。前記トレンチを形成する工程は、前記第１半導体基板を（１１１）面に沿ってエッチングする。これによれば、上記の撮像装置を製造することができる。
図１は、本開示の実施形態１に係る撮像装置の構成例を示す模式図である。 図２は、本開示の実施形態１に係る画素ユニットの構成例を示す回路図である。 図３は、本開示の実施形態１に係る撮像装置のセンサ画素の構成例を示す断面図である。 図４Ａは、本開示の実施形態１に係る画素領域の構成例を示す平面図である。 図４Ｂは、図４の一部を拡大して示す図である。 図５は、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図６は、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図７は、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図８は、（１１０）Ｓｉウェハにおける、結晶方位とノッチとの関係を例示する平面図であって、特に結晶方位＜１１１＞方向を太線で強調して示す図である。 図９は、本開示の実施形態１の変形例に係る撮像装置の製造方法を工程順に示す断面図である。 図１０は、本開示の実施形態１の変形例に係る撮像装置の製造方法を工程順に示す断面図である。 図１１Ａは、図９のステップＳＴ１３で形成する開口部の位置を例示する平面図である。 図１１Ｂは、図１０のステップＳＴ１４で形成する凹凸部を例示する平面図である。 図１１Ｃは、凹凸部の断面を拡大して示す図である。 図１２は、本開示の実施形態２に係る画素間分離部の製造方法を工程順に示す図である。 図１３は、本開示の実施形態２に係る画素間分離部の製造方法を工程順に示す図である。 図１４は、本開示の実施形態２の変形例１に係る画素間分離部の製造方法を工程順に示す図である。 図１５は、本開示の実施形態２の変形例２に係る画素間分離部の製造方法を示す図である。 図１６は、本開示の実施形態３に係る撮像装置の構成例を示す断面図である。 図１７は、本開示の実施形態３に係る撮像装置の画素領域の構成例を示す平面図である。 図１８は、（１１０）Ｓｉウェハにおける結晶方位とノッチとの関係を例示する平面図であって、結晶方位＜１１１＞方向と＜１１２＞方向とを太線で強調して示す図である。 図１９は、本開示の実施形態３に係る画素内分離部の製造方法を工程順に示す図である。 図２０は、本開示の実施形態３に係る画素内分離部の製造方法を工程順に示す図である。 図２１は、本開示の実施形態３に係る画素内分離部の製造方法を工程順に示す図である。 図２２は、本開示の実施形態３に係る画素内分離部の製造方法を工程順に示す図である。 図２３は、本開示の実施形態３に係る画素内分離部の製造方法を工程順に示す図である。 図２４は、本開示の実施形態３に係る画素内分離部の製造方法を工程順に示す図である。 図２５は、本開示の実施形態３に係る画素内分離部の製造方法を工程順に示す図である。 図２６は、本開示の実施形態３に係る画素内分離部の製造方法を工程順に示す図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向、Ｙ軸方向は、後述する第１半導体基板１１の表面１１ａに平行な方向である。Ｚ軸方向は、第１半導体基板１１の表面１１ａと直交する方向であり、第１半導体基板１１の厚さ方向でもある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。また、以下の説明において、平面視とは、Ｚ軸方向から見ることを意味する。
　また、以下の説明では、半導体領域の導電型を示すｐ及びｎに、＋、－を付記する場合がある。＋、－が付記された半導体領域は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低いことを意味する。ただし同じｐとｐ（または、同じｎとｎ）とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
＜実施形態１＞
（全体構成例）
　図１は、本開示の実施形態１に係る撮像装置１００の構成例を示す模式図である。撮像装置１００は、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とを備えている。撮像装置１００は、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とを貼り合わせて構成された３次元構造の撮像装置である。第１基板部１１０と、第２基板部１２０と、第３基板部１３０は、この順に積層されている。
　第１基板部１１０は、第１半導体基板１１と、第１半導体基板１１に設けられた複数のセンサ画素１１２とを有する。複数のセンサ画素１１２は、光電変換を行う。複数のセンサ画素１１２は、第１基板部１１０における画素領域１１３内に行列状に設けられている。第２基板部１２０は、第２半導体基板２１と、第２半導体基板２１に設けられた読み出し回路１２２と、第２半導体基板２１に設けられて行方向に延在する複数の画素駆動線１２３と、第２半導体基板２１に設けられて列方向に延在する複数の垂直信号線１２４とを有する。読み出し回路１２２は、センサ画素１１２から出力された電荷に基づく画素信号を出力する。読み出し回路１２２は、４つのセンサ画素１１２ごとに１つずつ設けられている。
　第３基板部１３０は、半導体基板１３１と、半導体基板１３１に設けられたロジック回路１３２を有する。ロジック回路１３２は、画素信号を処理する機能を有し、例えば、垂直駆動回路１３３、カラム信号処理回路１３４、水平駆動回路１３５およびシステム制御回路１３６を有する。
　垂直駆動回路１３３は、例えば、複数のセンサ画素１１２を行単位で順に選択する。カラム信号処理回路１３４は、例えば、垂直駆動回路１３３によって選択された行の各センサ画素１１２から出力される画素信号に対して、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：ＣＤＳ）処理を施す。カラム信号処理回路１３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１１２の受光量に応じた画素データを保持する。水平駆動回路１３５は、例えば、カラム信号処理回路１３４に保持されている画素データを順次、外部に出力する。システム制御回路１３６は、例えば、ロジック回路１３２内の各ブロック（垂直駆動回路１３３、カラム信号処理回路１３４および水平駆動回路１３５）の駆動を制御する。
　図２は、本開示の実施形態１に係る画素ユニットＰＵの構成例を示す回路図である。図２に示すように、撮像装置１００では、４つのセンサ画素１１２が１つの読み出し回路１２２に電気的に接続されて、１つの画素ユニットＰＵを構成している。４つのセンサ画素１１２は、１つの読み出し回路１２２を共有しており、４つのセンサ画素１１２の各出力は共有する読み出し回路１２２に入力される。
　各センサ画素１１２は、互いに共通の構成要素を有する。図２では、各センサ画素１１２の構成要素を互いに区別するために、各センサ画素１１２の構成要素の符号（例えば、後述のＰＤ、ＴＧ、ＦＤ）の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１１２の構成要素を互いに区別する必要のない場合には、各センサ画素１１２の構成要素の符号の末尾の識別番号を省略するものとする。
　各センサ画素１１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤと、を有する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲート電極は画素駆動線１２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
　１つの読み出し回路１２２を共有する各センサ画素１１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路１２２の入力端に電気的に接続されている。読み出し回路１２２は、例えば、増幅トランジスタＡＭＰと、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬとを有する。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。
　リセットトランジスタＲＳＴのソース（読み出し回路１２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は画素駆動線１２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲート電極がリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路１２２の出力端）が垂直信号線１２４に電気的に接続されており、選択トランジスタＳＥＬのゲート電極が画素駆動線１２３（図１参照）に電気的に接続されている。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路１２２からの画素信号の出力タイミングを制御する。
　増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１２４を介してカラム信号処理回路１３４に出力する。
　なお、後述するが、本開示の実施形態１、２では、センサ画素１１２の平面視による形状（以下、平面形状）は菱形である。実施形態３では、センサ画素１１２の平面形状は正方形である。また、図１では、撮像装置１００が、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とで構成されている場合を示しているが、これはあくまで一例である。本開示の実施形態１及び、後述の実施形態２、３は、図１に示す積層の構成に限定されない。例えば、第２基板部１２０及び第３基板部１３０とが１つの基板部で構成されていてもよい。この場合、第２基板部１２０及び第３基板部１３０がそれぞれ有するトランジスタ等の素子及び回路は、１枚の半導体基板に設けられていてもよい。
（画素の構成例）
　次に、本開示の実施形態１に係る撮像装置１００のセンサ画素１１２の構成例を説明する。図３は、本開示の実施形態１に係る撮像装置１００のセンサ画素１１２の構成例を示す断面図である。図３に示すように、撮像装置１００は、裏面照射型の撮像装置である。第１基板部１１０の裏面１１０ｂが光入射面であり、裏面１１０ｂ側に固定電荷膜１９と、カラーフィルタＣＦと、遮光膜ＳＦと、オンチップレンズＯＣＬとが設けられている。カラーフィルタＣＦおよびオンチップレンズＯＣＬは、それぞれ、センサ画素１２ごとに設けられている。
　固定電荷膜１９は、第１基板部１１０の裏面１１０ｂに設けられており、裏面１１０ｂとカラーフィルタＣＦとの間、及び、裏面１１０ｂと遮光膜ＳＦとの間に介在している。遮光膜ＳＦは、互いに隣り合う一方のセンサ画素のカラーフィルタＣＦと、他方のセンサ画素のカラーフィルタＣＦとの間に配置されている。また、第１基板部１１０の表面１１０ａ側に、第２基板部１２０が接合されている。
　第１基板部１１０が有する第１半導体基板１１は、例えばシリコン（Ｓｉ）基板で構成されている。第１半導体基板１１にフォトダイオードＰＤ、転送トランジスタＴＲ及びフローティングディフュージョンＦＤが設けられている。例えば、フォトダイオードＰＤはｎ－型であり、フローティングディフュージョンＦＤはｎ＋型である。また、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には、ｐ型のウェル領域ＷＥが設けられている。ｐ型のウェル領域ＷＥに転送トランジスタＴＲのチャネルが形成される。フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤは、それぞれ、センサ画素１２ごとに設けられている。
　第１半導体基板１１には、隣り合うセンサ画素１２同士を電気的に分離する画素間分離部１４が設けられている。例えば、画素間分離部１４は、第１半導体基板１１に設けられたトレンチ１４１と、トレンチ１４１の側面に設けられた固定電荷膜１４２と、固定電荷膜１４２を介してトレンチ１４１に埋め込まれた埋設膜１４３と、を有する。ここでトレンチとは内部に半導体基板と異なる材料が充填されている場合においても、半導体基板にとっての溝（トレンチ）が設けられているとする。
　埋設膜１４３の種類は特に限定されないが、例えば、ｐ型の非晶質Ｓｉ、Ｐ型の炭化シリコン（ＳｉＣ）、又は、金属である。第１半導体基板１１がＳｉ基板である場合は、埋設膜１４３として、Ｓｉ基板と熱膨張率が近い非晶質Ｓｉを用いれば、その後の欠陥発生も抑制できる。また、埋設膜１４３として、ｐ型のＳｉＣを用いる場合は、その広いバンドギャップからホール蓄積効果が高まる。埋設膜１４３として、金属を用いる場合は、一方のセンサ画素１１２に入射した光が、一方に隣接する他方のセンサ画素１１２に入り込むことを防ぐことができる。また、埋設膜１４３として、例えば金属等の導電性埋込材料を用いる場合は、導電性埋込材料に負電圧を印加できるようにしてもよい。
　固定電荷膜１４２は、固定電荷を生じさせる膜である。固定電荷膜１４２は、トレンチ１４１の側面に正孔を生じさせ、生じた正孔をダメージ起因で発生した電子と結合させることで、センサ画素１１２の暗電流を低減させる。固定電荷膜１４２は、例えば、ハフニウム、アルミニウム、ジルコニウム、タリウム及びチタンのうちの少なくとも１つを含む酸化物または窒化物により構成することができる。また、ランタン、セリウム、ネオジウム、プロメチウム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、ツリウム、イッテルビウム、ルテチウム及びイットリウムのうちの少なくとも１つを含む酸化物または窒化物により構成することもできる。また、固定電荷膜は、酸窒化ハフニウムまたは酸窒化アルミニウムにより構成することもできる。また、固定電荷膜１４２には、絶縁性が損なわれない量のシリコンや窒素を添加することもできる。これにより、耐熱性等を向上させることができる。固定電荷膜１４２は、波長と屈折率を考慮して膜厚を制御し、屈折率の高い半導体基板に対する反射防止膜の役割を兼ね備えるのが望ましい。
　また、第１半導体基板１１において、画素間分離部１４とフォトダイオードＰＤとの間には、ｐ型領域１５が設けられている。
　第１半導体基板１１の表面１１ａ側には、第１層間絶縁膜１６が設けられている。第１層間絶縁膜１６は、例えば、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）若しくはシリコン炭窒化膜（ＳｉＣＮ膜）、又は、これらを１つ以上含む積層膜である。
　第１半導体基板１１の表面１１ａ側には、第１半導体基板１１に接続する複数の配線が設けられている。例えば、第１半導体基板１１の表面１１ａ側には、フローティングディフュージョンＦＤに接続する第１配線１７が設けられている。第１配線１７を構成する材料は特に限定しないが、一例を示すと、銅（Ｃｕ）若しくはＣｕを主成分とするＣｕ合金、アルミニウム（Ａｌ）若しくはＡｌを主成分とするＡｌ合金、又は、タングステン（Ｗ）等で構成されている。
　第２基板部１２０が有する第２半導体基板２１は、例えばシリコン基板で構成されている。第２半導体基板２１の表面２１ａ側に、増幅トランジスタＡＭＰと、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬとが設けられている。第２半導体基板２１の表面１１ａ側には、第２層間絶縁膜２６が設けられている。第２層間絶縁膜２６は、例えば、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）若しくはシリコン炭窒化膜（ＳｉＣＮ膜）、又は、これらを１つ以上含む積層膜である。
　第２半導体基板２１の表面２１ａ側には、第２半導体基板２１に接続する複数の配線が設けられている。例えば、第２半導体基板２１の表面２１ａ側には、増幅トランジスタＡＭＰのゲート電極ＡＭＰ－Ｇ、リセットトランジスタＲＳＴのソースＲＳＴ－Ｓに接続する第２配線２７が設けられている。第２配線２７を構成する材料は特に限定しないが、一例を示すと、Ｃｕ若しくはＣｕを主成分とするＣｕ合金、Ａｌ若しくはＡｌを主成分とするＡｌ合金、又は、Ｗ等で構成されている。
　撮像装置１００では、第１層間絶縁膜１６と第２層間絶縁膜２６とが互いに接合している。また、第１層間絶縁膜１６と第２層間絶縁膜２６との接合面において、例えば、第１配線１７と第２配線２７とがＣｕ－Ｃｕ接合されている。これにより、複数のセンサ画素１１２の各々において、フローティングディフュージョンＦＤは、第１配線１７及び第２配線２７を介して、増幅トランジスタＡＭＰのゲート電極ＡＭＰ－ＧとリセットトランジスタＲＳＴのソースＲＳＴ－Ｓとに接続している。
　ところで、撮像装置１００では、第１半導体基板１１として、表面１１ａの結晶面が（１１０）面である、（１１０）基板が用いられている。また、第１半導体基板１１に設けられた画素間分離部１４において、トレンチ１４１の側面１４１ｃの少なくとも一部は、結晶面が（１１１）面となっている。例えば、トレンチ１４１の側面１４１ｃは全て（１１１）面となっている。これを実現するため、センサ画素１１２は、Ｚ軸方向からの平面形状が菱形となっている。
　図４Ａは、本開示の実施形態１に係る画素領域１１３の構成例を示す平面図である。図４Ｂは、図４の一部を拡大して示す図である。図４Ａ及び図４Ｂは、第１半導体基板１１を表面１１ａ側（図３参照）から見たときの、複数のセンサ画素１１２の平面形状を示している。図４Ａ及び図４Ｂに示すように、センサ画素１１２の平面形状は菱形である。菱形の内角は、例えば、鈍角部の角度θ１（本開示の「第１内角の角度」の一例）が１０９．５°、鋭角部の角度θ２（本開示の「第２内角の角度」の一例）が７０．５°となっている。
　また、この菱形の外周を構成する第１辺Ｌ１と、外周を構成し第１辺と交差する第２辺Ｌ２は、それぞれ結晶方位＜１１１＞の長手方向に平行となっている。すなわち、センサ画素１２の周囲に配置される画素間分離部１４のトレンチ１４１は、第１半導体基板１１の表面１１ａにおいて、結晶方位＜１１１＞方向に延設されている。これにより、画素間分離部１４のトレンチ１４１の側面１４１ｃ（図３参照）は全て（１１１）面となっている。
（製造方法）
　次に、図３から図４Ｂに示した撮像装置１００の製造方法を説明する。なお、撮像装置は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置、熱酸化炉、スパッタ装置、スピンコータ、レジスト塗布装置等を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置等、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図５から図７は、本開示の実施形態１に係る撮像装置１００の製造方法を工程順に示す断面図である。実施形態１では、第１半導体基板１１として、表面１１ａの結晶面が（１１０）面である、（１１０）Ｓｉウェハを用いる。図５のステップＳＴ１において、製造装置は、センサ画素１２の平面形状が菱形となるように（図４Ａ及び図４Ｂ参照）、第１半導体基板１１の表面１１ａを結晶方位＜１１１＞方向に沿って（すなわち、（１１１）面に沿って）ドライエッチングする。
　例えば、製造装置は、ＣＶＤ法により、第１半導体基板１１の表面１１ａ上にＳｉＯ２等の絶縁膜５１を形成する。次に、製造装置は、フォトリソグラフィ技術を用いて絶縁膜５１上にレジストパターン（図示せず）を形成する。そして、製造装置は、レジストパターンをマスクに用いて絶縁膜５１をパターニングする。絶縁膜５１のパターンング後、製造装置はレジストパターンを除去する。
　次に、製造装置は、パターニングされた絶縁膜５１をハードマスクに用いて、第１半導体基板１１をドライエッチングする。ドライエッチングは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）である。これにより、第１半導体基板１１の表面１１ａ側に、結晶方位＜１１１＞方向に沿ってトレンチ１４１´を形成する。トレンチ１４１´はドライエッチングで形成されるため、トレンチ１４１´の側面には加工起因の結晶欠陥（エッチングダメージ）が発生する。
　なお、ステップＳＴ１では、（１１０）Ｓｉウェハに予め設けられているノッチを利用して、結晶方位＜１１１＞方向を特定することが可能である。図８は、（１１０）Ｓｉウェハにおける、結晶方位とノッチとの関係を例示する平面図であって、結晶方位＜１１１＞方向を太線で強調して示す図である。図５に示すように、（１１０）Ｓｉウェハにおいて、ノッチとウェハ中心とを結ぶ直線の方向は、一例を挙げると結晶方位＜１－１２＞方向である。
　したがって、例えば、ノッチとウェハ中心とを結ぶ直線の方向をＸ軸方向と一致させた状態から、ウェハ中心を軸に、ウェハを時計周りに１９．４°回転させることによって、結晶方位＜１－１１＞方向をＸ軸方向に一致させることができる。結晶方位＜１－１１＞方向は、＜１１１＞方向と等価な方向である。この状態で、フォトリソグラフィの露光処理を行う際に、レジストパターンのパターン辺の方向を、Ｘ軸方向と、Ｘ軸方向と平面視で７０．５°（又は、１０９．５°）交差する方向、つまり、＜１１１＞方向とに設定する。そして、このレジストパターンを用いて絶縁膜５１をパターニングし、パターニングした絶縁膜５１をハードマスクに用いて（１１０）Ｓｉウェハをエッチングすることで、＜１１１＞方向に延設されたトレンチ１４１´を形成することができる。
　次に、図５のステップＳＴ２で、製造装置は、第１半導体基板１１をアルカリ性の薬液でウェットエッチングする。アルカリ性の薬液を用いたウェットエッチングは、エッチングレートの結晶方位依存が大きく、＜１１１＞方向（すなわち、（１１１）面に垂直な方向）にはエッチングが進まないので、ＲＩＥ後の形状に依らず（１１１）面に沿った垂直で平坦な断面形状を有するトレンチ１４１が得られる。トレンチ１４１の側面１４１ｃ及び底面１４１ｄは、それぞれ（１１１）面である。このエッチングは平坦な（１１１）面ができた時点で実質的に停止するため安定性が良い。また、ＲＩＥで発生した結晶欠陥が除去される効果も得られる。
　次に、図５のステップＳＴ３で、製造装置は、エピタキシャル成長法により、アクセプタ（すなわち、ｐ型不純物）を高濃度に含むＳｉエピタキシー層１５´をトレンチ１４１内に成膜する。エピタキシャル成長法では、下地の結晶面にそろえてＳｉが配列する成長の様式であるため、Ｓｉエピタキシー層１５´の表面は（１１１）面となる。すなわち、Ｓｉエピタキシー層１５´を成膜した後の、トレンチ１４１の側面１４１ｃ及び底面１４１ｄは、それぞれ（１１１）面である。
　第１半導体基板１１の表面１１ａ側からトレンチ加工した場合は金属配線が存在しないので高温処理が可能である。Ｓｉエピタキシー層１５´を成膜することによって、ステップＳＴ２のウェットエッチングで広がったトレンチ１４１を所望の幅に調整することができる。
　トレンチ１４１内を覆う膜との界面準位から発生する電子は、高濃度の正孔で捕獲されるので、アクセプタを高濃度に含むＳｉエピタキシー層１５´を成膜することで、暗電流を低減することが可能である。Ｓｉエピタキシー層１５´の成膜時の温度を調整することで、アクセプタを所望の分布にしてもよい。Ｓｉエピタキシー層１５´の成膜後に追加の熱処理を行って、Ｓｉエピタキシー層１５´から第１半導体基板１１側へアクセプタの分布を広げてもよい。Ｓｉエピタキシー層１５´と、Ｓｉエピタキシー層１５´からアクセプタが熱拡散してｐ型となる領域とが、図３に示したｐ型領域１５に相当する。
　次に、図６のステップＳＴ４で、製造装置は、トレンチ１４１の側面１４１ｃ及び底面１４１ｄを含む、第１半導体基板１１の表面１１ａ全体に固定電荷膜１４２を形成する。
　次に、図６のステップＳＴ５で、製造装置は、トレンチ１４１内に埋設膜１４３を形成する。例えば、製造装置は、第１半導体基板１１の表面１１ａ上に埋設膜１４３を形成し、埋設膜１４３の表面にＣＭＰ処理を施して、トレンチ１４１内にのみ埋設膜１４３を残す。
　次に、図６のステップＳＴ６で、製造装置は、第１半導体基板１１にウェル領域ＷＥを形成する。次に、製造装置は、第１半導体基板１１に転送トランジスタＴＲを形成する。また、製造装置は、転送トランジスタＴＲの形成と前後して、第１半導体基板１１にフローティングディフュージョンＦＤを形成する。
　次に、図７のステップＳＴ７で、製造装置は、第１半導体基板１１の表面１１ａ側に第１配線１７を含む複数の配線と、これら複数の第１配線１７を覆う第１層間絶縁膜１６とを形成して、第１基板部１１０を完成させる。
　次に、製造装置は、第１基板部１１０と、第１基板部１１０とは別に形成された第２基板部２１０と互いに貼り合わせる。この工程では、第１基板部１１０の第１層間絶縁膜１６と第２基板部２１０の第２層間絶縁膜２６とが接合されるとともに、第１基板部１１０の第１配線１７と第２基板部２１０の第２配線２７とがＣｕ－Ｃｕ接合される。
　次に、製造装置は、第１半導体基板１１の裏面１１ｂにＣＭＰ処理を施して、第１半導体基板１１を薄肉化する。これにより、画素間分離部１４は、トレンチの底面の側から削られて裏面１１ｂに露出し、第１半導体基板１１を貫通する画素間分離部となる。
　次に、図７のステップＳＴ８に示すように、製造装置は、第１基板部１１０の裏面１１０ｂ（後述の第１半導体基板１１の裏面１１ｂでもある）に固定電荷膜１９を形成する。固定電荷膜１９は、固定電荷を生じさせる膜である。固定電荷膜１９は、第１半導体基板１１の裏面１１ｂに正孔を生じさせ、生じた正孔をＣＭＰ等のダメージ起因で発生した電子と結合させることで、センサ画素１１２の暗電流を低減させる。
　次に、製造装置は、固定電荷膜１９を介して、第１半導体基板１１の裏面１１ｂ側に、遮光膜ＳＦとカラーフィルタＣＦとを形成する。そして、製造装置は、カラーフィルタＣＦにオンチップレンズＯＣＬを取り付ける。以上の工程を経て、図３から図４Ｂに示した撮像装置１００が完成する。
（実施形態１の効果）
　以上説明したように、本開示の実施形態１に係る撮像装置１００は、第１半導体基板１１と、第１半導体基板１１に設けられ、光電変換を行う複数のセンサ画素１１２と、第１半導体基板１１の表面１１ａから第１半導体基板１１の深さ方向（例えば、Ｚ軸方向）に設けられたトレンチ１４１と、を備える。第１半導体基板１１は表面１１ａが（１１０）面である（１１０）基板である。トレンチ１４１の側面１４１ｃの少なくとも一部（例えば、側面１４１ｃの全部）は、（１１１）面である。
　これによれば、第１半導体基板１１の表面１１ａに対して、（１１０）面がエッチングされ易く、（１１１）面がエッチングされ難い結晶異方性エッチングを行うことで、側面１４１ｃの少なくとも一部が（１１１）面であるトレンチ１４１を形成することができる。上記の結晶異方性エッチングは、アルカリ溶液を用いたウェットエッチングで行うことができる。
　アルカリ溶液を用いたウェットエッチングでは、エッチングは化学的に進行するため、ドライエッチングと比べて、トレンチ１４１の側面１４１ｃに結晶欠陥が生じることを抑制することができる。また、アルカリ溶液を用いたウェットエッチングは、結晶欠陥を含む半導体をエッチングすることで、結晶欠陥を除去することもできる。これにより、撮像装置１００は、結晶欠陥が原因で生じる暗電流や白傷を低減することができる。
　例えば、撮像装置１００は、第１半導体基板１１に設けられ、複数のセンサ画素１１２のうち、隣り合う一方のセンサ画素１１２と他方のセンサ画素１１２との間を分離する画素間分離部１４を備える。画素間分離部１４はトレンチ１４１を含む。
　これによれば、画素間分離部１４のトレンチ１４１の側面１４１ｃは、第１半導体基板１１の表面１１ａに対して垂直で平坦な形状になるので、センサ画素１１２を微細化することができる。
　また、画素間分離部１４のトレンチ１４１の側面１４１ｃが垂直で平坦な形状になるため、トレンチ１４１内への埋設膜１４３の埋め込みが容易になる。これにより、画素分離性能が高性能でより安定化し、信頼性が向上する。
　また、第１半導体基板１１と貼り合わされる第２半導体基板２１は、第１半導体基板１１と向かい合う対向面（例えば、表面２１ａ）が（１００）面である（１００）基板であってもよい。例えば、第２半導体基板２１は、（１００）面Ｓｉウェハであってもよい。これによれば、第２半導体基板２１の表面２１ａ側に設けられるトランジスタ（例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ等）の性能を高く保持することができる。
　本開示の実施形態１に係る撮像装置１００の製造方法は、光電変換を行う複数のセンサ画素１１２が設けられる第１半導体基板１１の表面１１ａからＺ軸方向にトレンチ１４１を形成する工程、を備える。第１半導体基板１１は表面１１ａが（１１０）面である（１１０）基板である。トレンチ１４１を形成する工程では、第１半導体基板１１を（１１１）面に沿ってエッチングする。これによれば、結晶欠陥が原因で生じる暗電流や白傷を低減することが可能な撮像装置１００を製造することができる。
（変形例）
　上記の実施形態１では、画素間分離部１４のトレンチ１４１を第１半導体基板１１の表面１１ａ側から形成することを説明した。しかしながら、本開示の実施形態１において、トレンチ１４１は、第１半導体基板１１の表面１１ａ側ではなく、裏面１１ｂ側から形成してもよい。
　図９及び図１０は、本開示の実施形態１の変形例に係る撮像装置１００の製造方法を工程順に示す断面図である。この変形例においても、第１半導体基板１１として、（１１０）Ｓｉウェハを用いる。（１１０）Ｓｉウェハは、表面１１ａだけでなく、裏面１１ｂの結晶面も（１１０）面である。
　図９のステップＳＴ１１に示すように、製造装置は、第１半導体基板１１の表面１１ａ側にフォトダイオードＰＤ、転送トランジスタＴＲ、フローティングディフュージョンＦＤ、素子分離層１８、金属配線ＭＬ、第１層間絶縁膜１６を形成する。次に、製造装置は、第１半導体基板１１の表面１１ａ側に第１層間絶縁膜１６を介して支持基板２２を貼り付ける。支持基板２２は、例えば、（１００）Ｓｉウェハである。なお、支持基板２２に、画素トランジスタの一部（例えば、図２に示した増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ等）を配してもよい。
　次に、製造装置は、第１半導体基板１１の裏面１１ｂにＣＭＰ処理を施して、第１半導体基板１１を薄肉化する。そして、製造装置は、第１半導体基板１１の裏面１１ｂにＳｉＯ２等の絶縁膜５３を形成する。
　次に、図９のステップＳＴ１２において、製造装置は、センサ画素１２の平面形状が菱形となるように（図４Ａ及び図４Ｂ参照）、第１半導体基板１１の裏面１１ｂを結晶方位＜１１１＞方向に沿って（すなわち、（１１１）面に沿って）ドライエッチングする。
　例えば、製造装置は、フォトリソグラフィ技術を用いて絶縁膜５３にレジストパターン（図示せず）を形成する。そして、製造装置は、レジストパターンをマスクに用いて絶縁膜５３をパターニングする。絶縁膜５３のパターンング後、製造装置はレジストパターンを除去する。次に、製造装置は、パターニングされた絶縁膜５３をハードマスクに用いて、第１半導体基板１１にＲＩＥ処理を施す。これにより、第１半導体基板１１の表面１１ａ側に、結晶方位＜１１１＞方向に沿ってトレンチ１４１´を形成する。トレンチ１４１´はドライエッチングで形成されるため、トレンチ１４１´の側面には加工起因の結晶欠陥（エッチングダメージ）が発生する。
　次に、図９のステップＳＴ１３に示すように、製造装置は、フォトリソグラフィ技術を用いて、絶縁膜５３をさらにパターニングして、絶縁膜５３に開口部５３１を形成する。
　図１１Ａは、図９のステップＳＴ１３で形成する開口部５３１の位置を例示する平面図である。図１１Ａに示すように、ステップＳＴ１３では、製造装置は、絶縁膜５３のうち、センサ画素１１２と平面視で重なる位置に開口部５３１を形成する。
　次に、製造装置は、図９のステップＳＴ１３で、製造装置は、第１半導体基板１１をアルカリ性の薬液でウェットエッチングする。アルカリ性の薬液を用いたウェットエッチングは、エッチングレートの結晶方位依存が大きく、＜１１１＞方向にはエッチングが進まないので、ＲＩＥ後の形状に依らず（１１１）面に沿った垂直で平坦な断面形状を有するトレンチ１４１が得られる。トレンチ１４１の側面１４１ｃ及び底面１４１ｄは、それぞれ（１１１）面である。このエッチングは平坦な（１１１）面ができた時点で実質的に停止するため安定性が良い。また、ＲＩＥで発生した結晶欠陥が除去される効果も得られる。
　また、図１０のステップＳＴ１４では、ハードマスクとして用いられる絶縁膜５３に開口部５３１が設けられている。このため、第１半導体基板１１の裏面１１ｂ側に、凹凸部１３が形成される。
　図１１Ｂは、図１０のステップＳＴ１４で形成する凹凸部１３を例示する平面図である。図１１Ｃは、凹凸部１３の断面を拡大して示す図である。図１１Ｂに示すように、凹凸部１３は、センサ画素１１２と平面視で重なる位置に形成される。
　第１半導体基板１１には（１１０）Ｓｉウェハを使うため、＜１１１＞方向にはエッチングが進まない。このため、凹凸部１３の表面は、図１１Ｃに示すように、第１半導体基板１１の裏面１１ｂに対して傾斜した（１１１）面となる。この傾斜した面（以下、傾斜面）の裏面１１ｂに対する傾斜角度θ３は、３５．３°である。凹凸部１３の断面形状は、傾斜角度が±θ３の傾斜面が交互に連なる波型形状になる。凹凸部１３は、反射防止部として機能する。凹凸部１３の形成後、製造装置は、絶縁膜５３を除去する。
　次に、図１０のステップＳＴ１５に示すように、製造装置は、トレンチ１４１の側面１４１ｃ及び底面１４１ｄと、凹凸部１３の内側の傾斜面とを含む、第１半導体基板１１の裏面１１ｂ全体に固定電荷膜１４２を形成する。次に、製造装置は、トレンチ１４１内及び凹凸部１３の凹部内に埋設膜１４３を形成する。
　次に、図１０のステップＳＴ１６に示すように、製造装置は、第１半導体基板１１の裏面１１ｂ側に、遮光膜ＳＦとカラーフィルタＣＦとを形成する。そして、製造装置は、カラーフィルタＣＦにオンチップレンズＯＣＬを取り付ける。以上の工程を経て、撮像装置１００が完成する。
＜実施形態２＞
　上記の実施形態１では、画素間分離部１４のトレンチ１４１を、ＲＩＥ等のドライエッチングを行い、その後にアルカリ性の薬液を用いたウェットエッチングを行うことで形成することを説明した。しかしながら、本開示の実施形態において、トレンチ１４１の形成方法はこれに限定されない。本開示の実施形態において、トレンチ１４１は、アルカリ性の薬液を用いたウェットエッチングのみで形成してもよい。
　図１２及び図１３は、本開示の実施形態２に係る画素間分離部１４の製造方法を工程順に示す図である。図１２及び図１３に示すステップＳＴ２１からＳＴ２４の各図において、上段の図は平面図であり、下段の図は断面図である。
　実施形態２においても、第１半導体基板１１として、表面１１ａの結晶面が（１１０）面である、（１１０）Ｓｉウェハを用いる。ただし、本実施形態では、ウェハの表面が正確に（１１０）である（オフ角が０°）の基板を使用する。図５のステップＳＴ１において、製造装置は、センサ画素１２の平面形状が菱形となるように（図４Ａ及び図４Ｂ参照）、第１半導体基板１１の表面１１ａを結晶方位＜１１１＞方向に沿って（すなわち、（１１１）面に沿って）ドライエッチングする。
　図１２のステップＳＴ２１に示すように、製造装置は、第１半導体基板１１上にＳｉＮやＳｉＯ２等の絶縁膜５５を形成する。次に、製造装置は、フォトリソグラフィ技術を用いて、絶縁膜５５をパターニングして、絶縁膜５５に幅が１００ｎｍ程度の開口部５５１を形成する。
　次に、図１２のステップＳＴ２２に示すように、製造装置は、開口部５５１が設けられた絶縁膜５５をハードマスクに用いて、第１半導体基板１１の表面１１ａをアルカリ性の薬液で異方性ウェットエッチングする。アルカリ性の薬液として、例えば２５重量％（ｗｔ％）以上３５ｗｔ％以下の水酸化カリウム（ＫＯＨ）溶液を用いる。この異方性ウェットエッチングにより、幅約３００ｎｍ，深さ１０μｍ程度のトレンチ１４１を形成する。
　この異方性ウェットエッチングでは、（１１１）面よりも（１１０）面の方がエッチングされ易く、（１１１）面に対する（１１０）面のエッチング速度比は１００倍以上ある。例えば、ＫＯＨ溶液２５ｗｔ％の（１１０）面のエッチング速度は、約１．４μｍ／ｍｉｎである。トレンチ１４１をウェットエッチングで形成するため、ドライエッチングのような結晶欠陥（エッチングダメージ）は生じない。次に、図１３のステップＳＴ２３に示すように、製造装置は、第１半導体基板１１の表面１１ａ上から、絶縁膜５５（ハードマスク）を除去する。
　次に、図１３のステップＳＴ２４に示すように、製造装置は、エピタキシャル成長法により、トレンチ１４１内にノンドープのＳｉエピタキシー層１１ｅｐを成膜して、トレンチ１４１の幅を狭める。例えば、トレンチ１４１の幅が１００ｎｍ程度になるように、トレンチ１４１をＳｉエピタキシー層１１ｅｐで埋める。
　エピタキシャル成長法では、下地の結晶面にそろえてＳｉが配列する成長の様式であるため、Ｓｉエピタキシー層１１ｅｐの表面は（１１１）面となる。すなわち、Ｓｉエピタキシー層１１ｅｐを成膜した後の、トレンチ１４１の側面１４１ｃ及び底面１４１ｄは、それぞれ（１１１）面である。これにより、トレンチ１４１を含む画素間分離部１４が完成する。
（実施形態２の効果）
　実施形態２に係る撮像装置１００の製造方法は、画素間分離部１４のトレンチ１４１の形成を、ドライエッチングを用いずに、アルカリ溶液を用いたウェットエッチングのみで行う。ウェットエッチングでは、エッチングが化学的に進行するため、トレンチ１４１の側面１４１ｃに結晶欠陥が生じることを抑制することができる。トレンチ１４１を形成する際に、ＲＩＥによるエッチングガス（フッ素、カーボン、臭素など）に関連した欠陥の生成を抑制することができる。これにより、撮像装置１００は、結晶欠陥が原因で生じる暗電流や白傷を低減することができる。
（変形例１）
　本開示の実施形態２では、トレンチ１４１にｐ型のＳｉエピタキシー層を成膜し、トレンチ１４１の側面１１ｃをｐ型にドーピングしてもよい。また、ｐ型のＳｉエピタキシー層を成膜した後で、トレンチ１４１に遮光膜等を埋め込んでもよい。
　図１４は、本開示の実施形態２の変形例１に係る画素間分離部１４の製造方法を工程順に示す図である。図１４に示すステップＳＴ３１、ＳＴ３２の各図において、上段の図は平面図であり、下段の図は断面図である。
　実施形態２の変形例１において、幅約３００ｎｍ，深さ１０μｍ程度のトレンチ１４１を形成する工程（ステップＳＴ２３）までは、図１２及び図１３を参照しながら説明した製造方法と同じである。
　実施形態２の変形例１では、図１４のステップＳＴ３１に示すように、製造装置は、エピタキシャル成長法により、トレンチ１４１内にｐ型のＳｉエピタキシー層１１ｅｐ＿ｐ（本開示の「エピタキシャル膜」の一例）を成膜して、トレンチ１４１の幅を狭める。例えば、トレンチ１４１の幅が１００ｎｍ程度になるように、トレンチ１４１をｐ型のＳｉエピタキシー層１１ｅｐ＿ｐで埋める。これにより、トレンチ１４１の側面１４１ｃ及び底面１４１ｄは、ｐ型にドーピングされる。トレンチ１４１の側面１４１ｃは、ｐ型にドーピングされることによって欠陥が抑制される。
　次に、図１４のステップＳＴ３１に示すように、製造装置は、トレンチ１４１内に遮光膜１４４を埋め込む。これにより、トレンチ１４１と、トレンチ１４１の側面１４１ｃ及び底面１４１ｄを覆うｐ型のＳｉエピタキシー層１１ｅｐ＿ｐと、ｐ型のＳｉエピタキシー層１１ｅｐ＿ｐを介してトレンチ１４１に埋め込まれた遮光膜１４４と、を含む画素間分離部１４が完成する。
　実施形態２の変形例１によれば、画素間分離部１４が遮光膜１４４を有することによって、隣接するセンサ画素１１２間の混色を抑制することができる。
　また、トレンチ１４１の側面１４１ｃは、結晶欠陥の発生が抑制され、形状が平坦であるため、ｐ型不純物の拡散がより均一になる。この側面１４１ｃにｐ型のＳｉエピタキシー層１１ｅｐ＿ｐを成膜することによって、理想的な不純物プロファイルが得ることが可能となる。これにより、撮像装置１００は、結晶欠陥をさらに抑制し、結晶欠陥が原因で生じる暗電流や白傷をさらに低減することが可能となる。
（変形例２）
　本開示の実施形態２では、トレンチ１４１をｐ型のＳｉエピタキシー層で埋め込んでもよい。図１５は、本開示の実施形態２の変形例２に係る画素間分離部１４の製造方法を示す図である。図１５に示すステップＳＴ４１において、上段の図は平面図であり、下段の図は断面図である。
　実施形態２の変形例２において、幅約３００ｎｍ，深さ１０μｍ程度のトレンチ１４１を形成し、トレンチ１４１内にノンドープのＳｉエピタキシー層１１ｅｐを成膜して、トレンチ１４１の幅を１００ｎｍにする工程（ステップＳＴ２４）までは、図１２及び図１３を参照しながら説明した製造方法と同じである。
　実施形態２の変形例２では、図１５のステップＳＴ４１に示すように、製造装置は、エピタキシャル成長法により、トレンチ１４１内にｐ型のＳｉエピタキシー層１１ｅｐ＿ｐを成膜して、トレンチ１４１を埋め込む。これにより、トレンチ１４１と、トレンチ１４１に埋め込まれたｐ型のＳｉエピタキシー層１１ｅｐ＿ｐと、を含む画素間分離部１４が完成する。
　実施形態２の変形例２によれば、実施形態２の変形例１と同様に、撮像装置１００は、結晶欠陥をさらに抑制し、結晶欠陥が原因で生じる暗電流や白傷をさらに低減することが可能となる。
＜実施形態３＞
　本開示の実施形態では、（１１０）基板に対してアルカリ性の薬液を用いたウェットエッチングを行うことにより、画素間分離部だけでなく、画素内分離部を形成してもよい。また、画素内分離部は、（１１０）基板の表面及び裏面からそれぞれ離れている中空トレンチを有してもよい。
（構成例）
　図１６は、本開示の実施形態３に係る撮像装置１００Ａの構成例を示す断面図である。図１６に示すように、実施形態３に係る撮像装置１００Ａは、例えば裏面照射型の撮像装置であり、複数のセンサ画素１１２を有する。また、複数のセンサ画素１１２の各々には、センサ画素１１２内を複数の領域（例えば、図１６に示すように左右２つの領域）に分離する画素内分離部４４が設けられている。
　画素内分離部４４は、第１半導体基板１１に設けられた中空構造のトレンチ（以下、中空トレンチ；本開示の「トレンチ」の一例）４４１と、中空トレンチ４４１内に埋め込まれた埋設膜４４２とを有する。中空トレンチ４４１は、センサ画素１１２内において、第１半導体基板１１の表面１１ａ及び裏面１１ｂからそれぞれ離れている空洞部である。
　埋設膜４４２の種類は特に限定されないが、例えば、埋め込み性に優れた非晶質Ｓｉである。非晶質Ｓｉは、ノンドープの非晶質Ｓｉでもよいし、ｐ型の非晶質Ｓｉでもよいし、これらを積層した膜（例えば、ノンドープの非晶質Ｓｉにｐ型の非晶質Ｓｉを積層した膜）であってもよい。第１半導体基板１１がＳｉ基板である場合は、埋設膜１４３として、Ｓｉ基板と熱膨張率が近い非晶質Ｓｉを用いれば、その後の欠陥発生も抑制できる。
　また、画素内分離部４４の一方の端部（図１６では、下端）と第１半導体基板１１の表面１１ａとの間は離れているため、画素内分離部４４によって互いに分離されている一方の領域と他方の領域との間で、ブルーミングパスを形成することができる。例えば、ブルーミングパスは単結晶Ｓｉに形成されており、一例を挙げると、ウェル領域ＷＥに形成されている。
　これにより、センサ画素１１２内で、一方の領域と他方の領域との間の障壁高さを低くすることができる。センサ画素内の一方の領域で蓄積可能な容量を超えた電荷を、ブルーミングパスを通して、他方の領域へ流すことができる。センサ画素１１２内の信号出力差が極端に大きくなることを防ぐことができる。また、ブルーミングパスを通して電荷が移動可能であるため、互いに隣り合う一方のセンサ画素１１２から他方のセンサ画素１１２への電荷のオーバーフローを抑制することができる。これにより、オーバーフローに起因してセンサ画素１１２の出力に不具合（例えば、白浮き）が生じることを抑制することができる。以上から、撮像性能の向上が可能である。
　また、画素内分離部４４の他方の端部（図１６では、上端）と、第１半導体基板１１の裏面１１ｂ（受光面）との間が離れている。これにより、オンチップレンズＯＣＬで集光された入射光が画素内分離部４４の上端に当たって、センサ画素１１２内で入射光が散乱することを抑制することができる。また、センサ画素１１２内での入射光の散乱を抑制できるため、センサ画素１１２内の一方の領域と他方の領域との間で混色が生じることを抑制することができる。
　図１７は、本開示の実施形態３に係る撮像装置１００Ａの画素領域１１３の構成例を示す平面図である。図１７は、第１半導体基板１１を表面１１ａ側から見たときの、複数のセンサ画素１１２の平面形状を示している。図１７に示すように、センサ画素１１２の平面形状は正方形である。また、この正方形の外周を構成する第１辺Ｌ１１は結晶方位＜１１１＞方向に平行となっており、正方形の外周を構成し第１辺と直交する第２辺Ｌ１２は結晶方位＜１１２＞方向に平行となっている。画素間分離部１４は、結晶方位＜１１１＞方向と＜１１２＞方向とにそれぞれ延設されている。
　画素内分離部４４は、結晶方位＜１１２＞方向に延設されている。画素内分離部４４の幅方向は、＜１１１＞方向である。
　図１８は、（１１０）Ｓｉウェハにおける結晶方位とノッチとの関係を例示する平面図であって、結晶方位＜１１１＞方向と＜１１２＞方向とを太線で強調して示す図である。図１８に示すように、結晶方位＜１１１＞方向と＜１１２＞方向は平面視で直交する。
（製造方法）
　次に、本開示の実施形態３に係る画素内分離部４４の製造方法を説明する。図１９から図２６は、本開示の実施形態３に係る画素内分離部４４の製造方法を工程順に示す図である。図１９から図２６の各図において、上段の図は平面図であり、中段の図は上段の図をＹ－Ｙ´線で切断した断面図であり、下段の図はＸ－Ｘ´線で切断した断面図である。Ｙ－Ｙ´線で切断した断面図は、＜１１２＞方向に平行な断面図である。Ｘ－Ｘ´線で切断した断面図は、＜１１１＞方向に平行な断面図である。
　図１９に示す第１半導体基板１１は、表面１１ａの結晶面が（１１０）面である、（１１０）Ｓｉウェハである。図２０に示すように、製造装置は、第１半導体基板１１の表面１１ａ上にＳｉＯ２等の絶縁膜５７を形成する。次に、製造装置は、フォトリソグラフィ技術を用いて絶縁膜５７上にレジストパターン（図示せず）を形成する。そして、製造装置は、レジストパターンをマスクに用いて絶縁膜５７をパターニングする。
　これにより、絶縁膜５７は、画素間分離部が形成される領域Ｒ１４の上方に開口部５７１を有し、それ以外の領域を覆う形状に形成される。開口部５７１は貫通孔であり、開口部５７１下から第１半導体基板１１の表面１１ａが露出している。開口部５３１は、平面視で、センサ画素１１２の中心部を挟んで向かい合うように形成される。センサ画素１１２を挟んで開口部５３１が向かい合う方向は、結晶方位＜１１２＞方向である。
　なお、絶縁膜５７に開口部５７１を形成するためのフォトリソグラフィ工程では、（１１０）Ｓｉウェハに予め設けられているノッチを利用して、結晶方位＜１１１＞方向と＜１１２＞方向とを特定することが可能である。図１８に示したように、（１１０）Ｓｉウェハにおいて、ノッチとウェハ中心とを結ぶ直線の方向は、一例を挙げると結晶方位＜１－１２＞方向である。結晶方位＜１－１２＞方向は、＜１１２＞方向と等価な方向である。
　したがって、例えば、ノッチとウェハ中心とを結ぶ直線の方向をＹ軸方向と一致させることによって、結晶方位＜１１１＞方向をＸ軸方向に一致させ、結晶方位＜１１２＞方向をＹ軸方向に一致させることができる。この状態で、フォトリソグラフィの露光処理を行う際に、レジストパターンのパターン辺の方向を、Ｘ軸方向とＹ軸方向、つまり、＜１１１＞方向と＜１１２＞方向とに設定する。そして、このレジストパターンを用いて絶縁膜５７をパターニングすることで、図２０に示したように配置された開口部２７１を形成することができる。
　次に、図２１に示すように、開口部５７１が形成された絶縁膜５７をハードマスクに用いて、第１半導体基板１１の表面１１ａをドライエッチングして、第１半導体基板１１の表面１１ａと裏面１１ｂとの間に底面を有する、非貫通の開口部４４１´を形成する。ドライエッチングは、例えばＲＩＥである。
　次に、第１半導体基板１１の表面１１０ａ上にシリコン窒化膜（ＳｉＮ膜）等の絶縁膜５９を成膜し、成膜した絶縁膜５９をエッチバックする。これにより、ＳｉＯ２膜等の絶縁膜５７上及び開口部４４１´の底面上から絶縁膜５９は除去される。絶縁膜５９は、開口部４４１´の側面にのみ残される。
　次に、図２２に示すように、製造装置は、絶縁膜５７、５９をハードマスクに用いて、第１半導体基板１１に高温のアルカリ溶液による結晶異方性エッチングを行う。アルカリ溶液には、例えば水酸化アンモニウム（ＮＨ４ＯＨ）、水酸化カリウム（ＫＯＨ）、水酸化テトラメチルアンモニウム（ＴＭＡＨ）などが用いられる。
　Ｓｉ基板（Ｓｉウェハ）に対するアルカリエッチングは、各結晶方位に対するエッチングレートが異なる。具体的には、（１１０）Ｓｉウェハの表面に対して垂直な＜１１０＞方向については、エッチングが均一に進行する。（１１０）Ｓｉウェハの表面に対して平行な方向のうち、＜１１２＞方向にはエッチングが進行する。一方、（１１０）Ｓｉウェハの表面に対して平行な方向のうち、＜１１１＞方向に対してはエッチングはほとんど進まない。このため、第１半導体基板１１の内部には、菱形の中空トレンチ４４１´´が形成される。
　図２２のエッチングが進行すると、図２３に示すように、＜１１２＞方向で隣り合う菱形の中空トレンチ４４１´´は互いに接近する。そして、菱形の中空トレンチ４４１´´同士が連結して、図２４に示すようにセンサ画素１１２内を分離する中空トレンチ４４１が形成される。
　次に、製造装置は、絶縁膜５７、５９をマスクに、第１半導体基板１１にドライエッチングを行う。これにより、図２５に示すように、中空トレンチ４４１の底面４４１ｄであって、開口部５７１の直下に位置する部分がエッチングされて、中空トレンチ４４１の底面４１ｄと第１半導体基板１１の裏面１１ｂとの間を貫通する開口部４４５が形成される。
　次に、製造装置は、絶縁膜５７、５９をエッチングして除去する。例えば、ＳｉＯ２膜等の絶縁膜５７の除去は、フッ酸を含む溶液を用いたウェットエッチングで行う。ＳｉＮ膜等の絶縁膜５９の除去は、リン酸（Ｈ３ＰＯ４）を含む溶液を用いたウェットエッチングで行う。
　次に、図２６に示すように、製造装置は、開口部４４１´を含む中空トレンチ４４１内と、開口部４４５とに埋設膜４４２を形成する。これにより、中空トレンチ４４１と埋設膜４４２とを含んで構成される画素内分離部４１が形成される。上述したように、埋設膜４４２の種類は特に限定されないが、例えば、埋め込み性に優れた非晶質Ｓｉ等である。埋設膜４４２の成膜方法も特に制限されないが、例えば、埋め込み性に優れたＣＶＤ法である。
　その後、製造装置は、画素間分離部１４等を形成する。次に、製造装置は、第１半導体基板１１の裏面１１ｂ側にＣＭＰ処理を施して、第１半導体基板１１の厚さを所定の厚さに調整する。そして、製造装置は、第１半導体基板１１の裏面１１ｂ側に、遮光膜ＳＦ（例えば、図１６参照）とカラーフィルタＣＦ（例えば、図１６参照）とを形成し、カラーフィルタＣＦ上にオンチップレンズＯＣＬ（例えば、図１６参照）を形成する。このような工程を経て、図１６に示したような撮像装置１００Ａが完成する。
（実施形態３の効果）
　以上説明したように、本開示の実施形態３に係る撮像装置１００Ａは、センサ画素１１２内を一方の領域と他方の領域とに分離する画素内分離部４４を備える。画素内分離部４４は、中空トレンチ４４１を含む。センサ画素１１２内の一部の領域（例えば、中央部）において、中空トレンチ４４１は第１半導体基板１１の表面１１ａと裏面１１ｂとからそれぞれ離れている。
　これによれば、画素内分離部４４が第１半導体基板１１の表面１１ａ（例えば、光入射面）に現れている場合と比べて、画素内分離部４４に光が当たることを抑制することができ、入射光散乱から生じる混色を抑制することが期待される。さらに、画素内分離部４４が中空構造を有することにより、画素内分離部４４で分離される一方の領域から他方の領域へのブルーミングパス（例えば、単結晶Ｓｉからなる）を形成することができる。また、中空トレンチ４４１の形成は、ウェットエッチングにより化学的に進行するため、中空トレンチ４４１の側面に結晶欠陥が生じることを抑制することができる。これにより、撮像装置１００は、結晶欠陥が原因で生じる暗電流や白傷をさらに低減することが可能となる。
（その他の実施形態）
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）
　第１半導体基板と、
　前記第１半導体基板に設けられ、光電変換を行う複数のセンサ画素と、
　前記第１半導体基板の第１主面から前記第１半導体基板の深さ方向に設けられたトレンチと、を備え、
　前記第１半導体基板は前記第１主面が（１１０）面である（１１０）基板であり、
　前記トレンチの側面の少なくとも一部は（１１１）面である、撮像装置。
（２）
　前記第１半導体基板に設けられ、前記複数のセンサ画素のうち、隣り合う一方のセンサ画素と他方のセンサ画素との間を分離する画素間分離部を備え、
　前記画素間分離部は前記トレンチを含む、前記（１）に記載の撮像装置。
（３）
　光電変換を行う複数のセンサ画素と、
　前記複数のセンサ画素のうち、隣り合う一方のセンサ画素と他方のセンサ画素との間を分離する画素間分離部と、を有する第１半導体基板を備え、
　前記第１半導体基板は第１主面が（１１０）面である（１１０）基板であり、
　前記複数のセンサ画素の各々の平面視による形状は菱形である、撮像装置。
（４）
　前記菱形の第１内角の角度は１０９．５°であり、前記菱形の第２内角の角度は７０．５°である、前記（３）に記載の撮像装置。
（５）
　前記菱形の外周を構成する第１辺と、前記外周を構成し前記第１辺と交差する第２辺は、それぞれ結晶方位＜１１１＞の長手方向に平行である、前記（３）又は（４）に記載の撮像装置。
（６）
　前記画素間分離部は、
　前記第１半導体基板の前記第１主面から前記第１半導体基板の深さ方向に設けられたトレンチを有し、
　前記トレンチの側面の少なくとも一部は（１１１）面である、前記（３）から（５）のいずれか１項に記載の撮像装置。
（７）
　前記トレンチの底面は（１１１）面である、前記（１）、（２）、（６）のいずれか１項に記載の撮像装置。
（８）
　前記トレンチに埋め込まれたエピタキシャル膜、をさらに備える前記（１）、（２）、（６）、（７）のいずれか１項に記載の撮像装置。
（９）
　前記トレンチに埋め込まれた遮光膜、をさらに備える前記（１）、（２）、（６）から（８）のいずれか１項に記載の撮像装置。
（１０）
　前記第１半導体基板の前記第１主面側に設けられ、前記センサ画素内に配置された凹凸構造、をさらに有し、
　前記凹凸構造の表面の少なくとも一部は（１１１）面である、前記（１）から（９）のいずれか１項に記載の撮像装置。
（１１）
　前記第１半導体基板に設けられ、前記センサ画素内を一方の領域と他方の領域とに分離する画素内分離部を備え、
　前記画素内分離部は前記トレンチを含み、
　前記センサ画素の少なくとも一部において、
　前記画素内分離部は、前記第１半導体基板の前記第１主面と、前記第１主面の反対側に位置する第２主面とからそれぞれ離れている、前記（１）に記載の撮像装置。
（１２）
　前記第１半導体基板に貼り合わされる第２半導体基板、をさらに備え、
　前記第２半導体基板は、前記第１半導体基板と向かい合う対向面が（１００）面である（１００）基板である、前記（１）から（１１）のいずれか１項に記載の撮像装置。
（１３）
　前記第２半導体基板は、前記対向面側に設けられたトランジスタを有する前記（１２）に記載の撮像装置。
（１４）
　光電変換を行う複数のセンサ画素が設けられる第１半導体基板の第１主面から前記第１半導体基板の深さ方向にトレンチを形成する工程、を備え、
　前記第１半導体基板は第１主面が（１１０）面である（１１０）基板であり、
　前記トレンチを形成する工程では、
　前記第１半導体基板を（１１１）面に沿ってエッチングする、撮像装置の製造方法。
１１　第１半導体基板
１１ａ、２１ａ、１１０ａ　表面
１１ｂ、１１０ｂ　裏面
１１ｃ、１４１ｃ　側面
１１ｅｐ　Ｓｉエピタキシー層
１１ｅｐ＿ｐ　ｐ型のＳｉエピタキシー層
１２　センサ画素
１３　凹凸部
１４　画素間分離部
１５　ｐ型領域
１５´　Ｓｉエピタキシー層
１６　第１層間絶縁膜
１７　第１配線
１８　素子分離層
１９、１４２　固定電荷膜
２１　第２半導体基板
２２　支持基板
２６　第２層間絶縁膜
２７　第２配線
４１　画素内分離部
４１ｄ、１４１ｄ、４４１ｄ　底面
４４　画素内分離部
５１、５３、５５、５７、５９　絶縁膜
１００、１００Ａ　撮像装置
１１０　第１基板部
１１２　センサ画素
１１３　画素領域
１２０　第２基板部
１２２　読み出し回路
１２３　画素駆動線
１２４　垂直信号線
１３０　第３基板部
１３１　半導体基板
１３２　ロジック回路
１３３　垂直駆動回路
１３４　カラム信号処理回路
１３５　水平駆動回路
１３６　システム制御回路
１４１　トレンチ
１４３、４４２　埋設膜
１４４　遮光膜
２１０　第２基板部
２７１、４４１、４４１´、４４５、５３１、５５１、５７１　開口部
４４１´´　菱形の中空トレンチ
４４１　中空トレンチ
ＡＭＰ　増幅トランジスタ
ＡＭＰ－Ｇ　ゲート電極
ＣＦ　カラーフィルタ
ＦＤ　フローティングディフュージョン
Ｌ１、Ｌ１１　第１辺
Ｌ２、Ｌ１２　第２辺
Ｌ１１　第１辺
ＭＬ　金属配線
ＯＣＬ　オンチップレンズ
ＰＤ　フォトダイオード
ＰＵ　画素ユニット
Ｒ１４　画素間分離部が形成される領域
ＲＳＴ　リセットトランジスタ
ＲＳＴ－Ｓ　ソース
ＳＥＬ　選択トランジスタ
ＳＦ　遮光膜
ＴＲ　転送トランジスタ
ＶＤＤ　電源線
ＷＥ　ウェル領域
θ１、θ２　角度
θ３　傾斜角度
 
 

Claims (14)

  1. 　第１半導体基板と、
    　前記第１半導体基板に設けられ、光電変換を行う複数のセンサ画素と、
    　前記第１半導体基板の第１主面から前記第１半導体基板の深さ方向に設けられたトレンチと、を備え、
    　前記第１半導体基板は前記第１主面が（１１０）面である（１１０）基板であり、
    　前記トレンチの側面の少なくとも一部は（１１１）面である、撮像装置。
  2. 　前記第１半導体基板に設けられ、前記複数のセンサ画素のうち、隣り合う一方のセンサ画素と他方のセンサ画素との間を分離する画素間分離部を備え、
    　前記画素間分離部は前記トレンチを含む、請求項１に記載の撮像装置。
  3. 　光電変換を行う複数のセンサ画素と、
    　前記複数のセンサ画素のうち、隣り合う一方のセンサ画素と他方のセンサ画素との間を分離する画素間分離部と、を有する第１半導体基板を備え、
    　前記第１半導体基板は第１主面が（１１０）面である（１１０）基板であり、
    　前記複数のセンサ画素の各々の平面視による形状は菱形である、撮像装置。
  4. 　前記菱形の第１内角の角度は１０９．５°であり、前記菱形の第２内角の角度は７０．５°である、請求項３に記載の撮像装置。
  5. 　前記菱形の外周を構成する第１辺と、前記外周を構成し前記第１辺と交差する第２辺は、それぞれ結晶方位＜１１１＞の長手方向に平行である、請求項３に記載の撮像装置。
  6. 　前記画素間分離部は、
    　前記第１半導体基板の前記第１主面から前記第１半導体基板の深さ方向に設けられたトレンチを有し、
    　前記トレンチの側面の少なくとも一部は（１１１）面である、請求項３に記載の撮像装置。
  7. 　前記トレンチの底面は（１１１）面である、請求項１に記載の撮像装置。
  8. 　前記トレンチに埋め込まれたエピタキシャル膜、をさらに備える請求項１に記載の撮像装置。
  9. 　前記トレンチに埋め込まれた遮光膜、をさらに備える請求項１に記載の撮像装置。
  10. 　前記第１半導体基板の前記第１主面側に設けられ、前記センサ画素内に配置された凹凸構造、をさらに有し、
    　前記凹凸構造の表面の少なくとも一部は（１１１）面である、請求項１に記載の撮像装置。
  11. 　前記第１半導体基板に設けられ、前記センサ画素内を一方の領域と他方の領域とに分離する画素内分離部を備え、
    　前記画素内分離部は前記トレンチを含み、
    　前記センサ画素内の一部の領域において、前記トレンチは、前記第１半導体基板の前記第１主面と、前記第１主面の反対側に位置する第２主面とからそれぞれ離れている、請求項１に記載の撮像装置。
  12. 　前記第１半導体基板に貼り合わされる第２半導体基板、をさらに備え、
    　前記第２半導体基板は、前記第１半導体基板と向かい合う対向面が（１００）面である（１００）基板である、請求項１に記載の撮像装置。
  13. 　前記第２半導体基板は、前記対向面側に設けられたトランジスタを有する請求項１２に記載の撮像装置。
  14. 　光電変換を行う複数のセンサ画素が設けられる第１半導体基板の第１主面から前記第１半導体基板の深さ方向にトレンチを形成する工程、を備え、
    　前記第１半導体基板は第１主面が（１１０）面である（１１０）基板であり、
    　前記トレンチを形成する工程では、
    　前記第１半導体基板を（１１１）面に沿ってエッチングする、撮像装置の製造方法。
     
     
PCT/JP2022/009354 2021-03-31 2022-03-04 撮像装置及び撮像装置の製造方法 WO2022209580A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/551,613 US20240170507A1 (en) 2021-03-31 2022-03-04 Imaging device and manufacturing method for imaging device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021059847A JP2022156254A (ja) 2021-03-31 2021-03-31 撮像装置及び撮像装置の製造方法
JP2021-059847 2021-03-31

Publications (1)

Publication Number Publication Date
WO2022209580A1 true WO2022209580A1 (ja) 2022-10-06

Family

ID=83458600

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/009354 WO2022209580A1 (ja) 2021-03-31 2022-03-04 撮像装置及び撮像装置の製造方法

Country Status (3)

Country Link
US (1) US20240170507A1 (ja)
JP (1) JP2022156254A (ja)
WO (1) WO2022209580A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124474A (ja) * 2000-10-13 2002-04-26 Denso Corp 半導体基板の製造方法および半導体基板
JP2005539463A (ja) * 2002-09-25 2005-12-22 インテル・コーポレーション 結晶方位依存性異方性エッチングによる複数のシリコン＜１１０＞ウェハ上の複数の圧電薄膜共振器の作製
JP2012015274A (ja) * 2010-06-30 2012-01-19 Canon Inc 固体撮像装置、及び固体撮像装置の製造方法。
JP2014130922A (ja) * 2012-12-28 2014-07-10 Toshiba Corp 半導体装置及びその製造方法
JP2017005111A (ja) * 2015-06-10 2017-01-05 ソニー株式会社 固体撮像装置及び電子機器
JP2019046960A (ja) * 2017-09-01 2019-03-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
WO2020095674A1 (ja) * 2018-11-05 2020-05-14 ソニーセミコンダクタソリューションズ株式会社 撮像素子および製造方法、並びに電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124474A (ja) * 2000-10-13 2002-04-26 Denso Corp 半導体基板の製造方法および半導体基板
JP2005539463A (ja) * 2002-09-25 2005-12-22 インテル・コーポレーション 結晶方位依存性異方性エッチングによる複数のシリコン＜１１０＞ウェハ上の複数の圧電薄膜共振器の作製
JP2012015274A (ja) * 2010-06-30 2012-01-19 Canon Inc 固体撮像装置、及び固体撮像装置の製造方法。
JP2014130922A (ja) * 2012-12-28 2014-07-10 Toshiba Corp 半導体装置及びその製造方法
JP2017005111A (ja) * 2015-06-10 2017-01-05 ソニー株式会社 固体撮像装置及び電子機器
JP2019046960A (ja) * 2017-09-01 2019-03-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
WO2020095674A1 (ja) * 2018-11-05 2020-05-14 ソニーセミコンダクタソリューションズ株式会社 撮像素子および製造方法、並びに電子機器

Also Published As

Publication number Publication date
JP2022156254A (ja) 2022-10-14
US20240170507A1 (en) 2024-05-23

Similar Documents

Publication Publication Date Title
KR102321856B1 (ko) 균열에 내성이 있는 딥 트렌치 절연 구조물
US7233037B2 (en) Solid state imaging device and method of manufacturing the same
JP4120543B2 (ja) 固体撮像素子およびその製造方法
US7977141B2 (en) Solid-state image pickup device and method of manufacturing the same
US10074680B2 (en) Image sensor with low step height between back-side metal and pixel array
TWI750751B (zh) 形成影像感測器晶片的方法
US20230253429A1 (en) Semiconductor substrate with passivated full deep-trench isolation
US10204943B2 (en) Image sensor, method of manufacturing the same, and camera with pixel including light waveguide and insulation film
TWI755937B (zh) 圖像感測器及其形成方法
US20220262845A1 (en) Lens structure configured to increase quantum efficiency of image sensor
US7550393B2 (en) Solid-state imaging device with reduced smear
JP2012186396A (ja) 固体撮像装置およびその製造方法
WO2022209580A1 (ja) 撮像装置及び撮像装置の製造方法
JP4338490B2 (ja) 光半導体集積回路装置の製造方法
TWI717795B (zh) 影像感測器及其形成方法
JP5194645B2 (ja) 半導体装置の製造方法
US11329002B2 (en) Semiconductor device and fabrication method for semiconductor device
JP2010118661A (ja) イメージセンサー及び前記イメージセンサーの製造方法
KR20100078110A (ko) 반도체 소자의 제조 방법
JP3762673B2 (ja) 固体撮像素子およびその製造方法
US20050051816A1 (en) Semiconductor light receiving device and manufacturing method for the same
JP2000340783A (ja) 固体撮像装置の製造方法
WO2011155182A1 (ja) 固体撮像素子
CN118073384A (zh) 图像传感器及其形成方法
KR100789577B1 (ko) 이미지 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22779805

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18551613

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22779805

Country of ref document: EP

Kind code of ref document: A1