WO2022202089A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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    • H10D84/141—VDMOS having built-in components
    • H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • a semiconductor device such as an IGBT (Insulated Gate Bipolar Transistor) is known to have a configuration including a current sensing section for detecting a main current flowing through the semiconductor device (see Patent Document 1, for example).
  • IGBT Insulated Gate Bipolar Transistor
  • the current sensing section has a smaller area than the main cell section through which the main current flows in the semiconductor device.
  • the current sensing section is susceptible to noise.
  • the detection accuracy of the current flowing through the main cell section may deteriorate.
  • a semiconductor device for solving the above problems includes an active region having a drift layer of a first conductivity type, a body layer of a second conductivity type formed in the drift layer, and an outer peripheral region surrounding the active region.
  • a main cell region in which a main current flows a first insulating film covering the main cell; a first electrode laminated on the first insulating film; a sense cell region spaced apart from the region, having a sense cell and through which a sense current corresponding to the main current flows; a second insulating film covering the sense cell; and a second electrode portion stacked on the second insulating film.
  • a well region of a second conductivity type is formed between the main cell region and the sense cell region, and the first electrode portion and the second electrode portion are separated from each other by the well region. is electrically connected to
  • a method of manufacturing a semiconductor device for solving the above-mentioned problems has a step of forming a drift layer of a first conductivity type, a step of forming a body layer of a second conductivity type on the drift layer, a main cell, and a main current forming a sense cell region spaced apart from the main cell region and having a sense cell through which a sense current corresponding to the main current flows; forming a well region between the main cell region and the sense cell region; forming a first insulating film covering the main cell; and stacking a first electrode portion on the first insulating film.
  • the step of stacking the first electrode portion on the first insulating film having a portion covering a well region includes forming a main side opening exposing the well region in a portion of the first insulating film covering the well region.
  • the step of stacking on a second insulating film includes: forming a sense side opening exposing the well region in a portion of the second insulating film covering the well region; and forming a sense contact that contacts the well region by embedding a portion of the electrode portion.
  • the semiconductor device and the manufacturing method of the semiconductor device it is possible to suppress the deterioration of the detection accuracy of the current flowing through the semiconductor device.
  • FIG. 1 is a plan view of one embodiment of a semiconductor device.
  • FIG. 2 is a plan view of the semiconductor device of FIG. 1 with the protective insulating film omitted.
  • 3 is a plan view schematically showing the active region, peripheral region, and intermediate region of the semiconductor device of FIG. 2.
  • FIG. 4 is a cross-sectional view schematically showing the cross-sectional structure of the semiconductor device of FIG. 1 taken along line 4-4.
  • FIG. 5 is a cross-sectional view schematically showing the cross-sectional structure of the semiconductor device of FIG. 1 taken along line 5-5.
  • FIG. 6 is a plan view showing the sense cell area and its periphery in the active area.
  • FIG. 7 is an enlarged view of part of FIG. FIG.
  • FIG. 8 is a circuit diagram schematically showing part of the circuit configuration of the semiconductor device.
  • FIG. 9 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 10 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 11 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 12 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 13 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • 14A and 14B are explanatory diagrams for explaining an example of a manufacturing process of a method for manufacturing a semiconductor device.
  • FIG. 15A and 15B are explanatory diagrams for explaining an example of a manufacturing process of a method for manufacturing a semiconductor device.
  • FIG. 16 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • 17A and 17B are explanatory diagrams for explaining an example of a manufacturing process of a method for manufacturing a semiconductor device.
  • FIG. 18 is a cross-sectional view schematically showing cross-sectional structures of a main cell region and a sense cell region of an active region in a semiconductor device of a comparative example.
  • FIG. 19 is an enlarged plan view of a portion of the sense cell region and its periphery in the semiconductor device of the modification.
  • FIG. 20 is a cross-sectional view schematically showing the cross-sectional structure of part of the main cell region of the semiconductor device of the modification.
  • Embodiments of the semiconductor device will be described below with reference to the drawings.
  • the embodiments shown below are examples of configurations and methods for embodying technical ideas, and the materials, shapes, structures, layouts, dimensions, etc. of each component are not limited to the following. .
  • FIG. 1 A schematic configuration of a semiconductor device 10 of the present embodiment will be described with reference to FIGS. 1 to 5.
  • the semiconductor device 10 is a trench gate type IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • This semiconductor device 10 is used, for example, as a switching element in an in-vehicle inverter device. In this case, a current of 5 A or more and 1000 A or less flows through the semiconductor device 10 .
  • the semiconductor device 10 is formed, for example, in the shape of a rectangular flat plate.
  • the semiconductor device 10 includes a main surface 10s, a rear surface 10r (see FIG. 4) facing away from the main surface 10s, and four side surfaces formed between the main surface 10s and the rear surface 10r. 10a to 10d.
  • the device side surfaces 10a to 10d are surfaces connecting, for example, the device main surface 10s and the device rear surface 10r, and are perpendicular to both the device main surface 10s and the device rear surface 10r.
  • 10 s of device main surfaces are formed in a square, for example.
  • the length of one side of the device main surface 10s is about 11 mm. That is, the chip size of the semiconductor device 10 of this embodiment is 11 mm square. Note that the chip size of the semiconductor device 10 can be arbitrarily changed.
  • the direction in which the main surface 10s and the rear surface 10r of the device face is referred to as the "z direction". It can also be said that the z direction is the height direction of the semiconductor device 10 .
  • the two directions that are perpendicular to each other are defined as the "x-direction" and the "y-direction”.
  • the device side surfaces 10a and 10b constitute both end surfaces of the semiconductor device 10 in the x direction
  • the device side surfaces 10c and 10d constitute both end surfaces of the semiconductor device 10 in the y direction.
  • FIG. 2 shows the electrode configuration of the semiconductor device 10.
  • the semiconductor device 10 includes an emitter electrode 21, an anode electrode 22, a gate electrode 23, a current sense electrode 24, and a cathode electrode 25.
  • the semiconductor device 10 also includes a temperature sensitive diode 60 for detecting the temperature of the semiconductor device 10 .
  • the emitter electrode 21 corresponds to the "first electrode section” and the current sense electrode 24 corresponds to the "second electrode section”.
  • the semiconductor device 10 also includes gate fingers 26 electrically connected to the gate electrodes 23 .
  • the gate finger 26 is for rapidly supplying the current supplied to the gate electrode 23 also to the main cell in the portion of the emitter electrode 21 away from the gate electrode 23 .
  • the semiconductor device 10 has a collector electrode 27 .
  • the collector electrode 27 is formed over the entire surface of the back surface 10r of the device. 1 and 3, the gate fingers 26 are omitted for the sake of convenience.
  • the emitter electrode 21 When viewed from the z-direction, the emitter electrode 21 is formed over most of the main surface 10s of the device.
  • the cathode electrode 25, the anode electrode 22, the gate electrode 23, and the current sense electrode 24 are each arranged in the electrode placement region 10ce near the device side surface 10c among both ends in the y direction of the device main surface 10s.
  • These electrodes 22 to 25 are aligned with each other in the y direction and spaced apart from each other in the x direction.
  • the emitter electrode 21 has electrode accommodating portions 21aa and 21ab, a diode placement portion 21b, and a pair of gate finger accommodating portions 21d.
  • the electrode accommodating portions 21aa and 21ab are provided at the ends of the emitter electrode 21 in the y direction that are closer to the device side surface 10c.
  • the electrode accommodating portion 21aa is a portion that accommodates the cathode electrode 25, the anode electrode 22, and the gate electrode 23, and has a concave shape.
  • the electrode accommodating portion 21ab is a portion that accommodates the current sense electrode 24 and has a concave shape.
  • the electrode accommodating portion 21aa is arranged closer to the device side surface 10a than the electrode accommodating portion 21ab in the x direction.
  • the cathode electrode 25, the anode electrode 22, the gate electrode 23, and the current sense electrode 24 housed in the electrode housing portions 21aa and 21ab are aligned in the y direction and spaced apart from each other in the x direction.
  • the cathode electrode 25, the anode electrode 22, the gate electrode 23, and the current sense electrode 24 are arranged in the x direction from the device side surface 10a toward the device side surface 10b. , and the current sense electrode 24 .
  • a portion of the emitter electrode 21 between the electrode accommodating portion 21aa and the electrode accommodating portion 21ab in the x direction constitutes an emitter sense region 21f that constitutes an emitter sense electrode pad 16, which will be described later.
  • the emitter sense region 21f constitutes part of the electrode accommodating portion 21aa and part of the electrode accommodating portion 21ab. It can also be said that the emitter sense region 21f is formed between the gate electrode 23 and the current sense electrode 24 in the x direction.
  • the diode arrangement portion 21b includes a portion where the temperature-sensitive diode 60 is arranged, and is connected to the electrode accommodation portion 21aa.
  • the diode arrangement portion 21b is provided substantially at the center of the emitter electrode 21 in the x-direction and the y-direction. Therefore, it can be said that the temperature-sensitive diode 60 is arranged substantially in the center of the emitter electrode 21 in the x-direction and the y-direction. Further, as shown in FIG. 2, it can be said that the temperature sensitive diode 60 is arranged substantially in the center of the main surface 10s of the device in the x direction and the y direction.
  • the diode arrangement portion 21b is a portion where the emitter electrode 21 is not formed. A portion of the diode arrangement portion 21b where the temperature-sensitive diode 60 is arranged is formed in a rectangular shape when viewed from the z direction. The emitter electrode 21 is formed so as to surround the temperature sensitive diode 60 in order to constitute the diode arrangement portion 21b.
  • the diode arrangement portion 21b is connected to the electrode accommodation portion 21aa by extending in the y-direction from a portion of the diode arrangement portion 21b where the temperature-sensitive diode 60 is arranged to the electrode accommodation portion 21aa.
  • a pair of gate finger housing portions 21d are arranged dispersedly on both sides of the diode arrangement portion 21b in the x direction.
  • One gate finger accommodating portion 21d extends along the y direction from the electrode accommodating portion 21aa, and the other gate finger accommodating portion 21d extends along the y direction from the electrode accommodating portion 21ab.
  • a part of the gate finger 26 is arranged in each gate finger accommodating portion 21d.
  • Each gate finger accommodation portion 21d extends from the electrode accommodation portions 21aa and 21ab of the emitter electrode 21 along the y direction.
  • the tip of each gate finger accommodating portion 21d is arranged closer to the electrode accommodating portions 21aa and 21ab than the end of the emitter electrode 21 in the y direction that is closer to the device side surface 10d.
  • the gate finger 26 surrounds the emitter electrode 21 and extends both inside the pair of gate finger housing portions 21d and inside the diode arrangement portion 21b.
  • the gate finger 26 in the diode arrangement portion 21b is formed so as to surround the temperature sensitive diode 60.
  • the gate finger 26 has surface-side wiring and internal wiring connected to the surface-side wiring.
  • the surface-side wiring is made of, for example, a metal material, and the internal wiring is made of, for example, polysilicon.
  • the surface-side wiring is provided at positions aligned with the electrodes 21 to 25 in the z-direction.
  • the internal wiring is arranged closer to the device back surface 10r than the metal wiring in the z-direction.
  • a gate finger 26A is provided between the diode placement portion 21b and the pair of gate finger accommodating portions 21d and the end portion closer to the side surface 10d of the emitter electrode 21 in the y direction.
  • the gate finger 26A is formed by internal wiring connected to the internal wiring of the gate finger 26A. That is, the gate fingers 26A do not have surface-side wiring. Therefore, the gate finger 26A is arranged closer to the device rear surface 10r than the emitter electrode 21 at the position overlapping the emitter electrode 21 when viewed in the z direction.
  • a protective insulating film 17 is provided on the main surface 10s of the device so as to cover the electrodes 21-25.
  • Protective insulating film 17 is an organic protective film that protects semiconductor device 10 from the outside of semiconductor device 10, and is formed of a material containing polyimide (PI), for example.
  • PI polyimide
  • the protective insulating film 17 is provided with first to sixth openings 17A to 17F that expose the electrodes 21 to 25, respectively.
  • the electrodes 21 to 25 exposed by the first to sixth openings 17A to 17F constitute pads to which conductive members from the outside of the semiconductor device 10 are joined. Such pads include emitter electrode pad 11 , cathode electrode pad 12 , anode electrode pad 13 , gate electrode pad 14 , current sense electrode pad 15 and emitter sense electrode pad 16 .
  • the first to sixth openings 17A to 17F provided in the protective insulating film 17 are spaced apart from each other when viewed in the z direction.
  • the emitter electrode pad 11 is a portion of the emitter electrode 21 exposed from the first opening 17A, and constitutes the emitter of the IGBT.
  • the first opening 17A opens most of the emitter electrode 21 .
  • Most of the first opening 17A opens a portion of the emitter electrode 21 closer to the device side surface 10d than the electrode accommodating portions 21aa and 21ab.
  • the protective insulating film 17 is provided at a position overlapping the pair of gate finger accommodating portions 21d and at a position overlapping the diode placement portion 21b and the gate finger 26A when viewed in the z direction.
  • the cathode electrode pad 12 is a portion of the emitter electrode 21 exposed from the second opening 17B, and constitutes the cathode of the temperature sensitive diode 60 .
  • the second opening 17B opens the end of the emitter electrode 21 near the device side surface 10a and the device side surface 10c.
  • the second opening 17B opens a portion of the emitter electrode 21 adjacent to the anode electrode 22 with a gap in the x direction.
  • the second opening 17B is provided at a position adjacent to and spaced from the first opening 17A in both the x direction and the y direction. That is, it can be said that the cathode electrode pad 12 is provided at a position adjacent to the emitter electrode pad 11 with a space therebetween in the y direction.
  • the cathode electrode pad 12 is arranged closer to the device side surface 10c than the center of the device main surface 10s in the y direction.
  • the cathode electrode pad 12 is adjacent to the anode electrode 22 in the x direction.
  • the cathode electrode pad 12 and the anode electrode 22 are arranged side by side along the device side surface 10c when viewed from the z direction.
  • the anode electrode pad 13 is a portion of the anode electrode 22 exposed from the third opening 17C and constitutes the anode of the temperature sensitive diode 60 .
  • the third opening 17C is formed in a rectangular shape that is one size smaller than the anode electrode 22 when viewed from the z direction.
  • the gate electrode pad 14 is a portion of the gate electrode 23 exposed from the fourth opening 17D, and constitutes the gate of the IGBT.
  • the fourth opening 17D is formed in a rectangular shape that is one size smaller than the gate electrode 23 when viewed from the z direction.
  • the current sense electrode pad 15 is a portion of the current sense electrode 24 exposed from the fifth opening 17E, and constitutes a terminal for extracting information for detecting current flowing through the IGBT to the outside.
  • the fifth opening 17E is formed in a rectangular shape that is one size smaller than the current sense electrode 24 when viewed from the z direction.
  • the emitter sense electrode pad 16 is a portion of the emitter electrode 21 exposed from the sixth opening 17F.
  • the sixth opening 17F is formed in a rectangular shape that is one size smaller than the emitter sense region 21f when viewed in the z direction.
  • part of the gate finger 26 extends from the gate electrode 23 toward the device side surface 10a and the device side surface 10d. More specifically, a part of the gate finger 26 detours from the gate electrode 23 closer to the device side surface 10c than the anode electrode 22, and forms a gate finger accommodating portion closer to the device side surface 10a than the temperature sensitive diode 60 in the y direction. It extends towards 21d. Another portion of gate finger 26 extends from gate electrode 23 toward device side 10b and device side 10d. More specifically, another portion of the gate finger 26 bypasses the gate electrode 23 closer to the device side 10c than the emitter sense region 21f to the gate closer to the device side 10b than the temperature sensitive diode 60 in the y-direction. It extends toward the finger accommodating portion 21d.
  • the semiconductor device 10 includes an active region 18, a peripheral region 19 surrounding the active region 18, and an intermediate region 20 surrounded by the main cell region 18M and the peripheral region 19 when viewed from the z direction. , is equipped with The active region 18, the outer peripheral region 19, and the intermediate region 20 are regions defined when a semiconductor substrate 30 (described later) of the semiconductor device 10 is viewed from the z direction.
  • the active region 18 is a region in which transistors are formed.
  • the active region 18 is formed over most of the main surface 10s of the device.
  • the active region 18 has a main cell region 18M formed with a main cell 18A (see FIG. 4) and a sense cell region 24A formed with a sense cell 24B.
  • the sense cell region 24A is formed at a position separated from the main cell region 18M.
  • the main cell region 18M is a region through which the main current flows.
  • a main current is a current that flows from the collector electrode 27 toward the emitter electrode 21 .
  • the active region 18 is formed in a region overlapping the emitter electrode 21 when viewed from the z direction. In other words, emitter electrode 21 covers active area 18 .
  • the main cell region 18M does not overlap the gate finger 26A (see FIG. 2) in the z-direction even though it overlaps the emitter electrode 21. As shown in FIG.
  • the sense cell region 24A is a region through which a sense current corresponding to the main current flows.
  • the sense cell region 24A is formed between the intermediate region 20 and the main cell region 18M in the y direction. More specifically, the sense cell region 24A is formed between the region of the intermediate region 20 that overlaps the current sense electrode 24 and the main cell region 18M that faces this region in the y direction.
  • the sense current is a current corresponding to the area ratio of the main cell region 18M and the sense cell region 24A with respect to the main current. As shown in FIG. 3, the area of the sense cell region 24A is sufficiently smaller than that of the main cell region 18M. That is, a sense current sufficiently smaller than the main current flows through the sense cell region 24A.
  • the sense cell region 24A is formed in a region overlapping with the current sense electrode 24 when viewed from the z direction. As shown in FIG. 1, the sense cell region 24A is formed at a position different from the fifth opening 17E. That is, the sense cell region 24A is covered with the protective insulating film 17. As shown in FIG.
  • the outer peripheral region 19 is a region where a termination structure for improving the withstand voltage of the semiconductor device 10 is provided.
  • the peripheral region 19 is a region surrounding the emitter electrode 21 excluding the regions where the electrodes 22 to 25 are formed. No main cells 18A are formed in the peripheral region 19 .
  • the peripheral region 19 is a region outside the emitter electrode 21 .
  • the intermediate region 20 is a region that overlaps with the cathode electrode 25, the anode electrode 22, the gate electrode 23, and the current sense electrode 24 when viewed from the z direction.
  • cathode electrode 25 , anode electrode 22 , gate electrode 23 and current sense electrode 24 each cover intermediate region 20 .
  • Intermediate region 20 includes a region outside main cell region 18M and sense cell region 24A, in other words, a region where main cell 18A and sense cell 24B are not formed.
  • FIG. 4 is a cross-sectional view showing the cross-sectional structure of the semiconductor device 10 taken along line 4-4 of FIG. 1, and schematically shows an example of the cross-sectional structure of the semiconductor device 10 in the main cell region 18M and the sense cell region 24A. Note that the protective insulating film 17 is omitted in FIG. 4 for the sake of convenience.
  • the semiconductor device 10 has a semiconductor substrate 30 .
  • Semiconductor substrate 30 is made of a material containing, for example, n ⁇ -type Si (silicon).
  • Semiconductor substrate 30 has a thickness of, for example, 50 ⁇ m or more and 200 ⁇ m or less.
  • the semiconductor substrate 30 has a substrate front surface 30s and a substrate rear surface 30r facing opposite sides in the z-direction.
  • the z direction can also be said to be the thickness direction of the semiconductor substrate 30 .
  • the semiconductor substrate 30 has a structure in which a p + -type collector layer 31, an n-type buffer layer 32, and an n ⁇ -type drift layer 33 are laminated in order from the substrate back surface 30r toward the substrate surface 30s. . Therefore, the collector layer 31, the buffer layer 32, and the drift layer 33 are provided in common to the main cell region 18M and the sense cell region 24A.
  • a collector electrode 27 is formed on the substrate rear surface 30r. The collector electrode 27 is formed over substantially the entire surface of the substrate rear surface 30r.
  • the surface of the collector electrode 27 opposite to the collector layer 31 constitutes the back surface 10 r of the semiconductor device 10 .
  • the z direction corresponds to the thickness direction of the drift layer 33 . Therefore, "viewed from the z-direction" has the same meaning as "viewed from the thickness direction of the drift layer”.
  • collector layer 31 As the p-type impurity of collector layer 31, for example, B (boron), Al (aluminum), or the like is used.
  • the impurity concentration of collector layer 31 is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 2 ⁇ 10 19 cm ⁇ 3 or less.
  • n-type impurities for buffer layer 32 and drift layer 33 for example, N (nitrogen), P (phosphorus), As (arsenic), or the like is used.
  • the impurity concentration of buffer layer 32 is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the impurity concentration of drift layer 33 is lower than that of buffer layer 32, and is, for example, 1 ⁇ 10 13 cm ⁇ 3 or more and 5 ⁇ 10 14 cm ⁇ 3 or less.
  • a p-type base region 34 is formed on the surface of the drift layer 33, that is, the substrate surface 30s.
  • the base region 34 is formed over substantially the entire surface of both the main cell region 18M and the sense cell region 24A.
  • the impurity concentration of base region 34 is, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the depth of base region 34 from substrate surface 30s is, for example, 1.0 ⁇ m or more and 4.0 ⁇ m or less.
  • the base region 34 corresponds to the "second conductivity type body layer".
  • a plurality of trenches 35 are arranged side by side on the surface (substrate surface 30s) of the base region 34 in both the main cell region 18M and the sense cell region 24A.
  • Each trench 35 extends, for example, along the y direction and is arranged apart from each other in the x direction.
  • the main cell region 18M is partitioned into striped main cells 18A
  • the sense cell region 24A is partitioned into striped sense cells 24B.
  • the distance between adjacent trenches 35 in the x direction is, for example, 1.5 ⁇ m or more and 7.0 ⁇ m or less.
  • each trench 35 (x-direction dimension of the trench 35) is, for example, 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • Each trench 35 penetrates the base region 34 in the z-direction and extends halfway through the drift layer 33 .
  • the trenches 35 in the main cell region 18M may be formed in a grid pattern so as to partition the matrix-shaped main cells 18A.
  • each trench 35 in the sense cell region 24A may be formed in a grid pattern so as to partition the matrix-shaped sense cells 24B.
  • n + -type emitter region 36 is formed on the surface (substrate surface 30s) of the base region 34 in both the main cell region 18M and the sense cell region 24A.
  • the emitter regions 36 are arranged on both sides of the trench 35 in the x direction. That is, it can be said that the emitter regions 36 are provided on both sides of the trenches 35 in the arrangement direction of the trenches 35 in the base region 34 . Therefore, two emitter regions 36 are spaced apart from each other in the x direction between the trenches 35 adjacent to each other in the x direction.
  • the depth of each emitter region 36 is, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less.
  • the impurity concentration of each emitter region 36 is higher than that of the base region 34, and is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • a p + -type base contact region 37 is formed on the surface (substrate surface 30s) of the base region 34 in both the main cell region 18M and the sense cell region 24A.
  • the base contact region 37 is provided at a position adjacent to the emitter region 36 in the x direction. That is, the base contact region 37 is provided between two emitter regions 36 provided between trenches 35 adjacent in the x direction in the x direction.
  • Each base contact region 37 may be formed deeper than the emitter region 36 .
  • the depth of each base contact region 37 is, for example, 0.2 ⁇ m or more and 1.6 ⁇ m or less.
  • the impurity concentration of each base contact region 37 is higher than that of the base region 34, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • Insulating film 38 is integrally formed on both the inner surface of each trench 35 and the substrate surface 30s.
  • Insulating film 38 contains, for example, silicon oxide (SiO 2 ).
  • the thickness of insulating film 38 is, for example, 1100 ⁇ or more and 1300 ⁇ or less.
  • the insulating film 38 is formed to cover both the main cell region 18M and the sense cell region 24A.
  • An electrode material containing, for example, polysilicon or the like is embedded in each trench 35 with an insulating film 38 interposed therebetween.
  • the electrode material embedded in each trench 35 is electrically connected to either the gate electrode 23 (gate finger 26 ) or the emitter electrode 21 . That is, the electrode material embedded in each trench 35 forms the gate trench 23A and the emitter trench 21A.
  • the arrangement of the gate trenches 23A and the emitter trenches 21A in the arrangement direction of the plurality of trenches 35 is the same.
  • the plurality of trenches 35 are arranged in the arrangement direction of the gate trenches 23A, the emitter trenches 21A, the emitter trenches 21A, the emitter trenches 21A, and the gate trenches 23A. Five trenches are repeatedly arranged in the arrangement direction.
  • both the gate trench 23A and the emitter trench 21A are buried up to the opening end of each trench 35. As shown in FIG. Thus, a plurality of main cells 18A are formed in the main cell region 18M, and a plurality of sense cells 24B are formed in the sense cell region 24A.
  • An intermediate insulating film 39 is formed on the surface 38s of the insulating film 38 provided on the substrate surface 30s.
  • Intermediate insulating film 39 contains, for example, SiO 2 .
  • a barrier layer 40 is formed on the surface 39s of the intermediate insulating film 39 to prevent the intermediate insulating film 39 from being charged by external ions.
  • the barrier layer 40 is made of a material having a smaller diffusion coefficient than the protective insulating film 17 , the insulating film 38 and the intermediate insulating film 39 .
  • Barrier layer 40 is made of a material containing, for example, silicon nitride (SiN).
  • An emitter electrode 21 is formed on the surface 40 s of the barrier layer 40 .
  • the intermediate insulating film 39 is an interlayer insulating film that fills the space between the emitter electrode 21 and the gate trench 23A.
  • the thickness of the intermediate insulating film 39 is thicker than the thickness of the insulating film 38 .
  • the thickness of the intermediate insulating film 39 is thicker than the thickness of the barrier layer 40 .
  • the thickness of intermediate insulating film 39 is, for example, 3000 ⁇ or more and 15000 ⁇ or less.
  • the portion covering the main cell region 18M corresponds to the "first insulating film”
  • the portion covering the sense cell region 24A corresponds to the "first insulating film”. 2 insulating film”.
  • both the first insulating film and the second insulating film are composed of the laminated structure of the insulating film 38, the intermediate insulating film 39, and the barrier layer 40 in this embodiment.
  • a plurality of contact holes 39a and 39b are provided in the laminated structure of the insulating film 38, the intermediate insulating film 39, and the barrier layer 40 so as to pass through the insulating film 38, the intermediate insulating film 39, and the barrier layer 40 in the z direction, respectively.
  • the contact hole 39a is an opening provided in the laminated structure of the insulating film 38, the intermediate insulating film 39, and the barrier layer 40 covering the main cell region 18M. It is located in a position overlapping with the Thereby, the base contact region 37 is exposed from the laminated structure of the insulating film 38 , the intermediate insulating film 39 and the barrier layer 40 .
  • the emitter electrode 21 is formed on the surface 40s of the barrier layer 40 and connected to the base contact region 37 through the contact hole 39a.
  • the contact hole 39b is an opening provided in the laminated structure of the insulating film 38 covering the sense cell region 24A, the intermediate insulating film 39, and the barrier layer 40, and is located between the base contact region 37 of the sense cell region 24A and the base contact region 37 of the sense cell region 24A when viewed from the z direction. placed in an overlapping position. Thereby, the base contact region 37 is exposed from the laminated structure of the insulating film 38 , the intermediate insulating film 39 and the barrier layer 40 .
  • the current sense electrode 24 is formed on the surface 40s of the barrier layer 40 and connected to the base contact region 37 through the contact hole 39b.
  • the emitter electrode 21 has a layered structure of a barrier metal layer and a metal wiring layer formed on the barrier metal layer.
  • the barrier metal layer is made of a material containing TiN (titanium nitride), for example.
  • the metal wiring layer is made of a material containing, for example, AlCu (alloy of aluminum and copper).
  • the emitter electrode 21 has a contact 21m embedded in the contact hole 39a and a laminated electrode portion 21n laminated on the barrier layer 40. As shown in FIG. The contact 21m and the laminated electrode portion 21n are integrated. Both the contact 21m and the laminated electrode portion 21n are formed of a laminated structure of a barrier metal layer and a metal wiring layer.
  • the contact hole 39a corresponds to the "main side opening"
  • the contact hole 39b corresponds to the "sense side opening".
  • the current sense electrode 24 is electrically connected to the sense cell 24B in the sense cell region 24A.
  • the sense cell region 24A is formed at a position overlapping the current sense electrode 24 when viewed in the z direction.
  • the current sense electrode 24 has the same configuration as the emitter electrode 21, and has a laminated structure of a barrier metal layer and a metal wiring layer. Further, the current sense electrode 24 has a contact 24C in which a part of the current sense electrode 24 enters the contact hole 39b, similarly to the emitter electrode 21. As shown in FIG. Contact 24C is in contact with base contact region 37 of sense cell region 24A.
  • the current sense electrodes 24 are electrically connected to an external integrated circuit (IC) by wires, for example.
  • IC integrated circuit
  • This integrated circuit is connected to a microcomputer, for example through a shunt resistor, and senses the current generated in the sense cell area 24A.
  • the magnitude of the main current flowing through the main cell 18A is detected by multiplying the magnitude of the sensed current by the area ratio of the sense cell region 24A and the main cell region 18M.
  • the operation of the semiconductor device 10 is stopped to protect the semiconductor device 10 from damage due to overcurrent.
  • FIG. 5 shows a cross-sectional structure of part of the outer peripheral region 19 .
  • the outer peripheral region 19 is provided with a gate finger 26 , an emitter lead-out portion 41 , an FLR (Field Limiting Ring) portion 42 , and an equipotential ring 43 .
  • the gate finger 26, the emitter lead-out portion 41, and the equipotential ring 43 are each made up of a laminated structure of barrier metal layers and metal wiring layers, which have the same configuration as the emitter electrode 21.
  • FIG. 5 shows a cross-sectional structure of part of the outer peripheral region 19 .
  • the outer peripheral region 19 is provided with a gate finger 26 , an emitter lead-out portion 41 , an FLR (Field Limiting Ring) portion 42 , and an equipotential ring 43 .
  • the gate finger 26, the emitter lead-out portion 41, and the equipotential ring 43 are each made up of a laminated structure of barrier metal layers and metal wiring layers, which have the same configuration as the emit
  • a p-type well region 34A which is a semiconductor region of the second conductivity type, is formed in a region adjacent to the main cell region 18M in the peripheral region 19.
  • Well region 34A is formed, for example, to surround main cell region 18M.
  • the well region 34A is formed closer to the substrate rear surface 30r than the trench 35 of the main cell region 18M. Therefore, the well region 34A is formed closer to the substrate rear surface 30r than the base region 34 of the main cell region 18M.
  • the impurity concentration of well region 34A is lower than that of base region 34 .
  • a gate finger 26 and an emitter lead-out portion 41 are formed at positions overlapping with the well region 34A when viewed in the z-direction.
  • the emitter lead-out portion 41 is arranged outside the gate fingers 26 .
  • the emitter lead-out portion 41 is a portion integrated with the emitter electrode 21 and is formed in an annular shape so as to surround the gate finger 26 .
  • the FLR section 42 is a termination structure for improving the breakdown voltage of the semiconductor device 10 and is provided outside the emitter routing section 41 .
  • the FLR portion 42 is formed in an annular shape surrounding the emitter electrode 21 and the electrodes 22-24. In this embodiment, the FLR portion 42 is formed in a closed annular shape.
  • the FLR portion 42 has a function of improving the breakdown voltage of the semiconductor device 10 by alleviating the electric field in the outer peripheral region 19 and suppressing the influence of external ions.
  • the FLR section 42 is composed of a plurality (four in this embodiment) of annular conductors and semiconductor regions spaced apart from each other.
  • a substrate surface 30s of the semiconductor substrate 30 is formed with a plurality of (four in this embodiment) annular guard rings 42a to 42d.
  • the guard rings 42a to 42d are formed in a closed annular shape when viewed from the z direction.
  • Guard rings 42 a - 42 d are partially formed in drift layer 33 .
  • the guard rings 42a to 42d are semiconductor regions of the second conductivity type (p-type in this embodiment), and are spaced apart from each other in the direction perpendicular to the z-direction.
  • Guard rings 42a to 42d are arranged in the order of guard ring 42a, guard ring 42b, guard ring 42c, and guard ring 42d in the direction away from emitter electrode 21.
  • FIG. The width Wge of the outermost guard ring 42d is greater than the widths Wg of the other guard rings 42a-42c.
  • B, Al, or the like, for example, is used as the p-type impurity for each of the guard rings 42a-42d.
  • the impurity concentration of guard rings 42a-42d is, for example, the same as that of base region 34, and is, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less. Therefore, the impurity concentration of the guard rings 42a-42d is higher than that of the well region 34A. In other words, the impurity concentration of well region 34A is lower than that of guard rings 42a-42d.
  • the FLR section 42 has field plates 42e-42h provided corresponding to the guard rings 42a-42d.
  • the field plate 42e is provided at a position overlapping the guard ring 42a
  • the field plate 42f is provided at a position overlapping the guard ring 42b
  • the field plate 42g is provided at a position overlapping the guard ring 42c
  • the field plate 42f is provided at a position overlapping the guard ring 42b.
  • 42h is provided at a position overlapping the guard ring 42d.
  • Field plate 42e contacts guard ring 42a
  • field plate 42f contacts guard ring 42b
  • field plate 42g contacts guard ring 42c
  • field plate 42h contacts guard ring 42d.
  • the field plates 42e to 42h are formed in a closed annular shape when viewed from the z direction.
  • the equipotential ring 43 is a termination structure for improving the breakdown voltage of the semiconductor device 10 and is formed in a ring so as to surround the FLR section 42 .
  • the equipotential ring 43 is formed on the outer periphery of the outer peripheral region 19 .
  • the equipotential ring 43 is formed to have a closed annular shape when viewed from the z direction.
  • the equipotential ring 43 has a function of improving the withstand voltage of the semiconductor device 10 .
  • the equipotential ring 43 consists of a channel stop region of the first conductivity type (n + type) formed on the surface of the drift layer 33 (substrate surface 30s) and internal wirings provided in the insulating film 38 and the intermediate insulating film 39. and surface-side wiring provided on the surface 40 s of the barrier layer 40 .
  • the surface-side wiring is electrically connected to the internal wiring through an opening penetrating the intermediate insulating film 39 .
  • the surface-side wiring is electrically connected to the channel stop region through an opening penetrating both the intermediate insulating film 39 and the insulating film 38 .
  • the protective insulating film 17 includes a portion of the emitter electrode 21, a portion of each of the electrodes 22 to 25, the gate finger 26, the emitter lead-out portion 41, the FLR portion 42, and the equipotential portion of the semiconductor device 10. It covers the ring 43.
  • FIG. 6 shows an enlarged plan view of the end portion of the current sense electrode 24 closer to the side surface 10d of the y-direction ends, and FIG. An enlarged view of the periphery is shown.
  • a sense cell region 24A in which the main cell 18A (see FIG. 4) is formed is formed in the region RIS of the semiconductor substrate 30 in the region RIS of the semiconductor substrate 30, a sense cell region 24A in which the main cell 18A (see FIG. 4) is formed is formed.
  • the sense cell region 24A is formed at one of both ends of the region RIS in the y direction, which is closer to the device side surface 10d (see FIG. 2).
  • a well region 34A is formed in a region of the region RIS in the semiconductor substrate 30 other than the sense cell region 24A. That is, the sense cell 24B (see FIG. 4) is not formed in the region RIS other than the sense cell region 24A.
  • a plurality of sense cells 24B are arranged in the y direction in the sense cell region 24A.
  • the sense cell 24B has the same configuration as the main cell 18A (see FIG. 5).
  • a plurality of sense cells 24B are provided to extend in the x direction. Therefore, it can be said that a plurality of trenches 35 extending in the x-direction are arranged side by side at intervals in the y-direction. These trenches 35 are connected every predetermined number of trenches 35 at both ends in the x direction.
  • a well region 34A is formed between the sense cell region 24A and the main cell region 18M in the y direction. More specifically, as shown in FIG. 4, the well region 34A includes a first trench 35E closest to the sense cell region 24A among the plurality of trenches 35 in the main cell region 18M and It is formed between the second trench 35S closest to the main cell region 18M.
  • the well region 34A is formed closer to the substrate rear surface 30r than the first trench 35E and the second trench 35S. That is, in the depth direction of each trench 35E, 35S, the well region 34A is formed deeper than the bottom 35b of each trench 35E, 35S. In other words, the well region 34A is formed closer to the drift layer 33 than the bottoms 35b of the trenches 35E and 35S.
  • the first trench 35E is the trench 35 provided in the main cell region 18M, but is a trench different from the trench 35 forming the main cell 18A.
  • the second trench 35S is the trench 35 provided in the sense cell region 24A, but is a trench different from the trench 35 forming the sense cell 24B.
  • the impurity concentration of the well region 34A is lower than that of the guard rings 42a-42d. Therefore, it can be said that the impurity concentration of the well region 34A is lower than that of both the guard rings 42a to 42d and the base region 34.
  • the electrode material embedded in the first trench 35E forms the gate trench 23A
  • the electrode material embedded in the second trench 35S forms the gate trench 23A.
  • the trenches 35 at the outer edges of both the main cell region 18M and the sense cell region 24A serve as the gate trenches 23A.
  • At least one of the first trench 35E and the second trench 35S may be configured by the emitter trench 21A. That is, the trenches 35 at the outer edges of both the main cell region 18M and the sense cell region 24A may serve as the emitter trenches 21A.
  • the well region 34A is formed at a position overlapping the trenches 35E and 35S when viewed from the z-direction. Further, when viewed from the z-direction, the well region 34A does not protrude toward the main cell region 18M from the first trenches 35E in the y-direction. Further, when viewed from the z direction, the well region 34A does not protrude toward the sense cell region 24A from the second trench 35S in the y direction. Thus, the well region 34A is formed to partially cover the bottoms 35b of the trenches 35E and 35S.
  • the emitter electrode 21 extends toward the sense cell region 24A beyond the first trenches 35E of the main cell region 18M.
  • the current sense electrode 24 extends toward the main cell region 18M from the second trench 35S of the sense cell region 24A.
  • the emitter electrode 21 and the current sense electrode 24 are arranged apart from each other in the y direction.
  • the well region 34A has a portion overlapping the current sense electrode 24 and a portion overlapping the emitter electrode 21 when viewed from the z-direction. That is, the well region 34A has portions overlapping both the current sense electrode 24 and the emitter electrode 21 when viewed in the z direction. That is, when viewed from the z-direction, the emitter electrode 21 has a portion that protrudes closer to the sense cell region 24A than the main cell region 18M in the y-direction. When viewed from the z-direction, the current sense electrode 24 has a portion that protrudes closer to the main cell region 18M than the sense cell region 24A in the y-direction.
  • a main cell region 18M is formed at a position facing the sense cell region 24A in the y direction via the well region 34A. More specifically, as shown in FIG. 6, the main cell region 18M is formed so as to surround the sense cell region 24A from three device side surfaces 10a, 10b and 10d (both of which are shown in FIG. 2).
  • a well region 34A is formed between the sense cell region 24A and the main cell region 18M. Since the well region 34A is also formed in a portion overlapping with the current sense electrode 24, the well region 34A is formed so as to surround the sense cell region 24A when viewed from the z direction.
  • a plurality of trenches 35 are provided in each of the contacts 24C and the sense cell regions 24A.
  • trenches 35 in contact 24C and sense cell region 24A each extend in the x-direction.
  • the trenches 35 in the contacts 24C and the sense cell regions 24A are alternately arranged in the y-direction.
  • the semiconductor device 10 includes end contacts 24CE provided on both sides of the current sense electrode 24 in the y direction.
  • the end contact 24CE is provided at a position separated from the sense cell region 24A. More specifically, the end contact 24CE is arranged between the sense cell region 24A and the main cell region 18M in the y-direction. When viewed from the z-direction, the end contact 24CE is arranged at a position overlapping a region of the well region 34A adjacent to the sense cell region 24A in the y-direction. End contact 24CE extends in the x-direction like contact 24C. In this embodiment, the x-direction length of the end contact 24CE is equal to the x-direction length of the contact 24C.
  • the end contact 24CE corresponds to the "sense end contact".
  • the distance between the end contact 24CE and the contact 24C adjacent to the end contact 24CE in the y direction is equal to the distance between the contacts 24C adjacent in the y direction among the plurality of contacts 24C.
  • two end contacts 24CE are provided in the well region 34A at positions overlapping regions adjacent to the sense cell region 24A in the y direction. Note that FIG. 6 shows a structure in which one end contact 24CE is provided for ease of understanding of the drawing.
  • a contact 21m for the emitter electrode 21 is arranged in the well region 34A. That is, the emitter electrode 21 is electrically connected to the well region 34A by the contact 21m.
  • the contact 21m is provided at a position overlapping both the well region 34A and the emitter electrode 21 when viewed in the z direction.
  • the emitter electrode 21 is provided with a plurality of contacts 21m.
  • the contacts 21m of the emitter electrode 21 outside the main cell region 18M and arranged in the well region 34A are referred to as "first contact 21ma,” “second contact 21mb,” “third contact 21mc,” and “fourth contact 21m.” 21md” and “fifth contact 21me”.
  • these contacts 21ma, 21mb, 21mc, 21md, and 21me correspond to "main contacts”.
  • the first contact 21ma is arranged in the well region 34A between the sense cell region 24A and the main cell region 18M in the y direction.
  • the first contact 21ma is arranged closer to the sense cell region 24A than the main cell region 18M.
  • the first contact 21ma extends in the x direction. That is, the first contact 21ma extends parallel to the end contact 24CE. It can be said that the first contact 21ma extends parallel to both the trench 35 (see FIG. 4) of the sense cell region 24A and the trench 35 of the main cell region 18M. It can be said that the first contact 21ma extends along the long side direction of the rectangular sense cell region 24A when viewed from the z direction.
  • the length of the first contact 21ma in the x direction is longer than the length of the end contact 24CE in the x direction.
  • the length of the first contact 21ma in the x direction is longer than the length of the sense cell region 24A in the x direction.
  • a plurality of first contacts 21ma are provided.
  • the plurality of first contacts 21ma are arranged apart from each other in the y direction.
  • the first contact 21ma is provided at a position facing the end contact 24CE in the y direction when viewed from the z direction.
  • the number of first contacts 21ma is greater than the number of end contacts 24CE.
  • the first contact 21ma corresponds to the "main end contact”.
  • the second contact 21mb and the third contact 21mc are respectively arranged in the well region 34A between the sense cell region 24A and the main cell region 18M in the x direction.
  • Second contact 21mb is arranged closer to device side surface 10a (see FIG. 1) than sense cell region 24A
  • third contact 21mc is arranged closer to device side surface 10b (see FIG. 1) than sense cell region 24A.
  • Each of second contact 21mb and third contact 21mc is arranged closer to sense cell region 24A than main cell region 18M.
  • Each of second contact 21mb and third contact 21mc extends in the y direction. That is, both the second contact 21mb and the third contact 21mc extend in a direction perpendicular to the end contact 24CE.
  • both the second contact 21mb and the third contact 21mc extend parallel to both the trench 35 (see FIG. 4) of the sense cell region 24A and the trench 35 of the main cell region 18M.
  • both the second contact 21mb and the third contact 21mc can be said to extend along the short side direction of the rectangular sense cell region 24A when viewed from the z direction.
  • the y-direction length of the second contact 21mb and the y-direction length of the third contact 21mc are equal to each other.
  • the y-direction length of the second contact 21mb and the y-direction length of the third contact 21mc are each shorter than the x-direction length of the first contact 21ma.
  • a plurality of second contacts 21mb are provided.
  • the plurality of second contacts 21mb are arranged apart from each other in the x direction.
  • a plurality of third contacts 21mc are provided.
  • the plurality of third contacts 21mc are arranged apart from each other in the x direction.
  • the number of second contacts 21mb is greater than the number of end contacts 24CE.
  • the number of third contacts 21mc is greater than the number of end contacts 24CE.
  • the fourth contact 21md and the fifth contact 21me are arranged on the opposite side of the sense cell region 24A from the main cell region 18M in the y direction.
  • the fourth contact 21md and the fifth contact 21me are aligned in the y direction and spaced apart in the x direction.
  • the fourth contact 21md and the fifth contact 21me each extend in the x direction. That is, both the fourth contact 21md and the fifth contact 21me extend parallel to the end contact 24CE. It can also be said that both the fourth contact 21md and the fifth contact 21me extend parallel to both the trench 35 (see FIG. 4) of the sense cell region 24A and the trench 35 of the main cell region 18M. It can be said that both the fourth contact 21md and the fifth contact 21me extend along the long side direction of the rectangular sense cell region 24A when viewed from the z direction.
  • a plurality of fourth contacts 21md and a plurality of fifth contacts 21me are provided.
  • the plurality of fourth contacts 21md are arranged apart from each other in the y direction.
  • the plurality of fifth contacts 21me are arranged apart from each other in the y direction.
  • the number of fourth contacts 21md is greater than the number of end contacts 24CE.
  • the number of fifth contacts 21me is greater than the number of end contacts 24CE.
  • the first to fifth contacts 21ma to 21me are arranged to surround the sense cell region 24A. That is, the emitter electrode 21 is formed so as to surround the sense cell region 24A. A portion of the emitter electrode 21 surrounding the sense cell region 24A has an open annular shape with a gap between the fourth contact 21md and the fifth contact 21me in the x direction when viewed from the z direction.
  • the current sense electrode 24 extends to a position overlapping the sense cell region 24A through a gap formed between the fourth contact 21md and the fifth contact 21me in the emitter electrode 21 in the x direction.
  • the end contact 24CE of the current sense electrode 24 and the first contact 21ma of the emitter electrode 21 are each connected to the well region 34A. That is, the current sense electrode 24 and the emitter electrode 21 are electrically connected via the well region 34A. Therefore, as shown in FIG. 4, the emitter electrode 21 and the current sense electrode 24 are electrically connected to each other through the resistance component of the well region 34A.
  • the second contact 21mb, third contact 21mc, fourth contact 21md, and fifth contact 21me of the emitter electrode 21 are also connected to the well region 34A. Emitter electrode 21 is electrically connected to current sense electrode 24 via 34A.
  • the sense IGBT 24S composed of the sense cells 24B in the sense cell region 24A is connected in parallel with the main IGBT 21M composed of the main cells 18A in the main cell region 18M. Both the gate of sense IGBT 24S and the gate of main IGBT 21M are electrically connected to gate electrode 23 .
  • FIGS. 9 to 17 show a simplified configuration of the semiconductor device 10 showing the manufacturing process. Therefore, the shapes of the components of the semiconductor device 10 shown in FIGS. 9 to 17 may differ from the shapes of the components of the semiconductor device 10 shown in FIGS.
  • FIGS. 9 to 17 show manufacturing processes of a portion of the main cell region 18M and the sense cell region 24A, and a portion of the FLR section 42, respectively.
  • the manufacturing method of one semiconductor device 10 will be described with reference to FIGS.
  • the method for manufacturing the semiconductor device 10 of the present embodiment is not limited to manufacturing one semiconductor device 10, and may be manufacturing a plurality of semiconductor devices 10.
  • FIG. 9. 9 to 17 show a simplified configuration of the semiconductor device 10 showing the manufacturing process. Therefore, the shapes of the components of the semiconductor device 10 shown in FIGS. 9 to 17 may differ from the shapes of the components of the semiconductor device 10 shown in FIGS.
  • FIGS. 9 to 17 show manufacturing processes of a portion of the main cell region 18M and the sense cell region 24A, and a portion of the
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of preparing a semiconductor substrate 830 made of a material containing Si.
  • the semiconductor substrate 830 has an n ⁇ type drift layer 33 as a first conductivity type semiconductor layer.
  • Drift layer 33 is formed over the entire semiconductor substrate 830 . That is, it can be said that the drift layer 33 is formed in both the main cell region 18M and the sense cell region 24A.
  • the semiconductor substrate 830 has a substrate front surface 830s and a substrate rear surface 830r facing opposite sides in the thickness direction (z direction). Therefore, it can be said that the substrate surface 830 s is the surface of the drift layer 33 . As shown in FIG.
  • the method of manufacturing the semiconductor device 10 includes a step of forming a substrate-side insulating film 838B on a portion of the substrate surface 830s of the semiconductor substrate 830 corresponding to the peripheral region 19. As shown in FIG.
  • the substrate-side insulating film 838B is formed by thermally oxidizing the semiconductor substrate 830 and then sequentially performing wet etching and dry etching.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming a p-type well region 834 as a semiconductor region of the second conductivity type in a semiconductor substrate 830 .
  • a p-type impurity is selectively implanted into the substrate surface 830 s of the semiconductor substrate 830 .
  • the p-type impurity is diffused by heat-treating the semiconductor substrate 830 .
  • a well region 834 is formed.
  • Well region 834 is partially formed in drift layer 33 .
  • the surface of the well region 834 constitutes the substrate surface 830 s and is continuous with the surface of the drift layer 33 .
  • well region 834 includes well region 34A and guard rings 42a to 42d (guard ring 25d is not shown in FIG. 9). That is, well region 34A and guard rings 42a-42d are formed in the same process.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes the steps of forming a plurality of trenches 835 in a semiconductor substrate 830, forming an insulating film 838, and forming electrodes. I have it.
  • a trench mask (not shown) is formed on the substrate surface 830 s of the semiconductor substrate 830 .
  • the trench mask is then selectively etched. That is, the region of the trench mask where the trench 835 is to be formed is etched as viewed in the z-direction. As a result, the trench mask exposes regions of the substrate surface 830s of the semiconductor substrate 830 where the trenches 835 are to be formed.
  • a region of the substrate surface 830s of the semiconductor substrate 830 where the trench 835 is to be formed is etched. As a result, trenches 835 are formed in both the main cell region 18M and the sense cell region 24A of the semiconductor substrate 830. As shown in FIG.
  • the semiconductor substrate 830 is thermally oxidized to form an oxide film on the entire surface of the semiconductor substrate 830 including the inner surface of each trench 835 .
  • an insulating film 838 is formed in the main cell region 18M of the substrate surface 830s of the semiconductor substrate 830.
  • the insulating film 838 in the main cell region 18M is a gate insulating film and is also formed on the inner surface of each trench 835 .
  • the insulating film 838 is laminated on the surface of the substrate-side insulating film 838B.
  • an electrode material PS such as polysilicon is embedded in each trench 835 and formed on the substrate surface 830 s of the semiconductor substrate 830 .
  • gate trench 23A and emitter trench 21A are formed.
  • the method for manufacturing the semiconductor device 10 of this embodiment includes the steps of etching the electrode material PS and forming an insulating film 838 on the electrode material PS. Specifically, first, the electrode material PS of the main cell region 18M of the substrate surface 830s of the semiconductor substrate 830 and the region of the peripheral region 19 other than the gate finger 26 and the gate electrode 23 are removed by etching. Subsequently, the electrode material embedded in each trench 835 is oxidized. Thereby, an insulating film 838 is formed on each electrode material PS.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes the steps of forming the base region 34 and the emitter region 36 . Specifically, by selectively implanting and diffusing n-type and p-type impurity ions into the substrate surface 830s of the semiconductor substrate 830, the p-type base region 34 and the n + -type emitter region 36 are formed. formed in order.
  • the method for manufacturing the semiconductor device 10 of this embodiment includes the steps of forming an intermediate insulating film 839 and forming a barrier layer 840 .
  • an intermediate insulating film 839 as a silicon oxide film is formed over the entire substrate surface 830s of the semiconductor substrate 830 by chemical vapor deposition (CVD), for example.
  • An intermediate insulating film 839 is stacked on the insulating film 838 .
  • an insulating film having a two-layer structure of an insulating film 838 and an intermediate insulating film 839 formed on the substrate surface 830s of the semiconductor substrate 830 is formed.
  • an insulating film having a three-layer structure including a substrate-side insulating film 838B formed on the substrate surface 830s of the semiconductor substrate 830, an insulating film 838, and an intermediate insulating film 839 is formed.
  • a barrier layer 840 as a silicon nitride film is formed over the entire surface of the intermediate insulating film 839 by sputtering, for example.
  • a barrier layer 840 is laminated to the intermediate insulating film 839 .
  • a barrier layer 840 is formed on the surface of the intermediate insulating film 839 by, for example, CVD.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming contact holes.
  • contact holes 39a and 39b are formed through barrier layer 840, intermediate insulating film 839 and insulating film 838 by etching, respectively.
  • Both contact hole 39a in main cell region 18M and contact hole 39b in sense cell region 24A expose base region .
  • a recess 831 is formed in the substrate surface 830s of the semiconductor substrate 830 corresponding to the base region 34 by these contact holes 39a and 39b.
  • contact holes 39a and 39b are formed by etching to penetrate the barrier layer 840, the intermediate insulating film 839, the insulating film 838, and the substrate-side insulating film 838B.
  • Contact holes 39c in outer peripheral region 19 expose, for example, guard rings 42a-42d individually.
  • Recesses 832 are formed in the substrate surface 830s of the semiconductor substrate 830 corresponding to the guard rings 42a-42d by the contact holes 39c.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming the base contact region 37 and the contact region 42p. Specifically, ap + -type base contact region 37 and contact region 42p are formed by ion-implanting and diffusing p-type impurities through an opening into substrate surface 830s of semiconductor substrate 830, respectively. be.
  • the method of manufacturing the semiconductor device 10 of the present embodiment forms an emitter electrode 21, electrodes 22-24, gate fingers 26, field plates 42e-42h, and an equipotential ring 43. It has a process. 16 and 17 show the steps of forming emitter electrode 21, current sense electrode 24, and field plates 42e to 42g.
  • a metal layer 822 is formed on the surface 40s of the barrier layer 40 and the contact holes 39a to 39c. More specifically, a thin first metal layer is formed on the surface 40s of the barrier layer 40 and the inner surfaces of the contact holes 39a to 39c by, for example, sputtering using titanium (Ti). Subsequently, a thin second metal layer is formed on the first metal layer by sputtering using titanium nitride (TiN). Subsequently, plug electrodes made of tungsten (W) are embedded in the respective contact holes 39a to 39c. Subsequently, an electrode layer is formed by sputtering using AlSiCu. Thereby, a metal layer 822 is formed. The metal layer 822 is formed over the entire barrier layer 40 when viewed from the z direction.
  • emitter electrode 21, electrodes 22-24, gate fingers 26, field plates 42e-42h, and equipotential ring 43 are formed by etching metal layer 822 (see FIG. 16). . Note that FIG. 17 shows emitter electrode 21, current sense electrode 24, and field plates 42e to 42g.
  • the method of manufacturing the semiconductor device 10 of the present embodiment includes a step of forming the protective insulating film 17 .
  • a passivation layer containing an organic material such as polyimide covers the emitter electrode 21, the electrodes 22-25, the gate fingers 26, the field plates 42e-42h, and the equipotential ring 43 when viewed from the z-direction. , are formed over the substrate surface 830 s of the semiconductor substrate 830 . Subsequently, openings are formed by etching to expose the emitter electrode 21, the cathode electrode 25, the anode electrode 22, the gate electrode 23, and the current sense electrode 24.
  • a protective insulating film 17, an emitter electrode pad 11, a cathode electrode pad 12, an anode electrode pad 13, a gate electrode pad 14, a current sense electrode pad 15 and an emitter sense electrode pad 16 are formed.
  • the protective insulating film 17 covers part of the emitter electrode 21, parts of the electrodes 22-25, the gate fingers 26, the field plates 42e-42h, and the equipotential ring 43.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes steps of forming the buffer layer 32 , the collector layer 31 and the collector electrode 27 . Specifically, n-type and p-type impurity ions are selectively implanted and diffused into the rear surface of semiconductor substrate 830 to sequentially form buffer layer 32 and collector layer 31 . Subsequently, a collector electrode 27 is formed on the surface of the collector layer 31 opposite to the buffer layer 32 .
  • the semiconductor device 10 is manufactured.
  • 9 to 17 show a part of the manufacturing process of the semiconductor device 10, and the manufacturing method of the semiconductor device 10 may include processes not shown in FIGS. 9 to 17.
  • FIG. 18 shows a cross-sectional structure of the emitter electrode 21 and the current sense electrode 24X in the peripheral region 19 in the semiconductor device 10X of the comparative example.
  • the current sense electrode 24X is electrically connected to the sense cell region 24A by a contact 24C, but is not electrically connected to the well region 34A. That is, current sense electrode 24X does not have end contact 24CE. Therefore, in the semiconductor device 10X of the comparative example, the current sense electrode 24X and the emitter electrode 21 are not electrically connected.
  • the current sense electrode 24 and the emitter electrode 21 are electrically connected via the end contact 24CE and the well region 34A. Since the well region 34A has a low impurity concentration, the well region 34A becomes a resistance component with high impedance in the conductive path between the current sense electrode 24 and the emitter electrode 21. FIG. Thereby, the current sense electrode 24 and the emitter electrode 21 are electrically connected via a resistance component having high impedance.
  • the semiconductor device 10 has a main cell region 18M having a main cell 18A, a sense cell region 24B formed between the main cell region 18M and the sense cell region 24A, and a sense cell region 24A for detecting the main current. and a p-type well region 34A.
  • the main cell region 18M has a laminated structure of an insulating film 38, an intermediate insulating film 39, and a barrier layer 40 covering the main cell 18A, and an emitter laminated in a laminated structure of an insulating film 38, an intermediate insulating film 39, and a barrier layer 40. and an electrode 21 .
  • the sense cell region 24A has a current sense electrode 24 laminated in a laminated structure of an insulating film 38 covering the sense cell 24B, an intermediate insulating film 39, and a barrier layer 40. As shown in FIG. Emitter electrode 21 and current sense electrode 24 are electrically connected to well region 34A.
  • the potential of the current sense electrode 24 may change with respect to the potential of the emitter electrode 21. Suppressed. Therefore, in the semiconductor device 10 of the present embodiment, it is possible to suppress deterioration in detection accuracy of the current flowing through the main cell region 18M.
  • the emitter electrode 21 and the current sense electrode 24 are electrically connected to each other through the resistance component of the well region 34A. According to this configuration, the potential of the current sense electrode 24 is suppressed from changing with respect to the potential of the emitter electrode 21 due to the resistance component of the well region 34A. Therefore, in the semiconductor device 10 of the present embodiment, it is possible to suppress deterioration in detection accuracy of the current flowing through the main cell region 18M.
  • the well region 34A has portions overlapping both the emitter electrode 21 and the current sense electrode 24 when viewed in the z direction. According to this configuration, the well region 34A and the emitter electrode 21 can be easily connected by the contact 21m, and the well region 34A and the current sense electrode 24 can be easily connected by the end contact 24CE.
  • the well region 34A includes a first trench 35E closest to the sense cell region 24A among the plurality of trenches 35 in the main cell region 18M and a second trench 35E closest to the main cell region 18M among the plurality of trenches 35 in the sense cell region 24A. It is formed between the trench 35S.
  • the well region 34A is formed so as to connect the main cell region 18M and the sense cell region 24A, so that the well region 34A can be easily connected to the emitter electrode 21 and the current sense electrode 24.
  • the impurity concentration of the well region 34A is lower than that of the base region 34; According to this configuration, the well region 34A serving as a conductive path between the emitter electrode 21 and the current sense electrode 24 has a high impedance resistance, so that the potential of the current sense electrode 24 changes with respect to the potential of the emitter electrode 21. can be suppressed.
  • the emitter electrode 21 has a contact 21m that connects with the well region 34A. Contact 21m is formed to surround sense cell region 24A. This configuration increases the number of conductive paths between the well region 34A and the emitter electrode 21, so that many contacts for collecting current from the collector electrode 27 to the emitter electrode 21 via the well region 34A can be obtained. Therefore, when the semiconductor device 10 breaks down, the current flowing from the collector electrode 27 to the emitter electrode 21 can be dispersed by the contact, so that the heat generated due to current concentration can be reduced.
  • the impurity concentration of the well region 34A is lower than that of the guard rings 42a-42d. According to this configuration, the well region 34A serving as a conductive path between the emitter electrode 21 and the current sense electrode 24 has a high impedance resistance, so that the potential of the current sense electrode 24 changes with respect to the potential of the emitter electrode 21. can be suppressed.
  • Both the insulating film covering the main cell region 18M and the insulating film covering the sense cell region 24A are formed of the insulating film 38 and the intermediate insulating film 39.
  • FIG. This configuration simplifies the manufacturing process of the semiconductor device 10 compared to the case where the insulating film covering the main cell region 18M and the insulating film covering the sense cell region 24A are separately formed. can reduce the manufacturing cost of
  • the method of manufacturing the semiconductor device 10 includes the steps of forming contact holes 39a and 39b in a portion covering the well region 34A in the layered structure of the intermediate insulating film 39, the insulating film 38, and the barrier layer 40; forming a contact 21m in contact with the well region 34A by embedding a portion of the emitter electrode 21 in the contact hole 39b, and forming a contact 24C in contact with the well region 34A by embedding a portion of the current sense electrode 24 in the contact hole 39b. and a step of: According to this configuration, the same effect as the effect (1) can be obtained.
  • the above embodiments are examples of possible forms of the semiconductor device and the method of manufacturing the semiconductor device according to the present disclosure, and are not intended to limit the forms.
  • a semiconductor device and a method for manufacturing a semiconductor device according to the present disclosure may take forms different from those exemplified in the above embodiments.
  • One example is a form in which part of the configuration of the above embodiment is replaced, changed, or omitted, or a form in which a new configuration is added to the above embodiment.
  • each of the following modifications can be combined with each other as long as they are not technically inconsistent.
  • the same reference numerals as those in the above-described embodiment are attached to the portions common to the above-described embodiment, and the description thereof will be omitted.
  • the number of the end contacts 24CE of the current sense electrode 24 closer to the main cell region 18M can be arbitrarily changed. In one example, there may be one end contact 24CE, or there may be three or more.
  • the number of first contacts 21ma can be arbitrarily changed.
  • the number of first contacts 21ma may be equal to the number of end contacts 24CE of the current sense electrode 24, or may be less than the number of end contacts 24CE.
  • the number of the second to fifth contacts 21mb to 21me can also be changed arbitrarily, and can be changed in the same manner as the first contact 21ma.
  • the first contact 21ma may be formed over the entire region 34AC in the well region 34A between the main cell region 18M and the sense cell region 24A in the y direction. . More specifically, in the region 34AC, a plurality of first contacts 21ma are arranged apart from each other in the y direction. Also, as shown in FIG. 19, the number of second contacts 21mb may be increased.
  • the drift layer 33 in the main cell region 18M may be provided with the floating region 50 of the second conductivity type (p-type).
  • a floating region 50 is formed between each of the plurality of emitter trenches 21A.
  • the floating region 50 is a semiconductor region that maintains an electrically floating state, and is separated from the gate trench 23A by the emitter trench 21A adjacent to the gate trench 23A.
  • floating region 50 is formed at the same depth as base region 34 .
  • the impurity concentration of floating region 50 is, for example, 5 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • a floating region 50 is also formed in the drift layer 33 in the sense cell region 24A. As a result, the gate trench 23A and the floating region 50 are not joined together, so that floating capacitance between the gate trench 23A and the floating region 50 can be eliminated.
  • a method of manufacturing the semiconductor device 10 having such floating regions 50 includes a step of forming the floating regions 50 between the plurality of trenches 35 and a step of forming the well regions 34A.
  • the process of forming the floating region 50 and the process of forming the well region 34A may be performed by the same process. That is, floating region 50 and well region 34A may be formed at the same time. Thereby, the manufacturing process of the semiconductor device 10 can be simplified.
  • floating region 50 may be formed to cover the bottom of emitter trench 21A. That is, the floating region 50 may be formed closer to the buffer layer 32 than the emitter trench 21A.
  • the size of the well region 34A can be arbitrarily changed.
  • the end portion closer to the main cell region 18M may be located closer to the sense cell region 24A than the first trenches 35E of the main cell region 18M.
  • the end closer to the sense cell region 24A may be located closer to the main cell region 18M than the second trench 35S of the sense cell region 24A.
  • the well region 34A may be formed closer to the base region 34 than the bottoms 35b of the trenches 35E and 35S. That is, the well region 34A may be shallower than the trenches 35E and 35S.
  • the impurity concentration of the well region 34A may be the same as that of the base region 34 . Also, the impurity concentration of the well region 34A may be the same as that of the guard rings 42a to 42d.
  • the emitter electrode 21 may have at least one contact 21m out of the contacts 21ma to 21me. That is, one to four of the five contacts 21m of the contacts 21ma to 21me may be omitted.
  • the number of end contacts 24CE of the current sensing electrode 24 can be changed arbitrarily. In one example, a plurality of end contacts 24CE may be provided.
  • the laminated electrode portion 21n of the emitter electrode 21 and the contact 21m may be provided separately.
  • the contact 21m may be provided as an embedded electrode of tungsten (W), for example. Note that the current sense electrode 24 can also be changed in the same manner as the emitter electrode 21 .
  • the arrangement position of the barrier layer 40 can be arbitrarily changed.
  • the barrier layer 40 may be formed to cover the electrodes 21-25, the surface wiring of the gate fingers 26, the field plates 42e-42h, and the surface wiring of the equipotential ring 43, respectively. In this case, the barrier layer 40 is not formed on the portions of the electrodes 21 to 25 exposed by the first to sixth openings 17A to 17F.
  • the barrier layer 40 covering the main cell region 18M may be omitted.
  • the insulating film covering the main cell region 18M has a lamination structure of the insulating film 38 and the intermediate insulating film 39 .
  • the barrier layer 40 covering the sense cell region 24A may be omitted.
  • the insulating film covering the sense cell region 24A has a lamination structure of the insulating film 38 and the intermediate insulating film 39 .
  • the barrier layer 40 may be omitted.
  • both the insulating film covering the sense cell region 24A and the insulating film covering the main cell region 18M have a lamination structure of the insulating film 38 and the intermediate insulating film 39 .
  • the insulating film covering the sense cell region 24A and the insulating film covering the main cell region 18M may be separately formed.
  • the semiconductor device 10 may include a protection diode connected in anti-parallel with the temperature sensitive diode 60 . The protection diode is accommodated in the diode arrangement portion 21b.
  • the temperature sensitive diode 60 may be omitted from the semiconductor device 10 .
  • the diode arrangement portion 21b may be omitted from the emitter electrode 21.
  • the emitter electrode 21 may be provided with a gate finger housing portion 21d instead of the diode placement portion 21b.
  • the cathode electrode pad 12 and the anode electrode pad 13 may be omitted.
  • the anode electrode 22 may be omitted.
  • the emitter trenches 21A and the gate trenches 23A are alternately arranged, but the arrangement is not limited to this, and the arrangement mode of the emitter trenches 21A and the gate trenches 23A can be arbitrarily changed.
  • the semiconductor device 10 may be a planar gate type IGBT instead of the trench gate type IGBT.
  • the semiconductor device 10 is embodied as an IGBT in each embodiment, it is not limited to this, and the semiconductor device 10 may be a SiCMOSFET (metal-oxide-semiconductor field-effect transistor) or a SiMOSFET.
  • on as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the expression “A is formed on B” means that although in this embodiment A may be placed directly on B with contact with B, A may alternatively be placed on B without contacting B. It is intended that it can be positioned above. That is, the term “on” does not exclude structures in which other members are formed between A and B.
  • the z-direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • the various structures according to the present disclosure are not limited to the z-direction "top” and “bottom” described herein being the vertical “top” and “bottom”.
  • the x-direction may be vertical, or the y-direction may be vertical.
  • references herein to "at least one of A and B" should be understood to mean “A only, or B only, or both A and B.”
  • Appendix Technical ideas that can be grasped from the above-described embodiment and each modification are described below.
  • the reference numerals of the constituent elements of the embodiment corresponding to the constituent elements described in each appendix are shown in parentheses. Reference numerals are shown as examples to aid understanding, and the components described in each appendix should not be limited to the components indicated by the reference numerals.
  • Said active area (18) comprises: a main cell region (18M) having a main cell (18A) and through which a main current flows; a first insulating film (38, 39, 40) covering the main cell (18A); a first electrode portion (21) laminated on the first insulating film (38, 39, 40); a sense cell region (24A) spaced apart from the main cell region (18M) and having a sense cell (24B) through which a sense current corresponding to the main current flows; a second insulating film (38, 39, 40) covering the sense cell (24A); a second electrode portion (24) laminated on the second insulating film (38, 39, 40); A second conductivity type well region (34A) is formed between the main cell region (18M) and the sense cell region (24A),
  • the semiconductor device (10) where
  • Appendix 2 The semiconductor device according to appendix 1, wherein the first electrode portion (21) and the second electrode portion (24) are electrically connected to each other through a resistance component of the well region (34A).
  • the well region (34A) When viewed from the thickness direction (z direction) of the drift layer (33), the well region (34A) has a portion overlapping both the first electrode portion (21) and the second electrode portion (24).
  • Both the main cell region (18M) and the sense cell region (24A) have a plurality of trenches (35) formed from the surface (30s) of the body layer (34) toward the drift layer (33). death,
  • the well region (34A) includes a first trench (35E) closest to the sense cell region (24A) among a plurality of trenches (35) in the main cell region (18M), and a plurality of trenches (35E) in the sense cell region (24A).
  • the semiconductor device according to appendix 3 wherein the trench (35) is formed between a second trench (35S) closest to the main cell region (18M).
  • the well region (34A) is formed closer to the drift layer (33) than both the bottom (35b) of the first trench (35E) and the bottom (35b) of the second trench (35S), Further, the semiconductor device according to appendix 4 is formed so as to cover at least part of the bottom (35b) of the first trench (35E) and at least part of the bottom (35b) of the second trench (35S). .
  • the well region (34A) is formed so as to surround the sense cell region (18M) when viewed from the thickness direction (z direction) of the drift layer (33).
  • the second electrode portion (24) has a sense contact (24C) connected to the well region (34A),
  • the sense contact (24C) has a sense end contact (24CE) formed at the end of the second electrode portion (24) closest to the main cell region (18M). semiconductor equipment.
  • the first electrode portion (21) has a main contact (21m/21ma to 21me) connected to the well region (34A), The semiconductor device according to appendix 8, wherein the main contacts (21m/21ma to 21me) are formed so as to surround the sense cell region (24A).
  • the main contact (21m) has a main end contact (21ma) provided at a position facing the sense end contact (24CE) when viewed from the thickness direction (z direction) of the drift layer (33). death, A plurality of the main end contacts (21ma) and the sense end contacts (24CE) are provided, The semiconductor device according to appendix 9, wherein the number of said main end contacts (21ma) is larger than the number of said sense end contacts (24CE).
  • said peripheral region (19) comprises a termination structure (42);
  • the termination structure (42) has second conductivity type guard rings (42a-42d),
  • Appendix 12 The semiconductor according to any one of Appendices 1 to 11, wherein the first insulating films (38, 39, 40) and the second insulating films (38, 39, 40) are formed of a common insulating film. Device.
  • Appendix 15 forming a plurality of trenches (34) in both the main cell region (18M) and the sense cell region (24A) from a surface (30s) of the body layer (33) toward the drift layer (33); , forming floating regions (50) of a second conductivity type between the plurality of trenches (35); 15.

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Abstract

半導体装置は、アクティブ領域と外周領域とを備える。アクティブ領域は、第１導電型のドリフト層と第２導電型のボディ層とを有する。アクティブ領域は、メインセルを有するメインセル領域と、メインセルを覆う第１絶縁膜と、第１絶縁膜に積層された第１電極部と、センスセルを有するセンスセル領域と、センスセルを覆う第２絶縁膜と、第２絶縁膜に積層された第２電極部と、を有する。メインセル領域とセンスセル領域との間には、第２導電型のウェル領域が形成されている。第１電極部と第２電極部とは、ウェル領域に電気的に接続されている。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関する。
　たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置は、半導体装置に流れる主電流を検出するための電流センス部を備える構成が知られている（たとえば特許文献１参照）。
国際公開第２０１７／１０４５１６号
　ところで、電流センス部は、半導体装置に主電流が流れるメインセル部と比較して面積が小さい。これにより、電流センス部に流れる電流が小さいため、電流センス部はノイズの影響を受けやすい。これにより、メインセル部に流れる電流の検出精度が低下するおそれがある。
　上記課題を解決する半導体装置は、第１導電型のドリフト層と、前記ドリフト層に形成された第２導電型のボディ層とを有するアクティブ領域と、前記アクティブ領域を取り囲む外周領域と、を備え、前記アクティブ領域は、メインセルを有し、メイン電流が流れるメインセル領域と、前記メインセルを覆う第１絶縁膜と、前記第１絶縁膜に積層された第１電極部と、前記メインセル領域と離間して配置され、センスセルを有し、前記メイン電流に対応するセンス電流が流れるセンスセル領域と、前記センスセルを覆う第２絶縁膜と、前記第２絶縁膜に積層された第２電極部と、を有し、前記メインセル領域と前記センスセル領域との間には、第２導電型のウェル領域が形成されており、前記第１電極部と前記第２電極部とは、前記ウェル領域に電気的に接続されている。
　上記課題を解決する半導体装置の製造方法は、第１導電型のドリフト層を形成する工程と、第２導電型のボディ層を前記ドリフト層に形成する工程と、メインセルを有し、メイン電流が流れるメインセル領域を形成する工程と、前記メインセル領域と離間して配置され、センスセルを有し、前記メイン電流に対応するセンス電流が流れるセンスセル領域を形成する工程と、第２導電型のウェル領域を前記メインセル領域と前記センスセル領域との間に形成する工程と、前記メインセルを覆う第１絶縁膜を形成する工程と、第１電極部を前記第１絶縁膜に積層する工程と、前記センスセルを覆う第２絶縁膜を形成する工程と、第２電極部を前記第２絶縁膜に積層する工程と、を備え、前記第１絶縁膜および前記第２絶縁膜の双方は、前記ウェル領域を覆う部分を有し、前記第１電極部を前記第１絶縁膜に積層する工程は、前記第１絶縁膜のうち前記ウェル領域を覆う部分に、前記ウェル領域を露出させるメイン側開口部を形成する工程と、前記メイン側開口部に前記第１電極部の一部を埋め込むことによって前記ウェル領域と接触するメイン用コンタクトを形成する工程と、を含み、前記第２電極部を前記第２絶縁膜に積層する工程は、前記第２絶縁膜のうち前記ウェル領域を覆う部分に、前記ウェル領域を露出させるセンス側開口部を形成する工程と、前記センス側開口部に前記第２電極部の一部を埋め込むことによって前記ウェル領域と接触するセンス用コンタクトを形成する工程と、を含む。
　上記半導体装置および半導体装置の製造方法によれば、半導体装置に流れる電流の検出精度の低下を抑制できる。
図１は、半導体装置の一実施形態の平面図である。 図２は、図１の半導体装置から保護絶縁膜を省略した状態の平面図である。 図３は、図２の半導体装置のアクティブ領域、外周領域、および中間領域を模式的に示す平面図である。 図４は、図１の半導体装置の４－４線の断面構造を模式的に示す断面図である。 図５は、図１の半導体装置の５－５線の断面構造を模式的に示す断面図である。 図６は、アクティブ領域のうちセンスセル領域およびその周辺を示す平面図である。 図７は、図６の一部の拡大図である。 図８は、半導体装置の回路構成の一部を模式的に示す回路図である。 図９は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１０は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１１は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１２は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１３は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１４は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１５は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１６は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１７は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１８は、比較例の半導体装置について、アクティブ領域のメインセル領域およびセンスセル領域の断面構造を模式的に示す断面図である。 図１９は、変更例の半導体装置について、センスセル領域の一部およびその周辺を拡大した平面図である。 図２０は、変更例の半導体装置について、メインセル領域の一部の断面構造を模式的に示す断面図である。
　以下、半導体装置の実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。
　（半導体装置の構成）
　図１～図５を参照して、本実施形態の半導体装置１０の概略構成について説明する。
　図１に示すように、半導体装置１０は、トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。この半導体装置１０は、たとえば車載用インバータ装置においてスイッチング素子として用いられる。この場合、半導体装置１０には、たとえば５Ａ以上１０００Ａ以下の電流が流れる。
　半導体装置１０は、たとえば矩形平板状に形成されている。半導体装置１０は、装置主面１０ｓと、装置主面１０ｓとは反対側を向く装置裏面１０ｒ（図４参照）と、装置主面１０ｓと装置裏面１０ｒとの間に形成された４つの装置側面１０ａ～１０ｄと、を有している。装置側面１０ａ～１０ｄは、たとえば装置主面１０ｓと装置裏面１０ｒとを繋ぐ面であり、装置主面１０ｓと装置裏面１０ｒとの双方と直交している。装置主面１０ｓは、たとえば正方形に形成されている。本実施形態では、装置主面１０ｓの一辺の長さは、１１ｍｍ程度である。つまり、本実施形態の半導体装置１０のチップサイズは、１１ｍｍ□である。なお、半導体装置１０のチップサイズは任意に変更可能である。
　以下の説明において、装置主面１０ｓおよび装置裏面１０ｒが向く方向を「ｚ方向」とする。ｚ方向は、半導体装置１０の高さ方向であるともいえる。ｚ方向に直交する方向のうち互いに直交する２方向を「ｘ方向」および「ｙ方向」とする。本実施形態では、装置側面１０ａ，１０ｂは半導体装置１０のｘ方向の両端面を構成し、装置側面１０ｃ，１０ｄは半導体装置１０のｙ方向の両端面を構成している。
　図２は、半導体装置１０の電極構成を示している。
　図２に示すように、半導体装置１０は、エミッタ電極２１、アノード電極２２、ゲート電極２３、電流センス電極２４、およびカソード電極２５を備えている。また、半導体装置１０は、半導体装置１０の温度を検出するための感温ダイオード６０を備えている。本実施形態では、エミッタ電極２１は「第１電極部」に対応し、電流センス電極２４は「第２電極部」に対応している。
　また、半導体装置１０は、ゲート電極２３に電気的に接続されたゲートフィンガー２６を備えている。ゲートフィンガー２６は、エミッタ電極２１のうちゲート電極２３から離れた部分におけるメインセルにも、ゲート電極２３に供給された電流を速やかに供給するためのものである。また、図４に示すように、半導体装置１０は、コレクタ電極２７を備えている。本実施形態では、コレクタ電極２７は、装置裏面１０ｒの全面にわたり形成されている。なお、図１および図３では、便宜上、ゲートフィンガー２６を省略して示している。
　ｚ方向から視て、エミッタ電極２１は、装置主面１０ｓの大部分にわたり形成されている。カソード電極２５、アノード電極２２、ゲート電極２３、および電流センス電極２４はそれぞれ、装置主面１０ｓのｙ方向の両端部のうち装置側面１０ｃ寄りの電極配置領域１０ｃｅに配置されている。これら電極２２～２５は、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。
　エミッタ電極２１は、電極収容部２１ａａ，２１ａｂと、ダイオード配置部２１ｂと、一対のゲートフィンガー収容部２１ｄと、を有している。
　電極収容部２１ａａ，２１ａｂは、エミッタ電極２１のｙ方向の両端部のうち装置側面１０ｃに近い方の端部に設けられている。電極収容部２１ａａは、カソード電極２５、アノード電極２２、およびゲート電極２３を収容する部分であり、凹形状を有している。電極収容部２１ａｂは、電流センス電極２４を収容する部分であり、凹形状を有している。電極収容部２１ａａは、ｘ方向において電極収容部２１ａｂよりも装置側面１０ａ寄りに配置されている。
　電極収容部２１ａａ，２１ａｂに収容されたカソード電極２５、アノード電極２２、ゲート電極２３、および電流センス電極２４は、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。本実施形態では、カソード電極２５、アノード電極２２、ゲート電極２３、および電流センス電極２４は、ｘ方向において装置側面１０ａから装置側面１０ｂに向かうにつれて、カソード電極２５、アノード電極２２、ゲート電極２３、および電流センス電極２４の順に配置されている。
　エミッタ電極２１における電極収容部２１ａａと電極収容部２１ａｂとのｘ方向の間の部分は、後述するエミッタセンス電極パッド１６を構成するエミッタセンス領域２１ｆを構成している。エミッタセンス領域２１ｆは、電極収容部２１ａａの一部および電極収容部２１ａｂの一部をそれぞれ構成している。エミッタセンス領域２１ｆは、ｘ方向において、ゲート電極２３と電流センス電極２４との間に形成されているともいえる。
　ダイオード配置部２１ｂは、感温ダイオード６０が配置される部分を含み、電極収容部２１ａａと繋がっている。ダイオード配置部２１ｂは、エミッタ電極２１のｘ方向およびｙ方向の略中央に設けられている。したがって、感温ダイオード６０は、エミッタ電極２１のｘ方向およびｙ方向の略中央に配置されているともいえる。また、図２に示すとおり、感温ダイオード６０は、装置主面１０ｓのｘ方向およびｙ方向の略中央に配置されているともいえる。
　ダイオード配置部２１ｂは、エミッタ電極２１が形成されていない部分である。ダイオード配置部２１ｂのうち感温ダイオード６０が配置される部分は、ｚ方向から視て矩形状に形成されている。エミッタ電極２１は、ダイオード配置部２１ｂを構成するため、感温ダイオード６０を囲むように形成されている。ダイオード配置部２１ｂは、ダイオード配置部２１ｂのうち感温ダイオード６０が配置される部分から電極収容部２１ａａまでｙ方向に延びることによって電極収容部２１ａａに繋がっている。
　一対のゲートフィンガー収容部２１ｄは、ダイオード配置部２１ｂのｘ方向の両側に分散して配置されている。一方のゲートフィンガー収容部２１ｄは電極収容部２１ａａからｙ方向に沿って延びており、他方のゲートフィンガー収容部２１ｄは電極収容部２１ａｂからｙ方向に沿って延びている。各ゲートフィンガー収容部２１ｄにはゲートフィンガー２６の一部が配置されている。
　各ゲートフィンガー収容部２１ｄは、エミッタ電極２１の電極収容部２１ａａ，２１ａｂからｙ方向に沿って延びている。各ゲートフィンガー収容部２１ｄの先端部は、エミッタ電極２１のｙ方向の両端部のうち装置側面１０ｄに近い方の端部よりも電極収容部２１ａａ，２１ａｂ寄りに配置されている。
　ゲートフィンガー２６は、エミッタ電極２１を囲むとともに、一対のゲートフィンガー収容部２１ｄ内およびダイオード配置部２１ｂ内の双方に延びている。ダイオード配置部２１ｂ内のゲートフィンガー２６は、感温ダイオード６０を囲むように形成されている。ゲートフィンガー２６は、表面側配線と、表面側配線に接続された内部配線と、を有している。表面側配線はたとえば金属材料からなり、内部配線はたとえばポリシリコンからなる。表面側配線は、ｚ方向において各電極２１～２５と揃った位置に設けられている。内部配線は、ｚ方向において金属配線よりも装置裏面１０ｒの近くに配置されている。
　ダイオード配置部２１ｂおよび一対のゲートフィンガー収容部２１ｄと、エミッタ電極２１のｙ方向の両端部のうち装置側面１０ｄに近い方の端部との間にはそれぞれ、ゲートフィンガー２６Ａが設けられている。ゲートフィンガー２６Ａは、ゲートフィンガー２６の内部配線と接続された内部配線によって形成されている。つまり、ゲートフィンガー２６Ａは、表面側配線を有していない。このため、ゲートフィンガー２６Ａは、ｚ方向から視て、エミッタ電極２１と重なる位置において、エミッタ電極２１よりも装置裏面１０ｒの近くに配置されている。
　図１に示すように、装置主面１０ｓには、各電極２１～２５を覆うように保護絶縁膜１７が設けられている。保護絶縁膜１７は、半導体装置１０を半導体装置１０の外部から保護する有機保護膜であり、たとえばポリイミド（ＰＩ）を含む材料によって形成されている。
　保護絶縁膜１７には、各電極２１～２５を露出する第１～第６開口部１７Ａ～１７Ｆを設けられている。第１～第６開口部１７Ａ～１７Ｆによって露出された各電極２１～２５は、半導体装置１０の外部からの導電部材が接合するためのパッドを構成している。このようなパッドは、エミッタ電極パッド１１、カソード電極パッド１２、アノード電極パッド１３、ゲート電極パッド１４、電流センス電極パッド１５、およびエミッタセンス電極パッド１６を含む。
　保護絶縁膜１７に設けられた第１～第６開口部１７Ａ～１７Ｆは、ｚ方向から視て、互いに離間して配置されている。
　エミッタ電極パッド１１は、エミッタ電極２１のうち第１開口部１７Ａから露出した部分であり、ＩＧＢＴのエミッタを構成している。図１に示すとおり、第１開口部１７Ａは、エミッタ電極２１の大部分を開口している。第１開口部１７Ａの大部分は、エミッタ電極２１のうち電極収容部２１ａａ，２１ａｂよりも装置側面１０ｄ寄りの部分を開口している。より詳細には、保護絶縁膜１７は、ｚ方向から視て、一対のゲートフィンガー収容部２１ｄと重なる位置と、ダイオード配置部２１ｂおよびゲートフィンガー２６Ａと重なる位置とのそれぞれに設けられている。
　カソード電極パッド１２は、エミッタ電極２１のうち第２開口部１７Ｂから露出した部分であり、感温ダイオード６０のカソードを構成している。図１および図２に示すとおり、第２開口部１７Ｂは、エミッタ電極２１のうち装置側面１０ａかつ装置側面１０ｃ寄りの端部を開口している。換言すると、第２開口部１７Ｂは、エミッタ電極２１のうちアノード電極２２とｘ方向に間隔をあけて隣り合う部分を開口している。第２開口部１７Ｂは、ｘ方向およびｙ方向の双方において第１開口部１７Ａと間隔をあけて隣り合う位置に設けられている。つまり、カソード電極パッド１２は、ｙ方向においてエミッタ電極パッド１１と間隔をあけて隣り合う位置に設けられているともいえる。
　カソード電極パッド１２は、装置主面１０ｓのｙ方向の中央よりも装置側面１０ｃ寄りに配置されている。カソード電極パッド１２は、ｘ方向においてアノード電極２２と隣り合っている。カソード電極パッド１２とアノード電極２２とは、ｚ方向から視て、装置側面１０ｃに沿って並んで配置されている。
　アノード電極パッド１３は、アノード電極２２のうち第３開口部１７Ｃから露出した部分であり、感温ダイオード６０のアノードを構成している。第３開口部１７Ｃは、ｚ方向から視て、アノード電極２２よりも一回り小さい矩形状に形成されている。
　ゲート電極パッド１４は、ゲート電極２３のうち第４開口部１７Ｄから露出した部分であり、ＩＧＢＴのゲートを構成している。第４開口部１７Ｄは、ｚ方向から視て、ゲート電極２３よりも一回り小さい矩形状に形成されている。
　電流センス電極パッド１５は、電流センス電極２４のうち第５開口部１７Ｅから露出した部分であり、ＩＧＢＴに流れる電流を検出するための情報を外部に取り出すための端子を構成している。第５開口部１７Ｅは、ｚ方向から視て、電流センス電極２４よりも一回り小さい矩形状に形成されている。
　エミッタセンス電極パッド１６は、エミッタ電極２１のうち第６開口部１７Ｆから露出した部分である。第６開口部１７Ｆは、ｚ方向から視て、エミッタセンス領域２１ｆよりも一回り小さい矩形状に形成されている。
　図２に示すように、ゲートフィンガー２６の一部は、ゲート電極２３から装置側面１０ａおよび装置側面１０ｄに向けて延びている。より詳細には、ゲートフィンガー２６の一部は、ゲート電極２３からアノード電極２２よりも装置側面１０ｃの近くを迂回して、ｙ方向において感温ダイオード６０よりも装置側面１０ａ寄りのゲートフィンガー収容部２１ｄに向けて延びている。ゲートフィンガー２６の別の一部は、ゲート電極２３から装置側面１０ｂおよび装置側面１０ｄに向けて延びている。より詳細には、ゲートフィンガー２６の別の一部は、ゲート電極２３からエミッタセンス領域２１ｆよりも装置側面１０ｃの近くを迂回して、ｙ方向において感温ダイオード６０よりも装置側面１０ｂ寄りのゲートフィンガー収容部２１ｄに向けて延びている。
　図３に示すように、ｚ方向から視て、半導体装置１０は、アクティブ領域１８と、アクティブ領域１８を取り囲む外周領域１９と、メインセル領域１８Ｍと外周領域１９とによって囲まれた中間領域２０と、を備えている。アクティブ領域１８、外周領域１９、および中間領域２０は、半導体装置１０の後述する半導体基板３０をｚ方向から視た場合に区画される領域である。
　アクティブ領域１８は、トランジスタが形成された領域である。アクティブ領域１８は、装置主面１０ｓの大部分にわたり形成されている。アクティブ領域１８は、メインセル１８Ａ（図４参照）が形成されたメインセル領域１８Ｍと、センスセル２４Ｂが形成されたセンスセル領域２４Ａと、を有している。センスセル領域２４Ａは、メインセル領域１８Ｍから離れた位置に形成されている。
　メインセル領域１８Ｍは、メイン電流が流れる領域である。メイン電流は、コレクタ電極２７からエミッタ電極２１に向けて流れる電流である。本実施形態では、アクティブ領域１８は、ｚ方向から視て、エミッタ電極２１と重なる領域に形成されている。換言すると、エミッタ電極２１は、アクティブ領域１８を覆っている。一方、メインセル領域１８Ｍは、エミッタ電極２１と重なる領域であってもゲートフィンガー２６Ａ（図２参照）とｚ方向に重なる位置には形成されていない。
　センスセル領域２４Ａは、メイン電流に対応するセンス電流が流れる領域である。センスセル領域２４Ａは、ｙ方向において中間領域２０とメインセル領域１８Ｍとの間に形成されている。より詳細には、センスセル領域２４Ａは、中間領域２０のうち電流センス電極２４と重なる領域と、この領域とｙ方向において対向するメインセル領域１８Ｍとのｙ方向の間に形成されている。センス電流は、メイン電流に対してメインセル領域１８Ｍとセンスセル領域２４Ａとの面積比に応じた電流である。図３に示すとおり、センスセル領域２４Ａの面積は、メインセル領域１８Ｍに対して十分に小さい。つまり、センスセル領域２４Ａには、メイン電流よりも十分に小さいセンス電流が流れる。センスセル領域２４Ａは、ｚ方向から視て、電流センス電極２４と重なる領域に形成されている。図１に示すように、センスセル領域２４Ａは、第５開口部１７Ｅとは異なる位置に形成されている。つまり、センスセル領域２４Ａは、保護絶縁膜１７によって覆われている。
　図３に示すように、外周領域１９は、半導体装置１０の絶縁耐圧を向上させる終端構造が設けられる領域である。外周領域１９は、エミッタ電極２１を囲む領域のうち各電極２２～２５が形成される領域を除く領域である。外周領域１９には、メインセル１８Ａが形成されていない。このように、外周領域１９は、エミッタ電極２１よりも外方の領域である。
　中間領域２０は、ｚ方向から視て、カソード電極２５、アノード電極２２、ゲート電極２３、および電流センス電極２４と重なる領域である。換言すると、カソード電極２５、アノード電極２２、ゲート電極２３、および電流センス電極２４はそれぞれ、中間領域２０を覆っている。中間領域２０は、メインセル領域１８Ｍおよびセンスセル領域２４Ａから外れた領域、換言するとメインセル１８Ａおよびセンスセル２４Ｂが形成されていない領域を含む。
　図４は、図１の半導体装置１０の４－４線の断面構造を示す断面図であり、メインセル領域１８Ｍおよびセンスセル領域２４Ａにおける半導体装置１０の断面構造の一例を模式的に示している。なお、図４では、便宜上、保護絶縁膜１７を省略して示している。
　図４に示すように、半導体装置１０は、半導体基板３０を備えている。半導体基板３０は、たとえばｎ－型のＳｉ（シリコン）を含む材料から形成されている。半導体基板３０は、たとえば５０μｍ以上２００μｍ以下の厚さを有している。
　半導体基板３０は、ｚ方向において互いに反対側を向く基板表面３０ｓおよび基板裏面３０ｒを有している。つまり、ｚ方向は、半導体基板３０の厚さ方向であるともいえる。
　半導体基板３０は、基板裏面３０ｒから基板表面３０ｓに向けて順に、ｐ＋型のコレクタ層３１、ｎ型のバッファ層３２、およびｎ－型のドリフト層３３が積層された構造を有している。このため、コレクタ層３１、バッファ層３２、およびドリフト層３３は、メインセル領域１８Ｍおよびセンスセル領域２４Ａに共通して設けられている。基板裏面３０ｒには、コレクタ電極２７が形成されている。コレクタ電極２７は、基板裏面３０ｒの略全面にわたり形成されている。コレクタ電極２７のうちコレクタ層３１とは反対側の面は、半導体装置１０の装置裏面１０ｒを構成している。ここで、本実施形態では、ｚ方向は、ドリフト層３３の厚さ方向に対応している。このため、「ｚ方向から視て」とは「ドリフト層の厚さ方向から視て」と同じ意味となる。
　コレクタ層３１のｐ型不純物としては、たとえばＢ（ホウ素）、Ａｌ（アルミニウム）等が用いられる。コレクタ層３１の不純物濃度は、たとえば、１×１０１５ｃｍ－３以上２×１０１９ｃｍ－３以下である。
　バッファ層３２およびドリフト層３３のｎ型不純物としては、たとえばＮ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等が用いられる。バッファ層３２の不純物濃度は、たとえば１×１０１５ｃｍ－３以上５×１０１７ｃｍ－３以下である。ドリフト層３３の不純物濃度は、バッファ層３２よりも低く、たとえば１×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下である。
　ドリフト層３３の表面、すなわち基板表面３０ｓには、ｐ型のベース領域３４が形成されている。ベース領域３４は、メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方の略全面にわたり形成されている。ベース領域３４の不純物濃度は、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。ベース領域３４の基板表面３０ｓからの深さは、たとえば１．０μｍ以上４．０μｍ以下である。ここで、本実施形態では、ベース領域３４は、「第２導電型のボディ層」に対応している。
　メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方におけるベース領域３４の表面（基板表面３０ｓ）には、複数のトレンチ３５が並んで配置されている。各トレンチ３５は、たとえばｙ方向に沿って延びており、ｘ方向において互いに離間して配列されている。これにより、メインセル領域１８Ｍにおいてはストライプ状のメインセル１８Ａに区画されており、センスセル領域２４Ａにおいてはストライプ状のセンスセル２４Ｂに区画されている。メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方では、ｘ方向において隣り合うトレンチ３５の間隔（トレンチ３５の中心間距離）は、たとえば、１．５μｍ以上７．０μｍ以下である。各トレンチ３５の幅（トレンチ３５のｘ方向の寸法）は、たとえば、０．５μｍ以上３．０μｍ以下である。各トレンチ３５は、ベース領域３４をｚ方向に貫通して、ドリフト層３３の途中まで延びている。なお、メインセル領域１８Ｍにおける各トレンチ３５は、行列状のメインセル１８Ａを区画するように格子状に形成されていてもよい。また、センスセル領域２４Ａにおける各トレンチ３５は、行列状のセンスセル２４Ｂを区画するように格子状に形成されていてもよい。
　メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方におけるベース領域３４の表面（基板表面３０ｓ）には、ｎ＋型のエミッタ領域３６が形成されている。エミッタ領域３６は、トレンチ３５のｘ方向の両側に配置されている。つまり、エミッタ領域３６は、ベース領域３４のうちトレンチ３５の配列方向におけるトレンチ３５の両側に設けられているともいえる。このため、ｘ方向において隣り合うトレンチ３５のｘ方向の間には、２つのエミッタ領域３６がｘ方向において互いに間隔をあけて配置されている。各エミッタ領域３６の深さは、たとえば０．２μｍ以上０．６μｍ以下である。また、各エミッタ領域３６の不純物濃度は、ベース領域３４よりも高く、たとえば１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下である。
　メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方におけるベース領域３４の表面（基板表面３０ｓ）には、ｐ＋型のベースコンタクト領域３７が形成されている。ベースコンタクト領域３７は、エミッタ領域３６とｘ方向に隣り合う位置に設けられている。つまり、ベースコンタクト領域３７は、ｘ方向において隣り合うトレンチ３５のｘ方向の間に設けられた２つのエミッタ領域３６のｘ方向の間に設けられている。各ベースコンタクト領域３７は、エミッタ領域３６よりも深く形成されていてもよい。各ベースコンタクト領域３７の深さは、たとえば０．２μｍ以上１．６μｍ以下である。また、各ベースコンタクト領域３７の不純物濃度は、ベース領域３４よりも高く、たとえば５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　各トレンチ３５の内面および基板表面３０ｓの双方には、絶縁膜３８が一体に形成されている。絶縁膜３８は、たとえば酸化シリコン（ＳｉＯ２）を含む。絶縁膜３８の厚さは、たとえば１１００Å以上１３００Å以下である。絶縁膜３８は、メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方を覆うように形成されている。
　各トレンチ３５内には、たとえばポリシリコン等を含む電極材料が絶縁膜３８を介して埋め込まれている。各トレンチ３５に埋め込まれた電極材料は、ゲート電極２３（ゲートフィンガー２６）およびエミッタ電極２１のいずれかに電気的に接続されている。つまり、各トレンチ３５に埋め込まれた電極材料によって、ゲートトレンチ２３Ａおよびエミッタトレンチ２１Ａが形成されている。メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方において、複数のトレンチ３５の配列方向におけるゲートトレンチ２３Ａとエミッタトレンチ２１Ａとの配列態様は同じである。本実施形態のメインセル領域１８Ｍおよびセンスセル領域２４Ａの双方では、複数のトレンチ３５の配列方向において、ゲートトレンチ２３Ａ、エミッタトレンチ２１Ａ、エミッタトレンチ２１Ａ、エミッタトレンチ２１Ａ、およびゲートトレンチ２３Ａのように並べられた５本のトレンチが上記配列方向において繰り返し配列されている。本実施形態では、ゲートトレンチ２３Ａおよびエミッタトレンチ２１Ａの双方は、各トレンチ３５の開口端まで埋め込まれている。このようにして、メインセル領域１８Ｍに複数のメインセル１８Ａが形成され、センスセル領域２４Ａに複数のセンスセル２４Ｂが形成されている。
　基板表面３０ｓに設けられた絶縁膜３８の表面３８ｓには、中間絶縁膜３９が形成されている。中間絶縁膜３９は、たとえばＳｉＯ２を含む。中間絶縁膜３９の表面３９ｓには、外部イオンによって中間絶縁膜３９が帯電することを抑制するためのバリア層４０が形成されている。バリア層４０は、保護絶縁膜１７、絶縁膜３８、および中間絶縁膜３９よりも拡散係数の小さい材料によって形成されている。バリア層４０は、たとえば窒化シリコン（ＳｉＮ）を含む材料によって形成されている。バリア層４０の表面４０ｓには、エミッタ電極２１が形成されている。つまり、中間絶縁膜３９は、エミッタ電極２１とゲートトレンチ２３Ａとの間を埋める層間絶縁膜である。中間絶縁膜３９の厚さは、絶縁膜３８の厚さよりも厚い。中間絶縁膜３９の厚さは、バリア層４０の厚さよりも厚い。中間絶縁膜３９の厚さは、たとえば３０００Å以上１５０００Å以下である。本実施形態では、絶縁膜３８、中間絶縁膜３９、およびバリア層４０の積層構造のうちメインセル領域１８Ｍを覆う部分は「第１絶縁膜」に対応し、センスセル領域２４Ａを覆う部分は「第２絶縁膜」に対応している。つまり、第１絶縁膜および第２絶縁膜の双方は、本実施形態では、絶縁膜３８と中間絶縁膜３９とバリア層４０との積層構造からなる。
　絶縁膜３８、中間絶縁膜３９、およびバリア層４０の積層構造には、絶縁膜３８、中間絶縁膜３９、およびバリア層４０をそれぞれｚ方向に貫通する複数のコンタクトホール３９ａ，３９ｂが設けられている。
　コンタクトホール３９ａは、メインセル領域１８Ｍを覆う絶縁膜３８、中間絶縁膜３９、バリア層４０の積層構造に設けられた開口部であり、ｚ方向から視て、メインセル領域１８Ｍのベースコンタクト領域３７と重なる位置に設けられている。これにより、ベースコンタクト領域３７は、絶縁膜３８、中間絶縁膜３９、およびバリア層４０の積層構造から露出している。エミッタ電極２１は、バリア層４０の表面４０ｓに形成されており、コンタクトホール３９ａを介してベースコンタクト領域３７に接続されている。
　コンタクトホール３９ｂは、センスセル領域２４Ａを覆う絶縁膜３８、中間絶縁膜３９、およびバリア層４０の積層構造に設けられた開口部であり、ｚ方向から視て、センスセル領域２４Ａのベースコンタクト領域３７と重なる位置に設けられている。これにより、ベースコンタクト領域３７は、絶縁膜３８、中間絶縁膜３９、およびバリア層４０の積層構造から露出している。電流センス電極２４は、バリア層４０の表面４０ｓに形成されており、コンタクトホール３９ｂを介してベースコンタクト領域３７に接続されている。
　本実施形態では、エミッタ電極２１は、図示していないが、バリアメタル層と、バリアメタル層上に形成されたメタル配線層との積層構造である。バリアメタル層は、たとえばＴｉＮ（窒化チタン）を含む材料から形成されている。メタル配線層は、たとえばＡｌＣｕ（アルミニウムと銅との合金）を含む材料から形成されている。エミッタ電極２１は、コンタクトホール３９ａに埋め込まれるコンタクト２１ｍと、バリア層４０上に積層された積層電極部２１ｎと、を有している。コンタクト２１ｍと積層電極部２１ｎとは一体化されている。コンタクト２１ｍおよび積層電極部２１ｎの双方は、バリアメタル層およびメタル配線層の積層構造からなる。このように、本実施形態では、コンタクトホール３９ａは「メイン側開口部」に対応し、コンタクトホール３９ｂは「センス側開口部」に対応している。
　図４に示すように、センスセル領域２４Ａのセンスセル２４Ｂには、電流センス電極２４が電気的に接続されている。ｚ方向から視て、センスセル領域２４Ａは、電流センス電極２４と重なる位置に形成されている。
　電流センス電極２４は、エミッタ電極２１と同様の構成であり、バリアメタル層とメタル配線層との積層構造である。また電流センス電極２４は、エミッタ電極２１と同様に、コンタクトホール３９ｂに電流センス電極２４の一部が入り込むコンタクト２４Ｃを有している。コンタクト２４Ｃは、センスセル領域２４Ａのベースコンタクト領域３７と接している。
　図示していないが、電流センス電極２４には、たとえばワイヤによって外部の集積回路（ＩＣ：integrated circuit）に電気的に接続されている。この集積回路は、たとえばシャント抵抗を介してマイクロコンピュータに接続され、センスセル領域２４Ａで発生する電流を検知する。検知した電流の大きさと、センスセル領域２４Ａとメインセル領域１８Ｍとの面積比との乗算によって、メインセル１８Ａに流れるメイン電流の大きさが検出される。そして、検出されたメイン電流が所定の電流値以上の場合、半導体装置１０の動作が停止され、過電流による半導体装置１０の損傷から保護される。
　図５を参照して、外周領域１９の概略構成について説明する。図５は、外周領域１９の一部の断面構造を示している。
　図５に示すように、外周領域１９には、ゲートフィンガー２６と、エミッタ引き回し部４１と、ＦＬＲ（Field Limiting Ring）部４２と、等電位リング４３と、が設けられている。本実施形態では、ゲートフィンガー２６、エミッタ引き回し部４１、および等電位リング４３はそれぞれ、エミッタ電極２１と同様の構成であるバリアメタル層およびメタル配線層の積層構造からなる。
　外周領域１９のうちメインセル領域１８Ｍと隣り合う領域には、第２導電型の半導体領域であるｐ型のウェル領域３４Ａが形成されている。ウェル領域３４Ａは、たとえばメインセル領域１８Ｍを囲むように形成されている。ウェル領域３４Ａは、メインセル領域１８Ｍのトレンチ３５よりも基板裏面３０ｒの近くまで形成されている。このため、ウェル領域３４Ａは、メインセル領域１８Ｍのベース領域３４よりも基板裏面３０ｒの近くまで形成されている。ウェル領域３４Ａの不純物濃度は、ベース領域３４の不純物濃度よりも低い。
　ｚ方向から視て、ウェル領域３４Ａと重なる位置には、ゲートフィンガー２６およびエミッタ引き回し部４１が形成されている。エミッタ引き回し部４１は、ゲートフィンガー２６よりも外方に配置されている。エミッタ引き回し部４１は、エミッタ電極２１と一体化された部分であり、ゲートフィンガー２６を囲うように環状に形成されている。
　ウェル領域３４Ａよりも外方には、ＦＬＲ部４２および等電位リング４３が形成されている。
　ＦＬＲ部４２は、半導体装置１０の耐圧向上のための終端構造であり、エミッタ引き回し部４１の外方に設けられている。ＦＬＲ部４２は、エミッタ電極２１および各電極２２～２４を囲む環状に形成されている。本実施形態では、ＦＬＲ部４２は、閉じた環状となるように形成されている。ＦＬＲ部４２は、外周領域１９における電界を緩和し、外部イオンからの影響を抑制することによって半導体装置１０の耐圧を向上させる機能を有している。
　ＦＬＲ部４２は、互いに離間して配置された複数（本実施形態では４つ）の環状の導電体および半導体領域から構成されている。
　半導体基板３０の基板表面３０ｓには、複数（本実施形態では４つ）の環状のガードリング４２ａ～４２ｄが形成されている。本実施形態では、ガードリング４２ａ～４２ｄは、ｚ方向から視て閉じた環状に形成されている。ガードリング４２ａ～４２ｄは、ドリフト層３３において部分的に形成されている。ガードリング４２ａ～４２ｄは、第２導電型（本実施形態ではｐ型）の半導体領域であり、ｚ方向と直交する方向において互いに離間して配置されている。ガードリング４２ａ～４２ｄは、エミッタ電極２１から離れる方向に向かうにつれて、ガードリング４２ａ、ガードリング４２ｂ、ガードリング４２ｃ、およびガードリング４２ｄの順に配置されている。最外周のガードリング４２ｄの幅Ｗｇｅは、他のガードリング４２ａ～４２ｃの幅Ｗｇよりも大きい。各ガードリング４２ａ～４２ｄのｐ型不純物としては、たとえばＢ、Ａｌ等が用いられる。ガードリング４２ａ～４２ｄの不純物濃度は、たとえばベース領域３４の不純物濃度と同じであり、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。このため、ガードリング４２ａ～４２ｄの不純物濃度は、ウェル領域３４Ａの不純物濃度よりも高い。換言すると、ウェル領域３４Ａの不純物濃度は、ガードリング４２ａ～４２ｄの不純物濃度よりも低い。
　ＦＬＲ部４２は、ガードリング４２ａ～４２ｄに対応させて設けられたフィールドプレート４２ｅ～４２ｈを有している。ｚ方向から視て、フィールドプレート４２ｅはガードリング４２ａと重なる位置に設けられ、フィールドプレート４２ｆはガードリング４２ｂと重なる位置に設けられ、フィールドプレート４２ｇはガードリング４２ｃと重なる位置に設けられ、フィールドプレート４２ｈはガードリング４２ｄと重なる位置に設けられている。フィールドプレート４２ｅはガードリング４２ａに接しており、フィールドプレート４２ｆはガードリング４２ｂに接しており、フィールドプレート４２ｇはガードリング４２ｃに接しており、フィールドプレート４２ｈはガードリング４２ｄに接している。フィールドプレート４２ｅ～４２ｈは、ｚ方向から視て閉じた環状となるように形成されている。
　等電位リング４３は、半導体装置１０の耐圧向上のための終端構造であり、ＦＬＲ部４２を囲うように環状に形成されている。等電位リング４３は、外周領域１９の外周部に形成されている。本実施形態では、等電位リング４３は、ｚ方向から視て閉じた環状となるように形成されている。等電位リング４３は、半導体装置１０の耐圧を向上させる機能を有している。
　等電位リング４３は、ドリフト層３３の表面（基板表面３０ｓ）に形成された第１導電型（ｎ＋型）のチャネルストップ領域と、絶縁膜３８および中間絶縁膜３９内に設けられた内部配線と、バリア層４０の表面４０ｓに設けられた表面側配線と、を有している。表面側配線は、中間絶縁膜３９を貫通する開口部を介して内部配線に電気的に接続されている。また、表面側配線は、中間絶縁膜３９および絶縁膜３８の双方を貫通する開口部を介してチャネルストップ領域に電気的に接続されている。
　図５に示すように、保護絶縁膜１７は、半導体装置１０は、エミッタ電極２１の一部、各電極２２～２５の一部、ゲートフィンガー２６、エミッタ引き回し部４１、ＦＬＲ部４２、および等電位リング４３を覆っている。
　（電流センス電極およびその周囲の構成）
　図４、図６および図７を参照して、半導体装置１０のうち電流センス電極２４が形成される領域ＲＩＳの詳細な構成について説明する。図６は電流センス電極２４のｙ方向の両端部のうち装置側面１０ｄに近い方の端部の拡大平面図を示し、図７は図６の電流センス電極２４のうち後述するセンスセル領域２４Ａおよびその周辺の拡大図を示している。
　図２および図６に示すように、半導体基板３０のうち領域ＲＩＳには、メインセル１８Ａ（図４参照）が形成されるセンスセル領域２４Ａが形成されている。センスセル領域２４Ａは、領域ＲＩＳのｙ方向の両端部のうち装置側面１０ｄ（図２参照）に近い方の端部に形成されている。半導体基板３０における領域ＲＩＳのうちセンスセル領域２４Ａ以外の領域は、ウェル領域３４Ａが形成されている。つまり、領域ＲＩＳのうちセンスセル領域２４Ａ以外の領域には、センスセル２４Ｂ（図４参照）が形成されていない。
　図４および図７に示すように、センスセル領域２４Ａには、複数のセンスセル２４Ｂがｙ方向に並んで設けられている。センスセル２４Ｂは、メインセル１８Ａ（図５参照）と同じ構成である。複数のセンスセル２４Ｂは、ｘ方向に延びるように設けられている。このため、ｘ方向に延びる複数のトレンチ３５がｙ方向に間隔をあけて並んで配置されているともいえる。これらトレンチ３５は、ｘ方向の両端部において所定数のトレンチ３５毎に連結されている。
　図４および図６に示すように、センスセル領域２４Ａとメインセル領域１８Ｍとのｙ方向の間には、ウェル領域３４Ａが形成されている。より詳細には、図４に示すように、ウェル領域３４Ａは、メインセル領域１８Ｍにおける複数のトレンチ３５のうちセンスセル領域２４Ａに最も近い第１トレンチ３５Ｅと、センスセル領域２４Ａにおける複数のトレンチ３５のうちメインセル領域１８Ｍに最も近い第２トレンチ３５Ｓとの間に形成されている。ウェル領域３４Ａは、第１トレンチ３５Ｅおよび第２トレンチ３５Ｓよりも基板裏面３０ｒの近くまで形成されている。つまり、各トレンチ３５Ｅ，３５Ｓの深さ方向において、ウェル領域３４Ａは、各トレンチ３５Ｅ，３５Ｓの底部３５ｂよりも深くまで形成されている。換言すると、ウェル領域３４Ａは、各トレンチ３５Ｅ，３５Ｓの底部３５ｂよりもドリフト層３３寄りまで形成されている。
　ここで、メインセル領域１８Ｍにおいて、第１トレンチ３５Ｅと、第１トレンチ３５Ｅと隣り合うトレンチ３５との間には、エミッタ領域３６が形成されていない。つまり、第１トレンチ３５Ｅは、メインセル領域１８Ｍに設けられたトレンチ３５である一方、メインセル１８Ａを構成するトレンチ３５とは異なるトレンチである。
　また、センスセル領域２４Ａにおいて、第２トレンチ３５Ｓと、第２トレンチ３５Ｓと隣り合うトレンチ３５との間には、エミッタ領域３６が形成されていない。つまり、第２トレンチ３５Ｓは、センスセル領域２４Ａに設けられたトレンチ３５である一方、センスセル２４Ｂを構成するトレンチ３５とは異なるトレンチである。
　ウェル領域３４Ａの不純物濃度は、ガードリング４２ａ～４２ｄの不純物濃度よりも低い。このため、ウェル領域３４Ａの不純物濃度は、ガードリング４２ａ～４２ｄおよびベース領域３４の双方の不純物濃度よりも低いといえる。
　本実施形態では、第１トレンチ３５Ｅに埋め込まれた電極材料によってゲートトレンチ２３Ａが形成され、第２トレンチ３５Ｓに埋め込まれた電極材料によってゲートトレンチ２３Ａが形成されている。このように、本実施形態では、メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方の外縁のトレンチ３５は、ゲートトレンチ２３Ａとなる。
　なお、第１トレンチ３５Ｅおよび第２トレンチ３５Ｓの少なくとも一方はエミッタトレンチ２１Ａによって構成されていてもよい。つまり、メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方の外縁のトレンチ３５は、エミッタトレンチ２１Ａとなっていてもよい。
　ｚ方向から視て、ウェル領域３４Ａは、各トレンチ３５Ｅ，３５Ｓと重なる位置に形成されている。また、ｚ方向から視て、ウェル領域３４Ａは、ｙ方向において第１トレンチ３５Ｅよりもメインセル領域１８Ｍに向けてはみ出していない。また、ｚ方向から視て、ウェル領域３４Ａは、ｙ方向において第２トレンチ３５Ｓよりもセンスセル領域２４Ａに向けてはみ出していない。このように、ウェル領域３４Ａは、各トレンチ３５Ｅ，３５Ｓの底部３５ｂの一部を覆うように形成されている。
　図４に示すように、エミッタ電極２１は、メインセル領域１８Ｍの第１トレンチ３５Ｅよりもセンスセル領域２４Ａに向けて延びている。電流センス電極２４は、センスセル領域２４Ａの第２トレンチ３５Ｓよりもメインセル領域１８Ｍに向けて延びている。エミッタ電極２１と電流センス電極２４とは、ｙ方向において互いに離間して配置されている。
　ｚ方向から視て、ウェル領域３４Ａは、電流センス電極２４と重なる部分と、エミッタ電極２１と重なる部分とを有している。つまり、ｚ方向から視て、ウェル領域３４Ａは、電流センス電極２４とエミッタ電極２１との双方と重なる部分を有している。つまり、ｚ方向から視て、エミッタ電極２１は、ｙ方向においてメインセル領域１８Ｍよりもセンスセル領域２４Ａ寄りにはみ出した部分を有している。ｚ方向から視て、電流センス電極２４は、ｙ方向においてセンスセル領域２４Ａよりもメインセル領域１８Ｍ寄りにはみ出した部分を有している。
　センスセル領域２４Ａに対してｙ方向にウェル領域３４Ａを介して対向する位置には、メインセル領域１８Ｍが形成されている。より詳細には、図６に示すように、メインセル領域１８Ｍは、センスセル領域２４Ａを装置側面１０ａ，１０ｂ，１０ｄ（ともに図２参照）の三方から囲むように形成されている。センスセル領域２４Ａとメインセル領域１８Ｍとの間には、ウェル領域３４Ａが形成されている。ウェル領域３４Ａは電流センス電極２４と重なる部分にも形成されているため、ｚ方向から視て、ウェル領域３４Ａは、センスセル領域２４Ａを囲むように形成されている。
　図７に示すように、コンタクト２４Ｃおよびセンスセル領域２４Ａにおけるトレンチ３５はそれぞれ、複数設けられている。本実施形態では、コンタクト２４Ｃおよびセンスセル領域２４Ａにおけるトレンチ３５はそれぞれ、ｘ方向に延びている。コンタクト２４Ｃおよびセンスセル領域２４Ａにおけるトレンチ３５は、ｙ方向において交互に配置されている。
　図４および図６に示すように、半導体装置１０は、電流センス電極２４のｙ方向の両側に設けられた端部コンタクト２４ＣＥを備えている。端部コンタクト２４ＣＥは、センスセル領域２４Ａから外れた位置に設けられている。より詳細には、端部コンタクト２４ＣＥは、ｙ方向においてセンスセル領域２４Ａとメインセル領域１８Ｍとの間に配置されている。ｚ方向から視て、端部コンタクト２４ＣＥは、ウェル領域３４Ａのうちセンスセル領域２４Ａにｙ方向に隣り合う領域と重なる位置に配置されている。端部コンタクト２４ＣＥは、コンタクト２４Ｃと同様にｘ方向に延びている。本実施形態では、端部コンタクト２４ＣＥのｘ方向の長さは、コンタクト２４Ｃのｘ方向の長さと等しい。ここで、本実施形態では、端部コンタクト２４ＣＥは「センス端コンタクト」に対応している。
　端部コンタクト２４ＣＥと、端部コンタクト２４ＣＥとｙ方向に隣り合うコンタクト２４Ｃとの間の距離は、複数のコンタクト２４Ｃのうちｙ方向に隣り合うコンタクト２４Ｃ同士の間の距離と等しい。本実施形態では、図７に示すとおり、ウェル領域３４Ａのうちセンスセル領域２４Ａにｙ方向に隣り合う領域と重なる位置には、２つの端部コンタクト２４ＣＥが設けられている。なお、図６では、図の分かりやすさの観点から１つの端部コンタクト２４ＣＥが設けられた構造として示している。
　図６に示すように、ウェル領域３４Ａには、エミッタ電極２１のコンタクト２１ｍが配置されている。つまり、エミッタ電極２１は、コンタクト２１ｍによってウェル領域３４Ａに電気的に接続されている。コンタクト２１ｍは、ｚ方向から視て、ウェル領域３４Ａおよびエミッタ電極２１の双方と重なる位置に設けられている。エミッタ電極２１には、コンタクト２１ｍが複数設けられている。ここで、エミッタ電極２１のうちメインセル領域１８Ｍから外れてウェル領域３４Ａに配置されているコンタクト２１ｍを「第１コンタクト２１ｍａ」、「第２コンタクト２１ｍｂ」、「第３コンタクト２１ｍｃ」、「第４コンタクト２１ｍｄ」、および「第５コンタクト２１ｍｅ」とする。ここで、本実施形態では、これらコンタクト２１ｍａ，２１ｍｂ，２１ｍｃ，２１ｍｄ，２１ｍｅは「メイン用コンタクト」に対応している。
　第１コンタクト２１ｍａは、ウェル領域３４Ａのうちセンスセル領域２４Ａとメインセル領域１８Ｍとのｙ方向の間に配置されている。第１コンタクト２１ｍａは、メインセル領域１８Ｍよりもセンスセル領域２４Ａの近くに配置されている。第１コンタクト２１ｍａは、ｘ方向に延びている。つまり、第１コンタクト２１ｍａは、端部コンタクト２４ＣＥと平行に延びている。第１コンタクト２１ｍａは、センスセル領域２４Ａのトレンチ３５（図４参照）とメインセル領域１８Ｍのトレンチ３５との双方と平行に延びているともいえる。第１コンタクト２１ｍａは、ｚ方向から視て、矩形状のセンスセル領域２４Ａの長辺方向に沿って延びているともいえる。
　本実施形態では、第１コンタクト２１ｍａのｘ方向の長さは、端部コンタクト２４ＣＥのｘ方向の長さよりも長い。第１コンタクト２１ｍａのｘ方向の長さは、センスセル領域２４Ａのｘ方向の長さよりも長い。図７に示すように、第１コンタクト２１ｍａは、複数設けられている。複数の第１コンタクト２１ｍａは、ｙ方向において互いに離間して配列されている。
　第１コンタクト２１ｍａは、ｚ方向から視て、端部コンタクト２４ＣＥとｙ方向に対向する位置に設けられている。本実施形態では、第１コンタクト２１ｍａの個数は、端部コンタクト２４ＣＥの個数よりも多い。ここで、本実施形態では、第１コンタクト２１ｍａは「メイン端コンタクト」に対応している。
　図６に示すように、第２コンタクト２１ｍｂおよび第３コンタクト２１ｍｃはそれぞれ、ウェル領域３４Ａのうちセンスセル領域２４Ａとメインセル領域１８Ｍとのｘ方向の間に配置されている。第２コンタクト２１ｍｂはセンスセル領域２４Ａよりも装置側面１０ａ（図１参照）の近くに配置され、第３コンタクト２１ｍｃはセンスセル領域２４Ａよりも装置側面１０ｂ（図１参照）の近くに配置されている。第２コンタクト２１ｍｂおよび第３コンタクト２１ｍｃのそれぞれは、メインセル領域１８Ｍよりもセンスセル領域２４Ａの近くに配置されている。第２コンタクト２１ｍｂおよび第３コンタクト２１ｍｃのそれぞれは、ｙ方向に延びている。つまり、第２コンタクト２１ｍｂおよび第３コンタクト２１ｍｃの双方は、端部コンタクト２４ＣＥと直交する方向に延びている。第２コンタクト２１ｍｂおよび第３コンタクト２１ｍｃの双方は、センスセル領域２４Ａのトレンチ３５（図４参照）とメインセル領域１８Ｍのトレンチ３５との双方と平行に延びているともいえる。ｚ方向から視て、第２コンタクト２１ｍｂおよび第３コンタクト２１ｍｃの双方は、ｚ方向から視て、矩形状のセンスセル領域２４Ａの短辺方向に沿って延びているともいえる。
　本実施形態では、第２コンタクト２１ｍｂのｙ方向の長さおよび第３コンタクト２１ｍｃのｙ方向の長さは互いに等しい。第２コンタクト２１ｍｂのｙ方向の長さおよび第３コンタクト２１ｍｃのｙ方向の長さはそれぞれ、第１コンタクト２１ｍａのｘ方向の長さよりも短い。
　図７に示すように、第２コンタクト２１ｍｂは、複数設けられている。複数の第２コンタクト２１ｍｂは、ｘ方向において互いに離間して配列されている。なお、図示していないが、第３コンタクト２１ｍｃは、複数設けられている。複数の第３コンタクト２１ｍｃは、ｘ方向において互いに離間して配列されている。本実施形態では、第２コンタクト２１ｍｂの個数は、端部コンタクト２４ＣＥの個数よりも多い。第３コンタクト２１ｍｃの個数は、端部コンタクト２４ＣＥの個数よりも多い。
　図６に示すように、第４コンタクト２１ｍｄおよび第５コンタクト２１ｍｅはそれぞれ、ｙ方向においてセンスセル領域２４Ａに対してメインセル領域１８Ｍとは反対側に配置されている。第４コンタクト２１ｍｄおよび第５コンタクト２１ｍｅは、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。第４コンタクト２１ｍｄおよび第５コンタクト２１ｍｅはそれぞれ、ｘ方向に延びている。つまり、第４コンタクト２１ｍｄおよび第５コンタクト２１ｍｅの双方は、端部コンタクト２４ＣＥと平行に延びている。第４コンタクト２１ｍｄおよび第５コンタクト２１ｍｅの双方は、センスセル領域２４Ａのトレンチ３５（図４参照）とメインセル領域１８Ｍのトレンチ３５との双方と平行に延びているともいえる。第４コンタクト２１ｍｄおよび第５コンタクト２１ｍｅの双方は、ｚ方向から視て、矩形状のセンスセル領域２４Ａの長辺方向に沿って延びているともいえる。
　図示していないが、第４コンタクト２１ｍｄおよび第５コンタクト２１ｍｅはそれぞれ複数設けられている。複数の第４コンタクト２１ｍｄは、ｙ方向において互いに離間して配列されている。複数の第５コンタクト２１ｍｅは、ｙ方向において互いに離間して配列されている。本実施形態では、第４コンタクト２１ｍｄの個数は、端部コンタクト２４ＣＥの個数よりも多い。第５コンタクト２１ｍｅの個数は、端部コンタクト２４ＣＥの個数よりも多い。
　図６に示すとおり、第１～第５コンタクト２１ｍａ～２１ｍｅは、センスセル領域２４Ａを囲むように配置されている。つまり、エミッタ電極２１は、センスセル領域２４Ａを囲むように形成されている。エミッタ電極２１のうちセンスセル領域２４Ａを囲む部分は、ｚ方向から視て、第４コンタクト２１ｍｄと第５コンタクト２１ｍｅとのｘ方向の間に隙間を有する開いた環状となる。電流センス電極２４は、エミッタ電極２１のうち第４コンタクト２１ｍｄと第５コンタクト２１ｍｅとのｘ方向の間に形成された隙間を介してセンスセル領域２４Ａと重なる位置まで延びている。
　図４に示すように、電流センス電極２４の端部コンタクト２４ＣＥとエミッタ電極２１の第１コンタクト２１ｍａとはそれぞれ、ウェル領域３４Ａに接続されている。つまり、電流センス電極２４とエミッタ電極２１とはウェル領域３４Ａを介して電気的に接続されている。このため、図４に示すとおり、エミッタ電極２１と電流センス電極２４とは、ウェル領域３４Ａの抵抗成分を介して互いに電気的に接続されている。なお図示していないが、エミッタ電極２１の第２コンタクト２１ｍｂ、第３コンタクト２１ｍｃ、第４コンタクト２１ｍｄ、および第５コンタクト２１ｍｅもウェル領域３４Ａに接続されているため、これらコンタクト２１ｍｂ～２１ｍｅおよびウェル領域３４Ａを介してエミッタ電極２１が電流センス電極２４と電気的に接続されている。
　このような構成の半導体装置１０においては、図８に示すように、センスセル領域２４Ａのセンスセル２４ＢからなるセンスＩＧＢＴ２４Ｓは、メインセル領域１８Ｍのメインセル１８ＡからなるメインＩＧＢＴ２１Ｍと並列に接続されている。センスＩＧＢＴ２４ＳのゲートおよびメインＩＧＢＴ２１Ｍのゲートはともに、ゲート電極２３に電気的に接続されている。
　（半導体装置の製造方法）
　図９～図１７を参照して、本実施形態の半導体装置の製造方法について説明する。なお、便宜上、図９～図１７では、製造過程を示す半導体装置１０の構成を簡略化して示す。このため、図９～図１７の半導体装置１０の構成要素の形状が図１～図７の半導体装置１０の構成要素の形状と異なる場合がある。図９～図１７では、メインセル領域１８Ｍおよびセンスセル領域２４Ａの一部と、ＦＬＲ部４２の一部とのそれぞれの製造過程を示している。また、以降では、便宜上、図９～図１７を用いて、１つの半導体装置１０の製造方法として説明する。ここで、本実施形態の半導体装置１０の製造方法は、１つの半導体装置１０の製造に限られず、複数個の半導体装置１０の製造であってもよい。
　本実施形態の半導体装置１０の製造方法は、Ｓｉを含む材料から形成された半導体基板８３０を用意する工程を備えている。半導体基板８３０は、第１導電型の半導体層としてのｎ－型のドリフト層３３を有している。ドリフト層３３は、半導体基板８３０の全体にわたり形成されている。つまり、ドリフト層３３は、メインセル領域１８Ｍおよびセンスセル領域２４Ａの双方に形成されているともいえる。半導体基板８３０は、その厚さ方向（ｚ方向）において互いに反対側を向く基板表面８３０ｓおよび基板裏面８３０ｒを有している。このため、基板表面８３０ｓはドリフト層３３の表面であるともいえる。図９に示すように、半導体装置１０の製造方法は、半導体基板８３０の基板表面８３０ｓのうち外周領域１９に対応する部分に基板側絶縁膜８３８Ｂを形成する工程を備えている。基板側絶縁膜８３８Ｂは、半導体基板８３０を熱酸化した後、ウェットエッチングおよびドライエッチングの順にエッチングすることによって形成される。
　図９に示すように、本実施形態の半導体装置１０の製造方法は、半導体基板８３０に第２導電型の半導体領域としてのｐ型のウェル領域８３４を形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓには、ｐ型不純物が選択的に注入される。続いて、半導体基板８３０を熱処理することによってｐ型不純物が拡散される。以上の工程を経て、ウェル領域８３４が形成される。ウェル領域８３４は、ドリフト層３３において部分的に形成される。ウェル領域８３４の表面は、基板表面８３０ｓを構成するため、ドリフト層３３の表面と連続する表面となる。ここで、ウェル領域８３４は、ウェル領域３４Ａおよびガードリング４２ａ～４２ｄ（図９ではガードリング２５ｄは図示略）を含む。つまり、ウェル領域３４Ａおよびガードリング４２ａ～４２ｄは、同一工程によって形成される。
　図１０に示すように、本実施形態の半導体装置１０の製造方法は、半導体基板８３０に複数のトレンチ８３５を形成する工程と、絶縁膜８３８を形成する工程と、電極を形成する工程と、を備えている。
　具体的には、まず、半導体基板８３０の基板表面８３０ｓにトレンチマスク（図示略）を形成する。続いて、トレンチマスクを選択的にエッチングする。つまり、ｚ方向から視て、トレンチマスクのうちトレンチ８３５を形成する領域をエッチングする。これにより、トレンチマスクには、半導体基板８３０の基板表面８３０ｓのうちトレンチ８３５を形成する領域が露出される。続いて、半導体基板８３０の基板表面８３０ｓのうちトレンチ８３５を形成する領域をエッチングする。これにより、半導体基板８３０のメインセル領域１８Ｍおよびセンスセル領域２４Ａの双方にトレンチ８３５が形成される。
　続いて、半導体基板８３０が熱酸化されることによって各トレンチ８３５の内面を含む半導体基板８３０の表面全体に酸化膜が形成される。これにより、半導体基板８３０の基板表面８３０ｓのうちメインセル領域１８Ｍに絶縁膜８３８が形成される。メインセル領域１８Ｍの絶縁膜８３８は、ゲート絶縁膜であり、各トレンチ８３５の内面にも形成される。また、半導体基板８３０の外周領域１９では、基板側絶縁膜８３８Ｂの表面に絶縁膜８３８が積層される。
　続いて、ポリシリコン等の電極材料ＰＳが各トレンチ８３５に埋め込まれるとともに半導体基板８３０の基板表面８３０ｓに形成される。これにより、ゲートトレンチ２３Ａおよびエミッタトレンチ２１Ａが形成される。
　図１１に示すように、本実施形態の半導体装置１０の製造方法は、電極材料ＰＳをエッチングする工程と、電極材料ＰＳ上に絶縁膜８３８を形成する工程と、を備える。
　具体的には、まず、半導体基板８３０の基板表面８３０ｓのうちメインセル領域１８Ｍと、外周領域１９のうちゲートフィンガー２６およびゲート電極２３以外の領域との電極材料ＰＳをエッチングによって除去する。続いて、各トレンチ８３５に埋め込まれた電極材料を酸化させる。これにより、各電極材料ＰＳ上に絶縁膜８３８が形成される。
　図１２に示すように、本実施形態の半導体装置１０の製造方法は、ベース領域３４およびエミッタ領域３６を形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓに対して選択的にｎ型およびｐ型の不純物がイオン注入および拡散されることによって、ｐ型のベース領域３４およびｎ＋型のエミッタ領域３６が順に形成される。
　図１３に示すように、本実施形態の半導体装置１０の製造方法は、中間絶縁膜８３９を形成する工程と、バリア層８４０を形成する工程と、を備えている。
　具体的には、まず、たとえば化学蒸着法（ＣＶＤ：chemical vapor deposition）によって半導体基板８３０の基板表面８３０ｓの全体にわたりシリコン酸化膜としての中間絶縁膜８３９を形成する。中間絶縁膜８３９は、絶縁膜８３８に積層される。この場合、メインセル領域１８Ｍおよびセンスセル領域２４Ａでは、半導体基板８３０の基板表面８３０ｓに形成された絶縁膜８３８と中間絶縁膜８３９との２層構造の絶縁膜となる。一方、外周領域１９では、半導体基板８３０の基板表面８３０ｓに形成された基板側絶縁膜８３８Ｂと、絶縁膜８３８と、中間絶縁膜８３９との３層構造の絶縁膜となる。
　続いて、たとえばスパッタリングによって中間絶縁膜８３９の表面の全体にわたりシリコン窒化膜としてのバリア層８４０を形成する。バリア層８４０は、中間絶縁膜８３９に積層される。バリア層８４０は、たとえばＣＶＤによって中間絶縁膜８３９の表面に形成される。
　図１４に示すように、本実施形態の半導体装置１０の製造方法は、コンタクトホールを形成する工程を備えている。
　メインセル領域１８Ｍおよびセンスセル領域２４Ａにおいては、エッチングによってバリア層８４０、中間絶縁膜８３９、および絶縁膜８３８をそれぞれ貫通するようにコンタクトホール３９ａ，３９ｂが形成される。メインセル領域１８Ｍにおけるコンタクトホール３９ａおよびセンスセル領域２４Ａにおけるコンタクトホール３９ｂの双方は、ベース領域３４を露出する。これらコンタクトホール３９ａ，３９ｂによってベース領域３４に対応する半導体基板８３０の基板表面８３０ｓには凹部８３１が形成される。
　外周領域１９においては、エッチングによってバリア層８４０、中間絶縁膜８３９、絶縁膜８３８、および基板側絶縁膜８３８Ｂをそれぞれ貫通するようにコンタクトホール３９ａ，３９ｂが形成される。外周領域１９におけるコンタクトホール３９ｃは、たとえばガードリング４２ａ～４２ｄを個別に露出する。コンタクトホール３９ｃによってガードリング４２ａ～４２ｄに対応する半導体基板８３０の基板表面８３０ｓには凹部８３２が形成される。
　図１５に示すように、本実施形態の半導体装置１０の製造方法は、ベースコンタクト領域３７およびコンタクト領域４２ｐを形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓに対して開口部を介してｐ型の不純物がイオン注入および拡散されることによって、ｐ＋型のベースコンタクト領域３７およびコンタクト領域４２ｐがそれぞれ形成される。
　図１６および図１７に示すように、本実施形態の半導体装置１０の製造方法は、エミッタ電極２１、各電極２２～２４、ゲートフィンガー２６、フィールドプレート４２ｅ～４２ｈ、および等電位リング４３を形成する工程を備えている。なお、図１６および図１７では、エミッタ電極２１、電流センス電極２４、およびフィールドプレート４２ｅ～４２ｇを形成する工程を示している。
　図１６に示すように、まず、バリア層４０の表面４０ｓおよび各コンタクトホール３９ａ～３９ｃに金属層８２２を形成する。より詳細には、たとえばチタン（Ｔｉ）を用いたスパッタリングによって、バリア層４０の表面４０ｓおよび各コンタクトホール３９ａ～３９ｃの内面に薄膜の第１金属層を形成する。続いて、第１金属層上に窒化チタン（ＴｉＮ）を用いたスパッタリングによって薄膜の第２金属層を形成する。続いて、各コンタクトホール３９ａ～３９ｃにタングステン（Ｗ）からなるプラグ電極を埋め込む。続いて、ＡｌＳｉＣｕを用いたスパッタリングによって電極層を形成する。これにより、金属層８２２が形成される。金属層８２２は、ｚ方向から視てバリア層４０の全体にわたり形成されている。
　図１７に示すように、金属層８２２（図１６参照）をエッチングすることによって、エミッタ電極２１、各電極２２～２４、ゲートフィンガー２６、フィールドプレート４２ｅ～４２ｈ、および等電位リング４３が形成される。なお、図１７では、エミッタ電極２１、電流センス電極２４、およびフィールドプレート４２ｅ～４２ｇを示している。
　図示していないが、本実施形態の半導体装置１０の製造方法は、保護絶縁膜１７を形成する工程を備えている。具体的には、ポリイミド等の有機材料を含むパッシベーション層がエミッタ電極２１、各電極２２～２５、ゲートフィンガー２６、フィールドプレート４２ｅ～４２ｈ、および等電位リング４３を覆うように、ｚ方向から視て、半導体基板８３０の基板表面８３０ｓの全体にわたり形成される。続いて、エッチングによってエミッタ電極２１、カソード電極２５、アノード電極２２、ゲート電極２３、電流センス電極２４を露出するように開口部が形成される。これにより、保護絶縁膜１７、エミッタ電極パッド１１、カソード電極パッド１２、アノード電極パッド１３、ゲート電極パッド１４、電流センス電極パッド１５、およびエミッタセンス電極パッド１６が形成される。保護絶縁膜１７は、エミッタ電極２１の一部、各電極２２～２５の一部、ゲートフィンガー２６、フィールドプレート４２ｅ～４２ｈ、および等電位リング４３を覆っている。
　図示していないが、本実施形態の半導体装置１０の製造方法は、バッファ層３２、コレクタ層３１、およびコレクタ電極２７を形成する工程を備えている。具体的には、半導体基板８３０の基板裏面に対して選択的にｎ型およびｐ型不純物がイオン注入および拡散されることによって、バッファ層３２およびコレクタ層３１が順に形成される。続いて、コレクタ層３１のうちバッファ層３２とは反対側の表面にコレクタ電極２７を形成する。以上の工程を経て、半導体装置１０が製造される。なお、図９～図１７は半導体装置１０の製造工程の一部を示したものであり、半導体装置１０の製造方法は、図９～図１７で示されなかった工程を備えていてもよい。
　（作用）
　本実施形態の半導体装置１０の作用について説明する。
　図１８は、比較例の半導体装置１０Ｘにおけるエミッタ電極２１と外周領域１９のうち電流センス電極２４Ｘとの断面構造を示している。
　電流センス電極２４Ｘは、コンタクト２４Ｃによってセンスセル領域２４Ａと電気的に接続されている一方、ウェル領域３４Ａと電気的に接続されていない。つまり、電流センス電極２４Ｘは、端部コンタクト２４ＣＥを有していない。このため、比較例の半導体装置１０Ｘでは、電流センス電極２４Ｘとエミッタ電極２１とは電気的に接続されていない。
　比較例の半導体装置１０Ｘでは、ゲート電圧の変化に対してゲート容量に起因するセンスセル領域２４Ａへのノイズおよびサージの影響によって、センスセル領域２４Ａに流れる電流にノイズおよびサージが重畳してしまう。これにより、電流センス電極２４Ｘの電位がエミッタ電極２１の電位に対して変化するため、比較例の半導体装置１０Ｘでは、メインセル領域１８Ｍに流れる電流の検出精度が低下するおそれがある。
　一方、本実施形態の半導体装置１０では、端部コンタクト２４ＣＥおよびウェル領域３４Ａを介して電流センス電極２４とエミッタ電極２１とが電気的に接続されている。ウェル領域３４Ａは不純物濃度が低いため、ウェル領域３４Ａは電流センス電極２４とエミッタ電極２１との間の導電経路における高いインピーダンスを有する抵抗成分となる。これにより、電流センス電極２４とエミッタ電極２１とが、高いインピーダンスを有する抵抗成分を介して電気的に接続されている。
　（効果）
　本実施形態の半導体装置１０によれば、以下の効果が得られる。
　（１）半導体装置１０は、メインセル１８Ａを有するメインセル領域１８Ｍと、センスセル２４Ｂを有し、メイン電流を検出するためのセンスセル領域２４Ａと、メインセル領域１８Ｍとセンスセル領域２４Ａとの間に形成されたｐ型のウェル領域３４Ａと、を備える。メインセル領域１８Ｍは、メインセル１８Ａを覆う絶縁膜３８、中間絶縁膜３９、およびバリア層４０の積層構造と、絶縁膜３８、中間絶縁膜３９、およびバリア層４０の積層構造に積層されたエミッタ電極２１と、を有している。センスセル領域２４Ａは、センスセル２４Ｂを覆う絶縁膜３８、中間絶縁膜３９、およびバリア層４０の積層構造に積層された電流センス電極２４と、を有している。エミッタ電極２１と電流センス電極２４とは、ウェル領域３４Ａに電気的に接続されている。
　この構成によれば、ウェル領域３４Ａを介してエミッタ電極２１と電流センス電極２４とが電気的に接続されているため、電流センス電極２４の電位がエミッタ電極２１の電位に対して変化することが抑制される。したがって、本実施形態の半導体装置１０では、メインセル領域１８Ｍに流れる電流の検出精度の低下を抑制できる。
　（２）エミッタ電極２１と電流センス電極２４とは、ウェル領域３４Ａの抵抗成分を介して互いに電気的に接続されている。
　この構成によれば、ウェル領域３４Ａの抵抗成分に起因して電流センス電極２４の電位がエミッタ電極２１の電位に対して変化することが抑制される。したがって、本実施形態の半導体装置１０では、メインセル領域１８Ｍに流れる電流の検出精度の低下を抑制できる。
　（３）ｚ方向から視て、ウェル領域３４Ａは、エミッタ電極２１と電流センス電極２４との双方と重なる部分を有している。
　この構成によれば、ウェル領域３４Ａとエミッタ電極２１とをコンタクト２１ｍによって容易に接続でき、ウェル領域３４Ａと電流センス電極２４とを端部コンタクト２４ＣＥによって容易に接続できる。
　（４）ウェル領域３４Ａは、メインセル領域１８Ｍの複数のトレンチ３５のうちセンスセル領域２４Ａに最も近い第１トレンチ３５Ｅと、センスセル領域２４Ａの複数のトレンチ３５のうちメインセル領域１８Ｍに最も近い第２トレンチ３５Ｓとの間に形成されている。
　この構成によれば、メインセル領域１８Ｍとセンスセル領域２４Ａとを繋ぐようにウェル領域３４Ａが形成されるため、エミッタ電極２１および電流センス電極２４とウェル領域３４Ａとを容易に接続できる。
　（５）ウェル領域３４Ａの不純物濃度は、ベース領域３４の不純物濃度よりも低い。
　この構成によれば、エミッタ電極２１と電流センス電極２４との導電経路となるウェル領域３４Ａが高いインピーダンスを有する抵抗となるため、電流センス電極２４の電位がエミッタ電極２１の電位に対して変化することを抑制できる。
　（６）エミッタ電極２１は、ウェル領域３４Ａと接続するコンタクト２１ｍを有している。コンタクト２１ｍは、センスセル領域２４Ａを囲むように形成されている。
　この構成によれば、ウェル領域３４Ａとエミッタ電極２１との導電経路が増えるため、コレクタ電極２７からウェル領域３４Ａを介してエミッタ電極２１に電流を回収するためのコンタクトを多くとることができる。したがって、半導体装置１０がブレークダウンしたときにコレクタ電極２７からエミッタ電極２１に流れる電流をコンタクトによって分散できるため、電流集中に伴う発熱を低減できる。
　（７）ウェル領域３４Ａの不純物濃度は、ガードリング４２ａ～４２ｄの不純物濃度よりも低い。
　この構成によれば、エミッタ電極２１と電流センス電極２４との導電経路となるウェル領域３４Ａが高いインピーダンスを有する抵抗となるため、電流センス電極２４の電位がエミッタ電極２１の電位に対して変化することを抑制できる。
　（８）メインセル領域１８Ｍを覆う絶縁膜とセンスセル領域２４Ａを覆う絶縁膜はともに絶縁膜３８および中間絶縁膜３９によって形成されている。
　この構成によれば、メインセル領域１８Ｍを覆う絶縁膜とセンスセル領域２４Ａを覆う絶縁膜とを個別に形成する場合と比較して、半導体装置１０の製造工程が簡略化されるため、半導体装置１０の製造コストを低減できる。
　（９）半導体装置１０の製造方法は、中間絶縁膜３９、絶縁膜３８、およびバリア層４０の積層構造のうちウェル領域３４Ａを覆う部分にコンタクトホール３９ａ，３９ｂを形成する工程と、コンタクトホール３９ａにエミッタ電極２１の一部を埋め込むことによってウェル領域３４Ａと接触するコンタクト２１ｍを形成する工程と、コンタクトホール３９ｂに電流センス電極２４の一部を埋め込むことによってウェル領域３４Ａと接触するコンタクト２４Ｃを形成する工程と、を備えている。この構成によれば、上記（１）の効果と同様の効果が得られる。
　［変更例］
　上記実施形態は本開示に関する半導体装置および半導体装置の製造方法が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する半導体装置および半導体装置の製造方法は、上記実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記実施形態の構成の一部を置換、変更、もしくは省略した形態、または上記実施形態に新たな構成を付加した形態である。また、以下の各変更例は、技術的に矛盾しない限り、互いに組み合わせることができる。以下の各変更例において、上記実施形態に共通する部分については、上記実施形態と同一符号を付してその説明を省略する。
　・上記実施形態において、電流センス電極２４の端部コンタクト２４ＣＥのうちメインセル領域１８Ｍに近い方の端部コンタクト２４ＣＥの個数は任意に変更可能である。一例では、端部コンタクト２４ＣＥは１つであってもよいし、３つ以上であってもよい。
　・上記実施形態において、第１コンタクト２１ｍａの個数は任意に変更可能である。一例では、第１コンタクト２１ｍａの個数は、電流センス電極２４の端部コンタクト２４ＣＥの個数と等しくてもよいし、端部コンタクト２４ＣＥの個数よりも少なくてもよい。なお、第２～５コンタクト２１ｍｂ～２１ｍｅの個数についても任意に変更可能であり、第１コンタクト２１ｍａと同様に変更できる。
　・上記実施形態において、図１９に示すように、第１コンタクト２１ｍａは、ウェル領域３４Ａのうちメインセル領域１８Ｍとセンスセル領域２４Ａとのｙ方向の間の領域３４ＡＣの全体にわたり形成されていてもよい。より詳細には、領域３４ＡＣにおいて、複数の第１コンタクト２１ｍａがｙ方向において互いに離間して配列されている。また、図１９に示すように、第２コンタクト２１ｍｂを増やしてもよい。
　この構成によれば、コレクタ電極２７からウェル領域３４Ａを介してエミッタ電極２１に電流を回収するためのコンタクトを多くとることができる。したがって、半導体装置１０がブレークダウンしたときにコレクタ電極２７からエミッタ電極２１に流れる電流をコンタクトによって分散できるため、電流集中に伴う発熱を低減できる。
　・上記実施形態において、図２０に示すように、メインセル領域１８Ｍにおけるドリフト層３３には、第２導電型（ｐ型）のフローティング領域５０が設けられていてもよい。フローティング領域５０は、複数のエミッタトレンチ２１Ａの各間に形成されている。フローティング領域５０は、電気的にフローティング状態が保たれた半導体領域であり、ゲートトレンチ２３Ａに隣り合うエミッタトレンチ２１Ａによってゲートトレンチ２３Ａと分離されている。図示された例では、フローティング領域５０は、ベース領域３４と同じ深さで形成されている。フローティング領域５０の不純物濃度は、たとえば５×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。なお、センスセル領域２４Ａにおけるドリフト層３３にも同様にフローティング領域５０が形成されている。これにより、ゲートトレンチ２３Ａとフローティング領域５０とが接合しないため、ゲートトレンチ２３Ａとフローティング領域５０との間の浮遊容量をなくすことができる。
　このようなフローティング領域５０を備える半導体装置１０の製造方法は、複数のトレンチ３５間にフローティング領域５０を形成する工程と、ウェル領域３４Ａを形成する工程と、を備えている。フローティング領域５０を形成する工程とウェル領域３４Ａを形成する工程とは同一工程によって行われてもよい。つまり、フローティング領域５０およびウェル領域３４Ａは、同時に形成されてもよい。これにより、半導体装置１０の製造工程を簡略化することができる。
　なお、フローティング領域５０の深さは任意に変更可能である。一例では、フローティング領域５０は、エミッタトレンチ２１Ａの底部を覆うように形成されていてもよい。つまり、フローティング領域５０は、エミッタトレンチ２１Ａよりもバッファ層３２の近くまで形成されていてもよい。
　・上記実施形態において、ウェル領域３４Ａのサイズは任意に変更可能である。一例では、ウェル領域３４Ａのｙ方向の両端部のうちメインセル領域１８Ｍに近い方の端部は、メインセル領域１８Ｍの第１トレンチ３５Ｅよりもセンスセル領域２４Ａの近くに位置していてもよい。また、ウェル領域３４Ａのｙ方向の両端部のうちセンスセル領域２４Ａに近い方の端部は、センスセル領域２４Ａの第２トレンチ３５Ｓよりもメインセル領域１８Ｍの近くに位置していてもよい。
　また一例では、ウェル領域３４Ａは、各トレンチ３５Ｅ，３５Ｓの底部３５ｂよりもベース領域３４の近くまで形成されていてもよい。つまり、ウェル領域３４Ａの深さは、各トレンチ３５Ｅ，３５Ｓよりも浅くてもよい。
　・上記実施形態において、ウェル領域３４Ａの不純物濃度は、ベース領域３４の不純物濃度と同じであってもよい。また、ウェル領域３４Ａの不純物濃度は、ガードリング４２ａ～４２ｄの不純物濃度と同じであってもよい。
　・上記実施形態において、エミッタ電極２１は、コンタクト２１ｍａ～２１ｍｅのうち少なくとも１つのコンタクト２１ｍを有していればよい。つまり、コンタクト２１ｍａ～２１ｍｅの５つのコンタクト２１ｍのうち１～４つを省略してもよい。
　・上記実施形態において、電流センス電極２４の端部コンタクト２４ＣＥの個数は任意に変更可能である。一例では、端部コンタクト２４ＣＥは、複数設けられていてもよい。
　・上記実施形態において、エミッタ電極２１の積層電極部２１ｎとコンタクト２１ｍとが別体として設けられていてもよい。コンタクト２１ｍは、たとえばタングステン（Ｗ）の埋め込み電極として設けられていてもよい。なお、電流センス電極２４もエミッタ電極２１と同様に変更できる。
　・上記実施形態において、バリア層４０の配置位置は任意に変更可能である。一例では、バリア層４０は、各電極２１～２５、ゲートフィンガー２６の表面側配線、フィールドプレート４２ｅ～４２ｈ、および等電位リング４３の表面側配線をそれぞれ覆うように形成されていてもよい。この場合、各電極２１～２５のうち第１～第６開口部１７Ａ～１７Ｆによって露出された部分には、バリア層４０は形成されていない。
　・上記実施形態において、メインセル領域１８Ｍを覆うバリア層４０を省略してもよい。この場合、メインセル領域１８Ｍを覆う絶縁膜は、絶縁膜３８および中間絶縁膜３９の積層構造となる。また、センスセル領域２４Ａを覆うバリア層４０を省略してもよい。この場合、センスセル領域２４Ａを覆う絶縁膜は、絶縁膜３８および中間絶縁膜３９の積層構造となる。
　・上記実施形態において、バリア層４０を省略してもよい。この場合、センスセル領域２４Ａを覆う絶縁膜と、メインセル領域１８Ｍを覆う絶縁膜との双方は、絶縁膜３８および中間絶縁膜３９の積層構造となる。
　・上記実施形態において、センスセル領域２４Ａを覆う絶縁膜と、メインセル領域１８Ｍを覆う絶縁膜とが個別に形成されていてもよい。
　・上記実施形態において、半導体装置１０は、感温ダイオード６０と逆並列に接続される保護ダイオードを備えていてもよい。保護ダイオードは、ダイオード配置部２１ｂに収容されている。
　・上記実施形態において、半導体装置１０から感温ダイオード６０を省略してもよい。この場合、エミッタ電極２１からダイオード配置部２１ｂを省略してもよい。この場合、エミッタ電極２１には、ダイオード配置部２１ｂに代えて、ゲートフィンガー収容部２１ｄが設けられていてもよい。また、半導体装置１０から感温ダイオード６０を省略した場合、カソード電極パッド１２およびアノード電極パッド１３を省略してもよい。これにともない、アノード電極２２を省略してもよい。
　・上記実施形態では、エミッタトレンチ２１Ａおよびゲートトレンチ２３Ａが交互に配列されたが、これに限られず、エミッタトレンチ２１Ａおよびゲートトレンチ２３Ａの配列態様は任意に変更可能である。
　・各実施形態において、半導体装置１０は、トレンチゲート型ＩＧＢＴに代えて、プレーナゲート型ＩＧＢＴであってもよい。
　・各実施形態では、半導体装置１０をＩＧＢＴとして具体化したが、これに限られず、半導体装置１０はＳｉＣＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）またはＳｉＭＯＳＦＥＴであってもよい。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、本実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
　本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。
　本明細書における記述「Ａ及びＢの少なくとも一方」は、「Ａのみ、または、Ｂのみ、または、ＡとＢの両方」を意味するものとして理解されたい。
　［付記］
　上記実施形態および上記各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記１）
　第１導電型のドリフト層（３３）と、前記ドリフト層（３３）に形成された第２導電型のボディ層（３４）とを有するアクティブ領域（１８）と、前記アクティブ領域（１８）を取り囲む外周領域（１９）と、を備え、
　前記アクティブ領域（１８）は、
　メインセル（１８Ａ）を有し、メイン電流が流れるメインセル領域（１８Ｍ）と、
　前記メインセル（１８Ａ）を覆う第１絶縁膜（３８，３９，４０）と、
　前記第１絶縁膜（３８，３９，４０）に積層された第１電極部（２１）と、
　前記メインセル領域（１８Ｍ）と離間して配置され、センスセル（２４Ｂ）を有し、前記メイン電流に対応するセンス電流が流れるセンスセル領域（２４Ａ）と、
　前記センスセル（２４Ａ）を覆う第２絶縁膜（３８，３９，４０）と、
　前記第２絶縁膜（３８，３９，４０）に積層された第２電極部（２４）と、を有し、
　前記メインセル領域（１８Ｍ）と前記センスセル領域（２４Ａ）との間には、第２導電型のウェル領域（３４Ａ）が形成されており、
　前記第１電極部（２１）と前記第２電極部（２４）とは、前記ウェル領域（３４Ａ）に電気的に接続されている
　半導体装置（１０）。
　（付記２）
　前記第１電極部（２１）と前記第２電極部（２４）とは、前記ウェル領域（３４Ａ）の抵抗成分を介して互いに電気的に接続されている
　付記１に記載の半導体装置。
　（付記３）
　前記ドリフト層（３３）の厚さ方向（ｚ方向）から視て、前記ウェル領域（３４Ａ）は、前記第１電極部（２１）と前記第２電極部（２４）との双方と重なる部分を有している
　付記１または２に記載の半導体装置。
　（付記４）
　前記メインセル領域（１８Ｍ）および前記センスセル領域（２４Ａ）の双方は、前記ボディ層（３４）の表面（３０ｓ）から前記ドリフト層（３３）に向けて形成された複数のトレンチ（３５）を有し、
　前記ウェル領域（３４Ａ）は、前記メインセル領域（１８Ｍ）の複数のトレンチ（３５）のうち前記センスセル領域（２４Ａ）に最も近い第１トレンチ（３５Ｅ）と、前記センスセル領域（２４Ａ）の複数のトレンチ（３５）のうち前記メインセル領域（１８Ｍ）に最も近い第２トレンチ（３５Ｓ）との間に形成されている
　付記３に記載の半導体装置。
　（付記５）
　前記ウェル領域（３４Ａ）は、前記第１トレンチ（３５Ｅ）の底部（３５ｂ）および前記第２トレンチ（３５Ｓ）の底部（３５ｂ）の双方よりも前記ドリフト層（３３）寄りまで形成されており、かつ、前記第１トレンチ（３５Ｅ）の底部（３５ｂ）の少なくとも一部および前記第２トレンチ（３５Ｓ）の底部（３５ｂ）の少なくとも一部を覆うように形成されている
　付記４に記載の半導体装置。
　（付記６）
　前記ウェル領域（３４Ａ）の不純物濃度は、前記ボディ層（３３）の不純物濃度よりも低い
　付記１～５のいずれか１つに記載の半導体装置。
　（付記７）
　前記ドリフト層（３３）の厚さ方向（ｚ方向）から視て、前記ウェル領域（３４Ａ）は、前記センスセル領域（１８Ｍ）を囲むように形成されている
　付記１～６のいずれか１つに記載の半導体装置。
　（付記８）
　前記第２電極部（２４）は、前記ウェル領域（３４Ａ）と接続するセンス用コンタクト（２４Ｃ）を有し、
　前記センス用コンタクト（２４Ｃ）は、前記第２電極部（２４）のうち前記メインセル領域（１８Ｍ）に最も近い端部に形成されたセンス端コンタクト（２４ＣＥ）を有している
　付記７に記載の半導体装置。
　（付記９）
　前記第１電極部（２１）は、前記ウェル領域（３４Ａ）と接続するメイン用コンタクト（２１ｍ／２１ｍａ～２１ｍｅ）を有し、
　前記メイン用コンタクト（２１ｍ／２１ｍａ～２１ｍｅ）は、前記センスセル領域（２４Ａ）を囲むように形成されている
　付記８に記載の半導体装置。
　（付記１０）
　前記メイン用コンタクト（２１ｍ）は、前記ドリフト層（３３）の厚さ方向（ｚ方向）から視て、前記センス端コンタクト（２４ＣＥ）と対向する位置に設けられたメイン端コンタクト（２１ｍａ）を有し、
　前記メイン端コンタクト（２１ｍａ）および前記センス端コンタクト（２４ＣＥ）はそれぞれ、複数設けられており、
　前記メイン端コンタクト（２１ｍａ）の個数は、前記センス端コンタクト（２４ＣＥ）の個数よりも多い
　付記９に記載の半導体装置。
　（付記１１）
　前記外周領域（１９）は、終端構造（４２）を備え、
　前記終端構造（４２）は、第２導電型のガードリング（４２ａ～４２ｄ）を有し、
　前記ウェル領域（３４Ａ）の不純物濃度は、前記ガードリング（４２ａ～４２ｄ）の不純物濃度よりも低い
　付記１～１０のいずれか１つに記載の半導体装置。
　（付記１２）
　前記第１絶縁膜（３８，３９，４０）と前記第２絶縁膜（３８，３９，４０）とは、共通の絶縁膜によって形成されている
　付記１～１１のいずれか１つに記載の半導体装置。
　（付記１３）
　第１導電型のドリフト層（３３）を形成する工程と、
　第２導電型のボディ層（３４）を前記ドリフト層（３３）に形成する工程と、
　メインセル（１８Ａ）を有し、メイン電流が流れるメインセル領域（１８Ｍ）を形成する工程と、
　前記メインセル領域（１８Ｍ）と離間して配置され、センスセル（２４Ｂ）を有し、前記メイン電流に対応するセンス電流が流れるセンスセル領域（２４Ａ）を形成する工程と、
　第２導電型のウェル領域（３４Ａ）を前記メインセル領域（１８Ｍ）と前記センスセル領域（２４Ａ）との間に形成する工程と、
　前記メインセル（１８Ａ）を覆う第１絶縁膜（３８，３９，４０）を形成する工程と、
　第１電極部（２１）を前記第１絶縁膜（３８，３９，４０）に積層する工程と、
　前記センスセル（２４Ｂ）を覆う第２絶縁膜（３８，３９，４０）を形成する工程と、
　第２電極部（２４）を前記第２絶縁膜（３８，３９，４０）に積層する工程と、
　を備え、
　前記第１絶縁膜（３８，３９，４０）および前記第２絶縁膜（３８，３９，４０）の双方は、前記ウェル領域（３４Ａ）を覆う部分を有し、
　前記第１電極部（２１）を前記第１絶縁膜（３８，３９，４０）に積層する工程は、
　前記第１絶縁膜（３８，３９，４０）のうち前記ウェル領域（３４Ａ）を覆う部分に、前記ウェル領域（３４Ａ）を露出させるメイン側開口部（３９ａ）を形成する工程と、
　前記メイン側開口部（３９ａ）に前記第１電極部（２１）の一部を埋め込むことによって前記ウェル領域（３４Ａ）と接触するメイン用コンタクト（２１ｍ）を形成する工程と、を含み、
　前記第２電極部（２４）を前記第２絶縁膜（３８，３９，４０）に積層する工程は、
　前記第２絶縁膜（３８，３９，４０）のうち前記ウェル領域（３４Ａ）を覆う部分に、前記ウェル領域（３４Ａ）を露出させるセンス側開口部（３９ｂ）を形成する工程と、
　前記センス側開口部（３９ｂ）に前記第２電極部（２４）の一部を埋め込むことによって前記ウェル領域（３４Ａ）と接触するセンス用コンタクト（２４Ｃ）を形成する工程と、を含む
　半導体装置の製造方法。
　（付記１４）
　前記メインセル領域（１８Ｍ）および前記センスセル領域（２４Ａ）の双方を囲む外周領域（１９）に終端構造（４２）を形成する工程を備え、
　前記終端構造（４２）を形成する工程は、第２導電型のガードリング（４２ａ～４２ｄ）を形成する工程を含み、
　前記ウェル領域（３４Ａ）の形成と、前記ガードリング（４２ａ～４２ｄ）の形成とは、同一の工程によって行われる
　付記１３に記載の半導体装置の製造方法。
　（付記１５）
　前記メインセル領域（１８Ｍ）および前記センスセル領域（２４Ａ）の双方に、複数のトレンチ（３４）を前記ボディ層（３３）の表面（３０ｓ）から前記ドリフト層（３３）に向けて形成する工程と、
　前記複数のトレンチ（３５）間に第２導電型のフローティング領域（５０）を形成する工程と、を備え、
　前記ウェル領域（３４Ａ）の形成と、前記フローティング領域（５０）の形成とは、同一の工程によって行われる
　付記１３または１４に記載の半導体装置の製造方法。
　１０…半導体装置
　１８…アクティブ領域
　１８Ｍ…メインセル領域
　１８Ａ…メインセル
　１９…外周領域
　２１…エミッタ電極
　２１ｍ…コンタクト
　２１ｍａ…第１コンタクト
　２１ｍｂ…第２コンタクト
　２１ｍｃ…第３コンタクト
　２１ｍｄ…第４コンタクト
　２１ｍｅ…第５コンタクト
　２４…電流センス電極
　２４Ａ…センスセル領域
　２４Ｂ…センスセル
　２４Ｃ…コンタクト
　２４ＣＥ…端部コンタクト
　３０…半導体基板
　３３…ドリフト層
　３４…ベース領域
　３４Ａ…ウェル領域
　３５…トレンチ
　３５Ｅ…第１トレンチ
　３５Ｓ…第２トレンチ
　３５ｂ…底部
　３８…絶縁膜
　３９…中間絶縁膜
　３９ａ…コンタクトホール
　３９ｂ…コンタクトホール
　４０…バリア層
　４０ｓ…表面
　４２…ＦＬＲ部
　４２ａ～４２ｄ…ガードリング（終端構造）
　５０…フローティング領域
　８３４…ウェル領域
　８３５…トレンチ
　８３８…絶縁膜
　８３９…中間絶縁膜
　８４０…バリア層

Claims (15)

  1. 　第１導電型のドリフト層と、前記ドリフト層に形成された第２導電型のボディ層とを有するアクティブ領域と、前記アクティブ領域を取り囲む外周領域と、
    を備え、
    　前記アクティブ領域は、
    　メインセルを有し、メイン電流が流れるメインセル領域と、
    　前記メインセルを覆う第１絶縁膜と、
    　前記第１絶縁膜に積層された第１電極部と、
    　前記メインセル領域と離間して配置され、センスセルを有し、前記メイン電流に対応するセンス電流が流れるセンスセル領域と、
    　前記センスセルを覆う第２絶縁膜と、
    　前記第２絶縁膜に積層された第２電極部と、
    を有し、
    　前記メインセル領域と前記センスセル領域との間には、第２導電型のウェル領域が形成されており、
    　前記第１電極部と前記第２電極部とは、前記ウェル領域に電気的に接続されている
    　半導体装置。
  2. 　前記第１電極部と前記第２電極部とは、前記ウェル領域の抵抗成分を介して互いに電気的に接続されている
    　請求項１に記載の半導体装置。
  3. 　前記ドリフト層の厚さ方向から視て、前記ウェル領域は、前記第１電極部と前記第２電極部との双方と重なる部分を有している
    　請求項１または２に記載の半導体装置。
  4. 　前記メインセル領域および前記センスセル領域の双方は、前記ボディ層の表面から前記ドリフト層に向けて形成された複数のトレンチを有し、
    　前記ウェル領域は、前記メインセル領域の複数のトレンチのうち前記センスセル領域に最も近い第１トレンチと、前記センスセル領域の複数のトレンチのうち前記メインセル領域に最も近い第２トレンチとの間に形成されている
    　請求項３に記載の半導体装置。
  5. 　前記ウェル領域は、前記第１トレンチの底部および前記第２トレンチの底部の双方よりも前記ドリフト層寄りまで形成されており、かつ、前記第１トレンチの底部の少なくとも一部および前記第２トレンチの底部の少なくとも一部を覆うように形成されている
    　請求項４に記載の半導体装置。
  6. 　前記ウェル領域の不純物濃度は、前記ボディ層の不純物濃度よりも低い
    　請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記ドリフト層の厚さ方向から視て、前記ウェル領域は、前記センスセル領域を囲むように形成されている
    　請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記第２電極部は、前記ウェル領域と接続するセンス用コンタクトを有し、
    　前記センス用コンタクトは、前記第２電極部のうち前記メインセル領域に最も近い端部に形成されたセンス端コンタクトを有している
    　請求項７に記載の半導体装置。
  9. 　前記第１電極部は、前記ウェル領域と接続するメイン用コンタクトを有し、
    　前記メイン用コンタクトは、前記センスセル領域を囲むように形成されている
    　請求項８に記載の半導体装置。
  10. 　前記メイン用コンタクトは、前記ドリフト層の厚さ方向から視て、前記センス端コンタクトと対向する位置に設けられたメイン端コンタクトを有し、
    　前記メイン端コンタクトおよび前記センス端コンタクトはそれぞれ、複数設けられており、
    　前記メイン端コンタクトの個数は、前記センス端コンタクトの個数よりも多い
    　請求項９に記載の半導体装置。
  11. 　前記外周領域は、終端構造を備え、
    　前記終端構造は、第２導電型のガードリングを有し、
    　前記ウェル領域の不純物濃度は、前記ガードリングの不純物濃度よりも低い
    　請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記第１絶縁膜と前記第２絶縁膜とは、共通の絶縁膜によって形成されている
    　請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　第１導電型のドリフト層を形成する工程と、
    　第２導電型のボディ層を前記ドリフト層に形成する工程と、
    　メインセルを有し、メイン電流が流れるメインセル領域を形成する工程と、
    　前記メインセル領域と離間して配置され、センスセルを有し、前記メイン電流に対応するセンス電流が流れるセンスセル領域を形成する工程と、
    　第２導電型のウェル領域を前記メインセル領域と前記センスセル領域との間に形成する工程と、
    　前記メインセルを覆う第１絶縁膜を形成する工程と、
    　第１電極部を前記第１絶縁膜に積層する工程と、
    　前記センスセルを覆う第２絶縁膜を形成する工程と、
    　第２電極部を前記第２絶縁膜に積層する工程と、
    　を備え、
    　前記第１絶縁膜および前記第２絶縁膜の双方は、前記ウェル領域を覆う部分を有し、
    　前記第１電極部を前記第１絶縁膜に積層する工程は、
    　前記第１絶縁膜のうち前記ウェル領域を覆う部分に、前記ウェル領域を露出させるメイン側開口部を形成する工程と、
    　前記メイン側開口部に前記第１電極部の一部を埋め込むことによって前記ウェル領域と接触するメイン用コンタクトを形成する工程と、
    を含み、
    　前記第２電極部を前記第２絶縁膜に積層する工程は、
    　前記第２絶縁膜のうち前記ウェル領域を覆う部分に、前記ウェル領域を露出させるセンス側開口部を形成する工程と、
    　前記センス側開口部に前記第２電極部の一部を埋め込むことによって前記ウェル領域と接触するセンス用コンタクトを形成する工程と、
    を含む
    　半導体装置の製造方法。
  14. 　前記メインセル領域および前記センスセル領域の双方を囲む外周領域に終端構造を形成する工程を備え、
    　前記終端構造を形成する工程は、第２導電型のガードリングを形成する工程を含み、
    　前記ウェル領域の形成と、前記ガードリングの形成とは、同一の工程によって行われる
    　請求項１３に記載の半導体装置の製造方法。
  15. 　前記メインセル領域および前記センスセル領域の双方に、複数のトレンチを前記ボディ層の表面から前記ドリフト層に向けて形成する工程と、
    　前記複数のトレンチ間に第２導電型のフローティング領域を形成する工程と、
    を備え、
    　前記ウェル領域の形成と、前記フローティング領域の形成とは、同一の工程によって行われる
    　請求項１３または１４に記載の半導体装置の製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
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JP2007287988A (ja) * 2006-04-18 2007-11-01 Toyota Motor Corp 半導体装置
JP2008010723A (ja) * 2006-06-30 2008-01-17 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2010192565A (ja) * 2009-02-17 2010-09-02 Toyota Motor Corp 半導体装置
JP2020021763A (ja) * 2018-07-30 2020-02-06 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287988A (ja) * 2006-04-18 2007-11-01 Toyota Motor Corp 半導体装置
JP2008010723A (ja) * 2006-06-30 2008-01-17 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2010192565A (ja) * 2009-02-17 2010-09-02 Toyota Motor Corp 半導体装置
JP2020021763A (ja) * 2018-07-30 2020-02-06 ルネサスエレクトロニクス株式会社 半導体装置

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