WO2022202003A1 - 半導体装置及び半導体モジュール - Google Patents

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conductor
semiconductor device
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cell
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茂樹 小屋
将夫 近藤
少駿 馬
聡 後藤
健次 佐々木
孝幸 筒井
一人 中井
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present invention relates to semiconductor devices and semiconductor modules including bipolar transistors.
  • the emitter fingers are elongated from the periphery to the center of the chip under the condition that the area is constant. Also, when the emitter ballast resistor is provided, it is relatively high in the chip peripheral portion and relatively low in the central portion.
  • a plurality of emitter fingers are each connected to a common emitter bonding pad through an emitter ballast resistor.
  • a collector electrode and a base electrode are connected to a collector bonding pad and a base bonding pad, respectively.
  • the heat generated by the emitter fingers diffuses in the thickness direction and in-plane direction of the substrate. Since the peripheral length of the emitter fingers in the central portion is longer than that of the emitter fingers in the chip peripheral portion, the central emitter fingers have higher heat dissipation characteristics in the in-plane direction.
  • the heat diffused in the thickness direction and the in-plane direction of the substrate is finally conducted to a package or the like in which the semiconductor device is accommodated.
  • An object of the present invention is to provide a semiconductor device that is less likely to be destroyed by thermal runaway.
  • a substrate a plurality of three or more cells arranged side by side in a first direction on the substrate; a conductor protrusion disposed on the substrate and protruding away from the substrate; each of the plurality of cells, a bipolar transistor including a collector layer, a base layer, and an emitter layer; a ballast resistive element connected to the bipolar transistor; the conductor protrusions are connected to emitter layers of the bipolar transistors of the plurality of cells; the bipolar transistors of the plurality of cells are connected in parallel with each other; a semiconductor device in which the resistance value of the ballast resistance element included in the first cell at the end portion of the plurality of cells is greater than the resistance value of the ballast resistance element included in at least one second cell other than the end portion provided.
  • a semiconductor device including a substrate, a plurality of cells of three or more arranged in a first direction on the substrate, and a conductor projection arranged on the substrate and protruding away from the substrate;
  • the semiconductor device comprises a module substrate flip-chip mounted via the conductor projections, each of the plurality of cells includes a bipolar transistor including a collector layer, a base layer, and an emitter layer; the bipolar transistors of the plurality of cells are connected in parallel with each other; the conductor projection overlaps the plurality of cells in plan view and is electrically connected to emitter layers of the bipolar transistors of the plurality of cells;
  • the module substrate is including a through via that overlaps with the conductor projection in a plan view, is elongated in the first direction, and is electrically connected to the conductor projection;
  • the semiconductor module is provided, wherein the through via includes a portion wider than the width of the central portion at a location shifted from the central portion toward the end of the range in which the plurality of cells are
  • a semiconductor device including a substrate, a plurality of cells of three or more arranged in a first direction on the substrate, and a conductor projection arranged on the substrate and protruding away from the substrate;
  • the semiconductor device comprises a module substrate flip-chip mounted via the conductor projections, each of the plurality of cells includes a bipolar transistor including a collector layer, a base layer, and an emitter layer; the bipolar transistors of the plurality of cells are connected in parallel with each other; the conductor projection overlaps the plurality of cells in plan view and is electrically connected to emitter layers of the bipolar transistors of the plurality of cells;
  • the module substrate is including at least two through vias that overlap the conductor projection in plan view, are electrically connected to the conductor projection, and are arranged side by side in the first direction;
  • a semiconductor module is provided in which the through via is not arranged in the central portion of the range where the plurality of cells are arranged in the first direction.
  • the second cells other than both ends are more easily destroyed than the first cells at both ends.
  • the resistance value of the ballast resistance element included in the first cell greater than the resistance value of the ballast resistance element included in the second cell, a relatively large current flows through the second cell, resulting in a large amount of heat generation. Therefore, it is possible to suppress deterioration of the breakdown resistance of the second cell during low-temperature operation.
  • the heat dissipation characteristics of the cells in the central portion are relatively lowered, and the temperature tends to rise. Therefore, it is possible to suppress deterioration of the breakdown resistance of the second cell during low-temperature operation.
  • FIG. 1 is an equivalent circuit diagram of the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view of the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view taken along dashed-dotted line 3-3 in FIG.
  • FIG. 4 is a graph showing measurement results of the rupture boundary of a semiconductor device in which the resistance value of the base ballast resistance element is the same in all cells.
  • FIG. 5 is a schematic plan view of a semiconductor device according to a second embodiment.
  • FIG. 6 is a cross-sectional view taken along dashed-dotted line 6-6 in FIG.
  • FIG. 7 is a schematic plan view of a semiconductor device according to a third embodiment.
  • FIG. 8 is a schematic plan view of a semiconductor device according to a fourth embodiment.
  • FIG. 1 is an equivalent circuit diagram of the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view of the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view
  • FIG. 9 is a schematic plan view of a semiconductor device according to a fifth embodiment.
  • FIG. 10A is a plan view showing the layout of main components of a semiconductor device included in a semiconductor module according to the sixth embodiment, and FIG. 10B shows the plan view of the main components of a module substrate.
  • 10C and 10D are schematic cross-sectional views of a semiconductor module according to a sixth embodiment.
  • 11A is a plan view showing the layout of main components of a semiconductor device included in a semiconductor module according to the seventh embodiment, and FIG. 11B shows the plan view of the main components of a module substrate.
  • 11C and 11D are schematic cross-sectional views of a semiconductor module according to a seventh embodiment.
  • FIG. 1 is an equivalent circuit diagram of the semiconductor device according to the first embodiment.
  • the semiconductor device according to the first embodiment includes multiple cells 20 .
  • a plurality of cells 20 are arranged in one direction on the substrate to form a cell row.
  • aligned in one direction does not necessarily mean aligned in a straight line, and may be aligned in a zigzag pattern, for example.
  • FIG. 1 shows two cells 20A located at both ends of a cell row, two cells 20 located one inside from both ends, and two cells 20B located in the center of the cell row.
  • Each of the plurality of cells 20 includes a bipolar transistor 21, a base ballast resistive element 22, and an input capacitor 23.
  • the bipolar transistors 21 of multiple cells 20 are connected in parallel with each other.
  • the bipolar transistor 21 has its emitter connected to the emitter common wiring 50 and its collector connected to the collector common wiring 51 .
  • the bipolar transistors 21 of the plurality of cells 20 are connected to a base bias wiring 52 common to the plurality of cells 20 via base ballast resistance elements 22, respectively, and are common to the plurality of cells 20 via an input capacitor 23. is connected to the high-frequency signal input wiring 53 of .
  • a base bias current is supplied to the bipolar transistor 21 through the common base bias wiring 52 and the base ballast resistance element 22 for each cell 20 .
  • the resistance value of the base ballast resistance element 22 included in the end cell 20A is greater than the resistance value of the base ballast resistance element 22 included in at least one cell 20B other than the end cells.
  • a high frequency signal is input to the bipolar transistor 21 through the high frequency signal input wiring 53 and the input capacitor 23 for each cell 20 .
  • a high frequency signal amplified by the bipolar transistor 21 is output from the common collector wiring 51 .
  • a collector voltage is applied to the bipolar transistor 21 through the choke coil and collector common wiring 51 .
  • FIG. 2 is a schematic plan view of the semiconductor device according to the first embodiment.
  • a plurality of cells 20 are arranged side by side in one direction.
  • An xyz orthogonal coordinate system is defined in which the y direction is the direction in which the plurality of cells 20 are arranged and the z direction is the normal direction of the surface of the substrate.
  • An n-type conductive subcollector layer 25 is arranged on the surface layer of the substrate.
  • a bipolar transistor 21 and a pair of collector electrodes 30C are arranged in the sub-collector layer 25 in plan view.
  • a pair of collector electrodes 30C sandwich the bipolar transistor 21 in the y direction.
  • the bipolar transistor 21 is composed of a base mesa 21BM consisting of a collector layer 21C, a base layer 21B, and an emitter layer 21E, which are stacked in order on the subcollector layer 25, as will be described later with reference to FIG.
  • a pair of emitter electrodes 30E and a base electrode 30B are arranged spaced apart in the y direction so as to be included in the base mesa 21BM in plan view.
  • Each of the emitter electrodes 30E has a shape elongated in the x direction in plan view.
  • the base electrode 30B includes base finger portions 30BF and base contact portions 30BC elongated in the x direction.
  • the base finger portion 30BF is arranged between the pair of emitter electrodes 30E.
  • the base contact portion 30BC is continuous with one end of the base finger portion 30BF.
  • the shape, size, and relative positional relationship of the emitter electrode 30E and the base electrode 30B are the same among the plurality of cells 20. Therefore, the ratio of the length (dimension in the x direction) to the width (dimension in the y direction) of the emitter electrode 30E is the same among all the cells 20 . Also, the plurality of cells 20 are evenly arranged in the y-direction.
  • the collector electrode 30C, the emitter electrode 30E, and the base electrode 30B are hatched upward to the right.
  • the conductor patterns in the first wiring layer are hatched relatively lightly downward to the right.
  • the base ballast resistive element 22 is hatched with relatively light upward-sloping hatching.
  • An emitter wiring 31E, a collector wiring 31C, a base wiring 31B, a collector common wiring 51, and a base bias wiring 52 are arranged in the first wiring layer.
  • the emitter wiring 31E extends from one emitter electrode 30E to the other emitter electrode 30E across the base finger portion 30BF. A pair of emitter electrodes 30E are connected to each other by an emitter wiring 31E.
  • a plurality of collector wirings 31C each overlap the collector electrode 30C in plan view and are connected to the collector electrode 30C.
  • a plurality of collector wirings 31 ⁇ /b>C extend to the outside of the subcollector layer 25 in one direction in the x direction and are continuous with the common collector wiring 51 .
  • a plurality of base wirings 31B each overlap the base contact portion 30BC in plan view and are connected to the base contact portion 30BC.
  • a plurality of base wirings 31B extend to the outside of the subcollector layer 25 in one direction in the x direction.
  • a plurality of base wirings 31B are connected to a common base bias wiring 52 via base ballast resistive elements 22, respectively.
  • the common emitter wiring 50 and the high-frequency signal input wiring 53 are arranged in the second wiring layer.
  • the common emitter wiring 50 extends in the y direction from the cell 20A at one end to the cell 20A at the other end in plan view, and is connected to the emitter wiring 31E arranged for each of the plurality of cells 20.
  • the high-frequency signal input wiring 53 extends in the y-direction so as to intersect the base wiring 31B arranged for each of the plurality of cells 20 .
  • the base wiring 31B has a larger dimension in the y-direction at the portion overlapping with the high-frequency signal input wiring 53 than at other portions.
  • An input capacitor 23 is formed in a region where the base wiring 31B and the high-frequency signal input wiring 53 overlap.
  • a conductor protrusion 54 is arranged so as to overlap the common emitter wiring 50 in plan view.
  • the conductor projection 54 is connected to the common emitter wiring 50 and is used as a terminal for external connection when flip chip mounting is performed on the module substrate.
  • FIG. 3 is a cross-sectional view along the dashed-dotted line 3-3 in FIG.
  • Subcollector layer 25 is disposed over substrate 15 .
  • a base mesa 21BM is arranged on a partial region of the subcollector layer 25 .
  • the base mesa 21BM includes a collector layer 21C, a base layer 21B, and an emitter layer 21E which are stacked in order from the subcollector layer 25.
  • a bipolar transistor 21 is composed of the collector layer 21C, the base layer 21B, and the emitter layer 21E.
  • a pair of cap layers 26A are arranged on the emitter layer 21E with a gap in the y direction.
  • a contact layer 26B is arranged on each of the pair of cap layers 26A.
  • Semi-insulating GaAs is used for the substrate 15 .
  • the subcollector layer 25 and the collector layer 21C are made of n-type GaAs.
  • the base layer 21B is made of p-type GaAs.
  • the emitter layer 21E is made of n-type InGaP.
  • the cap layer 26A and the contact layer 26B are made of n-type GaAs and n-type InGaAs, respectively.
  • An emitter electrode 30E is arranged on each of the pair of contact layers 26B.
  • the emitter electrode 30E is electrically connected to the emitter layer 21E via the contact layer 26B and the cap layer 26A.
  • a region of the emitter layer 21E that overlaps with the cap layer 26A in plan view substantially functions as an emitter region of the bipolar transistor 21 .
  • the contact layer 26B and the cap layer 26A are formed in a self-aligned manner. Therefore, the shape of the contact layer 26B and the cap layer 26A in plan view substantially matches the shape of the emitter electrode 30E in plan view.
  • the emitter electrode 30E may be formed using a lift-off method after removing unnecessary portions of the cap layer 26A and the contact layer 26B by etching using a resist mask.
  • a base electrode 30B is arranged on the emitter layer 21E between the pair of cap layers 26A.
  • the base electrode 30B is electrically connected to the base layer 21B via an alloyed region 27 that penetrates the emitter layer 21E in the thickness direction and reaches the base layer 21B.
  • a collector electrode 30C is arranged on each of the subcollector layers 25 on both sides of the base mesa 21BM. Collector electrode 30C is electrically connected to collector layer 21C through subcollector layer 25 .
  • An interlayer insulating film 35 is arranged over the entire substrate 15 so as to cover the collector electrode 30C, the emitter electrode 30E, the base electrode 30B, and the like.
  • the interlayer insulating film 35 is provided with an emitter contact hole 40E and a collector contact hole 40C.
  • An emitter wiring 31E and a collector wiring 31C are arranged on the interlayer insulating film 35 .
  • the emitter wiring 31E is connected to the emitter electrode 30E through the emitter contact hole 40E.
  • a pair of emitter electrodes 30E are electrically connected to each other by an emitter wiring 31E.
  • the collector wiring 31C is connected to the collector electrode 30C through the collector contact hole 40C.
  • a second interlayer insulating film 36 is arranged on the interlayer insulating film 35 so as to cover the emitter wiring 31E and the collector wiring 31C.
  • An emitter contact hole 41E that is included in the emitter wiring 31E in plan view is provided in the second interlayer insulating film 36 .
  • a common emitter wiring 50 is arranged on the interlayer insulating film 36 . The common emitter wiring 50 is connected to the emitter wiring 31E through the emitter contact hole 41E.
  • a protective film 37 is arranged on the emitter common wiring 50, and the protective film 37 is provided with an opening 42E.
  • a conductor projection is arranged in the opening 42E of the protective film 37 .
  • the conductor projection extends over the protective film 37 around the opening 42E.
  • the conductor protrusion 54 protrudes from the upper surface of the protective film 37 in a direction away from the substrate 15 .
  • the conductor protrusion 54 includes an under bump metal layer 54A, a Cu pillar 54B, and a solder layer 54C which are laminated in order from the common emitter wiring 50.
  • a conductor protrusion having such a structure is called a Cu pillar bump.
  • Au bumps, solder ball bumps, conductor columns (posts), etc. may be used in addition to Cu pillar bumps.
  • the cap layer 26A, the contact layer 26B, the emitter electrode 30E, the emitter wiring 31E, the emitter common wiring 50, and the conductor projection 54 function as a current path through which the emitter current flows, and in addition to dissipating the heat generated by the bipolar transistor 21 to the module substrate. It also functions as a heat transfer path to conduct heat to
  • FIG. 4 is a graph showing the measurement results of the breakdown boundary of the semiconductor device in which the resistance value of the base ballast resistive element 22 is the same in all the cells 20.
  • the horizontal axis represents the collector voltage as a relative value
  • the vertical axis represents the collector current as a relative value.
  • the solid line and dashed line in the graph of FIG. 4 indicate the results measured under the conditions of the substrate temperature of room temperature and -30° C., respectively. When the substrate temperature is lowered from room temperature to ⁇ 30° C., it can be seen that the fracture resistance is lowered as indicated by the white arrow.
  • the reason why the destruction occurred intensively in the cells 20 near the center is that the destruction resistance of the cells 20 near the center is lower than that of the cells 20 at the ends.
  • the reason why the breakdown resistance of the center cells 20 is relatively low is that the temperature of the cells 20 near the center during operation is lower than the temperature of the cells at the ends. This is thought to be due to For example, as shown in FIG. 2, the cells 20 near the center are connected to the central portion of the conductor projections 54 that function as heat transfer paths, and the end cells 20A are connected to the ends of the conductor projections 54. It is for this reason, it is considered that the heat dissipation characteristics from the cells 20 near the center are relatively high, and as a result, the temperature is relatively low.
  • the resistance value of the base ballast resistive element 22 of at least one cell 20B other than the end cell 20A is relatively low. Therefore, the collector current of the cell 20B is relatively larger than the collector current of the end cell 20A. As a result, the temperature of the cell 20B rises and the deterioration of resistance to destruction is suppressed. In order to improve the breakdown resistance of the semiconductor device, it is preferable to relatively lower the resistance value of the base ballast resistance element 22 of the cell 20 where the breakdown is likely to occur.
  • FIG. 5 is a schematic plan view of a semiconductor device according to the second embodiment
  • FIG. 6 is a cross-sectional view taken along dashed-dotted line 6-6 in FIG.
  • the width (dimension in the x direction) of the conductor protrusion 54 (FIG. 2) is constant.
  • the width of the portion including the center in the length direction (y direction) of the conductor projection 54 is narrower than the width of the other portion on the end side.
  • the conductor projections 54 are hatched.
  • the width of at least a portion overlapping with the cell 20B in which the resistance value of the base ballast resistance element 22 is relatively low in plan view is narrower than the width of at least a portion overlapping with the cells 20A at both ends.
  • the width of the conductor projections 54 in the range where the cells 20B are arranged is narrowed in the x direction. For this reason, compared to a configuration in which the width of the conductor protrusions 54 is constant, the heat dissipation characteristics of the cell 20B are degraded, and the range of temperature rise is increased. As a result, the temperature difference between the cells 20B and 20A is reduced. As a result, destruction due to non-uniform temperature is less likely to occur, and the destruction resistance of the semiconductor device can be enhanced.
  • both the configuration in which the resistance value of the base ballast resistance element 22 differs among the cells 20 and the configuration in which the width of the conductor protrusion 54 varies depending on the position in the y direction are adopted. enhances uniformity.
  • only the configuration in which the resistance value of the base ballast resistance element 22 is the same among the plurality of cells 20 and the width of the conductor projection 54 differs according to the position in the y direction may be adopted.
  • the number of cells 20B in which the resistance value of the base ballast resistive element 22 is relatively low is two.
  • the number of cells 20B in which the resistance value of the base ballast resistance element 22 is relatively low may be one, or three or more. It is preferable that the resistance value of the base ballast resistance element 22 of the cell 20 at a location where breakdown is likely to occur is relatively low.
  • FIG. 7 is a schematic plan view of the semiconductor device according to the third embodiment.
  • the width of the portion of the conductor projection 54 other than the end portion is narrower than the width of the portion of the end portion.
  • the conductor projections 54 are separated in the y-direction at the positions where the cells 20B having the relatively low resistance value of the base ballast resistance element 22 are arranged.
  • the conductor projections 54 are hatched. That is, the two cells 20B do not overlap the conductor projections 54 in plan view.
  • the number of cells 20 that do not overlap the conductor projections 54 in plan view is not limited to two.
  • the conductor protrusions 54 may be arranged so that one cell 20 does not overlap the conductor protrusions 54, or the conductor protrusions 54 may be arranged such that three or more cells 20 do not overlap the conductor protrusions 54. .
  • the bipolar transistor 21 of the cell 20B does not overlap the conductor projection 54 in plan view. Note that only a portion of the bipolar transistor 21 of the cell 20B may be configured so as not to overlap the conductor projection 54 in plan view.
  • the emitter common wiring 50 continues from the position where the cell 20A at one end is arranged to the position where the cell 20A at the other end is arranged.
  • the heat dissipation characteristics of the cell 20B are lower than the heat dissipation characteristics of the cells 20A at both ends. Since the amount of heat radiated from the cells 20 ⁇ /b>B at locations where the temperature tends to be relatively low is relatively small, the temperature uniformity among the cells 20 is enhanced. As a result, damage due to non-uniform temperature is less likely to occur, and the damage resistance of the semiconductor device can be enhanced.
  • temperature uniformity is enhanced by adopting both a configuration in which the resistance value of the base ballast resistive element 22 differs among the cells 20 and a configuration in which the conductor protrusion 54 is separated into two parts. ing.
  • the resistance value of the base ballast resistive element 22 may be made the same among the plurality of cells 20, and only the configuration in which the conductor protrusion 54 is separated into two parts may be adopted.
  • FIG. 8 is a schematic plan view of a semiconductor device according to the fourth embodiment.
  • one long conductor projection 54 is arranged in the y direction.
  • a plurality of conductor protrusions 54 are arranged in the y direction in a range from the cell 20A at one end of the plurality of cells 20 to the cell 20A at the other end.
  • the conductor projections 54 are hatched.
  • Each of the conductor projections 54 has a circular shape in plan view.
  • the shape of each of the conductor projections 54 in plan view may be a rounded square, a rounded rectangle, or the like.
  • the distribution density of the conductor protrusions 54 decreases from both ends toward the center of the range in which the plurality of cells 20 are arranged. For example, when the distance between the geometric centers of adjacent conductor projections 54 is denoted by D1, the distance D1 near the center is wider than the distance D1 near the ends in the y direction.
  • the fourth embodiment in the range where a plurality of cells 20 are arranged, the distribution density of the conductor projections 54 near the center in the y direction is relatively low. is relatively low. A cell 20B having a relatively low resistance value of the base ballast resistance element 22 is arranged near the center. For this reason, the temperature uniformity among the cells 20 is enhanced as in the second embodiment. As a result, damage due to non-uniform temperature is less likely to occur, and the damage resistance of the semiconductor device can be enhanced.
  • FIG. 9 is a schematic plan view of the semiconductor device according to the fifth embodiment.
  • a plurality of cells 20 are evenly arranged in the y direction.
  • the distance D in the y direction between the centers of two cells 20 adjacent to each other differs according to the position in the y direction.
  • the geometric center of each bipolar transistor 21 of cell 20 is taken.
  • the distance D between the centers of the cells 20A at both ends and the cells 20 adjacent thereto is the distance D between the centers of the two cells 20 adjacent to each other, including the cell 20B whose base ballast resistance element 22 has a relatively low resistance value. wider.
  • a conductor projection 54 extends from the position where the cell 20A at one end is arranged to the position where the cell 20A at the other end is arranged. In FIG. 9, the conductor projections 54 are hatched. The width of the conductor projection 54 is constant.
  • the excellent effects of the fifth embodiment will be described. Focusing on the interval D between the centers of the cells 20, the temperature of the densely arranged cells 20 near the center tends to rise. Focusing only on the positional relationship between the conductor projections 54 long in the y direction and the cells 20, the heat dissipation characteristics of the cells 20 near the center are higher than those of the cells 20 near the ends. In this way, the heat dissipation characteristics of the cells 20 near the center, where the temperature tends to rise, are relatively high. Therefore, temperature uniformity among the cells 20 is enhanced. As a result, damage due to non-uniform temperature is less likely to occur, and the damage resistance of the semiconductor device can be enhanced.
  • a semiconductor module according to the sixth embodiment includes the semiconductor device according to the first embodiment described with reference to FIGS. 1 to 4, and a module substrate on which this semiconductor device is mounted.
  • FIG. 10A is a plan view showing the arrangement of main components of a semiconductor device 60 included in a semiconductor module according to the sixth embodiment.
  • a substrate 15 is provided with a plurality of cells 20 and conductor projections 54 overlapping the plurality of cells 20 in plan view.
  • Conductive protrusion 54 is electrically connected to emitter layer 21E of cell 20 as shown in FIG.
  • a ground conductor projection 55 and a signal input/output conductor projection 56 are provided.
  • FIG. 10B is a diagram showing the arrangement of main components of the module substrate 70 included in the semiconductor module according to the sixth embodiment in plan view.
  • Lands 74 , 75 and 76 are provided on the upper surface of the module substrate 70 .
  • Through vias 84 and 85 are provided so as to overlap with the lands 74 and 75 in plan view.
  • External connection terminals 94 and 95 are provided on the lower surface of the module substrate.
  • 10C and 10D are schematic cross-sectional views of the semiconductor module according to the sixth embodiment.
  • a semiconductor device 60 is flip-chip mounted on a module substrate 70 .
  • 10C corresponds to the cross section taken along the dashed line 10C-10C in FIGS. 10A and 10B
  • FIG. 10D corresponds to the cross section taken along the dashed line 10D-10D in FIGS. 10A and 10B.
  • the conductor projections 54, 55, 56 of the semiconductor device 60 are connected to the lands 74, 75, 76 of the module substrate 70 by soldering, respectively.
  • a through via 84 connects the land 74 on the upper surface and the external connection terminal 94 on the lower surface.
  • Another through via 85 connects the land 75 on the upper surface and the external connection terminal 95 on the lower surface.
  • the external connection terminals 94 and 95 are connected to lands of the motherboard, for example.
  • the shapes of the lands 74, the through vias 84, and the external connection terminals 94 in plan view are elongated in the direction in which the plurality of cells 20 are arranged.
  • the lands 74, the through vias 84, and the external connection terminals 94 are wider than the central portion at locations shifted from the central portion toward the ends of the range in which the plurality of cells 20 are arranged with respect to the arrangement direction of the cells 20. Includes wide portions 74A, 84A, 94A.
  • the through vias 84 of the module substrate 70 have the function of electrically connecting the semiconductor device 60 and the motherboard, and also function as a heat transfer path for conducting heat generated in the cells 20 of the semiconductor device 60 to the motherboard.
  • the land 74, the through via 84, and the external connection terminal 94 include wide portions 74A, 84A, 94A at positions shifted from the central portion. Therefore, the thermal resistance of the heat transfer paths from the cells 20 overlapping the wide portions 74A, 84A, 94A in plan view to the motherboard is lower than the heat resistance of the heat transfer paths from the central cells 20 to the motherboard. In other words, the heat dissipation characteristics of the cells 20 near the center are relatively low.
  • the temperature of the cells 20 near the center which is relatively difficult to rise, becomes easy to rise due to the structure of the through vias 84 . Therefore, the temperature uniformity of the plurality of cells 20 is enhanced. As a result, damage due to non-uniform temperature is less likely to occur, and the damage resistance of the semiconductor device can be enhanced.
  • the semiconductor device 60 As the semiconductor module according to the sixth embodiment, as the semiconductor device 60, the semiconductor device according to the first embodiment described with reference to FIGS. 1 to 4 is used. A semiconductor device according to the example may be used. Alternatively, a semiconductor device having the same resistance value of the base ballast resistance element 22 in all cells 20 may be used as the semiconductor device 60 of the semiconductor module according to the sixth embodiment.
  • FIG. 11A is a plan view showing the layout of main components of a semiconductor device 60 included in a semiconductor module according to the seventh embodiment, which is the same as that shown in FIG. 10A.
  • FIG. 11B is a plan view showing the arrangement of main components of the module substrate 70 included in the semiconductor module according to the seventh embodiment.
  • 11C and 11D are schematic cross-sectional views of the semiconductor module according to the seventh embodiment.
  • 11C corresponds to the cross section taken along the dashed line 11C-11C in FIGS. 11A and 11B
  • FIG. 11D corresponds to the cross section taken along the dashed line 11D-11D in FIGS. 11A and 11B.
  • the widths of the through vias 84 and the external connection terminals 94 differ according to the position of the cells 20 in the arrangement direction.
  • the seventh embodiment includes two through vias 84 arranged side by side in the arrangement direction of the plurality of cells 20 .
  • No through via 84 is arranged near the center of the range where the plurality of cells 20 are arranged.
  • Two external connection terminals 94 are arranged similarly to the through vias 84 .
  • the land 74 is continuous from the position of the cell 20 at one end to the position of the cell 20 at the other end.
  • the temperature of the cells 20 near the center where the temperature is relatively difficult to rise due to the positional relationship with the conductor projection 54, is higher than the temperature of the through via 84 structure. facilitates the rise by Therefore, the temperature uniformity of the plurality of cells 20 is enhanced. As a result, damage due to non-uniform temperature is less likely to occur, and the damage resistance of the semiconductor device can be enhanced.
  • a plurality of cells 20 (for example, FIG. 1) connected in parallel form one amplifier circuit.
  • a plurality of, for example, two amplifier circuits each composed of a plurality of cells 20 connected in parallel are arranged on a common substrate 15 (FIG. 3).
  • a conductor protrusion 54 (FIGS. 3 and 11A) is provided for each amplifier circuit.
  • the two amplifier circuits are preferably arranged side by side in a direction (x direction) perpendicular to the arrangement direction of the cells 20 .
  • the two amplifier circuits can be operated as differential amplifiers, for example.
  • the breakdown resistance of the differential amplifier can be enhanced.

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Abstract

基板の上に、３個以上の複数のセルが第１方向に並んで配置されている。基板の上に導体突起が配置されている。複数のセルの各々は、バイポーラトランジスタと、バイポーラトランジスタに接続されたバラスト抵抗素子とを含む。導体突起は、複数のセルのバイポーラトランジスタのエミッタ層に接続されている。複数のセルのバイポーラトランジスタは相互に並列に接続されている。複数のセルのうち、端部の第１セルに含まれるバラスト抵抗素子の抵抗値が、端部以外の少なくとも１つの第２セルに含まれるバラスト抵抗素子の抵抗値より大きい。

Description

半導体装置及び半導体モジュール
　本発明は、バイポーラトランジスタを含む半導体装置及び半導体モジュールに関する。
　移動通信装置用の高周波電力増幅器に、ヘテロ接合バイポーラトランジスタ等の複数のバイポーラトランジスタを並列接続した電力増幅器が用いられる。動作時における複数のバイポーラトランジスタの間で温度が不均一になると、特性の低下や素子破壊が生じる。マルチフィンガ構造のバイポーラトランジスタの温度の均一性を高めることができる半導体装置が特許文献１に開示されている。
　特許文献１に開示された半導体装置においては、チップ周辺部から中央部に向かって、面積一定の条件の下でエミッタフィンガはより細長い形状にされている。また、エミッタバラスト抵抗を設ける場合、チップ周辺部では相対的に高く、中央部で相対的に低くされる。複数のエミッタフィンガは、それぞれエミッタバラスト抵抗を介して共通のエミッタボンディングパッドに接続される。コレクタ電極及びベース電極は、それぞれコレクタボンディングパッド及びベースボンディングパッドに接続される。
　エミッタフィンガで発生した熱は、基板の厚さ方向及び面内方向に拡散する。中央部のエミッタフィンガの周辺長が、チップ周辺部のエミッタフィンガの周辺長より長いため、中央部のエミッタフィンガの方が面内方向への放熱特性が高くなる。基板の厚さ方向及び面内方向に拡散した熱は、最終的には、半導体装置が収容されるパッケージ等に伝導される。
特開平７－１７６５３８号公報
　半導体装置をモジュール基板等にフリップチップ実装する場合には、半導体装置を構成する基板から外部に放熱されにくい。バイポーラトランジスタで発生した熱が半導体装置に留まると、バイポーラトランジスタが熱暴走して破壊に至る場合がある。本発明の目的は、熱暴走による破壊が生じにくい半導体装置を提供することである。
　本発明の一観点によると、
　基板と、
　前記基板の上に、第１方向に並んで配置された３個以上の複数のセルと、
　前記基板の上に配置され、前記基板から遠ざかる向きに突出した導体突起と
を備え、
　前記複数のセルの各々は、
　コレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタと、
　前記バイポーラトランジスタに接続されたバラスト抵抗素子と
を含み、
　前記導体突起は、前記複数のセルの前記バイポーラトランジスタのエミッタ層に接続されており、
　前記複数のセルの前記バイポーラトランジスタは相互に並列に接続されており、
　前記複数のセルのうち、端部の第１セルに含まれる前記バラスト抵抗素子の抵抗値が、端部以外の少なくとも１つの第２セルに含まれる前記バラスト抵抗素子の抵抗値より大きい半導体装置が提供される。
　本発明の他の観点によると、
　基板、前記基板の上に第１方向に並んで配置された３個以上の複数のセル、及び前記基板の上に配置され、前記基板から遠ざかる向きに突出した導体突起を含む半導体装置と、
　前記半導体装置が、前記導体突起を介してフリップチップ実装されたモジュール基板と
を備え、
　前記複数のセルの各々は、コレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタを含み、
　前記複数のセルの前記バイポーラトランジスタが相互に並列に接続されており、
　前記導体突起は、平面視において前記複数のセルと重なり、前記複数のセルの前記バイポーラトランジスタのエミッタ層に電気的に接続されており、
　前記モジュール基板は、
　平面視において前記導体突起と重なり、前記第１方向に長く、前記導体突起に電気的に接続された貫通ビアを含み、
　前記貫通ビアは、前記第１方向に関して前記複数のセルが配置されている範囲の中央部分から端部に向かってずれた箇所に、中央部分の幅より幅が広い部分を含む半導体モジュールが提供される。
　本発明のさらに他の観点によると、
　基板、前記基板の上に第１方向に並んで配置された３個以上の複数のセル、及び前記基板の上に配置され、前記基板から遠ざかる向きに突出した導体突起を含む半導体装置と、
　前記半導体装置が、前記導体突起を介してフリップチップ実装されたモジュール基板と
を備え、
　前記複数のセルの各々は、コレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタを含み、
　前記複数のセルの前記バイポーラトランジスタが相互に並列に接続されており、
　前記導体突起は、平面視において前記複数のセルと重なり、前記複数のセルの前記バイポーラトランジスタのエミッタ層に電気的に接続されており、
　前記モジュール基板は、
　平面視において前記導体突起と重なり、前記導体突起に電気的に接続され、前記第１方向に並んで配置されたな少なくとも２つの貫通ビアを含み、
　前記第１方向に関して前記複数のセルが配置されている範囲の中央部分には、前記貫通ビアが配置されていない半導体モジュールが提供される。
　経験上、両端の第１セルよりも両端以外の第２セルの方が破壊されやすいことがわかっている。第１セルに含まれるバラスト抵抗素子の抵抗値を、第２セルに含まれるバラスト抵抗素子の抵抗値より大きくすることにより、相対的に第２セルに大きな電流が流れ、発熱量が多くなる。このため、低温動作時における第２セルの破壊耐性の低下を抑制することができる。また、モジュール基板の貫通ビアの上述の構成とすることにより、中央部分のセルの放熱特性が相対的に低下し、温度が上昇しやすくなる。このため、低温動作時における第２セルの破壊耐性の低下を抑制することができる。
図１は、第１実施例による半導体装置の等価回路図である。 図２は、第１実施例による半導体装置の概略平面図である。 図３は、図２の一点鎖線３－３における断面図である。 図４は、ベースバラスト抵抗素子の抵抗値を、すべてのセルにおいて同一にした半導体装置の破壊境界の測定結果を示すグラフである。 図５は、第２実施例による半導体装置の概略平面図である。 図６は、図５の一点鎖線６－６における断面図である。 図７は、第３実施例による半導体装置の概略平面図である。 図８は、第４実施例による半導体装置の概略平面図である。 図９は、第５実施例による半導体装置の概略平面図である。 図１０Ａは、第６実施例による半導体モジュールに含まれる半導体装置の主な構成要素の平面視における配置を示す図であり、図１０Ｂは、モジュール基板の主な構成要素の平面視における配置を示す図であり、図１０Ｃ及び図１０Ｄは、第６実施例による半導体モジュールの概略断面図である。 図１１Ａは、第７実施例による半導体モジュールに含まれる半導体装置の主な構成要素の平面視における配置を示す図であり、図１１Ｂは、モジュール基板の主な構成要素の平面視における配置を示す図であり、図１１Ｃ及び図１１Ｄは、第７実施例による半導体モジュールの概略断面図である。
　［第１実施例］
　図１から図４までの図面を参照して、第１実施例による半導体装置について説明する。
　図１は、第１実施例による半導体装置の等価回路図である。第１実施例による半導体装置は、複数のセル２０を含む。複数のセル２０は、基板の上に一方向に並んで配置されておりセル列を構成している。ここで、「一方向に並ぶ」とは、必ずしも一直線上に並ぶ必要はなく、例えば、千鳥状に並んで配置されてもよい。図１では、セル列の両端に位置する２つのセル２０Ａ、両端から１つ内側に位置する２つのセル２０、及びセル列の中央部に位置する２つのセル２０Ｂを示している。
　複数のセル２０の各々は、バイポーラトランジスタ２１、ベースバラスト抵抗素子２２、及び入力キャパシタ２３を含む。複数のセル２０のバイポーラトランジスタ２１は、相互に並列に接続されている。バイポーラトランジスタ２１のエミッタがエミッタ共通配線５０に接続されており、コレクタがコレクタ共通配線５１に接続されている。
　複数のセル２０のバイポーラトランジスタ２１は、それぞれベースバラスト抵抗素子２２を介して、複数のセル２０に共通のベースバイアス配線５２に接続されるとともに、入力キャパシタ２３を介して、複数のセル２０に共通の高周波信号入力配線５３に接続されている。共通のベースバイアス配線５２及びセル２０ごとのベースバラスト抵抗素子２２を通して、バイポーラトランジスタ２１にベースバイアス電流が供給される。複数のセル２０のうち、端部のセル２０Ａに含まれるベースバラスト抵抗素子２２の抵抗値が、端部以外の少なくとも１つのセル２０Ｂに含まれるベースバラスト抵抗素子２２の抵抗値より大きい。
　高周波信号入力配線５３及びセル２０ごとの入力キャパシタ２３を通して、バイポーラトランジスタ２１に高周波信号が入力される。バイポーラトランジスタ２１で増幅された高周波信号が、コレクタ共通配線５１から出力される。また、チョークコイル及びコレクタ共通配線５１を通して、バイポーラトランジスタ２１にコレクタ電圧が印加される。
　図２は、第１実施例による半導体装置の概略平面図である。複数のセル２０が一方向に並んで配置されている。複数のセル２０が並ぶ方向をｙ方向とし、基板の表面の法線方向をｚ方向とするｘｙｚ直交座標系を定義する。基板の表層部にｎ型導電性のサブコレクタ層２５が配置されている。平面視において、サブコレクタ層２５内にバイポーラトランジスタ２１及び一対のコレクタ電極３０Ｃが配置されている。一対のコレクタ電極３０Ｃは、バイポーラトランジスタ２１をｙ方向に挟む。
　バイポーラトランジスタ２１は、後に図３を参照して説明するように、サブコレクタ層２５の上に順番に積層されたコレクタ層２１Ｃ、ベース層２１Ｂ、及びエミッタ層２１Ｅからなるベースメサ２１ＢＭで構成される。平面視において、ベースメサ２１ＢＭに包含されるように、ｙ方向に間隔を隔てて一対のエミッタ電極３０Ｅが配置されており、さらにベース電極３０Ｂが配置されている。エミッタ電極３０Ｅの各々は、平面視においてｘ方向に長い形状を有している。ベース電極３０Ｂは、ｘ方向に長いベースフィンガ部３０ＢＦ及びベースコンタクト部３０ＢＣを含む。ベースフィンガ部３０ＢＦは、一対のエミッタ電極３０Ｅの間に配置されている。ベースコンタクト部３０ＢＣはベースフィンガ部３０ＢＦの一方の端部に連続している。
　エミッタ電極３０Ｅ及びベース電極３０Ｂの形状、大きさ、相対位置関係は、複数のセル２０の間で同一である。このため、エミッタ電極３０Ｅの長さ（ｘ方向の寸法）と幅（ｙ方向の寸法）との比が、すべてのセル２０の間で同一である。また、複数のセル２０は、ｙ方向に等間隔に均等に配置されている。
　図２において、コレクタ電極３０Ｃ、エミッタ電極３０Ｅ、及びベース電極３０Ｂに、右上がりのハッチングを付している。１層目の配線層内の導体パターンに、相対的に淡い右下がりのハッチングを付している。なお、ベースバラスト抵抗素子２２には、相対的に淡い右上がりのハッチングを付している。１層目の配線層に、エミッタ配線３１Ｅ、コレクタ配線３１Ｃ、ベース配線３１Ｂ、コレクタ共通配線５１、及びベースバイアス配線５２が配置されている。
　エミッタ配線３１Ｅは、一方のエミッタ電極３０Ｅからベースフィンガ部３０ＢＦと交差して他方のエミッタ電極３０Ｅまで達している。一対のエミッタ電極３０Ｅがエミッタ配線３１Ｅによって相互に接続されている。
　複数のコレクタ配線３１Ｃが、それぞれ平面視においてコレクタ電極３０Ｃと重なり、コレクタ電極３０Ｃに接続されている。複数のコレクタ配線３１Ｃは、ｘ方向の一方の向きにサブコレクタ層２５の外側まで延びており、コレクタ共通配線５１に連続している。
　複数のベース配線３１Ｂが、それぞれ平面視においてベースコンタクト部３０ＢＣに重なり、ベースコンタクト部３０ＢＣに接続されている。複数のベース配線３１Ｂはｘ方向の一方の向きにサブコレクタ層２５の外側まで延びている。複数のベース配線３１Ｂが、それぞれベースバラスト抵抗素子２２を介して共通のベースバイアス配線５２に接続されている。
　２層目の配線層に、エミッタ共通配線５０及び高周波信号入力配線５３が配置されている。エミッタ共通配線５０は、平面視において一方の端のセル２０Ａから他方の端のセル２０Ａまでｙ方向に延びており、複数のセル２０ごとに配置されたエミッタ配線３１Ｅに接続されている。高周波信号入力配線５３は、複数のセル２０ごとに配置されたベース配線３１Ｂと交差するようにｙ方向に延びている。ベース配線３１Ｂは、高周波信号入力配線５３と重なる部分において、他の部分よりｙ方向の寸法が大きくなっている。ベース配線３１Ｂと高周波信号入力配線５３とが重なる領域に、入力キャパシタ２３が形成される。
　平面視においてエミッタ共通配線５０と重なるように、導体突起５４が配置されている。導体突起５４は、エミッタ共通配線５０に接続されており、モジュール基板にフリップチップ実装するときの外部接続用の端子として利用される。
　図３は、図２の一点鎖線３－３における断面図である。基板１５の上にサブコレクタ層２５が配置されている。サブコレクタ層２５の一部の領域の上にベースメサ２１ＢＭが配置されている。ベースメサ２１ＢＭは、サブコレクタ層２５から順番に積層されたコレクタ層２１Ｃ、ベース層２１Ｂ、及びエミッタ層２１Ｅを含む。コレクタ層２１Ｃ、ベース層２１Ｂ、及びエミッタ層２１Ｅによってバイポーラトランジスタ２１が構成される。エミッタ層２１Ｅの上に、ｙ方向に間隔を隔てて一対のキャップ層２６Ａが配置されている。一対のキャップ層２６Ａの上に、それぞれコンタクト層２６Ｂが配置されている。
　次に、これらの半導体層の材料の一例について説明する。基板１５には、半絶縁性のＧａＡｓが用いられる。サブコレクタ層２５及びコレクタ層２１Ｃは、ｎ型ＧａＡｓで形成される。ベース層２１Ｂは、ｐ型ＧａＡｓで形成される。エミッタ層２１Ｅは、ｎ型ＩｎＧａＰで形成される。キャップ層２６Ａ及びコンタクト層２６Ｂは、それぞれｎ型ＧａＡｓ及びｎ型ＩｎＧａＡｓで形成される。
　一対のコンタクト層２６Ｂの上に、それぞれエミッタ電極３０Ｅが配置されている。エミッタ電極３０Ｅは、コンタクト層２６Ｂ及びキャップ層２６Ａを介してエミッタ層２１Ｅに電気的に接続される。エミッタ層２１Ｅのうち、平面視においてキャップ層２６Ａと重なる領域が、実質的にバイポーラトランジスタ２１のエミッタ領域として機能する。
　エミッタ電極３０Ｅをエッチングマスクとして用いてコンタクト層２６Ｂ及びキャップ層２６Ａの不要部分をエッチング除去することにより、コンタクト層２６Ｂ及びキャップ層２６Ａが自己整合的に形成される。このため、コンタクト層２６Ｂ及びキャップ層２６Ａの平面視における形状は、エミッタ電極３０Ｅの平面視における形状にほぼ一致する。なお、キャップ層２６Ａ及びコンタクト層２６Ｂの不要部分を、レジストマスクを用いてエッチング除去した後、リフトオフ法を用いてエミッタ電極３０Ｅを形成してもよい。
　一対のキャップ層２６Ａの間のエミッタ層２１Ｅの上に、ベース電極３０Ｂが配置されている。ベース電極３０Ｂは、エミッタ層２１Ｅを厚さ方向に貫通してベース層２１Ｂに達する合金化領域２７を介してベース層２１Ｂに電気的に接続される。
　ベースメサ２１ＢＭの両側のサブコレクタ層２５の上に、それぞれコレクタ電極３０Ｃが配置されている。コレクタ電極３０Ｃは、サブコレクタ層２５を介してコレクタ層２１Ｃに電気的に接続される。
　コレクタ電極３０Ｃ、エミッタ電極３０Ｅ、ベース電極３０Ｂ等を覆うように、基板１５の全域に層間絶縁膜３５が配置されている。層間絶縁膜３５に、エミッタコンタクトホール４０Ｅ及びコレクタコンタクトホール４０Ｃが設けられている。層間絶縁膜３５の上に、エミッタ配線３１Ｅ及びコレクタ配線３１Ｃが配置されている。エミッタ配線３１Ｅは、エミッタコンタクトホール４０Ｅを通ってエミッタ電極３０Ｅに接続されている。一対のエミッタ電極３０Ｅが、エミッタ配線３１Ｅによって相互に電気的に接続される。コレクタ配線３１Ｃは、コレクタコンタクトホール４０Ｃを通ってコレクタ電極３０Ｃに接続されている。
　エミッタ配線３１Ｅ及びコレクタ配線３１Ｃを覆うように、層間絶縁膜３５の上に２層目の層間絶縁膜３６が配置されている。２層目の層間絶縁膜３６に、平面視においてエミッタ配線３１Ｅに包含されるエミッタコンタクトホール４１Ｅが設けられている。層間絶縁膜３６の上にエミッタ共通配線５０が配置されている。エミッタ共通配線５０はエミッタコンタクトホール４１Ｅを通ってエミッタ配線３１Ｅに接続されている。
　エミッタ共通配線５０の上に保護膜３７が配置されており、保護膜３７に開口４２Ｅが設けられている。保護膜３７の開口４２Ｅ内に導体突起が配置されている。導体突起は、開口４２Ｅの周辺の保護膜３７の上まで広がっている。導体突起５４は、基板１５から遠ざかる向きに、保護膜３７の上面から突出している。
　導体突起５４は、エミッタ共通配線５０から順番に積層されたアンダーバンプメタル層５４Ａ、Ｃｕピラー５４Ｂ、及びハンダ層５４Ｃを含む。このような構成の導体突起は、Ｃｕピラーバンプといわれる。導体突起５４として、Ｃｕピラーバンプの他に、Ａｕバンプ、ハンダボールバンプ、導体柱（ポスト）等を用いてもよい。
　キャップ層２６Ａ、コンタクト層２６Ｂ、エミッタ電極３０Ｅ、エミッタ配線３１Ｅ、エミッタ共通配線５０、及び導体突起５４は、エミッタ電流が流れる電流経路としての機能の他に、バイポーラトランジスタ２１で発生した熱をモジュール基板に伝導させる伝熱経路としても機能する。
　次に、図４を参照して第１実施例の優れた効果について説明する。
　図４は、ベースバラスト抵抗素子２２の抵抗値を、すべてのセル２０において同一にした半導体装置の破壊境界の測定結果を示すグラフである。横軸はコレクタ電圧を相対値で表し、縦軸はコレクタ電流を相対値で表す。図４のグラフ中の実線及び破線は、それぞれ基板温度が室温及び－３０℃の条件下で測定した結果を示す。基板温度が室温から－３０℃に低下すると、白抜き矢印で示すように、破壊耐性が低下していることがわかる。
　破壊が発生したサンプルを調査したところ、複数のセル２０のうち端部以外のセル２０、特にｙ方向の中央近傍のセル２０に破壊が集中していることが判明した。以下、特に中央近傍のセル２０に破壊が集中して発生している原因について考察する。
　中央近傍のセル２０に破壊が集中して発生したのは、中央近傍のセル２０の破壊耐性が端部のセル２０の破壊耐性より低いためである。図４に示した破壊耐性のグラフを参照すると、中央部のセル２０の破壊耐性が相対的に低いのは、動作中における中央近傍のセル２０の温度が端部のセルの温度より低くなっているためと考えられる。例えば、図２に示したように、中央近傍のセル２０は、伝熱経路として機能する導体突起５４の中央部に接続されており、端部のセル２０Ａは、導体突起５４の端部に接続されている。このため、中央近傍のセル２０からの放熱特性が相対的に高くなり、その結果、温度が相対的に低くなっていると考えられる。
　第１実施例においては、端部のセル２０Ａ以外の少なくとも１つのセル２０Ｂのベースバラスト抵抗素子２２の抵抗値を相対的に低くしている。このため、セル２０Ｂのコレクタ電流が、端部のセル２０Ａのコレクタ電流より相対的に多くなる。その結果、セル２０Ｂの温度が上昇して破壊耐性の低下が抑制される。半導体装置の破壊耐性を向上させるために、特に破壊が生じやすい箇所のセル２０のベースバラスト抵抗素子２２の抵抗値を相対的に低くするとよい。
　［第２実施例］
　次に、図５及び図６を参照して、第２実施例による半導体装置について説明する。以下、図１から図４までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図５は、第２実施例による半導体装置の概略平面図であり、図６は、図５の一点鎖線６－６における断面図である。第１実施例では、導体突起５４（図２）の幅（ｘ方向の寸法）が一定である。これに対して第２実施例では、導体突起５４の長さ方向（ｙ方向）の中央を含む一部分の幅が、端部側の他の一部分の幅より狭い。図５において、導体突起５４にハッチングを付している。例えば、ベースバラスト抵抗素子２２の抵抗値が相対的に低くされているセル２０Ｂと平面視において重なる少なくとも一部の部分の幅が、両端のセル２０Ａと重なる少なくとも一部の部分の幅より狭い。導体突起５４の幅が狭くされることにより、図６に示すように、ｘ方向のある位置において、セル２０Ｂの上方に、導体突起５４が配置されない領域が発生する。
　次に、第２実施例の優れた効果について説明する。
　第２実施例においては、ｘ方向に関してセル２０Ｂが配置されている範囲の導体突起５４の幅が狭くされている。このため、導体突起５４の幅が一定の構成と比べて、セル２０Ｂの放熱特性が低下し、温度の上昇幅が大きくなる。その結果、セル２０Ｂとセル２０Ａとの温度の差が低減される。これにより、温度の不均一に起因する破壊が生じにくくなり、半導体装置の破壊耐性を高めることができる。
　次に、第２実施例の変形例による半導体装置について説明する。
　第２実施例においては、ベースバラスト抵抗素子２２の抵抗値がセル２０の間で異なる構成、及び導体突起５４の幅がｙ方向の位置に応じて異なる構成の両方を採用することにより、温度の均一性を高めている。一変形例として、ベースバラスト抵抗素子２２の抵抗値を複数のセル２０の間で同一にし、導体突起５４の幅がｙ方向の位置に応じて異なる構成のみを採用してもよい。
　図５では、ベースバラスト抵抗素子２２の抵抗値を相対的に低くしたセル２０Ｂの個数を２個にしている。ベースバラスト抵抗素子２２の抵抗値を相対的に低くしたセル２０Ｂは、１個でもよいし、３個以上でもよい。特に破壊が生じやすい箇所のセル２０のベースバラスト抵抗素子２２の抵抗値を相対的に低くするとよい。
　［第３実施例］
　次に、図７を参照して第３実施例による半導体装置について説明する。以下、図５及び図６を参照して説明した第２実施例による半導体装置と共通の構成については説明を省略する。
　図７は、第３実施例による半導体装置の概略平面図である。第２実施例（図５）では、導体突起５４の端部以外の一部分の幅が、端部の一部分の幅より狭くされている。これに対して第３実施例では、ベースバラスト抵抗素子２２の抵抗値が相対的に低いセル２０Ｂが配置された位置において、導体突起５４がｙ方向に分離されている。図７において、導体突起５４にハッチングを付している。すなわち、平面視において２つのセル２０Ｂが導体突起５４と重なっていない。なお、平面視において導体突起５４と重ならないセル２０の個数は、２個に限定されない。１つのセル２０が導体突起５４と重ならないように、導体突起５４を配置してもよいし、３つ以上のセル２０が導体突起５４と重ならないように、導体突起５４を配置してもよい。
　セル２０Ｂのバイポーラトランジスタ２１は、平面視において導体突起５４と重ならない。なお、セル２０Ｂのバイポーラトランジスタ２１の一部分のみが、平面視において導体突起５４と重ならない構成としてもよい。エミッタ共通配線５０は、一方の端部のセル２０Ａが配置された位置から他方の端部のセル２０Ａが配置された位置まで連続している。
　次に、第３実施例の優れた効果について説明する。
　第３実施例では、セル２０Ｂのバイポーラトランジスタ２１の少なくとも一部が導体突起５４と重ならないため、セル２０Ｂの放熱特性が、両端のセル２０Ａの放熱特性より低くなる。相対的に低温になりやすい箇所のセル２０Ｂからの放熱量が相対的に少なくなるため、セル２０の間で温度の均一性が高まる。その結果、温度の不均一に起因する破壊が生じにくくなり、半導体装置の破壊耐性を高めることができる。
　次に、第３実施例の変形例による半導体装置について説明する。
　第３実施例においては、ベースバラスト抵抗素子２２の抵抗値がセル２０の間で異なる構成、及び導体突起５４が２つの部分に分離した構成の両方を採用することにより、温度の均一性を高めている。一変形例として、ベースバラスト抵抗素子２２の抵抗値を複数のセル２０の間で同一にし、導体突起５４が２つの部分に分離した構成のみを採用してもよい。
　［第４実施例］
　次に、図８を参照して第４実施例による半導体装置について説明する。以下、図５及び図６を参照して説明した第２実施例による半導体装置と共通の構成については説明を省略する。
　図８は、第４実施例による半導体装置の概略平面図である。第２実施例（図５）では、ｙ方向に長い１本の導体突起５４が配置されている。これに対して第４実施例では、複数のセル２０の一方の端部のセル２０Ａから他方の端部のセル２０Ａに至る範囲に複数の導体突起５４がｙ方向に並んで配置されている。図８において、導体突起５４にハッチングを付している。導体突起５４の各々の平面視における形状は円形である。なお、導体突起５４の各々の平面視における形状を、角丸正方形、角丸長方形等の形状にしてもよい。
　複数のセル２０が配置された範囲の両端から中央に向かって、導体突起５４の分布密度が低くなっている。例えば、隣り合う導体突起５４の幾何中心の間隔をＤ１と標記したとき、ｙ方向の端部近傍における間隔Ｄ１より、中央近傍における間隔Ｄ１の方が広い。
　次に、第４実施例の優れた効果について説明する。
　第４実施例においては、複数のセル２０が配置されている範囲において、ｙ方向の中央近傍における導体突起５４の分布密度が相対的に低いため、中央近傍のセル２０のバイポーラトランジスタ２１の放熱特性が相対的に低い。なお、中央近傍には、ベースバラスト抵抗素子２２の抵抗値が相対的に低いセル２０Ｂが配置されている。このため、第２実施例と同様に、セル２０の間で温度の均一性が高まる。その結果、温度の不均一に起因する破壊が生じにくくなり、半導体装置の破壊耐性を高めることができる。
　次に、第４実施例の変形例による半導体装置について説明する。
　第４実施例においては、ベースバラスト抵抗素子２２の抵抗値がセル２０の間で異なる構成、及び導体突起５４の分布密度がｙ方向の位置に応じて異なる構成の両方を採用することにより、温度の均一性を高めている。一変形例として、ベースバラスト抵抗素子２２の抵抗値を複数のセル２０の間で同一にし、導体突起５４の分布密度がｙ方向の位置に応じて異なる構成のみを採用してもよい。
　［第５実施例］
　次に、図９を参照して第５実施例による半導体装置について説明する。以下、図１から図４までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図９は、第５実施例による半導体装置の概略平面図である。第１実施例（図２）では、複数のセル２０がｙ方向に均等に配置されている。これに対して第５実施例では、相互に隣り合う２つのセル２０の中心のｙ方向の間隔Ｄが、ｙ方向の位置に応じて異なっている。セル２０の中心として、セル２０の各々のバイポーラトランジスタ２１の幾何中心を採用する。両端のセル２０Ａと、それに隣り合うセル２０との中心の間隔Ｄが、ベースバラスト抵抗素子２２の抵抗値が相対的に低いセル２０Ｂを含んで相互に隣り合う２つのセル２０の中心の間隔Ｄより広い。
　一方の端部のセル２０Ａが配置された位置から、他方の端部のセル２０Ａが配置された位置まで導体突起５４が延びている。図９において、導体突起５４にハッチングを付している。導体突起５４の幅は一定である。
　次に、第５実施例の優れた効果について説明する。セル２０の中心の間隔Ｄに着目すると、密に配置された中央近傍のセル２０の温度が上昇しやすい。ｙ方向に長い導体突起５４とセル２０との位置関係のみに着目すると、中央近傍のセル２０の放熱特性が端部近傍のセル２０の放熱特性より高い。このように、温度が上昇しやすい中央近傍のセル２０の放熱特性が相対的に高くなっている。このため、セル２０の間で温度の均一性が高まる。その結果、温度の不均一に起因する破壊が生じにくくなり、半導体装置の破壊耐性を高めることができる。
　［第６実施例］
　次に、図１０Ａから図１０Ｄまでの図面を参照して第６実施例による半導体モジュールについて説明する。第６実施例による半導体モジュールは、図１から図４までの図面を参照して説明した第１実施例による半導体装置と、この半導体装置が実装されたモジュール基板とを含む。
　図１０Ａは、第６実施例による半導体モジュールに含まれる半導体装置６０の主な構成要素の平面視における配置を示す図である。基板１５に複数のセル２０、及び複数のセル２０と平面視において重なる導体突起５４が設けられている。導体突起５４は、図３に示したようにセル２０のエミッタ層２１Ｅに電気的に接続されている。導体突起５４の他に、グランド用の導体突起５５、及び信号入出力用の導体突起５６が設けられている。
　図１０Ｂは、第６実施例による半導体モジュールに含まれるモジュール基板７０の主な構成要素の平面視における配置を示す図である。モジュール基板７０の上面に、ランド７４、７５、７６が設けられている。平面視においてランド７４、７５のそれぞれと重なるように、貫通ビア８４、８５が設けられている。モジュール基板の下面に、外部接続端子９４、９５が設けられている。
　図１０Ｃ及び図１０Ｄは、第６実施例による半導体モジュールの概略断面図である。モジュール基板７０に半導体装置６０がフリップチップ実装されている。図１０Ｃは、図１０Ａ及び図１０Ｂの一点鎖線１０Ｃ－１０Ｃにおける断面に相当し、図１０Ｄは、図１０Ａ及び図１０Ｂの一点鎖線１０Ｄ－１０Ｄにおける断面に相当する。
　半導体装置６０の導体突起５４、５５、５６が、それぞれモジュール基板７０のランド７４、７５、７６にハンダにより接続されている。貫通ビア８４が、上面のランド７４と下面の外部接続端子９４とを接続する。他の貫通ビア８５が、上面のランド７５と下面の外部接続端子９５とを接続する。外部接続端子９４、９５は、例えばマザーボードのランドに接続される。
　ランド７４、貫通ビア８４、及び外部接続端子９４の平面視における形状は、複数のセル２０が配列する方向に長い。ランド７４、貫通ビア８４、及び外部接続端子９４は、セル２０の配列方向に関して複数のセル２０が配置されている範囲の中央部分から端部に向かってずれた箇所に、中央部分よりも幅が広い部分７４Ａ、８４Ａ、９４Ａを含む。
　次に、第８実施例の優れた効果について説明する。
　モジュール基板７０の貫通ビア８４は、半導体装置６０とマザーボードとを電気的に接続する機能の他に、半導体装置６０のセル２０で発生した熱をマザーボードまで伝導させる伝熱経路としての機能を有する。第６実施例では、ランド７４、貫通ビア８４、及び外部接続端子９４が、中央部分からずれた位置に、幅が広い部分７４Ａ、８４Ａ、９４Ａを含んでいる。このため、幅が広い部分７４Ａ、８４Ａ、９４Ａと平面視において重なるセル２０からマザーボードまでの伝熱経路の熱抵抗が、中央部分のセル２０からマザーボードまでの伝熱経路の熱抵抗より低くなる。言い換えると、中央近傍のセル２０の放熱特性が相対的に低い。
　導体突起５４との位置関係に起因して相対的に温度が上昇しにくくなっている中央近傍のセル２０の温度が、貫通ビア８４の構造によって上昇しやすくなる。このため、複数のセル２０の温度の均一性が高められる。その結果、温度の不均一に起因する破壊が生じにくくなり、半導体装置の破壊耐性を高めることができる。
　次に、第６実施例の変形例による半導体モジュールについて説明する。
　第６実施例による半導体モジュールにおいては、半導体装置６０として、図１から図４までの図面を参照して説明した第１実施例による半導体装置を用いたが、第１実施例以外の他の実施例による半導体装置を用いてもよい。その他に、すべてのセル２０においてベースバラスト抵抗素子２２の抵抗値が同一の半導体装置を、第６実施例による半導体モジュールの半導体装置６０として用いてもよい。
　［第７実施例］
　次に、図１１Ａから図１１Ｄまでの図面を参照して第７実施例による半導体モジュールについて説明する。以下、図１０Ａから図１０Ｄまでの図面を参照して説明した第６実施例による半導体モジュールと共通の構成については説明を省略する。
　図１１Ａは、第７実施例による半導体モジュールに含まれる半導体装置６０の主な構成要素の平面視における配置を示す図であり、図１０Ａに示したものと同一である。
　図１１Ｂは、第７実施例による半導体モジュールに含まれるモジュール基板７０の主な構成要素の平面視における配置を示す図である。図１１Ｃ及び図１１Ｄは、第７実施例による半導体モジュールの概略断面図である。図１１Ｃは、図１１Ａ及び図１１Ｂの一点鎖線１１Ｃ－１１Ｃにおける断面に相当し、図１１Ｄは、図１１Ａ及び図１１Ｂの一点鎖線１１Ｄ－１１Ｄにおける断面に相当する。
　第６実施例（図１０Ｂ）では、貫通ビア８４及び外部接続端子９４の幅が、セル２０の配列方向の位置に応じて異なっている。これに対して第７実施例では、複数のセル２０の配列方向に並んで配置された２つの貫通ビア８４を含む。複数のセル２０が配置されている範囲の中央近傍には、貫通ビア８４が配置されていない。外部接続端子９４も、貫通ビア８４と同様に２つ配置されている。なお、ランド７４は、一方の端部のセル２０の位置から他方の端部のセル２０の位置まで連続している。
　次に、第７実施例の優れた効果について説明する。
　第７実施例においても第６実施例と同様に、導体突起５４との位置関係に起因して相対的に温度が上昇しにくくなっている中央近傍のセル２０の温度が、貫通ビア８４の構造によって上昇しやすくなる。このため、複数のセル２０の温度の均一性が高められる。その結果、温度の不均一に起因する破壊が生じにくくなり、半導体装置の破壊耐性を高めることができる。
　［第８実施例］
　次に、第８実施例による半導体装置について説明する。以下、第１実施例から第６実施例までのいずれかの実施例による半導体装置と共通の構成については説明を省略する。
　第１実施例から第６実施例までの半導体装置においては、相互に並列に接続された複数のセル２０（例えば図１）によって、１つの増幅回路が構成される。第８実施例による半導体装置は、相互に並列に接続された複数のセル２０で構成される増幅回路が、共通の基板１５（図３）に複数個、例えば２個配置されている。導体突起５４（図３、図１１Ａ）は、増幅回路ごとに設けられる。２つの増幅回路は、セル２０の配列方向と直交する方向（ｘ方向）に隣り合って配置するとよい。
　次に、第８実施例の優れた効果について説明する。第８実施例においては、２つの増幅回路を、例えば差動増幅器として動作させることができる。複数の増幅回路の各々に、第１実施例から第６実施例までのいずれかの実施例による半導体装置と同様の構成を採用することにより、差動増幅器の破壊耐性を高めることができる。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１５　基板
２０　セル
２０Ａ　端部のセル
２０Ｂ　端部以外の１つのセル
２１　バイポーラトランジスタ
２１Ｂ　ベース層
２１ＢＭ　ベースメサ
２１Ｃ　コレクタ層
２１Ｅ　エミッタ層
２２　ベースバラスト抵抗素子
２３　入力キャパシタ
２５　サブコレクタ層
２６Ａ　キャップ層
２６Ｂ　コンタクト層
２７　合金化領域
３０Ｂ　ベース電極
３０ＢＣ　ベースコンタクト部
３０ＢＦ　ベースフィンガ部
３０Ｃ　コレクタ電極
３０Ｅ　エミッタ電極
３１Ｂ　ベース配線
３１Ｃ　コレクタ配線
３１Ｅ　エミッタ配線
３５、３６　層間絶縁膜
３７　保護膜
４０Ｃ　コレクタコンタクトホール
４０Ｅ　エミッタコンタクトホール
４１Ｅ　エミッタコンタクトホール
４２Ｅ　開口
５０　エミッタ共通配線
５１　コレクタ共通配線
５２　ベースバイアス配線
５３　高周波信号入力配線
５４　導体突起
５４Ａ　アンダーバンプメタル層
５４Ｂ　Ｃｕピラーバンプ
５４Ｃ　ハンダ層
５５　グランド用の導体突起
５６　信号入出力用の導体突起
６０　半導体装置
７０　モジュール基板
７４　ランド
７４Ａ　ランド幅の広い部分
７５、７６　ランド
８４　貫通ビア
８４Ａ　貫通ビアの幅の広い部分
８５　貫通ビア
９４　外部接続端子
９４Ａ　外部接続端子の幅の広い部分
９５　外部接続端子
 

Claims (9)

  1. 　基板と、
    　前記基板の上に、第１方向に並んで配置された３個以上の複数のセルと、
    　前記基板の上に配置され、前記基板から遠ざかる向きに突出した導体突起と
    を備え、
    　前記複数のセルの各々は、
    　コレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタと、
    　前記バイポーラトランジスタに接続されたバラスト抵抗素子と
    を含み、
    　前記導体突起は、前記複数のセルの前記バイポーラトランジスタのエミッタ層に接続されており、
    　前記複数のセルの前記バイポーラトランジスタは相互に並列に接続されており、
    　前記複数のセルのうち、端部の第１セルに含まれる前記バラスト抵抗素子の抵抗値が、端部以外の少なくとも１つの第２セルに含まれる前記バラスト抵抗素子の抵抗値より大きい半導体装置。
  2. 　前記複数のセルの各々は、前記バイポーラトランジスタのエミッタ層に接続されたエミッタ電極を、さらに含み、
    　前記エミッタ電極は、平面視において前記第１方向と直交する第２方向に長い形状を有し、前記エミッタ電極の前記第２方向の長さと前記第１方向の幅との比が、すべてのセルの間で同一である請求項１に記載の半導体装置。
  3. 　前記導体突起は、平面視において前記複数のセルの前記バイポーラトランジスタと重なり、前記第１方向に長い形状を有し、平面視において前記第２セルと重なる少なくとも一部の部分の幅が、前記第１セルと重なる少なくとも一部の部分の幅より狭い請求項１または２に記載の半導体装置。
  4. 　前記導体突起は、少なくとも１つの前記第２セルが配置された位置において、前記第１方向に分離されている請求項１または２に記載の半導体装置。
  5. 　前記導体突起は、前記複数のセルの一方の端部のセルから他方の端部のセルに至る範囲に前記第１方向に並んで複数個配置されており、前記複数のセルが配置された範囲の両端から中央に向かって、前記導体突起の分布密度が低くなっている請求項１または２に記載の半導体装置。
  6. 　前記第１セルの前記バイポーラトランジスタの幾何中心と、前記第１セルに隣り合うセルの前記バイポーラトランジスタの幾何中心との前記第１方向の間隔が、前記第１セルを含まず前記第２セルを含んで相互に隣り合う２つのセルの前記バイポーラトランジスタの幾何中心の前記第１方向の間隔より広い請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 　請求項１乃至６のいずれか１項に記載の半導体装置と、
    　前記半導体装置が、前記導体突起を介してフリップチップ実装されたモジュール基板と
    を備えた半導体モジュール。
  8. 　基板、前記基板の上に第１方向に並んで配置された３個以上の複数のセル、及び前記基板の上に配置され、前記基板から遠ざかる向きに突出した導体突起を含む半導体装置と、
    　前記半導体装置が、前記導体突起を介してフリップチップ実装されたモジュール基板と
    を備え、
    　前記複数のセルの各々は、コレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタを含み、
    　前記複数のセルの前記バイポーラトランジスタが相互に並列に接続されており、
    　前記導体突起は、平面視において前記複数のセルと重なり、前記複数のセルの前記バイポーラトランジスタのエミッタ層に電気的に接続されており、
    　前記モジュール基板は、
    　平面視において前記導体突起と重なり、前記第１方向に長く、前記導体突起に電気的に接続された貫通ビアを含み、
    　前記貫通ビアは、前記第１方向に関して前記複数のセルが配置されている範囲の中央部分から端部に向かってずれた箇所に、中央部分の幅より幅が広い部分を含む半導体モジュール。
  9. 　基板、前記基板の上に第１方向に並んで配置された３個以上の複数のセル、及び前記基板の上に配置され、前記基板から遠ざかる向きに突出した導体突起を含む半導体装置と、
    　前記半導体装置が、前記導体突起を介してフリップチップ実装されたモジュール基板と
    を備え、
    　前記複数のセルの各々は、コレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタを含み、
    　前記複数のセルの前記バイポーラトランジスタが相互に並列に接続されており、
    　前記導体突起は、平面視において前記複数のセルと重なり、前記複数のセルの前記バイポーラトランジスタのエミッタ層に電気的に接続されており、
    　前記モジュール基板は、
    　平面視において前記導体突起と重なり、前記導体突起に電気的に接続され、前記第１方向に並んで配置されたな少なくとも２つの貫通ビアを含み、
    　前記第１方向に関して前記複数のセルが配置されている範囲の中央部分には、前記貫通ビアが配置されていない半導体モジュール。
     
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