WO2022201861A1 - 撮像素子及び撮像装置 - Google Patents

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pixel separation
photoelectric conversion
imaging device
intra
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洋 高橋
成拓 池原
匡 飯島
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Sony Semiconductor Solutions Corp
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    • H10F39/813—Electronic components shared by multiple pixels, e.g. one amplifier shared by two pixels

Definitions

  • the present disclosure relates to imaging elements and imaging devices.
  • An imaging device in which pixels having photoelectric conversion units that perform photoelectric conversion of incident light are arranged in a two-dimensional matrix.
  • the pixels of this imaging device generate image signals based on the charges generated by photoelectric conversion. Separation regions are arranged between pixels in this image pickup device to suppress movement of charges between pixels. Thereby, the noise of the image signal can be reduced.
  • the separation region is formed in the semiconductor substrate on which the photoelectric conversion units are arranged, and separates the photoelectric conversion units of adjacent pixels.
  • an interface level is formed at the interface of the semiconductor substrate in contact with the isolation region. When the charge (electron) trapped in the interface state is released from the interface state and diffuses, a dark current is generated. Since this dark current is a signal current due to charges not resulting from photoelectric conversion, if the dark current is superimposed on the charges generated by the photoelectric conversion unit, an error will occur in the image signal.
  • an imaging device in which a separation region is made of a conductive member and a negative bias voltage is applied (see, for example, Patent Document 1).
  • a negative bias voltage By applying a negative bias voltage, holes are accumulated near the interface of the semiconductor substrate in contact with the isolation region. The accumulated holes block the movement of charges from the interface state, and the dark current can be reduced.
  • phase difference pixel that is a pixel that detects the image plane phase difference of a subject image is arranged.
  • phase difference pixels in a phase difference pixel in which a plurality of photoelectric conversion units are arranged in one pixel, it is necessary to arrange a separation unit for separating the photoelectric conversion units in the pixel.
  • the conventional technology described above has a problem that the photoelectric conversion units in a pixel cannot be separated from each other.
  • the present disclosure proposes an imaging device and an imaging device that separate a plurality of photoelectric conversion units arranged in pixels.
  • An imaging device includes a pixel, an overflow path, a pixel separation section, a pixel separation electrode, an in-pixel separation section, an in-pixel separation electrode, a charge holding section, a plurality of charge transfer sections, and an image and a signal generator.
  • the pixel includes a plurality of photoelectric conversion units that are formed on a semiconductor substrate having a wiring region on the surface side thereof and that perform photoelectric conversion of incident light from a subject to generate charges.
  • the overflow path transfers charges between the plurality of photoelectric conversion units.
  • the pixel separating section is arranged at a boundary between the pixels.
  • the pixel separation electrode is arranged in the pixel separation section and is applied with a first bias voltage.
  • the intra-pixel separation section separates the plurality of photoelectric conversion sections.
  • the intra-pixel isolation electrode is arranged in the intra-pixel isolation portion and is applied with a second bias voltage.
  • the charge holding unit holds the generated charge.
  • the plurality of charge transfer units are arranged for each of the plurality of photoelectric conversion units, and transfer charges generated by the photoelectric conversion units to the charge holding unit to hold the charges.
  • the image signal generator generates an image signal based on the held charges.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging device according to an embodiment of the present disclosure
  • FIG. FIG. 2 is a diagram showing a configuration example of a pixel according to an embodiment of the present disclosure
  • FIG. FIG. 3 is a diagram showing a configuration example of a pixel according to the first embodiment of the present disclosure
  • FIG. 2 is a cross-sectional view showing a configuration example of a pixel according to the first embodiment of the present disclosure
  • FIG. FIG. 3 is a diagram showing a configuration example of back-side wiring according to the first embodiment of the present disclosure
  • FIG. 3 is a diagram showing a configuration example of back-side wiring according to the first embodiment of the present disclosure
  • FIG. 3 is a diagram showing a configuration example of back-side wiring according to the first embodiment of the present disclosure
  • FIG. 1 is a diagram illustrating a configuration example of an imaging device according to an embodiment of the present disclosure
  • FIG. FIG. 2 is a diagram showing a configuration example of a pixel according to an embodiment
  • FIG. 3 is a diagram showing a configuration example of back-side wiring according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram illustrating an example of generation of an image signal and a phase difference signal according to an embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
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  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure
  • FIG. FIG. 7 is a cross-sectional view showing a configuration example of a pixel according to the second embodiment of the present disclosure
  • FIG. 7 is a cross-sectional view showing a configuration example of a pixel according to a third embodiment of the present disclosure
  • FIG. 11 is a diagram illustrating a configuration example of back-side wiring according to a fourth embodiment of the present disclosure
  • FIG. 11 is a diagram illustrating a configuration example of back-side wiring according to a fourth embodiment of the present disclosure
  • FIG. 11 is a diagram showing another configuration example of back-side wiring according to the fourth embodiment of the present disclosure
  • FIG. 11 is a diagram showing another configuration example of back-side wiring according to the fourth embodiment of the present disclosure
  • FIG. 13 is a diagram showing a modification of the configuration of the pixel 100 according to the fourth embodiment of the present disclosure
  • FIG. FIG. 13 is a diagram showing a modification of the configuration of the pixel 100 according to the fourth embodiment of the present disclosure
  • FIG. FIG. 11 is a cross-sectional view showing a configuration example of a pixel according to a fifth embodiment of the present disclosure
  • FIG. 12 is a diagram showing an example of a method for manufacturing an imaging device according to the fifth embodiment of the present disclosure
  • FIG. 12 is a diagram showing an example of a method for manufacturing an imaging device according to the fifth embodiment of the present disclosure
  • FIG. 12 is a diagram showing an example of a method for manufacturing an imaging device according to the fifth embodiment of the present disclosure
  • FIG. 12 is a diagram showing an example of a method for manufacturing an imaging device according to the fifth embodiment of the present disclosure
  • FIG. 12 is a diagram showing an example of a method for manufacturing an imaging device according to the fifth embodiment of the present disclosure
  • FIG. 11 is a cross-sectional view showing a configuration example of a pixel according to a sixth embodiment of the present disclosure
  • FIG. 12 is a diagram showing an example of a method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 12 is a diagram showing an example of a method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 12 is a diagram showing an example of a method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 12 is a diagram showing an example of a method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method for manufacturing an imaging device according to the sixth embodiment of the present disclosure
  • FIG. 13A is a diagram showing another example of the method
  • FIG. 20 is a cross-sectional view showing a configuration example of a pixel according to the first modification of the sixth embodiment of the present disclosure
  • FIG. 21 is a cross-sectional view showing a configuration example of a pixel according to a second modified example of the sixth embodiment of the present disclosure
  • FIG. 21 is a cross-sectional view showing a configuration example of a pixel according to a second modified example of the sixth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view showing another configuration example of a pixel according to the second modification of the sixth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view showing another configuration example of a pixel according to the second modification of the sixth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view showing another configuration example of a pixel according to the second modification of the sixth embodiment of the present disclosure
  • FIG. 21 is a cross-sectional view showing a configuration example of a pixel according to the first modification of the sixth embodiment of the present disclosure
  • FIG. 10 is a diagram illustrating a configuration example of a pixel according to a modification of the present disclosure
  • FIG. 10 is a diagram illustrating a configuration example of a pixel according to a modification of the present disclosure
  • FIG. 10 is a diagram illustrating a configuration example of a pixel according to a modification of the present disclosure
  • FIG. 10 is a diagram showing another configuration example of pixels according to a modification of the present disclosure
  • FIG. 10 is a diagram showing another configuration example of pixels according to a modification of the present disclosure
  • 1 is a block diagram showing a configuration example of an imaging device mounted on an electronic device;
  • FIG. 1 is a diagram showing a configuration example of an imaging device according to an embodiment of the present disclosure.
  • the imaging device 1 of this example has a pixel region (so-called imaging region) 3 in which pixels 100 each including a plurality of photoelectric conversion elements are regularly arranged two-dimensionally on a semiconductor substrate 11, such as a silicon substrate. and a peripheral circuit section.
  • the pixel 100 has a photoelectric conversion element such as a photodiode and a plurality of pixel transistors (so-called MOS transistors).
  • the plurality of pixel transistors can be composed of, for example, three transistors: a transfer transistor (charge transfer section, which will be described later), a reset transistor, and an amplification transistor. In addition, it is also possible to configure four transistors by adding a selection transistor.
  • Pixel 100 can also be a shared pixel structure. This pixel-sharing structure is composed of a plurality of photodiodes, a plurality of transfer transistors, one shared floating diffusion region, and one shared pixel transistor each.
  • the peripheral circuit section includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the control circuit 8 receives an input clock and data instructing the operation mode, etc., and outputs data such as internal information of the imaging device. That is, the control circuit 8 generates a clock signal and a control signal that serve as a reference for the operation of the vertical driving circuit 4, the column signal processing circuit 5, the horizontal driving circuit 6, etc. based on the vertical synchronizing signal, the horizontal synchronizing signal, and the master clock. do. These signals are input to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the vertical drive circuit 4 is composed of, for example, a shift register, selects the pixel drive wiring 13, supplies a pulse for driving the pixels to the selected pixel drive wiring, and drives the pixels row by row. That is, the vertical driving circuit 4 sequentially selectively scans each pixel 100 in the pixel region 3 in the vertical direction on a row-by-row basis. A pixel signal based on the generated signal charge is supplied to the column signal processing circuit 5 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 100, and performs signal processing such as noise removal on the signals output from the pixels 100 of one row for each pixel column. That is, the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) for removing fixed pattern noise unique to the pixels 100, signal amplification, and AD conversion.
  • a horizontal selection switch (not shown) is connected between the horizontal signal line 10 and the output stage of the column signal processing circuit 5 .
  • the horizontal driving circuit 6 is composed of, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 5 in turn, and outputs pixel signals from each of the column signal processing circuits 5 to the horizontal signal line. output to 10.
  • the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 10 and outputs the processed signals. For example, only buffering may be performed, or black level adjustment, column variation correction, and various digital signal processing may be performed.
  • the input/output terminal 12 exchanges signals with the outside.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel according to an embodiment of the present disclosure; This figure is a circuit diagram showing a configuration example of the pixel 100 .
  • the pixel 100 includes photoelectric conversion units 101 and 102, charge holding units 103 and 104, charge transfer units 105 and 106, a reset transistor 111, an amplification transistor 112, a selection transistor 113, an overflow path 107, and an intra-pixel A separation electrode 108 and a pixel separation electrode 109 are provided.
  • a circuit configured by the reset transistor 111 , the amplification transistor 112 and the selection transistor 113 configures the image signal generator 110 .
  • the photoelectric conversion units 101 and 102 can be composed of photodiodes.
  • the charge transfer units 105 and 106, the reset transistor 111, the amplification transistor 112 and the selection transistor 113 can be configured by n-channel MOS transistors.
  • the drain-source can be made conductive by applying a voltage exceeding the threshold of the gate-source voltage Vgs to the gate.
  • a voltage exceeding the threshold of the gate-source voltage Vgs is hereinafter referred to as an on-voltage.
  • a control signal including this on-voltage is called an on-signal.
  • a control signal is transmitted by a signal line TRG1 or the like, which will be described later.
  • the pixel driving wiring 13 and the vertical signal line 9 are wired to the pixel 100 .
  • the pixel drive wiring 13 in the figure includes a signal line Vb1, a signal line Vb2, a signal line TRG1, a signal line TRG2, a signal line RST, and a signal line SEL.
  • the vertical signal lines 9 also include the signal lines VO.
  • the pixel 100 is wired with a power line Vdd.
  • the power supply line Vdd is a wiring that supplies power to the pixels 100 .
  • the anode of photoelectric conversion unit 101 is grounded, and the cathode is connected to the source of charge transfer unit 105 .
  • the anode of photoelectric conversion unit 102 is grounded, and the cathode is connected to the source of charge transfer unit 106 .
  • the drain of the charge transfer section 105 is connected to the source of the reset transistor 111 , the gate of the amplification transistor 112 , the drain of the charge transfer section 106 , one end of the charge holding section 103 and one end of the charge holding section 104 .
  • the other end of charge holding portion 103 and the other end of 104 are grounded.
  • a drain of the reset transistor 111 is connected to the power supply line Vdd.
  • the amplification transistor 112 has a drain connected to the power supply line Vdd and a source connected to the drain of the selection transistor 113 .
  • a source of the select transistor 113 is connected to the signal line VO.
  • the overflow path 107 is connected between the cathode of the photoelectric conversion section 101 and the cathode of the photoelectric conversion section 102 .
  • the in-pixel isolation electrode 108 is connected to the signal line Vb2.
  • the pixel isolation electrode 109 is connected to the signal line Vb1.
  • a signal line TRG1 and a signal line TRG2 are connected to the gate of the charge transfer section 105 and the gate of the charge transfer section 106, respectively.
  • a signal line RST and a signal line SEL are connected to the gate of the reset transistor 111 and the gate of the select transistor 113, respectively.
  • the photoelectric conversion units 101 and 102 perform photoelectric conversion of incident light.
  • the photoelectric conversion units 101 and 102 can be composed of photodiodes formed on a semiconductor substrate 120, which will be described later.
  • the photoelectric conversion units 101 and 102 perform photoelectric conversion of incident light during an exposure period and hold charges generated by the photoelectric conversion.
  • the charge holding units 103 and 104 hold charges generated by the photoelectric conversion units 101 and 102, respectively.
  • the charge holding units 103 and 104 in the figure represent an example in which they are connected in parallel.
  • the charge holding portions 103 and 104 can be configured by floating diffusion regions (FDs), which are semiconductor regions formed in the semiconductor substrate 120 .
  • FDs floating diffusion regions
  • the charge transfer units 105 and 106 transfer charges.
  • the charge transfer unit 105 transfers charges generated by photoelectric conversion of the photoelectric conversion unit 101 to the charge holding units 103 and 104
  • the charge transfer unit 106 transfers charges generated by photoelectric conversion of the photoelectric conversion unit 102 to the charge holding unit 103 . and 104.
  • the charge transfer units 105 and 106 transfer charges by establishing conduction between the photoelectric conversion units 101 and 102 and the charge holding units 103 and 104, respectively.
  • Control signals for the charge transfer units 105 and 106 are transmitted by signal lines TRG1 and TRG2, respectively.
  • the image signal generation unit 110 generates image signals based on the charges held in the charge holding units 103 and 104 .
  • the image signal generator 110 is configured with the reset transistor 111 , the amplification transistor 112 and the selection transistor 113 .
  • the reset transistor 111 resets the charge holding units 103 and 104 . This reset can be performed by conducting between the charge holding portions 103 and 104 and the power supply line Vdd to discharge the charges in the charge holding portions 103 and 104 . A control signal for the reset transistor 111 is transmitted through a signal line RST.
  • the amplification transistor 112 amplifies the voltages of the charge holding units 103 and 104 .
  • a gate of the amplification transistor 112 is connected to the charge holding portions 103 and 104 . Therefore, at the source of the amplifying transistor 112, an image signal having a voltage corresponding to the charges held in the charge holding portions 103 and 104 is generated.
  • the selection transistor 113 By turning on the selection transistor 113, the image signal can be output to the signal line VO.
  • a control signal for the select transistor 113 is transmitted by a signal line SEL.
  • the overflow path 107 transfers charges between the photoelectric conversion units 101 and 102 to each other.
  • This overflow path 107 can be configured by a semiconductor region arranged between the photoelectric conversion units 101 and 102 .
  • the in-pixel isolation electrode 108 is an electrode arranged in an in-pixel isolation portion 150 to be described later.
  • a second bias voltage is applied to the intra-pixel isolation electrode 108 via a signal line Vb2.
  • the in-pixel separation electrode 108 is arranged between the photoelectric conversion units 101 and 102 .
  • the pixel separation electrode 109 is an electrode arranged in a pixel separation section 160 which will be described later.
  • a first bias voltage is applied to the pixel separation electrode 109 through the signal line Vb1.
  • the pixel separation electrode 109 is configured in a shape surrounding the pixel 100 including the photoelectric conversion units 101 and 102 .
  • the charge transfer units 105 and 106 individually transfer the charges generated by the photoelectric conversion units 101 and 102 to the charge holding units 103 and 104 . This charge transfer is called individual transfer.
  • the image signal generation unit 110 generates phase difference signals based on the charges individually transferred to the charge holding units 103 and 104 .
  • the mode for generating the phase difference signal will be referred to as the phase difference signal mode.
  • the charge transfer units 105 and 106 commonly transfer the charges generated by the photoelectric conversion units 101 and 102 to the charge holding units 103 and 104 .
  • the charge holding units 103 and 104 collectively hold the charges generated by the photoelectric conversion units 101 and 102 at the same time. This charge transfer is referred to as collective transfer.
  • a mode for generating this image signal is called an image signal mode.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel according to the first embodiment of the present disclosure; This figure is a plan view showing a configuration example of the pixel 100 . This figure schematically shows the configuration of the pixel 100 viewed from the back surface side of the semiconductor substrate 120. As shown in FIG. A dotted-line rectangle in FIG. In addition, outline rectangles represent semiconductor regions and gate electrodes formed on the semiconductor substrate 120 . Semiconductor regions 121 and 122 forming photoelectric conversion units 101 and 102 are arranged in the pixel 100 , and charge transfer units 105 and 106 are arranged adjacent to the semiconductor regions 121 and 122 .
  • gate electrodes 134 and 135 of charge transfer portions 105 and 106 are shown.
  • Semiconductor regions 123 and 124 forming the charge holding portions 103 and 104 are arranged adjacent to the charge transfer portions 105 and 106 .
  • Gate electrodes 134 and 135 and semiconductor regions 123 and 124 are arranged on the surface side of semiconductor substrate 120 .
  • An overflow path 107 is arranged in the semiconductor substrate 120 between the pixel separation section 160 and the intra-pixel separation section 150, which will be described later.
  • Pixel 100 in the figure represents an example in which two overflow paths 107a and 107b are arranged.
  • Overflow paths 107a and 107b are formed by semiconductor regions 125 and 126, respectively.
  • An intra-pixel separation unit 150 is arranged between the photoelectric conversion units 101 and 102 .
  • the intra-pixel separation unit 150 separates the photoelectric conversion units 101 and 102 .
  • An electrode 152 that constitutes the above-described intra-pixel isolation electrode 108 is arranged in the intra-pixel isolation portion 150 .
  • a pixel separation section 160 is arranged at the boundary of the pixels 100 .
  • the pixel separation section 160 is configured in a shape surrounding the pixel 100 and separates adjacent pixels 100 from each other.
  • An electrode 162 that constitutes the pixel separation electrode 109 described above is arranged in the pixel separation section 160 .
  • the image signal generation unit 110 is also shown in the figure.
  • the figure shows an example in which the image signal generator 110 is arranged in a region other than the pixels 100 .
  • a pixel 100 in the figure is connected to charge holding portions 103 and 104 by a signal line 119 .
  • FIG. 4 is a cross-sectional view showing a configuration example of a pixel according to the first embodiment of the present disclosure. This figure is a cross-sectional view showing a configuration example of the pixel 100 .
  • the pixel 100 shown in FIG. a color filter 192 , a light shielding wall 193 , a planarizing film 194 and an on-chip lens 195 .
  • the semiconductor substrate 120 is a semiconductor substrate on which the diffusion layers of the elements of the pixel 100 are arranged.
  • the semiconductor substrate 120 can be made of silicon (Si), for example.
  • Elements such as the photoelectric conversion unit 101 can be arranged in a well region formed in the semiconductor substrate 120 .
  • the semiconductor substrate 120 in the figure is configured as a p-type well region. By arranging an n-type or p-type semiconductor region in this well region, a diffusion layer of the device can be formed.
  • photoelectric conversion units 101 and 102, charge transfer units 105 and 106, charge holding units 103 and 104, and an overflow path 107 are shown.
  • the photoelectric conversion unit 101 is composed of an n-type semiconductor region 121 .
  • a photodiode with a pn junction at the interface between the n-type semiconductor region 121 and the surrounding p-type well region corresponds to the photoelectric conversion unit 101 .
  • the photoelectric conversion unit 102 is composed of an n-type semiconductor region 122 .
  • Charges generated by photoelectric conversion of the photoelectric conversion units 101 and 102 during the exposure period are accumulated in the n-type semiconductor regions 121 and 122, respectively.
  • the accumulated charges are transferred to and held in the charge holding units 103 and 104 by the charge transfer units 105 and 106 after the exposure period has elapsed.
  • Part of the semiconductor regions 121 and 122 in FIG. This extended region constitutes the source regions of charge transfer portions 105 and 106, which will be described later.
  • n-type semiconductor regions 123 and 124 forming the charge holding portions 103 and 104 are arranged on the surface side of the semiconductor substrate 120 .
  • These n-type semiconductor regions 123 and 124 are semiconductor regions with a relatively high impurity concentration, and constitute the FD described above.
  • a semiconductor region 125 forming an overflow path 107 is arranged between the n-type semiconductor regions 121 and 122 forming the photoelectric conversion units 101 and 102, respectively.
  • the semiconductor region 125 is configured to have the same conductivity type as the semiconductor regions 121 and 122 and is arranged adjacent to the semiconductor regions 121 and 122 .
  • a potential barrier is formed between semiconductor region 125 and semiconductor regions 121 and 122 . By lowering this potential barrier, charges can be transferred between the semiconductor regions 121 and 122 .
  • An intra-pixel separation unit 150 is arranged between the photoelectric conversion units 101 and 102 .
  • the intra-pixel isolation portion 150 is made of an insulating member and electrically isolates the photoelectric conversion portions 101 and 102 .
  • the intra-pixel isolation part 150 in the same figure represents an example arranged on the back side of the semiconductor substrate 120 , and insulating material such as silicon oxide (SiO 2 ) is provided in a groove part 151 formed from the back side of the semiconductor substrate 120 . It can be configured by embedding a member.
  • the in-pixel isolation electrode 108 is arranged in the in-pixel isolation portion 150 .
  • the in-pixel isolation electrode 108 can be formed by arranging an electrode 152 in the central portion of a groove 151 formed in the semiconductor substrate 120 .
  • Electrode 152 can be made of, for example, tungsten.
  • An intra-pixel isolation region 127 is arranged between the photoelectric conversion units 101 and 102 on the surface side of the semiconductor substrate 120 .
  • This intra-pixel isolation region 127 prevents charge transfer between the photoelectric conversion units 101 and 102 .
  • the in-pixel isolation region 127 can be composed of a semiconductor region having the same conductivity type as the well region and having a relatively high impurity concentration.
  • a pixel separating portion 160 is arranged on the semiconductor substrate 120 at the boundary of the pixels 100 .
  • the pixel separating section 160 is made of an insulating member and electrically separates the pixels 100 from each other.
  • the pixel separation section 160 in the figure represents an example arranged on the back surface side of the semiconductor substrate 120 .
  • the pixel separation section 160 in the figure can be configured by embedding an insulating member such as SiO 2 in a groove section 161 formed from the surface side of the semiconductor substrate 120 .
  • a pixel separation electrode 109 is arranged in the pixel separation section 160 .
  • This pixel separation electrode 109 can be formed by arranging an electrode 162 in the central portion of a groove 161 formed in the semiconductor substrate 120 .
  • the electrode 162 can be made of tungsten, for example.
  • a separation portion 131 is arranged on the front surface side of the semiconductor substrate 120 at the boundary of the pixels 100 .
  • This isolation portion 131 can be formed by embedding an insulating member in a relatively shallow groove portion 132 formed on the surface side of the semiconductor substrate 120 .
  • This separator 131 is called STI (Shallow Trench Isolation).
  • the separation section 131 can be arranged at a position overlapping the pixel separation section 160 .
  • the insulating film 133 is a film that insulates the surface side of the semiconductor substrate 120 .
  • This insulating film 133 can be made of SiO 2 or silicon nitride (SiN).
  • Gate electrodes 134 and 135 are arranged on the surface side of the semiconductor substrate 120 . Gate electrodes 134 and 135 constitute the gates of charge transfer sections 105 and 106, respectively. Gate electrodes 134 and 135 can be made of polycrystalline silicon.
  • the insulating film 133 below the gate electrodes 134 and 135 forms a gate insulating film.
  • the charge transfer unit 105 is composed of a MOS transistor having a semiconductor region 121 and a semiconductor region 123 as a source region and a drain region, respectively.
  • the charge transfer section 106 is composed of a MOS transistor having a semiconductor region 122 and a semiconductor region 124 as a source region and a drain region, respectively.
  • the wiring region 140 is arranged on the surface side of the semiconductor substrate 120 and is a region in which the wiring of the pixels 100 is arranged.
  • This wiring region 140 includes wiring 142 and an insulating layer 141 .
  • the wiring 142 transmits signals and the like of the elements of the pixel 100 .
  • This wiring 142 can be made of a conductor such as copper (Cu) or tungsten.
  • the insulating layer 141 insulates the wiring 142 and the like.
  • This insulating layer 141 can be made of, for example, SiO 2 .
  • a contact plug 143 is arranged between the semiconductor region of the semiconductor substrate 120 or the gate electrode 134 and the wiring 142 .
  • This contact plug 143 can be made of a columnar metal.
  • the insulating film 191 insulates the back side of the semiconductor substrate 120 .
  • This insulating film 191 can be made of, for example, SiO 2 .
  • the in-pixel isolation wiring 181 and the pixel isolation wiring 182 are wirings arranged on the back side of the semiconductor substrate 120 and connected to the in-pixel isolation electrode 108 and the pixel isolation electrode 109 .
  • the in-pixel isolation wiring 181 is connected to the in-pixel isolation electrode 108
  • the pixel isolation wiring 182 is connected to the pixel isolation electrode 109 .
  • the in-pixel isolation wiring 181 and the pixel isolation wiring 182 are connected to the in-pixel isolation electrode 108 and the pixel isolation electrode 109 through an opening 189 formed in the insulating film 191 .
  • the intra-pixel isolation wiring 181 and the pixel isolation wiring 182 can be made of metal such as tungsten.
  • the color filter 192 is an optical filter that transmits light of a predetermined wavelength among incident light.
  • a color filter that transmits red light, green light and blue light can be used.
  • the light shielding wall 193 is arranged in the region of the color filter 192 on the boundary of the pixels 100 to shield the incident light from the adjacent pixels 100 .
  • the planarization film 194 is a film that planarizes the surface of the color filter 192 .
  • the on-chip lens 195 is a lens that collects incident light.
  • This on-chip lens 195 is configured in a hemispherical shape and converges incident light onto the photoelectric conversion units 101 and 102 .
  • the pixel 100 in the same figure performs imaging with incident light irradiated to the back side of the semiconductor substrate 120 .
  • the imaging device 1 including such pixels 100 is called a back-illuminated imaging device.
  • the in-pixel separation section 150 and the pixel separation section 160 are embedded in the semiconductor substrate 120 .
  • an interface state is formed as described above, which causes dark current. Therefore, a charge accumulation region in which holes are accumulated is formed near the interface of the semiconductor substrate 120 to reduce the effect of dark current.
  • This charge accumulation region can be formed by applying a negative bias voltage to the intra-pixel isolation electrode 108 and the pixel isolation electrode 109 . By increasing the absolute value of this bias voltage, the width of the charge storage region can be increased. The influence of interface states can be further reduced.
  • the absolute value of the bias voltage is increased to increase the charge accumulation region, the saturated charge amounts of the photoelectric conversion units 101 and 102 are reduced. This is because the semiconductor region capable of storing charges is reduced. Since the pixel separation section 160 is configured in a shape surrounding the pixel 100, the influence of the change in the bias voltage of the pixel separation electrode 109 on the saturation charge amount is increased.
  • the bias voltage of the pixel separation electrode 109 can be, for example, a voltage corresponding to the bandgap of Si forming the semiconductor substrate 120, eg, -1.4V.
  • the bias voltage applied to the pixel separation electrode 109 is adjusted according to the desired charge storage capacity (saturated charge amount described later) for the photoelectric conversion units 101 and 102 and the thickness of the insulating member forming the pixel separation unit 160.
  • a voltage different from the voltage corresponding to the bandgap of Si eg, ⁇ 1.2 V, can also be used.
  • the absolute value of the bias voltage can be lowered after the charge accumulation region is formed in the pixel separation section 160 or the like.
  • the bias voltage of the intra-pixel separation electrode 108 can be the same voltage as the bias voltage of the pixel separation electrode 109 . Also, the bias voltage of the intra-pixel separation electrode 108 can be set to a voltage different from the bias voltage of the pixel separation electrode 109 .
  • the bias voltages of the pixel separation electrode 109 and the in-pixel separation electrode 108 are hereinafter referred to as a first bias voltage and a second bias voltage, respectively.
  • the photoelectric conversion units 101 and 102 perform photoelectric conversion during the exposure period to generate charges and store them in their own semiconductor regions 121 and 122, respectively.
  • the charge amount that can be stored in the semiconductor region 121 or the like is called a saturated charge amount. Charges generated exceeding this saturated charge amount overflow the semiconductor regions 121 and 122 and move to the charge holding portions 103 and 104 . The charges that have moved to the charge holding portions 103 and 104 are discharged by resetting.
  • the charge amounts accumulated in the semiconductor regions 121 and 122 are also different values. For example, if the on-chip lens 195 is displaced toward the photoelectric conversion unit 101 due to variations in the manufacturing process, a large amount of charge is generated and accumulated in the photoelectric conversion unit 101 . When the accumulated charge amount reaches the saturation charge amount during the exposure period, charge overflow occurs in the photoelectric conversion unit 101 . On the other hand, the photoelectric conversion unit 102 continues to accumulate charges because the accumulated charge amount has not reached the saturated charge amount. This situation poses a problem in the image signal mode in which the batch transfer is performed as described above.
  • the overflow path 107 is arranged to move the charge to the photoelectric conversion unit 102 before the accumulated charge amount of the photoelectric conversion unit 101 reaches the saturated charge amount. Thereby, the linearity of the image signal can be maintained.
  • a negative second bias voltage to the intra-pixel separation electrode 108, the potential barrier of the overflow path 107 can be adjusted. For example, by applying a second bias voltage of ⁇ 0.5 V to the intra-pixel separation electrode 108, the potential barrier of the overflow path 107 can be lowered. Charges can be transferred between the photoelectric conversion units 101 and 102 .
  • the potential barrier of the overflow path 107 is raised to limit the charge transfer between the photoelectric conversion units 101 and 102 .
  • This increases the saturation charge amount of the photoelectric conversion units 101 and 102 .
  • the amplitude of the phase difference signal can be increased, and the detection range of the image plane phase difference can be widened.
  • the second bias voltage in the phase difference signal mode can be -2V, for example.
  • FIGS. 5A to 5C are diagrams showing configuration examples of back-side wiring according to the first embodiment of the present disclosure. This figure is a diagram showing a configuration example of the intra-pixel isolation wiring 181 and the pixel isolation wiring 182 .
  • FIG. 5A is a diagram showing an example in which the in-pixel isolation wiring 181 and the pixel isolation wiring 182 are arranged in the same direction as the in-pixel isolation electrode 108 .
  • FIG. 5B is a diagram showing an example in which the in-pixel isolation wiring 181 and the pixel isolation wiring 182 are arranged in a direction different from that of the in-pixel isolation electrode 108 .
  • FIG. 5C is a diagram showing a cross-sectional configuration of the intra-pixel isolation wiring 181 and the pixel isolation wiring 182 at the boundary of the pixel 100.
  • FIG. A light shielding wall 193 is arranged on the boundary of the pixel 100 .
  • the light shielding wall 193 is formed in a shape that covers the intra-pixel isolation wiring 181 and the pixel isolation wiring 182 . Further, the thickness of the light shielding wall 193 is adjusted depending on whether or not the intra-pixel isolation wiring 181 and the pixel isolation wiring 182 are arranged. Thereby, the surface of the light shielding wall 193 can be flattened.
  • intra-pixel isolation wiring 181 and the pixel isolation wiring 182 shown in FIG. This through via can be arranged in a region outside the pixel region 3 described in FIG.
  • FIG. 6 is a diagram illustrating an example of generation of an image signal and a phase difference signal according to an embodiment of the present disclosure; This figure is a timing chart showing an example of generation of an image signal and a phase difference signal in the pixel 100. As shown in FIG.
  • RST, SEL, TRG1” and “TRG2” in the figure represent signals of the signal line RST, the signal line SEL, the signal line TRG1 and the signal line TRG2, respectively. These represent the waveforms of the binarized control signals, and the portion of the value "1" represents the region to which the ON signal is transmitted.
  • Vb1 represents the first bias voltage transmitted by the signal line Vb1.
  • Vb2 represents the second bias voltage transmitted by the signal line Vb2.
  • the dashed line represents the level of 0V.
  • VO represents the output of the signal line VO.
  • the first half of the figure represents the procedure for the phase difference signal mode, and the latter half represents the procedure for the image signal mode.
  • the value "0" is applied to the signal line RST, signal line SEL, signal line TRG1 and signal line TRG2.
  • a bias voltage of -2V is applied to the signal line Vb2.
  • a bias voltage of ⁇ 1.2 V is applied to the signal line Vb1 during the entire period of the phase difference signal mode.
  • an ON signal is applied to the signal lines RST, TRG1 and TRG2.
  • the reset transistor 111 and the charge transfer units 105 and 106 become conductive, and the photoelectric conversion units 101 and 102 and the charge holding units 103 and 104 are reset.
  • a bias voltage of 0V is applied to the signal line Vb2.
  • the potential barrier of overflow path 107 is lowered and the charge is drained.
  • the application of ON signals to the signal lines RST, TRG1 and TRG2 is stopped.
  • an exposure period is started, and charges generated by photoelectric conversion are accumulated in the photoelectric conversion units 101 and 102 .
  • the bias voltage of the signal line Vb2 returns to -2V.
  • an ON signal is applied to the signal line SEL.
  • the application of the ON signal to the signal line SEL continues until the phase difference signals of the pixels 100 for one row of the pixel section 3 are output.
  • an ON signal is applied to the signal line TRG1.
  • the charge transfer unit 105 becomes conductive, and the charges accumulated in the photoelectric conversion unit 101 are transferred to the charge holding units 103 and 104 .
  • an ON signal is applied to the signal line RST, and the charge holding units 103 and 104 are reset.
  • a bias voltage of 0V is applied to the signal line Vb2.
  • an ON signal is applied to the signal line TRG2.
  • the charge transfer unit 106 becomes conductive, and the charges accumulated in the photoelectric conversion unit 102 are transferred to the charge holding units 103 and 104 .
  • phase difference signals can be generated in the phase difference signal mode.
  • image signal mode will be explained.
  • the value "0" is applied to the signal line RST, signal line SEL, signal line TRG1 and signal line TRG2.
  • a bias voltage of -0.3V is applied to the signal line Vb2.
  • a bias voltage of -1.4 V is applied to the signal line Vb1 during the entire period of the image signal mode.
  • an ON signal is applied to the signal lines RST, TRG1 and TRG2.
  • the reset transistor 111 and the charge transfer units 105 and 106 become conductive, and the photoelectric conversion units 101 and 102 and the charge holding units 103 and 104 are reset.
  • a bias voltage of 0V is applied to the signal line Vb2.
  • the application of the ON signal to the signal lines RST, TRG1 and TRG2 is stopped. Also, the bias voltage of the signal line Vb2 returns to -0.3V. As a result, an exposure period is started, and charges generated by photoelectric conversion are accumulated in the photoelectric conversion units 101 and 102 .
  • an ON signal is applied to the signal line SEL.
  • the application of the ON signal to the signal line SEL continues until the image signals of the pixels 100 for one row of the pixel section 3 are output.
  • an ON signal is applied to the signal line RST, and the charge holding units 103 and 104 are reset.
  • a bias voltage of 0V is applied to the signal line Vb2.
  • the exposure period ends.
  • an ON signal is applied to the signal lines TRG1 and TRG2.
  • the charge transfer units 105 and 106 become conductive, and charges accumulated in the photoelectric conversion units 101 and 102 are transferred to the charge holding units 103 and 104 .
  • the phase difference signal and the image signal can be generated.
  • the bias voltages of the signal lines Vb1 and Vb2 are described as examples, and other bias voltages can be applied.
  • FIGS. 7A-7S are diagrams illustrating an example of a method for manufacturing an imaging device according to the first embodiment of the present disclosure. These figures are diagrams showing an example of the manufacturing process of the imaging device 1 .
  • a well region is formed in a semiconductor substrate 120, and a semiconductor region 121 (not shown) and the like are formed (FIG. 7A).
  • a groove portion 132 is formed in a region on the surface side of the semiconductor substrate 120 where the separation portion 131 is to be arranged. This can be done by dry etching.
  • an insulating film 509 is placed in the trench 132 (FIG. 7B). This can be done by embedding an insulating member such as SiO 2 in the trench 132 using CVD (Chemical Vapor Deposition) or the like and planarizing the surface.
  • a groove portion 161 is formed in a region where the pixel separation portion 160 is arranged on the surface side of the semiconductor substrate 120 (FIG. 7C). This can be done by dry etching.
  • an insulating member is placed on the wall surface of the groove 161 to form the pixel separation section 160 (FIG. 7D). This can be done by depositing a film such as SiO 2 using CVD or the like.
  • the pixel separation electrode 109 is formed by arranging the electrode 162 in the groove 161 (FIG. 7E). This can be done by forming a film of tungsten or the like using CVD or the like.
  • an insulating member is placed in the opening 501 to form the separating portion 131 (FIG. 7G). This can be done by depositing a film such as SiO 2 using CVD or the like.
  • an in-pixel isolation region 127 is formed on the surface side of the semiconductor substrate 120 (FIG. 7H). This can be done by ion implantation.
  • an insulating film 133 (not shown) and gate electrodes 134 and 135 (not shown) are formed on the surface side of the semiconductor substrate 120 .
  • a wiring region 140 is formed (FIG. 7I).
  • the semiconductor substrate 120 is turned upside down and the back side is ground to make it thinner. Grinding of the semiconductor substrate 120 can be performed by CMP (Chemical Mechanical Polishing). As a result, the pixel separation portion 160 and the pixel separation electrode 109 are exposed on the back surface side of the semiconductor substrate 120 (FIG. 7J).
  • a groove portion 151 is formed in a region where the in-pixel isolation portion 150 is arranged on the back side of the semiconductor substrate 120 (FIG. 7K). This can be done by dry etching.
  • an insulating member is placed on the wall surface of the groove portion 151 to form the intra-pixel separation portion 150 (FIG. 7L). This can be done by depositing a film such as SiO 2 using CVD or the like.
  • an electrode 152 is placed in the groove 151 to form the intra-pixel isolation electrode 108 (FIG. 7M). This can be done by forming a film of tungsten or the like using CVD or the like.
  • an insulating film 191 is arranged on the back surface side of the semiconductor substrate 120 (FIG. 7N). This can be done by depositing a film such as SiO 2 using CVD or the like.
  • an opening 199 is formed in the insulating film 191 adjacent to the in-pixel isolation electrode 108 and the pixel isolation electrode 109 (FIG. 7O).
  • a material film 502 such as the intra-pixel isolation wiring 181 is arranged on the back side of the semiconductor substrate 120 including the opening 199 (FIG. 7P). This can be done by depositing a film of tungsten using CVD or the like.
  • the material film 502 is etched to form the intra-pixel isolation wiring 181 and the pixel isolation wiring 182 (FIG. 7Q).
  • a light shielding wall 193 is arranged on the boundary of the pixels 100 on the back side of the semiconductor substrate 120 (Fig. 7R).
  • a color filter 192 is formed on the back side of the semiconductor substrate 120 (Fig. 7S). After that, a planarizing film 194 and an on-chip lens 195 are arranged.
  • the imaging device 1 can be manufactured through the above steps.
  • the imaging device 1 can separate the photoelectric conversion units 101 and 102 arranged in the pixel 100 by arranging the intra-pixel separation unit 150 in the pixel 100 .
  • the in-pixel isolation electrode 108 By disposing the in-pixel isolation electrode 108 in the in-pixel isolation portion 150 and applying a bias voltage, a charge accumulation region can be formed and dark current can be reduced.
  • the pixel separating section 160 is arranged at the boundary between the pixels 100 .
  • the imaging element 1 of the second embodiment of the present disclosure differs from the above-described first embodiment in that the pixel separation section 160 having a shape penetrating the semiconductor substrate 120 of the pixel 100 is arranged.
  • FIG. 8 is a cross-sectional view showing a configuration example of a pixel according to the second embodiment of the present disclosure. Similar to FIG. 4, this figure is a cross-sectional view showing a configuration example of the pixel 100. As shown in FIG. The pixel 100 shown in FIG. 4 is different from the pixel 100 shown in FIG.
  • the configuration of the imaging device 1 other than this is the same as the configuration of the imaging device 1 in the first embodiment of the present disclosure, the description is omitted.
  • the imaging device 1 of the second embodiment of the present disclosure includes the pixel separation section 160 and the pixel separation electrode 109 having a shape penetrating the semiconductor substrate 120 .
  • the charge accumulation region at the boundary of the pixel 100 can be widened, and the dark current can be further reduced.
  • the wiring of the pixel separation electrode 109 is arranged on the back side of the semiconductor substrate 120 .
  • the imaging element 1 of the third embodiment of the present disclosure differs from the above-described second embodiment in that the wiring of the pixel separation electrode 109 is arranged on the surface side of the semiconductor substrate 120 .
  • FIG. 9 is a cross-sectional view showing a configuration example of a pixel according to the third embodiment of the present disclosure. Similar to FIG. 8, this figure is a cross-sectional view showing a configuration example of the pixel 100. As shown in FIG. The pixel 100 in FIG. 8 differs from the pixel 100 in FIG. 8 in that the contact plug 143 and the wiring 142 are connected to the pixel separation electrode 109 instead of the pixel separation wiring 182 .
  • the pixel separation electrode 109 is formed in a shape penetrating the semiconductor substrate 120 . Therefore, an opening can be formed in the insulating film 133 adjacent to the pixel separation electrode 109 to arrange the contact plug 143 and connect it to the wiring 142 .
  • a first bias voltage is applied to the pixel separation electrode 109 in the figure through the wiring 142 in the wiring region 140 .
  • the pixel separation wiring 182 can be omitted from the pixel 100 in FIG.
  • the configuration of the imaging device 1 other than this is the same as the configuration of the imaging device 1 according to the second embodiment of the present disclosure, so the description is omitted.
  • the imaging device 1 of the third embodiment of the present disclosure applies the first bias voltage to the pixel separation electrodes 109 using the contact plugs 143 and the wirings 142 in the wiring regions 140 .
  • the pixel isolation wiring 182 can be omitted, and the configuration of the pixel 100 can be simplified.
  • the image sensor 1 of the first embodiment described above uses the intra-pixel isolation wiring 181 and the pixel isolation wiring 182 made of metal such as tungsten.
  • the imaging element 1 of the fourth embodiment of the present disclosure differs from the above-described first embodiment in that it uses rear-side wiring formed of a transparent member.
  • FIGS. 10A and 10B are diagrams showing configuration examples of back-side wiring according to the fourth embodiment of the present disclosure.
  • This figure like FIGS. 5A and 5B, is a plan view showing a configuration example of the backside wiring.
  • the pixel 100 in FIG. 5 differs from FIGS. 5A and 5B in that an intra-pixel isolation wiring 183 and a pixel isolation wiring 184 are provided instead of the intra-pixel isolation wiring 181 and the pixel isolation wiring 182 .
  • the intra-pixel separation wiring 183 and the pixel separation wiring 184 are wirings made of a transparent member such as a transparent conductive film.
  • the in-pixel isolation wiring 183 is connected to the in-pixel isolation electrode 108
  • the pixel isolation wiring 184 is connected to the pixel isolation electrode 109 .
  • the intra-pixel isolation wiring 183 and the pixel isolation wiring 184 are made of, for example, ITO (Indium Tin Oxide), In 2 O 3 , ZnO (Zinc Oxide), IZO (Indium Zinc Oxide), and IGZO (In-Ga-Zn-O). ).
  • FIG. 10A shows an example in which the in-pixel isolation wiring 183 and the pixel isolation wiring 184 are arranged in the same direction as the in-pixel isolation electrode 108
  • FIG. 10B shows an example in which the in-pixel isolation wiring 183 and the pixel isolation wiring 184 It shows an example in which it is arranged in a direction different from that of the in-pixel separation electrode 108 .
  • FIGS. 10A and 10B are diagrams showing other configuration examples of back-side wiring according to the fourth embodiment of the present disclosure.
  • This figure like FIGS. 10A and 10B, is a plan view showing a configuration example of the backside wiring.
  • the intra-pixel isolation wiring 183 in FIG. 10 differs from the intra-pixel isolation wiring 183 in FIGS.
  • the intra-pixel isolation wiring 183 in FIG. A transparent conductive film generally has a lower conductivity than a metal film. Therefore, the in-pixel isolation wiring 183 has a higher resistance value than the in-pixel isolation wiring 181 formed of a metal film. As shown in FIG. 6, the second bias voltage frequently changes. When the resistance value of the intra-pixel isolation wiring 183 that transmits the second bias voltage is high, the delay time increases and the second bias voltage for each pixel 100 differs. As a result, unevenness occurs in the image signal.
  • the intra-pixel isolation wiring 183 is configured to be wide. As a result, the resistance of the intra-pixel isolation wiring 183 can be reduced, and the delay time of transmission of the second bias voltage can be shortened.
  • [Modification] 11C and 11D are diagrams showing modifications of the configuration of the pixel 100 according to the fourth embodiment of the present disclosure.
  • the intra-pixel isolation electrode 108 in the figure is arranged in a direction different from that of the intra-pixel isolation region 127 and represents an example in which it is arranged in a direction perpendicular to the boundary between the photoelectric conversion units 101 and 102 .
  • Incident light can be reflected to a region such as the photoelectric conversion portion 101 by the in-pixel separation electrode 108 .
  • the conversion efficiency of the pixel 100 can be improved.
  • the configuration of the imaging device 1 other than this is the same as the configuration of the imaging device 1 in the first embodiment of the present disclosure, the description is omitted.
  • the imaging element 1 of the fourth embodiment of the present disclosure includes the intra-pixel isolation wiring 183 and the pixel isolation wiring 184 that are made of a transparent member in the pixel 100 .
  • the amount of incident light to the photoelectric conversion unit 101 can be increased.
  • the sensitivity of the pixel 100 can be improved.
  • the imaging device 1 of the first embodiment described above includes the in-pixel separation section 150 and the pixel separation section 160 arranged on the back side of the semiconductor substrate 120 .
  • the imaging device 1 of the fifth embodiment of the present disclosure differs from the above-described first embodiment in that it includes an intra-pixel separation section and a pixel separation section on both surfaces of the semiconductor substrate 120 .
  • FIG. 12 is a cross-sectional view showing a configuration example of a pixel according to the fifth embodiment of the present disclosure. Similar to FIG. 4, this figure is a cross-sectional view showing a configuration example of the pixel 100. As shown in FIG. The pixel 100 in FIG. 4 differs from the pixel 100 in FIG. 4 in that an intra-pixel isolation portion 154 is arranged instead of the intra-pixel isolation region 127 and a pixel isolation portion 164 is further arranged.
  • the in-pixel isolation portion 154 is an in-pixel isolation portion arranged on the surface side of the semiconductor substrate 120 .
  • the in-pixel isolation portion 154 can be formed by embedding an insulating member in a groove portion 155 formed from the surface side of the semiconductor substrate 120 .
  • an in-pixel isolation electrode 108 can be further arranged in the in-pixel isolation portion 154 .
  • the in-pixel isolation electrodes 108 arranged in the in-pixel isolation portion 150 and the in-pixel isolation portion 154 are distinguished by adding symbols “a” and “b”.
  • the intra-pixel separation electrode 108 b can be configured by an electrode 156 arranged in the central portion of the groove portion 155 .
  • the pixel separation section 160 in the same drawing is arranged on the front surface side of the semiconductor substrate 120 .
  • a pixel separating portion 164 is arranged at the boundary of the pixels 100 on the back side of the semiconductor substrate 120 .
  • the pixel separating portion 164 can be formed by embedding an insulating member in a groove portion 165 formed from the back side of the semiconductor substrate 120 .
  • the pixel separation electrode 109 can be further arranged in the pixel separation portion 164 .
  • the pixel separation electrodes 109 arranged in the pixel separation section 160 and the pixel separation section 164 are distinguished by adding symbols “a” and “b”.
  • the pixel separation electrode 109 b can be composed of an electrode 166 arranged in the central portion of the groove portion 165 .
  • the pixel 100 in the same figure has overflow paths 107a and 107b.
  • the overflow path 107 a is an overflow path configured by the semiconductor region 125 arranged between the in-pixel isolation portion 150 and the pixel isolation portion 164 .
  • the overflow path 107 b is an overflow path configured by the semiconductor region 128 arranged between the in-pixel isolation portions 150 and 154 . Note that either one of the overflow paths 107a and 107b can be arranged.
  • the same second bias voltage as that applied to the in-pixel separated electrode 108a can be applied to the in-pixel separated electrode 108b. Also, a second bias voltage different from the in-pixel isolation electrode 108a can be applied to the in-pixel isolation electrode 108b.
  • a pixel separation portion wiring 184 is connected to the pixel separation electrode 109a.
  • the contact plug 143 and the wiring 142 of the wiring region 140 can be connected to the pixel separation electrode 109b.
  • the same first bias voltage as the pixel separation electrode 109a can be applied to the pixel separation electrode 109b.
  • a first bias voltage different from that applied to the pixel separation electrode 109a can be applied to the pixel separation electrode 109b.
  • the pixel 100 in FIG. 1 includes intra-pixel separation electrodes 108 a and 108 b and pixel separation electrodes 109 a and 109 b on both sides of a semiconductor substrate 120 .
  • the saturation charge amount and the dark current of the photoelectric conversion units 101 and 102 can be adjusted on both surfaces of the semiconductor substrate 120 respectively.
  • the intra-pixel separating section 154 is an example of the second intra-pixel separating section described in the claims.
  • the in-pixel separation electrode 108b is an example of the second in-pixel separation electrode described in the claims.
  • the pixel separating section 160 in the figure is an example of the second pixel separating section described in the claims.
  • the pixel separation electrode 109b in the figure is an example of the second pixel separation electrode described in the claims.
  • FIGS. 13A-13E are diagrams illustrating an example of a method for manufacturing an imaging device according to the fifth embodiment of the present disclosure. This figure is a diagram showing an example of the manufacturing process of the intra-pixel separating sections 150 and 154 and the pixel separating sections 160 and 164 in the manufacturing process of the imaging device 1 according to the fifth embodiment of the present disclosure.
  • grooves 161 and 155 are formed on the surface side of the semiconductor substrate 120 .
  • an insulating member is placed on the wall surfaces of the grooves 161 and 155 to form the intra-pixel separation section 154 and the pixel separation section 160 .
  • electrodes 156 and 162 are formed by placing a conductive member in grooves 161 and 155 (FIG. 13A).
  • a wiring region 140 is formed on the surface side of the semiconductor substrate 120 .
  • the semiconductor substrate 120 is turned upside down, and the back side of the semiconductor substrate 120 is ground (FIG. 13B).
  • grooves 151 and 165 are formed on the back side of the semiconductor substrate 120 (FIG. 13C).
  • an insulating member is placed on the walls of the grooves 151 and 165 to form the intra-pixel separation section 150 and the pixel separation section 164 (FIG. 13D).
  • electrodes 156 and 162 are formed by arranging conductive members in the grooves 151 and 165 (FIG. 13E).
  • the configuration of the imaging device 1 other than this is the same as the configuration of the imaging device 1 in the first embodiment of the present disclosure, the description is omitted.
  • the imaging device 1 of the fifth embodiment of the present disclosure includes the intra-pixel separation electrodes 108a and 108b and the pixel separation electrodes 109a and 109b on both sides of the semiconductor substrate 120. It becomes possible to adjust the bias voltages applied to these, respectively, and the bias voltages to be applied can be optimized.
  • the image pickup device 1 of the first embodiment described above uses the intra-pixel separation electrode 108 and the pixel separation electrode 109 configured by the metal electrodes 152 and 162 .
  • the imaging device 1 of the sixth embodiment of the present disclosure uses the in-pixel separation electrode 108 and the pixel separation electrode 109 configured by electrodes of a transparent conductive film, which is different from that of the above-described first embodiment. different from
  • FIG. 14 is a cross-sectional view showing a configuration example of a pixel according to the sixth embodiment of the present disclosure. Similar to FIG. 4, this figure is a cross-sectional view showing a configuration example of the pixel 100. As shown in FIG. The pixel 100 in FIG. 4 differs from the pixel 100 in FIG. 4 in that an electrode 157 is arranged instead of the electrode 152 and an electrode 167 is arranged instead of the electrode 162 .
  • the intra-pixel separation electrode 108 in the figure is composed of an electrode 157 .
  • the pixel separation electrode 109 in FIG. These electrodes 157 and 167 are composed of a transparent member such as a transparent conductive film. The member described in FIG. 10A can be applied to this transparent conductive film.
  • the configuration of the imaging device 1 is not limited to this example.
  • the in-pixel isolation wiring 181 and the pixel isolation wiring 182 instead of the in-pixel isolation wiring 183 and the pixel isolation wiring 184 described with reference to FIG. 10A can be arranged.
  • FIGS. 15A-15D are diagrams illustrating an example of a method for manufacturing an imaging device according to the sixth embodiment of the present disclosure. This figure is a diagram showing an example of the manufacturing process of the intra-pixel separating section 150 and the pixel separating section 160 in the manufacturing process of the imaging device 1 according to the sixth embodiment of the present disclosure.
  • grooves 161 are formed on the surface side of the semiconductor substrate 120 .
  • an insulating member is placed on the wall surface of the groove 161 to form the pixel separation section 160 (FIG. 15A).
  • a transparent conductive film is arranged in the groove 161 to form an electrode 167 (FIG. 15B).
  • an in-pixel isolation region 127 is formed on the semiconductor substrate 120 and a wiring region 140 is formed on the surface side of the semiconductor substrate 120 .
  • the semiconductor substrate 120 is turned upside down, and the back side of the semiconductor substrate 120 is ground.
  • a groove portion 151 is formed on the back surface side of the semiconductor substrate 120 (FIG. 15C).
  • an insulating member is arranged on the wall surface of the groove portion 151 to form the intra-pixel isolation portion 150 .
  • a transparent conductive film is placed in the groove 151 to form an electrode 157 (FIG. 15D).
  • the electrodes 167 of the transparent conductive film are arranged in the grooves 151 formed on the surface side of the semiconductor substrate 120 . Therefore, it is necessary to apply a low-temperature process to subsequent steps. This is because the transparent conductive film has low heat resistance.
  • FIGS. 16A-16H are diagrams showing another example of the method for manufacturing the imaging device according to the sixth embodiment of the present disclosure. This figure is a diagram showing another example of the manufacturing process of the intra-pixel separating section 150 and the pixel separating section 160 in the manufacturing process of the imaging device 1 according to the sixth embodiment of the present disclosure.
  • grooves 161 are formed on the surface side of the semiconductor substrate 120 .
  • an insulating member is arranged on the wall surface of the groove portion 161 to form the pixel separating portion 160 .
  • the temporary electrode 510 is arranged in the groove portion 161 .
  • This temporary electrode 510 can be made of, for example, polycrystalline silicon (FIG. 16A).
  • an intra-pixel isolation region 127 is formed in the semiconductor substrate 120, and a wiring region 140 is formed on the surface side of the semiconductor substrate 120.
  • the semiconductor substrate 120 is turned upside down, and the back side of the semiconductor substrate 120 is ground. (Fig. 16B).
  • grooves 151 are formed on the back side of the semiconductor substrate 120 (FIG. 16E).
  • an insulating member is arranged on the wall surface of the groove portion 151 to form the intra-pixel separation portion 150 (FIG. 16F).
  • electrodes 157 and 167 are formed by placing a transparent conductive film in the grooves 151 and 161 (FIG. 16H).
  • temporary electrodes 510 are arranged in grooves 161 formed on the surface side of the semiconductor substrate 120, as shown in FIG. 16A.
  • This temporary electrode 510 is made of polycrystalline silicon.
  • This polycrystalline silicon is a member having high heat resistance. Therefore, a high-temperature process, for example, a process of forming an insulating film by thermal oxidation of the semiconductor substrate 120 can be applied to subsequent steps.
  • the imaging element 1 described in FIG. 12 uses the electrodes 152 and 156 and the electrodes 162 and 166 made of metal, electrodes made of a transparent conductive film can also be used.
  • FIG. 17 is a cross-sectional view showing a configuration example of a pixel according to the first modification of the sixth embodiment of the present disclosure.
  • This figure is a diagram showing a configuration example of the pixel 100, similar to FIG.
  • the pixel 100 of FIG. 12 differs from the pixel 100 of FIG. 12 in that electrodes 157 and 158 are arranged instead of the electrodes 152 and 156 and electrodes 167 and 168 are arranged instead of the electrodes 162 and 166 .
  • Electrodes 157 and 158 and electrodes 167 and 168 are electrodes made of a transparent conductive film.
  • the imaging device 1 described with reference to FIG. 17 uses transparent conductive film electrodes for the electrodes 157 and 158 and the electrodes 167 and 168, but only some of the electrodes may be formed from the transparent conductive film.
  • FIG. 18A and 18B are cross-sectional views showing configuration examples of pixels according to the second modification of the sixth embodiment of the present disclosure.
  • This figure is a diagram showing a simplified configuration example of the pixel 100 .
  • a pixel 100 in FIG. 18A is a diagram showing an example in which electrodes 157 and 168 made of a transparent conductive film are arranged on the back side of a semiconductor substrate 120 .
  • FIG. 18B is a diagram showing an example in which electrodes 158 and 167 made of a transparent conductive film are arranged on the surface side of the semiconductor substrate 120. As shown in FIG.
  • FIGS. 18A and 18B are cross-sectional views showing other configuration examples of pixels according to the second modification of the sixth embodiment of the present disclosure.
  • This figure like FIGS. 18A and 18B, is a diagram showing a simplified configuration example of the pixel 100.
  • FIG. A pixel 100 in FIG. 19A represents an example in which electrodes 157 and 158 made of a transparent conductive film are arranged on intra-pixel separation electrodes 108a and 108b.
  • FIG. 19B is a diagram showing an example in which electrodes 167 and 168 made of a transparent conductive film are arranged on the pixel separation electrodes 109a and 109b.
  • the configuration of the imaging device 1 other than this is the same as the configuration of the imaging device 1 in the first embodiment of the present disclosure, the description is omitted.
  • the imaging device 1 of the sixth embodiment of the present disclosure applies a bias voltage to the intra-pixel separated electrode 108 and the pixel separated electrode 109 which are made of a transparent member.
  • the image sensor 1 of the first embodiment described above uses the in-pixel separation electrode 108 and the pixel separation electrode 109, but it is also possible to use the in-pixel separation electrode 108 and the pixel separation electrode 109 having different shapes. can.
  • FIGS. 20A-20C are diagrams showing configuration examples of pixels according to modifications of the present disclosure. This figure is a diagram showing a configuration example of the in-pixel separation electrode 108 and the pixel separation electrode 109 in the pixel 100 .
  • FIG. 20A is a diagram showing the intra-pixel separation electrode 108 constituted by the electrode 152 divided into two in plan view of the semiconductor substrate 120.
  • FIG. An overflow path 107 can be placed between the two electrodes 152 .
  • the in-pixel separation electrode 108 and the pixel separation electrode 109 can be arranged so as to pass through the semiconductor substrate 120 .
  • FIG. 20B is a diagram showing the intra-pixel separated electrode 108 constituted by the electrode 152 divided into two or more in plan view of the semiconductor substrate 120.
  • An overflow path 107 can be positioned between the plurality of electrodes 152 .
  • the overflow path 107 can be arranged between the electrode 152 and the electrode 152 forming the pixel separation electrode 109 .
  • the in-pixel separation electrode 108 and the pixel separation electrode 109 can be arranged so as to pass through the semiconductor substrate 120 .
  • FIG. 20C is a diagram showing the in-pixel separation electrode 108 formed by the electrode 152 having a shape that contacts the electrode 162 that forms the pixel separation electrode 109 in plan view of the semiconductor substrate 120 .
  • the pixel separation electrode 109 having a shape penetrating the semiconductor substrate 120 and the pixel separation electrode 109 divided on the front side and the back side of the semiconductor substrate 120 can be arranged.
  • the intra-pixel separation electrode 108 is arranged on the front surface side and the back surface side of the semiconductor substrate 120 .
  • the overflow path 107 is arranged between the in-pixel separation electrodes 108 divided into the front side and the back side.
  • FIGS. 21A and 22B are diagrams showing other configuration examples of pixels according to the modification of the present disclosure. This figure is a diagram showing a configuration example of the pixel separation electrode 109 in the pixel 100 .
  • FIG. 21A is a diagram showing an example of the pixel separation electrode 109 constituted by an octagonal electrode 162 in plan view of the semiconductor substrate 120.
  • FIG. 162 By forming the electrode 162 into an octagonal shape, it is possible to reduce the electric field concentration at the corner of the pixel 100 when the first bias voltage is applied to the electrode 162 .
  • a through via 171 can be arranged at the corner of the pixel 100 .
  • the through via 171 is a via plug shaped to penetrate the semiconductor substrate 120 and is a via plug connected to the wiring 142 in the wiring region 140 .
  • FIG. 21B is a diagram showing an example of the pixel separation electrode 109 constituted by the electrode 162 with rounded corners in plan view of the semiconductor substrate 120 . Similar to electrode 162 in FIG. 21A, electric field concentration at the corners of pixel 100 when the first via voltage is applied can be reduced.
  • the configuration of the imaging device 1 other than this is the same as the configuration of the imaging device 1 in the first embodiment of the present disclosure, the description is omitted.
  • the imaging device 1 as described above can be applied to various electronic devices such as imaging systems such as digital still cameras and digital video cameras, mobile phones with imaging functions, and other devices with imaging functions. can be done.
  • FIG. 22 is a block diagram showing a configuration example of an imaging device mounted on an electronic device.
  • an imaging device 701 includes an optical system 702, an imaging element 703, and a DSP (Digital Signal Processor) 704. , a recording device 709, and a power supply system 710 are connected, and can capture still images and moving images.
  • DSP Digital Signal Processor
  • the optical system 702 is configured with one or more lenses, guides image light (incident light) from the subject to the imaging element 703, and forms an image on the light receiving surface (sensor section) of the imaging element 703.
  • the image pickup device 703 As the image pickup device 703, the image pickup device 1 having any of the configuration examples described above is applied. Electrons are accumulated in the imaging element 703 for a certain period of time according to the image formed on the light receiving surface via the optical system 702 . A signal corresponding to the electrons accumulated in the image sensor 703 is input to the DSP 704 .
  • the DSP 704 performs various signal processing on the signal from the image sensor 703 to obtain an image, and temporarily stores the image data in the memory 708 .
  • the image data stored in the memory 708 is recorded in the recording device 709 or supplied to the display device 705 to display the image.
  • An operation system 706 receives various operations by a user and supplies an operation signal to each block of the imaging apparatus 701 , and a power supply system 710 supplies electric power necessary for driving each block of the imaging apparatus 701 .
  • a pixel including a plurality of photoelectric conversion units formed on a semiconductor substrate having a wiring region disposed on the surface side thereof and generating charges by performing photoelectric conversion of incident light from an object; an overflow path that mutually transfers charges between the plurality of photoelectric conversion units; a pixel separation unit arranged at a boundary between the pixels; a pixel separation electrode arranged in the pixel separation portion and to which a first bias voltage is applied; an intra-pixel separation unit that separates the plurality of photoelectric conversion units; an intra-pixel isolation electrode arranged in the intra-pixel isolation portion and to which a second bias voltage is applied; a charge holding unit that holds the generated charge; a plurality of charge transfer units arranged for each of the plurality of photoelectric conversion units and configured to transfer charges generated by the photoelectric conversion units to the charge holding unit and hold the charges; and an image signal generator that generates an image signal based on the held charges.
  • the imaging device wherein the intra-pixel separation electrode is applied with the second bias voltage for adjusting the potential barrier of the overflow path.
  • the plurality of charge transfer units transfer the charges respectively generated by the plurality of photoelectric conversion units to the charge holding unit in common, and collect the charges generated by the plurality of photoelectric conversion units in the charge holding unit at the same time.
  • collective transfer for holding the charges in the respective photoelectric conversion units and individual transfer for individually transferring the charges generated by the plurality of photoelectric conversion units to the charge holding unit;
  • the image signal generation unit generates the image signal based on the charges collectively held in the charge holding unit by the batch transfer, and generates the image signal based on the charges individually held in the charge holding unit by the individual transfer.
  • the image pickup device according to (1) or (2), wherein a plurality of phase difference signals are generated for pupil-splitting the subject and detecting an image plane phase difference.
  • (4) The imaging device according to any one of (1) to (3), wherein the overflow path is arranged between the intra-pixel separation section and the pixel separation section.
  • the pixel includes a plurality of the intra-pixel separation sections, The imaging device according to any one of (1) to (4), wherein the overflow path is arranged between the plurality of intra-pixel separating sections.
  • (7) The imaging device according to any one of (1) to (6), wherein the intra-pixel separation electrode is applied with the second bias voltage for adjusting the charge storage capacity in the photoelectric conversion section.
  • the imaging device according to any one of (1) to (7), wherein the intra-pixel separation section is arranged on the back surface side of the semiconductor substrate.
  • the imaging device further comprising an intra-pixel isolation region, which is a semiconductor region arranged on the surface side of the semiconductor substrate in the pixel and separating the plurality of photoelectric conversion units.
  • a second in-pixel isolation portion which is the in-pixel isolation portion arranged on the surface side of the semiconductor substrate;
  • the imaging device according to (8) above further comprising a second intra-pixel isolation electrode which is the intra-pixel isolation electrode arranged in the second intra-pixel isolation section.
  • (11) The imaging device according to (10), wherein the second in-pixel separation electrode is applied with the second bias voltage different from the in-pixel separation electrode.
  • the pixel separation electrode is applied with the first bias voltage for adjusting the charge storage capacity in the photoelectric conversion section.
  • the imaging device according to any one of (1) to (16), wherein the pixel separation section is arranged on the back surface side of the semiconductor substrate. (18) a second pixel separation section which is the pixel separation section arranged on the surface side of the semiconductor substrate; The imaging device according to (17), further comprising a second pixel separation electrode which is the pixel separation electrode arranged in the second pixel separation section. (19) The imaging device according to (17) above, further comprising a pixel isolation portion wiring arranged on the back surface side of the semiconductor substrate and transmitting the first bias voltage to the pixel isolation portion. (20) The imaging device according to any one of (1) to (19), wherein the pixel separation section and the pixel separation electrode are formed in a shape penetrating the semiconductor substrate.
  • the imaging device according to any one of (1) to (20), wherein the intra-pixel separation electrode is made of a transparent member.
  • the pixel separation electrode is made of a transparent member.

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Abstract

画素に配置される複数の光電変換部同士を分離する。本開示の撮像素子は、画素と、オーバーフローパスと、画素分離部と、画素分離電極と、画素内分離部と、画素内分離電極とを有する。画素は、表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える。オーバーフローパスは、複数の光電変換部同士において電荷を相互に転送する。画素分離部は、画素の境界に配置される。画素分離電極は、画素分離部に配置されて第１のバイアス電圧が印加される。画素内分離部は、複数の光電変換部を分離する。画素内分離電極は、画素内分離部に配置されて第２のバイアス電圧が印加される。

Description

撮像素子及び撮像装置
　本開示は、撮像素子及び撮像装置に関する。
　入射光の光電変換を行う光電変換部を有する画素が２次元行列状に配置される撮像素子が使用されている。この撮像素子の画素は、光電変換により生成された電荷に基づいて画像信号を生成する。この撮像素子における画素同士の間には分離領域が配置され、画素間の電荷の移動が抑制される。これにより、画像信号のノイズを低減することができる。この分離領域は、光電変換部が配置される半導体基板に形成され、隣接する画素の光電変換部同士を分離する。しかし、分離領域と接する半導体基板の界面には、界面準位が形成される。この界面準位に補足された電荷（電子）が界面準位から解放されて拡散すると暗電流を生じる。この暗電流は光電変換によらない電荷による信号電流であるため、暗電流が光電変換部の生成電荷に重畳すると、画像信号に誤差を生じる。
　そこで、分離領域を導電性の部材により構成して負極性のバイアス電圧を印加する撮像素子が提案されている（例えば、特許文献１参照）。負極性のバイアス電圧を印加することにより、分離領域に接する半導体基板の界面の近傍に正孔が蓄積する。この蓄積した正孔により界面準位からの電荷の移動が阻止され、暗電流を低減することができる。
米国特許出願公開第２０１７／０１７０２２９号明細書
　撮像レンズの焦点位置を検出してオートフォーカスを行う撮像素子では、被写体像の像面位相差を検出する画素である位相差画素が配置される。この位相差画素のうち、複数の光電変換部が１つの画素に配置される形式の位相差画素では、光電変換部同士を分離する分離部を画素内に配置する必要がある。しかしながら、上記の従来技術では、画素内の光電変換部同士を分離できないという問題がある。
　そこで、本開示では、画素に配置される複数の光電変換部同士を分離する撮像素子及び撮像装置を提案する。
　本開示に係る撮像素子は、画素と、オーバーフローパスと、画素分離部と、画素分離電極と、画素内分離部と、画素内分離電極と、電荷保持部と、複数の電荷転送部と、画像信号生成部とを有する。上記画素は、表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える。上記オーバーフローパスは、上記複数の光電変換部同士において電荷を相互に転送する。上記画素分離部は、上記画素の境界に配置される。上記画素分離電極は、上記画素分離部に配置されて第１のバイアス電圧が印加される。上記画素内分離部は、上記複数の光電変換部を分離する。上記画素内分離電極は、上記画素内分離部に配置されて第２のバイアス電圧が印加される。上記電荷保持部は、上記生成された電荷を保持する。上記複数の電荷転送部は、上記複数の光電変換部毎に配置されて上記光電変換部により生成される電荷を上記電荷保持部に転送して保持させる。上記画像信号生成部は、上記保持された電荷に基づいて画像信号を生成する。
本開示の実施形態に係る撮像装置の構成例を示す図である。 本開示の実施形態に係る画素の構成例を示す図である。 本開示の第１の実施形態に係る画素の構成例を示す図である。 本開示の第１の実施形態に係る画素の構成例を示す断面図である。 本開示の第１の実施形態に係る裏面側配線の構成例を示す図である。 本開示の第１の実施形態に係る裏面側配線の構成例を示す図である。 本開示の第１の実施形態に係る裏面側配線の構成例を示す図である。 本開示の実施形態に係る画像信号及び位相差信号の生成の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る画素の構成例を示す断面図である。 本開示の第３の実施形態に係る画素の構成例を示す断面図である。 本開示の第４の実施形態に係る裏面側配線の構成例を示す図である。 本開示の第４の実施形態に係る裏面側配線の構成例を示す図である。 本開示の第４の実施形態に係る裏面側配線の他の構成例を示す図である。 本開示の第４の実施形態に係る裏面側配線の他の構成例を示す図である。 本開示の第４の実施形態に係る画素１００の構成の変形例を示す図である。 本開示の第４の実施形態に係る画素１００の構成の変形例を示す図である。 本開示の第５の実施形態に係る画素の構成例を示す断面図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第６の実施形態に係る画素の構成例を示す断面図である。 本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。 本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。 本開示の第６の実施形態の第１の変形例に係る画素の構成例を示す断面図である。 本開示の第６の実施形態の第２の変形例に係る画素の構成例を示す断面図である。 本開示の第６の実施形態の第２の変形例に係る画素の構成例を示す断面図である。 本開示の第６の実施形態の第２の変形例に係る画素の他の構成例を示す断面図である。 本開示の第６の実施形態の第２の変形例に係る画素の他の構成例を示す断面図である。 本開示の変形例に係る画素の構成例を示す図である。 本開示の変形例に係る画素の構成例を示す図である。 本開示の変形例に係る画素の構成例を示す図である。 本開示の変形例に係る画素の他の構成例を示す図である。 本開示の変形例に係る画素の他の構成例を示す図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
７．変形例
８．撮像装置の構成例
　（１．第１の実施形態）
　［撮像素子の構成］
　図１は、本開示の実施形態に係る撮像素子の構成例を示す図である。本例の撮像素子１は、図１に示すように、半導体基板１１例えばシリコン基板に複数の光電変換素子を含む画素１００が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素１００は、光電変換素子、例えば、フォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ（後述する電荷転送部）、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタを追加して４つのトランジスタで構成することもできる。画素１００は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つの浮遊拡散領域と、共有する１つずつの他の画素トランジスタとから構成される。
　周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。
　制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また撮像素子の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
　垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線１３を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素１００を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素１００の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
　カラム信号処理回路５は、画素１００の例えば列ごとに配置されており、１行分の画素１００から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素１００固有の固定パターンノイズを除去するためのＣＤＳ（Correlated　Double　Sampling）や、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
　［撮像素子の構成］
　図２は、本開示の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。画素１００は、光電変換部１０１及び１０２と、電荷保持部１０３及び１０４と、電荷転送部１０５及び１０６と、リセットトランジスタ１１１と、増幅トランジスタ１１２と、選択トランジスタ１１３と、オーバーフローパス１０７と、画素内分離電極１０８と、画素分離電極１０９とを備える。なお、リセットトランジスタ１１１、増幅トランジスタ１１２及び選択トランジスタ１１３により構成される回路は、画像信号生成部１１０を構成する。
　光電変換部１０１及び１０２は、フォトダイオードにより構成することができる。また、電荷転送部１０５及び１０６、リセットトランジスタ１１１、増幅トランジスタ１１２及び選択トランジスタ１１３は、ｎチャネルＭＯＳトランジスタにより構成することができる。このｎチャネルＭＯＳトランジスタでは、ゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をゲートに印加することにより、ドレイン－ソース間を導通させることができる。以下、このゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をオン電圧と称する。また、このオン電圧を含む制御信号をオン信号と称する。制御信号は、後述する信号線ＴＲＧ１等により伝達される。
　前述のように、画素１００には、画素駆動配線１３及び垂直信号線９が配線される。同図の画素駆動配線１３には、信号線Ｖｂ１、信号線Ｖｂ２、信号線ＴＲＧ１、信号線ＴＲＧ２、信号線ＲＳＴ、信号線ＳＥＬが含まれる。また、垂直信号線９には、信号線ＶＯが含まれる。この他、画素１００には、電源線Ｖｄｄが配線される。この電源線Ｖｄｄは、画素１００に電源を供給する配線である。
　光電変換部１０１のアノードは接地され、カソードは電荷転送部１０５のソースに接続される。光電変換部１０２のアノードは接地され、カソードは電荷転送部１０６のソースに接続される。電荷転送部１０５のドレインは、リセットトランジスタ１１１のソース、増幅トランジスタ１１２のゲート、電荷転送部１０６のドレイン、電荷保持部１０３の一端及び電荷保持部１０４の一端に接続される。電荷保持部１０３の他の一端及び１０４の他の一端は接地される。リセットトランジスタ１１１のドレインは、電源線Ｖｄｄに接続される。増幅トランジスタ１１２のドレインは電源線Ｖｄｄに接続され、ソースは選択トランジスタ１１３のドレインに接続される。選択トランジスタ１１３のソースは、信号線ＶＯに接続される。
　オーバーフローパス１０７は、光電変換部１０１のカソード及び光電変換部１０２のカソードの間に接続される。画素内分離電極１０８は、信号線Ｖｂ２に接続される。画素分離電極１０９は、信号線Ｖｂ１に接続される。電荷転送部１０５のゲート及び電荷転送部１０６のゲートには、それぞれ信号線ＴＲＧ１及び信号線ＴＲＧ２が接続される。リセットトランジスタ１１１のゲート及び選択トランジスタ１１３のゲートには、それぞれ信号線ＲＳＴ及び信号線ＳＥＬが接続される。
　光電変換部１０１及び１０２は、入射光の光電変換を行うものである。この光電変換部１０１及び１０２は、後述する半導体基板１２０に形成されるフォトダイオードにより構成することができる。光電変換部１０１及び１０２は、露光期間において入射光の光電変換を行うとともに光電変換により生成される電荷を保持する。
　電荷保持部１０３及び１０４は、光電変換部１０１及び１０２により生成される電荷を保持するものである。同図の電荷保持部１０３及び１０４は、並列に接続される場合の例を表したものである。電荷保持部１０３及び１０４は、半導体基板１２０に形成される半導体領域である浮遊拡散領域（ＦＤ：Floating　Diffusion）により構成することができる。
　電荷転送部１０５及び１０６は、電荷を転送するものである。電荷転送部１０５は光電変換部１０１の光電変換により生成される電荷を電荷保持部１０３及び１０４に転送し、電荷転送部１０６は光電変換部１０２の光電変換により生成される電荷を電荷保持部１０３及び１０４に転送する。この電荷転送部１０５及び１０６は、光電変換部１０１及び１０２と電荷保持部１０３及び１０４との間をそれぞれ導通させることにより、電荷を転送する。電荷転送部１０５及び１０６の制御信号は、信号線ＴＲＧ１及びＴＲＧ２によりそれぞれ伝達される。
　画像信号生成部１１０は、電荷保持部１０３及び１０４に保持される電荷に基づいて画像信号を生成するものである。前述のように、画像信号生成部１１０は、リセットトランジスタ１１１、増幅トランジスタ１１２及び選択トランジスタ１１３により構成される。
　リセットトランジスタ１１１は、電荷保持部１０３及び１０４をリセットするものである。このリセットは、電荷保持部１０３及び１０４と電源線Ｖｄｄとの間を導通して電荷保持部１０３及び１０４の電荷を排出することにより行うことができる。リセットトランジスタ１１１の制御信号は、信号線ＲＳＴにより伝達される。
　増幅トランジスタ１１２は、電荷保持部１０３及び１０４の電圧を増幅するものである。増幅トランジスタ１１２のゲートは、電荷保持部１０３及び１０４に接続されている。このため、増幅トランジスタ１１２のソースには、電荷保持部１０３及び１０４に保持された電荷に応じた電圧の画像信号が生成される。また、選択トランジスタ１１３を導通させることにより、この画像信号を信号線ＶＯに出力させることができる。選択トランジスタ１１３の制御信号は、信号線ＳＥＬにより伝達される。
　オーバーフローパス１０７は、光電変換部１０１及び１０２の間において電荷を相互に転送するものである。このオーバーフローパス１０７は、光電変換部１０１及び１０２の間に配置される半導体領域により構成することができる。
　画素内分離電極１０８は、後述する画素内分離部１５０に配置される電極である。この画素内分離電極１０８には、信号線Ｖｂ２を介して第２のバイアス電圧が印加される。後述するように、画素内分離電極１０８は、光電変換部１０１及び１０２の間に配置される。
　画素分離電極１０９は、後述する画素分離部１６０に配置される電極である。この画素分離電極１０９には、信号線Ｖｂ１を介して第１のバイアス電圧が印加される。後述するように、画素分離電極１０９は、光電変換部１０１及び１０２を含む画素１００を囲繞する形状に構成される。
　画素１００において位相差信号を生成する際には、電荷転送部１０５及び１０６が光電変換部１０１及び１０２により生成される電荷を電荷保持部１０３及び１０４に個別に転送する。この電荷の転送を個別転送と称する。その後、電荷保持部１０３及び１０４に個別に転送された電荷に基づいて画像信号生成部１１０により位相差信号がそれぞれ生成される。以下、位相差信号を生成するモードを位相差信号モードと称する。
　一方、画素１００において画像信号を生成する際には、電荷転送部１０５及び１０６が光電変換部１０１及び１０２により生成される電荷を電荷保持部１０３及び１０４に共通に転送する。この場合、電荷保持部１０３及び１０４は、光電変換部１０１及び１０２により生成される電荷を同時にまとめて保持する。この電荷の転送をまとめ転送と称する。また、この画像信号を生成するモードを画像信号モードと称する。
　［撮像素子の平面の構成］
　図３は、本開示の第１の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す平面図である。同図は、半導体基板１２０の裏面側からみた画素１００の構成を模式的に表した図である。同図の点線の矩形が画素１００の領域を表す。また、白抜きの矩形は、半導体基板１２０に形成された半導体領域及びゲート電極を表す。画素１００には光電変換部１０１及び１０２をそれぞれ構成する半導体領域１２１及び１２２が配置され、半導体領域１２１及び１２２に隣接して電荷転送部１０５及び１０６が配置される。同図には、電荷転送部１０５及び１０６のゲート電極１３４及び１３５を記載した。電荷転送部１０５及び１０６に隣接して電荷保持部１０３及び１０４を構成する半導体領域１２３及び１２４が配置される。なお、ゲート電極１３４及び１３５並びに半導体領域１２３及び１２４は、半導体基板１２０の表面側に配置される。
　後述する画素分離部１６０と画素内分離部１５０との間の半導体基板１２０には、オーバーフローパス１０７が配置される。同図の画素１００は、２つのオーバーフローパス１０７ａ及び１０７ｂが配置される例を表したものである。オーバーフローパス１０７ａ及び１０７ｂは、それぞれ半導体領域１２５及び１２６により構成される。
　光電変換部１０１及び１０２の間には、画素内分離部１５０が配置される。この画素内分離部１５０は、光電変換部１０１及び１０２を分離するものである。この画素内分離部１５０には、前述の画素内分離電極１０８を構成する電極１５２が配置される。また、画素１００の境界には、画素分離部１６０が配置される。この画素分離部１６０は、画素１００を囲繞する形状に構成されて隣接する画素１００同士を分離する。この画素分離部１６０には、前述の画素分離電極１０９を構成する電極１６２が配置される。
　なお、同図には、画像信号生成部１１０を更に記載した。同図は、画像信号生成部１１０が画素１００以外の領域に配置される例を表したものである。同図の画素１００は、信号線１１９により電荷保持部１０３及び１０４と接続される。
　［撮像素子の断面の構成］
　図４は、本開示の第１の実施形態に係る画素の構成例を示す断面図である。同図は、画素１００の構成例を表す断面図である。同図の画素１００は、半導体基板１２０と、絶縁膜１３３及び１９１と、配線領域１４０と、画素内分離部１５０と、画素分離部１６０と、画素内分離部配線１８１と、画素分離部配線１８２と、カラーフィルタ１９２と、遮光壁１９３と、平坦化膜１９４と、オンチップレンズ１９５とを備える。
　半導体基板１２０は、画素１００の素子の拡散層が配置される半導体の基板である。この半導体基板１２０は、例えば、シリコン（Ｓｉ）により構成することができる。光電変換部１０１等の素子は、半導体基板１２０に形成されたウェル領域に配置することができる。便宜上、同図の半導体基板１２０は、ｐ型のウェル領域に構成されるものと想定する。このウェル領域にｎ型又はｐ型の半導体領域を配置することにより、素子の拡散層を形成することができる。同図には、光電変換部１０１及び１０２、電荷転送部１０５及び１０６、電荷保持部１０３及び１０４並びにオーバーフローパス１０７を記載した。
　光電変換部１０１は、ｎ型の半導体領域１２１により構成される。具体的には、ｎ型の半導体領域１２１及び周囲のｐ型のウェル領域の界面のｐｎ接合によるフォトダイオードが光電変換部１０１に該当する。同様に、光電変換部１０２は、ｎ型の半導体領域１２２により構成される。露光期間に光電変換部１０１及び１０２の光電変換により生成される電荷は、ｎ型の半導体領域１２１及び１２２にそれぞれ蓄積される。この蓄積された電荷が、露光期間の経過後に電荷転送部１０５及び１０６により電荷保持部１０３及び１０４に転送されて保持される。なお、同図の半導体領域１２１及び１２２は、一部が半導体基板１２０の表面側に展延される。この展延された領域は、後述する電荷転送部１０５及び１０６のソース領域を構成する。
　また、半導体基板１２０の表面側に電荷保持部１０３及び１０４を構成するｎ型の半導体領域１２３及び１２４が配置される。これらｎ型の半導体領域１２３及び１２４は、比較的高い不純物濃度の半導体領域であり、前述のＦＤを構成する。
　また、光電変換部１０１及び１０２をそれぞれ構成するｎ型の半導体領域１２１及び１２２の間にオーバーフローパス１０７を構成する半導体領域１２５が配置される。この半導体領域１２５は、半導体領域１２１及び１２２と同じ導電型に構成され、半導体領域１２１及び１２２に隣接して配置される。半導体領域１２５と半導体領域１２１及び１２２との間には、電位障壁が形成される。この電位障壁を低くすることにより、半導体領域１２１及び１２２の間において電荷を移動させることができる。
　光電変換部１０１及び１０２の間には、画素内分離部１５０が配置される。この画素内分離部１５０は、絶縁部材により構成され、光電変換部１０１及び１０２を電気的に分離する。同図の画素内分離部１５０は、半導体基板１２０の裏面側に配置される例を表したものであり、半導体基板１２０の裏面側から形成された溝部１５１に酸化シリコン（ＳｉＯ２）等の絶縁部材を埋め込むことにより構成することができる。
　画素内分離部１５０には、画素内分離電極１０８が配置される。この画素内分離電極１０８は、半導体基板１２０に形成された溝部１５１の中央部に電極１５２を配置することにより形成することができる。電極１５２は、例えば、タングステンにより構成することができる。
　また、半導体基板１２０の表面側の光電変換部１０１及び１０２の間には、画素内分離領域１２７が配置される。この画素内分離領域１２７は、光電変換部１０１及び１０２の間の電荷の移動を防止する。画素内分離領域１２７は、ウェル領域と同じ導電型の比較的高い不純物濃度に構成される半導体領域により構成することができる。
　また、画素１００の境界の半導体基板１２０には、画素分離部１６０が配置される。この画素分離部１６０は、絶縁部材により構成され、画素１００同士を電気的に分離する。同図の画素分離部１６０は、半導体基板１２０の裏面側に配置される例を表したものである。また、同図の画素分離部１６０は、半導体基板１２０の表面側から形成された溝部１６１にＳｉＯ２等の絶縁部材を埋め込むことにより構成することができる。
　画素分離部１６０には、画素分離電極１０９が配置される。この画素分離電極１０９は、半導体基板１２０に形成された溝部１６１の中央部に電極１６２を配置することにより形成することができる。電極１６２は、例えば、タングステンにより構成することができる。
　また、画素１００の境界の半導体基板１２０の表面側には、分離部１３１が配置される。この分離部１３１は、半導体基板１２０の表面側に形成された比較的浅い溝部１３２に絶縁部材を埋め込むことにより構成することができる。この分離部１３１は、ＳＴＩ（Shallow　Trench　Isolation）と称される。分離部１３１は、画素分離部１６０に重なる位置に配置することができる。
　絶縁膜１３３は、半導体基板１２０の表面側を絶縁する膜である。この絶縁膜１３３は、ＳｉＯ２や窒化シリコン（ＳｉＮ）により構成することができる。
　半導体基板１２０の表面側には、ゲート電極１３４及び１３５が配置される。ゲート電極１３４及び１３５は、それぞれ電荷転送部１０５及び１０６のゲートを構成する。ゲート電極１３４及び１３５は、多結晶シリコンにより構成することができる。なお、ゲート電極１３４及び１３５の下層の絶縁膜１３３は、ゲート絶縁膜を構成する。電荷転送部１０５は、半導体領域１２１及び半導体領域１２３をそれぞれソース領域及びドレイン領域とするＭＯＳトランジスタにより構成される。同様に、電荷転送部１０６は、半導体領域１２２及び半導体領域１２４をそれぞれソース領域及びドレイン領域とするＭＯＳトランジスタにより構成される。
　配線領域１４０は、半導体基板１２０の表面側に配置され、画素１００の配線が配置される領域である。この配線領域１４０は、配線１４２及び絶縁層１４１を備える。配線１４２は、画素１００の素子の信号等を伝達するものである。この配線１４２は、銅（Ｃｕ）やタングステン等の導体により構成することができる。絶縁層１４１は、配線１４２等を絶縁するものである。この絶縁層１４１は、例えば、ＳｉＯ２により構成することができる。また、半導体基板１２０の半導体領域やゲート電極１３４と配線１４２との間には、コンタクトプラグ１４３が配置される。このコンタクトプラグ１４３は、柱状の金属により構成することができる。
　絶縁膜１９１は、半導体基板１２０の裏面側を絶縁するものである。この絶縁膜１９１は、例えば、ＳｉＯ２により構成することができる。
　画素内分離部配線１８１及び画素分離部配線１８２は、半導体基板１２０の裏面側に配置されて画素内分離電極１０８及び画素分離電極１０９と接続される配線である。画素内分離部配線１８１は画素内分離電極１０８に接続され、画素分離部配線１８２は画素分離電極１０９に接続される。画素内分離部配線１８１及び画素分離部配線１８２は、絶縁膜１９１に形成された開口部１８９を介して画素内分離電極１０８及び画素分離電極１０９と接続される。画素内分離部配線１８１及び画素分離部配線１８２は、タングステン等の金属により構成することができる。
　カラーフィルタ１９２は、入射光のうちの所定の波長の光を透過する光学的なフィルタである。カラーフィルタ１９２には、例えば、赤色光、緑色光及び青色光を透過するカラーフィルタを使用することができる。
　遮光壁１９３は、画素１００の境界のカラーフィルタ１９２の領域に配置されて隣接する画素１００からの入射光を遮光するものである。また、平坦化膜１９４は、カラーフィルタ１９２の表面を平坦化する膜である。
　オンチップレンズ１９５は、入射光を集光するレンズである。このオンチップレンズ１９５は、半球形状に構成され、入射光を光電変換部１０１及び１０２に集光する。
　同図の画素１００は、半導体基板１２０の裏面側に照射された入射光により撮像を行う。このような画素１００を備える撮像素子１は、裏面照射型の撮像素子と称される。
　画素内分離部１５０及び画素分離部１６０は、半導体基板１２０に埋め込まれて構成される。この画素内分離部１５０及び画素分離部１６０と接する半導体基板１２０の界面には、前述のように界面準位が形成され、暗電流の原因となる。そこで、この半導体基板１２０の界面の近傍に正孔が蓄積された電荷蓄積領域を形成し、暗電流の影響を低減する。この電荷蓄積領域は、画素内分離電極１０８及び画素分離電極１０９に負のバイアス電圧を印加することにより形成することができる。このバイアス電圧の絶対値を高くすることにより、電荷蓄積領域の幅を増加させることができる。界面準位の影響をより低減することができる。
　一方、バイアス電圧の絶対値を高くして電荷蓄積領域を増加させると、光電変換部１０１及び１０２の飽和電荷量が低下する。電荷を蓄積可能な半導体領域が減少するためである。画素分離部１６０は、画素１００を囲繞する形状に構成されるため、画素分離電極１０９のバイアス電圧の変化に対する飽和電荷量への影響が大きくなる。この画素分離電極１０９のバイアス電圧は、例えば、半導体基板１２０を構成するＳｉのバンドギャップに相当する電圧、例えば、－１．４Ｖにすることができる。また、画素分離電極１０９に印加するバイアス電圧は、光電変換部１０１及び１０２に対する所望の電荷の蓄積容量（後述する飽和電荷量）や画素分離部１６０を構成する絶縁部材の厚さに応じて調整し、Ｓｉのバンドギャップに相当する電圧とは異なる電圧、例えば、－１．２Ｖにすることもできる。また、画素分離部１６０等に電荷蓄積領域が形成された後にバイアス電圧の絶対値を低くすることもできる。
　なお、画素内分離電極１０８のバイアス電圧は、画素分離電極１０９のバイアス電圧と同じ電圧にすることができる。また、画素内分離電極１０８のバイアス電圧を画素分離電極１０９のバイアス電圧と異なる電圧にすることもできる。以下、画素分離電極１０９及び画素内分離電極１０８のバイアス電圧をそれぞれ第１のバイアス電圧及び第２のバイアス電圧と称する。
　前述のように、光電変換部１０１及び１０２は、露光期間に光電変換を行って電荷を生成し、自身の半導体領域１２１及び１２２にそれぞれ蓄積する。この半導体領域１２１等に蓄積可能な電荷量は、飽和電荷量と称される。この飽和電荷量を超えて生成される電荷は、半導体領域１２１及び１２２から溢れて電荷保持部１０３及び１０４に移動する。この電荷保持部１０３及び１０４に移動した電荷は、リセットにより排出される。
　光電変換部１０１及び１０２の生成電荷量が異なる場合、半導体領域１２１及び１２２にそれぞれ蓄積される電荷量も異なる値となる。例えば、製造工程におけるばらつきにより、オンチップレンズ１９５が光電変換部１０１の方にずれて配置された場合には、光電変換部１０１において多くの電荷が生成されて蓄積される。露光期間中にこの蓄積電荷量が飽和電荷量に達すると、光電変換部１０１において電荷溢れを生じる。一方、光電変換部１０２は、蓄積電荷量が飽和電荷量に達していないため、電荷の蓄積が継続される。この状況は、前述のまとめ転送を行う画像信号モードにおいて問題となる。まとめ転送では、光電変換部１０１及び１０２により生成された電荷が加算されるため、光電変換部１０１の電荷溢れを生じた時点において加算後の電荷量の増加が鈍化してしまい、画像信号の直線性が損なわれるためである。
　そこで、オーバーフローパス１０７を配置し、光電変換部１０１の蓄積電荷量が飽和電荷量に達する前に光電変換部１０２に電荷を移動させる。これにより、画像信号の直線性を維持することができる。画素内分離電極１０８に負極性の第２のバイアス電圧を印加することによりオーバーフローパス１０７の電位障壁を調整することができる。例えば、画素内分離電極１０８に－０．５Ｖの第２のバイアス電圧を印加することにより、オーバーフローパス１０７の電位障壁を低くすることができる。光電変換部１０１及び１０２との間において電荷を相互に転送することが可能となる。
　一方、個別転送を行う位相差信号モードにおいては、オーバーフローパス１０７の電位障壁を高くして光電変換部１０１及び１０２の間の電荷の移動を制限する。これにより、光電変換部１０１及び１０２の飽和電荷量が増加する。位相差信号の振幅を高くすることができ、像面位相差の検出範囲を広くすることができる。位相差信号モードにおける第２のバイアス電圧は、例えば、－２Ｖにすることができる。
　［裏面側配線の構成］
　図５Ａ－５Ｃは、本開示の第１の実施形態に係る裏面側配線の構成例を示す図である。同図は、画素内分離部配線１８１及び画素分離部配線１８２の構成例を表す図である。
　図５Ａは、画素内分離部配線１８１及び画素分離部配線１８２が、画素内分離電極１０８と同じ向きに配置される例を表した図である。
　図５Ｂは、画素内分離部配線１８１及び画素分離部配線１８２が、画素内分離電極１０８と異なる向きに配置される例を表した図である。
　図５Ｃは、画素１００の境界における画素内分離部配線１８１及び画素分離部配線１８２の断面の構成を表した図である。画素１００の境界には、遮光壁１９３が配置される。この遮光壁１９３は、画素内分離部配線１８１及び画素分離部配線１８２を覆う形状に構成される。また、遮光壁１９３は、画素内分離部配線１８１及び画素分離部配線１８２の配置有無に応じて厚さが調整される。これにより、遮光壁１９３の表面を平坦にすることができる。
　なお、同図の画素内分離部配線１８１及び画素分離部配線１８２は、半導体基板１２０を貫通する貫通ビアにより配線領域１４０の配線１４２と接続することができる。この貫通ビアは、図１において説明した画素領域３の外側の領域に配置することができる。
　［画像信号及び位相差信号の生成］
　図６は、本開示の実施形態に係る画像信号及び位相差信号の生成の一例を示す図である。同図は、画素１００における画像信号及び位相差信号の生成の一例を表すタイミング図である。
　同図の「ＲＳＴ」、「ＳＥＬ」、「ＴＲＧ１」及び「ＴＲＧ２」は、それぞれ信号線ＲＳＴ、信号線ＳＥＬ、信号線ＴＲＧ１及び信号線ＴＲＧ２の信号を表す。これらは、２値化された制御信号の波形を表し、値「１」の部分がオン信号の伝達される領域を表す。また、「Ｖｂ１」は、信号線Ｖｂ１により伝達される第１のバイアス電圧を表す。また、「Ｖｂ２」は、信号線Ｖｂ２により伝達される第２のバイアス電圧を表す。また、破線は、０Ｖのレベルを表す。また、「ＶＯ」は、信号線ＶＯの出力を表す。同図の前半は位相差信号モードの手順を表し、後半は画像信号モードの手順を表す。
　位相差信号モードの初期状態において、信号線ＲＳＴ、信号線ＳＥＬ、信号線ＴＲＧ１及び信号線ＴＲＧ２には、値「０」が印加される。また、信号線Ｖｂ２には、－２Ｖのバイアス電圧を印加する。なお、位相差信号モードの全期間において、信号線Ｖｂ１には－１．２Ｖのバイアス電圧が印加される。
　Ｔ１において、信号線ＲＳＴ、ＴＲＧ１及びＴＲＧ２にオン信号を印加する。これにより、リセットトランジスタ１１１、電荷転送部１０５及び１０６が導通し、光電変換部１０１及び１０２並びに電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。オーバーフローパス１０７の電位障壁が低くなり、電荷が排出される。
　Ｔ２において、信号線ＲＳＴ、ＴＲＧ１及びＴＲＧ２へのオン信号の印加が停止される。これにより、露光期間が開始され、光電変換部１０１及び１０２に光電変換により生成された電荷が蓄積される。また、信号線Ｖｂ２のバイアス電圧は、－２Ｖに戻る。
　Ｔ３において、信号線ＳＥＬにオン信号が印加される。信号線ＳＥＬへのオン信号の印加は、画素部３の１行分の画素１００の位相差信号の出力まで継続する。
　Ｔ４において、信号線ＲＳＴにオン信号が印加され、電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。Ｔ６において、露光期間が終了する。
　Ｔ５において、信号線ＲＳＴへのオン信号の印加が停止される。また、信号線Ｖｂ２のバイアス電圧は、－２Ｖに戻る。次のＴ６までの期間においてリセット時の画像信号ａが信号線ＶＯから出力される。
　Ｔ６において、信号線ＴＲＧ１にオン信号が印加される。電荷転送部１０５が導通し、光電変換部１０１に蓄積された電荷が電荷保持部１０３及び１０４に転送される。
　Ｔ７において、信号線ＴＲＧ１へのオン信号の印加が停止される。次のＴ８までの期間において、光電変換部１０１の電荷に応じた画像信号ｂが信号線ＶＯから出力される。画像信号ａ及び画像信号ｂにより前述のＣＤＳが実行され、位相差信号が生成される。
　Ｔ８において、信号線ＲＳＴにオン信号が印加され、電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。
　Ｔ９において、信号線ＲＳＴへのオン信号の印加が停止される。また、信号線Ｖｂ２のバイアス電圧は、－２Ｖに戻る。
　Ｔ１０において、信号線ＴＲＧ２にオン信号が印加される。電荷転送部１０６が導通し、光電変換部１０２に蓄積された電荷が電荷保持部１０３及び１０４に転送される。
　Ｔ１１において、信号線ＴＲＧ２へのオン信号の印加が停止される。その後、光電変換部１０２の電荷に応じた画像信号ｃが信号線ＶＯから出力される。上述の画像信号ａ及び画像信号ｃによりＣＤＳが実行され、２つ目の位相差信号が生成される。
　このように、位相差信号モードにおいて２つの位相差信号を生成することができる。次に、画像信号モードを説明する。
　画像信号モードの初期状態において、信号線ＲＳＴ、信号線ＳＥＬ、信号線ＴＲＧ１及び信号線ＴＲＧ２には、値「０」が印加される。また、信号線Ｖｂ２には、－０．３Ｖのバイアス電圧を印加する。なお、画像信号モードの全期間において、信号線Ｖｂ１には－１．４Ｖのバイアス電圧が印加される。
　Ｔ１２において、信号線ＲＳＴ、ＴＲＧ１及びＴＲＧ２にオン信号を印加する。これにより、リセットトランジスタ１１１、電荷転送部１０５及び１０６が導通し、光電変換部１０１及び１０２並びに電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。
　Ｔ１３において、信号線ＲＳＴ、ＴＲＧ１及びＴＲＧ２へのオン信号の印加が停止される。また、信号線Ｖｂ２のバイアス電圧は、－０．３Ｖに戻る。これにより、露光期間が開始され、光電変換部１０１及び１０２に光電変換により生成された電荷が蓄積される。
　Ｔ１４において、信号線ＳＥＬにオン信号が印加される。信号線ＳＥＬへのオン信号の印加は、画素部３の１行分の画素１００の画像信号の出力まで継続する。
　Ｔ１５において、信号線ＲＳＴにオン信号が印加され、電荷保持部１０３及び１０４がリセットされる。また、信号線Ｖｂ２に０Ｖのバイアス電圧が印加される。Ｔ１５において、露光期間が終了する。
　Ｔ１６において、信号線ＲＳＴへのオン信号の印加が停止される。また、信号線Ｖｂ２のバイアス電圧は、－０．３Ｖに戻る。次のＴ１７までの期間においてリセット時の画像信号ｄが信号線ＶＯから出力される。
　Ｔ１７において、信号線ＴＲＧ１及びＴＲＧ２にオン信号が印加される。電荷転送部１０５及び１０６が導通し、光電変換部１０１及び１０２に蓄積された電荷が電荷保持部１０３及び１０４に転送される。
　Ｔ１８において、信号線ＴＲＧ１及びＴＲＧ２へのオン信号の印加が停止される。その後、光電変換部１０１及び１０２の電荷に応じた画像信号ｅが信号線ＶＯから出力される。画像信号ｄ及び画像信号ｅによりＣＤＳが実行され、画像信号が生成される。
　以上の手順により、位相差信号及び画像信号を生成することができる。なお、上述の信号線Ｖｂ１及びＶｂ２のバイアス電圧は、例として記載したものであり、他の電圧のバイアス電圧を適用することもできる。
　［撮像素子の製造方法］
　図７Ａ－７Ｓは、本開示の第１の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、撮像素子１の製造工程の一例を表す図である。
　まず、半導体基板１２０にウェル領域を形成し、半導体領域１２１（不図示）等を形成する（図７Ａ）。
　次に、半導体基板１２０の表面側の分離部１３１を配置する領域に溝部１３２を形成する。これは、ドライエッチングにより行うことができる。次に、溝部１３２に絶縁膜５０９を配置する（図７Ｂ）。これは、ＣＶＤ（Chemical　Vapor　Deposition）等を使用してＳｉＯ２等の絶縁部材を溝部１３２に埋め込み、表面を平坦化することにより行うことができる。
　次に、半導体基板１２０の表面側の画素分離部１６０を配置する領域に溝部１６１を形成する（図７Ｃ）。これは、ドライエッチングにより行うことができる。
　次に、溝部１６１の壁面に絶縁部材を配置して画素分離部１６０を形成する（図７Ｄ）。これは、ＣＶＤ等を使用してＳｉＯ２等の膜を成膜することにより行うことができる。
　次に、溝部１６１に電極１６２を配置して画素分離電極１０９を形成する（図７Ｅ）。これは、ＣＶＤ等を使用してタングステン等の膜を成膜することにより行うことができる。
　次に、画素分離電極１０９の表面側をエッチングにより除去し、開口部５０１を形成する（図７Ｆ）。
　次に、開口部５０１に絶縁部材を配置して分離部１３１を形成する（図７Ｇ）。これは、ＣＶＤ等を使用してＳｉＯ２等の膜を成膜することにより行うことができる。
　次に、半導体基板１２０の表面側に、画素内分離領域１２７を形成する（図７Ｈ）。これは、イオン注入により行うことができる。
　次に、半導体基板１２０の表面側に絶縁膜１３３（不図示）やゲート電極１３４及び１３５（不図示）を形成する。次に、配線領域１４０を形成する（図７Ｉ）。
　次に、半導体基板１２０の天地を反転して裏面側を研削し、薄肉化する。半導体基板１２０の研削は、ＣＭＰ（Chemical　Mechanical　Polishing）により行うことができる。これにより、画素分離部１６０及び画素分離電極１０９が半導体基板１２０の裏面側に露出する形状になる（図７Ｊ）。
　次に、半導体基板１２０の裏面側の画素内分離部１５０を配置する領域に溝部１５１を形成する（図７Ｋ）。これは、ドライエッチングにより行うことができる。
　次に、溝部１５１の壁面に絶縁部材を配置して画素内分離部１５０を形成する（図７Ｌ）。これは、ＣＶＤ等を使用してＳｉＯ２等の膜を成膜することにより行うことができる。
　次に、溝部１５１に電極１５２を配置して画素内分離電極１０８を形成する（図７Ｍ）。これは、ＣＶＤ等を使用してタングステン等の膜を成膜することにより行うことができる。
　次に、半導体基板１２０の裏面側に絶縁膜１９１を配置する（図７Ｎ）。これは、ＣＶＤ等を使用してＳｉＯ２等の膜を成膜することにより行うことができる。
　次に、画素内分離電極１０８及び画素分離電極１０９に隣接する絶縁膜１９１に開口部１９９を形成する（図７Ｏ）。
　次に、開口部１９９を含む半導体基板１２０の裏面側に、画素内分離部配線１８１等の材料膜５０２を配置する（図７Ｐ）。これは、ＣＶＤ等を使用してタングステンの膜を成膜することにより行うことができる。
　次に、材料膜５０２をエッチングして画素内分離部配線１８１及び画素分離部配線１８２を形成する（図７Ｑ）。
　次に、半導体基板１２０の裏面側の画素１００の境界に遮光壁１９３を配置する（図７Ｒ）。
　次に、半導体基板１２０の裏面側に、カラーフィルタ１９２を形成する（図７Ｓ）。その後、平坦化膜１９４及びオンチップレンズ１９５を配置する。以上の工程により、撮像素子１を製造することができる。
　このように、本開示の第１の実施形態の撮像素子１は、画素１００に画素内分離部１５０を配置して画素１００に配置される光電変換部１０１及び１０２を分離することができる。この画素内分離部１５０に画素内分離電極１０８を配置してバイアス電圧を印加することにより、電荷蓄積領域を形成し、暗電流を低減することができる。
　（２．第２の実施形態）
　上述の第１の実施形態の撮像素子１は、画素１００の境界に画素分離部１６０が配置されていた。これに対し、本開示の第２の実施形態の撮像素子１は、画素１００の半導体基板１２０を貫通する形状の画素分離部１６０が配置される点で、上述の第１の実施形態と異なる。
　［撮像素子の断面の構成］
　図８は、本開示の第２の実施形態に係る画素の構成例を示す断面図である。同図は、図４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、半導体基板１２０を貫通する形状の画素分離部１６０を備える点で、図４の画素１００と異なる。
　同図の画素分離部１６０及び画素分離電極１０９は、半導体基板１２０を貫通する形状に構成される。なお、分離部１３１は、画素分離部１６０の一部を構成する。画素分離電極１０９が半導体基板１２０を貫通する形状のため、画素１００の境界の電荷蓄積領域の範囲を広くすることができる。なお、同図の画素分離電極１０９は、図７Ｆ及び７Ｇの工程を省略することにより形成することができる。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第２の実施形態の撮像素子１は、半導体基板１２０を貫通する形状の画素分離部１６０及び画素分離電極１０９を備える。これにより、画素１００の境界の電荷蓄積領域を広くすることができ、暗電流を更に低減することができる。
　（３．第３の実施形態）
　上述の第２の実施形態の撮像素子１は、半導体基板１２０の裏面側に画素分離電極１０９の配線が配置されていた。これに対し、本開示の第３の実施形態の撮像素子１は、画素分離電極１０９の配線が半導体基板１２０の表面側に配置される点で、上述の第２の実施形態と異なる。
　［撮像素子の断面の構成］
　図９は、本開示の第３の実施形態に係る画素の構成例を示す断面図である。同図は、図８と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、画素分離部配線１８２の代わりにコンタクトプラグ１４３及び配線１４２が画素分離電極１０９に接続される点で、図８の画素１００と異なる。
　画素分離電極１０９は、半導体基板１２０を貫通する形状に構成される。このため、画素分離電極１０９に隣接する絶縁膜１３３に開口部を形成してコンタクトプラグ１４３を配置し、配線１４２と接続することができる。同図の画素分離電極１０９は、配線領域１４０の配線１４２を介して第１のバイア電圧が印加される。同図の画素１００は、画素分離部配線１８２を省略することができる。
　これ以外の撮像素子１の構成は本開示の第２の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第３の実施形態の撮像素子１は、配線領域１４０のコンタクトプラグ１４３及び配線１４２を使用して画素分離電極１０９に第１のバイア電圧を印加する。画素分離部配線１８２を省略することができ、画素１００の構成を簡略化することができる。
　（４．第４の実施形態）
　上述の第１の実施形態の撮像素子１は、タングステン等の金属により構成される画素内分離部配線１８１及び画素分離部配線１８２を使用していた。これに対し、本開示の第４の実施形態の撮像素子１は、透明な部材により構成される裏面側配線を使用する点で、上述の第１の実施形態と異なる。
　［裏面側配線の構成］
　図１０Ａ及び１０Ｂは、本開示の第４の実施形態に係る裏面側配線の構成例を示す図である。同図は、図５Ａ及び５Ｂと同様に、裏面側配線の構成例を表す平面図である。同図の画素１００は、画素内分離部配線１８１及び画素分離部配線１８２の代わりに画素内分離部配線１８３及び画素分離部配線１８４を備える点で、図５Ａ及び５Ｂと異なる。
　画素内分離部配線１８３及び画素分離部配線１８４は、透明導電膜等の透明な部材により構成される配線である。画素内分離部配線１８３は画素内分離電極１０８に接続され、画素分離部配線１８４は画素分離電極１０９に接続される。画素内分離部配線１８３及び画素分離部配線１８４は、例えば、ＩＴＯ(Indium　Tin　Oxide)、Ｉｎ２Ｏ３、ＺｎＯ(Zinc　Oxide)、ＩＺＯ(Indium　Zinc　Oxide)及びＩＧＺＯ(In-Ga-Zn-O)により構成することができる。
　図１０Ａは画素内分離部配線１８３及び画素分離部配線１８４が、画素内分離電極１０８と同じ向きに配置される例を表し、図１０Ｂは画素内分離部配線１８３及び画素分離部配線１８４が、画素内分離電極１０８と異なる向きに配置される例を表す。
　［裏面側配線の他の構成］
　図１１Ａ及び１１Ｂは、本開示の第４の実施形態に係る裏面側配線の他の構成例を示す図である。同図は、図１０Ａ及び１０Ｂと同様に、裏面側配線の構成例を表す平面図である。同図の画素内分離部配線１８３は、画素分離部配線１８４と異なる幅に構成される点で、図１０Ａ及び１０Ｂの画素内分離部配線１８３と異なる。
　同図の画素内分離部配線１８３は、画素１００の裏側の広い範囲を覆う形状に構成される。通常、透明導電膜は、金属膜と比較して導電率が低くなる。このため、画素内分離部配線１８３は、金属膜により構成される画素内分離部配線１８１より高い抵抗値となる。図６に表したように、第２のバイアス電圧は、頻繁に電圧が変化する。この第２のバイアス電圧を伝達する画素内分離部配線１８３の抵抗値が高い場合、遅延時間が増加するとともに、画素１００毎の第２のバイアス電圧に差異を生じる。このため、画像信号にムラを生じることとなる。
　そこで、図１１Ａ及び１１Ｂに表したように、画素内分離部配線１８３を幅広に構成する。これにより、画素内分離部配線１８３を低抵抗化することができ、第２のバイアス電圧の伝達の遅延時間を短縮することができる。
　［変形例］
　図１１Ｃ及び１１Ｄは、本開示の第４の実施形態に係る画素１００の構成の変形例を示す図である。同図の画素内分離電極１０８は、画素内分離領域１２７とは異なる方向に配置され、光電変換部１０１及び１０２の境界と垂直な方向に配置される例を表したものである。この画素内分離電極１０８により入射光を光電変換部１０１等の領域に反射することができる。画素１００の変換効率を向上させることができる。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第４の実施形態の撮像素子１は、画素１００に透明な部材により構成される画素内分離部配線１８３及び画素分離部配線１８４を備える。これにより、光電変換部１０１への入射光量を増加させることができる。画素１００の感度を向上させることができる。
　（５．第５の実施形態）
　上述の第１の実施形態の撮像素子１は、半導体基板１２０の裏面側に配置される画素内分離部１５０及び画素分離部１６０を備えていた。これに対し、本開示の第５の実施形態の撮像素子１は、半導体基板１２０の両面に画素内分離部及び画素分離部を備える点で、上述の第１の実施形態と異なる。
　［撮像素子の断面の構成］
　図１２は、本開示の第５の実施形態に係る画素の構成例を示す断面図である。同図は、図４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、画素内分離領域１２７の代わりに画素内分離部１５４が配置され、画素分離部１６４が更に配置される点で、図４の画素１００と異なる。
　画素内分離部１５４は、半導体基板１２０の表面側に配置される画素内分離部である。この画素内分離部１５４は、半導体基板１２０の表面側から形成された溝部１５５に絶縁部材を埋め込むことにより形成することができる。また、画素内分離部１５４には、画素内分離電極１０８を更に配置することができる。なお、画素内分離部１５０及び画素内分離部１５４にそれぞれ配置される画素内分離電極１０８を符号「ａ」及び「ｂ」を付記して区別する。画素内分離電極１０８ｂは、溝部１５５の中央部に配置された電極１５６により構成することができる。
　また、同図の画素分離部１６０は、半導体基板１２０の表面側に配置される。半導体基板１２０の裏面側の画素１００の境界には、画素分離部１６４が配置される。この画素分離部１６４は、半導体基板１２０の裏面側から形成された溝部１６５に絶縁部材を埋め込むことにより形成することができる。また、画素分離部１６４には、画素分離電極１０９を更に配置することができる。なお、画素分離部１６０及び画素分離部１６４にそれぞれ配置される画素分離電極１０９を符号「ａ」及び「ｂ」を付記して区別する。画素分離電極１０９ｂは、溝部１６５の中央部に配置された電極１６６により構成することができる。
　また、同図の画素１００は、オーバーフローパス１０７ａ及び１０７ｂを備える。オーバーフローパス１０７ａは、画素内分離部１５０と画素分離部１６４との間に配置される半導体領域１２５により構成されるオーバーフローパスである。オーバーフローパス１０７ｂは、画素内分離部１５０及び１５４の間に配置される半導体領域１２８により構成されるオーバーフローパスである。なお、オーバーフローパス１０７ａ及び１０７ｂは、何れか一方を配置する構成にすることもできる。
　画素内分離電極１０８ｂには、画素内分離電極１０８ａと同じ第２のバイアス電圧を印加することができる。また、画素内分離電極１０８ｂに、画素内分離電極１０８ａとは異なる第２のバイアス電圧を印加することもできる。
　画素分離電極１０９ａには画素分離部配線１８４が接続される。一方、画素分離電極１０９ｂには、配線領域１４０のコンタクトプラグ１４３及び配線１４２を接続することができる。画素分離電極１０９ｂには、画素分離電極１０９ａと同じ第１のバイアス電圧を印加することができる。また、画素分離電極１０９ｂに、画素分離電極１０９ａとは異なる第１のバイアス電圧を印加することもできる。
　同図の画素１００は、半導体基板１２０の両面に画素内分離電極１０８ａ及び１０８ｂ並びに画素分離電極１０９ａ及び１０９ｂを備える。これらに印加するバイアス電圧をそれぞれ調整することにより、光電変換部１０１及び１０２の飽和電荷量及び暗電流の調整を半導体基板１２０の両面のそれぞれにおいて行うことができる。
　なお、画素内分離部１５４は、請求の範囲に記載の第２の画素内分離部の一例である。画素内分離電極１０８ｂは、請求の範囲に記載の第２の画素内分離電極の一例である。同図の画素分離部１６０は、請求の範囲に記載の第２の画素分離部の一例である。同図の画素分離電極１０９ｂは、請求の範囲に記載の第２の画素分離電極の一例である。
　［撮像素子の製造方法］
　図１３Ａ－１３Ｅは、本開示の第５の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、本開示の第５の実施形態に係る撮像素子１の製造工程のうちの画素内分離部１５０及び１５４並びに画素分離部１６０及び１６４の部分の製造工程の一例を表す図である。
　まず、半導体基板１２０の表面側に溝部１６１及び１５５を形成する。次に、溝部１６１及び１５５の壁面に絶縁部材を配置して画素内分離部１５４及び画素分離部１６０を形成する。次に、溝部１６１及び１５５に導電部材を配置して電極１５６及び１６２を形成する（図１３Ａ）。
　次に、半導体基板１２０の表面側に配線領域１４０を形成する。次に、半導体基板１２０の天地を反転し、半導体基板１２０の裏面側を研削する（図１３Ｂ）。
　次に、半導体基板１２０の裏面側に溝部１５１及び１６５を形成する（図１３Ｃ）。
　次に、溝部１５１及び１６５の壁面に絶縁部材を配置して画素内分離部１５０及び画素分離部１６４を形成する（図１３Ｄ）。
　次に、溝部１５１及び１６５に導電部材を配置して電極１５６及び１６２を形成する（図１３Ｅ）。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第５の実施形態の撮像素子１は、半導体基板１２０の両面に画素内分離電極１０８ａ及び１０８ｂ並びに画素分離電極１０９ａ及び１０９ｂを備える。これらに印加するバイアス電圧をそれぞれ調整することが可能となり、印加するバイアス電圧を最適化することができる。
　（６．第６の実施形態）
　上述の第１の実施形態の撮像素子１は、金属の電極１５２及び１６２により構成される画素内分離電極１０８及び画素分離電極１０９を使用していた。これに対し、本開示の第６の実施形態の撮像素子１は、透明導電膜の電極により構成される画素内分離電極１０８及び画素分離電極１０９を使用する点で、上述の第１の実施形態と異なる。
　［撮像素子の断面の構成］
　図１４は、本開示の第６の実施形態に係る画素の構成例を示す断面図である。同図は、図４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、電極１５２の代わりに電極１５７が配置され、電極１６２の代わりに電極１６７が配置される点で、図４の画素１００と異なる。
　同図の画素内分離電極１０８は、電極１５７により構成される。また、同図の画素分離電極１０９は、電極１６７により構成される。これらの電極１５７及び１６７は、透明導電膜等の透明な部材により構成される。この透明導電膜には、図１０Ａにおいて説明した部材を適用することができる。
　なお、撮像素子１の構成は、この例に限定されない。例えば、画素内分離部配線１８１及び画素分離部配線１８２の代わりに図１０Ａにおいて説明した画素内分離部配線１８３及び画素分離部配線１８４を配置することもできる。
　［撮像素子の製造方法］
　図１５Ａ－１５Ｄは、本開示の第６の実施形態に係る撮像素子の製造方法の一例を示す図である。同図は、本開示の第６の実施形態に係る撮像素子１の製造工程のうちの画素内分離部１５０及び画素分離部１６０の部分の製造工程の一例を表す図である。
　まず、半導体基板１２０の表面側に溝部１６１を形成する。次に、溝部１６１の壁面に絶縁部材を配置して画素分離部１６０を形成する（図１５Ａ）。
　次に、溝部１６１に透明導電膜を配置して電極１６７を形成する（図１５Ｂ）。次に、半導体基板１２０に画素内分離領域１２７を形成し、半導体基板１２０の表面側に配線領域１４０を形成する。次に、半導体基板１２０の天地を反転し、半導体基板１２０の裏面側を研削する。次に、半導体基板１２０の裏面側に溝部１５１を形成する（図１５Ｃ）。
　次に、溝部１５１の壁面に絶縁部材を配置して画素内分離部１５０を形成する。次に溝部１５１に透明導電膜を配置して電極１５７を形成する（図１５Ｄ）。
　以上の工程では、図１５Ｂに表したように、半導体基板１２０の表面側に形成された溝部１５１に透明導電膜の電極１６７が配置される。このため、以降の工程に低温プロセスを適用する必要がる。透明導電膜は、耐熱性が低いためである。
　［撮像素子の他の製造方法］
　図１６Ａ－１６Ｈは、本開示の第６の実施形態に係る撮像素子の製造方法の他の例を示す図である。同図は、本開示の第６の実施形態に係る撮像素子１の製造工程のうちの画素内分離部１５０及び画素分離部１６０の部分の製造工程の他の例を表す図である。
　まず、半導体基板１２０の表面側に溝部１６１を形成する。次に、溝部１６１の壁面に絶縁部材を配置して画素分離部１６０を形成する。次に、溝部１６１に仮電極５１０を配置する。この仮電極５１０は、例えば、多結晶シリコンにより構成することができる（図１６Ａ）。
　次に、半導体基板１２０に画素内分離領域１２７を形成し、半導体基板１２０の表面側に配線領域１４０を形成する。次に、半導体基板１２０の天地を反転し、半導体基板１２０の裏面側を研削する。（図１６Ｂ）。
　次に、溝部１５１の仮電極５１０をエッチングにより除去する（図１６Ｃ）。次に、溝部１５１にレジスト５１１を配置する（図１６Ｄ）。
　次に、半導体基板１２０の裏面側に溝部１５１を形成する（図１６Ｅ）。次に、溝部１５１の壁面に絶縁部材を配置して画素内分離部１５０を形成する（図１６Ｆ）。
　次に溝部１６１のレジスト５１１を除去する（図１６Ｇ）。次に、溝部１５１及び１６１に透明導電膜を配置して電極１５７及び１６７を形成する（図１６Ｈ）。
　図１６Ａ－１６Ｈに表した製造工程では、図１６Ａに表したように、半導体基板１２０の表面側に形成された溝部１６１に仮電極５１０が配置される。この仮電極５１０は、多結晶シリコンにより構成される。この多結晶シリコンは、高い耐熱性を有する部材である。このため、以降の工程に高温プロセス、例えば、半導体基板１２０の熱酸化による絶縁膜の形成のプロセスを適用することができる。
　［第１の変形例］
　図１２において説明した撮像素子１は、金属により構成される電極１５２及び１５６並びに電極１６２及び１６６を使用していたが、透明導電膜による電極を使用することもできる。
　［撮像素子の断面の構成］
　図１７は、本開示の第６の実施形態の第１の変形例に係る画素の構成例を示す断面図である。同図は、図１２と同様に、画素１００の構成例を表す図である。同図の画素１００は、電極１５２及び１５６の代わりに電極１５７及び１５８が配置され、電極１６２及び１６６の代わりに電極１６７及び１６８が配置される点で、図１２の画素１００と異なる。電極１５７及び１５８並びに電極１６７及び１６８は、透明導電膜による電極である。
　［第２の変形例］
　図１７において説明した撮像素子１は、電極１５７及び１５８並びに電極１６７及び１６８に、透明導電膜による電極を使用していたが、一部の電極のみを透明導電膜により構成することもできる。
　［撮像素子の断面の構成］
　図１８Ａ及び１８Ｂは、本開示の第６の実施形態の第２の変形例に係る画素の構成例を示す断面図である。同図は、簡略化した画素１００の構成例を表す図である。図１８Ａの画素１００は、半導体基板１２０の裏面側に透明導電膜による電極１５７及び１６８が配置される例を表した図である。また、図１８Ｂは、半導体基板１２０の表面側に透明導電膜による電極１５８及び１６７が配置される例を表した図である。
　［撮像素子の断面の他の構成］
　図１９Ａ及び１９Ｂは、本開示の第６の実施形態の第２の変形例に係る画素の他の構成例を示す断面図である。同図は、図１８Ａ及び１８Ｂと同様に、簡略化した画素１００の構成例を表す図である。図１９Ａの画素１００は、画素内分離電極１０８ａ及び１０８ｂに透明導電膜による電極１５７及び１５８が配置される例を表したものである。また、図１９Ｂは、画素分離電極１０９ａ及び１０９ｂに透明導電膜による電極１６７及び１６８が配置される例を表した図である。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第６の実施形態の撮像素子１は、透明な部材により構成された画素内分離電極１０８及び画素分離電極１０９にバイアス電圧を印加する。
　（７．変形例）
　上述の第１の実施形態の撮像素子１は、画素内分離電極１０８及び画素分離電極１０９を使用していたが、これらと異なる形状の画素内分離電極１０８及び画素分離電極１０９を使用することもできる。
　［画素内分離電極及び画素分離電極の構成］
　図２０Ａ－２０Ｃは、本開示の変形例に係る画素の構成例を示す図である。同図は、画素１００における画素内分離電極１０８及び画素分離電極１０９の構成例を表す図である。
　図２０Ａは、半導体基板１２０の平面視において２つに分割された電極１５２により構成される画素内分離電極１０８を表す図である。２つの電極１５２の間にオーバーフローパス１０７を配置することができる。同図の画素１００においては、半導体基板１２０を貫通する形状の画素内分離電極１０８及び画素分離電極１０９を配置することができる。また、図１２に表した、半導体基板１２０の表面側及び裏面側に分割された画素内分離電極１０８及び画素分離電極１０９を配置することもできる。
　図２０Ｂは、半導体基板１２０の平面視において２以上に分割された電極１５２により構成される画素内分離電極１０８を表した図である。これら複数の電極１５２の間にオーバーフローパス１０７を配置することができる。また、電極１５２と画素分離電極１０９を構成する電極１５２の間にオーバーフローパス１０７を配置することもできる。同図の画素１００においては、半導体基板１２０を貫通する形状の画素内分離電極１０８及び画素分離電極１０９を配置することができる。また、図１２に表した、半導体基板１２０の表面側及び裏面側に分割された画素内分離電極１０８及び画素分離電極１０９を配置することもできる。
　図２０Ｃは、半導体基板１２０の平面視において画素分離電極１０９を構成する電極１６２に当接する形状の電極１５２により構成される画素内分離電極１０８を表した図である。同図の画素１００においては、半導体基板１２０を貫通する形状の画素分離電極１０９や半導体基板１２０の表面側及び裏面側に分割された画素分離電極１０９を配置することができる。一方、同図の画素１００においては、半導体基板１２０の表面側及び裏面側に分割された画素内分離電極１０８を配置する。この場合、オーバーフローパス１０７は、表面側及び裏面側に分割された画素内分離電極１０８の間に配置する。
　［画素分離電極の構成］
　図２１Ａ及び２２Ｂは、本開示の変形例に係る画素の他の構成例を示す図である。同図は、画素１００における画素分離電極１０９の構成例を表す図である。
　図２１Ａは、半導体基板１２０の平面視において八角形の形状の電極１６２により構成される画素分離電極１０９の例を表した図である。電極１６２を八角形にすることにより、電極１６２に第１のバイア電圧を印加した際の画素１００の隅部への電界の集中を軽減することができる。なお、画素１００の隅部には、貫通ビア１７１を配置することができる。この貫通ビア１７１は、半導体基板１２０を貫通する形状のビアプラグであり、配線領域１４０の配線１４２に接続されるビアプラグである。この貫通ビア１７１を画素内分離部配線１８１及び画素分離部配線１８２に接続することにより、貫通ビア１７１を介して第１のバイア電圧及び第２のバイアス電圧を供給することができる。
　図２１Ｂは、半導体基板１２０の平面視において角部を丸めた形状の電極１６２により構成される画素分離電極１０９の例を表した図である。図２１Ａの電極１６２と同様に、第１のバイア電圧を印加した際の画素１００の隅部への電界の集中を軽減することができる。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　（８．撮像装置の構成例）
　上述したような撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図２２は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図２２に示すように、撮像装置７０１は、光学系７０２、撮像素子７０３、ＤＳＰ（Digital　Signal　Processor）７０４を備えており、バス７０７を介して、ＤＳＰ７０４、表示装置７０５、操作系７０６、メモリ７０８、記録装置７０９、および電源系７１０が接続されて構成され、静止画像および動画像を撮像可能である。
　光学系７０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子７０３に導き、撮像素子７０３の受光面（センサ部）に結像させる。
　撮像素子７０３としては、上述したいずれかの構成例の撮像素子１が適用される。撮像素子７０３には、光学系７０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子７０３に蓄積された電子に応じた信号がＤＳＰ７０４に入力される。
　ＤＳＰ７０４は、撮像素子７０３からの信号に対して各種の信号処理を施して画像を取得し、その画像のデータを、メモリ７０８に一時的に記憶させる。メモリ７０８に記憶された画像のデータは、記録装置７０９に記録されたり、表示装置７０５に供給されて画像が表示されたりする。また、操作系７０６は、ユーザによる各種の操作を受け付けて撮像装置７０１の各ブロックに操作信号を供給し、電源系７１０は、撮像装置７０１の各ブロックの駆動に必要な電力を供給する。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
　前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
　前記画素の境界に配置される画素分離部と、
　前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
　前記複数の光電変換部を分離する画素内分離部と、
　前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
　前記生成された電荷を保持する電荷保持部と、
　前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
　前記保持された電荷に基づいて画像信号を生成する画像信号生成部と
　を有する撮像素子。
（２）
　前記画素内分離電極は、前記オーバーフローパスの電位障壁を調整するための前記第２のバイアス電圧が印加される前記（１）に記載の撮像素子。
（３）
　前記複数の電荷転送部は、前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に共通に転送して前記電荷保持部に前記複数の光電変換部により生成される電荷を同時にまとめて保持させるまとめ転送と前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に個別に転送する個別転送とを行い、
　前記画像信号生成部は、前記まとめ転送により前記電荷保持部にまとめて保持された電荷に基づいて前記画像信号を生成するとともに前記個別転送により前記電荷保持部に個別に保持されたそれぞれの電荷に基づいて前記被写体を瞳分割して像面位相差を検出するための複数の位相差信号を生成する
　前記（１）又は（２）に記載の撮像素子。
（４）
　前記オーバーフローパスは、前記画素内分離部及び前記画素分離部の間に配置される前記（１）から（３）の何れかに記載の撮像素子。
（５）
　前記画素は、複数の前記画素内分離部を備え、
　前記オーバーフローパスは、複数の前記画素内分離部の間に配置される
　前記（１）から（４）の何れかに記載の撮像素子。
（６）
　前記画素内分離電極は、前記まとめ転送により転送される電荷が生成される際と前記個別転送により転送される電荷が生成される際とにおいて異なる前記第２のバイアス電圧が印加される前記（３）に記載の撮像素子。
（７）
　前記画素内分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第２のバイアス電圧が印加される前記（１）から（６）の何れかに記載の撮像素子。
（８）
　前記画素内分離部は、前記半導体基板の裏面側に配置される前記（１）から（７）の何れかに記載の撮像素子。
（９）
　前記画素における前記半導体基板の表面側に配置されて前記複数の光電変換部を分離する半導体領域である画素内分離領域を更に有する前記（８）に記載の撮像素子。
（１０）
　前記半導体基板の表面側に配置される前記画素内分離部である第２の画素内分離部と、
　前記第２の画素内分離部に配置される前記画素内分離電極である第２の画素内分離電極と
　を更に有する前記（８）に記載の撮像素子。
（１１）
　前記第２の画素内分離電極は、前記画素内分離電極とは異なる前記第２のバイアス電圧が印加される前記（１０）に記載の撮像素子。
（１２）
　前記半導体基板の裏面側に配置されて前記画素内分離電極に前記第２のバイアス電圧を印加する画素内分離部配線を更に有する前記（８）に記載の撮像素子。
（１３）
　前記画素内分離部配線は、透明な部材により構成される前記（１２）に記載の撮像素子。
（１４）
　前記画素内分離部配線は、前記複数の光電変換部を覆う形状に構成される前記（１３）に記載の撮像素子。
（１５）
　前記画素内分離部及び前記画素内分離電極は、前記半導体基板を貫通する形状に構成される前記（１）から（１４）の何れかに記載の撮像素子。
（１６）
　前記画素分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第１のバイアス電圧が印加される前記（１）から（１５）の何れかに記載の撮像素子。
（１７）
　前記画素分離部は、前記半導体基板の裏面側に配置される前記（１）から（１６）の何れかに記載の撮像素子。
（１８）
　前記半導体基板の表面側に配置される前記画素分離部である第２の画素分離部と、
　前記第２の画素分離部に配置される前記画素分離電極である第２の画素分離電極と
　を更に有する前記（１７）に記載の撮像素子。
（１９）
　前記半導体基板の裏面側に配置されて前記画素分離部に前記第１のバイアス電圧を伝達する画素分離部配線を更に有する前記（１７）に記載の撮像素子。
（２０）
　前記画素分離部及び前記画素分離電極は、前記半導体基板を貫通する形状に構成される前記（１）から（１９）の何れかに記載の撮像素子。
（２１）
　前記画素内分離電極は、透明な部材により構成される前記（１）から（２０）の何れかに記載の撮像素子。
（２２）
　前記画素分離電極は、透明な部材により構成される前記（１）から（２１）の何れかに記載の撮像素子。
（２３）
　表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
　前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
　前記画素の境界に配置される画素分離部と、
　前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
　前記複数の光電変換部を分離する画素内分離部と、
　前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
　前記生成された電荷を保持する電荷保持部と、
　前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
　前記保持された電荷に基づいて画像信号を生成する画像信号生成部と、
　前記生成された画像信号を処理する処理回路と
　を有する撮像装置。
　１、７０３　撮像素子
　５　カラム信号処理回路
　１００　画素
　１０１、１０２　光電変換部
　１０３、１０４　電荷保持部
　１０５、１０６　電荷転送部
　１０７、１０７ａ、１０７ｂ　オーバーフローパス
　１０８、１０８ａ、１０８ｂ　画素内分離電極
　１０９、１０９ａ、１０９ｂ　画素分離電極
　１１０　画像信号生成部
　１２０　半導体基板
　１２７　画素内分離領域
　１３１　分離部
　１５０、１５４　画素内分離部
　１５２、１５６～１５８、１６２、１６６、１６７　電極
　１６０、１６４　画素分離部
　１８１、１８３　画素内分離部配線
　１８２、１８４　画素分離部配線
　７０１　撮像装置

Claims (23)

  1. 　表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
    　前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
    　前記画素の境界に配置される画素分離部と、
    　前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
    　前記複数の光電変換部を分離する画素内分離部と、
    　前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
    　前記生成された電荷を保持する電荷保持部と、
    　前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
    　前記保持された電荷に基づいて画像信号を生成する画像信号生成部と
    　を有する撮像素子。
  2. 　前記画素内分離電極は、前記オーバーフローパスの電位障壁を調整するための前記第２のバイアス電圧が印加される請求項１に記載の撮像素子。
  3. 　前記複数の電荷転送部は、前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に共通に転送して前記電荷保持部に前記複数の光電変換部により生成される電荷を同時にまとめて保持させるまとめ転送と前記複数の光電変換部によりそれぞれ生成される電荷を前記電荷保持部に個別に転送する個別転送とを行い、
    　前記画像信号生成部は、前記まとめ転送により前記電荷保持部にまとめて保持された電荷に基づいて前記画像信号を生成するとともに前記個別転送により前記電荷保持部に個別に保持されたそれぞれの電荷に基づいて前記被写体を瞳分割して像面位相差を検出するための複数の位相差信号を生成する
    　請求項１に記載の撮像素子。
  4. 　前記オーバーフローパスは、前記画素内分離部及び前記画素分離部の間に配置される請求項１に記載の撮像素子。
  5. 　前記画素は、複数の前記画素内分離部を備え、
    　前記オーバーフローパスは、複数の前記画素内分離部の間に配置される
    　請求項１に記載の撮像素子。
  6. 　前記画素内分離電極は、前記まとめ転送により転送される電荷が生成される際と前記個別転送により転送される電荷が生成される際とにおいて異なる前記第２のバイアス電圧が印加される請求項３に記載の撮像素子。
  7. 　前記画素内分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第２のバイアス電圧が印加される請求項１に記載の撮像素子。
  8. 　前記画素内分離部は、前記半導体基板の裏面側に配置される請求項１に記載の撮像素子。
  9. 　前記画素における前記半導体基板の表面側に配置されて前記複数の光電変換部を分離する半導体領域である画素内分離領域を更に有する請求項８に記載の撮像素子。
  10. 　前記半導体基板の表面側に配置される前記画素内分離部である第２の画素内分離部と、
    　前記第２の画素内分離部に配置される前記画素内分離電極である第２の画素内分離電極と
    　を更に有する請求項８に記載の撮像素子。
  11. 　前記第２の画素内分離電極は、前記画素内分離電極とは異なる前記第２のバイアス電圧が印加される請求項１０に記載の撮像素子。
  12. 　前記半導体基板の裏面側に配置されて前記画素内分離電極に前記第２のバイアス電圧を印加する画素内分離部配線を更に有する請求項８に記載の撮像素子。
  13. 　前記画素内分離部配線は、透明な部材により構成される請求項１２に記載の撮像素子。
  14. 　前記画素内分離部配線は、前記複数の光電変換部を覆う形状に構成される請求項１３に記載の撮像素子。
  15. 　前記画素内分離部及び前記画素内分離電極は、前記半導体基板を貫通する形状に構成される請求項１に記載の撮像素子。
  16. 　前記画素分離電極は、前記光電変換部における前記電荷の蓄積容量を調整するための前記第１のバイアス電圧が印加される請求項１に記載の撮像素子。
  17. 　前記画素分離部は、前記半導体基板の裏面側に配置される請求項１に記載の撮像素子。
  18. 　前記半導体基板の表面側に配置される前記画素分離部である第２の画素分離部と、
    　前記第２の画素分離部に配置される前記画素分離電極である第２の画素分離電極と
    　を更に有する請求項１７に記載の撮像素子。
  19. 　前記半導体基板の裏面側に配置されて前記画素分離部に前記第１のバイアス電圧を伝達する画素分離部配線を更に有する請求項１７に記載の撮像素子。
  20. 　前記画素分離部及び前記画素分離電極は、前記半導体基板を貫通する形状に構成される請求項１に記載の撮像素子。
  21. 　前記画素内分離電極は、透明な部材により構成される請求項１に記載の撮像素子。
  22. 　前記画素分離電極は、透明な部材により構成される請求項１に記載の撮像素子。
  23. 　表面側に配線領域が配置される半導体基板に形成されて被写体からの入射光の光電変換を行って電荷を生成する複数の光電変換部を備える画素と、
    　前記複数の光電変換部同士において電荷を相互に転送するオーバーフローパスと、
    　前記画素の境界に配置される画素分離部と、
    　前記画素分離部に配置されて第１のバイアス電圧が印加される画素分離電極と、
    　前記複数の光電変換部を分離する画素内分離部と、
    　前記画素内分離部に配置されて第２のバイアス電圧が印加される画素内分離電極と、
    　前記生成された電荷を保持する電荷保持部と、
    　前記複数の光電変換部毎に配置されて前記光電変換部により生成される電荷を前記電荷保持部に転送して保持させる複数の電荷転送部と、
    　前記保持された電荷に基づいて画像信号を生成する画像信号生成部と、
    　前記生成された画像信号を処理する処理回路と
    　を有する撮像装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025052908A1 (ja) * 2023-09-07 2025-03-13 ソニーセミコンダクタソリューションズ株式会社 撮像素子、および撮像装置、並びに電子機器
WO2025169614A1 (ja) * 2024-02-09 2025-08-14 ソニーセミコンダクタソリューションズ株式会社 光検出装置
WO2025216111A1 (en) * 2024-04-09 2025-10-16 Sony Semiconductor Solutions Corporation Imaging sensor and device with gate controlled isolation between shared pixels
WO2025225686A1 (ja) * 2024-04-25 2025-10-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7814238B2 (ja) * 2022-05-11 2026-02-16 キヤノン株式会社 撮像素子及び撮像装置
TW202515385A (zh) * 2023-05-19 2025-04-01 日商索尼半導體解決方案公司 光檢測裝置及電子機器
JP2025024416A (ja) * 2023-08-07 2025-02-20 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2025198036A1 (ja) * 2024-03-22 2025-09-25 ソニーセミコンダクタソリューションズ株式会社 光検出装置および電子機器
WO2025206236A1 (ja) * 2024-03-27 2025-10-02 ソニーセミコンダクタソリューションズ株式会社 光検出装置
WO2026014218A1 (ja) * 2024-07-12 2026-01-15 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177601A (ja) * 2008-01-25 2009-08-06 Fujifilm Corp 撮像装置
JP2009206210A (ja) * 2008-02-26 2009-09-10 Sony Corp 固体撮像装置及びカメラ
JP2010114274A (ja) * 2008-11-06 2010-05-20 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2014116472A (ja) * 2012-12-10 2014-06-26 Canon Inc 固体撮像装置およびその製造方法
US10073239B1 (en) * 2017-05-15 2018-09-11 Omnivision Technologies, Inc. Dual photodiode for phase detection autofocus
CN109273470A (zh) * 2018-09-17 2019-01-25 德淮半导体有限公司 图像传感器及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102545170B1 (ko) 2015-12-09 2023-06-19 삼성전자주식회사 이미지 센서 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177601A (ja) * 2008-01-25 2009-08-06 Fujifilm Corp 撮像装置
JP2009206210A (ja) * 2008-02-26 2009-09-10 Sony Corp 固体撮像装置及びカメラ
JP2010114274A (ja) * 2008-11-06 2010-05-20 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2014116472A (ja) * 2012-12-10 2014-06-26 Canon Inc 固体撮像装置およびその製造方法
US10073239B1 (en) * 2017-05-15 2018-09-11 Omnivision Technologies, Inc. Dual photodiode for phase detection autofocus
CN109273470A (zh) * 2018-09-17 2019-01-25 德淮半导体有限公司 图像传感器及其形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025052908A1 (ja) * 2023-09-07 2025-03-13 ソニーセミコンダクタソリューションズ株式会社 撮像素子、および撮像装置、並びに電子機器
WO2025169614A1 (ja) * 2024-02-09 2025-08-14 ソニーセミコンダクタソリューションズ株式会社 光検出装置
WO2025216111A1 (en) * 2024-04-09 2025-10-16 Sony Semiconductor Solutions Corporation Imaging sensor and device with gate controlled isolation between shared pixels
WO2025225686A1 (ja) * 2024-04-25 2025-10-30 ソニーセミコンダクタソリューションズ株式会社 光検出装置

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