WO2022196431A1 - 薄膜トランジスタおよび薄膜トランジスタを製造する方法 - Google Patents

薄膜トランジスタおよび薄膜トランジスタを製造する方法 Download PDF

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layer
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達也 戸田
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Ａｇｃ株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to thin film transistors and methods of manufacturing thin film transistors.
  • oxide semiconductors have attracted attention as a semiconductor material that can replace silicon.
  • InGaZnO-based oxide semiconductors are characterized by being transparent and having high mobility, and are being applied as active layers in next-generation thin film transistors (TFTs).
  • TFTs next-generation thin film transistors
  • IGZO has a feature of low off-state current, and its application to low power consumption displays has also started.
  • IGZO is known to have a problem of photoleakage current, which increases off-state current, and a problem of negative shift in threshold voltage when a negative voltage is applied under light irradiation (for example, non-patent Reference 1). Therefore, for example, when IGZO is applied to a TFT, leakage current increases, which may cause problems such as poor display of the display.
  • Patent Document 1 ZnGaO-based materials typified by ZnGa 2 O 4 are newly attracting attention (for example, Patent Document 1).
  • a mask made of a resist is used to perform an etching process (first process) on the oxide semiconductor layer, and then a process of peeling off the resist (second process). 2 processing) is required. Also, considering a practical manufacturing process, such first and second processes should be performed by wet etching.
  • the first treatment may be performed by dry etching using plasma treatment, but since it is performed in a vacuum apparatus, the process load is large, and wet etching using acid is industrially desirable. For example, IGZO is wet etched with oxalic acid. Also in the second process, the resist can be removed by oxygen plasma treatment, but the process load is large and resist residue is generated as in dry etching, so stripping with an organic stripping solution is desirable.
  • the amorphous ZnGa 2 O 4 layer has poor chemical durability, and is easily etched with acid in the first treatment, but in the second treatment, the stripping solution There is a problem that it dissolves in Therefore, it is considered difficult to apply an amorphous ZnGa 2 O 4 layer as the active layer of a TFT.
  • ZnGa 2 O 4 has a spinel crystal structure.
  • Non-Patent Document 2 for example, the crystallized ZnGa 2 O 4 layer is etched by chlorine-based plasma treatment. As described above, the dry method imposes a large process load and is industrially undesirable.
  • a bottom gate type thin film transistor a gate insulating film disposed on the gate electrode; an oxide semiconductor layer disposed on the gate insulating film; a first electrode and a second electrode in electrical contact with the oxide semiconductor layer; has the oxide semiconductor layer is composed of a plurality of films, and has a first film and a second film in order from the gate electrode;
  • the first film has a ZnGaO-based oxide in which the molar ratio of Zn to the total of Ga (gallium) and Zn (zinc) is 35% or more and less than 50%, and mainly contains amorphous ZnGaO
  • the second film has substantially the same composition as the first film and mainly contains nanocrystals having a ZnGa 2 O 4 structure, and the (220) plane of the nanocrystals is the oxide semiconductor layer.
  • a thin film transistor is provided that is oriented perpendicular to the thickness direction.
  • the present invention also provides a method for manufacturing a bottom-gate thin film transistor, comprising: (I) placing a gate electrode and a gate insulating film having a predetermined pattern on a substrate; (II) placing an oxide semiconductor layer having a two-layer structure on the gate insulating film; III) patterning the oxide semiconductor layer by a wet method; and (IV) placing a first electrode and a second electrode electrically connected to the patterned oxide semiconductor layer.
  • the step (II) is (II-i) A first ZnGaO-based oxide having a molar ratio of Zn to the total of Ga (gallium) and Zn (zinc) of 35% or more and less than 50% by sputtering using a ZnGaO-based oxide target. depositing a film, wherein the first film comprises predominantly amorphous ZnGaO; (II-ii) a step of disposing a second film on the first film by sputtering using a ZnGaO-based oxide target, wherein the second film is the first film; having substantially the same composition as, but comprising nanocrystals of predominantly ZnGa 2 O 4 structure; A method is provided, comprising:
  • the present invention can provide a TFT having a properly patterned ZnGaO-based oxide semiconductor layer. Moreover, the present invention can provide a method of manufacturing a TFT having a patterned ZnGaO-based oxide semiconductor layer by a practical process.
  • FIG. 4 is a diagram schematically showing an example of steps up to forming a patterned oxide semiconductor layer on a substrate to be processed;
  • FIG. 4 is a diagram schematically showing an example of steps up to forming a patterned oxide semiconductor layer on a substrate to be processed;
  • FIG. 4 is a diagram schematically showing an example of steps up to forming a patterned oxide semiconductor layer on a substrate to be processed;
  • 1 is a cross-sectional view schematically showing an example of the configuration of a TFT according to one embodiment of the present invention;
  • FIG. 1 is a diagram schematically showing an example flow of a method for manufacturing a TFT according to an embodiment of the present invention;
  • FIG. 4 is a diagram schematically showing one step of a method of manufacturing a TFT according to one embodiment of the present invention
  • FIG. 4 is a diagram schematically showing one step of a method of manufacturing a TFT according to one embodiment of the present invention
  • FIG. 4 is a diagram schematically showing one step of a method of manufacturing a TFT according to one embodiment of the present invention
  • FIG. 4 is a diagram schematically showing one step of a method of manufacturing a TFT according to one embodiment of the present invention
  • FIG. 16 is an enlarged TEM photograph within the frame in FIG. 15.
  • FIG. 2 is a diagram showing an electron beam diffraction pattern in a cross section of a first film of an oxide semiconductor layer of Element 1.
  • FIG. 2 is a diagram showing an electron beam diffraction pattern in a cross section of a second film of an oxide semiconductor layer of Element 1.
  • FIG. FIG. 1 is a transmission electron microscope (TEM) photograph of a cross section of device 1.
  • FIG. 16 is an enlarged TEM photograph within the frame in FIG. 15.
  • FIG. 2 is a diagram showing an electron beam diffraction pattern in a cross section of a first film of an oxide semiconductor layer of Element 1.
  • FIG. 2 is a diagram showing an electron beam diffraction pattern in a cross section of a second film of an oxide semiconductor layer of Element 1.
  • FIG. 2 is a diagram showing energy dispersive X-ray (EDX) analysis results in the depth direction of the oxide semiconductor layer of device 1;
  • FIG. 4 is a diagram showing TFT characteristics in a dark state obtained in element 1;
  • FIG. 4 is a diagram showing TFT characteristics in a dark state obtained in element 11;
  • FIG. 10 is a diagram showing TFT characteristics in a dark state obtained in element 12;
  • FIG. 3 is a diagram showing changes in TFT characteristics in a negative gate bias thermal stress (NBTIS) test under light irradiation of device 1;
  • FIG. 10 is a diagram showing changes in TFT characteristics in an NBTIS test of element 11;
  • FIG. 10 is a diagram showing changes in TFT characteristics in the NBTIS test of element 12;
  • FIG. 1 In order to better understand the features of a TFT according to one embodiment of the present invention, first, conventional problems will be described with reference to FIGS. 1 to 3.
  • FIG. 1 In order to better understand the features of a TFT according to one embodiment of the present invention, first, conventional problems will be described with reference to FIGS. 1 to 3.
  • FIG. 1 In order to better understand the features of a TFT according to one embodiment of the present invention, first, conventional problems will be described with reference to FIGS. 1 to 3.
  • 1 to 3 schematically show steps of forming a patterned oxide semiconductor layer on a substrate to be processed.
  • an oxide semiconductor layer 2 before patterning is formed on a substrate 1 to be processed. Moreover, a resist 3 is provided on the oxide semiconductor layer 2 in a desired pattern.
  • the oxide semiconductor layer 2 is etched (etching process). Thereby, a pattern of the resist 3 and the oxide semiconductor layer 2 is formed as shown in FIG.
  • the resist 3 is peeled off (peeling step) to obtain the pattern of the oxide semiconductor layer 2 as shown in FIG.
  • the etching process of the oxide semiconductor layer 2 and the stripping process of the resist 3 be performed by a wet method. This is because the dry method requires a vacuum apparatus with a complicated structure, and also has a large process load and a high production cost.
  • the oxide semiconductor layer 2 is composed of an amorphous ZnGa 2 O 4 layer
  • the inventors of the present application have found that the ZnGa 2 O 4 layer dissolves in the stripping solution when the resist 3 is stripped. Noticed. Therefore, in the wet method, it is considered difficult to remove the resist 3 from the amorphous ZnGa 2 O 4 layer in the removing step.
  • ZnGa 2 O 4 layer In order to deal with such problems, it is conceivable to crystallize the ZnGa 2 O 4 layer.
  • ZnGa 2 O 4 crystals which have a spinel structure, are known to have very high chemical durability, and the inventors of the present application attempted acid etching of a well-crystallized ZnGa 2 O 4 layer.
  • the ZnGa 2 O 4 crystal layer was not etched even by using aqua regia etchant (mixed acid of hydrochloric acid and nitric acid), which is a strong acid.
  • aqua regia etchant mixed acid of hydrochloric acid and nitric acid
  • the inventors of the present application have noticed such a problem, and have devoted themselves to research and development on methods for patterning a ZnGaO-based oxide semiconductor layer using a wet method.
  • ZnGaO nanocrystallized film a ZnGaO-based oxide semiconductor film composed of such fine crystals
  • TFTs using ZnGaO nano-crystallized films in the active layer have better field-effect mobility and characteristic stability under light irradiation than TFTs using ZnGaO amorphous films in the active layer. turned out to be inferior.
  • the inventors of the present application proceeded with further studies on this newly arising problem. Further, it was found that the TFT characteristics and the characteristics stability under light irradiation can be significantly improved by forming the active layer into a two-layer structure consisting of an amorphous ZnGaO film and a nano-crystallized ZnGaO film, leading to the present invention. rice field.
  • the thin film transistor is a bottom gate type thin film transistor, a gate insulating film disposed on the gate electrode; an oxide semiconductor layer disposed on the gate insulating film; a first electrode and a second electrode in electrical contact with the oxide semiconductor layer; has the oxide semiconductor layer is composed of a plurality of films, and has a first film and a second film in order from the gate electrode;
  • the first film has a ZnGaO-based oxide in which the molar ratio of Zn to the total of Ga (gallium) and Zn (zinc) is 35% or more and less than 50%, and mainly contains amorphous ZnGaO
  • the second film has substantially the same composition as the first film and mainly contains nanocrystals having a ZnGa 2 O 4 structure, and the (220) plane of the nanocrystals is the oxide semiconductor layer.
  • a thin film transistor is provided that is oriented perpendicular to the thickness direction.
  • nanonocrystal means a crystal with a “Scherrer diameter” of 5 nm or less.
  • K is the Scherrer constant
  • ⁇ is the X-ray wavelength
  • ⁇ is the half width
  • ⁇ is the peak position.
  • the Scherrer constant K is 0.9.
  • composition of two films is “substantially the same” means that the concentration of each main component element in one film is within ⁇ 2% of the concentration of the same main component element in the other film means that
  • the main component elements are zinc (Zn), gallium (Ga) and oxygen (O).
  • the oxide semiconductor layer is composed of at least two films. That is, the oxide semiconductor layer has a lower first film and an upper second film.
  • the first film and the second film have substantially the same composition. That is, each of the first film and the second film has a molar ratio of Zn to the total of Ga (gallium) and Zn (zinc) (hereinafter expressed as “Zn/(Ga+Zn)”) of 35% or more and 50%. % of ZnGaO-based oxide.
  • the first film is a ZnGaO amorphous film.
  • ZnGaO amorphous film means a film mainly composed of amorphous ZnGaO. , is defined as a film in which the proportion of the amorphous phase in the entire film is 80% or more.
  • the second film is a ZnGaO nanocrystallized film.
  • ZnGaO nanocrystallized film means a film mainly composed of nanocrystals with a ZnGa 2 O 4 structure. It is defined as a film in which the nanocrystalline phase accounts for 80% or more of the entire film in the film cross section.
  • the first film may locally contain ZnGaO nanocrystals
  • the second film may locally contain amorphous ZnGaO.
  • the proportion of the ZnGaO nanocrystalline phase contained in the second film is significantly higher than in the first film.
  • nanocrystals in which the ZnGa 2 O 4 (220) planes are oriented perpendicular to the thickness direction can be obtained as described above.
  • the ratio of the amorphous phase and the nanocrystalline phase contained in the film can be arbitrarily controlled by the oxygen flow ratio during film formation. Specifically, when the oxygen partial pressure is 1 vol % or less, the first film mainly composed of amorphous ZnGaO is obtained. Conversely, if the oxygen partial pressure exceeds 1 vol %, a second film consisting mainly of ZnGaO nanocrystals is obtained. That is, by changing the oxygen flow rate during film formation, an oxide semiconductor layer having a two-layer structure composed of first and second films is continuously formed using a single sputtering target and film formation apparatus. can do.
  • the first film and the second film are adjusted such that Zn/(Ga+Zn) is less than 50%.
  • the first film of the oxide semiconductor layer is a ZnGaO amorphous film. Therefore, the first film can be properly etched by the wet etching process described above.
  • the second film is a ZnGaO nanocrystallized film.
  • the second film can be properly patterned by a wet etching process.
  • the second film also has significant resistance to stripping solutions during subsequent stripping steps. Therefore, by providing the second film over the first film, the second film can be used as a barrier layer for the first film when the oxide semiconductor layer is wet-etched. . Therefore, the problem that the amorphous first film is dissolved by the stripping solution can be significantly suppressed.
  • the two-layered oxide semiconductor layer composed of the first and second films can be collectively patterned by a practical process using wet processing. It is possible.
  • the oxide semiconductor layer has an amorphous first film that is relatively excellent in field effect mobility and characteristic stability under light irradiation.
  • the oxide semiconductor layer composed of the first film and the second film can be continuously formed using a single target and a film forming apparatus, and can be patterned collectively by a wet method. Therefore, in the TFT according to one embodiment of the present invention, compared to the case where only the ZnGaO nano-crystallized film is applied as the oxide semiconductor layer, the TFT characteristics and the characteristics under light irradiation can be stabilized without a significant addition of steps. can significantly improve sexuality.
  • a method of manufacturing a bottom-gate type thin film transistor comprising the steps of (I) providing a gate electrode and a gate insulating film having a predetermined pattern on a substrate; (III) patterning the oxide semiconductor layer by a wet method; (IV) forming the patterned oxide on the gate insulating film; providing a first electrode and a second electrode electrically connected to the semiconductor layer; has
  • the step (II) is (II-i) A first ZnGaO-based oxide having a molar ratio of Zn to the total of Ga (gallium) and Zn (zinc) of 35% or more and less than 50% by sputtering using a ZnGaO-based oxide target.
  • a method comprising:
  • the first film and the second film are formed by a sputtering method using targets with the same composition.
  • the crystals contained in the film are refined when the film is formed in an environment where the oxygen partial pressure is more than 1 vol%, resulting in ZnGaO nanoparticles.
  • a crystallized film can be formed.
  • the ratio of the ZnGaO amorphous phase and the ZnGaO nanocrystalline phase contained in the film can be controlled by controlling the oxygen partial pressure during sputtering. can be adjusted arbitrarily.
  • the first film and the second film are formed by switching the oxygen partial pressure when performing the sputtering process using the same target in the same apparatus. can be formed continuously. In this case, it is possible to improve the efficiency of the TFT manufacturing process and reduce the manufacturing cost.
  • the oxide semiconductor layer can be properly patterned in the wet etching step through the resist.
  • the problem that the oxide semiconductor layer is dissolved in the stripping solution in the subsequent step of removing the resist using the stripping solution can be significantly suppressed.
  • the laminated film of the first film and the second film can be patterned collectively by a wet method, the manufacturing cost does not increase due to the complication of the TFT manufacturing process.
  • TFT TFT according to one embodiment of the present invention
  • FIG. 4 schematically shows an example of a cross section of a TFT according to one embodiment of the present invention.
  • a TFT 100 As shown in FIG. 4, a TFT (hereinafter referred to as "first TFT") 100 according to one embodiment of the present invention is configured as a bottom-gate TFT.
  • the first TFT 100 includes, on a substrate 110, a barrier layer 120, a gate electrode 130, a gate insulating film 140, an oxide semiconductor layer 150, a first electrode (source or drain) 160, and a second electrode.
  • Each layer of an electrode (drain or source) 162 and a passivation layer 180 is arranged and configured.
  • the substrate 110 is, for example, an insulating substrate such as a glass substrate, a ceramic substrate, a plastic substrate, or a resin substrate. Substrate 110 may also be a transparent substrate.
  • the barrier layer 120 is composed of, for example, silicon oxide, silicon oxynitride, silicon nitride, alumina, or a combination thereof. Barrier layer 120 may be a multilayer structure.
  • the barrier layer 120 is not an essential component, and may be omitted if unnecessary.
  • the gate insulating film 140 is composed of an inorganic insulating material such as silicon oxide, silicon oxynitride, silicon nitride, and alumina.
  • the gate insulating film 140 may have a multilayer structure.
  • the oxide semiconductor layer 150 is composed of a ZnGaO-based oxide.
  • the thickness of the oxide semiconductor layer 150 ranges, for example, from 40 nm to 100 nm.
  • the first and second electrodes 160, 162 and the gate electrode 130 are composed of metals such as titanium, molybdenum, aluminum, copper and silver, or other conductive materials.
  • the first and second electrodes 160, 162 and the gate electrode 130 may be multilayer structures.
  • the passivation layer 180 has a role of protecting the device and is composed of, for example, silicon oxide, silicon oxynitride, silicon nitride, and alumina. Passivation layer 180 may be a multilayer structure.
  • the oxide semiconductor layer 150 has the characteristics described above.
  • the oxide semiconductor layer 150 has at least the first film 152 and the second film 154 .
  • the first film 152 has a Zn/(Ga+Zn) ratio of 35% or more and less than 50%, and is mainly composed of amorphous ZnGaO.
  • the second film 154 has a Zn/(Ga+Zn) ratio of 35% or more and less than 50%, and is mainly composed of nanocrystals with a ZnGa 2 O 4 structure.
  • the oxide semiconductor layer 150 can be manufactured by a practical process including a wet etching method. That is, the oxide semiconductor layer 150 can be collectively patterned through a conventional wet etching process using a lithographic method and a conventional wet stripping process for photoresist.
  • the oxide semiconductor layer 150 has an amorphous first film 152 . Therefore, in the first TFT 100, better TFT characteristics can be obtained than in the case where the oxide semiconductor layer 150 is composed only of the second film 154. FIG.
  • the crystal planes of the nanocrystals included in the second film 154 of the oxide semiconductor layer 150 in the direction perpendicular to the thickness are oriented in the ZnGa 2 O 4 [220] direction. be.
  • the thickness of the first film 152 ranges from 20 nm to 60 nm, for example.
  • the second film 154 may have the same thickness as the first film 152 or may have a different thickness. However, if the thickness of the second film 154 is less than 20 nm, it does not have sufficient peeling solution resistance. On the other hand, if the thickness of the second film 154 is extremely thick relative to the thickness of the first film 152, the characteristics of the first TFT 100 may deteriorate. Therefore, the thickness of the second film 154 with respect to the thickness of the first film 152 is preferably in the range of 0.5 to 2.0.
  • FIG. 5 schematically shows the flow of a TFT manufacturing method (hereinafter referred to as "first manufacturing method") according to one embodiment of the present invention.
  • the first manufacturing method includes: a step of providing a gate electrode and a gate insulating film on the substrate (step S110); placing an oxide semiconductor layer on the gate insulating film (step S120); patterning the oxide semiconductor layer (step S130); placing a first electrode and a second electrode on the patterned oxide semiconductor layer (step S140); have
  • first TFT 100 is assumed as the TFT manufactured by the first manufacturing method. Therefore, the reference numerals shown in FIG. 4 are used when representing each member of the TFT.
  • substrate 110 is prepared.
  • the substrate 110 is not particularly limited, but may be, for example, a glass substrate.
  • a single-layer or multiple-layer barrier layer 120 may be provided on the substrate 110 .
  • Barrier layer 120 may be composed of, for example, silicon nitride and/or silicon oxide.
  • a material for the gate electrode is deposited on the substrate 110 (or barrier layer 120).
  • Materials for the gate electrode include, for example, chromium (Cr), molybdenum (Mo), aluminum (Al), copper (Cu), silver (Ag), tantalum (Ta), titanium (Ti), or composite materials containing them and / or may be composed of an alloy.
  • the method of installing the material for the gate electrode is not particularly limited.
  • the material for the gate electrode may be formed by conventional film forming methods such as sputtering and vapor deposition.
  • the gate electrode 130 is then formed by patterning the material for the gate electrode. Note that the gate electrode 130 may be a laminated film.
  • the thickness of the gate electrode 130 ranges, for example, from 30 nm to 600 nm.
  • the gate insulating film 140 is formed on the gate electrode 130 .
  • the gate insulating film 140 may be made of silicon oxide, silicon nitride, or the like.
  • the method of forming the gate insulating film 140 is not particularly limited.
  • the gate insulating film 140 may be deposited using deposition techniques such as sputtering, pulse laser deposition, normal pressure CVD, low pressure CVD, and plasma CVD.
  • the thickness of the gate insulating film 140 ranges, for example, from 30 nm to 600 nm.
  • a contact hole for the gate electrode 130 may be formed in the gate insulating film 140 .
  • FIG. 6 schematically shows an example of the cross-sectional structure obtained after step S110.
  • Step S120 an unpatterned oxide semiconductor layer (hereinafter referred to as “unprocessed film”) is provided on the gate insulating film 140 .
  • FIG. 7 schematically shows an example of a state in which an untreated film 149 is placed on the gate insulating film 140.
  • the untreated film 149 has a lower first untreated film 149A and an upper second untreated film 149B.
  • Both the first untreated film 149A and the second untreated film 149B are composed of a ZnGaO-based material in which Zn/(Ga+Zn) is 35% or more and less than 50%.
  • the first untreated film 149A is composed of a ZnGaO amorphous film.
  • the second untreated film 149B is composed of a ZnGaO nanocrystallized film.
  • the untreated film 149 is deposited using, for example, a sputtering method.
  • a sputtering target for example, a ZnGaO-based material with Zn/(Ga+Zn) of 35% or more and less than 50% is used.
  • first untreated film 149A and the second untreated film 149B may be formed continuously using the same target.
  • the first untreated film 149A and the second untreated film 149B are continuously formed in the same apparatus using the same target. can do.
  • the first unprocessed film 149A is formed in an atmosphere with an oxygen concentration of 1 vol % or less.
  • the second untreated film 149B is formed in an atmosphere with an oxygen concentration exceeding 1 vol %.
  • the second untreated film 149B may be formed in an atmosphere with an oxygen concentration of 5 vol % or higher, for example, 10 vol % or higher.
  • the formation of the first untreated film 149A and the second untreated film 149B may be performed while heating the substrate 110 to less than 100° C., or may be performed at room temperature without heating the substrate 110. may
  • Zinc in the ZnGaO-based oxide is easily volatilized, and when the first untreated film 149A and the second untreated film 149B are formed while the substrate 110 is heated to 100° C. or higher, only the zinc component volatilizes. Eventually, the Zn/(Ga+Zn) ratio of the first untreated film 149A and the second untreated film 149B becomes less than 35%, and a ZnGa 2 O 4 crystal layer, which is difficult to etch with acid, tends to precipitate. . In addition, since the crystallization of the film is promoted by heating the substrate, when the first unprocessed film 149A is formed while the substrate 110 is heated to 100° C. or more, it is formed in an atmosphere with an oxygen concentration of 1 vol % or less. Even if a film is formed, an amorphous film cannot be obtained.
  • the composition of the sputtering target and the A first unprocessed film 149A, which is an amorphous film, and a second unprocessed film 149B, which is a nano-crystallized film, can be obtained with substantially the same composition.
  • the crystal planes of the nanocrystals included in the second untreated film 149B in the direction perpendicular to the thickness are oriented in the ZnGa 2 O 4 [220] direction. be.
  • the thickness of the first unprocessed film 149A ranges, for example, from 20 nm to 60 nm.
  • the second untreated film 149B may have the same thickness as the first untreated film 149A or may have a different thickness. However, when the thickness of the second unprocessed film 149B is less than 20 nm, the unprocessed film 149 does not have sufficient stripper resistance. On the other hand, if the thickness of the second untreated film 149B is extremely thick with respect to the thickness of the first untreated film 149A, the characteristics of the manufactured TFT may deteriorate. Therefore, the thickness of the second untreated film 149B with respect to the thickness of the first untreated film 149A is preferably in the range of 0.5 to 2.0.
  • the thickness of the entire untreated film 149 is not particularly limited, but is in the range of 40 nm to 100 nm, for example.
  • the substrate 110 may be annealed at 300° C. or higher.
  • Annealing temperature of 350-400°C is desirable. This is because the annealing treatment at 350° C. or higher further improves the stripping solution resistance of the untreated film 149 in the stripping step of the next step S130. On the other hand, if the annealing temperature exceeds 400.degree. Annealing may be performed in air, oxygen, nitrogen, or vacuum, but from the viewpoint of production costs, it is desirable to perform annealing in a vacuum apparatus or in an air atmosphere that does not require atmosphere replacement.
  • Step S130 The untreated film 149 is then patterned. Thereby, an oxide semiconductor layer 150 having a predetermined pattern is obtained.
  • the untreated film 149 has a two-layer structure of a first untreated film 149A and a second untreated film 149B.
  • the second untreated film 149B is a nano-crystallized film that is soluble in acid but resistant to stripping solutions.
  • a wet method can be applied as the pattern processing of the unprocessed film 149 . That is, in the first manufacturing method, in the pattern processing of the unprocessed film 149, collective patterning can be performed by the wet etching process and the stripping process as shown in FIGS. 1 to 3 described above.
  • the etchant for the untreated film 149 is not particularly limited, but for example, an oxalic acid solution may be used. Also, a mixed solution of dimethylsulfoxide and N-methyl-2-pyrrolidone, for example, can be used as a photoresist stripping solution. These etchants and removers are commonly used in wet pattern processing methods using lithography.
  • FIG. 8 schematically shows a state in which the untreated film 149 is patterned and an oxide semiconductor layer 150 having a first film 152 and a second film 154 is formed.
  • Step S140 Next, a conductive film for the first electrode 160 and the second electrode 162 is placed on the oxide semiconductor layer 150 and patterned.
  • the first electrode 160 and the second electrode 162 are, for example, drain and source electrodes, respectively, or vice versa.
  • the conductive films of the first electrode 160 and the second electrode 162 are placed and patterned so as to be in ohmic contact with at least a portion of the oxide semiconductor layer 150 .
  • a combination of a general photolithography process/etching process can be used for pattern processing of the conductive film. This is because, as described above, the second film 154 of the oxide semiconductor layer 150 has resistance to a general resist remover used in the process of electrode patterning.
  • the weak acid etchant includes, for example, a mixed aqueous solution of hydrogen peroxide and an organic acid, or a mixed aqueous solution of hydrogen peroxide and an organic acid to which a trace amount of a fluorine compound (such as sodium fluoride) is added.
  • the oxide semiconductor layer 150 obtained from the first unprocessed film 149A that is an amorphous film and the second unprocessed film 149B that is a nano-crystallized film is not only a resist stripping solution but also a weak acid such as described above. It also has resistance to etching solutions.
  • the first electrode 160 and the second electrode 162 may each be chromium, molybdenum, aluminum, copper, silver, tantalum, titanium, or composite materials and/or alloys containing them. Also, the first electrode 160 and the second electrode 162 may be laminated films.
  • first electrode 160 and the second electrode 162 can also be made of a transparent conductive film, like the gate electrode 130 .
  • FIG. 9 schematically shows a state in which a first electrode 160 and a second electrode 162 are placed so as to be in contact with the oxide semiconductor layer 150 .
  • a passivation layer 180 is placed over the first electrode 160 and the second electrode 162 (see FIG. 4 above).
  • the passivation layer 180 may be deposited using deposition techniques such as sputtering, pulse laser deposition, normal pressure CVD, reduced pressure CVD, and plasma CVD.
  • the thickness of the passivation layer 180 ranges, for example, from 30 nm to 600 nm.
  • a contact hole 185 penetrating the passivation layer 180 and the gate insulating film 140 is formed so as to allow contact with the first electrode 160, the second electrode 162, and the gate electrode 130. good.
  • the first TFT 100 can be manufactured.
  • a conventional wet method can be applied when patterning the untreated film 149 . Therefore, in the first manufacturing method, it is not necessary to apply a dry process to the pattern processing of the unprocessed film 149, and the TFT can be manufactured by a process with higher productivity.
  • TFT and a method of manufacturing the same according to an embodiment of the present invention may have other configurations as long as the oxide semiconductor layer having the two-layer structure having the characteristics described above is used. may have
  • Example 31 is an example
  • Examples 41 and 42 are comparative examples.
  • Example 1 A ZnGaO-based oxide layer was formed on a 20 mm square quartz substrate with a thickness of 0.7 mm by the following method.
  • a ZnGaO-based oxide layer was formed on one surface of a quartz substrate by RF magnetron sputtering.
  • a ZnGaO target with a diameter of 50.8 mm was used as the target.
  • Zn/(Ga+Zn) was 40%.
  • the supplied gas was a mixed gas of oxygen and argon, and the oxygen partial pressure was 10 vol%.
  • RF power was 200W. Note that the quartz substrate was not heated during the film formation.
  • the thickness of the ZnGaO-based oxide layer was set to 150 nm (target value).
  • sample 1 a quartz substrate having a ZnGaO-based oxide layer (hereinafter referred to as "sample 1") was obtained.
  • Example 11 A quartz substrate having a ZnGaO-based oxide layer (hereinafter referred to as "Sample 11") was prepared in the same manner as in Example 1.
  • Example 12 A quartz substrate having a ZnGaO-based oxide layer (hereinafter referred to as "Sample 12") was prepared in the same manner as in Example 1.
  • Example 13 A quartz substrate having a ZnGaO-based oxide layer (hereinafter referred to as "Sample 13") was prepared in the same manner as in Example 1.
  • Example 21 A quartz substrate having a ZnGaO-based oxide layer (hereinafter referred to as "Sample 21") was prepared in the same manner as in Example 1.
  • the oxygen partial pressure contained in the supplied mixed gas was set to 1 vol%.
  • Example 22 A quartz substrate having a ZnGaO-based oxide layer (hereinafter referred to as "Sample 22") was prepared in the same manner as in Example 11.
  • the oxygen partial pressure contained in the supplied mixed gas was set to 1 vol%.
  • Example 23 A quartz substrate having a ZnGaO-based oxide layer (hereinafter referred to as "Sample 23") was prepared in the same manner as in Example 12.
  • the oxygen partial pressure contained in the supplied mixed gas was set to 1 vol%.
  • Example 24 A quartz substrate having a ZnGaO-based oxide layer (hereinafter referred to as "Sample 24") was prepared in the same manner as in Example 13.
  • the oxygen partial pressure contained in the supplied mixed gas was set to 1 vol%.
  • Fig. 10 summarizes the obtained diffraction results.
  • the results are shown as a matrix so that the relationship between the composition of the sample and the partial pressure of oxygen during preparation of the sample can be grasped.
  • the peak near 2 ⁇ of about 20° is due to the quartz substrate rather than the ZnGaO-based oxide layer.
  • sample 11 sharp peaks were observed at 2 ⁇ positions corresponding to the (111), (222), and (333) planes of ZnGa 2 O 4 from the low angle side. That is, in the Zn 2 Ga 4 O layer of sample 11, the crystal plane perpendicular to the thickness direction was found to be strongly oriented in the [111] direction.
  • the Scherrer diameter of sample 11 calculated using the formula (1) was about 36 nm.
  • sample 13 having a Zn ratio lower than that of sample 11
  • a slight peak was detected at the 2 ⁇ position corresponding to ZnGa 2 O 4 [111] as in sample 11. That is, it can be said that sample 13 has low crystallinity although the orientation direction of crystals contained in the oxide layer is the same as that of sample 11.
  • Sample 1 and Sample 11 which contain ZnGaO-based oxide layers with a Zn ratio higher than the stoichiometric composition, yield ZnGa 2 O 4 nanocrystals, and the nanocrystals increase the thickness of the oxide layer. It was confirmed that the crystal plane perpendicular to the direction was oriented in [220].
  • Table 1 summarizes the preparation conditions of each sample and the results of X-ray diffraction analysis.
  • Example 1A A ZnGaO-based oxide layer was formed on the substrate by the same method as in Example 1 described above.
  • Example 1A a Si substrate (thickness 0.6 mm, 25 mm square) with a thermal oxide film having a thickness of 150 nm was used as the substrate.
  • the thickness of the ZnGaO-based oxide layer was set to 50 nm (target value).
  • Example 1A The obtained sample is called "Sample 1A”.
  • Example 11A In Example 11A, a sample (referred to as “Sample 11A") was prepared in a manner similar to Example 1A.
  • Example 11A the conditions described in Example 11 above were adopted as the film forming conditions for the ZnGaO-based oxide. Accordingly, sample 11A differs from sample 11 only in the substrate and the film thickness of the ZnGaO-based oxide.
  • FIGS. 13 and 14 show electron beam diffraction images corresponding to the cross-sectional TEM images of the ZnGaO-based oxide layers shown in FIGS. 11 and 12, respectively. These cross-sectional electron beam diffraction images are obtained by interference on crystal planes perpendicular to the cross section (that is, parallel to the depth direction of the paper).
  • sample 1A dense nanocrystals are formed relatively uniformly from the initial stage of layer formation (near the interface with the thermally oxidized silicon film).
  • FIG. 12 in the sample 11A, an amorphous ZnGaO-based oxide layer was formed at the initial stage of film formation, and relatively large crystal grains partially formed after passing half of the film thickness. is seen to be growing.
  • the ZnGaO-based oxide layer was crystallized in the middle of the film formation, and it is expected that the ZnGaO-based oxide layer will grow in the [111] direction as the film thickness increases. be. That is, when a ZnGa 2 O 4 layer having a stoichiometric composition is crystallized by film formation at room temperature, the crystallinity greatly depends on the film thickness.
  • Example 1B A ZnGaO-based oxide layer was formed on the substrate by the same method as in Example 1 described above.
  • Example 1B a non-alkali glass substrate (0.7 mm thick, 40 mm square) was used as the substrate.
  • Example 11B to Example 13B samples (referred to as “Sample 11B” to “Sample 13B”, respectively) were prepared in the same manner as in Example 1B.
  • Example 11B to 13B the conditions described in Examples 11 to 13 above were adopted as the film forming conditions for the ZnGaO-based oxide.
  • the film thickness of the ZnGaO layer was set to 50 nm (target value).
  • samples 11B to 13B were annealed in the air at 350° C. for 1 hour after film formation. Accordingly, the sample 11B differs from the sample 11 in the film thickness of the substrate and the ZnGaO-based oxide layer, and in the presence or absence of annealing treatment. The same is true for other samples 12B and 13B.
  • Example 21B to Example 24B samples (referred to as “Sample 21B"-"Sample 24B", respectively) were prepared in a manner similar to that of Example 1B.
  • Examples 21B to 24B the conditions described in Examples 11 to 14 above were adopted as the film forming conditions for the ZnGaO-based oxide.
  • the pattern processing was performed according to the procedure shown in Figures 1 to 3 above.
  • a patterned resist was placed on each sample, and wet etching was performed using this resist as a mask. Next, the resist was stripped by a wet method.
  • wet etching was performed by immersing the sample in an oxalic acid solution (ITO-07N; manufactured by Kanto Kagaku Co., Ltd.) heated to 40°C. Moreover, the stripping process for stripping the resist was carried out by immersing the sample in stripping solution heated to 80°C. A mixture of dimethylsulfoxide (60 wt %) and N-methyl-2-pyrrolidone (40 wt %) (stripping solution 104; manufactured by Tokyo Ohka Kogyo Co., Ltd.) was used as the stripping solution.
  • Table 2 summarizes the results obtained for each sample.
  • the column of "wet etching treatment” in Table 2 shows the result of evaluation by ⁇ when the desired pattern was properly formed, and by ⁇ when not.
  • the result of evaluation is indicated by x when disappearance or damage of the ZnGaO layer due to impregnation with the stripping solution is recognized, and by ⁇ when not.
  • samples 21B to 24B could be wet-etched into an appropriate shape regardless of the Zn/(Ga+Zn) value of the ZnGaO-based oxide layer.
  • disappearance and partial damage due to dissolution of the ZnGaO-based oxide layer were confirmed by the subsequent wet stripping treatment.
  • sample 11B' a sample (referred to as sample 11B') was prepared by increasing the thickness of the ZnGaO-based oxide layer of sample 11B, and the same pattern processing was performed.
  • the ZnGaO-based oxide layer of sample 11B′ was impregnated with an aqua regia etchant (mixed acid ITO-02; manufactured by Kanto Kagaku Co., Ltd.) heated to 40° C. as well as an oxalic acid solution in wet etching. It was barely etched.
  • an aqua regia etchant mixed acid ITO-02; manufactured by Kanto Kagaku Co., Ltd.
  • the conventional ZnGa 2 O 4 spinel crystal layer has very high chemical durability and is difficult to etch by acid. In fact, sample 11B' could not be etched with strong acid either.
  • sample 13B could be wet-etched without any problem, but after the wet stripping process, non-uniform film unevenness and surface roughness were generated, similar to samples 11B and 24B.
  • Example 31 (Fabrication of TFT elements) A TFT element having a cross-sectional structure as shown in FIG. 4 was manufactured using the first manufacturing method described above.
  • a glass substrate non-alkali glass
  • a width of 40 mm a width of 40 mm
  • a thickness of 0.5 mm was prepared.
  • a barrier film was formed on the glass substrate.
  • the barrier film had a two-layer structure of silicon nitride (lower side) and silicon oxide (upper side) and was formed by plasma CVD.
  • the glass substrate was heated to 350°C.
  • the thicknesses of the silicon nitride layer and the silicon oxide layer were both set to 100 nm (target value).
  • a metal film for gate electrodes was formed on the barrier layer by a DC magnetron sputtering method.
  • the metal film was made of metal titanium (Ti) and had a thickness of 100 nm (target value). After that, the metal film was dry-etched by normal photoresist method and CF 4 /O 2 plasma treatment to form a patterned gate electrode.
  • the gate insulating film was made of silicon oxide and had a thickness of 200 nm (target value). As a result, a layer structure as shown in FIG. 6 was obtained.
  • an untreated oxide semiconductor film was formed on the gate insulating film by RF magnetron sputtering.
  • the glass substrate was placed in a chamber evacuated to 0.5 Pa, and a ZnGaO film was formed on the gate insulating film by RF magnetron sputtering.
  • a ZnGaO target with a diameter of 50.8 mm was used as the target.
  • Zn/(Ga+Zn) was 40%.
  • the supplied gas was a mixed gas of oxygen and argon, and the oxygen partial pressure was 1 vol%. RF power was 200W. Note that the glass substrate was not heated during the film formation.
  • the thickness of the ZnGaO-based oxide layer was set to 40 nm (target value).
  • the same target was used to form a second untreated film on the first untreated film. Note that the discharge was temporarily stopped before forming the second untreated film.
  • the oxygen partial pressure during the formation of the second untreated film was 10 vol%. Other conditions are the same as in the deposition of the first untreated film.
  • the thickness of the second untreated film was set to 40 nm (target value).
  • the glass substrate was annealed at 350°C for 1 hour in the atmosphere. As a result, a layer structure as shown in FIG. 7 was obtained.
  • Pattern processing was performed in the following procedure.
  • a photoresist layer was applied on the untreated film, and the photoresist layer was patterned through exposure and development processes.
  • the glass substrate was immersed in an etching solution to wet etch the untreated film.
  • An oxalic acid solution (ITO-07N; manufactured by Kanto Kagaku Co., Ltd.) at 40° C. was used as an etching solution.
  • the immersion time was 3 minutes.
  • the glass substrate was immersed in a stripping solution at 80° C. for 3 minutes, and further immersed in the same stripping solution at room temperature for 3 minutes to remove the photoresist.
  • a patterned oxide semiconductor layer such as that shown in FIG. 8 was obtained by the wet treatment described above.
  • metal films for the first electrode and the second electrode were formed by DC magnetron sputtering so as to cover the oxide semiconductor layer.
  • the metal film had a two-layer structure of metal aluminum (upper layer) and metal titanium (lower layer).
  • the thickness of the upper layer was set to 150 nm (target value), and the thickness of the lower layer was set to 50 nm (target value).
  • the photoresist layer placed on the metal film was patterned, and using this as a mask, the upper layer of the metal film was wet-etched.
  • a mixed acid solution of nitric acid, acetic acid and phosphoric acid (KSMF100; manufactured by Kanto Kagaku Co., Ltd.) was used.
  • the lower layer of the metal film was patterned by dry etching using CF 4 /O 2 gas.
  • a passivation layer was formed by a plasma CVD method so as to cover the first electrode, the second electrode, and the oxide semiconductor layer.
  • the passivation layer was made of silicon oxide and had a thickness of 300 nm (target value).
  • a contact hole penetrating the passivation layer and the gate insulating film was formed by a general lithography method.
  • TFT element 1 a TFT element having the structure shown in FIG. 4 was manufactured.
  • the obtained TFT element is hereinafter referred to as "element 1".
  • Example 41 A TFT device was fabricated in the same manner as in Example 31. However, in Example 41, the oxide semiconductor layer was a single layer.
  • the untreated film for the oxide semiconductor layer was deposited as follows.
  • the glass substrate was placed in a chamber evacuated to 0.5 Pa, and a ZnGaO film was formed on the gate insulating film by RF magnetron sputtering.
  • a ZnGaO target with a diameter of 50.8 mm was used as the target.
  • Zn/(Ga+Zn) was 40%.
  • the supplied gas was a mixed gas of oxygen and argon, and the oxygen partial pressure was 10 vol%. RF power was 200W. Note that the glass substrate was not heated during the film formation.
  • the thickness of the ZnGaO-based oxide layer was set to 50 nm (target value).
  • Example 31 After that, the untreated film was pattern-treated by the same method as in Example 31 to form an oxide semiconductor layer. Subsequent fabrication conditions are the same as in Example 31.
  • TFT element 11 The obtained TFT element is hereinafter referred to as "element 11".
  • Example 42 A TFT device was fabricated in the same manner as in Example 41.
  • Example 42 a target with Zn/(Ga+Zn) of 50% was used when forming the untreated film. Therefore, Zn/(Ga+Zn) was also 50% in the obtained oxide semiconductor layer.
  • TFT element 12 The obtained TFT element is hereinafter referred to as "element 12".
  • FIG. 15 and 16 show an example of a cross section of the element 1 obtained by observation with a transmission electron microscope (TEM).
  • FIG. 16 is an enlarged photograph within the frame in FIG.
  • the oxide semiconductor layer on the gate insulating film is composed of two layers of thin films with different crystallinities.
  • the first electrode 160 and the second electrode 162 of the oxide semiconductor layer 150 in FIG. Areas without are directly exposed to the stripper solution.
  • the thickness of the oxide semiconductor layer in FIGS. 15 and 16 is almost the same between the region covered with the second electrode and the region not covered with the second electrode. Therefore, from this result, it was confirmed that the upper second film (154 in FIG. 9) that constitutes the oxide semiconductor layer has sufficient stripping solution resistance.
  • 17 and 18 show electron beam diffraction patterns in cross sections of the first film and the second film of the oxide semiconductor layer in the element 1, respectively.
  • FIG. 18 a clear diffraction pattern indicating crystallization was observed from the second film. Also, from the form of the diffraction pattern, the crystal seed was identified as ZnGa 2 O 4 .
  • a set of diffraction spots arranged in the film thickness direction shown in FIG. 18 corresponds to the ZnGa 2 O 4 (220) plane, like the diffraction spots shown in FIG.
  • FIG. 19 shows the atomic concentration line analysis results of O, Si, Zn, and Ga in the depth direction of the oxide semiconductor layer of the element 1, obtained by energy dispersive X-ray (EDX) analysis.
  • EDX energy dispersive X-ray
  • a semiconductor parameter analyzer (B1500A; manufactured by Keysight) was used to evaluate TFT transfer characteristics in each element.
  • the drain current value Id obtained by changing the gate voltage Vg stepwise from -15 V to +45 V was measured.
  • the drain voltage Vd was set to 0.1V. The measurement was performed in the dark state inside the probe box, and the stage temperature was room temperature.
  • the threshold voltage Vth was defined as the gate voltage Vg when the drain current Id was 1 nA.
  • the device 1 had a threshold voltage Vth of 6.2 V and a field effect mobility of 8.2 cm 2 /V ⁇ sec.
  • the device 11 had a threshold voltage Vth of 7.8 V and a field effect mobility of 6.7 cm 2 /V ⁇ sec.
  • the threshold voltage Vth was 7.1 V, and the field effect mobility was 4.6 cm 2 /V ⁇ sec.
  • any of the elements 1, 12, and 13 normal switching characteristics were obtained in any of the elements 1, 12, and 13. That is, when a nano-crystallized film of a ZnGaO-based oxide having a Zn/(Ga+Zn) ratio of 40% or more is used as the active layer, or when a laminated film with an amorphous film is used as the active layer, the active layer can be activated by the wet method. It was confirmed that the TFT operates normally even if the layer is patterned. Also, from a comparison of the TFT characteristics of the element 11 and the element 12, it was found that the field effect mobility is lowered when the Zn/(Ga+Zn) of the active layer is 50% or more.
  • NTIS negative gate bias thermal stress
  • test was conducted using the following method.
  • the drain voltage Vd is set to 0 V and the gate voltage Vg is maintained at ⁇ 30 V for 10 seconds.
  • the TFT characteristics after stress load for 10 seconds are measured in the same manner as the initial characteristics measurement.
  • the drain voltage Vd is set to 0 V and the gate voltage Vg is maintained at -30 V for 90 seconds. After that, the TFT characteristics are measured, and the TFT characteristics after the stress load for a total of 100 seconds are measured.
  • Such an operation is performed for cumulative stress times of 500 seconds and 1000 seconds, and the threshold voltage Vth (1000) in the TFT characteristics after 1000 seconds is obtained.
  • the aforementioned semiconductor parameter analyzer was used to measure the TFT characteristics and apply the stress voltage.
  • a white LED light source was used as the light source, and the amount of light was adjusted so that the illuminance on the device surface was 10,000 lx, and the device was irradiated from the device surface side.
  • FIG. 23 shows changes in the TFT characteristics of element 1 in the NBTIS test.
  • 24 and 25 show changes in the TFT characteristics of the element 11 and the element 12 in the NBTIS test, respectively.
  • the NBTIS test showed that the threshold voltage of the element 11 shifted in the negative direction, and the threshold voltage shift amount ⁇ Vth after 1000 seconds was -2.6V. Similarly, as shown in FIG. 25, a larger threshold voltage shift was observed for device 12, with a ⁇ Vth of ⁇ 4.3V. That is, from comparison of the NBTIS test results of device 11 and device 12, it was found that when Zn/(Ga+Zn) in the active layer is 50% or more, the stability of TFT characteristics under light irradiation is lowered.
  • the oxide semiconductor layer has a two-layer structure of the ZnGaO amorphous film and the ZnGaO nanocrystallized film, compared to the case where the oxide semiconductor layer is composed of a single layer of the ZnGaO nanocrystallized film, Therefore, it was found that the TFT characteristics and the characteristics stability under light irradiation can be significantly improved without adding a large TFT manufacturing process.

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Abstract

ボトムゲート型の薄膜トランジスタであって、ゲート電極の上に配置されたゲート絶縁膜と、該ゲート絶縁膜の上に配置された酸化物半導体層と、前記酸化物半導体層と電気的に接触する第１の電極および第２の電極と、を有し、前記酸化物半導体層は、複数の膜で構成され、前記ゲート電極から近い順に、第１の膜および第２の膜を有し、前記第１の膜は、Ｇａ（ガリウム）とＺｎ（亜鉛）の合計に対するＺｎのモル比が３５％以上、５０％未満のＺｎＧａＯ系酸化物を有し、主として非晶質ＺｎＧａＯを含み、前記第２の膜は、前記第１の膜と実質的に同じ組成を有し、主としてＺｎＧａ２Ｏ４構造のナノ結晶を含み、前記ナノ結晶の（２２０）面が、前記酸化物半導体層の厚さ方向に垂直に配向している、薄膜トランジスタ。

Description

薄膜トランジスタおよび薄膜トランジスタを製造する方法
　本発明は、薄膜トランジスタおよび薄膜トランジスタを製造する方法に関する。
　近年、シリコンに代わる半導体材料として、酸化物半導体が注目されている。例えば、ＩｎＧａＺｎＯ系の酸化物半導体（いわゆるＩＧＺＯ）は、透明で移動度が高いという特徴を有するため、次世代の薄膜トランジスタ（ＴＦＴ）における活性層としての適用が進められている。また、ＩＧＺＯは、オフ電流が低いという特徴を有し、低消費電力ディスプレイへの適用も開始されている。
　一方で、ＩＧＺＯは、オフ電流が増大する光リーク電流の問題や、光照射下における負電圧印加の際に、閾値電圧のマイナス方向へのシフトが生じる問題が知られている（例えば、非特許文献１）。このため、例えば、ＩＧＺＯをＴＦＴに適用した場合、リーク電流が増大し、ディスプレイの表示不良などの不具合が生じ得る。
　このような問題に対処するため、ＺｎＧａ２Ｏ４に代表されるＺｎＧａＯ系材料が新たに注目されている（例えば、特許文献１）。
国際公開第２０１７／１５０３５１号
Ｊ．Ｈ．Ｋｉｍら，Ｕｌｔｒａ－ｗｉｄｅ　ｂａｎｄｇａｐ　ａｍｏｒｐｈｏｕｓ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ　ｆｏｒ　ＮＢＩＳ－ｆｒｅｅ　ｔｈｉｎ－ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒｓ，ＡＰＬ　Ｍａｔ．７（２０１９）０２２５０１ Ｙ．Ｓ．Ｓｈｅｎら，Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎｓ　ｏｆＭｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒｓ　ｏｆ　ＺｎＧａＯ　Ｇｒｏｗｎ　ｏｎ　Ｓａｐｐｈｉｒｅ　Ｓｕｂｓｔｒａｔｅ，Ｊｏｒｎａｌ　ｏｆ　Ｔｈｅ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｓｏｓｉｅｔｙ，５（２０１７）１１２
　一般に、ＴＦＴにおいて酸化物半導体層のパターンを形成する場合、レジストで構成されたマスクを用いて、酸化物半導体層のエッチング処理（第１処理）を行い、その後、レジストを剥離除去する処理（第２処理）が必要となる。また、実用的な製造プロセスを考慮した場合、このような第１処理および第２処理は、湿式エッチング法で実施する必要がある。
　第１処理は、プラズマ処理による乾式エッチングで行われる場合もあるが、真空装置内で行うため、工程負荷が大きく、産業上は酸による湿式エッチングが望ましい。例えばＩＧＺＯでは、シュウ酸による湿式エッチングが行われる。また第２処理においても、酸素プラズマ処理によるレジスト除去は可能であるが、乾式エッチングと同様に工程負荷が大きく、レジスト残渣も発生するため、有機剥離液による剥離が望ましい。
　しかしながら、本願発明者の知見によれば、非晶質のＺｎＧａ２Ｏ４層は、化学的耐久性に乏しく、第１処理において、酸によるエッチングは容易であるが、第２処理において、剥離液に溶解してしまうという問題がある。従って、非晶質のＺｎＧａ２Ｏ４層をＴＦＴの活性層として適用することは、難しいと考えられる。
　なお、一般に、薄膜の化学的耐久性は、結晶化により向上する。従って、このような問題に対処するため、ＺｎＧａ２Ｏ４層を結晶化させることが考えられる。ちなみに、ＺｎＧａ２Ｏ４は、スピネル型の結晶構造を取る。
　しかしながら、ＺｎＧａ２Ｏ４結晶は、化学的耐久性が非常に高いことが知られている。実際に、本願発明者が、十分に結晶化したＺｎＧａ２Ｏ４層の、酸によるエッチングを試みたところ、シュウ酸はおろか、加熱した王水系エッチャント（塩酸・硝酸の混酸）に含浸しても、ほとんどエッチングされなかった。そのため、例えば非特許文献２においては、塩素系プラズマ処理により、結晶化ＺｎＧａ２Ｏ４層のエッチングが行われている。前述の通り、乾式法は工程負荷が大きく、産業上望ましくない。
　このように、実用的な製造プロセスを想定した場合、ＺｎＧａ２Ｏ４層をパターン化して、ＴＦＴの活性層として適用するには、多くの課題が残る。
　本発明は、このような背景に鑑みなされたものであり、本発明では、適正にパターン化されたＺｎＧａＯ系酸化物半導体層を有するＴＦＴを提供することを目的とする。また、本発明では、実用的なプロセスにより、パターン化されたＺｎＧａＯ系酸化物半導体層を有するＴＦＴを製造する方法を提供することを目的とする。
　本発明では、ボトムゲート型の薄膜トランジスタであって、
　ゲート電極の上に配置されたゲート絶縁膜と、
　該ゲート絶縁膜の上に配置された酸化物半導体層と、
　前記酸化物半導体層と電気的に接触する第１の電極および第２の電極と、
　を有し、
　前記酸化物半導体層は、複数の膜で構成され、前記ゲート電極から近い順に、第１の膜および第２の膜を有し、
　前記第１の膜は、Ｇａ（ガリウム）とＺｎ（亜鉛）の合計に対するＺｎのモル比が３５％以上、５０％未満のＺｎＧａＯ系酸化物を有し、主として非晶質ＺｎＧａＯを含み、
　前記第２の膜は、前記第１の膜と実質的に同じ組成を有し、主としてＺｎＧａ２Ｏ４構造のナノ結晶を含み、前記ナノ結晶の（２２０）面が、前記酸化物半導体層の厚さ方向に垂直に配向している、薄膜トランジスタが提供される。
　また、本発明では、ボトムゲート型の薄膜トランジスタを製造する方法であって、
（Ｉ）基板の上に、所定のパターンのゲート電極およびゲート絶縁膜を設置する工程と、（ＩＩ）前記ゲート絶縁膜の上に、２層構造の酸化物半導体層を設置する工程と、（ＩＩＩ）前記酸化物半導体層を湿式法によりパターン化する工程と、（ＩＶ）前記パターン化された酸化物半導体層と電気的に接続された、第１の電極および第２の電極を設置する工程と、
　を有し、
　前記（ＩＩ）の工程は、
　（ＩＩ－ｉ）ＺｎＧａＯ系酸化物のターゲットを用いたスパッタリングにより、Ｇａ（ガリウム）とＺｎ（亜鉛）の合計に対するＺｎのモル比が３５％以上、５０％未満のＺｎＧａＯ系酸化物の第１の膜を設置する工程であって、前記第１の膜は、主として非晶質ＺｎＧａＯを含む、工程と、
　（ＩＩ－ｉｉ）ＺｎＧａＯ系酸化物のターゲットを用いたスパッタリングにより、前記第１の膜の上に、第２の膜を設置する工程であって、前記第２の膜は、前記第１の膜と実質的に同じ組成を有するが、主としてＺｎＧａ２Ｏ４構造のナノ結晶を含む、工程と、
　を有する、方法が提供される。
　本発明では、適正にパターン化されたＺｎＧａＯ系酸化物半導体層を有するＴＦＴを提供することができる。また、本発明では、実用的なプロセスにより、パターン化されたＺｎＧａＯ系酸化物半導体層を有するＴＦＴを製造する方法を提供することができる。
被処理基板の上に、パターン化された酸化物半導体層を形成するまでの工程の一例を模式的に示した図である。 被処理基板の上に、パターン化された酸化物半導体層を形成するまでの工程の一例を模式的に示した図である。 被処理基板の上に、パターン化された酸化物半導体層を形成するまでの工程の一例を模式的に示した図である。 本発明の一実施形態によるＴＦＴの構成の一例を模式的に示した断面図である。 本発明の一実施形態によるＴＦＴを製造する方法のフローの一例を模式的に示した図である。 本発明の一実施形態によるＴＦＴを製造する方法の一工程を模式的に示した図である。 本発明の一実施形態によるＴＦＴを製造する方法の一工程を模式的に示した図である。 本発明の一実施形態によるＴＦＴを製造する方法の一工程を模式的に示した図である。 本発明の一実施形態によるＴＦＴを製造する方法の一工程を模式的に示した図である。 各サンプルにおけるＸ線回折２θ／θ測定の結果をまとめて示した図である。 サンプル１Ａの断面におけるＴＥＭ観察結果の一例を示した図である。 サンプル１１Ａの断面におけるＴＥＭ観察結果の一例を示した図である。 サンプル１Ａの断面において得られた電子線回折分析結果の一例を示した図である。 サンプル１１Ａの断面において得られた電子線回折分析結果の一例を示した図である。 素子１の断面の透過型電子顕微鏡（ＴＥＭ）写真である。 図１５における枠内の拡大ＴＥＭ写真である。 素子１の酸化物半導体層の第１の膜の断面における電子線回折パターンを示した図である。 素子１の酸化物半導体層の第２の膜の断面における電子線回折パターンを示した図である。 素子１の酸化物半導体層の深さ方向におけるエネルギー分散型Ｘ線（ＥＤＸ）分析結果を示した図である。 素子１において得られた暗状態でのＴＦＴ特性を示した図である。 素子１１において得られた暗状態でのＴＦＴ特性を示した図である。 素子１２において得られた暗状態でのＴＦＴ特性を示した図である。 素子１の光照射下負ゲートバイアス熱ストレス（ＮＢＴＩＳ）試験におけるＴＦＴ特性の変化を示した図である。 素子１１のＮＢＴＩＳ試験におけるＴＦＴ特性の変化を示した図である。 素子１２のＮＢＴＩＳ試験におけるＴＦＴ特性の変化を示した図である。
　以下、図面を参照して、本発明の一実施形態について説明する。
　本発明の一実施形態によるＴＦＴの特徴をより良く理解するため、まず、図１～図３を参照して、従来の問題について説明する。
　図１～図３には、被処理基板の上に、パターン化された酸化物半導体層を形成する工程を模式的に示す。
　図１に示すように、パターン化された酸化物半導体層を形成する際には、まず、被処理基板１の上に、パターン化される前の酸化物半導体層２が成膜される。また、酸化物半導体層２の上に、所望のパターンでレジスト３が設置される。
　次に、レジスト３をマスクとして、酸化物半導体層２がエッチング処理される（エッチング工程）。これにより、図２に示すような、レジスト３と酸化物半導体層２のパターンが形成される。
　次に、レジスト３が剥離除去され（剥離工程）、図３に示すような、酸化物半導体層２のパターンが得られる。
　ここで、実用的な製造プロセスを考慮した場合、酸化物半導体層２のエッチング処理およびレジスト３の剥離処理は、湿式法で実施することが望ましい。乾式法は複雑な構成の真空装置が必要な上、工程負荷が大きく生産コストが高くなるためである。
　しかしながら、本願発明者は、酸化物半導体層２が非晶質のＺｎＧａ２Ｏ４層で構成される場合、レジスト３の剥離処理の際に、ＺｎＧａ２Ｏ４層が剥離液に溶解することに気付いた。従って、湿式法では、剥離工程において、非晶質のＺｎＧａ２Ｏ４層に対してレジスト３の剥離処理を実施することは難しいと考えられる。
　なお、このような問題に対処するため、ＺｎＧａ２Ｏ４層を結晶化させることが考えられる。しかしながら、スピネル型構造であるＺｎＧａ２Ｏ４結晶は、化学的耐久性が非常に高いことが知られており、本願発明者が十分に結晶化したＺｎＧａ２Ｏ４層の酸によるエッチングを試みたところ、強酸である王水系エッチャント（塩酸・硝酸の混酸）を用いても、ＺｎＧａ２Ｏ４結晶層はエッチングされなかった。このように、ＺｎＧａ２Ｏ４層は、非晶質および結晶質のいずれにおいても、湿式法により適正にパターン化することは難しいという問題がある。このため、湿式法を含む実用的な製造プロセスで、ＺｎＧａ２Ｏ４層を有するＴＦＴを製造することは難しいと考えられる。
　本願発明者は、このような問題に気付き、湿式法を用いて、ＺｎＧａＯ系の酸化物半導体層をパターン化する方策について、鋭意研究開発を実施してきた。そして、本願発明者は、ＺｎＧａＯ系に含まれる亜鉛の量を、化学量論組成であるＺｎＧａ２Ｏ４（Ｚｎ＝３３ｍｏｌ％）よりも高めた場合、結晶サイズが微細化され、特定の方向に強く配向されたＺｎＧａ２Ｏ４構造のナノ結晶が得られることを見出した。
　また、本願発明者は、そのような微細な結晶により構成されるＺｎＧａＯ系酸化物半導体の膜（以下、「ＺｎＧａＯナノ結晶化膜」と称する）は、前述の湿式エッチング工程により適正にエッチング加工できること、および前述の剥離工程において、剥離液に対して有意に耐性を有することを見出した。
　ただし、その後の研究により、ＺｎＧａＯナノ結晶化膜を活性層に用いたＴＦＴは、ＺｎＧａＯ非晶質膜を活性層に用いたＴＦＴに比べ、電界効果移動度および光照射下での特性安定性に劣ることが判明した。
　この新たに生じた問題に対し、本願発明者は、さらなる検討を進めた。そして、活性層をＺｎＧａＯ非晶質膜と、ＺｎＧａＯナノ結晶化膜からなる２層構造とすることにより、ＴＦＴ特性および光照射下での特性安定性が有意に改善できることを見出し、本願発明に至った。
　すなわち、本発明の一実施形態では、ボトムゲート型の薄膜トランジスタであって、
　ゲート電極の上に配置されたゲート絶縁膜と、
　該ゲート絶縁膜の上に配置された酸化物半導体層と、
　前記酸化物半導体層と電気的に接触する第１の電極および第２の電極と、
　を有し、
　前記酸化物半導体層は、複数の膜で構成され、前記ゲート電極から近い順に、第１の膜および第２の膜を有し、
　前記第１の膜は、Ｇａ（ガリウム）とＺｎ（亜鉛）の合計に対するＺｎのモル比が３５％以上、５０％未満のＺｎＧａＯ系酸化物を有し、主として非晶質ＺｎＧａＯを含み、
　前記第２の膜は、前記第１の膜と実質的に同じ組成を有し、主としてＺｎＧａ２Ｏ４構造のナノ結晶を含み、前記ナノ結晶の（２２０）面が、前記酸化物半導体層の厚さ方向に垂直に配向している、薄膜トランジスタが提供される。
　本願において、「ナノ結晶」とは、「シェラー径」が５ｎｍ以下の結晶を意味する。
　また、「シェラー径」とは、Ｘ線回折結果から、下記の（１）式（シェラーの式）により求められる結晶子径Ｌを意味し、
 
　　Ｌ＝Ｋλ／（βｃｏｓθ）　　　　（１）式
 
ここで、Ｋはシェラー定数、λはＸ線波長、βは半値幅、θはピーク位置である。例えば、Ｘ線波長λが０．１５４ｎｍのとき、シェラー定数Ｋは０．９となる。
　また、本願において、２つの膜の組成が「実質的に同じ」とは、一方の膜における各主要成分元素の濃度が、他方の膜における同じ主要成分元素の±濃度の２％以内に含まれることを意味する。ＺｎＧａＯ系酸化物の場合、主要成分元素は、亜鉛（Ｚｎ）、ガリウム（Ｇａ）および酸素（Ｏ）である。
　本発明の一実施形態では、酸化物半導体層は、少なくとも２つの膜で構成される。すなわち、酸化物半導体層は、下側の第１の膜と、上側の第２の膜とを有する。
　第１の膜と第２の膜は、実質的に等しい組成を有する。すなわち、第１の膜および第２の膜は、それぞれ、Ｇａ（ガリウム）とＺｎ（亜鉛）の合計に対するＺｎのモル比（以下、「Ｚｎ／（Ｇａ＋Ｚｎ）」で表す）が３５％以上、５０％未満のＺｎＧａＯ系酸化物で構成される。
　ただし、第１の膜は、ＺｎＧａＯ非晶質膜である。「ＺｎＧａＯ非晶質膜」とは、主として非晶質ＺｎＧａＯにより構成される膜という意味であり、具体的には、ＸＲＤ２θ／θ測定において、膜に由来した回折ピークが確認されない膜、あるいは膜断面において、膜全体に占める非晶質相の割合が８０％以上である膜として定義される。
　一方、第２の膜は、ＺｎＧａＯナノ結晶化膜である。「ＺｎＧａＯナノ結晶化膜」とは、主としてＺｎＧａ２Ｏ４構造のナノ結晶により構成される膜という意味であり、具体的には、ＸＲＤ２θ／θ測定において、前述のナノ結晶に当てはまる回折ピークが確認される膜、あるいは膜断面において、膜全体に占めるナノ結晶相の割合が８０％以上である膜として定義される。
　すなわち、第１の膜は、ＺｎＧａＯナノ結晶を、第２の膜は非晶質ＺｎＧａＯをそれぞれ局所的に含んでも良いが、第１の膜に含まれるＺｎＧａＯ非晶質相の割合は、第２の膜に比べて有意に高く、反対に第２の膜に含まれるＺｎＧａＯナノ結晶相の割合は、第１の膜に比べて有意に高い。
　ＺｎＧａＯ系酸化物層において、Ｚｎ／（Ｇａ＋Ｚｎ）を３５％以上とすることにより、前述のように、ＺｎＧａ２Ｏ４（２２０）面が、厚さ方向に垂直に配向したナノ結晶が得られる。さらに、膜に含まれる非晶質相とナノ結晶相の割合は、成膜時の酸素流量比により任意に制御できる。具体的には、酸素分圧を１ｖｏｌ％以下にした場合、主として非晶質のＺｎＧａＯにより構成される第１の膜が得られる。逆に、酸素分圧を１ｖｏｌ％超にした場合、主としてＺｎＧａＯナノ結晶により構成される第２の膜が得られる。すなわち、成膜時の酸素流量比を変えることにより、単一のスパッタリングターゲットならびに成膜装置を用いて、第１および第２の膜からなる２層構造の酸化物半導体層を、連続的に形成することができる。
　なお、ＺｎＧａＯ系酸化物において、Ｚｎ／（Ｇａ＋Ｚｎ）が５０％を超えると、酸素分圧を１ｖｏｌ％以下にしても、ＺｎＧａＯ非晶質膜を形成することは難しくなる。さらに後述するように、第１の膜および第２の膜において、Ｚｎ／（Ｇａ＋Ｚｎ）が５０％を超えると、ＴＦＴ特性ならびに光照射下での特性安定性が低下する。このため、本発明の一実施形態では、第１の膜および第２の膜は、Ｚｎ／（Ｇａ＋Ｚｎ）が５０％未満となるように調整される。
　本発明の一実施形態によるＴＦＴでは、酸化物半導体層の第１の膜は、ＺｎＧａＯ非晶質膜である。このため、第１の膜は、前述の湿式エッチング工程により、適正にエッチングすることができる。
　また、第２の膜は、ＺｎＧａＯナノ結晶化膜である。前述のように、第２の膜は、湿式エッチング工程により、適正にパターン化することができる。第２の膜は、さらにその後の剥離工程において、剥離液に対して有意な耐性を有する。このため、第１の膜の上に第２の膜を設置することにより、酸化物半導体層を湿式エッチングする際に、第２の膜を、第１の膜のバリア層として利用することができる。従って、非晶質の第１の膜が剥離液により溶解するという問題を有意に抑制することができる。
　以上の効果により、本発明の一実施形態によるＴＦＴでは、第１および第２の膜からなる２層構造の酸化物半導体層を、湿式処理を用いた実用的なプロセスにより、一括パターニングすることが可能である。
　また、本発明の一実施形態によるＴＦＴでは、酸化物半導体層は、電界効果移動度並びに光照射下での特性安定性が比較的優れる非晶質の第１の膜を有する。前述のとおり、第１の膜と第２の膜からなる酸化物半導体層は、単一ターゲットおよび成膜装置による連続形成と、湿式法による一括パターニングが可能である。従って、本発明の一実施形態によるＴＦＴでは、酸化物半導体層としてＺｎＧａＯナノ結晶化膜のみを適用した場合に比べて、大幅な工程追加を伴うことなく、ＴＦＴ特性ならびに光照射下での特性安定性を有意に改善することができる。
　また、本発明の一実施形態では、ボトムゲート型の薄膜トランジスタを製造する方法であって、（Ｉ）基板の上に、所定のパターンのゲート電極およびゲート絶縁膜を設置する工程と、（ＩＩ）前記ゲート絶縁膜の上に、２層構造の酸化物半導体層を設置する工程と、（ＩＩＩ）前記酸化物半導体層を湿式法によりパターン化する工程と、（ＩＶ）前記パターン化された酸化物半導体層と電気的に接続された、第１の電極および第２の電極を設置する工程と、
　を有し、
　前記（ＩＩ）の工程は、
　（ＩＩ－ｉ）ＺｎＧａＯ系酸化物のターゲットを用いたスパッタリングにより、Ｇａ（ガリウム）とＺｎ（亜鉛）の合計に対するＺｎのモル比が３５％以上、５０％未満のＺｎＧａＯ系酸化物の第１の膜を設置する工程であって、前記第１の膜は、主として非晶質ＺｎＧａＯを含む、工程と、
　（ＩＩ－ｉｉ）ＺｎＧａＯ系酸化物のターゲットを用いたスパッタリングにより、前記第１の膜の上に、第２の膜を設置する工程であって、前記第２の膜は、前記第１の膜と実質的に同じ組成を有するが、主としてＺｎＧａ２Ｏ４構造のナノ結晶を有する、工程と、
　を有する、方法が提供される。
　本発明の一実施形態による製造方法では、第１の膜および第２の膜は、同一の組成のターゲットを用いたスパッタリング法により成膜される。
　前述のように、ターゲットにおけるＺｎ／（Ｇａ＋Ｚｎ）を３５％以上とすることにより、酸素分圧が１ｖｏｌ％超の環境下で成膜した際に、膜に含まれる結晶を微細化させ、ＺｎＧａＯナノ結晶化膜を形成することができる。
　また、前述のように、ターゲットの組成が実質的に同じ場合であっても、スパッタの際の酸素分圧を制御することにより、膜に含まれるＺｎＧａＯ非晶質相とＺｎＧａＯナノ結晶相の割合を任意に調整することができる。
　従って、本発明の一実施形態による製造方法では、同一の装置内で、同一のターゲットを用い、スパッタリング処理を行う際に、酸素分圧を切り換えることにより、第１の膜と第２の膜とを連続的に形成することができる。この場合、ＴＦＴの製造工程の効率化や製造コストの抑制が可能となる。
　本発明の一実施形態による製造方法では、レジストを介した湿式エッチング工程において、酸化物半導体層を適正にパターン化することができる。また、その後、剥離液を用いてレジストを除去する工程において、酸化物半導体層が剥離液に溶解するという問題も、有意に抑制することができる。また、第１の膜と第２の膜の積層膜は湿式法による一括パターニングが可能であるため、ＴＦＴ製造工程の煩雑化による製造コスト上昇を伴わない。
　（本発明の一実施形態によるＴＦＴ）
　次に、図面を参照して、本発明の一実施形態によるＴＦＴの一構成例について、より具体的に説明する。
　図４には、本発明の一実施形態によるＴＦＴの断面の一例を模式的に示す。
　図４に示すように、本発明の一実施形態によるＴＦＴ（以下、「第１のＴＦＴ」と称する）１００は、ボトムゲート型のＴＦＴとして構成される。
　具体的には、第１のＴＦＴ１００は、基板１１０の上に、バリア層１２０、ゲート電極１３０、ゲート絶縁膜１４０、酸化物半導体層１５０、第１の電極（ソースまたはドレイン）１６０、第２の電極（ドレインまたはソース）１６２、およびパッシベーション層１８０の各層が配置されて構成される。
　基板１１０は、例えば、ガラス基板、セラミック基板、プラスチック基板、または樹脂基板などの絶縁基板である。また、基板１１０は、透明な基板であってもよい。
　バリア層１２０は、例えば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、アルミナ、またはこれらの組み合わせなどで構成される。バリア層１２０は、多層構造であってもよい。
　ただし、バリア層１２０は必須の構成ではなく、不要な場合、省略してもよい。
　ゲート絶縁膜１４０は、例えば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、およびアルミナなど、無機絶縁材料で構成される。ゲート絶縁膜１４０は、多層構造であってもよい。
　酸化物半導体層１５０は、ＺｎＧａＯ系酸化物で構成される。酸化物半導体層１５０の厚さは、例えば、４０ｎｍ～１００ｎｍの範囲である。
　第１および第２の電極１６０、１６２、ならびにゲート電極１３０は、例えばチタン、モリブデン、アルミニウム、銅および銀のような金属、または他の導電性材料で構成される。第１および第２の電極１６０、１６２、ならびにゲート電極１３０は、多層構造であってもよい。
　パッシベーション層１８０は、素子を保護する役割を有し、例えば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、およびアルミナなどで構成される。パッシベーション層１８０は、多層構造であってもよい。
　ここで、第１のＴＦＴ１００において、酸化物半導体層１５０は、前述の特徴を有する。
　すなわち、酸化物半導体層１５０は、少なくとも第１の膜１５２および第２の膜１５４を有する。第１の膜１５２は、Ｚｎ／（Ｇａ＋Ｚｎ）が３５％以上、５０％未満であり、主として非晶質ＺｎＧａＯにより構成されるという特徴を有する。また、第２の膜１５４は、Ｚｎ／（Ｇａ＋Ｚｎ）が３５％以上、５０％未満であり、主としてＺｎＧａ２Ｏ４構造のナノ結晶により構成されるという特徴を有する。
　このため、酸化物半導体層１５０は、湿式エッチング法を含む実用的なプロセスにより、製造することができる。すなわち、酸化物半導体層１５０は、リソグラフィ法を用いた従来の湿式エッチング工程、およびフォトレジストに対する従来の湿式剥離工程を経て、一括パターニングすることができる。
　また、第１のＴＦＴ１００では、酸化物半導体層１５０は、非晶質の第１の膜１５２を有する。このため、第１のＴＦＴ１００では、酸化物半導体層１５０が第２の膜１５４のみで構成された場合に比べて、良好なＴＦＴ特性を得ることができる。
　なお、酸化物半導体層として、Ｚｎ／（Ｇａ＋Ｚｎ）＝３３％、すなわち化学量論組成のＺｎＧａ２Ｏ４の層を形成した場合、層の厚さに垂直な方向における結晶面は、ＺｎＧａ２Ｏ４［１１１］方向に配向される。
　これに対して、第１のＴＦＴ１００では、酸化物半導体層１５０の第２の膜１５４に含まれるナノ結晶は、厚さに垂直な方向における結晶面がＺｎＧａ２Ｏ４［２２０］方向に配向される。
　酸化物半導体層１５０において、第１の膜１５２の厚さは、例えば、２０ｎｍ～６０ｎｍの範囲である。
　第２の膜１５４は、第１の膜１５２と同様の厚さを有しても、異なる厚さを有してもよい。ただし、第２の膜１５４の厚さが２０ｎｍ未満では、十分な剥離液耐性を有しない。一方で、第１の膜１５２の厚さに対して第２の膜１５４の厚さが極端に厚くなると、第１のＴＦＴ１００の特性が低下するおそれがある。従って、第１の膜１５２の厚さに対する第２の膜１５４の厚さは、０．５～２．０の範囲であることが好ましい。
　（本発明の一実施形態によるＴＦＴの製造方法）
　次に、図５を参照して、本発明の一実施形態によるＴＦＴの製造方法について説明する。
　図５には、本発明の一実施形態によるＴＦＴの製造方法（以下、「第１の製造方法」と称する）のフローを模式的に示す。
　図５に示すように、第１の製造方法は、
　基板の上に、ゲート電極およびゲート絶縁膜を設置する工程（工程Ｓ１１０）と、
　前記ゲート絶縁膜の上に、酸化物半導体層を設置する工程（工程Ｓ１２０）と、
　前記酸化物半導体層をパターン化する工程（工程Ｓ１３０）と、
　前記パターン化された酸化物半導体層の上に、第１の電極および第２の電極を設置する工程（工程Ｓ１４０）と、
　を有する。
　以下、各工程について説明する。なお、ここでは、第１の製造方法により製造されるＴＦＴとして、前述の第１のＴＦＴ１００を想定する。従って、ＴＦＴの各部材を表す際には、図４に示した参照符号が使用される。
　（工程Ｓ１１０）
　まず、基板１１０が準備される。基板１１０は、特に限られないが、例えば、ガラス基板などであってもよい。
　基板１１０の上には、単層または複層のバリア層１２０が設置されていてもよい。バリア層１２０は、例えば、窒化ケイ素および／または酸化ケイ素で構成されてもよい。
　次に、基板１１０（またはバリア層１２０）の上に、ゲート電極用の材料が設置される。
　ゲート電極用の材料は、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）、アルミ（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、タンタル（Ｔａ）、チタン（Ｔｉ）またはそれらを含む複合材料および／または合金で構成されてもよい。
　ゲート電極用の材料の設置方法は、特に限られない。ゲート電極用の材料は、スパッタ法および蒸着法など、従来の成膜方法により形成されてもよい。
　その後、ゲート電極用の材料をパターン処理することにより、ゲート電極１３０が形成される。なお、ゲート電極１３０は、積層膜であってもよい。
　ゲート電極１３０の厚さは、例えば、３０ｎｍから６００ｎｍの範囲である。
　次に、ゲート電極１３０上にゲート絶縁膜１４０が成膜される。ゲート絶縁膜１４０は、酸化ケイ素や窒化ケイ素等で構成されてもよい。
　ゲート絶縁膜１４０の成膜方法は、特に限られない。ゲート絶縁膜１４０は、例えば、スパッタ法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、およびプラズマＣＶＤ法などの成膜技術を用いて成膜してもよい。ゲート絶縁膜１４０の厚さは、例えば、３０ｎｍから６００ｎｍの範囲である。
　その後、ゲート絶縁膜１４０に、ゲート電極１３０に対するコンタクトホールを形成してもよい。
　図６には、工程Ｓ１１０後に得られる断面構造の一例を模式的に示した。
　（工程Ｓ１２０）
　次に、ゲート絶縁膜１４０の上に、未パターン化状態の酸化物半導体層（以下「未処理膜」と称する）が設置される。
　図７には、ゲート絶縁膜１４０の上に未処理膜１４９が設置された状態の一例を模式的に示す。
　未処理膜１４９は、下側の第１の未処理膜１４９Ａと、上側の第２の未処理膜１４９Ｂとを有する。
　第１の未処理膜１４９Ａおよび第２の未処理膜１４９Ｂは、いずれもＺｎ／（Ｇａ＋Ｚｎ）が３５％以上、５０％未満のＺｎＧａＯ系材料で構成される。ただし、第１の未処理膜１４９Ａは、ＺｎＧａＯ非晶質膜で構成される。一方、第２の未処理膜１４９Ｂは、ＺｎＧａＯナノ結晶化膜で構成される。
　未処理膜１４９は、例えば、スパッタリング法を用いて成膜される。スパッタリングターゲットとしては、例えば、Ｚｎ／（Ｇａ＋Ｚｎ）が３５％以上、５０％未満のＺｎＧａＯ系材料が使用される。
　なお、第１の未処理膜１４９Ａと第２の未処理膜１４９Ｂは、同一のターゲットを使用して、連続的に成膜されてもよい。
　この場合、スパッタリング処理の際の酸素分圧を制御することにより、同一の装置内で、同一のターゲットを用いて、第１の未処理膜１４９Ａおよび第２の未処理膜１４９Ｂを連続的に形成することができる。
　例えば、第１の未処理膜１４９Ａは、酸素濃度が１ｖｏｌ％以下の雰囲気で成膜される。一方、第２の未処理膜１４９Ｂは、酸素濃度が１ｖｏｌ％超の雰囲気で成膜される。第２の未処理膜１４９Ｂは、酸素濃度が５ｖｏｌ％以上、例えば１０ｖｏｌ％以上の雰囲気で成膜されてもよい。
　ここで、第１の未処理膜１４９Ａおよび第２の未処理膜１４９Ｂの成膜は、基板１１０を１００℃未満に加熱しながら行ってもよく、または、基板１１０を加熱せずに室温で行ってもよい。
　ＺｎＧａＯ系酸化物中の亜鉛は揮発しやすく、基板１１０を１００℃以上に加熱した状態で第１の未処理膜１４９Ａおよび第２の未処理膜１４９Ｂを成膜すると、亜鉛成分のみが揮発してしまい、第１の未処理膜１４９Ａおよび第２の未処理膜１４９ＢのＺｎ／（Ｇａ＋Ｚｎ）比が３５％未満となり、酸によるエッチングが困難であるＺｎＧａ２Ｏ４結晶層が析出しやすい傾向がある。また、基板加熱により膜の結晶化が促進されてしまうため、基板１１０を１００℃以上に加熱した状態で第１の未処理膜１４９Ａを成膜した場合、酸素濃度が１ｖｏｌ％以下の雰囲気で成膜しても、非晶質膜が得られない。
　これに対して、基板１１０を１００℃未満に加熱しながら、または、加熱せずに室温で第１の未処理膜１４９Ａおよび第２の未処理膜１４９Ｂを成膜した場合、スパッタリングターゲットの組成とほぼ等しい組成かつ、非晶質膜である第１の未処理膜１４９Ａと、ナノ結晶化膜である第２の未処理膜１４９Ｂを得ることができる。
　なお、前述のように、本工程で成膜される第２の未処理膜１４９Ｂにおいて、含まれるナノ結晶は、厚さに垂直な方向における結晶面がＺｎＧａ２Ｏ４［２２０］方向に配向される。
　第１の未処理膜１４９Ａの厚さは、例えば、２０ｎｍ～６０ｎｍの範囲である。
　第２の未処理膜１４９Ｂは、第１の未処理膜１４９Ａと同様の厚さを有しても、異なる厚さを有してもよい。ただし、第２の未処理膜１４９Ｂの厚さが２０ｎｍ未満の場合、未処理膜１４９は十分な剥離液耐性を有しない。一方で、第１の未処理膜１４９Ａの厚さに対して第２の未処理膜１４９Ｂの厚さが極端に厚くなると、製造されるＴＦＴの特性が低下するおそれがある。従って、第１の未処理膜１４９Ａの厚さに対する第２の未処理膜１４９Ｂの厚さは、０．５～２．０の範囲であることが好ましい。
　未処理膜１４９全体の厚さは、特に限られないが、例えば、４０ｎｍ～１００ｎｍの範囲である。
　未処理膜１４９の成膜後、３００℃以上で、基板１１０のアニール処理を実施してもよい。
　アニール温度は３５０～４００℃が望ましい。これは３５０℃以上でのアニール処理により、次工程Ｓ１３０の剥離工程において、未処理膜１４９の剥離液耐性がさらに向上するからである。一方で、アニール温度が４００℃を超えると、基板の変形によるパターンズレや、下層からの不純物拡散等が生じ得る。またアニール処理は、大気、酸素、窒素、真空、いずれの雰囲気内で行ってもよいが、生産コストの観点からは、真空装置や、雰囲気置換が必要ない大気雰囲気で実施することが望ましい。
　（工程Ｓ１３０）
　次に、未処理膜１４９がパターン処理される。これにより、所定のパターンを有する酸化物半導体層１５０が得られる。
　ここで、未処理膜１４９は、第１の未処理膜１４９Ａおよび第２の未処理膜１４９Ｂの２層構造を有する。第２の未処理膜１４９Ｂは、酸には可溶であるが、剥離液に対して耐性を有するナノ結晶化膜である。
　このため、第１の製造方法では、未処理膜１４９のパターン処理として、湿式法を適用することができる。すなわち、第１の製造方法では、未処理膜１４９のパターン処理において、前述の図１～図３に示したような、湿式のエッチング工程および剥離工程による、一括パターニングを実施できる。
　未処理膜１４９のエッチャントは、特に限られないが、例えば、シュウ酸溶液が使用されてもよい。また、フォトレジストの剥離液には、例えば、ジメチルスルホキシドとＮ－メチル－２－ピロリドンの混合液などを使用することができる。これらのエッチャントおよび剥離液は、リソグラフィ法を用いた湿式パターン処理方法において、一般的に使用されるものである。
　図８には、未処理膜１４９がパターン化され、第１の膜１５２および第２の膜１５４を有する酸化物半導体層１５０が形成された状態を模式的に示す。
　（工程Ｓ１４０）
　次に、酸化物半導体層１５０の上に、第１の電極１６０および第２の電極１６２用の導電膜が設置され、パターン化される。第１の電極１６０および第２の電極１６２は、それぞれ、例えばドレイン電極およびソース電極であり、あるいはその逆である。
　第１の電極１６０および第２の電極１６２の導電膜は、酸化物半導体層１５０の少なくとも一部とオーミック接触するように設置され、パターン化される。
　ここで、導電膜のパターン処理には、一般的なフォトリソグラフィプロセス／エッチングプロセスの組み合わせが使用できる。前述のように、酸化物半導体層１５０の第２の膜１５４は、電極のパターン処理の過程で使用される一般的なレジスト剥離液に対して、耐性を有するためである。
　また、導電膜のパターン処理には、フッ素系ガスまたは塩素系ガスを用いたプラズマ処理による乾式エッチングや、弱酸エッチング液を用いた湿式エッチングを使用してもよい。弱酸エッチング液としては、例えば、過酸化水素と有機酸との混合水溶液、または過酸化水素と有機酸との混合水溶液にフッ素化合物（フッ化ナトリウムなど）を微量添加したものが挙げられる。非晶質膜である第１の未処理膜１４９Ａおよびナノ結晶化膜である第２の未処理膜１４９Ｂから得られた酸化物半導体層１５０は、レジスト剥離液のみならず、上述のような弱酸エッチング液に対しても、耐性を有する。
　第１の電極１６０および第２の電極１６２は、それぞれ、クロム、モリブデン、アルミ、銅、銀、タンタル、チタン、またはそれらを含む複合材料および／または合金であってもよい。また、第１の電極１６０および第２の電極１６２は、積層膜であってもよい。
　なお、第１の電極１６０および第２の電極１６２は、ゲート電極１３０と同様、透明導電膜とすることも可能である。
　図９には、酸化物半導体層１５０と接触するように、第１の電極１６０および第２の電極１６２が設置された状態を模式的に示す。
　その後、必要な場合、第１の電極１６０および第２の電極１６２の上に、パッシベーション層１８０が設置される（前述の図４参照）。
　パッシベーション層１８０は、スパッタ法、パルスレーザーデポジション法、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などの成膜技術を用いて成膜してもよい。
　パッシベーション層１８０の厚さは、例えば、３０ｎｍから６００ｎｍの範囲である。
　その後、必要な場合、第１の電極１６０、第２の電極１６２、およびゲート電極１３０へのコンタクトが可能となるよう、パッシベーション層１８０およびゲート絶縁膜１４０を貫通するコンタクトホール１８５が形成されてもよい。
　以上の工程により、第１のＴＦＴ１００を製造することができる。
　第１の製造方法では、未処理膜１４９をパターン処理する際に、従来の湿式法が適用できる。このため、第１の製造方法では、未処理膜１４９のパターン処理に乾式プロセスを適用する必要がなくなり、より生産性に優れるプロセスで、ＴＦＴを製造することができる。
　以上、本発明の一実施形態について説明した。しかしながら、上記記載は、単なる一例であって、本発明の一実施形態によるＴＦＴおよびその製造方法は、前述のような特徴を有する２層構造の酸化物半導体層が使用される限り、別の構成を有してもよい。
　次に、本発明の一実施例について説明する。なお、以下の記載において、例３１は、実施例であり、例４１～例４２は、比較例である。
　（例１）
　以下に示す方法で、厚さ０．７ｍｍ、２０ｍｍ角の石英基板上にＺｎＧａＯ系酸化物の層を形成した。
　０．５Ｐａに減圧されたチャンバ内で、石英基板の一方の表面に、ＲＦマグネトロンスパッタリング法により、ＺｎＧａＯ系酸化物の層を成膜した。ターゲットには、直径が５０．８ｍｍのＺｎＧａＯターゲットを使用した。ＺｎＧａＯターゲットにおいて、Ｚｎ／（Ｇａ＋Ｚｎ）は、４０％とした。
　供給ガスは、酸素とアルゴンの混合ガスとし、酸素分圧は、１０ｖｏｌ％とした。ＲＦパワーは、２００Ｗとした。なお、成膜の際に、石英基板は加熱していない。
　ＺｎＧａＯ系酸化物の層の厚さは、１５０ｎｍ（目標値）とした。
　成膜後に、ＺｎＧａＯ系酸化物の層を有する石英基板（以降、「サンプル１」と称する）が得られた。
　（例１１）
　例１と同様の方法により、ＺｎＧａＯ系酸化物の層を有する石英基板（以降、「サンプル１１」と称する）を調製した。
　ただし、このサンプル１１では、ターゲットとして、Ｚｎ／（Ｇａ＋Ｚｎ）が３３％のＺｎＧａＯを使用した。
　（例１２）
　例１と同様の方法により、ＺｎＧａＯ系酸化物の層を有する石英基板（以降、「サンプル１２」と称する）を調製した。
　ただし、このサンプル１２では、ターゲットとして、Ｚｎ／（Ｇａ＋Ｚｎ）が５０％のＺｎＧａＯを使用した。
　（例１３）
　例１と同様の方法により、ＺｎＧａＯ系酸化物の層を有する石英基板（以降、「サンプル１３」と称する）を調製した。
　ただし、このサンプル１３では、ターゲットとして、Ｚｎ／（Ｇａ＋Ｚｎ）が２５％のＺｎＧａＯを使用した。
　（例２１）
　例１と同様の方法により、ＺｎＧａＯ系酸化物の層を有する石英基板（以降、「サンプル２１」と称する）を調製した。
　ただし、このサンプル２１では、供給される混合ガスに含まれる酸素分圧を１ｖｏｌ％とした。
　（例２２）
　例１１と同様の方法により、ＺｎＧａＯ系酸化物の層を有する石英基板（以降、「サンプル２２」と称する）を調製した。
　ただし、このサンプル２２では、供給される混合ガスに含まれる酸素分圧を１ｖｏｌ％とした。
　（例２３）
　例１２と同様の方法により、ＺｎＧａＯ系酸化物の層を有する石英基板（以降、「サンプル２３」と称する）を調製した。
　ただし、このサンプル２３では、供給される混合ガスに含まれる酸素分圧を１ｖｏｌ％とした。
　（例２４）
　例１３と同様の方法により、ＺｎＧａＯ系酸化物の層を有する石英基板（以降、「サンプル２４」と称する）を調製した。
　ただし、このサンプル２４では、供給される混合ガスに含まれる酸素分圧を１ｖｏｌ％とした。
　（Ｘ線回折分析）
　上記方法で調製された各サンプルを用いて、Ｘ線回折２θ／θ測定を行った。
　得られた回折結果をまとめて図１０に示す。なお、図１０では、サンプルの組成とサンプルを調製する際の酸素分圧との関係が把握できるよう、結果をマトリクスにして示した。なお、各結果において、２θが約２０゜付近のピークは、ＺｎＧａＯ系酸化物の層ではなく、石英基板に起因するものである。
　得られた結果から、酸素分圧が１０ｖｏｌ％の場合、いずれのサンプルにおいても、ピークが認められており、結晶化膜であることがわかる。
　得られたピークは、いずれもＺｎＧａ２Ｏ４由来のものであった。
　一方、酸素分圧が１ｖｏｌ％と低い場合、サンプル２３を除き、いずれのサンプルにおいても、有意なピークは認められず、非晶質膜であることがわかる。なお、Ｚｎ量が高いサンプル２３（Ｚｎ／（Ｇａ＋Ｚｎ）＝５０％）においては、酸素分圧が１ｖｏｌ％であっても、結晶化膜が得られることがわかった。
　サンプル１１では、低角側から、それぞれ、ＺｎＧａ２Ｏ４の（１１１）、（２２２）、（３３３）面に対応する２θ位置で、鋭いピークが観測された。すなわちサンプル１１のＺｎ２Ｇａ４Ｏ層は、厚さ方向に対し垂直な結晶面が、［１１１］方向に強く配向していることがわかった。また（１）式を用いて算出したサンプル１１のシェラー径は、３６ｎｍ程度であった。
　一方、サンプル１１よりもＺｎ比を高めたサンプル１およびサンプル１２では、２θが３１°付近に、ブロードなピークが検出された。この２θは、ＺｎＧａ２Ｏ４（２２０）面に対応する。すなわち、サンプル１およびサンプル１２では、酸化物層の厚さ方向に垂直な結晶面が、ＺｎＧａ２Ｏ４［２２０］方向に配向しており、サンプル１１とは配向性が異なっていることがわかった。またサンプル１１と同様に算出した、サンプル１およびサンプル１２のシェラー径は、約４ｎｍ程度であり、ナノ結晶が得られていることがわかった。
　さらに、サンプル１１よりもＺｎ比が低いサンプル１３では、サンプル１１と同様、ＺｎＧａ２Ｏ４［１１１］に対応する２θの位置に、わずかなピークが検出された。すなわち、サンプル１３は、酸化物層に含まれる結晶の配向方向は、サンプル１１と同じであるものの、結晶性が低いと言える。
　上記の結果から、化学量論組成よりもＺｎ比が高いＺｎＧａＯ系酸化物層を含むサンプル１およびサンプル１１では、ＺｎＧａ２Ｏ４ナノ結晶が得られ、該ナノ結晶は、酸化物層の厚さ方向に垂直な結晶面が［２２０］に配向していることが確認された。
　以下の表１には、各サンプルの作製条件およびＸ線回折分析の結果をまとめて示した。
Figure JPOXMLDOC01-appb-T000001
  
　（例１Ａ）
　前述の例１と同様の方法により、基板上にＺｎＧａＯ系酸化物の層を形成した。
　ただし、この例１Ａでは、基板として、膜厚１５０ｎｍの熱酸化膜付きのＳｉ基板（厚さ０．６ｍｍ、２５ｍｍ角）を使用した。また、ＺｎＧａＯ系酸化物の層の厚さは、５０ｎｍ（目標値）とした。
　得られたサンプルを、「サンプル１Ａ」と称する。
　（例１１Ａ）
　例１１Ａでは、例１Ａと同様の方法により、サンプル（「サンプル１１Ａ」と称する）を作製した。
　ただし、この例１１Ａでは、ＺｎＧａＯ系酸化物の成膜条件として、前述の例１１に記載の条件を採用した。従って、サンプル１１Ａは、サンプル１１とは、基板およびＺｎＧａＯ系酸化物の膜厚のみが異なっている。
　（透過型電子顕微鏡（ＴＥＭ）観察および電子線回折分析）
　サンプル１Ａおよびサンプル１１Ａを用いて、ＴＥＭ観察および電子線回折分析を実施した。
　図１１および図１２には、それぞれ、サンプル１Ａおよびサンプル１１ＡのＺｎＧａＯ系酸化物層を、断面方向から観察したＴＥＭ像を示す。
　さらに、図１３および図１４には、それぞれ、図１１および図１２に示したＺｎＧａＯ系酸化物層の断面ＴＥＭ像に対応する電子線回折像を示す。これら断面方向の電子線回折像は、断面に垂直な（すなわち紙面奥行方向に平行な）結晶面での干渉により得られる。
　図１１の断面ＴＥＭ像に示すように、サンプル１Ａでは、層の成膜初期（熱酸化シリコン膜との界面付近）から、緻密なナノ結晶が、比較的均一に形成されていることが分かる。一方、図１２に示すように、サンプル１１Ａでは、成膜初期では非晶質のＺｎＧａＯ系酸化物層が形成されており、膜厚の半分を過ぎたあたりから、部分的に比較的大きな結晶粒が成長していることがわかる。
　これは、スパッタ成膜に伴う基板温度の上昇により、結晶化が促進されたためであると考えられる。すなわち、サンプル１１ＡのＺｎＧａＯ系酸化物層に比べて、Ｚｎ比を増やしたサンプル１ＡのＺｎＧａＯ系酸化物層は、より低いエネルギーで結晶化しているといえる。換言すれば、Ｚｎ比を増やしたことにより、層の結晶化が促進され、その結果、緻密なナノ結晶を含むＺｎＧａＯ系酸化物層が得られたと考えられる。
　さらに、図１３に示すように、サンプル１Ａの断面における電子線回折像には、中心に位置する透過光を挟んで上下方向に、強い回折スポットの組が認められた。この方向は、ＺｎＧａＯ系酸化物層の膜厚方向と同じである。またこれらの回折スポットは、ＺｎＧａ２Ｏ４（２２０）面に対応することがわかった。すなわち、サンプル１ＡのＺｎＧａＯ系酸化物層では、ＺｎＧａ２Ｏ４（２２０）面が、膜厚方向に垂直に強く配向している。この結果は、同条件で成膜したサンプル１のＸＲＤ２θ／θ測定結果と一致している。配向性が強いということは、含まれる結晶面の向きが揃っていること、すなわち、結晶性が均一であることを意味する。
　一方、図１４に示すように、サンプル１１Ａの断面における電子線回折像には、ＺｎＧａ２Ｏ４［１１１］方向の結晶面に対応する回折スポットが認められたものの、図１３に示したサンプル１Ａの場合のような強い配向は認められなかった。サンプル１１ＡのＺｎＧａＯ系酸化物層は、サンプル１ＡのＺｎＧａＯ系酸化物層に比べ配向性が弱いと言える。
　サンプル１１Ａと同条件でＺｎＧａＯ系酸化物層を成膜したサンプル１１では、前述のようにＸＲＤ２θ／θ測定において、ＺｎＧａＯ系酸化物層の膜厚方向に垂直な結晶面が強く［１１１］配向していることが確認されており、断面電子線回折の結果と矛盾する。これは、サンプル１１では、ＺｎＧａＯ系酸化物層の膜厚が１５０ｎｍであるのに対し、サンプル１１Ａの場合、膜厚が５０ｎｍと薄いためであると考えられる。図１２の断面ＴＥＭ像に示すように、サンプル１１Ａでは、成膜途中からＺｎＧａＯ系酸化物層が結晶化しており、膜厚が厚くなるにつれて、［１１１］方向に配向成長していくと予想される。すなわち、化学量論組成のＺｎＧａ２Ｏ４層を、室温成膜により結晶化させた場合、結晶性は膜厚に大きく依存する。
　このように、Ｚｎ／（Ｇａ＋Ｚｎ）をＺｎＧａ２Ｏ４の化学量論組成である３３％から、４０％以上に増やすことにより、成膜初期から、緻密で均質なナノ結晶が形成されることが確認された。このようなＺｎＧａＯ系酸化物層の構造的特徴は、本発明の効果を得るために重要な要素である。
　（例１Ｂ）
　前述の例１と同様の方法により、基板上にＺｎＧａＯ系酸化物の層を形成した。
　ただし、この例１Ｂでは、基板として、無アルカリガラス基板（厚さ０．７ｍｍ、４０ｍｍ角）を使用した。
　得られたサンプルを、「サンプル１Ｂ」と称する。
　（例１１Ｂ～例１３Ｂ）
　例１１Ｂ～例１３Ｂでは、それぞれ、例１Ｂと同様の方法により、サンプル（それぞれ、「サンプル１１Ｂ」～「サンプル１３Ｂ」と称する）を作製した。
　ただし、これらの例１１Ｂ～例１３Ｂでは、ＺｎＧａＯ系酸化物の成膜条件として、それぞれ、前述の例１１～例１３に記載の条件を採用した。またＺｎＧａＯ層の膜厚は、５０ｎｍ（目標値）とした。さらに、サンプル１１Ｂ～サンプル１３Ｂは、成膜後に大気中で３５０℃、１時間のアニール処理を行った。従って、サンプル１１Ｂは、サンプル１１とは、基板およびＺｎＧａＯ系酸化物層の膜厚、アニール処理の有無が異なっている。他のサンプル１２Ｂおよびサンプル１３Ｂにおいても同様である。
　（例２１Ｂ～例２４Ｂ）
　例２１Ｂ～例２４Ｂでは、例１Ｂと同様の方法により、サンプル（それぞれ、「サンプル２１Ｂ」～「サンプル２４Ｂ」と称する）を作製した。
　ただし、これらの例２１Ｂ～例２４Ｂでは、ＺｎＧａＯ系酸化物の成膜条件として、それぞれ、前述の例１１～例１４に記載の条件を採用した。
　（パターン処理可能性の評価）
　次に、サンプル１Ｂ、サンプル１１Ｂ～１３Ｂ、およびサンプル２１Ｂ～サンプル２４Ｂを用いて、フォトリソグラフィ法による湿式パターン化処理を実施した。
　パターン処理は、前述の図１～図３に示したような手順で実施した。
　すなわち、まず、それぞれのサンプルの上にパターン化されたレジストを設置し、このレジストをマスクとして、湿式エッチングを実施した。次に、湿式法で、レジストを剥離した。
　湿式エッチングは、４０℃に加熱したシュウ酸溶液（ＩＴＯ－０７Ｎ；関東化学社製）中に、サンプルを浸漬させることにより実施した。また、レジストを剥離する際の剥離処理は、８０℃に加熱した剥離液中に、サンプルを浸漬させることにより実施した。剥離液には、ジメチルスルホキシド（６０ｗｔ％）とＮ－メチル－２－ピロリドン（４０ｗｔ％）の混合液（剥離液１０４；東京応化工業株式会社製）を使用した。
　パターン処理後に、顕微鏡により、ＺｎＧａＯ層の状態を評価した。
　以下の表２には、各サンプルにおいて得られた結果をまとめて示す。表２中の「湿式エッチング処理」の欄には、所望のパターンが適正に形成された場合を○とし、そうでない場合を×として判定した結果を示す。また、「湿式剥離処理」の欄には、剥離液含浸によるＺｎＧａＯ層の消失や、損傷が認められた場合を×とし、そうでない場合を○として判定した結果を示す。
Figure JPOXMLDOC01-appb-T000002
  
　表２に示すように、サンプル２１Ｂ～２４Ｂについては、ＺｎＧａＯ系酸化物層のＺｎ／（Ｇａ＋Ｚｎ）の値に関わらず、適切な形状に湿式エッチングすることが可能であった。しかしながら、サンプル２１Ｂ～２４Ｂでは、その後の湿式剥離処理により、ＺｎＧａＯ系酸化物層の溶解による消失や、部分的な損傷が確認された。
　前述のように、サンプル２１、２２、２３では、ＸＲＤ２θ／θ測定において回折ピークが確認されなかった。従って、同条件で成膜したサンプル２１Ｂ、２２Ｂ、２３ＢのＺｎＧａＯ系酸化物層は、非晶質であるため、酸による湿式エッチングは容易であるが、剥離液耐性を有しない。一方、サンプル２４は、ＸＲＤ２θ／θ測定において回折ピークが確認されていることから、サンプル２４ＢのＺｎＧａＯ系酸化物層は、結晶質を含むと考えられる。しかしながら、サンプル２４ＢのＺｎＧａＯ系酸化物層では、剥離液含浸後にパターンが消失しなかったものの、不均一な膜の凹凸、表面荒れが発生した。これは、ＺｎＧａＯ系酸化物層の結晶化が不十分であり、結晶化していない非晶質領域が、部分的に剥離液に浸食されたためであると考えられる。
　１０ｖｏｌ％の酸素分圧でＺｎＧａＯ系酸化物層の成膜を行ったサンプル１１Ｂでは、湿式エッチング後、本来エッチングされるはずの領域、すなわち図２におけるレジスト３が被覆されていない領域において、部分的にエッチング残りが確認された。また、湿式剥離処理後は、前述のサンプル２４Ｂと同様に、不均一な膜の凹凸や、表面荒れが発生した。
　さらに、表２には示していないが、サンプル１１ＢにおけるＺｎＧａＯ系酸化物層の厚さをより厚くしたサンプル（サンプル１１Ｂ'と称する）を作製し、同様のパターン処理を行った。その結果、サンプル１１Ｂ'のＺｎＧａＯ系酸化物層は、湿式エッチングにおいて、シュウ酸溶液はおろか、４０℃に加熱した王水系エッチャント（混酸ＩＴＯ－０２；関東化学社製）に含浸させた場合も、ほとんどエッチングされなかった。
　前述の通り、従来のＺｎＧａ２Ｏ４スピネル結晶層は、非常に高い化学的耐久性を有するため、酸によるエッチングが困難である。事実、サンプル１１Ｂ'は強酸によるエッチングも不可であった。一方で、サンプル１１ＡのＴＥＭ像（図１２）に示したように、Ｚｎ／（Ｇａ＋Ｚｎ）＝３３％のＺｎＧａＯ系酸化物層は、室温成膜で結晶化させた場合、結晶性が膜厚に方向に不均一となる。従って、膜厚が薄く、表層が十分に結晶化していないサンプル１１ＢのＺｎＧａＯ系酸化物層では、パターン処理の際に、非晶質領域が選択的に酸および剥離液に溶解する一方、粗大なＺｎＧａ２Ｏ４結晶部は溶解されず、前述のようなエッチング残りや、表面荒れが発生したと考えられる。
　サンプル１Ｂおよびサンプル１２Ｂは、ＺｎＧａＯ系酸化物層の湿式エッチングが正常に行われ、かつ剥離液含浸による溶解や損傷も見られず、適切なパターンが得られた。一方、サンプル１３Ｂは、湿式エッチングは問題なく行えたものの、湿式剥離処理後は、サンプル１１Ｂおよび２４Ｂと同様に、不均一な膜の凹凸や、表面荒れが発生した。
　上記の通り、サンプル１Ｂおよびサンプル１２Ｂでのみ、「湿式エッチング処理」および「湿式剥離処理」により、適正にＺｎＧａＯ系酸化物層のパターン処理を行えることが確認された。
　この結果は、前述のように、Ｚｎ／（Ｇａ＋Ｚｎ）を化学量論組成である３３％から、４０％以上に増やし、高酸素分圧で成膜した場合、緻密で均質なナノ結晶が得られるためであると考えられる。
　（例３１）
　（ＴＦＴ素子の作製）
　前述の第１の製造方法を用いて、図４に示したような断面構造を有するＴＦＴ素子を作製した。
　具体的には、まず、縦４０ｍｍ、横４０ｍｍ、厚さ０．５ｍｍのガラス基板（無アルカリガラス）を準備した。次に、ガラス基板の上に、バリア膜を成膜した。バリア膜は、窒化ケイ素（下側）と、酸化ケイ素（上側）の２層構造とし、プラズマＣＶＤ法により成膜した。成膜の際に、ガラス基板を３５０℃に加熱した。窒化ケイ素層および酸化ケイ素層の厚さは、いずれも１００ｎｍ（目標値）とした。
　次に、ＤＣマグネトロンスパッタリング法により、バリア層の上にゲート電極用金属膜を形成した。金属膜は、金属チタン（Ｔｉ）とし、厚さは、１００ｎｍ（目標値）とした。その後、金属膜を通常のフォトレジスト法、およびＣＦ４／Ｏ２プラズマ処理により、乾式エッチングし、パターン化されたゲート電極を形成した。
　次に、プラズマＣＶＤ法により、ゲート電極の上にゲート絶縁膜を形成した。ゲート絶縁膜は、酸化ケイ素とし、厚さは、２００ｎｍ（目標値）とした。これにより、前述の図６に示したような層構成が得られた。
　次に、ＲＦマグネトロンスパッタリング法により、ゲート絶縁膜の上に、酸化物半導体製の未処理膜を形成した。
　まず、第１の未処理膜を成膜した。
　ガラス基板を０．５Ｐａに減圧されたチャンバに入れ、ＲＦマグネトロンスパッタリング法により、ゲート絶縁膜の上にＺｎＧａＯの膜を成膜した。ターゲットには、直径が５０．８ｍｍのＺｎＧａＯターゲットを使用した。ＺｎＧａＯターゲットにおいて、Ｚｎ／（Ｇａ＋Ｚｎ）は、４０％とした。
　供給ガスは、酸素とアルゴンの混合ガスとし、酸素分圧は、１ｖｏｌ％とした。ＲＦパワーは、２００Ｗとした。なお、成膜の際に、ガラス基板は加熱していない。
　ＺｎＧａＯ系酸化物の層の厚さは、４０ｎｍ（目標値）とした。
　次に、ガラス基板をチャンバに入れたまま、同一のターゲットを用いて、第１の未処理膜の上に、第２の未処理膜を成膜した。なお、第２の未処理膜を成膜する前に、一旦、放電は停止した。
　第２の未処理膜の成膜の際の酸素分圧は、１０ｖｏｌ％とした。その他の条件は、第１の未処理膜の成膜の場合と同様である。第２の未処理膜の厚さは、４０ｎｍ（目標値）とした。
　第２の未処理膜の成膜後に、ガラス基板を大気下、３５０℃で１時間アニールした。これにより、前述の図７に示したような層構成が得られた。
　次に、未処理膜をパターン処理し、酸化物半導体層を形成した。パターン処理は、以下の手順で実施した。
　まず、未処理膜の上にフォトレジスト層を塗布し、露光、現像工程を経て、フォトレジスト層をパターン化した。
　次に、ガラス基板をエッチング溶液中に浸漬し、未処理膜を湿式エッチングした。エッチング溶液には、４０℃のシュウ酸溶液（ＩＴＯ－０７Ｎ；関東化学社製）を使用した。浸漬時間は、３分とした。その後、ガラス基板を８０℃の剥離液中に３分間浸漬し、さらに、室温の同剥離液中に３分間浸漬し、フォトレジストを除去した。
　剥離液には、ジメチルスルホキシド（６０ｗｔ％）とＮ－メチル－２－ピロリドン（４０ｗｔ％）の混合液（剥離液１０４；東京応化工業株式会社製）を使用した。
　以上の湿式処理により、前述の図８に示したような、パターン化された酸化物半導体層が得られた。
　次に、ＤＣマグネトロンスパッタリング法により、酸化物半導体層を覆うように、第１の電極および第２の電極用の金属膜を成膜した。金属膜は、金属アルミニウム（上層）と金属チタン（下層）の２層構造とした。上層の厚さは、１５０ｎｍ（目標値）とし、下層の厚さは、５０ｎｍ（目標値）とした。
　その後、金属膜の上に設置したフォトレジスト層をパターン処理し、これをマスクとして、金属膜の上層の湿式エッチングを行った。エッチング溶液には、硝酸と酢酸とリン酸の混酸溶液（ＫＳＭＦ１００；関東化学社製）を使用した。なお、金属膜の下層は、ＣＦ４／Ｏ２ガスを用いたドライエッチング法によりパターン化した。
　その後、前述の剥離液を使用して、フォトレジスト層を除去した。これにより、前述の図９に示したような、第１の電極および第２の電極を有する層構成が得られた。
　次に、プラズマＣＶＤ法により、第１の電極、第２の電極、および酸化物半導体層を覆うように、パッシベーション層を成膜した。
　パッシベーション層は、酸化ケイ素とし、厚さは、３００ｎｍ（目標値）とした。
　その後、一般的なリソグラフィ法により、パッシベーション層およびゲート絶縁膜を貫通するコンタクトホールを形成した。
　以上の工程により、前述の図４に示したような構成を有するＴＦＴ素子が作製された。得られたＴＦＴ素子を、以下、「素子１」と称する。
　（例４１）
　例３１と同様の方法により、ＴＦＴ素子を作製した。ただし、この例４１では、酸化物半導体層を単層とした。
　酸化物半導体層用の未処理膜は、以下のように成膜した。
　ガラス基板を０．５Ｐａに減圧されたチャンバに入れ、ＲＦマグネトロンスパッタリング法により、ゲート絶縁膜の上にＺｎＧａＯの膜を成膜した。ターゲットには、直径が５０．８ｍｍのＺｎＧａＯターゲットを使用した。ＺｎＧａＯターゲットにおいて、Ｚｎ／（Ｇａ＋Ｚｎ）は、４０％とした。
　供給ガスは、酸素とアルゴンの混合ガスとし、酸素分圧は、１０ｖｏｌ％とした。ＲＦパワーは、２００Ｗとした。なお、成膜の際に、ガラス基板は加熱していない。
　ＺｎＧａＯ系酸化物の層の厚さは、５０ｎｍ（目標値）とした。
　その後は、例３１と同様の方法により、未処理膜をパターン処理し、酸化物半導体層を形成した。以降の作製条件は、例３１の場合と同様である。
　得られたＴＦＴ素子を、以下、「素子１１」と称する。
　（例４２）
　例４１と同様の方法により、ＴＦＴ素子を作製した。
　ただし、この例４２では、未処理膜の成膜の際に、Ｚｎ／（Ｇａ＋Ｚｎ）が５０％のターゲットを使用した。従って、得られた酸化物半導体層においても、Ｚｎ／（Ｇａ＋Ｚｎ）は、５０％であった。
　得られたＴＦＴ素子を、以下、「素子１２」と称する。
　（評価）
　（酸化物半導体層の評価）
　素子１を用いて、酸化物半導体層の形態を評価した。
　図１５および図１６には、透過型電子顕微鏡（ＴＥＭ）観察により得られた、素子１の断面の一例を示す。図１６は、図１５における枠内の拡大写真である。
　これらの図から、ゲート絶縁膜の上の酸化物半導体層が、結晶性の異なる２層の薄膜により構成されていることがわかる。ここで、第１の電極および第２の電極のパターニング工程において、フォトレジスト層を除去する際、図９における酸化物半導体層１５０の、第１の電極１６０および第２の電極１６２に被覆されていない領域は、直接剥離液に晒される。一方、図１５および図１６における酸化物半導体層の厚みは、第２の電極が被覆している領域と、していない領域でほぼ変わらない。従って、この結果から酸化物半導体層を構成する上層の第２の膜（図９における１５４）が、十分な剥離液耐性を有していることが確認された。
　図１７および図１８には、それぞれ、素子１における酸化物半導体層の第１の膜および第２の膜の断面における電子線回折パターンを示す。
　図１７に示すように、第１の膜からは、非晶質であることを示すハローパターンが得られた。
　一方、図１８に示すように、第２の膜からは、結晶化していることを示す明白な回折パターンが認められた。また回折パターンの形態から、結晶種はＺｎＧａ２Ｏ４と同定された。尚、図１８中に示す、膜厚方向に並んだ１組の回折スポットは、図１３中に示した回折スポットと同様、ＺｎＧａ２Ｏ４（２２０）面に対応する。
　図１９には、エネルギー分散型Ｘ線（ＥＤＸ）分析により得られた、素子１の酸化物半導体層の深さ方向における、Ｏ、Ｓｉ、Ｚｎ、Ｇａの原子濃度ライン分析結果を示す。なお、図１９において、深さ０～約６０ｎｍの領域は、パッシベーション層に対応し、深さ約１４０ｎｍ以降の領域は、ゲート絶縁膜に対応する。
　図１９から、深さ約６０～約１４０ｎｍの酸化物半導体層の領域では、Ｚｎ、Ｇａ濃度がほぼ一定、かつＺｎ：Ｇａ比はおおよそターゲット組成と同じ２：３であることがわかる。この結果から、同一ターゲットを用いて、基板加熱を行うことなくスパッタ成膜を行った、結晶性の異なる２つの膜の組成は、実質的にターゲット組成と同じであることが確認された。
　（ＴＦＴ特性の評価）
　次に、素子１、素子１１、および素子１２を用いて、以下の評価を実施した。
　（暗状態での特性）
　半導体パラメータアナライザ（Ｂ１５００Ａ；Ｋｅｙｓｉｇｈｔ社製）を使用し、各素子におけるＴＦＴ伝達特性を評価した。ゲート電圧Ｖｇを－１５Ｖから＋４５Ｖまで段階的に変化させ、得られるドレイン電流値Ｉｄを測定した。ドレイン電圧Ｖｄは、０．１Ｖとした。また測定は、プローブボックス内、暗状態で行い、ステージ温度は室温とした。
　図２０～図２２には、それぞれ、素子１、素子１１および素子１２において得られたＴＦＴ伝達特性を示す。
　図２０～図２２から、それぞれの素子における閾値電圧Ｖｔｈおよび電界効果移動度を算定した。なお、閾値電圧Ｖｔｈは、ドレイン電流Ｉｄが１ｎＡとなるときのゲート電圧Ｖｇと定義した。
　評価の結果、素子１において、閾値電圧Ｖｔｈは、６．２Ｖであり、電界効果移動度は、８．２ｃｍ２／Ｖ・ｓｅｃであった。一方、素子１１において、閾値電圧Ｖｔｈは、７．８Ｖであり、電界効果移動度は、６．７ｃｍ２／Ｖ・ｓｅｃであった。また、素子１２において、閾値電圧Ｖｔｈは、７．１Ｖであり、電界効果移動度は４．６ｃｍ２／Ｖ・ｓｅｃであった。
　このように、素子１、素子１２、素子１３のいずれにおいても、正常なスイッチング特性が得られた。すなわち、Ｚｎ／（Ｇａ＋Ｚｎ）が４０％以上のＺｎＧａＯ系酸化物のナノ結晶化膜を活性層に用いた場合、あるいは非晶質膜との積層膜を活性層に用いた場合、湿式法により活性層のパターニングを行っても、正常にＴＦＴ動作することが確かめられた。また、素子１１と素子１２のＴＦＴ特性の比較から、活性層のＺｎ／（Ｇａ＋Ｚｎ）が５０％以上の場合、電界効果移動度が低下することがわかった。
　また、素子１と素子１２のＴＦＴ特性の比較から、Ｚｎ／（Ｇａ＋Ｚｎ）が同じであっても、活性層を非晶質膜とナノ結晶化膜の二層構造とすることにより、より高い電界効果移動度を得られることが確かめられた。
　（光照射下負ゲートバイアス熱ストレス試験）
　次に、素子１、素子１１、および素子１２に対する、光照射下負ゲートバイアス熱ストレス（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ：ＮＢＴＩＳ）試験を実施した。
　このＮＢＴＩＳ試験では、各素子に対して、所定の時間、光照射された温度負荷環境下において、ゲート電極に負電圧が印加される。このようなＮＢＴＩＳ試験では、実際のディスプレイの駆動状態における、ＴＦＴ特性の劣化を迅速に評価することができる。
　具体的には、以下の方法で試験を行った。
　まず、以下の条件で、素子１の光照射下での初期特性を測定する：
　　光照射オン；
　　ステージ温度８５℃；
　　ドレイン電圧Ｖｄ＝０．１Ｖ；
　　ゲート電圧Ｖｇを＋４５Ｖから－１５Ｖまで段階的に掃引；
　得られたゲート電圧Ｖｇとドレイン電流Ｉｄの関係から、閾値電圧（Ｖｔｈ（０）とする）を求める。
　次に、光照射をオンおよびステージ温度を８５℃に維持したまま、１０秒間、ドレイン電圧Ｖｄを０Ｖとし、ゲート電圧Ｖｇを－３０Ｖに保持する。
　その後、初期特性測定の場合と同様の方法で、１０秒間のストレス負荷後のＴＦＴ特性を測定する。
　以下同様に、９０秒間、ドレイン電圧Ｖｄを０Ｖとし、ゲート電圧Ｖｇを－３０Ｖに保持する。その後、ＴＦＴ特性を測定し、累計１００秒間のストレス負荷後のＴＦＴ特性を測定する。
　このような操作を、累計ストレス時間５００秒と１０００秒において実施し、１０００秒後のＴＦＴ特性における閾値電圧Ｖｔｈ（１０００）を求める。
 
　得られた結果から、以下の（２）式により、累計１０００間のＮＢＴＩＳ試験による閾値電圧シフト量ΔＶｔｈを算定した：
 
　　ΔＶｔｈ＝Ｖｔｈ（１０００）－Ｖｔｈ（０）　　（２）式
 
　ＴＦＴ特性の測定とストレス電圧の印加には、前述の半導体パラメータアナライザを使用した。光源には、白色ＬＥＤ光源を用い、素子表面における照度が１０，０００ｌｘになるように、光量を調整し、素子表面側から照射した。
　図２３には、ＮＢＴＩＳ試験における素子１のＴＦＴ特性の変化を示す。また、図２４および図２５には、それぞれ、ＮＢＴＩＳ試験における素子１１および素子１２のＴＦＴ特性の変化を示す。
　図２４に示すように、ＮＢＴＩＳ試験により、素子１１の閾値電圧はマイナス方向にシフトし、１０００秒後の閾値電圧シフト量ΔＶｔｈは、－２．６Ｖであった。同様に、図２５に示すように、素子１２の場合、より大きな閾値電圧シフトが見られ、ΔＶｔｈは、－４．３Ｖであった。すなわち、素子１１と素子１２のＮＢＴＩＳ試験結果の比較から、活性層のＺｎ／（Ｇａ＋Ｚｎ）が５０％以上の場合、光照射下のＴＦＴ特性安定性が低下することがわかった。
　また、図２３に示すように、素子１では、合計１０００秒間のＮＢＴＩＳ試験中、あまりＴＦＴ特性が変化していないことがわかる。１０００秒後の閾値電圧シフト量ΔＶｔｈは、－０．４Ｖと十分に低い値を示した。
　このように、酸化物半導体層を、ＺｎＧａＯ非晶質膜と、ＺｎＧａＯナノ結晶化膜との２層構造とした場合、酸化物半導体層をＺｎＧａＯナノ結晶化膜の単層で構成した場合に比べて、大幅にＴＦＴ作製工程を追加することなく、ＴＦＴ特性ならびに光照射下での特性安定性を、有意に向上できることがわかった。
　本願は、２０２１年３月１５日に出願した日本国特許出願第２０２１－０４１８１３号に基づく優先権を主張するものであり、同日本国出願の全内容を本願に参照により援用する。
　１　　　　　被処理基板
　２　　　　　酸化物半導体層（パターン化前）
　３　　　　　レジスト
　１００　　　第１のＴＦＴ
　１１０　　　基板
　１２０　　　バリア層
　１３０　　　ゲート電極
　１４０　　　ゲート絶縁膜
　１４９　　　未処理膜
　１４９Ａ　　第１の未処理膜
　１４９Ｂ　　第２の未処理膜
　１５０　　　酸化物半導体層
　１５２　　　第１の膜
　１５４　　　第２の膜
　１６０　　　第１の電極
　１６２　　　第２の電極
　１８０　　　パッシベーション層
　１８５　　　コンタクトホール

Claims (12)

  1. 　ボトムゲート型の薄膜トランジスタであって、
    　ゲート電極の上に配置されたゲート絶縁膜と、
    　該ゲート絶縁膜の上に配置された酸化物半導体層と、
    　前記酸化物半導体層と電気的に接触する第１の電極および第２の電極と、
    　を有し、
    　前記酸化物半導体層は、複数の膜で構成され、前記ゲート電極から近い順に、第１の膜および第２の膜を有し、
    　前記第１の膜は、Ｇａ（ガリウム）とＺｎ（亜鉛）の合計に対するＺｎのモル比が３５％以上、５０％未満のＺｎＧａＯ系酸化物を有し、主として非晶質ＺｎＧａＯを含み、
    　前記第２の膜は、前記第１の膜と実質的に同じ組成を有し、主としてＺｎＧａ２Ｏ４構造のナノ結晶を含み、前記ナノ結晶の（２２０）面が、前記酸化物半導体層の厚さ方向に垂直に配向している、薄膜トランジスタ。
  2. 　前記第１の膜の厚さに対する前記第２の膜の厚さの比は、０．５～２．０の範囲である、請求項１に記載の薄膜トランジスタ。
  3. 　前記第１の膜の厚さは、２０ｎｍ～６０ｎｍの範囲である、請求項１または２に記載の薄膜トランジスタ。
  4. 　前記第２の膜の厚さは、２０ｎｍ～６０ｎｍの範囲である、請求項１乃至３のいずれか一項に記載の薄膜トランジスタ。
  5. 　前記第１の膜および前記第２の膜は、ＧａとＺｎの合計に対するＺｎのモル比が４０％以上である、請求項１乃至４のいずれか一項に記載の薄膜トランジスタ。
  6. 　ボトムゲート型の薄膜トランジスタを製造する方法であって、
    （Ｉ）基板の上に、所定のパターンのゲート電極およびゲート絶縁膜を設置する工程と、（ＩＩ）前記ゲート絶縁膜の上に、２層構造の酸化物半導体層を設置する工程と、（ＩＩＩ）前記酸化物半導体層を湿式法によりパターン化する工程と、（ＩＶ）前記パターン化された酸化物半導体層と電気的に接続された、第１の電極および第２の電極を設置する工程と、
    　を有し、
    　前記（ＩＩ）の工程は、
    　（ＩＩ－ｉ）ＺｎＧａＯ系酸化物のターゲットを用いたスパッタリングにより、Ｇａ（ガリウム）とＺｎ（亜鉛）の合計に対するＺｎのモル比が３５％以上、５０％未満のＺｎＧａＯ系酸化物の第１の膜を設置する工程であって、前記第１の膜は、主として非晶質ＺｎＧａＯを含む、工程と、
    　（ＩＩ－ｉｉ）ＺｎＧａＯ系酸化物のターゲットを用いたスパッタリングにより、前記第１の膜の上に、第２の膜を設置する工程であって、前記第２の膜は、前記第１の膜と実質的に同じ組成を有するが、主としてＺｎＧａ２Ｏ４構造のナノ結晶を含む、工程と、
    　を有する、方法。
  7. 　前記（ＩＩ－ｉ）の工程は、酸素濃度が１ｖｏｌ％以下の雰囲気において実施される、請求項６に記載の方法。
  8. 　前記（ＩＩ－ｉｉ）の工程は、酸素濃度が１０ｖｏｌ％以上の雰囲気において実施される、請求項６または７に記載の方法。
  9. 　前記（ＩＩ－ｉｉ）の工程では、前記（ＩＩ－ｉ）において使用されたターゲットと同じターゲットが使用される、請求項６乃至８のいずれか一つに記載の方法。
  10. 　前記（Ｉ）および（ＩＩ）の工程は、同一のチャンバ内で実施される、請求項９に記載の方法。
  11. 　前記（ＩＩ）の工程は、前記基板を１００℃未満に加熱しながら実施される、請求項６乃至１０のいずれか一つに記載の方法。
  12. 　前記（ＩＩＩ）の工程は、
    （ＩＩＩ－ｉ）レジストをマスクとして用い、前記酸化物半導体層を湿式エッチング処理し、前記酸化物半導体層のパターンを形成する工程と、（ＩＩＩ－ｉｉ）剥離液を用いて、前記レジストを湿式除去する工程と、
    　を有する、請求項６乃至１１のいずれか一つに記載の方法。
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