WO2022190997A1 - 遅延調整回路および測距装置 - Google Patents

遅延調整回路および測距装置 Download PDF

Info

Publication number
WO2022190997A1
WO2022190997A1 PCT/JP2022/008896 JP2022008896W WO2022190997A1 WO 2022190997 A1 WO2022190997 A1 WO 2022190997A1 JP 2022008896 W JP2022008896 W JP 2022008896W WO 2022190997 A1 WO2022190997 A1 WO 2022190997A1
Authority
WO
WIPO (PCT)
Prior art keywords
delay
circuit
output
delay adjustment
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2022/008896
Other languages
English (en)
French (fr)
Inventor
満志 田畑
貴志 増田
大輔 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to US18/549,067 priority Critical patent/US12334934B2/en
Publication of WO2022190997A1 publication Critical patent/WO2022190997A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01C—MEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
    • G01C3/00—Measuring distances in line of sight; Optical rangefinders
    • G01C3/02—Details
    • G01C3/06—Use of electric means to obtain final indication
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/88—Lidar systems specially adapted for specific applications
    • G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
    • G01S17/894—Three-dimensional [3D] imaging with simultaneous measurement of time-of-flight at a two-dimensional [2D] array of receiver pixels, e.g. time-of-flight cameras or flash lidar
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/491—Details of non-pulse systems
    • G01S7/4912—Receivers
    • G01S7/4915—Time delay measurement, e.g. operational details for pixel components; Phase measurement
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load

Definitions

  • the present disclosure relates to delay adjustment circuits and ranging devices.
  • ToF Time of Flight
  • the light emitted by the light source is reflected by the object to be measured, and the reflected light is received by the light receiver.
  • Distance measurement is performed based on the timing of light reception.
  • ToF method since distance measurement is performed using the speed of light, more highly accurate clock control is required.
  • Patent Document 1 there is a configuration in which a plurality of FF (flip-flop) circuits arranged in parallel are input with clocks whose timings are slightly shifted, and the outputs of the plurality of FF circuits are selected by a selector. Have been described. According to the configuration of Patent Document 1, it is possible to control the clock timing in finer units.
  • FF flip-flop
  • An object of the present disclosure is to provide a delay adjustment circuit and a range finder capable of adjusting clock timing as desired and operating at high speed.
  • a delay adjustment circuit includes one or more serially connected first delay elements that delay an input signal based on a clock; and a first selector for outputting one of the outputs of the one delay element, each of which is included in a plurality of delay adjustment units connected in series, and the delay adjustment unit at the last stage among the plurality of delay adjustment units. and an output section for outputting the clock according to the output of the first selector, wherein the plurality of delay adjustment sections each include a different number of first delay elements.
  • FIG. 1 is a schematic diagram schematically showing a delay adjustment circuit according to the present disclosure
  • FIG. 1 is a circuit diagram showing an example configuration of a delay adjustment circuit according to a first embodiment of the present disclosure
  • FIG. 4 is a timing chart showing the operation of one example of the delay adjustment circuit according to the first embodiment
  • 4 is a timing chart showing the operation of one example of the delay adjustment circuit according to the first embodiment
  • FIG. 10 is a circuit diagram showing the configuration of an example of a delay adjustment circuit according to existing technology
  • FIG. 5 is a circuit diagram showing an example configuration of another example delay adjustment circuit according to the first embodiment
  • It is a schematic diagram for demonstrating the structure which concerns on the 1st modification of 1st Embodiment.
  • FIG. 11 is a circuit diagram showing an example configuration of a delay adjustment circuit according to a second modification of the first embodiment; 9 is a timing chart showing the operation of one example of the delay adjustment circuit according to the second modified example of the first embodiment; 9 is a timing chart showing the operation of one example of the delay adjustment circuit according to the second modified example of the first embodiment; FIG. 11 is a schematic diagram showing an example of a configuration according to a third modified example of the first embodiment; FIG. FIG.
  • FIG. 11 is a schematic diagram showing an example of a configuration according to a fourth modified example of the first embodiment
  • FIG. FIG. 10 is a circuit diagram showing an example in which a delay adjustment circuit according to existing technology is applied to a DFE
  • FIG. 10 is a circuit diagram of an example of a DFE according to a second embodiment
  • FIG. 12 is a block diagram showing an example configuration of a distance measuring device applicable to the third embodiment
  • FIG. 4 is a diagram for explaining the principle of the indirect ToF method
  • FIG. 4 is a diagram showing an example in which light emitted from a light source unit is a rectangular wave modulated by PWM
  • FIG. 11 is a block diagram showing in more detail a configuration example of a distance measuring unit applicable to the third embodiment;
  • First Embodiment of Present Disclosure 2-1 Delay Adjustment Circuit According to First Embodiment 2-2. Comparison with existing technology 2-3. 2. Another example of the delay adjustment circuit according to the first embodiment; 4. First modification of the first embodiment. Second Modification of First Embodiment5. Third modified example of the first embodiment6. 7. Fourth modification of the first embodiment; 8. Second embodiment of the present disclosure. Third Embodiment of Present Disclosure 8-1. Schematic description of indirect ToF 8-2. Configuration example for implementing indirect ToF
  • FIG. 1 is a schematic diagram that schematically illustrates a delay adjustment circuit according to the present disclosure.
  • a delay adjustment circuit 10 receives clocks CLKL and CLKA and a signal Shift.
  • a clock CLKL and a signal Shift are input to the delay adjustment circuit 10 from an external logic circuit.
  • the signal Shift is, for example, a trigger signal, and controls an external device or the like according to the signal Shift.
  • a clock CLKL is a clock supplied from the logic circuit.
  • Clock CLKA is a clock that has a much shorter period than clock CLKL.
  • the delay adjustment circuit 10 After the clock CLKL and the signal Shift are input from the logic circuit at the rising edge of the clock CLKL, the delay adjustment circuit 10 outputs the output signal CLK- which is a clock having the same period as the clock CLKA at the next rising edge of the clock CLKL. output OUT. At this time, the delay adjustment circuit 10 can output the output signal CLK-OUT by adjusting the phase in units such as one cycle or half cycle of the clock CLKA.
  • each group is connected in series in the delay adjustment circuit 10 .
  • the delay adjustment circuit 10 provides selectors for each of these groups to select between the signal Shift output via the delay element in the group and the signal Shift output after canceling the delay element in the group. Configures the delay adjustment unit.
  • FIG. 2 is a circuit diagram showing an example configuration of the delay adjustment circuit 10 according to the first embodiment of the present disclosure.
  • the delay adjustment circuit 10 includes FF (flip-flop) circuits 100, 101 1 to 101 4 , 102 11 to 102 48 , 103 and 104, selectors 120 1 to 120 4 , selectors 130a and 130b, AND and circuit 140 .
  • FF flip-flop
  • Each of the selectors 120 1 to 120 4 is switched between one input end and the other input end according to, for example, an external control signal.
  • the selectors 130a and 130b are switched between one input terminal and the other input terminal according to the signal SEL from the outside.
  • Each of the selectors 120 1 to 120 4 can independently switch between one input terminal and the other input terminal.
  • FF (flip-flop) circuits 100, 101 1 to 101 4 , 102 11 to 102 48 and 104 which are D-flip-flop circuits, receive an inverted clock CLKA at their clock input terminals.
  • the FF circuit 103 also receives the non-inverted clock CLKA at the clock input terminal. That is, each of the FF (flip-flop) circuits 100, 101 1 to 101 4 , 102 11 to 102 48 , 103 and 104 delays the input signal by a delay time of one clock (one cycle) of the clock CLKA. Used as a delay element.
  • the signal Shift is input to the data input end of the FF circuit 100, and the inverted clock CLKL is input to the clock input end.
  • the FF circuit 100 outputs the signal Shift as the signal ShiftD at the falling timing of the clock CLKL.
  • the signal ShiftD is input to the data input terminal of the FF circuit 101 1 .
  • the FF circuit 101 1 delays the signal ShiftD by one clock of the clock CLKA and outputs the delayed signal.
  • the output of the FF circuit 101 1 is input to the data input terminal of the FF circuit 102 11 and one input terminal of the selector 120 1 .
  • the output of the FF circuit 102 11 is input to the other input terminal of the selector 120 1 .
  • the output of the selector 120 1 is input to the data input terminal of the FF circuit 101 2 .
  • the selector 120 1 when the other input terminal is selected, the selector 120 1 outputs to the next stage a signal obtained by delaying the output from the FF circuit 101 1 by one clock CLKA by the FF circuit 102 11 . Also, when one of the input terminals is selected, the selector 120 1 can cancel the FF circuit 102 11 and output to the next stage without delay.
  • the output of the selector 120 1 includes a delay due to the selector 120 1 itself. Henceforth, unless otherwise specified, the delay caused by each selector 120 1 (and selectors 120 2 to 120 4 to be described later) will be ignored.
  • the output of the selector 120 1 is delayed by one clock CLKA in the FF circuit 101 2 .
  • the output of the FF circuit 101 2 is input to the data input terminal of the leading FF circuit 102 21 of the two FF circuits 102 21 and 102 22 connected in series and to one input terminal of the selector 120 2 .
  • the output of the FF circuit 101 2 is delayed by two clocks CLKA by the two FF circuits 102 21 and 102 22 connected in series and input to the other input terminal of the selector 120 2 .
  • the selector 120 2 when the other input terminal is selected, the selector 120 2 outputs to the next stage a signal obtained by delaying the output from the FF circuit 101 2 by two clocks CLKA. Also, when one of the input terminals is selected, the selector 120 2 cancels the FF circuits 102 21 and 102 22 and outputs to the next stage without delay.
  • the output of the selector 120 2 is delayed by one clock CLKA in the FF circuit 101 3 .
  • the output of the FF circuit 101 3 is input to the data input terminal of the leading FF circuit 102 31 of the four FF circuits 102 31 to 102 34 connected in series and to one input terminal of the selector 120 3 .
  • the output of the FF circuit 101 2 is delayed by 4 clocks of the clock CLKA by the 4 FF circuits 102 31 to 102 33 connected in series and input to the other input terminal of the selector 120 3 .
  • the selector 120 3 when the other input terminal is selected, the selector 120 3 outputs to the next stage a signal obtained by delaying the output from the FF circuit 101 3 by four clocks CLKA. Also, when one of the input terminals is selected, the selector 120 3 cancels the FF circuits 102 31 to 102 33 and outputs to the next stage without delay.
  • the output of the selector 120 3 is delayed by one clock CLKA in the FF circuit 101 4 .
  • the output of the FF circuit 101 4 is input to the data input terminal of the leading FF circuit 102 41 of the eight FF circuits 102 41 to 102 48 connected in series and to one input terminal of the selector 120 4 .
  • the output of the FF circuit 101 4 is delayed by 8 clocks of the clock CLKA by the 8 FF circuits 102 41 to 102 48 connected in series, and is input to the other input terminal of the selector 120 4 .
  • the selector 120 4 when the other input terminal is selected, the selector 120 4 outputs to the next stage a signal obtained by delaying the output from the FF circuit 101 4 by 8 clocks of the clock CLKA. Also, when one of the input terminals is selected, the selector 120 4 cancels the FF circuits 102 41 to 102 48 and outputs to the next stage without delay.
  • the combination of FF circuit 102 11 and selector 120 1 , the combination of two FF circuits 102 21 and 102 22 and selector 120 2 , the combination of four FF circuits 102 31 to 102 34 and selector 120 3 , and the combination of the eight FF circuits 102 41 to 102 48 and the selector 120 4 can select whether or not to delay the input signal by one or more FF circuits connected in series.
  • each of these combinations functions as a delay adjuster that adjusts the amount of delay with respect to the input signal.
  • the four delay adjustment units each include one FF circuit 102 11 , two FF circuits 102 21 and 102 22 , four FF circuits 102 31 to 102 34 , and eight FF circuits 102 31 to 102 34 . It includes circuits 102 41 -102 48 .
  • the four delay adjustment units include FF circuits of a power-of-two number different from each other.
  • one clock of the clock CLKA is selected.
  • delay can be obtained.
  • the output of the selector 120 4 is input as the signal OUT1 to the data input end of the FF circuit 103 to which the non-inverted clock CLKA is input to the clock input end.
  • the output of the FF circuit 103 is input to the data input terminal of the FF circuit 104 and the input terminal [0] of the selector 130a.
  • the output of the FF circuit 104 is input to the input terminal [1] of the selector 130a.
  • the selector 130a selects either the input terminal [0] or the input terminal [1] according to the signal SEL. For example, the input terminal [0] of the selector 130a is selected when the signal SEL is in a low state, and the input terminal [1] is selected when the signal SEL is in a high state. When the input terminal [0] is selected, the selector 130a directly outputs the output of the FF circuit 103 as the signal OUT2.
  • the selector 130a when the input terminal [1] is selected, the selector 130a outputs the output of the FF circuit 104 as the signal OUT2. Since the inverted clock CLKA is input to the clock input terminal of the FF circuit 104, the FF circuit 104 outputs the signal OUT1, which is output from the FF circuit 103 operating on the non-inverted clock CLKA, with a delay of half the cycle of the clock CLKA. . Therefore, the signal OUT2 is a signal obtained by delaying the signal OUT1 by half the period of the clock CLKA.
  • the selector 130a adjusts the delay amount of the signal OUT2 by half the cycle of the clock CLKA according to the signal SEL.
  • the output of the selector 130 a is input to one input terminal of the AND circuit 140 .
  • the other input terminal of the AND circuit 140 receives the output of the selector 130b.
  • the selector 130b receives the clock CLKA at the input terminal [0] and receives the inverted clock CLKA at the input terminal [1]. As with the selector 130a described above, the selector 130b selects either of the input terminals [0] and [1] according to the signal SEL.
  • the AND circuit 140 validates the output of the selector 130b in its output when the output of the selector 130a is in a high state, that is, the value [1]. At this time, the input terminal [0] of the selector 130b is selected together with the input terminal [0] of the selector 130a, and the clock CLKA is input to the other input terminal of the AND circuit 140 as it is. On the other hand, the input terminal [1] of the selector 130b is selected together with the input terminal [1] of the selector 130a. is entered in
  • the clock CLKA validated at the output of the AND circuit 140 is output from the delay adjustment circuit 10 as the output signal CLK-OUT.
  • This output signal CLK-OUT is a signal that is validated at the timing when the signal Shift input to the FF circuit 100 is delayed by the delay adjustment circuit 10 by a predetermined delay amount.
  • the signal ShiftD passes through the FF circuits 101 1 , 101 2 , 101 3 and 101 4 regardless of the states of the selectors 120 1 to 120 4 . Therefore, the FF circuits 101 1 to 101 4 give fixed delays to the signal ShiftD. Therefore, the FF circuits 101 1 to 101 4 have a function as a buffer that gives a fixed waiting time to the input signal Shift.
  • each of the FF circuits 101 1 to 101 4 is arranged immediately before the delay adjuster. This is not limited to this example, and the number of FF circuits 101 1 to 101 4 can be arranged according to the required latency.
  • 3A and 3B are timing charts each showing an example operation of the delay adjustment circuit 10 according to the first embodiment.
  • signal Shift, clock CLKL, signal ShiftD, clock CLKA, signal SEL, signal OUT1, signal OUT2, and output signal CLK-OUT are shown from the top.
  • the clock CLKL has a period that is an integral multiple of the clock CLKA.
  • the delay adjustment circuit 10 is measured based on the phase difference between the light emitted by the light source and the light received by the light receiving section in ToF (Time of Flight), which is one of the distance measurement methods.
  • ToF Time of Flight
  • An example of application to control of light emission timing of a light source in indirect ToF for distance will be described.
  • a logic circuit that controls distance measurement by ToF instructs a light source to emit light when a signal Shift rises.
  • the light source is driven and emits light after a predetermined waiting time from the light emission instruction by the signal Shift. Knowing this waiting time, the logic circuit can perform distance measurement using the reflected light of the light emitted by the light source. Details of application of the present disclosure to indirect ToF will be described later.
  • the delay adjustment circuit 10 outputs the output signal CLK-OUT at desired timing after the logic circuit outputs the signal Shift.
  • the light source is driven according to this output signal CLK-OUT to emit light. For example, consider a case where the logic circuit outputs the signal Shift at the rising edge of the clock CLKL, and then outputs the output signal CLK-OUT at the next rising edge of the clock CLKL. In this case, the input terminal [0] is selected in the selector 130 by the signal SEL.
  • the timing chart shown in FIG. 3A shows an example in which the signal SEL is in the L (low) state and the input terminal [0] is selected in each of the selectors 130a and 130b.
  • the signal Shift is input (the signal Shift rises) at time t0 at the rise of the clock CLKL.
  • the light source is given a 0-phase (0° phase) light emission timing.
  • the signal Shift is taken in by the FF circuit 100 and is output from the FF circuit 100 as the signal ShiftD in response to the fall of the clock CLKL (time t 1 ).
  • the signal ShiftD includes four delays of the clock CLKA by the FF circuits 101 1 to 101 4 and four delay adjusting units, that is, the FF circuits 102 11 and the selector 120 1 , the FF circuits 102 21 and 102 22 and the selector 120 2 . , FF circuits 102 31 to 102 34 and selector 120 3 , and FF circuits 102 41 to 102 48 and selector 120 4 , and output from selector 120 4 as signal OUT1 (time t 10 ).
  • the signal OUT1 becomes a signal that rises at time t10, half a cycle of clock CLKA before time t2.
  • the signal OUT1 is delayed by half the cycle of the clock CLKA by the FF circuit 103 that operates with the non-inverted clock CLKA, and is input to the input terminal [0] of the selector 130 and the FF circuit 104.
  • FIG. The input terminal [0] of the selector 130a is selected by the signal SEL. Therefore, the signal OUT2 output from the selector 130 is a signal that rises at time t11 , which is the signal OUT1 delayed by half the cycle of the clock CLKA.
  • This signal OUT 2 is input to one input terminal of the AND circuit 140 .
  • the input terminal [0] of the selector 130b is selected according to the signal SEL, and the clock CLKA is output as it is.
  • the clock CLKA output from the selector 130b and input to the other input terminal is validated from time t 11 by the signal OUT2 input to one input terminal and output as the output signal CLK-OUT.
  • the light source is driven to emit light in phase 0.
  • the time t 11 of the output timing of the output signal CLK-OUT coincides with the time t 2 of the light emission timing at phase 0 (phase 0°) instructed by the logic circuit.
  • the timing chart shown in FIG. 3B shows an example in which the signal SEL is in the H (high) state and the input terminal [1] is selected in each of the selectors 130a and 130b.
  • the signal ShiftD is delayed by four delay adjustment units, and the signal OUT1 output from the selector 120 4 at time t 10 is transferred to the FF circuit 103 operating with the non-inverted clock CLKA and the inverted clock CLKA.
  • the FF circuit 104 operating at 100 is delayed by half the cycle of the clock CLKA.
  • the signal OUT1 delayed by half the cycle of the clock CLKA is input to the input terminal [1] of the selector 130 and output from the selector 130 as the signal OUT2.
  • the input terminal [1] of the selector 130b is selected according to the signal SEL, and the clock CLKA is inverted and output.
  • the inverted clock CLKA is validated by the signal OUT2 output from the selector 130 and output as the output signal CLK-OUT.
  • the time t 12 of the output timing of the output signal CLK-OUT is delayed by half the cycle of the clock CLKA with respect to the time t 2 which is the light emission timing at phase 0 instructed by the logic circuit. .
  • the delay adjustment circuit 10 can enable the output signal CLK-OUT at desired timing based on the clock CLKA in accordance with the input signal Shift.
  • the delay adjustment circuit 10 according to the first embodiment uses the FF circuits 101 1 to 101 4 to give the signal Shift a fixed amount of delay corresponding to several cycles of the clock CLKA, and further, the signal SEL. A delay of half a cycle of clock CLKA is provided. Therefore, the delay adjustment circuit 10 can more accurately control the output timing of the output signal CLK-OUT according to the input signal Shift.
  • the FF circuits 100, 101 1 to 101 4 , 102 11 to 102 48 and 104 receive an inverted clock CLKA at their clock input terminals, and the FF circuit 103 receives a non-inverted clock at its clock input terminal.
  • clock CLKA is input, this is not limited to this example.
  • the inversion and non-inversion of the clock CLKA input to the clock input terminal of each FF circuit may be reversed from the example in FIG.
  • each delay adjustment unit is connected in the order of powers of 2 of the number of included FF circuits, but this is not limited to this example, and each delay adjustment unit may be connected in another order. may be connected by Furthermore, each of the selectors 120 2 to 120 4 has two input terminals, but this is not limited to this example and may have three or more input terminals.
  • the FF circuit is used as the delay element that delays the clock CLKA by one clock, but this is not limited to this example.
  • an inverter that outputs according to a clock for example, a clock inverter with a four-stage transistor configuration, or a transfer gate (latch circuit) may be applied as the delay element.
  • the operation of the FF circuit whose one input terminal is selected by the latter stage selectors 120 1 to 120 4 may be stopped.
  • the operation of these FF circuits 102 31 to 102 34 may be stopped. is possible. With such a configuration, power consumption in the delay adjustment circuit 10 can be reduced.
  • FIG. 4 is a circuit diagram showing the configuration of an example of a delay adjustment circuit according to existing technology.
  • a delay adjustment circuit 10a shown in FIG. 4 is an example in which the configuration described in Patent Document 1 is applied to the delay adjustment circuit 10 according to the first embodiment.
  • the delay adjustment circuit 10a includes FF circuits 100-104, selectors 130a and 130b, a selector 150, and an AND circuit 140.
  • a plurality of FF circuits 101 are connected in series to form a buffer section 110 .
  • the FF circuit 100 receives the signal Shift at the data input terminal and the inverted clock CLKL at the clock input terminal.
  • the FF circuit 100 latches the signal Shift with the clock CLKL and outputs it as the signal ShiftD.
  • Signal ShiftD is input to buffer section 110 .
  • the buffer unit 110 delays the input signal ShiftD according to the number of clocks CLKA corresponding to the number of FF circuits 101 connected thereto, and outputs the delayed signal.
  • the signal output from the buffer unit 110 is input to the frontmost FF circuit 102 among the plurality of FF circuits 102 connected in series.
  • the output of each FF circuit 102 is input to the data input terminal of the FF circuit 102 in the next stage.
  • the selector 150 also has a plurality of input terminals, and the output of the buffer section 110 and the output of each FF circuit 102 are input to each of the plurality of input terminals.
  • selector 150 selects an input terminal that provides a desired delay from a plurality of input terminals, and the signal input to the selected input terminal is output from selector 150 as signal OUT1.
  • the operation of the delay adjustment circuit 10a with respect to the signal OUT1 is the same as the operation of the delay adjustment circuit 10 with respect to the signal OUT1 output from the selector 1204 described with reference to FIG. 2 , so description thereof will be omitted here.
  • the timing charts for operations are similar to the timing charts shown in FIGS. 3A and 3B.
  • the selector 150 has a large number (for example, 3 or more) of input terminals to which signals are input, respectively, and the switch of each input terminal can be seen as a load when viewed from the selector 150 side. Therefore, the waveform of the signal OUT1 is dulled, and it becomes difficult for the FF circuit 103 to take in the signal OUT1 at desired timing. Therefore, it is difficult to operate the delay adjustment circuit 10a to which the existing technology is applied at high speed.
  • each of the selectors 120 1 to 120 4 for selecting a plurality of delays has two input terminals, and existing technology is applied. is much smaller than the number of input terminals of the selector 150 in the delay adjustment circuit 10a. Therefore, the delay adjustment circuit 10 according to the first embodiment can reduce the load on each of the selectors 120 1 to 120 4 and can operate at a higher speed than the delay adjustment circuit 10a to which the existing technology is applied. .
  • FIG. 5 is a circuit diagram showing an example configuration of another example of the delay adjustment circuit according to the first embodiment. 5, the FF circuit 100 on the input side and the AND circuit 140 on the output side are omitted.
  • the delay adjustment circuit 10b includes one buffer FF circuit 101 1 and one FF circuit 102 11 selected by the selector 120 1 .
  • the signal OUT1 output from the selector 120 1 is a signal obtained by delaying the signal ShiftD by one cycle only by the FF circuit 101 1 , and the signal ShiftD is delayed by two cycles by the FF circuit 101 1 and the FF circuit 102 11 . can be selected from
  • the delay adjustment circuit 10b can select whether or not to delay the signal OUT1 output from the selector 120 1 by half the cycle of the clock CLKA by using the FF circuits 103, 104 and the selector .
  • a first modification of the first embodiment is, for example, an example in which the selector 120 1 is incorporated in the immediately preceding FF circuit 102 11 .
  • this first modification can also be applied to the other selectors 120 2 to 120 4 and the FF circuits 102 22 , 102 34 and 102 48 connected just before the selectors 120 2 to 120 4 respectively.
  • FIG. 6A, 6B and 6C are schematic diagrams for explaining the configuration according to the first modification of the first embodiment.
  • FIG. 6A shows an example of a possible circuit.
  • the output of buffer FF circuit 101 is input to one input terminal of selector 120 and FF circuit 102, and the output of FF circuit 102 is input to the other input terminal of selector 120. It assumes a configuration that is entered in
  • FIG. 6B is a circuit diagram of an example for realizing the configuration shown in FIG. 6A using a known technique.
  • the FF circuit 101 can be configured including two switch circuits 1011 and 1013 and three inverters 1012a, 1012b and 1014.
  • the FF circuit 102 can be configured including two switch circuits 1021 and 1023 and three inverters 1022a, 1022b and 1024.
  • FIG. 10A is a circuit diagram of an example for realizing the configuration shown in FIG. 6A using a known technique.
  • the FF circuit 101 can be configured including two switch circuits 1011 and 1013 and three inverters 1012a, 1012b and 1014.
  • the FF circuit 102 can be configured including two switch circuits 1021 and 1023 and three inverters 1022a, 1022b and 1024.
  • the switch circuits 1021 and 1023 are mutually exclusively controlled to open and close in accordance with the clock input to the clock input terminal.
  • An input signal to the FF circuit 102 is input via the switch circuit 1021 to the inverters 1012a and 1012b whose inputs and outputs are connected to each other.
  • the outputs of inverters 1012 a and 1012 b are output from FF circuit 102 via switch circuit 1023 and inverter 1024 .
  • the configuration of the FF circuit 101 is the same as that of the FF circuit 102, so the description is omitted here.
  • FIG. 6C is a circuit diagram of an example for realizing the configuration shown in FIG. 6A with the technique according to the first modification of the first embodiment.
  • FF circuit 1020 with selector includes FF circuit 102 and two switch circuits each including an inverter circuit, each of which is formed by four transistors 160a-160d and 161a-161d.
  • the FF circuit 102 shows an inverter circuit on the output side as a configuration included in a switch circuit by four transistors 162a to 162d.
  • the switch circuit formed by the transistors 160a to 160d is called the first switch circuit
  • the switch circuit formed by the transistors 161a to 161d is called the second switch circuit
  • the switch circuit formed by the transistors 162a to 162d is called the output switch circuit.
  • the signal sel is input to the gate of the transistor 160a, which is a P-type MOS (Metal Oxide Semiconductor) transistor, and the gate of the transistor 160d, which is an N-type MOS transistor, indicates a value exclusive of the signal sel.
  • a signal selx is input. That is, by setting the signal sel to a low state and the signal selx to a high state, the inverter circuit configured by the transistors 160b and 160c is activated. Further, by setting the signal sel to a high state and the signal selx to a low state, the inverter circuit is put into a non-operating state.
  • the signal selx is input to the gate of the transistor 161a, which is a P-type MOS transistor, and the signal sel is input to the gate of the transistor 161d, which is an N-type MOS transistor. That is, by setting the signal sel to a low state and the signal selx to a high state, the inverter circuit formed by the transistors 161b and 161c is put into a non-operating state. By setting the signal sel to a high state and the signal selx to a low state, the inverter circuit is activated.
  • the first switch circuit and the second switch circuit are mutually exclusively controlled between the operating state and the non-operating state according to the signals sel and selx. Therefore, the operation of the selector 120 can be realized by combining the first switch circuit and the second switch circuit.
  • the output switch circuit operates in the same manner as the second switch circuit. That is, the signal selx is input to the gate of the transistor 162a, which is a P-type MOS transistor, and the signal sel is input to the gate of the transistor 162d, which is an N-type MOS transistor.
  • the inverter circuit formed by the transistors 162b and 162c is put into a non-operating state. By setting the signal sel to a high state and the signal selx to a low state, the inverter circuit is activated.
  • the selector 120 is incorporated into the immediately preceding FF circuit 102 to form the FF circuit 1020 with selector, the delay in the selector 120 is reduced compared to the configuration according to the known technology shown in FIG. 6B. It is possible to operate at a higher speed.
  • FIG. 7 is a circuit diagram showing an example configuration of a delay adjustment circuit according to the second modification of the first embodiment.
  • a clock CLKI is input to one input terminal of the selector 170, and a clock CLKQ is input to the other input terminal.
  • the output of the selector 170 is input to the clock input terminal of the FF circuit 103 without being inverted, and is input to the clock input terminal of the FF circuit 104 after being inverted.
  • the output of the selector 170 is input to the input terminal [0] of the selector 130b without being inverted, and is input to the input terminal [1] after being inverted.
  • FIGS. 8A and 8B are timing charts showing an example of the operation of the delay adjustment circuit 10c according to the second modification of the first embodiment.
  • signal Shift, clock CLKL, signal ShiftD, clock CLKI, clock CLKQ, signal SEL, signal OUT1, signal OUT2, and output signal CLK-OUT are shown from the top.
  • the length of one cycle of clocks CLKI and CLKQ is equal to the length of one cycle of clock CLKA (not shown). It is also assumed that the clock CLKI is in phase with the clock CLKA.
  • the timing chart shown in FIG. 8A shows an example in which selectors 130a and 130b select input terminal [0] and selector 170 selects the other input terminal, that is, clock CLKQ.
  • the signal OUT1 rises at time t20 , half a cycle before clock CLKA, which is in phase with clock CLKI, with respect to time t2, as in the example of FIG . 3A.
  • the timing chart shown in FIG. 8B shows an example in which selectors 130a and 130b each select input terminal [1] and selector 170 selects the other input terminal, that is, clock CLKQ.
  • the signal OUT1 rises at time t20 , half a cycle before clock CLKA, which is in phase with clock CLKI, with respect to time t2, as in the example of FIG . 3B.
  • the output signal CLK-OUT is delayed by 1/4 cycle of the clock CLKA. be able to. Furthermore, by selecting the other input terminal (the output side of the FF circuit 104) by the selector 130a, it is possible to delay the output signal CLK-OUT by half the period of the clock CLKA. Therefore, by combining the switching of the selectors 130a and 130b and the switching of 170, it is possible to give a delay to the output signal CLK-OUT in units of 1/4 cycle of the clock CLKA.
  • a delay circuit that provides a shorter delay than the delay unit of the delay adjustment circuit 10 is connected to the output of the delay adjustment circuit 10 according to the first embodiment. For example.
  • FIG. 9 is a schematic diagram showing an example of the configuration according to the third modified example of the first embodiment.
  • the above-described signal Shift, clock CLKL and clock CLKA are input to delay adjustment circuit 10 as input signal CLKIN.
  • the operation of the delay adjustment circuit 10 is the same as the operation described with reference to FIGS. 3A and 3B, so description thereof will be omitted here.
  • a capacitance delay circuit 180 is connected to the output of the delay adjustment circuit 10 .
  • the capacitance delay circuit 180 includes two or more buffer circuits 1800 connected in series, and one or more variable capacitors having one end connected to a connection point between the buffer circuit 1800 and the next-stage buffer circuit 1800 and the other end grounded, for example. 1801 and .
  • Each buffer circuit 1800 latches an input signal and outputs it at a predetermined timing.
  • the waveform of this signal is dulled by the variable capacitor 1801 when output from the buffer circuit 1800 .
  • This signal with a blunted waveform is input to the buffer circuit 1800 in the next stage.
  • the timing of latching is delayed due to the blunting of the waveform of the signal to be latched.
  • the delay amount at this time changes according to the capacitance of the variable capacitor 1801, and the larger the capacitance, the larger the blunting of the waveform and the larger the delay amount.
  • the smaller the capacitance the steeper the waveform rises, and thus the smaller the delay amount.
  • the amount of delay due to waveform blunting corresponding to the variable capacitor 1801 is, for example, on the order of psec (picoseconds).
  • the delay amount corresponding to the combination of one stage of the variable capacitor 1801 and the buffer circuit 1800 is 1 [psec]
  • the input to the capacitance delay circuit 180 is A delay of 2 [psec] can be given to the signal.
  • the delay adjustment circuit 10 can adjust the delay of the output signal CLK-OUT in units of 1/2 period of the clock CLKA, ie, 50 [psec].
  • the delay circuit 180 can adjust the delay of the output signal CLK-OUT of the delay adjustment circuit 10 on the order of several [psec].
  • the delay amount of the delay circuit 180 can be filled in between the discrete delay amounts of the delay adjustment circuit 10, and by using the delay adjustment circuit 10 and the delay circuit 180 in combination, higher resolution can be achieved.
  • a delay circuit can be constructed.
  • the third modification of the first embodiment is applied to the delay adjustment circuit 10 according to the first embodiment shown in FIG. 2, but this is not limited to this example. . That is, the third modified example of the first embodiment can be similarly applied to the first and second modified examples of the first embodiment described above.
  • a fourth modification of the first embodiment is an example in which the delay adjustment circuit 10 according to the first embodiment is combined with a DLL (Delay Locked Loop) circuit.
  • DLL Delay Locked Loop
  • FIG. 10 is a schematic diagram showing an example of the configuration according to the fourth modified example of the first embodiment.
  • the above-described signal Shift, clock CLKL and clock CLKA are input to delay adjustment circuit 10 as input signal CLKIN.
  • the operation of the delay adjustment circuit 10 is the same as the operation described with reference to FIGS. 3A and 3B, so description thereof will be omitted here.
  • a DLL circuit 190 includes a phase drive circuit 1900, a plurality of series-connected buffer circuits 1901 that perform master operation, and a plurality of serially-connected buffer circuits 1902 that perform a slave operation with respect to the master operation. ,including.
  • the clock CLKA is input to one input terminal of the phase drive circuit 1900 and to the buffer circuit 1901 at the foremost stage among the buffer circuits 1901 connected in series.
  • the output of the final buffer circuit 1901 is input to the other input terminal of the phase driving circuit 1900 as a feedback signal for the signal input to the other input terminal of the phase driving circuit 1900. be done.
  • the output of the delay adjustment circuit 10 is input to the frontmost buffer circuit 1902 among the plurality of buffer circuits 1902 connected in series.
  • Each buffer circuit 1901 and each buffer circuit 1902 delays the input signal by a delay amount according to the supplied control voltage and outputs the delayed signal.
  • the phase drive circuit 1900 includes a phase comparator and a voltage generator that generates an output voltage according to the output of the phase comparator.
  • a charge pump for example, can be applied as the voltage generator.
  • the phase driving circuit 1900 compares the phase of the signal input to one input terminal and the phase of the signal input to the other input terminal, and outputs a voltage according to the comparison result.
  • the voltage output from the phase drive circuit 1900 is supplied as a control voltage for controlling the amount of delay to each buffer circuit 1901 performing master operation and each buffer circuit 1902 performing slave operation.
  • the phase driving circuit 1900 operates to match the phase of the signal (for example, clock CLKA) input to one input terminal and the phase of the feedback signal input to the other input terminal.
  • Each buffer circuit 1901 can obtain an evenly spaced phase difference between each buffer circuit 1901 according to the output of the phase drive circuit 1900 .
  • each buffer circuit 1902 which performs a slave operation with respect to each buffer circuit 1901, uses the output voltage of the phase drive circuit 1900 as the control voltage for controlling the delay amount, as in each buffer circuit 1901, as described above. is entered. Therefore, in each buffer circuit 1902 as well as in each buffer circuit 1901 described above, phase differences at equal intervals can be obtained between each buffer circuit 1902 .
  • the output signals OUT 1 , OUT 2 , . . For example, when ten buffer circuits 1902 are connected in series, the output signals OUT 1 , OUT 2 , . On the other hand, the signals are phase-shifted every 1/10 period.
  • the fourth modification of the first embodiment is applied to the delay adjustment circuit 10 according to the first embodiment shown in FIG. 2, but this is not limited to this example. . That is, the fourth modified example of the first embodiment is similarly applicable to the first and second modified examples of the first embodiment described above.
  • the second embodiment of the present disclosure is an example in which the delay adjustment circuit 10 according to the first embodiment described above is applied to a floating-tap DFE (Decision feedback Equalizer).
  • DFE Decision feedback Equalizer
  • the DFE sequentially delays the output signal by multi-stage delay circuits, multiplies the output (tap) of each delay circuit by a coefficient, and feeds back and adds the result to the input signal.
  • a floating tap type DFE uses a single delay circuit instead of a multi-stage delay circuit, and changes the delay amount of this delay circuit according to the taps. In the following description, the floating tap type DFE is simply referred to as DFE unless otherwise specified.
  • FIG. 11 is a circuit diagram showing an example in which the delay adjustment circuit 10a according to the existing technology, which has been described using FIG. 4, is applied to the DFE.
  • the DFE 200 includes an adder 210, a sampler 211, a coefficient multiplier 212, a plurality of series-connected FF circuits 102, and a selector 150.
  • FIG. 11 is a circuit diagram showing an example in which the delay adjustment circuit 10a according to the existing technology, which has been described using FIG. 4, is applied to the DFE. 11, the DFE 200 includes an adder 210, a sampler 211, a coefficient multiplier 212, a plurality of series-connected FF circuits 102, and a selector 150.
  • the DFE 200 adds the signal obtained by multiplying the output of the selector 150 having a plurality of input terminals by the coefficient by the coefficient multiplier 212 to the input signal by the adder 210 .
  • the added output from the adder 210 is sampled by the sampler 211 and output as an output signal of the DFE 200, and is also input to the data input end of the frontmost FF circuit 102 among the FF circuits 102 connected in series.
  • a clock CLK is input to the clock input terminal of each FF circuit 102 .
  • Each FF circuit 102 delays the signal input to the data input terminal according to the clock CLK and outputs the delayed signal.
  • the signal output from each FF circuit 102 is passed to the FF circuit 102 in the next stage (in cases other than the FF circuit 102 in the final stage), and is also input to each of the plurality of input terminals of the selector 150 .
  • FIG. 12 is a circuit diagram of an example of the DFE according to the second embodiment.
  • a DFE 200a shown in FIG. 12 is an example in which the delay adjustment circuit 10 according to the first embodiment shown in FIG. 2 is applied to the DFE.
  • the DFE 200a includes an adder 210, a sampler 211, coefficient multipliers 212 1 to 212 3 , FF circuits 101 1 to 101 4 as buffers, and FF circuits 102 11 to 102 48 as delay circuits. , an FF circuit 103 as an output unit, and selectors 120 1 to 120 4 . 12, the FF circuits 102 31 to 102 34 as delay circuits and the FF circuit 101 4 as a buffer shown in FIG. 2 are omitted. Each of the FF circuits 101 1 to 101 4 , the FF circuits 102 11 to 102 48 , and the FF circuit 103 receives a clock CLK at its clock input terminal.
  • selector 120 1 is input to adder 210 via coefficient multiplier 212 1 .
  • the output of selector 120 2 is input to adder 210 via coefficient multiplier 212 2 .
  • the output of selector 120 3 (not shown) is input to adder 210 via coefficient multiplier 212 3 .
  • the output of selector 120 4 is input to adder 210 via FF circuit 103 and coefficient multiplier 212 1 .
  • the adder 210 adds the outputs of the coefficient multipliers 212 1 to 212 4 to the input signal and passes it to the sampler 211 .
  • the clock CLK A signal given a delay of 2 clocks, 5 clocks, 10 clocks, or 20 clocks can be extracted.
  • each of the selectors 120 1 to 120 4 has two input terminals, which is smaller than the number of input terminals of the selector 150 used in the example of applying the existing technology shown in FIG. Therefore, in the configuration shown in FIG. 12, the load on each of the selectors 120 1 to 120 4 can be suppressed, and high-speed operation is possible compared to the example shown in FIG. 11 to which the existing technology is applied.
  • the third embodiment is an example in which the delay adjustment circuit 10 described in the first embodiment is applied to a distance measuring device that performs distance measurement using the above-described indirect ToF.
  • FIG. 13 is a block diagram showing the configuration of an example of a distance measuring device applicable to the third embodiment.
  • the application unit 301 is realized by running a program on, for example, a CPU (Central Processing Unit), requests the distance measurement device 300 to perform distance measurement, and receives distance information as a result of distance measurement. etc. are received from the distance measuring device 300 .
  • a CPU Central Processing Unit
  • the distance measuring device 300 includes a light source section 311 , a light receiving section 312 and a distance measuring section 310 .
  • the light source unit 311 includes, for example, a light emitting element that emits light having a wavelength in the infrared region, and a driving circuit that drives the light emitting element to emit light.
  • a VCSEL Very Cavity Surface Emitting LASER
  • LEDs Light Emitting Diodes
  • arranged in an array may be applied as the light emitting elements included in the light source unit 311 .
  • the light emitting element of the light source unit 311 emits light is described as “the light source unit 311 emits light”.
  • the light-receiving unit 312 includes, for example, a plurality of light-receiving elements capable of detecting light with wavelengths in the infrared region, and a signal processing circuit that outputs pixel signals according to the light detected by each of the plurality of light-receiving elements.
  • a plurality of light-receiving elements are arranged in an array in the light-receiving section 312 to form a light-receiving surface.
  • a photodiode can be applied as a light receiving element included in the light receiving unit 312 .
  • the light receiving element included in the light receiving section 312 receives the light is described as "the light receiving section 312 receives the light”.
  • the distance measurement unit 310 executes distance measurement processing in the distance measurement device 300 in response to distance measurement instructions from the application unit 301, for example.
  • the distance measurement unit 310 generates a light source control signal for driving the light source unit 311 and supplies the light source unit 311 with the light source control signal.
  • the distance measuring section 310 controls light reception by the light receiving section 312 in synchronization with the light source control signal supplied to the light source section 311 .
  • the distance measurement unit 310 generates an exposure control signal for controlling the exposure period in the light receiving unit 312 in synchronization with the light source control signal, and supplies the light receiving unit 312 with the exposure control signal.
  • the light receiving section 312 outputs valid pixel signals during the exposure period indicated by this exposure control signal.
  • the distance measuring unit 310 calculates distance information based on pixel signals output from the light receiving unit 312 in response to light reception. Further, the distance measuring section 310 can also generate predetermined image information based on this pixel signal. The distance measurement unit 310 passes the distance information and image information calculated and generated based on the pixel signal to the application unit 301 .
  • the distance measurement unit 310 generates a light source control signal for driving the light source unit 311 and supplies it to the light source unit 311, for example, according to an instruction to execute distance measurement from the application unit 301.
  • the distance measurement unit 310 generates a light source control signal modulated by PWM into a rectangular wave with a predetermined duty, and supplies the light source control signal to the light source unit 311 .
  • the distance measuring section 310 controls light reception by the light receiving section 312 based on the exposure control signal synchronized with the light source control signal.
  • the light source unit 311 blinks and emits light according to a predetermined duty in response to the light source control signal generated by the distance measuring unit 310.
  • Light emitted from the light source unit 311 is emitted from the light source unit 311 as emitted light 320 .
  • This emitted light 320 is reflected by, for example, an object 321 to be measured and received by the light receiving section 312 as reflected light 323 .
  • the light receiving unit 312 supplies the distance measuring unit 310 with pixel signals corresponding to the reception of the reflected light 323 .
  • the light receiving unit 312 actually receives ambient light in addition to the reflected light 323 , and the pixel signal includes the component of the ambient light as well as the component of the reflected light 323 .
  • the distance measuring unit 310 performs light reception by the light receiving unit 312 a plurality of times with different phases.
  • the distance measurement unit 310 calculates the distance D to the object to be measured based on the difference between pixel signals resulting from light reception at different phases.
  • the distance measurement unit 310 provides first image information obtained by extracting the component of the reflected light 323 based on the difference between the pixel signals, second image information including the component of the reflected light 323 and the component of the ambient light, Calculate
  • the first image information will be referred to as direct reflected light information
  • the second image information will be referred to as RAW image information.
  • FIG. 14 is a diagram for explaining the principle of the indirect ToF method.
  • light modulated by a sine wave is used as the emitted light 320 emitted from the light source section 311 .
  • the reflected light 323 ideally becomes a sine wave having a phase difference phase corresponding to the distance D with respect to the emitted light 320 .
  • the distance measurement unit 310 samples the pixel signal that received the reflected light 323 a plurality of times with different phases, and acquires a light amount value indicating the light amount for each sampling.
  • the light amount values C 0 , C 90 , C 180 and Each has a C 270 .
  • the distance information is calculated based on the difference between the light amount values of the pairs of the phases of 0°, 90°, 180° and 270°, which are different in phase by 180°.
  • FIG. 15 is a diagram showing an example in which the light 320 emitted from the light source unit 311 is a rectangular wave modulated by PWM.
  • emitted light 320 from the light source unit 311 and reflected light 323 reaching the light receiving unit 312 are shown from the top.
  • the light source unit 311 emits light 320 by blinking periodically at a predetermined duty.
  • FIG. 15 also shows exposure control signals ⁇ 0 , ⁇ 90 , ⁇ 180 and ⁇ 270 at phases 0°, 90°, 180° and 270° of the light receiving section 312, respectively.
  • a period during which the exposure control signal is in a high state is an exposure period during which the light receiving section 312 outputs valid pixel signals.
  • the emitted light 320 is emitted from the light source unit 311 at time t100 , and at time t101 after a delay corresponding to the distance D from the time t100 to the object to be measured, the emitted light 320 is emitted to the object. Reflected light 323 reflected by the object reaches the light receiving section 312 .
  • the light receiving unit 312 starts the exposure period with a phase of 0° in synchronization with the timing t 100 of the emission timing of the emitted light 320 from the light source unit 311 .
  • the light receiving section 312 starts exposure periods of phase 90°, phase 180° and phase 270° according to the exposure control signal from the distance measurement section 310 .
  • the exposure period in each phase follows the duty of the emitted light 320 .
  • the exposure periods of each phase are shown to be temporally parallel. Specified, the light quantity values C 0 , C 90 , C 180 and C 270 of each phase are obtained respectively.
  • the arrival timings of the reflected light 323 are time points t 101 , t 102 , t 103 , . It is obtained as an integrated value of the amount of received light until the end of the exposure period including t100 .
  • the light amount value C 180 is the falling edge of the reflected light 323 included in the exposure period from the start of the exposure period at the phase of 180°. It is obtained as an integrated value of the amount of received light up to time t102 .
  • the reflected light 323 reaches within each exposure period in the same manner as the above-described phases 0° and 180°.
  • the integrated values of the amount of light received during the period are obtained as the amount of light values C90 and C270 .
  • the component of the reflected light 323 can be extracted from the component of the light received by the light receiving section 312 .
  • the RAW image information RAW can be calculated as an average value of the light intensity values C 0 , C 90 , C 180 and C 270 as shown in the following equation (7).
  • RAW ( C0 + C90 + C180 + C270 )/4 (7)
  • FIG. 16 is a block diagram showing in more detail a configuration example of the distance measuring section 310 applicable to the third embodiment.
  • the distance measurement unit 310 includes a pixel array unit 331, a distance measurement processing unit 337, a pixel control unit 332, a distance measurement control unit 333, a clock generation unit 334, a light emission timing control unit 335, and an interface. (I/F) 336, and These pixel array section 331, distance measurement processing section 337, pixel control section 332, distance measurement control section 333, clock generation section 334, light emission timing control section 335 and interface 336 are arranged on one semiconductor chip, for example.
  • a distance measurement control section 333 controls the overall operation of this distance measurement section 310 according to, for example, a preinstalled program.
  • the distance measurement control section 333 can also execute control according to an external control signal supplied from the outside (for example, an overall control section that controls the entire distance measurement device 300).
  • the clock generation unit 334 generates one or more clock signals used within the distance measurement unit 310 based on an externally supplied reference clock signal (for example, clock CLKL). For example, the clock generator 334 can generate the clock CLKA by dividing the clock CLKL. These clocks CLKL and CLKA are supplied to the light emission timing control section 335 via the distance measurement control section 333 .
  • the light emission timing control unit 335 controls the light emission timing and the duration of light emission according to the light emission trigger signal (for example, signal Shift) supplied from the outside.
  • a light emission control signal (eg, output signal CLK-OUT) shown in FIG.
  • the light emission trigger signal is supplied, for example, in synchronization with the rise of the reference clock signal described above.
  • the light emission control signal is supplied to the light source unit 311 and the distance measurement processing unit 337 .
  • the pixel array section 331 includes a plurality of pixel circuits 330 each including a light receiving element arranged in a matrix arrangement.
  • the operation of each pixel circuit 330 is controlled by the pixel control section 332 according to instructions from the distance measurement control section 333 .
  • the pixel control unit 332 controls readout of pixel signals from each pixel circuit 330 for each block including (p ⁇ q) pixel circuits 330, p in the row direction and q in the column direction. be able to.
  • the pixel control unit 332 can read out pixel signals from the pixel circuits 330 by scanning the pixel circuits 330 in the row direction and further in the column direction in units of blocks.
  • the pixel control section 332 can also control each pixel circuit 330 independently.
  • the pixel control unit 332 can set a predetermined region of the pixel array unit 331 as a target region, and set the pixel circuits 330 included in the target region as target pixel circuits 330 from which pixel signals are to be read. Furthermore, the pixel control unit 332 can collectively scan a plurality of rows (plurality of lines), further scan them in the column direction, and read out pixel signals from each pixel circuit 330 .
  • the ranging processing section 337 includes a conversion section 340 , a generation section 341 and a signal processing section 342 .
  • a pixel signal read from each pixel circuit 330 and output from the pixel array section 331 is supplied to the conversion section 340 .
  • pixel signals are asynchronously read out from each pixel circuit 330 included in the target region and supplied to the conversion unit 340 . That is, the pixel signal is read out from the light-receiving element according to the timing at which light is received in each pixel circuit 330 included in the target area and output.
  • the conversion unit 340 converts the pixel signals supplied from the pixel array unit 331 into digital information. That is, the pixel signal supplied from the pixel array section 331 is output in accordance with the timing when light is received by the light receiving element included in the pixel circuit 330 corresponding to the pixel signal.
  • the conversion unit 340 converts the supplied pixel signal into time information indicating the timing.
  • the generator 341 generates a histogram based on the time information when the pixel signal is converted by the converter 340 .
  • the generation unit 341 has a counter, classifies the time information based on the class (bins) according to the unit time T P set in advance, counts each bin with the counter, and generates a histogram to generate
  • the signal processing unit 342 performs predetermined arithmetic processing based on the histogram data generated by the generating unit 341, and calculates distance information, for example.
  • the signal processing unit 342 obtains the light amount N received in the unit time T P based on the histogram data generated by the generating unit 341, for example.
  • the signal processing unit 342 can obtain the distance D based on this light quantity N.
  • the interface 336 outputs the ranging data supplied from the signal processing section 342 to the outside as output data.
  • MIPI Mobile Industry Processor Interface
  • the distance measurement data indicating the distance D obtained by the signal processing unit 342 is output to the outside via the interface 336, but this is not limited to this example. That is, the histogram data generated by the generation unit 341 may be output from the interface 336 to the outside.
  • the histogram data output from the interface 336 is supplied to, for example, an external information processing device and processed as appropriate.
  • the delay adjustment circuit 10 described in the first embodiment to the light emission timing control unit 335, the light emission timing of the light source unit 311 according to the input of the light emission trigger can be controlled with a higher degree of freedom. can be changed with By controlling the light emission timing with a high degree of freedom, it is possible to improve the precision of distance measurement. Also, the timing of light emission by the light source unit 311 is affected by voltage fluctuations and temperature environment, but it is also possible to adjust for this influence.
  • the present technology can also take the following configuration.
  • Each of the plurality of delay adjustment units includes: one or more second delay elements for delaying the input signal based on the clock and inputting it to the first delay element in the foremost stage among the one or more first delay elements and the first selector; further including, The delay adjustment circuit according to (1) above.
  • the plurality of delay adjustment units are each comprising a power of two number of said first delay elements, The delay adjustment circuit according to (1) or (2) above.
  • a third delay element that delays the output of the first selector included in the final delay adjustment unit among the plurality of delay adjustment units by half the cycle of the clock; a second selector that outputs one of the output of the first selector included in the final stage delay adjustment unit among the plurality of delay adjustment units and the third delay element; further comprising The delay adjustment circuit according to any one of (1) to (3).
  • the output unit One of two clocks having the same period as the clock and different phases by 90° from each other according to the output of the first selector included in the last stage delay adjustment unit among the plurality of delay adjustment units. which outputs The delay adjustment circuit according to any one of (1) to (5).
  • a delay circuit that includes a variable capacitance element whose capacitance is variable, and that changes the amount of delay with respect to an input signal by changing the capacitance of the variable capacitance element; further comprising The delay circuit receives the output of the output unit, The delay adjustment circuit according to any one of (1) to (6).
  • phase drive circuit including a phase comparator that compares the phases of the clock and the feedback signal; and a voltage generator that outputs a voltage according to the phase comparison result of the phase comparator; a plurality of serially connected fourth delay elements for delaying the clock by a delay amount according to the output of the phase driving circuit to generate the feedback signal; a plurality of series-connected fifth delay elements each delaying and outputting the output of the output unit by a delay amount corresponding to the output of the phase driving circuit; further comprising The delay adjustment circuit according to any one of (1) to (6).
  • (9) one or more serially connected first delay elements for delaying an input signal based on a clock; a plurality of delay adjustment units connected in series and each including a different number of the first delay elements, each including a first selector that outputs one of an output unit for outputting the clock according to the output of the first selector included in the final stage delay adjustment unit among the plurality of delay adjustment units; a delay adjustment circuit having a light source unit that emits light according to a light emission instruction; a light receiving unit that receives light; a distance measuring unit that performs distance measurement based on light emission timing when light is emitted by the light source unit and light reception timing when light is received by the light receiving unit; with The light source unit light is emitted according to the clock output from the output unit of the delay adjustment circuit using the light emission instruction as the input signal; rangefinder.
  • the distance measurement unit performs the distance measurement by an indirect ToF (Time of Flight) method, The distance measuring device according to (9) above.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Pulse Circuits (AREA)
  • Measurement Of Optical Distance (AREA)
  • Logic Circuits (AREA)
  • Optical Radar Systems And Details Thereof (AREA)

Abstract

本開示に係る遅延調整回路は、入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子（１０２）と、入力信号と、１以上の第１の遅延素子のうち最後段の第１の遅延素子の出力とのうち一方を出力する第１のセレクタ（１２０）と、をそれぞれ含み、直列接続される複数の遅延調整部と、複数の遅延調整部のうち最後段の遅延調整部に含まれる第１のセレクタの出力に応じてクロックを出力する出力部（１０３，１０４，１３０ａ，１３０ｂ，１４０）と、を備え、複数の遅延調整部は、それぞれ異なる数の第１の遅延素子を含む。

Description

遅延調整回路および測距装置
　本開示は、遅延調整回路および測距装置に関する。
　クロック信号のタイミングを高精度に調整することが必要になる場合がある。例えば、測距方式の一つであるＴｏＦ(Time　of　Flight)では、光源で発光された光が被測定物で反射した反射光を受光部にて受光し、光源における発光タイミングと、受光部で受光されたタイミングとに基づき、測距を行う。ＴｏＦ方式では、光速を利用して測距を行うため、より高精度なクロック制御が必要となる。
　特許文献１には、並列に配置された複数のＦＦ（フリップフロップ）回路に、少しずつタイミングをずらしたクロックを入力し、これら複数のＦＦ回路それぞれの出力をセレクタで選択するようにした構成が記載されている。特許文献１の構成によれば、より細かい単位でクロックのタイミングを制御することが可能である。
特開２００８－２１９５３５号公報
　特許文献１の構成によれば、セレクタの複数の選択入力端に対して複数のＦＦ回路それぞれが接続されるため、セレクタからは、接続されるすべてのＦＦ回路が負荷として見えることになる。このように、特許文献１の構成では、セレクタの出力負荷が大きいため、高速動作させることが困難である。
　本開示では、クロックのタイミングを所望に調整でき、高速動作が可能な遅延調整回路および測距装置を提供することを目的とする。
　本開示に係る遅延調整回路は、入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、入力信号と、１以上の第１の遅延素子のうち最後段の第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、をそれぞれ含み、直列接続される複数の遅延調整部と、複数の遅延調整部のうち最後段の遅延調整部に含まれる第１のセレクタの出力に応じてクロックを出力する出力部と、を備え、複数の遅延調整部は、それぞれ異なる数の第１の遅延素子を含む。
本開示に係る遅延調整回路を概略的に示す模式図である。 本開示の第１の実施形態に係る遅延調整回路の一例の構成を示す回路図である。 第１の実施形態に係る遅延調整回路の一例の動作を示すタイミングチャートである。 第１の実施形態に係る遅延調整回路の一例の動作を示すタイミングチャートである。 既存技術による遅延調整回路の一例の構成を示す回路図である。 第１の実施形態に係る他の例の遅延調整回路の一例の構成を示す回路図である。 第１の実施形態の第１の変形例に係る構成を説明するための模式図である。 第１の実施形態の第１の変形例に係る構成を説明するための模式図である。 第１の実施形態の第１の変形例に係る構成を説明するための模式図である。 第１の実施形態の第２の変形例に係る遅延調整回路の一例の構成を示す回路図である。 第１の実施形態の第２の変形例に係る遅延調整回路の一例の動作を示すタイミングチャートである。 第１の実施形態の第２の変形例に係る遅延調整回路の一例の動作を示すタイミングチャートである。 第１の実施形態の第３の変形例に係る構成の例を示す模式図である。 第１の実施形態の第４の変形例に係る構成の例を示す模式図である。 既存技術による遅延調整回路をＤＦＥに適用させた場合の例を示す回路図である。 第２の実施形態に係るＤＦＥの一例の回路図である。 第３の実施形態に適用可能な測距装置の一例の構成を示すブロック図である。 間接ＴｏＦ方式の原理を説明するための図である。 光源部からの射出光がＰＷＭにより変調された矩形波である場合の例を示す図である。 第３の実施形態に適用可能な測距部の構成例をより詳細に示すブロック図である。
　以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
　以下、本開示の実施形態について、下記の順序に従って説明する。
１．本開示の概略的な説明
２．本開示の第１の実施形態
　２－１．第１の実施形態に係る遅延調整回路
　２－２．既存技術との対比
　２－３．第１の実施形態に係る遅延調整回路の他の例
３．第１の実施形態の第１の変形例
４．第１の実施形態の第２の変形例
５．第１の実施形態の第３の変形例
６．第１の実施形態の第４の変形例
７．本開示の第２の実施形態
８．本開示の第３の実施形態
　８－１．間接ＴｏＦの概略的な説明
　８－２．間接ＴｏＦを実施するための構成例
［１．本開示の概略的な説明］
　図１は、本開示に係る遅延調整回路を概略的に示す模式図である。図１において、本開示に係る遅延調整回路１０は、クロックＣＬＫＬおよびＣＬＫＡと、信号Ｓｈｉｆｔとが入力される。例えば外部のロジック回路から遅延調整回路１０に対して、クロックＣＬＫＬおよび信号Ｓｈｉｆｔが入力される。信号Ｓｈｉｆｔは、例えばトリガ信号であって、信号Ｓｈｉｆｔに応じて外部装置などを制御する。クロックＣＬＫＬは、当該ロジック回路から供給されるクロックである。クロックＣＬＫＡは、クロックＣＬＫＬに対して非常に短い周期を有するクロックである。
　遅延調整回路１０は、ロジック回路から、クロックＣＬＫＬの立ち上がりでクロックＣＬＫＬおよび信号Ｓｈｉｆｔが入力されてから、次のクロックＣＬＫＬの立ち上がりに応じて、クロックＣＬＫＡと同一の周期のクロックである出力信号ＣＬＫ－ＯＵＴを出力する。このとき、遅延調整回路１０は、クロックＣＬＫＡの１周期または１／２周期などの単位で位相を調整して出力信号ＣＬＫ－ＯＵＴを出力することを可能としている。
　例えばこの出力信号ＣＬＫ－ＯＵＴを外部装置に供給することで、信号Ｓｈｉｆｔの立ち上がりをクロックＣＬＫＡ単位で所望に遅延させたタイミングで、当該外部装置を制御することが可能となる。
　ここで、本開示に係る遅延調整回路１０は、信号Ｓｈｉｆｔを遅延させるための遅延素子を異なる数毎に纏めたグループが構成される。各グループは、遅延調整回路１０において直列に接続される。遅延調整回路１０は、これらグループそれぞれに対し、グループ内の遅延素子を介して出力される信号Ｓｈｉｆｔと、当該遅延素子をキャンセルして出力される信号Ｓｈｉｆｔとを選択するセレクタを設け、グループ毎に遅延調整部を構成する。
　このような構成とすることで、出力に対する負荷を低減させることができ、高速動作が可能となる。そのため、外部装置の動作を、より高精度に制御することが可能となる。
［２．本開示の第１の実施形態］
　次に、本開示の第１の実施形態について説明する。
（２－１．第１の実施形態に係る遅延調整回路）
　図２は、本開示の第１の実施形態に係る遅延調整回路１０の一例の構成を示す回路図である。図２において、遅延調整回路１０は、ＦＦ（フリップフロップ）回路１００、１０１1～１０１4、１０２11～１０２48、１０３および１０４と、セレクタ１２０1～１２０4と、セレクタ１３０ａおよび１３０ｂと、ＡＮＤ回路１４０と、を含む。
　各セレクタ１２０1～１２０4は、例えば外部からの制御信号に従い、一方の入力端と他方の入力端とが切り替えられる。同様に、セレクタ１３０ａおよび１３０ｂは、外部からの信号ＳＥＬに従い、一方の入力端と他方の入力端とが切り替えられる。各セレクタ１２０1～１２０4は、それぞれ、一方の入力端と他方の入力端とを独立して切り替えることができる。
　それぞれＤ－フリップフロップ回路である各ＦＦ（フリップフロップ）回路１００、１０１1～１０１4、１０２11～１０２48および１０４は、クロック入力端に、クロックＣＬＫＡが反転されて入力される。また、ＦＦ回路１０３は、クロック入力端に、非反転でクロックＣＬＫＡが入力される。すなわち、各ＦＦ（フリップフロップ）回路１００、１０１1～１０１4、１０２11～１０２48、１０３および１０４は、それぞれ、入力信号をクロックＣＬＫＡの１クロック分（１周期分）の遅延時間で遅延させる遅延素子として用いられる。
　ＦＦ回路１００に対して、データ入力端に信号Ｓｈｉｆｔが入力され、クロック入力端にクロックＣＬＫＬが反転されて入力される。ＦＦ回路１００は、信号Ｓｈｉｆｔを、クロックＣＬＫＬの立ち下がりのタイミングで、信号ＳｈｉｆｔＤとして出力する。
　信号ＳｈｉｆｔＤは、ＦＦ回路１０１1のデータ入力端に入力される。ＦＦ回路１０１1は、信号ＳｈｉｆｔＤをクロックＣＬＫＡの１クロック分遅延させて出力する。ＦＦ回路１０１1の出力は、ＦＦ回路１０２11のデータ入力端と、セレクタ１２０1の一方の入力端と、に入力される。ＦＦ回路１０２11の出力は、セレクタ１２０1の他方の入力端に入力される。セレクタ１２０1の出力は、ＦＦ回路１０１2のデータ入力端に入力される。
　すなわち、セレクタ１２０1は、他方の入力端が選択された場合に、ＦＦ回路１０１1からの出力がＦＦ回路１０２11によりクロックＣＬＫＡの１クロック分遅延された信号を次段に出力する。また、セレクタ１２０1は、一方の入力端が選択された場合に、ＦＦ回路１０２11をキャンセルし、遅延無しで次段に出力することができる。
　なお、実際には、セレクタ１２０1の出力には、セレクタ１２０1自身による遅延が含まれることになる。以降、特に記載の無い限り、各セレクタ１２０1（および後述するセレクタ１２０2～１２０4）自身による遅延は、無視する。
　セレクタ１２０1の出力は、ＦＦ回路１０１2でクロックＣＬＫＡの１クロック分遅延される。ＦＦ回路１０１2の出力は、直列接続される２つのＦＦ回路１０２21および１０２22のうち先頭のＦＦ回路１０２21のデータ入力端と、セレクタ１２０2の一方の入力端と、に入力される。ＦＦ回路１０１2の出力は、直列接続される２つのＦＦ回路１０２21および１０２22によりクロックＣＬＫＡの２クロック分遅延されて、セレクタ１２０2の他方の入力端に入力される。
　すなわち、セレクタ１２０2は、他方の入力端が選択された場合に、ＦＦ回路１０１2からの出力がクロックＣＬＫＡの２クロック分遅延された信号を次段に出力する。また、セレクタ１２０2は、一方の入力端が選択された場合に、ＦＦ回路１０２21および１０２22をキャンセルし、遅延無しで次段に出力する。
　セレクタ１２０2の出力は、ＦＦ回路１０１3でクロックＣＬＫＡの１クロック分遅延される。ＦＦ回路１０１3の出力は、直列接続される４つのＦＦ回路１０２31～１０２34の先頭のＦＦ回路１０２31のデータ入力端と、セレクタ１２０3の一方の入力端と、に入力される。ＦＦ回路１０１2の出力は、直列接続される４つのＦＦ回路１０２31～１０２33によりクロックＣＬＫＡの４クロック分遅延されて、セレクタ１２０3の他方の入力端に入力される。
　すなわち、セレクタ１２０3は、他方の入力端が選択された場合に、ＦＦ回路１０１3からの出力がクロックＣＬＫＡの４クロック分遅延された信号を次段に出力する。また、セレクタ１２０3は、一方の入力端が選択された場合に、ＦＦ回路１０２31～１０２33をキャンセルし、遅延無しで次段に出力する。
　セレクタ１２０3の出力は、ＦＦ回路１０１4でクロックＣＬＫＡの１クロック分遅延される。ＦＦ回路１０１4の出力は、直列接続される８個のＦＦ回路１０２41～１０２48の先頭のＦＦ回路１０２41のデータ入力端と、セレクタ１２０4の一方の入力端と、に入力される。ＦＦ回路１０１4の出力は、直列接続される８個のＦＦ回路１０２41～１０２48によりクロックＣＬＫＡの８クロック分遅延されて、セレクタ１２０4の他方の入力端に入力される。
　すなわち、セレクタ１２０4は、他方の入力端が選択された場合に、ＦＦ回路１０１4からの出力がクロックＣＬＫＡの８クロック分遅延された信号を次段に出力する。また、セレクタ１２０4は、一方の入力端が選択された場合に、ＦＦ回路１０２41～１０２48をキャンセルし、遅延無しで次段に出力する。
　上述したように、ＦＦ回路１０２11とセレクタ１２０1との組み合わせ、２つのＦＦ回路１０２21および１０２22とセレクタ１２０2との組み合わせ、４つのＦＦ回路１０２31～１０２34とセレクタ１２０3との組み合わせ、ならびに、８個のＦＦ回路１０２41～１０２48とセレクタ１２０4との組み合わせ、は、それぞれ、入力信号に対して直列接続される１以上のＦＦ回路による遅延を与えるか否かを選択できる。このように、これらの組み合わせのそれぞれは、入力信号に対する遅延量を調整する遅延調整部として機能する。
　また、それぞれ遅延量（含まれるＦＦ回路数）の異なる複数の遅延調整部を直列接続することで、より多様な遅延量の調整に対応可能となる。図２の例では、４つの遅延調整部は、それぞれ１個のＦＦ回路１０２11、２個のＦＦ回路１０２21および１０２22、４個のＦＦ回路１０２31～１０２34、および、８個のＦＦ回路１０２41～１０２48を含む。すなわち、この４つの遅延調整部は、互いに異なる、２の冪乗の数のＦＦ回路を含んでいる。
　そのため、それぞれの遅延調整部のセレクタ１２０1～１２０4を適宜に設定することで、セレクタ１２０4の出力において、クロックＣＬＫＡの０～１５クロック分の遅延を得ることができる。
　例えば、セレクタ１２０1において他方の入力端（ＦＦ回路１０２11側の入力端）を選択し、他のセレクタ１２０2～１２０4それぞれにおいて一方の入力端を選択することで、クロックＣＬＫＡの１クロック分の遅延を得ることができる。また例えば、セレクタ１２０1および１２０3において他方の入力端を選択し、セレクタ１２０2および１２０4で一方の入力端を選択することで、クロックＣＬＫＡの５クロック分の遅延を得ることができる。
　セレクタ１２０4の出力は、信号ＯＵＴ１として、クロック入力端にクロックＣＬＫＡが非反転で入力されるＦＦ回路１０３のデータ入力端に入力される。ＦＦ回路１０３の出力は、ＦＦ回路１０４のデータ入力端と、セレクタ１３０ａの入力端［０］とに入力される。ＦＦ回路１０４の出力は、セレクタ１３０ａの入力端［１］に入力される。
　セレクタ１３０ａは、信号ＳＥＬに従い入力端［０］および入力端［１］の何れかが選択される。例えば、セレクタ１３０ａは、信号ＳＥＬがロー（Ｌｏｗ）状態で入力端［０］が選択され、信号ＳＥＬがハイ（Ｈｉｇｈ）状態で入力端［１］が選択される。セレクタ１３０ａは、入力端［０］が選択された場合、ＦＦ回路１０３の出力をそのまま信号ＯＵＴ２として出力する。
　一方、セレクタ１３０ａは、入力端［１］が選択された場合、ＦＦ回路１０４の出力を、信号ＯＵＴ２として出力する。ＦＦ回路１０４は、クロック入力端に反転されたクロックＣＬＫＡが入力されるため、非反転のクロックＣＬＫＡで動作するＦＦ回路１０３から出力された信号ＯＵＴ１を、クロックＣＬＫＡの半周期分遅延させて出力する。したがって、信号ＯＵＴ２は、信号ＯＵＴ１がこのクロックＣＬＫＡの半周期分遅延された信号となる。
　このように、セレクタ１３０ａは、信号ＳＥＬに応じて、信号ＯＵＴ２の遅延量をクロックＣＬＫＡの半周期分で調整する。
　セレクタ１３０ａの出力は、ＡＮＤ回路１４０の一方の入力端に入力される。ＡＮＤ回路１４０の他方の入力端には、セレクタ１３０ｂの出力が入力される。セレクタ１３０ｂは、入力端［０］にクロックＣＬＫＡが入力され、入力端［１］にクロックＣＬＫＡが反転されて入力される。セレクタ１３０ｂは、上述したセレクタ１３０ａと同様に、信号ＳＥＬに従い入力端［０］および［１］の何れが選択される。
　ＡＮＤ回路１４０は、セレクタ１３０ａの出力がハイ（Ｈｉｇｈ）状態すなわち値［１］の場合に、その出力においてセレクタ１３０ｂの出力を有効とする。このとき、セレクタ１３０ｂは、セレクタ１３０ａにおける入力端［０］の選択と共に入力端［０］が選択され、クロックＣＬＫＡがそのままＡＮＤ回路１４０の他方の入力端に入力される。一方、セレクタ１３０ｂは、セレクタ１３０ａにおける入力端［１］の選択と共に入力端［１］が選択され、反転されたクロックＣＬＫＡ、すなわち半周期分遅延されたクロックＣＬＫＡがＡＮＤ回路１４０の他方の入力端に入力される。
　ＡＮＤ回路１４０の出力において有効とされたクロックＣＬＫＡは、出力信号ＣＬＫ－ＯＵＴとしてこの遅延調整回路１０から出力される。この出力信号ＣＬＫ－ＯＵＴは、ＦＦ回路１００に入力された信号Ｓｈｉｆｔがこの遅延調整回路１０で所定の遅延量だけ遅延されたタイミングで有効とされる信号である。
　ここで、図２の構成において、ＦＦ回路１０１1、１０１2、１０１3および１０１4は、各セレクタ１２０1～１２０4の状態に関わらず、信号ＳｈｉｆｔＤが通過する。したがって、ＦＦ回路１０１1～１０１4は、信号ＳｈｉｆｔＤに対して固定的な遅延を与える。そのため、ＦＦ回路１０１1～１０１4は、入力された信号Ｓｈｉｆｔに対して固定的な待ち時間を与えるバッファとしての機能を有する。
　図２の例では、各ＦＦ回路１０１1～１０１4が遅延調整部の直前に１つずつ配置されている。これはこの例に限定されず、各ＦＦ回路１０１1～１０１4は、必要とされる待ち時間に応じた数を配置することができる。
　次に、第１の実施形態に係る遅延調整回路１０の動作について説明する。図３Ａおよび図３Ｂは、それぞれ、第１の実施形態に係る遅延調整回路１０の一例の動作を示すタイミングチャートである。図３Ａおよび図３Ｂそれぞれにおいて、上から、信号Ｓｈｉｆｔ、クロックＣＬＫＬ、信号ＳｈｉｆｔＤ、クロックＣＬＫＡ、信号ＳＥＬ、信号ＯＵＴ１、信号ＯＵＴ２、出力信号ＣＬＫ－ＯＵＴを示している。なお、図３Ａおよび図３Ｂの例では、クロックＣＬＫＬは、クロックＣＬＫＡの整数倍の長さの周期としている。
　なお、ここでは、遅延調整回路１０を、測距方式の一つであるＴｏＦ(Time　of　Flight)のうち、光源で発光された光と、受光部により受光された光との位相差に基づき測距を行う間接ＴｏＦにおける光源の発光タイミングの制御に適用する場合を例にとって説明を行う。例えば、ＴｏＦによる測距の制御を行うロジック回路は、信号Ｓｈｉｆｔの立ち上がりにより、光源に対して発光を指示する。光源は、信号Ｓｈｉｆｔによる発光指示から所定の待ち時間後に駆動され、発光する。当該ロジック回路は、この待ち時間を既知とすることで、光源で発光された光の反射光を用いた測距を実行することが可能となる。本開示の間接ＴｏＦへの適用例の詳細は、後述する。
　ここで、遅延調整回路１０は、ロジック回路が信号Ｓｈｉｆｔを出力してから、所望のタイミングで出力信号ＣＬＫ－ＯＵＴを出力する。光源は、この出力信号ＣＬＫ－ＯＵＴに従い駆動され発光する。例えば、遅延調整回路１０は、ロジック回路がクロックＣＬＫＬの立ち上がりと共に信号Ｓｈｉｆｔを出力してから、次のクロックＣＬＫＬの立ち上がりで出力信号ＣＬＫ－ＯＵＴを出力する場合を考える。この場合、信号ＳＥＬにより、セレクタ１３０において入力端［０］を選択する。
　図３Ａに示すタイミングチャートは、信号ＳＥＬがＬ（ロー）状態とされ、セレクタ１３０ａおよび１３０ｂそれぞれにおいて入力端［０］が選択された場合の例を示している。図３Ａにおいて、時間ｔ0でクロックＣＬＫＬの立ち上がりと共に、信号Ｓｈｉｆｔが入力される（信号Ｓｈｉｆｔが立ち上がる）。この信号Ｓｈｉｆｔの入力から、クロックＣＬＫＬの次の立ち上がりの時間ｔ2までを待ち時間として、光源に対して０位相（位相が０°）の発光タイミングを与えるものとする。
　信号Ｓｈｉｆｔは、ＦＦ回路１００により取り込まれ、クロックＣＬＫＬの立ち下がりに応じて信号ＳｈｉｆｔＤとしてＦＦ回路１００から出力される（時間ｔ1）。信号ＳｈｉｆｔＤは、ＦＦ回路１０１1～１０１4によるクロックＣＬＫＡの４クロック分の遅延と、４つの遅延調整部、すなわち、ＦＦ回路１０２11とセレクタ１２０1、ＦＦ回路１０２21および１０２22とセレクタ１２０2、ＦＦ回路１０２31～１０２34とセレクタ１２０3、ならびに、ＦＦ回路１０２41～１０２48とセレクタ１２０4と、により遅延され、セレクタ１２０4から信号ＯＵＴ１として出力される（時間ｔ10）。
　信号ＯＵＴ１は、図３Ａに示すように、時間ｔ2に対してクロックＣＬＫＡの半周期前の時間ｔ10で立ち上がる信号となる。信号ＯＵＴ１は、非反転のクロックＣＬＫＡにより動作するＦＦ回路１０３によりクロックＣＬＫＡの半周期分の遅延を与えられ、セレクタ１３０の入力端［０］とＦＦ回路１０４とに入力される。セレクタ１３０ａは、信号ＳＥＬにより入力端［０］が選択されている。そのため、セレクタ１３０から出力される信号ＯＵＴ２は、信号ＯＵＴ１がクロックＣＬＫＡの半周期分遅延された、時間ｔ11で立ち上がる信号となる。この信号ＯＵＴ２がＡＮＤ回路１４０の一方の入力端に入力される。
　一方、セレクタ１３０ｂは、信号ＳＥＬに従い入力端［０］が選択され、クロックＣＬＫＡがそのまま出力される。ＡＮＤ回路１４０では、セレクタ１３０ｂから出力され他方の入力端に入力されるクロックＣＬＫＡが、一方の入力端に入力される信号ＯＵＴ２により時間ｔ11から有効とされ、出力信号ＣＬＫ－ＯＵＴとして出力される。この出力信号ＣＬＫ－ＯＵＴに応じて、例えば光源が０位相で発光するように駆動される。この図３Ａの例では、出力信号ＣＬＫ－ＯＵＴの出力タイミングの時間ｔ11が、ロジック回路より指示される０位相（位相０°）での発光タイミングである時間ｔ2と一致している。
　図３Ｂに示すタイミングチャートは、信号ＳＥＬがＨ（ハイ）状態とされ、セレクタ１３０ａおよび１３０ｂそれぞれにおいて入力端［１］が選択された場合の例を示している。この例の場合、信号ＳｈｉｆｔＤが４つの遅延調整部により遅延され、セレクタ１２０4から時間ｔ10で出力された信号ＯＵＴ１が、非反転のクロックＣＬＫＡで動作するＦＦ回路１０３と、反転されたクロックＣＬＫＡで動作するＦＦ回路１０４と、クロックＣＬＫＡの半周期分遅延される。このクロックＣＬＫＡの半周期分遅延された信号ＯＵＴ１がセレクタ１３０の入力端［１］に入力され、セレクタ１３０から信号ＯＵＴ２として出力される。
　一方、セレクタ１３０ｂは、信号ＳＥＬに従い入力端［１］が選択され、クロックＣＬＫＡが反転されて出力される。ＡＮＤ回路１４０において、セレクタ１３０から出力された信号ＯＵＴ２により、反転されて入力されたクロックＣＬＫＡが有効とされ、出力信号ＣＬＫ－ＯＵＴとして出力される。この例では、出力信号ＣＬＫ－ＯＵＴの出力タイミングの時間ｔ12が、ロジック回路により指示される０位相での発光タイミングである時間ｔ2に対して、クロックＣＬＫＡの半周期分、遅延されている。
　このように、第１の実施形態に係る遅延調整回路１０は、入力された信号Ｓｈｉｆｔに応じて、クロックＣＬＫＡに基づく所望のタイミングで出力信号ＣＬＫ－ＯＵＴを有効とすることができる。このとき、第１の実施形態に係る遅延調整回路１０は、ＦＦ回路１０１1～１０１4により、信号Ｓｈｉｆｔに対し、クロックＣＬＫＡの数周期分の固定的な遅延量を与え、さらに、信号ＳＥＬによりクロックＣＬＫＡの半周期分の遅延を与える。そのため、遅延調整回路１０は、入力された信号Ｓｈｉｆｔに応じた出力信号ＣＬＫ－ＯＵＴの出力タイミングを、より高精度に制御することが可能となる。
　なお、図２では、ＦＦ回路１００、１０１1～１０１4、１０２11～１０２48および１０４は、クロック入力端に反転されたクロックＣＬＫＡが入力され、ＦＦ回路１０３は、クロック入力端に非反転でクロックＣＬＫＡが入力されているが、これはこの例に限定されない。例えば、各ＦＦ回路のクロック入力端に入力されるクロックＣＬＫＡの反転および非反転が図２の例とは逆であってもよい。
　また、図２では、各遅延調整部が、含まれるＦＦ回路の数の２の冪乗の順番に接続されているが、これはこの例に限定されず、各遅延調整部は、他の順番で接続されていてもよい。さらに、セレクタ１２０2～１２０4は、それぞれ２つの入力端を有しているが、これはこの例に限定されず、３以上の入力端を有していてもよい。
　さらにまた、図２では、クロックＣＬＫＡの１クロック分の遅延を与える遅延素子として、ＦＦ回路を用いているが、これはこの例に限定されない。例えば、クロックに従い出力するインバータである、例えばトランジスタの４段構成によるクロックインバータや、トランスファゲート（ラッチ回路）を、当該遅延素子として適用することが考えられる。
　なお、図２の構成において、クロックＣＬＫＡに応じた遅延を与えるための各ＦＦ回路１０２11～１０２48のうち、後段のセレクタ１２０1～１２０4において一方の入力端が選択されたＦＦ回路の動作を停止させるようにしてもよい。例えば、セレクタ１２０3において一方の入力端（ＦＦ回路１０２31～１０２34をキャンセルする入力端）が選択された場合に、これらＦＦ回路１０２31～１０２34の動作を停止させるような構成とすることが可能である。このような構成とすることで、遅延調整回路１０における消費電力を削減することができる。
（２－２．既存技術との対比）
　ここで、第１の実施形態に係る遅延調整回路１０を、既存技術による遅延調整回路と対比させて説明する。図４は、既存技術による遅延調整回路の一例の構成を示す回路図である。図４に示す遅延調整回路１０ａは、上述した特許文献１に記載の構成を、第１の実施形態による遅延調整回路１０に適用させた例である。
　図４において、遅延調整回路１０ａは、ＦＦ回路１００～１０４と、セレクタ１３０ａおよび１３０ｂと、セレクタ１５０と、ＡＮＤ回路１４０と、を含む。また、複数のＦＦ回路１０１が直列に接続されて、バッファ部１１０が構成される。
　図４において、ＦＦ回路１００に対して、データ入力端に信号Ｓｈｉｆｔが入力され、クロック入力端にクロックＣＬＫＬが反転されて入力される。ＦＦ回路１００は、信号ＳｈｉｆｔをクロックＣＬＫＬでラッチして信号ＳｈｉｆｔＤとして出力する。信号ＳｈｉｆｔＤは、バッファ部１１０に入力される。バッファ部１１０は、入力された信号ＳｈｉｆｔＤを、接続されるＦＦ回路１０１の数に応じた数のクロックＣＬＫＡに従い遅延させて出力する。
　バッファ部１１０から出力された信号は、直列接続される複数のＦＦ回路１０２における最前段のＦＦ回路１０２に入力される。各ＦＦ回路１０２の出力は次段のＦＦ回路１０２のデータ入力端に入力される。また、セレクタ１５０は、複数数の入力端を有し、複数の入力端のそれぞれに、バッファ部１１０の出力、および、各ＦＦ回路１０２の出力がそれぞれ入力される。
　このような構成において、セレクタ１５０において、複数の入力端のうち所望の遅延を与える入力端が選択され、選択された入力端に入力された信号がセレクタ１５０から信号ＯＵＴ１として出力される。信号ＯＵＴ１に対する遅延調整回路１０ａの動作は、図２を用いて説明した、セレクタ１２０4から出力される信号ＯＵＴ１に対する遅延調整回路１０の動作と同様であるので、ここでの説明を省略する。
　このような構成において、動作のタイミングチャートは、上述した図３Ａおよび図３Ｂに示したタイミングチャートと同様となる。ここで、セレクタ１５０は、それぞれ信号が入力される多数（例えば３以上）の入力端を有しており、セレクタ１５０側から見て、各入力端のスイッチが負荷として見える。そのため、信号ＯＵＴ１の波形が鈍り、ＦＦ回路１０３において所望のタイミングで信号ＯＵＴ１を取り込むことが困難となる。したがって、この既存技術を適用した遅延調整回路１０ａでは、高速動作させることが難しい。
　これに対して、第１の実施形態に係る遅延調整回路１０は、複数の遅延を選択するためのセレクタ１２０1～１２０4のそれぞれが有する入力端の数は２つであり、既存技術を適用した遅延調整回路１０ａにおけるセレクタ１５０の入力端の数に対して遥かに少ない。そのため、第１の実施形態に係る遅延調整回路１０は、各セレクタ１２０1～１２０4における負荷を軽減することができ、既存技術を適用した遅延調整回路１０ａと比較して高速動作が可能である。
（２－３．第１の実施形態に係る遅延調整回路の他の例）
　次に、第１の実施形態に係る遅延調整回路の他の例について説明する。第１の実施形態に係る遅延調整回路の他の例では、上述した遅延調整部におけるＦＦ回路の数を変え、ＦＦ回路１０３、ＦＦ回路１０４およびセレクタ１３０（図２におけるセレクタ１３０ａに相当）による出力回路を接続することで、クロックＣＬＫＡの半周期分の遅延を様々に生成することを可能としている。
　図５は、第１の実施形態に係る他の例の遅延調整回路の一例の構成を示す回路図である。なお、図５において、入力側のＦＦ回路１００と、出力側のＡＮＤ回路１４０は、省略されている。
　図５において、遅延調整回路１０ｂは、バッファ用の１つのＦＦ回路１０１1と、セレクタ１２０1により選択される１つのＦＦ回路１０２11と、を含んで構成されている。この場合、セレクタ１２０1から出力される信号ＯＵＴ１を、信号ＳｈｉｆｔＤをＦＦ回路１０１1のみで１周期分遅延させた信号と、当該信号ＳｈｉｆｔＤをＦＦ回路１０１1およびＦＦ回路１０２11により２周期分遅延された信号と、から選択できる。
　さらに、遅延調整回路１０ｂは、ＦＦ回路１０３、ＦＦ回路１０４およびセレクタ１３０により、セレクタ１２０1から出力される信号ＯＵＴ１を、クロックＣＬＫＡの半周期分遅延させるか否かを選択できる。
　したがって、バッファ用のＦＦ回路１０１1の数と、セレクタ１２０1により選択されるＦＦ回路１０２11の数と、を適宜に設定することで、クロックＣＬＫＡに基づく様々な半周期遅延を生成することが可能である。
（３．第１の実施形態の第１の変形例）
　次に、第１の実施形態の第１の変形例について説明する。第１の実施形態の第１の変形例は、例えばセレクタ１２０1を、直前に接続されるＦＦ回路１０２11に組み込むようにした例である。勿論、この第１の変形例は、他のセレクタ１２０2～１２０4と、それぞれセレクタ１２０2～１２０4の直前に接続されるＦＦ回路１０２22、１０２34および１０２48にも適用可能である。
　図６Ａ、図６Ｂおよび図６Ｃは、第１の実施形態の第１の変形例に係る構成を説明するための模式図である。図６Ａは、想定される回路の例を示している。こでは、図６Ａに示されるように、バッファ用のＦＦ回路１０１の出力がセレクタ１２０の一方の入力端と、ＦＦ回路１０２とに入力され、ＦＦ回路１０２の出力がセレクタ１２０の他方の入力端に入力される構成を想定している。
　図６Ｂは、図６Ａに示す構成を既知の技術で実現するための一例の回路図である。図６Ｂに示されるように、ＦＦ回路１０１は、２つのスイッチ回路１０１１および１０１３と、３つのインバータ１０１２ａ、１０１２ｂおよび１０１４を含んで構成することができる。ＦＦ回路１０２も同様に、２つのスイッチ回路１０２１および１０２３と、３つのインバータ１０２２ａ、１０２２ｂおよび１０２４を含んで構成することができる。
　ＦＦ回路１０２を例にとって説明すると、スイッチ回路１０２１および１０２３は、クロック入力端に入力されるクロックに従い互いに排他的に開閉を制御される。ＦＦ回路１０２に対する入力信号がスイッチ回路１０２１を介して、互いの入力と出力とがそれぞれ接続されるインバータ１０１２ａおよび１０１２ｂに入力される。インバータ１０１２ａおよび１０１２ｂの出力がスイッチ回路１０２３およびインバータ１０２４を介してＦＦ回路１０２から出力される。
　ＦＦ回路１０１の構成は、ＦＦ回路１０２の構成と同一なので、ここでの説明を省略する。
　図６Ｃは、図６Ａに示す構成を第１の実施形態の第１の変形例に係る技術で実現するための一例の回路図である。セレクタ付きＦＦ回路１０２０は、ＦＦ回路１０２と、それぞれ４つのトランジスタ１６０ａ～１６０ｄ、および、１６１ａ～１６１ｄによる、それぞれインバータ回路を含む２つのスイッチ回路とを含む。また、図６Ｃにおいて、ＦＦ回路１０２は、出力側のインバータ回路を、４つのトランジスタ１６２ａ～１６２ｄによる、スイッチ回路に含まれる構成として示している。
　以下、便宜上、トランジスタ１６０ａ～１６０ｄによるスイッチ回路を第１スイッチ回路、トランジスタ１６１ａ～１６１ｄによるスイッチ回路を第２スイッチ回路、トランジスタ１６２ａ～１６２ｄによるスイッチ回路を出力スイッチ回路と呼ぶ。
　第１スイッチ回路は、Ｐ型ＭＯＳ(Metal　Oxide　Semiconductor)トランジスタであるトランジスタ１６０ａのゲートに信号ｓｅｌが入力され、Ｎ型ＭＯＳトランジスタであるトランジスタ１６０ｄのゲートに、信号ｓｅｌとは排他的な値を示す信号ｓｅｌｘが入力される。すなわち、信号ｓｅｌをロー状態、信号ｓｅｌｘをハイ状態とすることで、トランジスタ１６０ｂおよび１６０ｃにより構成されるインバータ回路が動作状態となる。また、信号ｓｅｌをハイ状態、信号ｓｅｌｘをロー状態とすることで、当該インバータ回路が非動作状態となる。
　第２スイッチ回路は、Ｐ型ＭＯＳトランジスタであるトランジスタ１６１ａのゲートに信号ｓｅｌｘが入力され、Ｎ型ＭＯＳトランジスタであるトランジスタ１６１ｄのゲートに、信号ｓｅｌが入力される。すなわち、信号ｓｅｌをロー状態、信号ｓｅｌｘをハイ状態とすることで、トランジスタ１６１ｂおよび１６１ｃにより構成されるインバータ回路が非動作状態となる。また、信号ｓｅｌをハイ状態、信号ｓｅｌｘをロー状態とすることで、当該インバータ回路が動作状態となる。
　このように、第１スイッチ回路および第２スイッチ回路は、信号ｓｅｌおよびｓｅｌｘに応じて、互いに排他的に動作状態、非動作状態が制御される。したがって、第１スイッチ回路と第２スイッチ回路とを組み合わせることで、セレクタ１２０の動作を実現できる。
　なお、出力スイッチ回路は、第２スイッチ回路と同一に動作する。すなわち、Ｐ型ＭＯＳトランジスタであるトランジスタ１６２ａのゲートに信号ｓｅｌｘが入力され、Ｎ型ＭＯＳトランジスタであるトランジスタ１６２ｄのゲートに、信号ｓｅｌが入力される。信号ｓｅｌをロー状態、信号ｓｅｌｘをハイ状態とすることで、トランジスタ１６２ｂおよび１６２ｃにより構成されるインバータ回路が非動作状態となる。また、信号ｓｅｌをハイ状態、信号ｓｅｌｘをロー状態とすることで、当該インバータ回路が動作状態となる。
　このように、セレクタ１２０を、直前に接続されるＦＦ回路１０２に組み込んでセレクタ付きＦＦ回路１０２０とすることで、図６Ｂに示した既知技術による構成と比較して、セレクタ１２０における遅延分を削減することができ、より高速動作が可能となる。
（４．第１の実施形態の第２の変形例）
　次に、第１の実施形態の第２の変形例について説明する。第１の実施形態の第２の変形例は、図２に示した遅延調整回路１０における信号ＯＵＴ１の遅延を、Ｉ相(In　Phase)のクロックであるＣＬＫＩと、Ｉ相と位相が９０°異なるＱ相(Quadrature　Phase)のクロックであるクロックＣＬＫＱとを用いて調整する例である。
　図７は、第１の実施形態の第２の変形例に係る遅延調整回路の一例の構成を示す回路図である。セレクタ１７０の一方の入力端にクロックＣＬＫＩが入力され、他方の入力端にクロックＣＬＫＱが入力される。セレクタ１７０の出力は、ＦＦ回路１０３のクロック入力端に非反転で入力され、ＦＦ回路１０４のクロック入力端に反転されて入力される。セレクタ１７０の出力は、さらに、セレクタ１３０ｂの入力端［０］に非反転で入力されると共に、入力端［１］に反転されて入力される。
　第１の実施形態の第２の変形例に係る遅延調整回路１０ｃの動作について、図８Ａおよび図８Ｂを用いて説明する。図８Ａおよび図８Ｂは、それぞれ、第１の実施形態の第２の変形例に係る遅延調整回路１０ｃの一例の動作を示すタイミングチャートである。図３Ａおよび図３Ｂそれぞれにおいて、上から、信号Ｓｈｉｆｔ、クロックＣＬＫＬ、信号ＳｈｉｆｔＤ、クロックＣＬＫＩ、クロックＣＬＫＱ、信号ＳＥＬ、信号ＯＵＴ１、信号ＯＵＴ２、出力信号ＣＬＫ－ＯＵＴを示している。
　なお、クロックＣＬＫＩおよびＣＬＫＱの１周期の長さは、図示を省略するクロックＣＬＫＡの１周期の長さと等しいものとする。また、クロックＣＬＫＩは、クロックＣＬＫＡと同相であるものとする。
　図８Ａに示すタイミングチャートは、セレクタ１３０ａおよび１３０ｂそれぞれにおいて入力端［０］が選択され、セレクタ１７０において他方の入力端、すなわちクロックＣＬＫＱが選択された場合の例を示している。信号ＯＵＴ１は、図３Ａの例と同様にして、時間ｔ2に対してクロックＣＬＫＩと同位相のクロックＣＬＫＡの半周期前の時間ｔ20で立ち上がる信号となる。
　セレクタ１７０においてクロックＣＬＫＱが選択されているため、ＦＦ回路１０３および１０４の出力は、それぞれ図２の構成に対してクロックＣＬＫＡの１／４周期分遅延される。したがって、ＡＮＤ回路１４０から出力される出力信号ＣＬＫ－ＯＵＴは、図３Ａの時間ｔ11に対してクロックＣＬＫＡの１／４周期分遅延した時間ｔ21から有効とされる。
　図８Ｂに示すタイミングチャートは、セレクタ１３０ａおよび１３０ｂそれぞれにおいて入力端［１］が選択され、セレクタ１７０において他方の入力端、すなわちクロックＣＬＫＱが選択された場合の例を示している。信号ＯＵＴ１は、図３Ｂの例と同様にして、時間ｔ2に対してクロックＣＬＫＩと同位相のクロックＣＬＫＡの半周期前の時間ｔ20で立ち上がる信号となる。
　セレクタ１７０においてクロックＣＬＫＱが選択されているため、ＦＦ回路１０３および１０４の出力は、それぞれ図２の構成に対してクロックＣＬＫＡの１／４周期分遅延される。したがって、ＡＮＤ回路１４０から出力される出力信号ＣＬＫ－ＯＵＴは、図３Ｂの時間ｔ12に対してクロックＣＬＫＡの１／４周期分遅延した時間ｔ22から有効とされる。
　このように、第１の実施形態の第２の変形例によれば、セレクタ１７０によりクロックＣＬＫＱを選択することで、出力信号ＣＬＫ－ＯＵＴに対してクロックＣＬＫＡの１／４周期分の遅延を与えることができる。さらに、セレクタ１３０ａにより他方の入力端（ＦＦ回路１０４の出力側）を選択することで、出力信号ＣＬＫ－ＯＵＴに対してクロックＣＬＫＡの１／２周期分の遅延を与えることができる。したがって、セレクタ１３０ａおよび１３０ｂの切り替えと、１７０の切り替えと、を組み合わせることで、出力信号ＣＬＫ－ＯＵＴに対してクロックＣＬＫＡの１／４周期単位で遅延を与えることが可能となる。
（５．第１の実施形態の第３の変形例）
　次に、第１の実施形態の第３の変形例について説明する。第１の実施形態の第３の変形例では、第１の実施形態に係る遅延調整回路１０の出力に対して、遅延調整回路１０の遅延単位に対してより短い遅延を与える遅延回路を接続した例である。
　図９は、第１の実施形態の第３の変形例に係る構成の例を示す模式図である。図９において、遅延調整回路１０に対して、入力信号ＣＬＫＩＮとして上述した信号Ｓｈｉｆｔ、クロックＣＬＫＬおよびクロックＣＬＫＡが入力される。遅延調整回路１０の動作は、図３Ａおよび図３Ｂを用いて説明した動作と同様であるので、ここでの説明を省略する。
　遅延調整回路１０の出力に対して容量遅延回路１８０が接続される。容量遅延回路１８０は、直列接続された２以上のバッファ回路１８００と、一端がバッファ回路１８００と次段のバッファ回路１８００との接続点に接続され、他端が例えば接地される１以上の可変容量１８０１と、を含む。各バッファ回路１８００は、入力された信号をラッチして、所定のタイミングで出力する。
　バッファ回路１８００に例えばパルス状の信号が入力された場合、この信号は、当該バッファ回路１８００から出力されると、可変容量１８０１により波形が鈍る。この波形が鈍った信号が、次段のバッファ回路１８００に入力される。このとき、当該次段のバッファ回路１８００では、ラッチする信号の波形の鈍りのため、ラッチのタイミングが遅延する。
　このときの遅延量は、可変容量１８０１の容量に応じて変化し、当該容量が大きいほど波形の鈍りが大きくなり、遅延量も大きくなる。一方、当該容量が小さいほど、波形が急峻に立ち上がるようになるため、遅延量が小さくなる。
　ここで、可変容量１８０１の容量にもよるが、可変容量１８０１に応じた波形の鈍りによる遅延量は、例えばｐｓｅｃ（ピコ秒）オーダーとなる。一例として、１段の可変容量１８０１とバッファ回路１８００との組み合わせに応じた遅延量が１［ｐｓｅｃ］である場合、この構成を２段、直列接続することで、容量遅延回路１８０に入力された信号に対して２［ｐｓｅｃ］の遅延を与えることができる。
　例えば、遅延調整回路１０に入力されるクロックＣＬＫＡの周波数が１０［ＭＨｚ（メガヘルツ）］である場合、１周期＝１００［ｐｓｅｃ］となる。上述したように、遅延調整回路１０は、出力信号ＣＬＫ－ＯＵＴに対する遅延を、クロックＣＬＫＡの１／２周期、すなわち５０［ｐｓｅｃ］単位で遅延を調整できる。遅延回路１８０は、この遅延調整回路１０の出力信号ＣＬＫ－ＯＵＴに対して、数［ｐｓｅｃ］のオーダーで遅延を調整できる。
　したがって、遅延調整回路１０による離散的な遅延量の間を、この遅延回路１８０による遅延量で埋めることが可能となり、遅延調整回路１０と遅延回路１８０とを組み合わせて用いることで、より高い分解能の遅延回路を構成することが可能となる。
　なお、上述では、第１の実施形態の第３の変形例を、図２で示した第１の実施形態に係る遅延調整回路１０に適用させるものとして説明したが、これはこの例に限定されない。すなわち、第１の実施形態の第３の変形例は、上述した第１の実施形態の第１および第２の変形例にも同様に適用可能なものである。
［６．第１の実施形態の第４の変形例］
　次に、第１の実施形態の第４の変形例について説明する。第１の実施形態の第４の変形例は、第１の実施形態に係る遅延調整回路１０と、ＤＬＬ(Delay　Locked　Loop)回路とを組み合わせた例である。
　図１０は、第１の実施形態の第４の変形例に係る構成の例を示す模式図である。図９において、遅延調整回路１０に対して、入力信号ＣＬＫＩＮとして上述した信号Ｓｈｉｆｔ、クロックＣＬＫＬおよびクロックＣＬＫＡが入力される。遅延調整回路１０の動作は、図３Ａおよび図３Ｂを用いて説明した動作と同様であるので、ここでの説明を省略する。
　図１０において、ＤＬＬ回路１９０は、位相駆動回路１９００と、マスタ動作を行う直列接続される複数のバッファ回路１９０１と、同様に直列接続され、当該マスタ動作に対するスレーブ動作を行う複数のバッファ回路１９０２と、を含む。入力信号ＣＬＫＩＮのうち、例えばクロックＣＬＫＡが、位相駆動回路１９００の一方の入力端と、直列接続されるバッファ回路１９０１のうち最前段のバッファ回路１９０１に入力される。直列接続されるバッファ回路１９０１のうち、最後段のバッファ回路１９０１の出力が、位相駆動回路１９００の他方の入力端に入力された信号に対するフィードバック信号として、位相駆動回路１９００の他方の入力端に入力される。
　遅延調整回路１０の出力が、直列接続される複数のバッファ回路１９０２のうち最前段のバッファ回路１９０２に入力される。各バッファ回路１９０１および各バッファ回路１９０２は、それぞれ、入力された信号に対して、供給された制御電圧に応じた遅延量による遅延を与えて出力する。
　位相駆動回路１９００は、位相比較器と、位相比較器の出力に応じた出力電圧を生成する電圧生成部と、を含む。電圧生成部としては、例えばチャージポンプを適用することができる。位相駆動回路１９００は、一方の入力端に入力された信号の位相と、他方の入力端に入力された信号の位相と、を比較し、比較結果に応じた電圧を出力する。位相駆動回路１９００から出力された電圧は、遅延量を制御するための制御電圧として、マスタ動作を行う各バッファ回路１９０１と、スレーブ動作を行う各バッファ回路１９０２とに供給される。
　このような構成において、位相駆動回路１９００は、一方の入力端に入力された信号（例えばクロックＣＬＫＡ）の位相と、他方の入力端に入力されたフィードバック信号の位相とを一致させるように動作する。各バッファ回路１９０１は、位相駆動回路１９００の出力に応じて、各バッファ回路１９０１間において等間隔の位相差を得ることができる。
　一方、各バッファ回路１９０１に対してスレーブ動作を行う各バッファ回路１９０２は、上述したように、遅延量を制御するための制御電圧として、各バッファ回路１９０１と同様に位相駆動回路１９００の出力電圧が入力される。そのため、各バッファ回路１９０２においても、上述した各バッファ回路１９０１と同様に、各バッファ回路１９０２間において、等間隔の位相差を得ることができる。
　したがって、各バッファ回路１９０２それぞれの出力である出力信号ＯＵＴ1、ＯＵＴ2、…、ＯＵＴN-1、ＯＵＴNは、直列接続されるバッファ回路１９０２の数に応じた分解能で遅延された信号となる。例えば、１０個のバッファ回路１９０２が直列接続される場合、出力信号ＯＵＴ1、ＯＵＴ2、…、ＯＵＴN-1、ＯＵＴNは、入力信号ＣＬＫＩＮとして入力されたクロック（例えばクロックＣＬＫＡ）の位相に対して、１／１０周期毎に位相のずれた信号となる。
　このように、遅延調整回路１０とＤＬＬ回路１９０とを組み合わせて用いることで、より高い分解能の遅延回路を構成することが可能となる。
　なお、上述では、第１の実施形態の第４の変形例を、図２で示した第１の実施形態に係る遅延調整回路１０に適用させるものとして説明したが、これはこの例に限定されない。すなわち、第１の実施形態の第４の変形例は、上述した第１の実施形態の第１および第２の変形例にも同様に適用可能なものである。
［７．本開示の第２の実施形態］
　次に、本開示の第２の実施形態について説明する。本開示の第２の実施形態は、上述した第１の実施形態に係る遅延調整回路１０を、フローティングタップ型のＤＦＥ(Decision　feedback　Equalizer；判定帰還型イコライザ）に適用させた例である。
　ＤＦＥは、概略的には、出力信号に多段の遅延回路により順次に遅延を与え、各遅延回路の出力（タップ）に対してそれぞれ係数を乗じて、入力信号にフィードバックして加算する。フローティングタップ型のＤＦＥでは、多段の遅延回路の代わりに１つの遅延回路を用い、この遅延回路の遅延量をタップに応じて変化させる。以下、特に記載の無い限り、フローティングタップ型のＤＦＥを、単にＤＦＥとして説明を行う。
　図１１は、図４を用いて説明した、既存技術による遅延調整回路１０ａをＤＦＥに適用させた場合の例を示す回路図である。図１１において、ＤＦＥ２００は、加算器２１０と、サンプラ２１１と、係数乗算器２１２と、直列接続される複数のＦＦ回路１０２と、セレクタ１５０と、を含む。
　図１１において、ＤＦＥ２００は、複数の入力端を有するセレクタ１５０の出力に対して係数乗算器２１２により係数を乗じた信号を、加算器２１０により入力信号に加算する。加算器２１０による加算出力は、サンプラ２１１によりサンプリングされてＤＦＥ２００の出力信号として出力されると共に、直列接続されるＦＦ回路１０２のうち最前段のＦＦ回路１０２のデータ入力端に入力される。
　各ＦＦ回路１０２のクロック入力端に対し、クロックＣＬＫが入力される。各ＦＦ回路１０２は、データ入力端に入力された信号に対してクロックＣＬＫに応じた遅延を与えて出力する。各ＦＦ回路１０２から出力された信号は、次段のＦＦ回路１０２に渡される（最終段のＦＦ回路１０２以外の場合）と共に、セレクタ１５０の複数の入力端のそれぞれに入力される。
　この図１１に示す構成においては、セレクタ１５０が有する複数の入力端から１つを選択することで、選択された入力端に応じた遅延を得ることができる。しかしながら、図４を用いて説明したように、セレクタ１５０側から見て、各入力端のスイッチが負荷として見えるため、セレクタ１５０の出力信号の波形が鈍るおそれがあり、高速動作させることが難しい。
　図１２は、第２の実施形態に係るＤＦＥの一例の回路図である。図１２に示すＤＦＥ２００ａは、図２に示した第１の実施形態に係る遅延調整回路１０をＤＦＥに適用させた例である。
　図１２において、ＤＦＥ２００ａは、加算器２１０と、サンプラ２１１と、係数乗算器２１２1～２１２3と、バッファとしてのＦＦ回路１０１1～１０１4と、遅延回路としてのＦＦ回路１０２11～１０２48と、出力部としてのＦＦ回路１０３と、セレクタ１２０1～１２０4と、を含む。なお、図１２では、図２に示した遅延回路としてのＦＦ回路１０２31～１０２34と、バッファとしてのＦＦ回路１０１4とが省略されている。各ＦＦ回路１０１1～１０１4、ＦＦ回路１０２11～１０２48、および、ＦＦ回路１０３は、それぞれクロック入力端にクロックＣＬＫが入力される。
　セレクタ１２０1の出力は、係数乗算器２１２1を介して加算器２１０に入力される。セレクタ１２０2の出力は、係数乗算器２１２2を介して加算器２１０に入力される。図示されないセレクタ１２０3の出力は、係数乗算器２１２3を介して加算器２１０に入力される。また、セレクタ１２０4の出力は、ＦＦ回路１０３および係数乗算器２１２1を介して加算器２１０に入力される。
　加算器２１０は、係数乗算器２１２1～２１２4の出力を入力信号に加算して、サンプラ２１１に渡す。
　この図１２に示す構成においては、例えば、係数乗算器２１２1～２１２4の何れかの係数の値を０以外の所定の値とし、それ以外の係数の値を０とすることで、クロックＣＬＫの２クロック分、５クロック分、１０クロック分、あるいは、２０クロック分の遅延を与えられた信号を取り出すことができる。
　この場合において、各セレクタ１２０1～１２０4が有する入力端の数は２つであり、図１１に示した既存技術を適用した例に用いたセレクタ１５０が有する入力端の数より少ない。そのため、図１２に示す構成では、各セレクタ１２０1～１２０4における負荷を抑制することができ、図１１に示した既存技術を適用した例と比較して高速動作が可能である。
［８．本開示の第３の実施形態］
　次に、本開示の第３の実施形態について説明する。第３の実施形態は、第１の実施形態で説明した遅延調整回路１０を、上述した間接ＴｏＦによる測距を行う測距装置に適用した例である。
（８－１．間接ＴｏＦの概略的な説明）
　先ず、間接ＴｏＦによる測距について、概略的に説明する。
　図１３は、第３の実施形態に適用可能な測距装置の一例の構成を示すブロック図である。図１３において、アプリケーション部３０１は、例えばＣＰＵ(Central　Processing　Unit)上でプログラムが動作することで実現され、測距装置３００に対して測距の実行を要求し、測距の結果である距離情報などを測距装置３００から受け取る。
　測距装置３００は、光源部３１１と、受光部３１２と、測距部３１０と、を含む。光源部３１１は、例えば赤外領域の波長の光を発光する発光素子と、当該発光素子を駆動して発光させる駆動回路と、を含む。光源部３１１が含む発光素子として、複数の発光素子がアレイ状に形成された面光源であるＶＣＳＥＬ(Vertical　Cavity　Surface　Emitting　LASER)を適用することができる。これに限らず、光源部３１１が含む発光素子として、アレイ状に配列されたＬＥＤ(Light　Emitting　Diode)を適用してもよい。
　以下、特に記載の無い限り、「光源部３１１の発光素子が発光する」ことを、「光源部３１１が発光する」などのように記述する。
　受光部３１２は、例えば赤外領域の波長の光を検出可能な複数の受光素子と、当該複数の受光素子それぞれに検出された光に応じた画素信号を出力する信号処理回路と、を含む。複数の受光素子は、受光部３１２においてアレイ状に配列されて受光面を形成される。受光部３１２が含む受光素子として、フォトダイオードを適用することができる。以下、特に記載の無い限り、「受光部３１２が含む受光素子が受光する」ことを、「受光部３１２が受光する」などのように記述する。
　測距部３１０は、例えばアプリケーション部３０１からの測距指示に応じて、測距装置３００における測距処理を実行する。例えば、測距部３１０は、光源部３１１を駆動するための光源制御信号を生成し、光源部３１１に供給する。また、測距部３１０は、光源部３１１に供給する光源制御信号と同期して受光部３１２による受光を制御する。例えば、測距部３１０は、受光部３１２における露光期間を制御する露光制御信号を光源制御信号と同期させて生成し、受光部３１２供給する。受光部３１２は、この露光制御信号に示される露光期間内において、有効な画素信号を出力する。
　測距部３１０は、受光に応じて受光部３１２から出力された画素信号に基づき距離情報を算出する。また、測距部３１０は、この画素信号に基づき所定の画像情報を生成することも可能である。測距部３１０は、画素信号に基づき算出および生成した距離情報および画像情報をアプリケーション部３０１に渡す。
　このような構成において、測距部３１０は、例えばアプリケーション部３０１からの測距を実行する旨の指示に従い、光源部３１１を駆動するための光源制御信号を生成し、光源部３１１に供給する。ここでは、測距部３１０は、ＰＷＭにより所定のデューティの矩形波に変調された光源制御信号を生成し、光源部３１１に供給する。それと共に、測距部３１０は、受光部３１２による受光を、光源制御信号に同期した露光制御信号に基づき制御する。
　測距装置３００において、光源部３１１は、測距部３１０が生成した光源制御信号に応じて所定のデューティに従い明滅して発光する。光源部３１１において発光した光は、射出光３２０として光源部３１１から射出される。この射出光３２０は、例えば被測定物３２１に反射され、反射光３２３として受光部３１２に受光される。受光部３１２は、反射光３２３の受光に応じた画素信号を測距部３１０に供給する。なお、実際には、受光部３１２には、反射光３２３以外に、周囲の環境光も受光され、画素信号は、反射光３２３の成分と共に、この環境光の成分を含む。
　測距部３１０は、受光部３１２による受光を、異なる位相で複数回、実行する。測距部３１０は、異なる位相での受光による画素信号の差分に基づき、被測定物までの距離Ｄを算出する。また、測距部３１０は、当該画素信号の差分に基づき反射光３２３の成分を抽出した第１の画像情報と、反射光３２３の成分と環境光の成分とを含む第２の画像情報と、を算出する。以下、第１の画像情報を直接反射光情報と呼び、第２の画像情報をＲＡＷ画像情報と呼ぶ。
（各実施形態に適用可能な間接ＴｏＦ方式による測距について）
　次に、各実施形態に適用可能な間接ＴｏＦ方式による測距について説明する。図１４は、間接ＴｏＦ方式の原理を説明するための図である。図１４において、光源部３１１が射出する射出光３２０として、正弦波により変調された光を用いている。反射光３２３は、理想的には、射出光３２０に対して、距離Ｄに応じた位相差ｐｈａｓｅを持った正弦波となる。
　測距部３１０は、反射光３２３を受光した画素信号に対して、異なる位相で複数回のサンプリングを行い、サンプリング毎に、光量を示す光量値を取得する。図１４の例では、射出光３２０に対して位相が９０°ずつ異なる、位相０°、位相９０°、位相１８０°および位相２７０°の各位相において、光量値Ｃ0、Ｃ90、Ｃ180およびＣ270をそれぞれ取得している。間接ＴｏＦ方式においては、各位相０°、９０°、１８０°および２７０°のうち、位相が１８０°異なる組の光量値の差分に基づき、距離情報を算出する。
　図１５を用いて、間接ＴｏＦ方式における距離情報の算出方法について、より具体的に説明する。図１５は、光源部３１１からの射出光３２０がＰＷＭにより変調された矩形波である場合の例を示す図である。図１５において、上段から、光源部３１１による射出光３２０、受光部３１２に到達した反射光３２３を示す。図１５の上段に示されるように、光源部３１１は、所定のデューティで周期的に明滅して射出光３２０を射出する。
　図１５において、さらに、受光部３１２の位相０°、位相９０°、位相１８０°および位相２７０°それぞれにおける露光制御信号Φ0、Φ90、Φ180およびΦ270を示している。例えば、この露光制御信号がハイ（Ｈｉｇｈ）状態の期間が、受光部３１２が有効な画素信号を出力する露光期間とされる。
　図１５の例では、時点ｔ100において光源部３１１から射出光３２０が射出され、時点ｔ100から被測定物までの距離Ｄに応じた遅延の後の時点ｔ101に、当該射出光３２０が被測定物により反射された反射光３２３が受光部３１２に到達している。
　一方、受光部３１２は、測距部３１０からの露光制御信号に従い、光源部３１１における射出光３２０の射出タイミングの時点ｔ100に同期して、位相０°の露光期間が開始される。同様に、受光部３１２は、測距部３１０からの露光制御信号に従い、位相９０°、位相１８０°および位相２７０°の露光期間が開始される。ここで、各位相における露光期間は、射出光３２０のデューティに従ったものとなる。なお、図１５の例では、説明のため、各位相の露光期間が時間的に並列しているように示されているが、実際には、受光部３１２は、各位相の露光期間がシーケンシャルに指定され、各位相の光量値Ｃ0　、Ｃ90、Ｃ180およびＣ270がそれぞれ取得される。
　図１５の例では、反射光３２３の到達タイミングが、時点ｔ101、ｔ102、ｔ103、…となっており、位相０°における光量値Ｃ0が、時点ｔ100から位相０°における当該時点ｔ100が含まれる露光期間の終了時点までの受光光量の積分値として取得される。一方、位相０°に対して１８０°位相が異なる位相１８０°においては、光量値Ｃ180が、当該位相１８０°における露光期間の開始時点から、当該露光期間に含まれる反射光３２３の立ち下がりの時点ｔ102までの受光光量の積分値として取得される。
　位相９０°と、当該位相９０°に対して１８０°位相が異なる位相２７０°についても、上述の位相０°および１８０°の場合と同様にして、それぞれの露光期間内において反射光３２３が到達した期間の受光光量の積分値が、光量値Ｃ90およびＣ270として取得される。
　これら光量値Ｃ0、Ｃ90、Ｃ180およびＣ270のうち、次式（１）および式（２）に示されるように、位相が１８０°異なる光量値の組み合わせに基づき、差分Ｉと差分Ｑとを求める。
Ｉ＝Ｃ0－Ｃ180　　…（１）
Ｑ＝Ｃ90－Ｃ270　　…（２）
　これら差分ＩおよびＱに基づき、位相差ｐｈａｓｅは、次式（３）により算出される。なお、式（３）において、位相差ｐｈａｓｅは、（０≦ｐｈａｓｅ＜２π）の範囲で定義される。
ｐｈａｓｅ＝ｔａｎ-1(Ｑ／Ｉ)　　…（３）
　位相差ｐｈａｓｅと、所定の係数ｒａｎｇｅとを用いて、距離情報Ｄｅｐｔｈは、次式（４）により算出される。
Ｄｅｐｔｈ＝(ｐｈａｓｅ×ｒａｎｇｅ)／２π　　…（４）
　また、差分ＩおよびＱに基づき、受光部３１２に受光された光の成分から反射光３２３の成分（直接反射光情報）を抽出できる。直接反射光情報ＤｉＲｅｆｌは、差分ＩおよびＱそれぞれの絶対値を用いて、次式（５）により算出される。
ＤｉＲｅｆｌ＝｜Ｉ｜＋｜Ｑ｜　　…（５）
　なお、直接反射光情報ＤｉＲｅｆｌは、Ｃｏｎｆｉｄｅｎｃｅ情報とも呼ばれ、次式（６）のように表すこともできる。
Ｃｏｎｆｉｄｅｎｃｅ＝√Ｉ2＋√Ｑ2　　（６）
　ＲＡＷ画像情報ＲＡＷは、次式（７）に示すように、各光量値Ｃ0、Ｃ90、Ｃ180およびＣ270の平均値として算出することができる。
ＲＡＷ＝(Ｃ0＋Ｃ90＋Ｃ180＋Ｃ270)／４　　…（７）
（８－２．間接ＴｏＦを実施するための構成例）
　次に、第３の実施形態に適用可能な測距装置の構成例について説明する。図１６は、第３の実施形態に適用可能な測距部３１０の構成例をより詳細に示すブロック図である。図１６において、測距部３１０は、画素アレイ部３３１と、測距処理部３３７と、画素制御部３３２と、測距制御部３３３と、クロック生成部３３４と、発光タイミング制御部３３５と、インタフェース（Ｉ／Ｆ）３３６と、を含む。これら画素アレイ部３３１、測距処理部３３７、画素制御部３３２、測距制御部３３３、クロック生成部３３４、発光タイミング制御部３３５およびインタフェース３３６は、例えば１つの半導体チップ上に配置される。
　図１６において、測距制御部３３３は、例えば予め組み込まれるプログラムに従い、この測距部３１０の全体の動作を制御する。また、測距制御部３３３は、外部（例えば測距装置３００の全体の制御を行う全体制御部）から供給される外部制御信号に応じた制御を実行することもできる。
　クロック生成部３３４は、外部から供給される基準クロック信号（例えばクロックＣＬＫＬ）に基づき、測距部３１０内で用いられる１以上のクロック信号を生成する。例えば、クロック生成部３３４は、クロックＣＬＫＬを分周してクロックＣＬＫＡを生成することができる。これらクロックＣＬＫＬおよびクロックＣＬＫＡは、測距制御部３３３を介して発光タイミング制御部３３５に供給される。
　発光タイミング制御部３３５は、第１の実施形態で説明した遅延調整回路１０が適用されるもので、外部から供給される発光トリガ信号（例えば信号Ｓｈｉｆｔ）に従い、発光タイミングと発光の持続時間とを示す発光制御信号（例えば出力信号ＣＬＫ－ＯＵＴ）を生成する。発光トリガ信号は、例えば上述した基準クロック信号の立ち上がりに同期して供給される。発光制御信号は、光源部３１１に供給されると共に、測距処理部３３７に供給される。
　画素アレイ部３３１は、行列状の配列で配置される、それぞれ受光素子を含む複数の画素回路３３０を含む。各画素回路３３０の動作は、測距制御部３３３の指示に従った画素制御部３３２により制御される。例えば、画素制御部３３２は、各画素回路３３０からの画素信号の読み出しを、行方向にｐ個、列方向にｑ個の、（ｐ×ｑ）個の画素回路３３０を含むブロック毎に制御することができる。また、画素制御部３３２は、当該ブロックを単位として、各画素回路３３０を行方向にスキャンし、さらに列方向にスキャンして、各画素回路３３０から画素信号を読み出すことができる。これに限らず、画素制御部３３２は、各画素回路３３０をそれぞれ単独で制御することもできる。
　さらに、画素制御部３３２は、画素アレイ部３３１の所定領域を対象領域として、対象領域に含まれる画素回路３３０を、画素信号を読み出す対象の画素回路３３０とすることができる。さらにまた、画素制御部３３２は、複数行（複数ライン）を纏めてスキャンし、それを列方向にさらにスキャンして、各画素回路３３０から画素信号を読み出すこともできる。
　各画素回路３３０から読み出された画素信号は、測距処理部３３７に供給される。測距処理部３３７は、変換部３４０と、生成部３４１と、信号処理部３４２と、を含む。
　各画素回路３３０から読み出され、画素アレイ部３３１から出力された画素信号は、変換部３４０に供給される。ここで、画素信号は、対象領域に含まれる各画素回路３３０から非同期で読み出され、変換部３４０に供給される。すなわち、画素信号は、対象領域に含まれる各画素回路３３０において光が受光されたタイミングに応じて受光素子から読み出され、出力される。
　変換部３４０は、画素アレイ部３３１から供給された画素信号を、デジタル情報に変換する。すなわち、画素アレイ部３３１から供給される画素信号は、当該画素信号が対応する画素回路３３０に含まれる受光素子に光が受光されたタイミングに対応して出力される。変換部３４０は、供給された画素信号を、当該タイミングを示す時間情報に変換する。
　生成部３４１は、変換部３４０により画素信号が変換された時間情報に基づきヒストグラムを生成する。ここで、生成部３４１は、カウンタを有し、時間情報を、所定に設定された単位時間ＴPに応じた階級（ビン(bins)）に基づき分類し、ビン毎にカウンタにより計数し、ヒストグラムを生成する。
　信号処理部３４２は、生成部３４１により生成されたヒストグラムのデータに基づき所定の演算処理を行い、例えば距離情報を算出する。信号処理部３４２は、例えば、生成部３４１により生成されたヒストグラムのデータに基づき、単位時間ＴPに受光した光量Ｎを求める。信号処理部３４２は、この光量Ｎに基づき距離Ｄを求めることができる。
　信号処理部３４２で求められた距離Ｄを示す測距データは、インタフェース３３６に供給される。インタフェース３３６は、信号処理部３４２から供給された測距データを、出力データとして外部に出力する。インタフェース３３６としては、例えばＭＩＰＩ(Mobile　Industry　Processor　Interface)を適用することができる。
　なお、上述では、信号処理部３４２で求められた距離Ｄを示す測距データを、インタフェース３３６を介して外部に出力しているが、これはこの例に限定されない。すなわち、生成部３４１により生成されたヒストグラムのデータであるヒストグラムデータを、インタフェース３３６から外部に出力する構成としてもよい。インタフェース３３６から出力されたヒストグラムデータは、例えば外部の情報処理装置に供給され、適宜、処理される。
　上述した構成において、発光タイミング制御部３３５に対して第１の実施形態で説明した遅延調整回路１０を適用することで、発光トリガの入力に応じた光源部３１１における発光タイミングを、より高い自由度で変更できる。発光タイミングを高い自由度で制御することで、測距を高精度化することが可能となる。また、光源部３１１による発光タイミングは、電圧変動や温度環境の影響を受けるが、この影響分の調整も可能である。
　さらに、発光タイミング制御部３３５における処理の負荷が軽減されるため、より高速な処理が可能となり、測距を高精度化することが可能となる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　　入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、
　　前記入力信号と、１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、
　をそれぞれ含み、直列接続される複数の遅延調整部と、
　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて前記クロックを出力する出力部と、
を備え、
　前記複数の遅延調整部は、
　それぞれ異なる数の前記第１の遅延素子を含む、
遅延調整回路。
（２）
　前記複数の遅延調整部のそれぞれは、
　前記入力信号を前記クロックに基づき遅延させて、１以上の前記第１の遅延素子のうち最前段の第１の遅延素子と前記第１のセレクタとに入力する１以上の第２の遅延素子をさらに含む、
前記（１）に記載の遅延調整回路。
（３）
　前記複数の遅延調整部は、
　それぞれ２の冪乗の数の前記第１の遅延素子を含む、
前記（１）または（２）に記載の遅延調整回路。
（４）
　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力を前記クロックの半周期分だけ遅延させる第３の遅延素子と、
　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力と、前記第３の遅延素子とのうち一方を出力する第２のセレクタと、
をさらに備える、
前記（１）乃至（３）の何れかに記載の遅延調整回路。
（５）
　前記複数の遅延調整部のうち少なくとも１つの遅延調整部は、
　１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子に、前記第１のセレクタを含む、
前記（１）乃至（４）の何れかに記載の遅延調整回路。
（６）
　前記出力部は、
　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて、それぞれ前記クロックと周期が同一で、位相が互いに９０°異なる２つのクロックのうち何れかを出力する、
前記（１）乃至（５）の何れかに記載の遅延調整回路。
（７）
　容量が可変な可変容量素子を含み、前記可変容量素子の容量を変更することで入力された信号に対する遅延量を変更する遅延回路、
をさらに備え、
　前記遅延回路は、前記出力部の出力が入力される、
前記（１）乃至（６）の何れかに記載の遅延調整回路。
（８）
　前記クロックとフィードバック信号との位相を比較する位相比較器と、前記位相比較器による位相比較結果に応じた電圧を出力する電圧生成器と、を含む位相駆動回路と、
　前記位相駆動回路の出力に応じた遅延量で前記クロックを遅延させて前記フィードバック信号を生成する、直列接続される複数の第４の遅延素子と、
　それぞれ前記位相駆動回路の出力に応じた遅延量で前記出力部の出力を遅延させて出力する、直列接続される複数の第５の遅延素子と、
をさらに備える、
前記（１）乃至（６）の何れかに記載の遅延調整回路。
（９）
　　入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、前記入力信号と１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、をそれぞれ含み、直列接続され、それぞれ異なる数の前記第１の遅延素子を含む複数の遅延調整部と、
　　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて前記クロックを出力する出力部と、
を有する遅延調整回路と、
　発光指示に応じて光を発光させる光源部と、
　光を受光する受光部と、
　前記光源部により光が発光された発光タイミングと、前記受光部により光が受光された受光タイミングと、に基づき測距を行う測距部と、
を備え、
　前記光源部は、
　前記発光指示を前記入力信号とした前記遅延調整回路の前記出力部から出力される前記クロックに応じて光を発光させる、
測距装置。
（１０）
　前記測距部は、間接ＴｏＦ(Time　of　Flight)方式により前記測距を行う、
前記（９）に記載の測距装置。
１０，１０ａ，１０ｂ，１０ｃ　遅延調整回路
１００，１０１，１０１1，１０１2，１０１3，１０１4，１０２，１０２11，１０２12，１０２21，１０２22，１０２31，１０２32，１０２33，１０２34，１０２41，１０２42，１０２43，１０２44，１０２45，１０２46，１０２47，１０２48，１０３，１０４　ＦＦ回路
１２０，１２０1，１２０2，１２０3，１２０4，１３０，１３０ａ，１３０ｂ，１５０，１７０　セレクタ
１４０　ＡＮＤ回路
１８０　容量遅延回路
１９０　ＤＬＬ回路
２００，２００ａ　ＤＦＥ
３００　測距装置
３１０　測距部
３１１　光源部
３３３　測距制御部
３３４　クロック生成部
３３５　発光タイミング制御部
１０２０　セレクタ付きＦＦ回路

Claims (10)

  1. 　　入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、
    　　前記入力信号と、１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、
    　をそれぞれ含み、直列接続される複数の遅延調整部と、
    　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて前記クロックを出力する出力部と、
    を備え、
    　前記複数の遅延調整部は、
    　それぞれ異なる数の前記第１の遅延素子を含む、
    遅延調整回路。
  2. 　前記複数の遅延調整部のそれぞれは、
    　前記入力信号を前記クロックに基づき遅延させて、１以上の前記第１の遅延素子のうち最前段の第１の遅延素子と前記第１のセレクタとに入力する１以上の第２の遅延素子をさらに含む、
    請求項１に記載の遅延調整回路。
  3. 　前記複数の遅延調整部は、
    　それぞれ２の冪乗の数の前記第１の遅延素子を含む、
    請求項１に記載の遅延調整回路。
  4. 　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力を前記クロックの半周期分だけ遅延させる第３の遅延素子と、
    　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力と、前記第３の遅延素子とのうち一方を出力する第２のセレクタと、
    をさらに備える、
    請求項１に記載の遅延調整回路。
  5. 　前記複数の遅延調整部のうち少なくとも１つの遅延調整部は、
    　１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子に、前記第１のセレクタを含む、
    請求項１に記載の遅延調整回路。
  6. 　前記出力部は、
    　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて、それぞれ前記クロックと周期が同一で、位相が互いに９０°異なる２つのクロックのうち何れかを出力する、
    請求項１に記載の遅延調整回路。
  7. 　容量が可変な可変容量素子を含み、前記可変容量素子の容量を変更することで入力された信号に対する遅延量を変更する遅延回路、
    をさらに備え、
    　前記遅延回路は、前記出力部の出力が入力される、
    請求項１に記載の遅延調整回路。
  8. 　前記クロックとフィードバック信号との位相を比較する位相比較器と、前記位相比較器による位相比較結果に応じた電圧を出力する電圧生成器と、を含む位相駆動回路と、
    　前記位相駆動回路の出力に応じた遅延量で前記クロックを遅延させて前記フィードバック信号を生成する、直列接続される複数の第４の遅延素子と、
    　それぞれ前記位相駆動回路の出力に応じた遅延量で前記出力部の出力を遅延させて出力する、直列接続される複数の第５の遅延素子と、
    をさらに備える、
    請求項１に記載の遅延調整回路。
  9. 　　入力信号をクロックに基づき遅延させる、直列接続される１以上の第１の遅延素子と、前記入力信号と１以上の前記第１の遅延素子のうち最後段の前記第１の遅延素子の出力とのうち一方を出力する第１のセレクタと、をそれぞれ含み、直列接続され、それぞれ異なる数の前記第１の遅延素子を含む複数の遅延調整部と、
    　　前記複数の遅延調整部のうち最後段の遅延調整部に含まれる前記第１のセレクタの出力に応じて前記クロックを出力する出力部と、
    を有する遅延調整回路と、
    　発光指示に応じて光を発光させる光源部と、
    　光を受光する受光部と、
    　前記光源部により光が発光された発光タイミングと、前記受光部により光が受光された受光タイミングと、に基づき測距を行う測距部と、
    を備え、
    　前記光源部は、
    　前記発光指示を前記入力信号とした前記遅延調整回路の前記出力部から出力される前記クロックに応じて光を発光させる、
    測距装置。
  10. 　前記測距部は、間接ＴｏＦ(Time　of　Flight)方式により前記測距を行う、
    請求項９に記載の測距装置。
PCT/JP2022/008896 2021-03-12 2022-03-02 遅延調整回路および測距装置 Ceased WO2022190997A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/549,067 US12334934B2 (en) 2021-03-12 2022-03-02 Delay adjustment circuit and distance measuring device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021040385A JP2022139836A (ja) 2021-03-12 2021-03-12 遅延調整回路および測距装置
JP2021-040385 2021-03-12

Publications (1)

Publication Number Publication Date
WO2022190997A1 true WO2022190997A1 (ja) 2022-09-15

Family

ID=83227156

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/008896 Ceased WO2022190997A1 (ja) 2021-03-12 2022-03-02 遅延調整回路および測距装置

Country Status (3)

Country Link
US (1) US12334934B2 (ja)
JP (1) JP2022139836A (ja)
WO (1) WO2022190997A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0470135A (ja) * 1990-07-10 1992-03-05 Fujitsu Ltd 可変長シフトレジスタ回路
JPH0821743A (ja) * 1994-07-07 1996-01-23 Olympus Optical Co Ltd 位置検出信号の周波数逓倍回路
JPH11234099A (ja) * 1998-02-18 1999-08-27 Hitachi Commun Syst Inc 可変長シフトレジスタ
JP2000122750A (ja) * 1998-10-15 2000-04-28 Fujitsu Ltd 階層型ｄｌｌ回路を利用したタイミングクロック発生回路
JP2001005554A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 半導体装置及びタイミング制御回路
WO2005069487A1 (ja) * 2004-01-20 2005-07-28 Advantest Corporation パルス幅調整回路、パルス幅調整方法、及び半導体試験装置
JP2006295719A (ja) * 2005-04-13 2006-10-26 Fuji Photo Film Co Ltd タイミング発生回路
WO2020100673A1 (ja) * 2018-11-15 2020-05-22 ソニーセミコンダクタソリューションズ株式会社 信号処理装置及び信号処理方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550499A (en) * 1995-04-18 1996-08-27 Cyrix Corporation Single delay line adjustable duty cycle clock generator
JP2008219535A (ja) 2007-03-06 2008-09-18 Kawasaki Microelectronics Kk 同期回路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0470135A (ja) * 1990-07-10 1992-03-05 Fujitsu Ltd 可変長シフトレジスタ回路
JPH0821743A (ja) * 1994-07-07 1996-01-23 Olympus Optical Co Ltd 位置検出信号の周波数逓倍回路
JPH11234099A (ja) * 1998-02-18 1999-08-27 Hitachi Commun Syst Inc 可変長シフトレジスタ
JP2000122750A (ja) * 1998-10-15 2000-04-28 Fujitsu Ltd 階層型ｄｌｌ回路を利用したタイミングクロック発生回路
JP2001005554A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 半導体装置及びタイミング制御回路
WO2005069487A1 (ja) * 2004-01-20 2005-07-28 Advantest Corporation パルス幅調整回路、パルス幅調整方法、及び半導体試験装置
JP2006295719A (ja) * 2005-04-13 2006-10-26 Fuji Photo Film Co Ltd タイミング発生回路
WO2020100673A1 (ja) * 2018-11-15 2020-05-22 ソニーセミコンダクタソリューションズ株式会社 信号処理装置及び信号処理方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ANONYMOUS: "SM5829P", NIPPON PRECISION CIRCUITS INC., 31 July 1993 (1993-07-31), pages 1 - 9, XP009539439 *

Also Published As

Publication number Publication date
JP2022139836A (ja) 2022-09-26
US12334934B2 (en) 2025-06-17
US20240072781A1 (en) 2024-02-29

Similar Documents

Publication Publication Date Title
US8664993B2 (en) Phase interpolator, multi-phase interpolation device, interpolated clock generating method and multi-phase clock generating method
JP5507053B2 (ja) 距離測定装置
JP3566051B2 (ja) 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路
US20110121755A1 (en) Method of controlling supply voltage, multi-channel light-emitting diode driving circuit and multi-channel system using the same
CN101090272B (zh) 适用于数字电源控制器的混合型数字脉宽调制器
US7952409B2 (en) Clock generation circuit and integrated circuit
KR100602585B1 (ko) 반도체장치
CN102263910B (zh) 数据选择电路、传送电路、斜波生成电路和固体摄像装置
EP3882657A1 (en) Signal processing device and signal processing method
JP4602451B2 (ja) データ送信装置及びデータ送信方法
JP7522045B2 (ja) Ｄｌｌ回路及び測距撮像装置
CN106208675B (zh) 基于数字延时电路的dc/dc控制器
US9397671B2 (en) Delay locked loop and semiconductor apparatus
CN111416601B (zh) 一种pwm控制信号的产生方法、电路及芯片
US20240146290A1 (en) Light source drive circuit and distance measuring device
US10020813B1 (en) Scaleable DLL clocking system
JP3696386B2 (ja) パルス幅変調信号生成回路
WO2022190997A1 (ja) 遅延調整回路および測距装置
TW201334419A (zh) 延遲鎖相迴路電路及延遲鎖相方法
US8970268B2 (en) Semiconductor apparatus
US10110212B2 (en) Electronic circuit, solid state image capturing apparatus and method of controlling electronic circuit
US20110158299A1 (en) Transmitting apparatus and communication system
US11929129B2 (en) Control circuitry and methods for converters
US20160191032A1 (en) Clock generating device
US20060232314A1 (en) Phase adjustment device, phase adjustment method, and semiconductor integrated circuit

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22766956

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18549067

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22766956

Country of ref document: EP

Kind code of ref document: A1

WWG Wipo information: grant in national office

Ref document number: 18549067

Country of ref document: US