WO2022181038A1 - 表示装置 - Google Patents

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WO2022181038A1
WO2022181038A1 PCT/JP2021/048241 JP2021048241W WO2022181038A1 WO 2022181038 A1 WO2022181038 A1 WO 2022181038A1 JP 2021048241 W JP2021048241 W JP 2021048241W WO 2022181038 A1 WO2022181038 A1 WO 2022181038A1
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PCT/JP2021/048241
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英幸 高橋
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株式会社ジャパンディスプレイ
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    • H10K59/80522—Cathodes combined with auxiliary electrodes
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/871—Self-supporting sealing arrangements
    • H10K59/8723—Vertical spacers, e.g. arranged between the sealing arrangement and the OLED

Definitions

  • the embodiments of the present invention relate to display devices.
  • a display element comprises an organic layer between a pixel electrode and a common electrode.
  • the pixels arranged in the display region of such a display device include, for example, a plurality of sub-pixels displaying different colors
  • the above-described organic layer is formed using, for example, a vapor deposition mask. be done.
  • JP-A-2000-195677 Japanese Patent Application Laid-Open No. 2004-207217 JP 2008-135325 A JP 2009-32673 A JP 2010-118191 A
  • an object of the present invention is to provide a display device capable of suppressing degradation of display quality.
  • a display device includes a substrate, a first insulating layer disposed on the substrate, and first electrodes disposed on the first insulating layer overlapping pixels provided in a display region. a second insulating layer disposed on the first insulating layer and having an opening overlapping with the first electrode; and a second insulating layer partially disposed on the second insulating layer overlapping with the display region. 1 spacer, a partition arranged on the second insulating layer and the first spacer so as to separate the pixels, an organic layer in contact with the first electrode through the opening, and on the organic layer a second electrode disposed; a second spacer partially disposed on a second insulating layer overlapping a peripheral region outside the display region; and the partition wall disposed on the second spacer. and corresponding support members.
  • FIG. 1 is a diagram showing an example of the configuration of a display device according to the first embodiment.
  • FIG. 2 is a diagram showing an example of the layout of sub-pixels included in a pixel.
  • FIG. 3 is a diagram showing another example of the layout of sub-pixels included in a pixel.
  • FIG. 4 is a diagram showing an example of a cross section of a display area of the display device.
  • FIG. 5 is a diagram showing an example of spacers arranged on an insulating layer.
  • FIG. 6 is a diagram showing an example of a cross section of a boundary portion between a display area and a peripheral area in a comparative example of this embodiment.
  • FIG. 1 is a diagram showing an example of the configuration of a display device according to the first embodiment.
  • FIG. 2 is a diagram showing an example of the layout of sub-pixels included in a pixel.
  • FIG. 3 is a diagram showing another example of the layout of sub-pixels included in a pixel.
  • FIG. 7 is a diagram showing an example of a cross section of the boundary portion between the display area and the peripheral area in this embodiment.
  • FIG. 8 is a diagram for explaining an example of positions where the support members are arranged.
  • FIG. 9 is a cross-sectional view taken along line BB' shown in FIG.
  • FIG. 10 is a diagram for explaining the second embodiment.
  • FIG. 11 is a plan view of the metal layers arranged in the peripheral region.
  • FIG. 12 is a diagram showing a shield member arranged at a position overlapping the hole in this embodiment.
  • FIG. 13 is a diagram showing an example of a shield member.
  • FIG. 14 is a diagram showing another example of the shield member.
  • the X-axis, Y-axis and Z-axis that are orthogonal to each other are shown as necessary to facilitate understanding.
  • a direction along the X axis is called a first direction X
  • a direction along the Y axis is called a second direction Y
  • a direction along the Z axis is called a third direction Z.
  • viewing the XY plane defined by the X axis and the Y axis is referred to as planar viewing.
  • the third direction Z is defined as upward
  • the direction opposite to the third direction Z is defined as downward.
  • the second member may be in contact with the first member or positioned apart from the first member. may be
  • the display device DSP is an organic electroluminescence display device that includes organic light emitting diodes (OLED) as display elements, and is mounted on televisions, personal computers, mobile terminals, mobile phones, and the like.
  • OLED organic light emitting diodes
  • FIG. 1 is a diagram showing an example of the configuration of a display device DSP according to the first embodiment.
  • the display device DSP has, on an insulating substrate 10, a display area DA for displaying an image and a peripheral area SA outside the display area DA.
  • the substrate 10 may be glass or a flexible resin film.
  • the display area DA includes a plurality of pixels PX arranged in a matrix in the first direction X and the second direction Y.
  • a pixel PX includes, for example, a plurality of sub-pixels SP.
  • the pixel PX comprises a sub-pixel SP1 for displaying red, a sub-pixel SP2 for displaying green, and a sub-pixel SP3 for displaying blue.
  • the pixel PX may include four or more sub-pixels SP, in addition to the above three-color sub-pixels SP, including sub-pixels for displaying other colors such as white.
  • a sub-pixel SP includes a pixel circuit 1 and a display element 20 .
  • a pixel circuit 1 includes a pixel switch 2 , a driving transistor 3 and a capacitor 4 .
  • the pixel switch 2 and the drive transistor 3 are switch elements configured by, for example, thin film transistors (TFTs).
  • the pixel switch 2 has a gate electrode connected to the scanning line GL, a source electrode connected to the signal line SL, and a drain electrode connected to one electrode forming the capacitor 4 and the gate electrode of the drive transistor 3 .
  • the drive transistor 3 has a source electrode connected to the other electrode forming the capacitor 4 and the power supply line PL, and a drain electrode connected to the anode electrode of the display element 20 .
  • a cathode electrode of the display element 20 is connected to the power supply line FL. Note that the configuration of the pixel circuit 1 is not limited to the illustrated example.
  • the display element 20 is an organic light emitting diode (OLED) that is a light emitting element.
  • OLED organic light emitting diode
  • the display element 20 included in the sub-pixel SP1 is configured to emit light corresponding to the wavelength of red.
  • the display element 20 included in the sub-pixel SP2 is configured to emit light corresponding to the wavelength of green.
  • the display element 20 included in the sub-pixel SP3 is configured to emit light corresponding to the wavelength of blue.
  • the configuration of the display element 20 will be described later.
  • FIG. 2 shows an example layout of a plurality of sub-pixels SP (SP1, SP2 and SP3) included in the pixel PX.
  • SP1, SP2 and SP3 sub-pixels SP
  • the sub-pixels SP1, SP2, and SP3 forming one pixel PX are each formed in a substantially rectangular shape extending in the second direction Y and arranged in the first direction X. Focusing on two pixels PX arranged in the first direction X, colors displayed in adjacent sub-pixels SP are different from each other. Also, when focusing on two pixels PX arranged in the second direction Y, the colors displayed in adjacent sub-pixels SP are the same.
  • the areas of the sub-pixels SP1, SP2 and SP3 may be the same or different.
  • FIG. 3 shows another example of layout of a plurality of sub-pixels SP (SP1, SP2 and SP3) included in the pixel PX.
  • the sub-pixels SP1 and SP2 forming one pixel PX are aligned in the second direction Y, the sub-pixels SP1 and SP3 are aligned in the first direction X, and the sub-pixels SP2 and SP3 are aligned in the first direction X.
  • the sub-pixel SP1 is formed in a substantially rectangular shape extending in the first direction X, and the sub-pixels SP2 and SP3 are formed in a substantially rectangular shape extending in the second direction Y.
  • the area of the sub-pixel SP2 is larger than that of the sub-pixel SP1, and the area of the sub-pixel SP3 is larger than that of the sub-pixel SP2. Note that the area of the sub-pixel SP1 may be the same as the area of the sub-pixel SP2.
  • FIG. 4 shows an example of a cross section of the display area DA of the display device DSP.
  • the configuration of the display element 20 included in one sub-pixel SP included in the pixel PX will be mainly described.
  • the insulating layer 11 is arranged on the base material 10 .
  • the pixel circuit 1 shown in FIG. 1 is arranged on the substrate 10 and covered with the insulating layer 11, but is omitted in FIG.
  • the insulating layer 11 corresponds to a base layer of the display element 20, and is an organic insulating layer made of an organic material, for example.
  • the insulating layer 12 is arranged on the insulating layer 11 .
  • the insulating layer 12 is an organic insulating layer made of, for example, an organic material.
  • the insulating layer 12 is formed so as to partition the display element 20 or the pixel PX including the display element 20, and is sometimes called a rib, for example.
  • the display element 20 includes a first electrode E1, an organic layer OR and a second electrode E2.
  • the first electrode E1 is an electrode arranged for each display element 20 or sub-pixel SP, and is sometimes called a pixel electrode, a lower electrode, an anode electrode, or the like.
  • the second electrode E2 is an electrode arranged in common to a plurality of display elements 20 or a plurality of pixels PX (sub-pixels SP), and is called a common electrode, a counter electrode, an upper electrode, a cathode electrode, or the like.
  • the organic layer OR the light-emitting layer it has
  • the first electrode E1 is arranged on the insulating layer 11 and its peripheral edge is covered with the insulating layer 12.
  • the first electrode E1 is electrically connected to the drive transistor 3 shown in FIG.
  • the first electrode E1 is a transparent electrode made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • the first electrode E1 may be a metal electrode made of a metal material such as silver or aluminum.
  • the first electrode E1 may be a laminate of a transparent electrode and a metal electrode.
  • the first electrode E1 may be configured as a laminate in which a transparent electrode, a metal electrode, and a transparent electrode are laminated in this order, or may be configured as a laminate of three or more layers.
  • the insulating layer 12 has an opening OP that overlaps the first electrode E1 in each sub-pixel SP.
  • the organic layer OR is arranged on the insulating layer 12 and is in contact with the first electrode E1 through the opening OP.
  • the second electrode E2 is arranged on the organic layer OR so as to cover the organic layer OR.
  • the second electrode E2 is a transparent electrode made of a transparent conductive material such as ITO or IZO.
  • the second electrode E2 may be covered with a transparent protective film (including at least one of an inorganic insulating film and an organic insulating film).
  • partition walls 13 are arranged at positions corresponding to boundaries between sub-pixels SP.
  • the partition 13 has an inverse tapered shape.
  • the reverse tapered shape means a shape in which the width of the upper part is larger than the width of the lower part (bottom part) like the partition 13 shown in FIG.
  • the side surface of the partition wall 13 may be a plane inclined with respect to the third direction Z, or may be a curved surface.
  • the partition wall 13 may be composed of a plurality of portions whose width gradually decreases from the top to the bottom.
  • the partition wall 13 is formed so as to overlap the insulating layer 12 in plan view and partition each sub-pixel SP. With such a partition 13, the organic layer OR in contact with the first electrode through the opening OP of the insulating layer 12 can be formed so as to be separated for each sub-pixel SP. It is possible to suppress the lateral leak that occurs when the edge of one of the organic layers OR overlaps the edge of the other organic layer OR.
  • the second electrode E2 is formed so as to cover the organic layer OR. are formed so as to be partitioned into regions surrounded by the partition walls 13 in plan view (that is, regions overlapping the sub-pixels SP).
  • the second electrode E2 is an electrode arranged in common for the plurality of display elements 20 or the plurality of pixels PX described above, and a common voltage is applied to the second electrode E2.
  • the electrode E2 is formed so as to be partitioned for each sub-pixel SP as described above. Therefore, in the display device DSP, for example, a second electrode E2 formed at a position overlapping the sub-pixel SP and a second electrode E2 formed at a position overlapping the sub-pixel SP adjacent to the sub-pixel SP are connected via an auxiliary wiring (cathode wiring) CW.
  • the auxiliary wiring CW is formed of a metal material and arranged on the insulating layer 12 . In this case, the partition wall 13 described above is arranged on the auxiliary wiring CW.
  • the plurality of second electrodes E2 that are connected to each other via the auxiliary wiring CW in this manner are electrically connected to, for example, the feeder line FL arranged in the peripheral area SA.
  • the sub-pixel SP1 displays red as described above, it is necessary to form an organic layer OR that emits red light in the display element 20 of the sub-pixel SP1 (that is, the position overlapping the sub-pixel SP1).
  • the sub-pixel SP2 displays green, it is necessary to form an organic layer OR that emits green light in the display element 20 of the sub-pixel SP2 (that is, the position overlapping the sub-pixel SP2).
  • the sub-pixel SP3 displays blue, it is necessary to form an organic layer OR that emits blue light in the display element 20 of the sub-pixel SP3 (that is, the position overlapping the sub-pixel SP3).
  • the organic layer OR is formed by, for example, a vacuum vapor deposition method.
  • An organic layer OR is formed for each sub-pixel SP displaying .
  • the vapor deposition mask When forming the organic layer OR using such a vapor deposition mask, if the distance between the sub-pixel SP (first electrode E1) and the vapor deposition mask is short, the vapor deposition mask comes into contact with the sub-pixel SP and the sub-pixel The SP may be damaged by foreign matter or the like.
  • spacers are partially arranged on the insulating layer 12 overlapping the display area DA, for example.
  • FIG. 5 shows an example of spacers arranged on the insulating layer 12.
  • the spacer SPC is formed of the same material (organic material) as the insulating layer 12 (that is, formed integrally with the insulating layer 12). , may be formed as a member separate from the insulating layer 12 .
  • the auxiliary wiring CW is arranged between the spacer SPC and the partition wall 13 .
  • the spacers SPC are partially arranged on the insulating layer 12 as described above. If the spacing between the spacers SPC is too narrow, foreign matter tends to adhere to the spacers SPC and the partition walls 13 arranged on the spacers SPC when the vapor deposition mask is used. Therefore, it is preferable that the spacers SPC are arranged at appropriate intervals. Specifically, when a plurality of sub-pixels SP are arranged in the layout shown in FIG. 3, the spacer SPC may be arranged, for example, at a position between the sub-pixels SP1 and SP2 in plan view. can.
  • the partition wall 13 is arranged on the spacer SPC (and auxiliary wiring CW).
  • the organic layer OR is formed using a vapor deposition mask in such a configuration, since the vapor deposition mask is placed on the partition 13, the spacer SPC and the partition 13 properly separate each sub-pixel SP and the vapor deposition mask. A sufficient distance can be maintained, and damage to the sub-pixel SP due to foreign matter or the like can be suppressed.
  • the spacers SPC are formed in the display area DA, the spacers SPC are also formed in the peripheral area SA outside the display area DA in order to simplify the process of forming the spacers SPC.
  • FIG. 6 schematically shows an example of a cross section of a boundary portion between a display area DA and a peripheral area SA of a display device according to a comparative example of this embodiment. Note that FIG. 6 shows a state when the organic layer OR is formed using the vapor deposition mask 100, and the second electrode E2 and the like formed after the organic layer OR are omitted.
  • the partition walls 13 for separating the sub-pixels SP are arranged.
  • the partition 13 is not arranged in the peripheral area SA that does not have the pixels PX (sub-pixels SP).
  • the spacers SPC are formed over the display area DA and the peripheral area SA as described above, but the partition walls 13 are not arranged in the peripheral area SA.
  • the position (height) for supporting the vapor deposition mask 100 used for forming the organic layer OR is different from SA. Specifically, in the peripheral area SA, the support position of the vapor deposition mask 100 is lowered because the partition 13 is not arranged. In this case, when the organic layer OR is formed using the vapor deposition mask 100, the vapor deposition mask 100 is distorted, and the organic layer OR formed using the vapor deposition mask (that is, the sub-pixel SP) is misaligned. can be a factor.
  • the distance between the vapor deposition mask 100 and the insulating layer 12 is short in the peripheral area SA, foreign matter or the like adhering to the vapor deposition mask 100 is transferred to the insulating layer 12, which may cause dark spots (non-light emitting pixels), for example. That is, according to the comparative example of the present embodiment, there is a possibility that the display quality may be degraded due to positional deviation of the organic layer OR, dark spots, and the like.
  • a support member 14 corresponding to the partition wall 13 is further arranged on the spacer SPC arranged on the insulating layer 12 overlapping the peripheral area SA. configuration.
  • the support members 14 are such that the height (thickness in the third direction Z) of the spacers SPC and the support members 14 arranged in the peripheral area SA is equal to the height (thickness in the third direction Z) of the spacers SPC and the partition walls 13 arranged in the display area DA. thickness in the third direction Z).
  • the partition walls 13 are arranged above the auxiliary wirings CW, so the support members 14 are arranged so that the height of the spacers SPC and the support members 14 arranged in the peripheral area SA is in the display area DA. It may be formed to have the same height as the spacer SPC, the partition wall 13 and the auxiliary wiring CW.
  • the support member 14 is made of the same material as the partition wall 13 and has the same shape as the partition wall 13 (inverted tapered shape, etc.).
  • the support member 14 may be made of a material different from that of the partition 13 and may have a shape different from that of the partition 13 .
  • the spacer (for convenience, hereinafter referred to as the first spacer) SPC arranged on the insulating layer 12 overlapping the display area DA will be described.
  • the first spacer SPC is arranged, for example, between the sub-pixels SP1 and SP2 forming the pixel PX in plan view. That is, the first spacers SPC are arranged at regular intervals on the insulating layer 12 in the display area DA.
  • each of the sub-pixels SP shown in FIG. 8 is partitioned by the partition walls 13 as described above, and FIG. 5 above shows a cross section along line AA' shown in FIG.
  • a cross section along line BB' shown in FIG. 8 is as shown in FIG.
  • the support member 14 is arranged on the spacer (hereinafter referred to as a second spacer) SPC arranged in the peripheral area SA. It is assumed to be formed at the same interval as the first spacers SPC arranged in the area DA.
  • the second spacers SPC are similarly arranged at equal intervals in the peripheral area SA. Also, the interval at which the second spacers SPC are partially arranged on the insulating layer 12 is substantially the same as the interval at which the first spacers SPC are partially arranged on the insulating layer 12 .
  • the first spacer SPC is arranged between the sub-pixels SP1 and SP2, and the second spacer SPC is arranged at substantially the same interval as the first spacer SPC. and the positions and intervals at which the second spacers SPC are arranged may differ from those shown in FIG. Specifically, the positions and intervals at which the first and second spacers SPC are arranged may be determined according to, for example, the layout of the pixels PX (sub-pixels SP), or may be determined according to the layout of the pixels PX (sub-pixels SP). It may be determined according to the mask material or the like.
  • the first spacer SPC is partially arranged on the insulating layer 12 (second insulating layer) overlapping the display area DA, and the first spacer SPC is arranged on the first spacer SPC. and a second spacer SPC partially disposed on the insulating layer 12 overlapping with the peripheral region SA, a supporting member 14 corresponding to the partition 13 is placed on the second spacer SPC. are placed further.
  • the vapor deposition mask 100 when used (that is, during vapor deposition of the organic layer OR), the vapor deposition mask 100 is placed in the display area DA and the peripheral area SA in a flat state.
  • the 100 can be prevented from coming into contact with the sub-pixel SP, the peripheral area SA (insulating layer 12), and the like. According to this, damage to the sub-pixels SP and the peripheral area SA (generation of dark spots) and displacement of the organic layer OR (sub-pixels SP) during vapor deposition are prevented, and deterioration in display quality in the display device DSP is suppressed. be able to.
  • the height of the second spacer SPC and the support member 14 (the length in the third direction Z) should be equal to the height of the first spacer SPC and the partition walls. It is preferably substantially the same as the length (the length in the third direction Z).
  • the first spacers SPC are arranged on the insulating layer 12 overlapping the display area DA at equal intervals, and the second spacers SPC are arranged on the insulating layer 12 overlapping the peripheral area SA at equal intervals.
  • the spacing at which the second spacers SPC are partially disposed over the insulating layer 12 is substantially the same as the spacing at which the first spacers SPC are partially disposed over the insulating layer 12. .
  • the vapor deposition mask 100 can be stably installed when forming the organic layer OR.
  • the first and second spacers SPC are made of the same material as the insulating layer 12, thereby simplifying the process of forming the first and second spacers SPC.
  • the first and second spacers SPC may be formed of a material different from that of the insulating layer 12 (that is, by a process different from the process of forming the insulating layer 12).
  • the partition wall 13 is formed so that the width of the upper portion is larger than the width of the lower portion (for example, a reverse tapered shape). According to such a partition wall 13, for example, even if there is a slight deviation in the vapor deposition position of the organic layer OR, the organic layer OR can be appropriately separated for each pixel, and the above-described lateral leak can be prevented. can be suppressed.
  • the second electrode E2 arranged at a position overlapping with the sub-pixel SP (first pixel) is arranged at a position overlapping with the sub-pixel SP adjacent to the sub-pixel SP.
  • the two electrodes E2 are connected to each other via an auxiliary wiring arranged between the insulating layer 12 or the first spacer SPC and the partition wall 13 . According to this, it is possible to apply a common voltage to each of the sub-pixels SP via the second electrode E2 even in the configuration in which the partition walls 13 that partition the sub-pixels SP are arranged.
  • the support member 14 is arranged only on the second spacer SPC in the present embodiment, the support member 14 may be arranged on at least the second spacer SPC. That is, for example, when the support member 14 is formed at the same time as the process of forming the partition wall 13, the support member 14 is formed not only on the second spacer SPC (that is, the position overlapping the second spacer) but also on the peripheral region. It may be formed in other regions within the SA.
  • FIG. 10 shows an example of a cross section of the peripheral area SA included in the display device according to this embodiment.
  • the first electrode E1 is arranged on the insulating layer 11 in the display area DA of the display device DSP according to the first embodiment described above.
  • a metal layer ML made of a metal material such as silver or aluminum is arranged on the insulating layer 11 (that is, in the same layer as the first electrode E1).
  • the structure above the insulating layer 12 is omitted.
  • This metal layer ML is used, for example, as a wiring (cathode wiring) or the like for connecting the above-described second electrode E2 to the feeder line FL or the like arranged in the peripheral area SA.
  • the insulating layer 11 on which the metal layer ML is arranged is made of an organic material. If the ML is formed over a wide range of the peripheral area SA, the metal layer ML may be peeled off from the insulating layer 11 .
  • FIG. 11 is a plan view of the metal layer ML arranged in the peripheral area SA as described above.
  • a plurality of rectangular holes H are formed at predetermined intervals. may be formed.
  • the metal layer ML may be formed in a shape different from that in FIG.
  • the insulating layer 11 is exposed by such a plurality of holes H, and moisture and gas desorbed from the organic material forming the insulating layer 11 can be removed.
  • a circuit section including TFTs (for example, a gate drive circuit connected to the scanning line GL, etc.) is provided below the metal layer ML. also serves as a light shielding layer that prevents light from entering the gate drive circuit.
  • a shield is formed on the insulating layer 12 overlapping the hole H formed in the metal layer ML arranged in the peripheral area SA.
  • a member (light shielding member) S is arranged.
  • the shield member S is made of, for example, a metal material.
  • FIG. 13 shows a plan view of the metal layer ML and the shield member S.
  • the holes H are closed at positions overlapping each of the plurality of holes H formed in the metal layer ML.
  • the shield member S is formed in an island shape. According to this, since the shield member S blocks the light entering the circuit section through the plurality of holes H, the above-described light leakage can be suppressed. That is, in the present embodiment, the circuit section (gate drive circuit, etc.) does not malfunction due to light leakage, and deterioration of display quality in the display device DSP can be avoided.
  • the shield members S formed at positions overlapping each of the plurality of holes H are connected to each other.
  • the shield member S can be used as a cathode wiring or the like while suppressing the light leakage described above.
  • DSP display device
  • DA display area
  • SA peripheral area
  • PX pixel
  • E1 first electrode
  • OP opening
  • E2 second electrode
  • OR organic layer
  • CW... auxiliary wiring SPC... spacer
  • ML ML... metal layer
  • H... hole S... shield part
  • 10 base material
  • 13 Partition wall
  • 14 Supporting member
  • 20 Display element
  • 100 Evaporation mask.

Abstract

実施形態に係る表示装置は、基材と、基材の上に配置された第１絶縁層と、表示領域に備えられる画素と重畳する第１絶縁層の上に配置された第１電極と、第１絶縁層の上に配置され、第１電極に重畳する開口部を有する第２絶縁層と、表示領域と重畳する第２絶縁層の上に部分的に配置された第１スペーサと、画素を分離するように第２絶縁層及び前記第１スペーサの上に配置される隔壁と、開口部を通じて第１電極と接する有機層と、有機層の上に配置された第２電極と、表示領域の外側の周辺領域と重畳する第２絶縁層の上に部分的に配置された第２スペーサと、第２スペーサの上に配置された隔壁に相当する支持部材とを具備する。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　近年、表示素子として有機発光ダイオード（ＯＬＥＤ）を適用した表示装置が実用化されている。表示素子は、画素電極と共通電極との間に有機層を備えている。
　このような表示装置の表示領域に配置されている画素が例えば異なる色を表示する複数の副画素を備える構成の場合、当該副画素の各々において、上記した有機層は例えば蒸着マスクを用いて形成される。
　しかしながら、蒸着マスクを用いる場合には、当該蒸着マスクを用いて形成される有機層（つまり、画素）の位置ずれ等が生じる可能性があり、表示装置における表示品位の低下の要因となる。
特開２０００－１９５６７７号公報 特開２００４－２０７２１７号公報 特開２００８－１３５３２５号公報 特開２００９－３２６７３号公報 特開２０１０－１１８１９１号公報
　そこで、本発明の目的は、表示品位の低下を抑制することが可能な表示装置を提供することにある。
　実施形態に係る表示装置は、基材と、前記基材の上に配置された第１絶縁層と、表示領域に備えられる画素と重畳する前記第１絶縁層の上に配置された第１電極と、前記第１絶縁層の上に配置され、前記第１電極に重畳する開口部を有する第２絶縁層と、前記表示領域と重畳する第２絶縁層の上に部分的に配置された第１スペーサと、前記画素を分離するように前記第２絶縁層及び前記第１スペーサの上に配置される隔壁と、前記開口部を通じて前記第１電極と接する有機層と、前記有機層の上に配置された第２電極と、前記表示領域の外側の周辺領域と重畳する第２絶縁層の上に部分的に配置された第２スペーサと、前記第２スペーサの上に配置された前記隔壁に相当する支持部材とを具備する。
図１は、第１実施形態に係る表示装置の構成の一例を示す図である。 図２は、画素に含まれる副画素のレイアウトの一例を示す図である。 図３は、画素に含まれる副画素のレイアウトの他の例を示す図である。 図４は、表示装置が有する表示領域の断面の一例を示す図である。 図５は、絶縁層の上に配置されたスペーサの一例を示す図である。 図６は、本実施形態の比較例における表示領域及び周辺領域の境界部分の断面の一例を示す図である。 図７は、本実施形態における表示領域及び周辺領域の境界部分の断面の一例を示す図である。 図８は、支持部材が配置される位置の一例について説明するための図である。 図９は、図８に示すＢ－Ｂ´線に沿う断面図である。 図１０は、第２実施形態について説明するための図である。 図１１は、周辺領域に配置されている金属層の平面図である。 図１２は、本実施形態において孔部と重畳する位置に配置されるシールド部材を示す図である。 図１３は、シールド部材の一例を示す図である。 図１４は、シールド部材の他の例を示す図である。
　以下、図面を参照して、本発明の各実施形態について説明する。
　なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
　また、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸及びＺ軸を記載する。Ｘ軸に沿った方向を第１方向Ｘと称し、Ｙ軸に沿った方向を第２方向Ｙと称し、Ｚ軸に沿った方向を第３方向Ｚと称する。なお、本実施形態においては、Ｘ軸及びＹ軸によって規定されるＸ－Ｙ平面を見ることを平面視という。また、本実施形態においては、第３方向Ｚを上と定義し、第３方向Ｚの反対側の方向を下と定義する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。
　本実施形態に係る表示装置ＤＳＰは、表示素子として有機発光ダイオード（ＯＬＥＤ）を備える有機エレクトロルミネッセンス表示装置であり、テレビ、パソコン、携帯端末及び携帯電話等に搭載される。
　（第１実施形態）　
　図１は、第１実施形態に係る表示装置ＤＳＰの構成の一例を示す図である。表示装置ＤＳＰは、絶縁性の基材１０の上に、画像を表示する表示領域ＤＡと、当該表示領域ＤＡの外側の周辺領域ＳＡとを有している。基材１０は、ガラスであってもよいし、可撓性を有する樹脂フィルムであってもよい。
　表示領域ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された複数の画素ＰＸを備えている。画素ＰＸは、例えば複数の副画素ＳＰを備えている。一例では、画素ＰＸは、赤色を表示するための副画素ＳＰ１、緑色を表示するための副画素ＳＰ２及び青色を表示するための副画素ＳＰ３を備えている。なお、画素ＰＸは、上記の３色の副画素ＳＰの他に、白色等の他の色を表示するための副画素を加えた４個以上の副画素ＳＰを備えていてもよい。
　ここで、画素ＰＸに備えられる１つの副画素ＳＰの一構成例について簡単に説明する。副画素ＳＰは、画素回路１と、表示素子２０とを備えている。画素回路１は、画素スイッチ２と、駆動トランジスタ３と、キャパシタ４とを備えている。画素スイッチ２及び駆動トランジスタ３は、例えば薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）により構成されたスイッチ素子である。
　画素スイッチ２について、ゲート電極は走査線ＧＬに接続され、ソース電極は信号線ＳＬに接続され、ドレイン電極はキャパシタ４を構成する一方の電極及び駆動トランジスタ３のゲート電極に接続されている。駆動トランジスタ３について、ソース電極はキャパシタ４を構成する他方の電極及び電源線ＰＬに接続され、ドレイン電極は表示素子２０のアノード電極に接続されている。表示素子２０のカソード電極は、給電線ＦＬに接続されている。なお、画素回路１の構成は、図示した例に限られない。
　表示素子２０は、発光素子である有機発光ダイオード（ＯＬＥＤ）である。上記したように副画素ＳＰ１が赤色を表示する場合、当該副画素ＳＰ１が備える表示素子２０は、赤色の波長に対応した光を出射するように構成されている。副画素ＳＰ２が緑色を表示する場合、当該副画素ＳＰ２が備える表示素子２０は、緑色の波長に対応した光を出射するように構成されている。副画素ＳＰ３が青色を表示する場合、当該副画素ＳＰ３が備える表示素子２０は、青色の波長に対応した光を出射するように構成されている。表示素子２０の構成については、後述する。
　図２は、画素ＰＸに含まれる複数の副画素ＳＰ（ＳＰ１、ＳＰ２及びＳＰ３）のレイアウトの一例を示す。ここでは、４個の画素ＰＸに着目して説明する。
　１個の画素ＰＸを構成する副画素ＳＰ１、ＳＰ２及びＳＰ３は、それぞれ第２方向Ｙに延びた略長方形状に形成され、第１方向Ｘに並んでいる。第１方向Ｘに並んだ２個の画素ＰＸに着目すると、隣接する副画素ＳＰにおいて表示される色は互いに異なる。また、第２方向Ｙに並んだ２個の画素ＰＸに着目すると、隣接する副画素ＳＰにおいて表示される色は同一である。なお、副画素ＳＰ１、ＳＰ２及びＳＰ３の各々の面積は、同一であってもよいし、互いに異なっていてもよい。
　図３は、画素ＰＸに含まれる複数の副画素ＳＰ（ＳＰ１、ＳＰ２及びＳＰ３）のレイアウトの他の例を示す。
　１個の画素ＰＸを構成する副画素ＳＰ１及びＳＰ２は第２方向Ｙに並び、副画素ＳＰ１及びＳＰ３は第１方向Ｘに並び、副画素ＳＰ２及びＳＰ３は第１方向Ｘに並んでいる。副画素ＳＰ１は第１方向Ｘに延びた略長方形状に形成され、副画素ＳＰ２及びＳＰ３は第２方向Ｙに延びた略長方形状に形成されている。副画素ＳＰ２の面積は副画素ＳＰ１の面積より大きく、副画素ＳＰ３の面積は副画素ＳＰ２の面積より大きい。なお、副画素ＳＰ１の面積は、副画素ＳＰ２の面積と同一であってもよい。
　第１方向Ｘに並んだ２個の画素ＰＸに着目すると、副画素ＳＰ１及びＳＰ３が交互に配置された領域、及び、副画素ＳＰ２及びＳＰ３が交互に配置された領域では、第１方向Ｘに隣接する副画素ＳＰにおいて表示される色は互いに異なる。一方、第２方向Ｙに並んだ２個の画素ＰＸに着目すると、副画素ＳＰ１及び副画素ＳＰ２が交互に配置された領域では、第２方向Ｙに隣接する副画素ＳＰの発光色は互いに異なる。また、複数の副画素ＳＰ３が並んだ領域では、第２方向Ｙに隣接する副画素ＳＰにおいて表示される色は同一である。
　なお、図２及び図３に示す副画素ＳＰ（ＳＰ１、ＳＰ２及びＳＰ３）の外形は、当該副画素ＳＰにおいて色が表示される領域（つまり、発光領域）の外形に相当するが、簡略化して示したものであり、必ずしも実際の形状を反映したものとは限らない。
　次に、図４を参照して、本実施形態に係る表示装置ＤＳＰについて説明する。図４は表示装置ＤＳＰが有する表示領域ＤＡの断面の一例を示しており、ここでは当該画素ＰＸに含まれる１つの副画素ＳＰが備える表示素子２０の構成について主に説明する。
　絶縁層１１は、基材１０の上の配置されている。なお、図１に示す画素回路１は、基材１０の上に配置され、絶縁層１１によって覆われているが、図４においては省略されている。絶縁層１１は、表示素子２０の下地層に相当し、例えば有機材料で形成された有機絶縁層である。
　絶縁層１２は、絶縁層１１の上に配置されている。絶縁層１２は、例えば有機材料で形成された有機絶縁層である。絶縁層１２は、表示素子２０または当該表示素子２０を備える画素ＰＸを区画するように形成されており、例えばリブ等と称される場合がある。
　表示素子２０は、第１電極Ｅ１、有機層ＯＲ及び第２電極Ｅ２を備えている。第１電極Ｅ１は、表示素子２０または副画素ＳＰ毎に配置された電極であり、画素電極、下部電極またはアノード電極等と称される場合がある。第２電極Ｅ２は、複数の表示素子２０または複数の画素ＰＸ（副画素ＳＰ）に対して共通に配置された電極であり、共通電極、対向電極、上部電極またはカソード電極等と称される場合がある。なお、有機層ＯＲ（が有する発光層）は、第１電極Ｅ１と第２電極Ｅ２との間に電位差を形成する（つまり、駆動電流を供給する）ことによって発光することができる。
　第１電極Ｅ１は、絶縁層１１の上に配置され、その周縁部が絶縁層１２によって覆われている。第１電極Ｅ１は、図１に示す駆動トランジスタ３と電気的に接続されている。第１電極Ｅ１は、例えばインジウム錫酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）のような透明導電材料によって形成された透明電極である。なお、第１電極Ｅ１は、銀、アルミニウム等の金属材料によって形成された金属電極であってもよい。また、第１電極Ｅ１は、透明電極及び金属電極の積層体であってもよい。更に、第１電極Ｅ１は、透明電極、金属電極及び透明電極の順に積層された積層体として構成されていてもよいし、３層以上の積層体として構成されていてもよい。
　ここで、絶縁層１２は、各副画素ＳＰにおいて第１電極Ｅ１に重畳する開口部ＯＰを有している。この場合、有機層ＯＲは、絶縁層１２の上に配置され、開口部ＯＰを通じて第１電極Ｅ１と接している。
　第２電極Ｅ２は、有機層ＯＲを覆うように当該有機層ＯＲの上に配置されている。第２電極Ｅ２は、例えばＩＴＯまたはＩＺＯ等の透明導電材料によって形成された透明電極である。なお、第２電極Ｅ２は、透明な保護膜（無機絶縁膜及び有機絶縁膜の少なくとも１つを含む）によって覆われていてもよい。
　ここで、表示装置ＤＳＰにおいては、副画素ＳＰ間の境界に相当する位置に隔壁１３が配置されている。隔壁１３は、逆テーパ形状を有している。なお、逆テーパ形状とは、図４に示す隔壁１３のように上部の幅が下部（底部）の幅よりも大きい形状を意味する。隔壁１３の側面は、第３方向Ｚに対して傾斜した平面であってもよいし、曲面であってもよい。また、隔壁１３は、上部から下部に向けて段階的に幅が小さくなる複数の部分によって構成されていてもよい。
　隔壁１３は、平面視において絶縁層１２と重畳し、各副画素ＳＰを区画するように形成されている。このような隔壁１３によれば、絶縁層１２の開口部ＯＰを通じて第１電極と接する有機層ＯＲを副画素ＳＰ毎に分断されるように形成することができるため、例えば隣接する副画素ＳＰのうちの一方の有機層ＯＲの端部が他方の有機層ＯＲの端部と重なり合うことによって発生する横リークを抑制することができる。
　また、第２電極Ｅ２は有機層ＯＲを覆うように形成されるが、上記したように画素ＰＸを区画するように形成された隔壁１３に備える構成によれば、有機層ＯＲ及び第２電極Ｅ２は、平面視において隔壁１３によって囲まれる領域（つまり、副画素ＳＰと重畳する領域）に区画されて形成される。
　ところで、第２電極Ｅ２は上記した複数の表示素子２０または複数の画素ＰＸに対して共通に配置された電極であり、当該第２電極Ｅ２には共通の電圧が印加されるが、当該第２電極Ｅ２は上記したように副画素ＳＰ毎に区画されて形成されている。このため、表示装置ＤＳＰにおいて、例えば副画素ＳＰと重畳する位置に形成されている第２電極Ｅ２と、当該副画素ＳＰと隣接する副画素ＳＰと重畳する位置に形成されている第２電極Ｅ２とは、補助配線（カソード配線）ＣＷを介して接続されるものとする。この補助配線ＣＷは、金属材料で形成され、絶縁層１２の上に配置される。この場合、上記した隔壁１３は、補助配線ＣＷの上に配置される。なお、このように補助配線ＣＷを介して互いに接続される複数の第２電極Ｅ２は、例えば周辺領域ＳＡに配置された給電線ＦＬと電気的に接続される。
　ここで、上記したように副画素ＳＰ１が赤色を表示する場合、当該副画素ＳＰ１の表示素子２０（つまり、副画素ＳＰ１と重畳する位置）においては、赤色を発光する有機層ＯＲを形成する必要がある。また、副画素ＳＰ２が緑色を表示する場合、当該副画素ＳＰ２の表示素子２０（つまり、副画素ＳＰ２と重畳する位置）においては、緑色を発光する有機層ＯＲを形成する必要がある。また、副画素ＳＰ３が青色を表示する場合、当該副画素ＳＰ３の表示素子２０（つまり、副画素ＳＰ３と重畳する位置）においては、青色を発光する有機層ＯＲを形成する必要がある。
　この場合、上記した有機層ＯＲは例えば真空蒸着法によって形成されるが、異なる色を発光する有機層ＯＲを同時に形成することはできないため、例えば蒸着マスクを用いて発光する色（つまり、異なる色を表示する副画素ＳＰ）毎に有機層ＯＲが形成される。
　このような蒸着マスクを用いて有機層ＯＲを形成する場合、副画素ＳＰ（第１電極Ｅ１）と当該蒸着マスクとの距離が近いと、当該蒸着マスクが副画素ＳＰと接触し、当該副画素ＳＰが異物等によって損傷する可能性がある。
　このため、例えば表示領域ＤＡと重畳する絶縁層１２の上には、部分的にスペーサが配置されるものとする。
　図５は、絶縁層１２の上に配置されたスペーサの一例を示している。なお、図５においては、スペーサＳＰＣが絶縁層１２と同一の材料（有機材料）で形成される（つまり、絶縁層１２と一体として形成される）場合を想定しているが、当該スペーサＳＰＣは、絶縁層１２とは別の部材として形成されてもよい。
　図５に示すようにスペーサＳＰＣが絶縁層１２の上に配置される場合には、当該スペーサＳＰＣと隔壁１３の間に補助配線ＣＷが配置される。
　なお、スペーサＳＰＣは上記したように絶縁層１２の上に部分的に配置されるが、当該スペーサＳＰＣが配置される間隔が広すぎると有機層ＯＲを形成するための蒸着マスクを適切に支持することができず、当該スペーサＳＰＣが配置される間隔が狭すぎると当該蒸着マスクを用いた際に当該スペーサＳＰＣ及び当該スペーサＳＰＣの上に配置される隔壁１３に異物が付着しやすくなる。このため、スペーサＳＰＣは適度な間隔で配置されることが好ましい。具体的には、上記した図３に示すようなレイアウトで複数の副画素ＳＰが配置されている場合、スペーサＳＰＣは、例えば平面視で副画素ＳＰ１及びＳＰ２の間の位置に配置されることができる。
　上記したように絶縁層１２の上にスペーサＳＰＣが配置された場合、当該スペーサＳＰＣ（及び補助配線ＣＷ）の上に隔壁１３が配置される。このような構成において蒸着マスクを用いて有機層ＯＲを形成する場合、当該蒸着マスクは隔壁１３の上に設置されるため、スペーサＳＰＣ及び隔壁１３によって各副画素ＳＰと蒸着マスクとの間で適切な距離を維持することができ、異物等によって副画素ＳＰが損傷することを抑制することができる。
　なお、スペーサＳＰＣが表示領域ＤＡに形成される場合、当該スペーサＳＰＣを形成するプロセスの簡素化のために、当該スペーサＳＰＣは、表示領域ＤＡの外側の周辺領域ＳＡにも形成される。
　ここで、図６を参照して、本実施形態の比較例に係る表示装置について説明する。図６は、本実施形態の比較例に係る表示装置が有する表示領域ＤＡ及び周辺領域ＳＡの境界部分の断面の一例を模式化して示している。なお、図６は蒸着マスク１００を用いて有機層ＯＲを形成する際の状態を示しており、当該有機層ＯＲの後に形成される第２電極Ｅ２等については省略されている。
　上記したように画素ＰＸ（副画素ＳＰ）を備えている表示領域ＤＡには、当該副画素ＳＰを分離するための隔壁１３が配置されている。しかしながら、本実施形態の比較例においては、画素ＰＸ（副画素ＳＰ）を備えない周辺領域ＳＡには、隔壁１３が配置されていない。
　このような構成の場合、上記したように表示領域ＤＡ及び周辺領域ＳＡに亘ってスペーサＳＰＣが形成されているが、周辺領域ＳＡには隔壁１３が配置されていないため、表示領域ＤＡと周辺領域ＳＡとで有機層ＯＲを形成するために用いられる蒸着マスク１００を支持する位置（高さ）が異なる。具体的には、周辺領域ＳＡにおいては、隔壁１３が配置されていない分、蒸着マスク１００を支持する位置が低くなる。この場合、蒸着マスク１００を用いて有機層ＯＲを形成する際に、当該蒸着マスク１００に歪が生じ、当該蒸着マスクを用いて形成される有機層ＯＲ（つまり、副画素ＳＰ）の位置ずれの要因になり得る。また、周辺領域ＳＡにおいて蒸着マスク１００と絶縁層１２の距離が近いため、蒸着マスク１００に付着した異物等が絶縁層１２側に転写され、例えばダークスポット（非発光画素）の要因となり得る。すなわち、本実施形態の比較例によれば、有機層ＯＲの位置ずれやダークスポット等により、表示品位の低下を招く可能性がある。
　そこで、本実施形態においては、図７に示すように、周辺領域ＳＡと重畳する絶縁層１２の上に配置されているスペーサＳＰＣの上に、上記した隔壁１３に相当する支持部材１４を更に配置する構成とする。
　この場合、支持部材１４は、周辺領域ＳＡに配置されるスペーサＳＰＣ及び当該支持部材１４の高さ（第３方向Ｚの厚み）が表示領域ＤＡに配置されるスペーサＳＰＣ及び隔壁１３の高さ（第３方向Ｚの厚み）と略同一となるように形成される。なお、表示領域ＤＡにおいては隔壁１３が補助配線ＣＷの上に配置されるため、支持部材１４は、周辺領域ＳＡに配置されるスペーサＳＰＣ及び支持部材１４の高さが表示領域ＤＡに配置されるスペーサＳＰＣ、隔壁１３及び補助配線ＣＷの高さと同一となるように形成されてもよい。
　また、本実施形態においては、支持部材１４が例えば隔壁１３と同様の材料で形成され、当該隔壁１３と同様の形状（逆テーパ形状等）を有している場合を想定しているが、当該支持部材１４は、隔壁１３と異なる材料で形成されていてもよいし、当該隔壁１３と異なる形状を有していてもよい。
　次に、図８を参照して、本実施形態における支持部材１４が配置される位置の一例について説明する。ここでは、表示領域ＤＡにおいて、上記した図３に示すレイアウトで各副画素ＳＰが配置されている場合を想定する。
　まず、表示領域ＤＡに重畳する絶縁層１２の上に配置されるスペーサ（便宜上、以下、第１スペーサと表記）ＳＰＣについて説明する。
　図８に示すように、第１スペーサＳＰＣは、例えば平面視における画素ＰＸを構成する副画素ＳＰ１及びＳＰ２の間に配置されるものとする。すなわち、第１スペーサＳＰＣは、表示領域ＤＡにおいて絶縁層１２の上に等間隔で配置される。
　なお、図８に示す副画素ＳＰの各々は上記したように隔壁１３で区画されており、上記した図５は、当該図８に示すＡ－Ａ´線に沿う断面を示している。一方、図８に示すＢ－Ｂ´線に沿う断面は、図９に示すようになる。
　ここで、上記したように支持部材１４は周辺領域ＳＡに配置されているスペーサ（便宜上、以下、第２スペーサと表記）ＳＰＣの上に配置されるところ、周辺領域ＳＡにおいて、スペーサＳＰＣは、表示領域ＤＡに配置されている第１スペーサＳＰＣと同一の間隔で形成されるものとする。
　すなわち、本実施形態において、第１スペーサＳＰＣが上記したように表示領域ＤＡにおいて等間隔で配置されている場合、第２スペーサＳＰＣも同様に、周辺領域ＳＡにおいて等間隔で配置される。また、第２スペーサＳＰＣが絶縁層１２の上に部分的に配置される間隔は、第１スペーサＳＰＣが絶縁層１２の上に部分的に配置される間隔と略同一となる。
　なお、図８においては第１スペーサＳＰＣが副画素ＳＰ１及びＳＰ２の間に配置され、第２スペーサＳＰＣが当該第１スペーサＳＰＣと略同一の間隔で配置されるものとして説明したが、当該第１及び第２スペーサＳＰＣが配置される位置及び間隔は、図８に示すものと異なっていてもよい。具体的には、第１及び第２スペーサＳＰＣが配置される位置及び間隔は、例えば画素ＰＸ（副画素ＳＰ）のレイアウト等に従って決定されてもよいし、有機層ＯＲを形成するために用いる蒸着マスクの材料等に応じて決定されてもよい。
　上記したように本実施形態においては、表示領域ＤＡと重畳する絶縁層１２（第２絶縁層）の上に部分的に配置された第１スペーサＳＰＣと、当該第１スペーサＳＰＣの上に配置される隔壁１３と、周辺領域ＳＡと重畳する絶縁層１２の上に部分的に配置された第２スペーサＳＰＣとを備える表示装置ＤＳＰにおいて当該第２スペーサＳＰＣの上に隔壁１３に相当する支持部材１４を更に配置する。このような構成によれば、蒸着マスク１００の使用時（つまり、有機層ＯＲの蒸着時）に当該蒸着マスク１００がフラットな状態で表示領域ＤＡ及び周辺領域ＳＡに設置されるため、当該蒸着マスク１００が副画素ＳＰや周辺領域ＳＡ（絶縁層１２）等に接触することを抑制することができる。これによれば、副画素ＳＰや周辺領域ＳＡの損傷（ダークスポットの発生）及び蒸着時における有機層ＯＲ（副画素ＳＰ）の位置ずれを防止し、表示装置ＤＳＰにおける表示品位の低下を抑制することができる。
　なお、上記したように蒸着マスク１００をフラットな状態で設置するためには、第２スペーサＳＰＣ及び支持部材１４の高さ（第３方向Ｚの長さ）は、第１スペーサＳＰＣ及び隔壁の高さ（第３方向Ｚの長さ）と略同一であることが好ましい。
　また、本実施形態においては、第１スペーサＳＰＣが表示領域ＤＡと重畳する絶縁層１２の上に等間隔で配置され、第２スペーサＳＰＣが周辺領域ＳＡと重畳する絶縁層１２の上に等間隔で配置される。更に、本実施形態において、第２スペーサＳＰＣが絶縁層１２の上に部分的に配置される間隔は、第１スペーサＳＰＣが絶縁層１２の上に部分的に配置される間隔と略同一である。本実施形態においては、このような構成により、有機層ＯＲを形成する際に蒸着マスク１００を安定して設置することができる。
　また、本実施形態においては、例えば第１及び第２スペーサＳＰＣが絶縁層１２と同一の材料で形成されることにより、第１及び第２スペーサＳＰＣを形成するプロセスを簡素化することができる。なお、第１及び第２スペーサＳＰＣは、絶縁層１２と異なる材料で（つまり、絶縁層１２を形成するプロセスとは異なるプロセスで）形成されてもよい。
　また、本実施形態において、隔壁１３は上部の幅が下部の幅よりも大きい形状（例えば、逆テーパ形状）を有するように形成されている。このような隔壁１３によれば、例えば有機層ＯＲを蒸着する位置に軽微なずれ生じたとしても、適切に有機層ＯＲを画素毎に分離することが可能であり、上記した横リークの発生を抑制することができる。
　また、本実施形態においては、例えば副画素ＳＰ（第１画素）と重畳する位置に配置された第２電極Ｅ２は、当該副画素ＳＰと隣接する副画素ＳＰと重畳する位置に配置された第２電極Ｅ２と、絶縁層１２または第１スペーサＳＰＣと隔壁１３との間に配置された補助配線を介して接続される。これによれば、副画素ＳＰを区画する隔壁１３を配置した構成であっても、第２電極Ｅ２を介して副画素ＳＰの各々に共通の電圧を印加することができる。
　なお、本実施形態においては支持部材１４が第２スペーサＳＰＣの上にのみ配置されるものとして説明したが、当該支持部材１４は少なくとも第２スペーサＳＰＣの上に配置されていればよい。すなわち、例えば隔壁１３を形成するプロセスで支持部材１４も同時に形成するような場合、当該支持部材１４は、第２スペーサＳＰＣの上（つまり、第２スペーサと重畳する位置）だけでなく、周辺領域ＳＡ内の他の領域に形成されていてもよい。
　（第２実施形態）　
　次に、第２実施形態について説明する。なお、以下の説明においては、前述した第１実施形態と同一の部分についての詳しい説明を省略する。ここでは、第１実施形態と異なる部分について主に説明する。
　まず、図１０を参照して、本実施形態について説明する。なお、図１０は、本実施形態に係る表示装置が有する周辺領域ＳＡの断面の一例を示している。前述した第１実施形態に係る表示装置ＤＳＰが有する表示領域ＤＡにおいては絶縁層１１の上に第１電極Ｅ１が配置されるが、本実施形態に係る表示装置が有する周辺領域ＳＡにおいては、図１０に示すように、絶縁層１１の上に（つまり、第１電極Ｅ１と同層に）例えば銀またはアルミニウム等の金属材料で形成された金属層ＭＬが配置されている。なお、図１０においては、絶縁層１２より上の構成については省略されている。
　この金属層ＭＬは、例えば上記した第２電極Ｅ２を周辺領域ＳＡに配置された給電線ＦＬ等と接続するための配線（カソード配線）等として利用される。
　なお、金属層ＭＬが配置される絶縁層１１は有機材料によって形成されているところ、例えば金属層ＭＬの形成時に当該絶縁層１１を形成する有機材料から水分やガスが発生するため、当該金属層ＭＬが周辺領域ＳＡの広い範囲に形成された場合、当該金属層ＭＬが絶縁層１１から剥離する可能性がある。
　このため、周辺領域ＳＡに配置される金属層ＭＬには、複数の孔部Ｈが形成されている。なお、図１１は、上記したように周辺領域ＳＡに配置されている金属層ＭＬの平面図である。図１１に示す例では、矩形形状に形成された複数の孔部Ｈが所定の間隔で形成されているが、当該複数の孔部Ｈは、図１１とは異なる形状（パターン）または間隔等で形成されていてもよい。また金属層ＭＬも図１１とは異なる形状で形成されてもよい。
　このような複数の孔部Ｈにより、絶縁層１１が露出され、当該絶縁層１１を形成する有機材料から脱離する水分やガスを除去することができる。
　なお、表示装置ＤＳＰの周辺領域ＳＡにおいて金属層ＭＬの下層にはＴＦＴを備える回路部（例えば、上記した走査線ＧＬと接続されるゲート駆動回路等）が備えられており、上記した金属層ＭＬは当該ゲート駆動回路への光の侵入を妨げる遮光層としての役割も有している。
　上記したように金属層ＭＬに複数の孔部Ｈが形成されている場合、当該孔部Ｈを介して回路部に強い光が侵入することによって回路部のトランジスタに光リークが発生する可能性がある。
　このため、更に本実施形態に係る表示装置ＤＳＰにおいては、図１２に示すように周辺領域ＳＡに配置されている金属層ＭＬに形成されている孔部Ｈと重畳する絶縁層１２の上にシールド部材（遮光部材）Ｓを配置する。なお、このシールド部材Ｓは、例えば金属材料等で形成される。
　ここで、図１３を参照して、シールド部材Ｓの形状の一例を説明する。図１３は金属層ＭＬ及びシールド部材Ｓの平面図を示しており、当該図１３においては、金属層ＭＬに形成されている複数の孔部Ｈの各々と重畳する位置に当該孔部Ｈを塞ぐようにシールド部材Ｓが島状に形成されている。これによれば、複数の孔部Ｈを介して回路部に侵入する光をシールド部材Ｓが遮るため、上記した光リークを抑制することができる。すなわち、本実施形態においては、回路部（ゲート駆動回路等）が光リークにより誤動作することがなく、表示装置ＤＳＰにおける表示品位の低下を回避することができる。
　また、図１４に示すように、複数の孔部Ｈの各々と重畳する位置に形成されたシールド部材Ｓを互いに接続する構成とすることも可能である。このような構成によれば、上記した光リークを抑制しながら、シールド部材Ｓをカソード配線等として利用することができる。
　なお、本実施形態において説明した構成は、前述した第１実施形態において説明した構成と組み合せて実現されることを想定しているが、当該第１実施形態において説明した構成とは別個の構成として実現されてもよい。
　以上、本発明の実施形態として説明した表示装置を基にして、当業者が適宜設計変更して実施して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
　本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の実施形態に対して、当業者が適宜、構成要素の追加、削除、若しくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　また、上述の実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
　ＤＳＰ…表示装置、ＤＡ…表示領域、ＳＡ…周辺領域、ＰＸ…画素、ＳＰ，ＳＰ１，ＳＰ２，ＳＰ３…副画素、Ｅ１…第１電極、ＯＰ…開口部、Ｅ２…第２電極、ＯＲ…有機層、ＣＷ…補助配線、ＳＰＣ…スペーサ、ＭＬ…金属層、Ｈ…孔部、Ｓ…シールド部、１０…基材、１１…絶縁層（第１絶縁層）、１２…絶縁層（第２絶縁層）、１３…隔壁、１４…支持部材、２０…表示素子、１００…蒸着マスク。

Claims (7)

  1. 　基材と、
    　前記基材の上に配置された第１絶縁層と、
    　表示領域に備えられる画素と重畳する前記第１絶縁層の上に配置された第１電極と、
    　前記第１絶縁層の上に配置され、前記第１電極に重畳する開口部を有する第２絶縁層と、
    　前記表示領域と重畳する第２絶縁層の上に部分的に配置された第１スペーサと、
    　前記画素を分離するように前記第２絶縁層及び前記第１スペーサの上に配置される隔壁と、
    　前記開口部を通じて前記第１電極と接する有機層と、
    　前記有機層の上に配置された第２電極と、
    　前記表示領域の外側の周辺領域と重畳する第２絶縁層の上に部分的に配置された第２スペーサと、
    　前記第２スペーサの上に配置された前記隔壁に相当する支持部材と
    　を具備する表示装置。
  2. 　前記第２スペーサ及び前記支持部材の高さは、前記第１スペーサ及び前記隔壁の高さと略同一である請求項１記載の表示装置。
  3. 　前記第１スペーサは、前記表示領域と重畳する前記第２絶縁層の上に等間隔で配置され、
    　前記第２スペーサは、前記周辺領域と重畳する前記第２絶縁層の上に等間隔で配置される
    　請求項１または２記載の表示装置。
  4. 　前記第２スペーサが前記第２絶縁層の上に部分的に配置される間隔は、前記第１スペーサが前記第２絶縁層の上に部分的に配置される間隔と略同一である請求項３記載の表示装置。
  5. 　前記第１スペーサ及び前記第２スペーサは、前記第２絶縁層と同一の材料で形成される請求項１～４のいずれか一項に記載の表示装置。
  6. 　前記隔壁は、上部の幅が下部の幅よりも大きい形状を有する請求項１～５のいずれか一項に記載の表示装置。
  7. 　第１画素と重畳する第２電極は、前記第１画素と隣接する第２画素と重畳する第２電極と、前記第２絶縁層または前記第１スペーサと前記隔壁との間に配置された補助配線を介して接続される請求項１～６のいずれか一項に記載の表示装置。
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