WO2022168983A1 - 薄膜トランジスタ、および薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、および薄膜トランジスタの製造方法 Download PDF

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layer
film
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ちひろ 今村
学 伊藤
幸一 田中
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    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Definitions

  • the present disclosure relates to a thin film transistor including, as a gate insulating layer, a laminate of a first gate insulating film made of an organic polymer compound and a second gate insulating film made of an inorganic silicon compound, and a method for manufacturing the thin film transistor.
  • a thin film transistor having an organic polymer compound film and an inorganic silicon compound film as a gate insulating layer has both pressure resistance and flexibility.
  • the dielectric constant ⁇ A used for calculating the dielectric property value is the dielectric constant of the first gate insulating film containing the organic polymer compound.
  • the thickness dA is the thickness of the first gate insulating film.
  • the relative dielectric constant ⁇ B used for calculating the dielectric property value is the relative dielectric constant of the second gate insulating film containing the inorganic silicon compound.
  • the thickness dB is the thickness of the second gate insulating film.
  • the dielectric constant of the gate insulating layer is an index value indicating whether or not the amount of charge induced per unit area can be secured. It is also an index value indicating whether or not to suppress current leakage between
  • the dielectric constant of the gate insulating layer is not closely related to the electrical durability against bending of the flexible substrate.
  • the above dielectric property values comparing the susceptibility to dielectric polarization between the first and second gate insulating films are also closely related to the electrical resistance to bending of the flexible substrate. Not related. As a result, even a structure having a specific dielectric constant within a predetermined range and a structure having a dielectric property value within a predetermined range cannot increase the electrical durability against bending of the flexible substrate. .
  • a thin film transistor for solving the above problems includes a flexible substrate having a support surface, a gate electrode layer positioned on a first portion of the support surface, a second portion of the support surface, and the gate electrode layer. a covering gate insulating layer; the semiconductor layer sandwiching the gate insulating layer between the gate electrode layer and the semiconductor layer; a source electrode layer in contact with a first end of the semiconductor layer; and a contacting drain electrode layer.
  • the gate insulating layer is composed of an organic polymer compound, a first gate insulating film covering the second portion and the gate electrode layer, and an inorganic silicon compound, and is composed of the first gate insulating film and the semiconductor layer. and a second gate insulating film sandwiched between and.
  • the thickness of the second gate insulating film is 2 nm or more and 30 nm or less, and the hydrogen content of the second gate insulating film is 2 at % or more and 15 at % or less.
  • a thin film transistor for solving the above problems includes a flexible substrate having a support surface, a gate electrode layer positioned on a first portion of the support surface, a second portion of the support surface, and the gate electrode layer. a covering gate insulating layer; the semiconductor layer sandwiching the gate insulating layer between the gate electrode layer and the semiconductor layer; a source electrode layer in contact with a first end of the semiconductor layer; and a contacting drain electrode layer.
  • the gate insulating layer is composed of an organic polymer compound and is composed of a first gate insulating film covering the second portion and the gate electrode layer and silicon oxide, and is composed of the first gate insulating film and the semiconductor layer. and a second gate insulating film sandwiched between.
  • the thickness of the second gate insulating film is 2 nm or more and 40 nm or less, and the hydrogen content of the second gate insulating film is 2 at % or more and 14 at % or less.
  • a thin film transistor for solving the above problems includes a flexible substrate having a support surface, a gate electrode layer positioned on a first portion of the support surface, a second portion of the support surface, and the gate electrode layer. a covering gate insulating layer; the semiconductor layer sandwiching the gate insulating layer between the gate electrode layer and the semiconductor layer; a source electrode layer in contact with a first end of the semiconductor layer; and a contacting drain electrode layer.
  • the gate insulating layer is composed of an organic polymer compound, a first gate insulating film covering the second portion and the gate electrode layer, and silicon nitride, and is composed of the first gate insulating film and the semiconductor layer. and a second gate insulating film sandwiched between.
  • the thickness of the second gate insulating film is 2 nm or more and 30 nm or less, and the hydrogen content of the second gate insulating film is 5 at % or more and 18 at % or less.
  • each of the thin film transistors described above it is possible to reduce the amount of change in threshold voltage and increase the field effect mobility of the semiconductor layer. Furthermore, it is possible to suppress changes in the field effect mobility with respect to bending of the flexible substrate.
  • the thickness of the second gate insulating film may be 5 nm or more and 25 nm or less, and the hydrogen content of the second gate insulating film may be 6 atomic % or more and 10 atomic % or less. According to this thin film transistor, suppression of change in field effect mobility due to bending of the flexible substrate can be realized in a configuration having higher field effect mobility.
  • the first gate insulating film has a relative dielectric constant ⁇ A and a thickness dA
  • the second gate insulating film has a relative dielectric constant ⁇ B and a thickness dB
  • the gate insulating layer may satisfy the following formula (1). According to this thin film transistor, it is possible to suppress the change in the field effect mobility due to the bending of the flexible substrate under high field effect mobility. 0.001 ⁇ ( ⁇ A /d A )/( ⁇ B /d B ) ⁇ 0.015 Equation (1)
  • the relative dielectric constant of the first gate insulating film may be lower than the relative dielectric constant of the second gate insulating film, and the thickness of the first gate insulating film may be 300 nm or more and 2500 nm or less. .
  • the semiconductor layer may be an oxide semiconductor layer containing indium.
  • a method of manufacturing a thin film transistor for solving the above problems includes forming a gate electrode layer on a first portion of a support surface of a flexible substrate, and covering a second portion of the support surface and the gate electrode layer. forming a gate insulating layer, forming the semiconductor layer such that the gate insulating layer is sandwiched between the gate electrode layer and a semiconductor layer, and a source electrode layer in contact with a first end of the semiconductor layer; forming a drain electrode layer contacting the second end of the semiconductor layer.
  • Forming the gate insulating layer includes forming a first gate insulating film made of an organic polymer compound covering the second portion and the gate electrode layer by a coating method; forming a second gate insulating film sandwiched between the film and the semiconductor layer and made of an inorganic silicon compound by plasma CVD.
  • the thickness of the second gate insulating film is 2 nm or more and 30 nm or less, and the hydrogen content of the second gate insulating film is 2 at % or more and 15 at % or less.
  • a method of manufacturing a thin film transistor for solving the above problems includes forming a gate electrode layer on a first portion of a support surface of a flexible substrate, and covering a second portion of the support surface and the gate electrode layer. forming a gate insulating layer, forming the semiconductor layer such that the gate insulating layer is sandwiched between the gate electrode layer and a semiconductor layer, and a source electrode layer in contact with a first end of the semiconductor layer; forming a drain electrode layer contacting the second end of the semiconductor layer.
  • Forming the gate insulating layer includes forming a first gate insulating film made of an organic polymer compound covering the second portion and the gate electrode layer by a coating method; forming a second gate insulating film made of silicon oxide sandwiched between the film and the semiconductor layer by plasma CVD.
  • the thickness of the second gate insulating film is 2 nm or more and 40 nm or less, and the hydrogen content of the second gate insulating film is 2 at % or more and 14 at % or less.
  • a method of manufacturing a thin film transistor for solving the above problems includes forming a gate electrode layer on a first portion of a support surface of a flexible substrate, and covering a second portion of the support surface and the gate electrode layer. forming a gate insulating layer, forming the semiconductor layer such that the gate insulating layer is sandwiched between the gate electrode layer and a semiconductor layer, and a source electrode layer in contact with a first end of the semiconductor layer; forming a drain electrode layer contacting the second end of the semiconductor layer.
  • Forming the gate insulating layer includes forming a first gate insulating film made of an organic polymer compound covering the second portion and the gate electrode layer by a coating method; forming a second gate insulating film made of silicon nitride sandwiched between the film and the semiconductor layer by plasma CVD.
  • the thickness of the second gate insulating film is 2 nm or more and 30 nm or less, and the hydrogen content of the second gate insulating film is 5 at % or more and 18 at % or less.
  • each thin film transistor it is possible to reduce the amount of change in the threshold voltage and to increase the field effect mobility of the semiconductor layer. Furthermore, it is possible to suppress changes in the field effect mobility with respect to bending of the flexible substrate.
  • FIG. 1 is a cross-sectional view showing a first example of a multilayer structure of a thin film transistor.
  • FIG. 2 is a cross-sectional view showing a second example of a multi-layered structure of a thin film transistor.
  • FIG. 3 is a cross-sectional view showing a thin film transistor in a comparative example.
  • FIG. 4 is a scatter plot showing the relationship between the mobility reduction rate and the thickness and hydrogen content.
  • FIG. 5 is a scatter diagram showing the relationship between the mobility reduction rate and the thickness and the dielectric property value.
  • FIG. 6 is a table showing the relationship between the layer structure and the rate of decrease in mobility in each example.
  • FIG. 7 is a table showing the relationship between the layer structure and the rate of decrease in mobility in each comparative example.
  • FIG. 1 shows a first example of a multilayer structure of a thin film transistor.
  • FIG. 2 shows a second example of a multi-layered structure possessed by a thin film transistor. 1 and 2, the upper and lower surfaces of each component of the thin film transistor will be described below.
  • one electrode layer may change the function from the source to the drain, and another electrode layer may change the function from the drain to the source. good too.
  • a first example of a thin film transistor is a bottom-gate top-contact transistor.
  • a thin film transistor includes a flexible substrate 11 , a gate electrode layer 12 , a first gate insulating film 21 , a second gate insulating film 22 , a semiconductor layer 13 , a source electrode layer 14 and a drain electrode layer 15 .
  • the first gate insulating film 21 and the second gate insulating film 22 form a gate insulating layer.
  • the flexible substrate 11 and the gate electrode layer 12 are arranged in the channel depth direction Z, which is the upward direction in FIG.
  • the source electrode layer 14 and the drain electrode layer 15 are arranged in the channel length direction X, which is the right direction in FIG.
  • the channel width direction Y is orthogonal to the channel length direction X and the channel depth direction Z.
  • the upper surface of the flexible substrate 11 is a support surface 11S extending in the channel length direction X and the channel width direction Y.
  • the support surface 11S includes a first portion 11S1 and a second portion 11S2 that are in contact with each other in the channel length direction X.
  • the area of the first portion 11S1 is smaller than the area of the second portion 11S2.
  • the first portion 11S1 contacts the bottom surface of the gate electrode layer 12 .
  • the second portion 11S2 is in contact with part of the lower surface of the first gate insulating film 21. As shown in FIG.
  • the first gate insulating film 21 is in contact with the upper surface of the gate electrode layer 12 .
  • the first gate insulating film 21 may cover the entire support surface 11S or may cover a portion of the support surface 11S.
  • the bottom surface of the second gate insulating film 22 contacts the top surface of the first gate insulating film 21 .
  • the second gate insulating film 22 may cover the entire first gate insulating film 21 or may cover a portion of the first gate insulating film 21 .
  • the second gate insulating film 22 covers the upper surface of the gate electrode layer 12 so that the first gate insulating film 21 is sandwiched between the second gate insulating film 22 and the gate electrode layer 12 .
  • a portion of the first gate insulating film 21 is located between the gate electrode layer 12 and a portion of the second gate insulating film 22 .
  • the first gate insulating film 21 is stacked on the gate electrode layer 12 .
  • the second gate insulating film 22 is stacked on the first gate insulating film 21 .
  • the bottom surface of the semiconductor layer 13 is in contact with the top surface of the second gate insulating film 22 .
  • the semiconductor layer 13 covers the upper surface of the gate electrode layer 12 so that the semiconductor layer 13 and the gate electrode layer 12 sandwich the first gate insulating film 21 and the second gate insulating film 22 .
  • a portion of the first gate insulating film 21 and a portion of the second gate insulating film 22 are located between the gate electrode layer 12 and the semiconductor layer 13 .
  • the semiconductor layer 13 is stacked on the second gate insulating film 22 . In the channel length direction X, the length of the semiconductor layer 13 is longer than the length of the gate electrode layer 12 .
  • a portion of the lower surface of the source electrode layer 14 is in contact with the upper surface of the semiconductor layer 13 .
  • the other portion of the bottom surface of the source electrode layer 14 is in contact with the top surface of the second gate insulating film 22 .
  • the source electrode layer 14 covers the first end of the semiconductor layer 13 so as to be connected to the first end, which is the end of the semiconductor layer 13 , in the direction opposite to the channel length direction X. As shown in FIG.
  • the source electrode layer 14 stacks on the first end of the semiconductor layer 13 .
  • a portion of the lower surface of the drain electrode layer 15 is in contact with the upper surface of the semiconductor layer 13 .
  • the other portion of the lower surface of the drain electrode layer 15 is in contact with the upper surface of the second gate insulating film 22 .
  • the drain electrode layer 15 covers the second end of the semiconductor layer 13 in the channel length direction X so as to be connected to the second end of the semiconductor layer 13 .
  • the drain electrode layer 15 overlies the second end of the semiconductor layer 13 .
  • the source electrode layer 14 and the drain electrode layer 15 are separated from each other.
  • a length L between the source electrode layer 14 and the drain electrode layer 15 in the channel length direction X is smaller than the length of the gate electrode layer 12 .
  • the channel region C is the region between the source electrode layer 14 and the drain electrode layer 15 in the semiconductor layer 13 .
  • the length of the channel region C in the channel length direction X that is, the length L between the source electrode layer 14 and the drain electrode layer 15 is the channel length.
  • the length of the channel region C in the channel width direction Y is the channel width.
  • the average value of all the channel lengths is the channel length in one thin film transistor. If the length L is greater than the length of the gate electrode layer 12, the channel region C is the region of the semiconductor layer 13 that overlaps the gate electrode layer 12 in the channel depth direction Z. As shown in FIG.
  • the thin film transistor is a bottom-gate/bottom-contact transistor.
  • the configuration different from that of the bottom-gate/top-contact transistor will be mainly described.
  • the bottom surface of the source electrode layer 14 is in contact with the top surface of the second gate insulating film 22 .
  • the lower surface of the drain electrode layer 15 is in contact with the upper surface of the second gate insulating film 22 .
  • a portion of the lower surface of the semiconductor layer 13 is in contact with the second gate insulating film 22 .
  • a portion of the lower surface of the semiconductor layer 13 constitutes a channel region C filling between the source electrode layer 14 and the drain electrode layer 15 in the channel length direction X. As shown in FIG.
  • the first end which is the end in the direction opposite to the channel length direction X on the bottom surface of the semiconductor layer 13 , covers the top surface of the source electrode layer 14 so as to be in contact with the top surface of the source electrode layer 14 .
  • the second end which is the end in the channel length direction X on the bottom surface of the semiconductor layer 13 , covers the top surface of the drain electrode layer 15 so as to be in contact with the top surface of the drain electrode layer 15 .
  • the flexible substrate 11 has an insulating upper surface.
  • the flexible substrate 11 may be a transparent substrate or an opaque substrate.
  • the flexible substrate 11 may be a film having an insulating property, a metal foil having an insulating property on the supporting surface 11S, an alloy foil having an insulating property on the supporting surface 11S, or any other suitable material.
  • a flexible thin plate glass may be used.
  • the material forming the flexible substrate 11 is at least one selected from the group consisting of organic polymer compounds, composite materials of organic and inorganic materials, metals, alloys, and inorganic polymer compounds.
  • the flexible substrate 11 may be a single-layer structure or a multi-layer structure.
  • the constituent material of each layer constituting the flexible substrate 11 is selected from the group consisting of organic polymer compounds, composite materials, metals, alloys, and inorganic polymer compounds. is one of the
  • the flexible substrate 11 may include a base substrate and a release layer configured to be peelable from the base substrate.
  • the release layer is stripped from the underlying substrate together with the device structure.
  • a release layer comprising device structures may be applied to another flexible substrate.
  • Flexible substrates include low heat resistant papers, cellophane substrates, cloths, recycled fibers, leathers, nylon substrates, and polyurethane substrates.
  • the release layer and the flexible base constitute another flexible substrate 11 .
  • Organic polymer compounds include polymethyl methacrylate, polyacrylate, polycarbonate, polystyrene, polyethylene sulfide, polyether sulfone, polyolefin, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, polyether sulphene, triacetyl cellulose, and polyvinyl fluoride film. , ethylene-tetrafluoroethylene copolymer, polyimide, fluorine-based polymer, and cyclic polyolefin-based polymer.
  • the composite material is glass fiber reinforced acrylic polymer or glass fiber reinforced polycarbonate.
  • the metal is aluminum or copper.
  • the alloy is an iron-chromium alloy, an iron-nickel alloy, or an iron-nickel-chromium alloy.
  • the inorganic polymer compound is alkali-free glass containing silicon oxide, boron oxide and aluminum oxide, or alkali glass containing silicon oxide, sodium oxide and calcium oxide.
  • each of the electrode layers 12, 14, 15 may be a single-layer structure or a multi-layer structure.
  • each electrode layer 12, 14, 15 includes the bottom layer that enhances the adhesion with the lower layer of the electrode layer and the adhesion with the upper layer of the electrode layer. It is preferred to have a top layer that enhances.
  • each electrode layer 12, 14, 15 may be a metal, an alloy, or a conductive metal oxide.
  • the materials forming each electrode layer 12, 14, 15 may be different from each other or may be the same.
  • the metals are at least one of transition metals, alkali metals, and alkaline earth metals.
  • the transition metal is at least one selected from the group consisting of indium, aluminum, gold, silver, platinum, titanium, copper, nickel and tungsten.
  • the alkali metal is lithium or cesium.
  • Alkaline earth metal is at least one of magnesium and calcium.
  • the alloy is one selected from the group consisting of molybdenum niobium (MoNb), iron chromium, aluminum lithium, magnesium silver, aluminum neodymium alloy, and aluminum neodymium zirconia alloy ( ).
  • the metal oxide is one selected from the group consisting of indium oxide, tin oxide, zinc oxide, cadmium oxide, indium cadmium oxide, cadmium tin oxide, and zinc tin oxide.
  • the metal oxide may contain impurities.
  • the metal oxide containing impurities is indium oxide containing at least one impurity selected from the group consisting of tin, zinc, titanium, cerium, hafnium, zirconium and molybdenum.
  • the metal oxide containing impurities may be antimony or tin oxide containing fluorine.
  • the metal oxide containing impurities may be zinc oxide containing at least one impurity selected from the group consisting of gallium, aluminum and boron.
  • each of the electrode layers 14 and 15 is made of the same constituent element as the semiconductor layer 13 and has an impurity concentration sufficiently higher than that of the semiconductor layer 13. may be
  • the electrical resistivity of each electrode layer 12, 14, 15 is preferably 5.0 ⁇ 10 ⁇ 5 ⁇ cm or more.
  • the electric resistivity of each of the electrode layers 12, 14 and 15 is preferably 1.0 ⁇ 10 ⁇ 2 ⁇ cm or less.
  • the thickness of each electrode layer 12, 14, 15 is preferably 50 nm or more. In order to improve the flatness of each layer constituting the thin film transistor, the thickness of each electrode layer 12, 14, 15 is preferably 300 nm or less.
  • the material forming the semiconductor layer 13 may be an inorganic semiconductor or an organic semiconductor.
  • the inorganic semiconductor may be an oxide semiconductor, amorphous silicon, or a compound semiconductor.
  • the oxide semiconductor contains at least one of indium and zinc.
  • the semiconductor layer 13 is preferably an oxide semiconductor layer containing indium.
  • the oxide semiconductor is more preferably an In-M-Zn oxide.
  • the In-M-Zn oxide contains indium (In) and zinc (Zn), and is selected from the group consisting of aluminum, titanium, gallium (Ga), germanium, yttrium, zirconium, lanthanum, cerium, hafnium, and tin. It contains at least one selected metal element (M).
  • the thickness of the semiconductor layer 13 is preferably 5 nm or more.
  • the thickness of the semiconductor layer 13 is preferably 100 nm or less.
  • the thickness of the semiconductor layer 13 is preferably 5 nm or more and 100 nm or less.
  • the thickness of the semiconductor layer 13 is more preferably 10 nm or more and 50 nm or less.
  • the electrical resistivity of the semiconductor layer 13 is preferably 1.0 ⁇ 10 4 ⁇ cm or less.
  • the electrical resistivity of the semiconductor layer 13 is preferably 1.0 ⁇ 10 ⁇ 1 ⁇ cm or more.
  • the electrical resistivity of the semiconductor layer 13 is preferably 1.0 ⁇ 10 ⁇ 1 ⁇ cm or more and 1.0 ⁇ 10 4 ⁇ cm. It is below.
  • the electrical resistivity of the semiconductor layer 13 is more preferably 1.0 ⁇ 10 0 ⁇ cm or more and 1.0 ⁇ 10 3 ⁇ cm or less.
  • the material forming the first gate insulating film 21 is an organic polymer compound.
  • the organic polymer compound is selected from the group consisting of polyvinylphenol, polyimide, polyvinyl alcohol, acrylic polymer, epoxy polymer, fluoropolymer including amorphous fluoropolymer, melamine polymer, furan polymer, xylene polymer, polyamideimide polymer, and silicone polymer. is at least one When increasing the heat resistance of the first gate insulating film 21, the organic polymer compound is preferably at least one selected from the group consisting of polyimide, acrylic polymer, and fluorine-based polymer.
  • the first gate insulating film 21 may be a single layer film or a multilayer film.
  • the constituent material of each layer constituting the first gate insulating film 21 is an organic polymer compound.
  • the dielectric constant ⁇ A of the first gate insulating film 21 is 2.0 or more and 5.0 or less.
  • the dielectric constant of the first gate insulating film 21 is preferably 3.0 or more and 4.0 or less.
  • the thickness of the first gate insulating film 21 is preferably 500 nm or more.
  • the thickness of the first gate insulating film 21 is preferably 10 ⁇ m or less.
  • the thickness of the first gate insulating film 21 is preferably 500 nm or more and 10 ⁇ m or less.
  • the first gate insulating film 21 is more preferably 1000 nm or more and 5000 nm or less.
  • the thickness of the first gate insulating film 21 is more preferably 1000 nm or more and 2500 nm or less.
  • the resistivity of the gate insulating layer is preferably 1 ⁇ 10 11 ⁇ cm or more. Further, when the thickness of the first gate insulating film 21 is to be reduced, the resistivity of the gate insulating layer is more preferably 1 ⁇ 10 13 ⁇ cm or more.
  • the material forming the second gate insulating film 22 is an inorganic silicon compound that does not have long-range order.
  • the inorganic silicon compound is at least one selected from the group consisting of silicon oxide, silicon nitride and silicon oxynitride.
  • Elements constituting silicon nitride include oxygen, silicon, and hydrogen.
  • Elements constituting silicon nitride include nitrogen, silicon, and hydrogen.
  • Elements constituting silicon oxynitride include oxygen, nitrogen, silicon, and hydrogen.
  • the relative dielectric constant ⁇ B of the second gate insulating film 22 is equal to or higher than the relative dielectric constant ⁇ A of the first gate insulating film 21 and is 3.5 or more and 10 or less.
  • the thickness of the second gate insulating film 22 is 2 nm or more so that the inorganic silicon compound is formed as a continuous film without being scattered like islands.
  • the second gate insulating film 22 may be a single layer film or a multilayer film.
  • the constituent material of each layer constituting the second gate insulating film 22 is an inorganic silicon compound.
  • Silicon oxide contains hydrogen in at least one form of bonding between silicon and hydrogen and bonding between oxygen and hydrogen.
  • the ratio of the oxygen content of silicon oxide to the silicon content of silicon oxide is 2 or less, which is the stoichiometric ratio of silicon dioxide.
  • Silicon nitride contains hydrogen in at least one form of bonding between silicon and hydrogen and bonding between nitrogen and hydrogen.
  • the ratio of the nitrogen content of silicon nitride to the silicon content of silicon nitride is 4/3 or less, which is the stoichiometric ratio of trisilicon tetranitride.
  • Silicon oxynitride contains hydrogen in at least one state of bonding between silicon and hydrogen, bonding between oxygen and hydrogen, and bonding between nitrogen and hydrogen.
  • the nitrogen content may be higher than the oxygen content, or the oxygen content may be higher than the nitrogen content.
  • the hydrogen contained in the inorganic silicon compound forms defects in the lattice of the inorganic silicon compound that forms the short-range order, and mitigates the fluctuation of the short-range order due to bending of the flexible substrate 11 .
  • the hydrogen content increases, dangling bonds of silicon contained in the inorganic silicon compound tend to decrease.
  • the contents of oxygen and nitrogen contained in the inorganic silicon compound are likely to decrease, when the semiconductor layer 13 is an oxide semiconductor, it is easy to maintain a suitable amount of oxygen deficiency in the oxide semiconductor.
  • the hydrogen content is excessive, hydrogen is likely to dissociate from silicon in the second gate insulating film 22, and the dissociated hydrogen may diffuse to change the threshold voltage.
  • the material forming the second gate insulating film 22 is at least one of silicon oxide, silicon nitride, and silicon oxynitride, in order to increase the durability of the electrical characteristics against bending of the flexible substrate 11,
  • the two-gate insulating film 22 satisfies the following conditions 1 and 2. Note that at % is an atomic percent.
  • the hydrogen content is 2 at % or more and 15 at % or less.
  • the thickness dB is 30 nm or less.
  • the second gate insulating film 22 When the material forming the second gate insulating film 22 is silicon oxide, the second gate insulating film 22 satisfies the following condition 3, in order to increase the durability of the electrical characteristics against bending of the flexible substrate 11 . and satisfy condition 4. (Condition 3)
  • the hydrogen content is 2 at % or more and 14 at % or less.
  • the thickness dB is 40 nm or less.
  • the hydrogen content of silicon oxide is preferably 6 at % or more and 10 at % or less
  • the thickness of the second gate insulating film 22 is preferably It is 5 nm or more and 25 nm or less.
  • the second gate insulating film 22 satisfies the following condition 5, in order to increase the durability of the electrical characteristics against bending of the flexible substrate 11 . and satisfy condition 6.
  • condition 5 The hydrogen content is 5 at % or more and 18 at % or less.
  • Condition 6) The thickness dB is 30 nm or less.
  • the gate insulating layer which is a laminated structure of the first gate insulating film 21 and the second gate insulating film 22, preferably satisfies the following formula (1).
  • the first gate insulating film 21 has a relative dielectric constant ⁇ A and a thickness dA
  • the second gate insulating film 22 has a relative dielectric constant ⁇ B and a thickness dB . 0.001 ⁇ ( ⁇ A /d A )/( ⁇ B /d B ) ⁇ 0.015 Equation (1)
  • the dielectric property value K is preferably 0.001 or more.
  • a method for manufacturing a bottom-gate/top-contact transistor includes a first step of forming a gate electrode layer 12 on a flexible substrate 11, a second step of laminating a first gate insulating film 21 on the gate electrode layer 12, and a first step of forming a first gate insulating film 21 on the gate electrode layer 12.
  • a third step of laminating the second gate insulating film 22 on the gate insulating film 21 is included.
  • the method for manufacturing a bottom-gate/top-contact transistor includes a fourth step of stacking the semiconductor layer 13 on the second gate insulating film 22, and a fourth step of stacking the source electrode layer 14 and the drain electrode layer 15 on the semiconductor layer 13. Includes 5 steps.
  • the source electrode layer 14 and the drain electrode layer 15 are laminated on the second gate insulating film 22 .
  • the semiconductor layer 13 is laminated on the source electrode layer 14 , the drain electrode layer 15 and the second gate insulating film 22 .
  • the method used in the fourth step is the method used in the fifth step in the method of manufacturing a bottom-gate/top-contact transistor.
  • the method used in the fifth step is the method used in the fourth step in the method of manufacturing a bottom-gate/top-contact transistor. Therefore, the method for manufacturing a bottom-gate/top-contact transistor will be mainly described below, and redundant description of the method for manufacturing a bottom-gate/bottom-contact transistor will be omitted.
  • the gate electrode layer 12 may be formed by a film formation method using a mask that follows the shape of the gate electrode layer 12 .
  • the gate electrode layer 12 may be formed by forming an electrode film to form the gate electrode layer 12 and then processing the electrode film into the shape of the gate electrode layer 12 using an etching method.
  • the film-forming method used for forming the gate electrode layer 12 is selected from the group consisting of a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a spin coating method using a conductive paste, a dip coating method, and a slit die coating method. at least one type of Alternatively, the film formation method used to form the gate electrode layer 12 is at least one selected from the group consisting of screen printing, letterpress printing, intaglio printing, planographic printing, and inkjet.
  • the first gate insulating film 21 may be formed by a coating method using a mask that follows the shape of the first gate insulating film 21 .
  • the first gate insulating film 21 may be formed by forming a coating film to be the first gate insulating film 21 and then processing the coating film into the shape of the first gate insulating film 21 by photolithography. .
  • the coating method used for forming the first gate insulating film 21 is at least selected from the group consisting of spin coating, dip coating, slit die coating, screen printing, and inkjet using a coating liquid containing an organic polymer compound. It is one kind.
  • a coating film is formed by baking a liquid film made of a coating liquid.
  • the coating liquid contains a photosensitive polymer.
  • the second gate insulating film 22 may be formed by a film forming method using a mask that follows the shape of the second gate insulating film 22 .
  • the second gate insulating film 22 may be formed by forming an insulating film to be the second gate insulating film 22 and then processing the insulating film into the shape of the second gate insulating film 22 using an etching method. good.
  • the film formation method used to form the second gate insulating film 22 is at least one selected from the group consisting of laser ablation, plasma CVD, optical CVD, thermal CVD, sputtering, and sol-gel.
  • the film forming method used to form the second gate insulating film 22 is a spin coating method, dip coating method, slit die coating method, screen printing method, or inkjet method using a coating liquid containing a precursor of an inorganic polymer compound. At least one coating method selected from the group.
  • the semiconductor layer 13 may be formed by a film forming method using a mask that follows the shape of the semiconductor layer 13 .
  • the semiconductor layer 13 may be formed by forming a semiconductor film to be the semiconductor layer 13 and then processing the semiconductor film into the shape of the semiconductor layer 13 using an etching method.
  • the semiconductor layer 13 is formed by a sputtering method or a CVD method.
  • the sputtering method includes a DC sputtering method in which a DC voltage is applied to the flexible substrate 11, or an RF sputtering method in which a high frequency is applied to the film formation space.
  • Impurity addition methods include a plasma processing method, an ion implantation method, an ion doping method, and a plasma immersion ion implantation method.
  • the source electrode layer 14 and the drain electrode layer 15 may be formed by a film formation method using a mask following the shape of the electrode layers.
  • the source electrode layer 14 and the drain electrode layer 15 are formed by forming electrode films to be the electrode layers 14 and 15, and then etching the electrode films into the shapes of the source electrode layer 14 and the drain electrode layer 15. It may be formed by a method of processing.
  • Film formation methods used to form the source electrode layer 14 and the drain electrode layer 15 include a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a spin coating method using a conductive paste, a dip coating method, and a slit die coating. It is at least one selected from the group consisting of laws.
  • the film formation method used to form the gate electrode layer 12 is at least one selected from the group consisting of screen printing, letterpress printing, intaglio printing, planographic printing, and inkjet.
  • Example 1 First, a polyimide film was used as the flexible substrate 11 and a MoNb film with a thickness of 100 nm was used as the gate electrode layer 12 .
  • the gate electrode layer 12 was formed by placing a shadow mask on the upper surface of the flexible substrate 11 and using a non-heated sputtering method using a MoNb sintered body as a target. The conditions for forming the MoNb film by the non-heating sputtering method are shown below.
  • an acrylic polymer film with a thickness d A of 1000 nm was used as the first gate insulating film 21
  • a silicon oxide film with a thickness d B of 2 nm was used as the second gate insulating film 22 .
  • a coating film was laminated on the upper surfaces of the flexible substrate 11 and the gate electrode layer 12 using a spin coating method using an acrylic polymer as an organic polymer compound. The coating film was then baked to obtain an acrylic polymer film.
  • the first gate insulating film 21 of Example 1 was formed on a substrate for measuring the relative dielectric constant ⁇ A , and the relative dielectric constant ⁇ A was measured.
  • the dielectric constant ⁇ A was 3.5.
  • the conditions for forming the acrylic polymer film by the spin coating method are shown below.
  • a parallel plate plasma CVD method was used to stack a silicon oxide film on the upper surface of the acrylic polymer film.
  • the silicon oxide film of Example 1 was formed on a substrate for measuring the relative dielectric constant ⁇ B , and the relative dielectric constant ⁇ B was measured. B was 4.7.
  • the conditions for forming the silicon oxide film by the parallel plate plasma CVD method are shown below.
  • the dielectric property value K of the gate insulating layer of Example 1 was 0.00149.
  • the silicon oxide film of Example 1 was formed on the substrate for measuring the hydrogen content rH, and the second gate insulating film 22 of Example 1 was subjected to hydrogen forward scattering spectrometry (HFS). , hydrogen content r H (atomic concentration: at %) was measured.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 1 was 9.7 at %.
  • the silicon content in the silicon oxide film of Example 1 using Rutherford Backscattering Spectrometry (RBS) was 31.2 at %, the oxygen content was 58.0 at %, and nitrogen and carbon was found to be below the detection limit.
  • an InGaZnO film with a thickness of 35 nm was used as the semiconductor layer 13 .
  • the InGaZnO film was formed by placing a shadow mask on the upper surface of the second gate insulating film 22 and using a non-heated sputtering method using an InGaZnO sintered body as a target.
  • the deposition conditions of the InGaZnO film by the non-heating sputtering method are shown below.
  • a MoNb film with a thickness of 100 nm was used as the source electrode layer 14 .
  • a MoNb film with a thickness of 100 nm was used as the drain electrode layer 15 .
  • the source electrode layer 14 and the drain electrode layer 15 were formed by placing a shadow mask on the upper surfaces of the second gate insulating film 22 and the semiconductor layer 13 and using a non-heated sputtering method using a MoNb sintered body as a target. The conditions for forming the MoNb film by the non-heating sputtering method are shown below.
  • the flexible substrate 11, the gate electrode layer 12, the first gate insulating film 21, the second gate insulating film 22, the semiconductor layer 13, the source electrode layer 14, and the drain electrode layer 15 are annealed at 150.degree.
  • the bottom-gate/top-contact transistor of Example 1 was obtained.
  • the thin film transistor of Example 1 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 2 A silicon oxide film having a thickness dB of 5 nm is used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 is the same as that of the first example, thereby fabricating the bottom-gate/top-contact transistor of the second example. Obtained.
  • the film formation time was changed from the film formation conditions of Example 1, and the conditions other than the film formation time were the same as those of Example 1 to obtain the silicon oxide film of Example 2. .
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 2 was 9.7 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 2 was 4.7, and the dielectric property value K of the gate insulating layer of Example 2 was 0.00372.
  • the thin film transistor of Example 2 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 3 A silicon oxide film with a thickness dB of 20 nm was used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 was the same as in Example 1, and the bottom-gate/top-contact transistor of Example 3 was manufactured. Obtained. In the formation of the second gate insulating film 22, the film formation time was changed from the film formation conditions of Example 1, and the conditions other than the film formation time were the same as those of Example 1 to obtain the silicon oxide film of Example 3. .
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 3 was 9.7 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 3 was 4.7, and the dielectric property value K of the gate insulating layer of Example 3 was 0.01489.
  • the thin film transistor of Example 3 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 4 A silicon nitride film having a thickness of 5 nm was used as the second gate insulating film 22, and the configuration other than the second gate insulating film 22 was the same as in Example 1, thereby obtaining a bottom-gate/top-contact transistor of Example 4. .
  • a silicon nitride film was formed on the upper surface of the acrylic polymer film using a parallel plate plasma CVD method. The deposition conditions of the silicon nitride film by the plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 4 was 14.1 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 4 was 7.8, and the dielectric property value K of the gate insulating layer of Example 4 was 0.00224.
  • the thin film transistor of Example 4 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • the silicon content in the silicon nitride film of Example 4 using Rutherford Backscattering Spectrometry (RBS) was 40.1 at%, the nitrogen content was 43.5 at%, and the oxygen content was 1.9 at %, and carbon was found to be below the detection limit.
  • Example 5 A silicon nitride film with a thickness dB of 15 nm is used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 is the same as in Example 1, and the bottom-gate/top-contact transistor of Example 5 is manufactured. Obtained.
  • the film formation time was changed from the film formation conditions of Example 4, and the conditions other than the film formation time were the same to obtain a silicon nitride film.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 5 was 14.1 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 5 was 7.8, and the dielectric property value K of the gate insulating layer of Example 5 was 0.01346.
  • the thin film transistor of Example 5 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 6 A bottom-gate/top-contact transistor of Example 6, using a silicon oxynitride film with a thickness dB of 20 nm as the second gate insulating film 22 and having the same configuration as in Example 1 except for the second gate insulating film 22. got A silicon oxynitride film was formed on the upper surface of the acrylic polymer film using a parallel plate plasma CVD method. The deposition conditions of the silicon oxynitride film by the plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 6 was 14.1 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 6 was 6.1, and the dielectric property value K of the gate insulating layer of Example 6 was 0.01147.
  • the thin film transistor of Example 6 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 7 A silicon oxide film having a thickness dB of 5 nm is used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 is the same as that of the first example, thereby fabricating the bottom-gate/top-contact transistor of the seventh example. Obtained.
  • a parallel plate plasma CVD method was used to stack a silicon oxide film on the upper surface of the acrylic polymer film. The deposition conditions of the silicon oxide film by the parallel plate plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 7 was 3.0 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 7 was 4.2, and the dielectric property value K of the gate insulating layer of Example 7 was 0.00417.
  • the thin film transistor of Example 7 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 8 A silicon oxide film having a thickness dB of 25 nm is used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 is the same as that of the first example, and the bottom-gate/top-contact transistor of the eighth example is manufactured. Obtained.
  • a parallel plate plasma CVD method was used to stack a silicon oxide film on the upper surface of the acrylic polymer film.
  • the film formation time was changed from the film formation conditions of Example 1, and the conditions other than the film formation time were the same as those of Example 1 to obtain the silicon oxide film of Example 8.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 8 was 9.7 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 8 was 4.7, and the dielectric property value K of the gate insulating layer of Example 8 was 0.01861.
  • the thin film transistor of Example 8 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 9 An acrylic polymer film with a thickness d A of 2500 nm was used as the first gate insulating film 21 .
  • a silicon oxide film having a thickness dB of 3 nm is used as the second gate insulating film 22, and the structure other than the first gate insulating film 21 and the second gate insulating film 22 is the same as that of the first example.
  • a bottom-gate top-contact transistor was obtained.
  • the acrylic polymer film of Example 9 was obtained by changing the coating amount from the film formation conditions of Example 8 and keeping the conditions other than the coating amount the same as those of Example 1.
  • the film formation time was changed from the film formation conditions of Example 1, and the conditions other than the film formation time were the same as those of Example 1 to obtain the silicon oxide film of Example 9.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 9 was 9.7 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 9 was 4.7, and the dielectric property value K of the gate insulating layer of Example 9 was 0.00089.
  • the thin film transistor of Example 9 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 10 An acrylic polymer film with a thickness d A of 2000 nm is used as the first gate insulating film 21 , a silicon nitride film with a thickness d B of 4 nm is used as the second gate insulating film 22 , and the first gate insulating film 21 and the second gate insulating film 21 are A bottom-gate/top-contact transistor of Example 10 was obtained with the same configuration as that of Example 4 except for the gate insulating film 22 .
  • the acrylic polymer film of Example 10 was obtained by changing the coating amount under the film forming conditions of Example 4 and keeping the conditions other than the coating amount the same as those of Example 4.
  • the silicon nitride film the film formation time was changed from the film formation conditions of Example 4, and the conditions other than the film formation time were the same as those of Example 4, and the silicon nitride film of Example 10 was obtained.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 10 was 14.1 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 10 was 7.8, and the dielectric property value K of the gate insulating layer of Example 10 was 0.00090.
  • the thin film transistor of Example 10 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 11 An acrylic polymer film with a thickness d A of 600 nm is used as the first gate insulating film 21 , a silicon oxide film with a thickness d B of 7 nm is used as the second gate insulating film 22 , and the first gate insulating film 21 and the second gate insulating film 21 are A bottom-gate/top-contact transistor of Example 11 was obtained with the same configuration as in Example 1 except for the gate insulating film 22 .
  • the coating amount was changed from the film forming conditions of Example 1, and the conditions other than the coating amount were the same as those of Example 1 to obtain an acrylic polymer film of Example 11.
  • the film formation time was changed from the film formation conditions of Example 1, and the conditions other than the film formation time were the same as those of Example 1, and the silicon oxide film of Example 11 was obtained.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 11 was 9.7 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 11 was 4.7, and the dielectric property value K of the gate insulating layer of Example 11 was 0.00869.
  • the thin film transistor of Example 11 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 12 An acrylic polymer film with a thickness d A of 400 nm is used as the first gate insulating film 21 , a silicon oxide film with a thickness d B of 7 nm is used as the second gate insulating film 22 , and the first gate insulating film 21 and the second gate insulating film 21 are A bottom-gate/top-contact transistor of Example 12 was obtained with the same configuration as in Example 1 except for the gate insulating film 22 .
  • the coating amount was changed from the film forming conditions of Example 1, and the conditions other than the coating amount were the same as those of Example 1 to obtain an acrylic polymer film of Example 12.
  • the film formation time was changed from the film formation conditions of Example 1, and the conditions other than the film formation time were the same as those of Example 1 to obtain the silicon oxide film of Example 12.
  • the hydrogen content rH in the second gate insulating film 22 of Example 12 was 9.7 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 12 was 4.7, and the dielectric property value K of the gate insulating layer of Example 12 was 0.01303.
  • the thin film transistor of Example 12 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 13 An acrylic polymer film with a thickness d A of 300 nm is used as the first gate insulating film 21 , a silicon nitride film with a thickness d B of 4 nm is used as the second gate insulating film 22 , the first gate insulating film 21 and the second gate insulating film 21 are A bottom-gate/top-contact transistor of Example 13 was obtained with the same configuration as in Example 4 except for the gate insulating film 22 .
  • the coating amount was changed from the film forming conditions of Example 1, and the conditions other than the coating amount were the same as those of Example 1 to obtain an acrylic polymer film of Example 13.
  • the film formation time was changed from the film formation conditions of Example 4, and the conditions other than the film formation time were the same as those of Example 4 to obtain the silicon nitride film of Example 13.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 13 was 14.1 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 13 was 7.8, and the dielectric property value K of the gate insulating layer of Example 13 was 0.00598.
  • the thin film transistor of Example 13 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 14 An acrylic polymer film with a thickness d A of 600 nm is used as the first gate insulating film 21 , a silicon nitride film with a thickness d B of 4 nm is used as the second gate insulating film 22 , the first gate insulating film 21 and the second gate insulating film 21 are A bottom-gate/top-contact transistor of Example 14 was obtained with the same configuration as in Example 4 except for the gate insulating film 22 .
  • the coating amount was changed from the film forming conditions of Example 4, and the conditions other than the coating amount were the same as those of Example 4 to obtain an acrylic polymer film of Example 14.
  • the film formation time was changed from the film formation conditions of Example 4, and the conditions other than the film formation time were the same as those of Example 4 to obtain the silicon nitride film of Example 14.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 14 was 14.1 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 14 was 7.8, and the dielectric property value K of the gate insulating layer of Example 14 was 0.00298.
  • the thin film transistor of Example 14 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 15 A silicon oxide film having a thickness dB of 25 nm is used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 is the same as that of the first example. Obtained.
  • a parallel plate plasma CVD method was used to stack a silicon oxide film on the upper surface of the acrylic polymer film. The deposition conditions of the silicon oxide film by the parallel plate plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 13 was 12.1 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 13 was 4.7, and the dielectric property value K of the gate insulating layer of Example 15 was 0.01861.
  • the thin film transistor of Example 15 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 16 A silicon nitride film having a thickness dB of 25 nm is used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 is the same as that of Example 4, and the bottom-gate/top-contact transistor of Example 16 is fabricated. Obtained.
  • a silicon nitride film was formed on the upper surface of the acrylic polymer film using a parallel plate plasma CVD method. The deposition conditions of the silicon nitride film by the plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Example 16 was 6.9 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Example 16 was 7.8, and the dielectric property value K of the gate insulating layer of Example 16 was 0.01122.
  • the thin film transistor of Example 16 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • the thin film transistor of Comparative Example 1 has a multi-layer structure obtained by omitting the second gate insulating film 22 from the bottom-gate/bottom-contact transistor described with reference to FIG. That is, the thin film transistor of Comparative Example 1 includes the source electrode layer 14 and the drain electrode layer 15 on the upper surface of the first gate insulating film 21 . Further, in the thin film transistor of Comparative Example 1, a semiconductor is formed on the upper surface of the source electrode layer 14, the upper surface of the drain electrode layer 15, and the upper surface of the first gate insulating film 21 so as to connect the source electrode layer 14 and the drain electrode layer 15 to each other. A layer 13 is provided.
  • the thin film transistor of Comparative Example 1 similarly to the formation of the thin film transistor of Example 1, a polyimide film was used as the flexible substrate 11, a MoNb film having a thickness of 100 nm was used as the gate electrode layer 12, and the first An acrylic polymer film having a thickness of 1000 nm was used as the gate insulating film 21 .
  • the conditions for forming the MoNb film and the conditions for forming the acrylic polymer film were the same as in Example 1.
  • a shadow mask is placed on the upper surface of the first gate insulating film 21, a MoNb film having a thickness of 100 nm is formed as the source electrode layer 14, and a MoNb film having a thickness of 100 nm is formed as the drain electrode layer 15. formed a MoNb film of 100 nm.
  • the same unheated sputtering method as in Example 1 was used as the conditions for forming the MoNb film.
  • an InGaZnO film was formed as the semiconductor layer 13 on the upper surface of the first gate insulating film 21 so as to connect the source electrode layer 14 and the drain electrode layer 15 .
  • Example 1 The same unheated sputtering method as in Example 1 was used as the deposition conditions for the InGaZnO film. Then, the thin film transistor of Comparative Example 1 was obtained by performing annealing at 150° C. in the same manner as in Example 1. The thin film transistor of Comparative Example 1 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 2 A silicon oxide film having a thickness dB of 50 nm is used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 is the same as that of Example 1. A bottom-gate/top-contact transistor of Comparative Example 2 is manufactured. Obtained. In the formation of the second gate insulating film 22, the film formation time was changed from the film formation conditions of Example 1, and the conditions other than the film formation time were the same as those of Example 1 to obtain a silicon oxide film of Comparative Example 2. .
  • the hydrogen content r 2 H in the second gate insulating film 22 of Comparative Example 2 was 9.7 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Comparative Example 2 was 4.7, and the dielectric property value K of the gate insulating layer of Comparative Example 2 was 0.03723.
  • the thin film transistor of Comparative Example 2 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • a silicon nitride film having a thickness dB of 35 nm is used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 is the same as that of Example 4, and the bottom-gate/top-contact transistor of Comparative Example 3 is fabricated. Obtained.
  • the film formation time was changed from the film formation conditions of Example 4, and the conditions other than the film formation time were the same as those of Example 4 to obtain a silicon nitride film of Comparative Example 3. .
  • the hydrogen content r 2 H in the second gate insulating film 22 of Comparative Example 3 was 14.1 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Comparative Example 3 was 7.8, and the dielectric property value K of the gate insulating layer of Comparative Example 4 was 0.01571.
  • the thin film transistor of Comparative Example 4 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • a silicon oxide film having a thickness dB of 5 nm is used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 is the same as that of Example 1.
  • a bottom-gate/top-contact transistor of Comparative Example 4 is fabricated. Obtained.
  • a parallel plate plasma CVD method was used to stack a silicon oxide film on the upper surface of the acrylic polymer film. The deposition conditions of the silicon oxide film by the parallel plate plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Comparative Example 4 was 1.0 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Comparative Example 4 was 3.9, and the dielectric property value K of the gate insulating layer of Comparative Example 4 was 0.00449.
  • the thin film transistor of Comparative Example 4 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • a silicon nitride film having a thickness of 10 nm was used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 was the same as in Example 4, thereby obtaining a bottom-gate/top-contact transistor of Comparative Example 5.
  • a silicon nitride film was formed on the upper surface of the acrylic polymer film using a parallel plate plasma CVD method. The deposition conditions of the silicon nitride film by the plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Comparative Example 5 was 1.2 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Comparative Example 5 was 6.8, and the dielectric property value K of the gate insulating layer of Comparative Example 5 was 0.00515.
  • the thin film transistor of Comparative Example 5 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Example 6 A silicon oxide film having a thickness dB of 25 nm was used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 was the same as in Example 1. A bottom-gate/top-contact transistor of Comparative Example 6 was manufactured. Obtained. In the formation of the silicon oxide film, a parallel plate plasma CVD method was used to stack a silicon oxide film on the upper surface of the acrylic polymer film. The deposition conditions of the silicon oxide film by the parallel plate plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Comparative Example 6 was less than 1.0 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Comparative Example 6 was 3.9, and the dielectric property value K of the gate insulating layer of Comparative Example 6 was 0.02244.
  • the thin film transistor of Comparative Example 6 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Comparative Example 7 A silicon oxide film having a thickness dB of 15 nm was used as the second gate insulating film 22, and the structure other than the second gate insulating film 22 was the same as that of Example 1. A bottom-gate/top-contact transistor of Comparative Example 7 was manufactured. Obtained. In the formation of the silicon oxide film, a parallel plate plasma CVD method was used to stack a silicon oxide film on the upper surface of the acrylic polymer film. The deposition conditions of the silicon oxide film by the parallel plate plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Comparative Example 7 was 16.2 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Comparative Example 7 was 5.1, and the dielectric property value K of the gate insulating layer of Comparative Example 7 was 0.01029.
  • the thin film transistor of Comparative Example 7 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • Comparative Example 8 A bottom-gate/top-contact transistor of Comparative Example 8 was obtained by using a silicon nitride film having a thickness of 15 nm as the second gate insulating film 22 and having the same configuration as in Example 4 except for the second gate insulating film 22. .
  • a silicon nitride film was formed on the upper surface of the acrylic polymer film using a parallel plate plasma CVD method. The deposition conditions of the silicon nitride film by the plasma CVD method are shown below.
  • the hydrogen content r 2 H in the second gate insulating film 22 of Comparative Example 8 was 21.7 at %.
  • the dielectric constant ⁇ B of the second gate insulating film 22 of Comparative Example 8 was 8.1, and the dielectric property value K of the gate insulating layer of Comparative Example 8 was 0.00648.
  • the thin film transistor of Comparative Example 8 had a channel length of 200 ⁇ m and a channel width of 2000 ⁇ m.
  • the voltage of the source electrode layer 14 is set to 0 V, and the source-drain voltage Vds, which is the voltage between the source electrode layer 14 and the drain electrode layer 15, is set to 10 V. Then, the transfer characteristic, which is the relationship between the gate voltage Vgs and the drain current Id, was obtained.
  • a gate voltage Vgs is the voltage between the source electrode layer 14 and the gate electrode layer 12 .
  • a drain current Id is a current that flows through the drain electrode layer 15 .
  • the gate voltage Vgs was changed by changing the voltage of the gate electrode layer 12 from -20V to +20V. Then, the gate voltage Vgs when the drain current Id is 1 mA was measured as the threshold voltage.
  • the mutual conductance Gm (A/V), which is the change in the drain current Id with respect to the change in the gate voltage Vgs, was calculated. Then, in the relational expression between the mutual conductance Gm and the source-drain voltage Vds in the linear region, the dielectric constant ⁇ A and the thickness d A of the first gate insulating film 21 and the dielectric constant ⁇ B of the second gate insulating film 22 are and thickness d B , channel length, channel width, and source-drain voltage Vds were applied to calculate the mobility.
  • the voltage of the gate electrode layer 12 is ⁇ 20 V
  • the source-drain voltage Vds is 0 V
  • the stress temperature is 60° C.
  • the stress The application time was set to 1 hour. That is, the source electrode layer 14 and the drain electrode layer 15 of the thin film transistor were set at the same potential, and a potential lower than that of the source electrode layer 14 and the drain electrode layer 15 was applied to the gate electrode layer 12 for a certain period of time.
  • the threshold voltage after the load test was subtracted from the threshold voltage before the load test, and the subtracted value was measured as the change amount ⁇ Vth of the threshold voltage.
  • the flexible substrate 11 was bent back so that the radius of curvature was 1 mm, and the bending of the flexible substrate 11 was repeated 100,000 times. Then, the ratio of the difference value between the mobility before the bending test and the mobility after the bending test to the mobility before the bending test was calculated as the reduction rate of the mobility.
  • FIG. 4 shows the mobility reduction rate with respect to the thickness d B and the hydrogen content r 2 H of the second gate insulating film 22 for Examples 1 to 16 and Comparative Examples 1 to 8.
  • the hollow circles in FIG. 4 indicate the level at which the second gate insulating film 22 is a silicon oxide film and the rate of decrease in mobility is less than 20%.
  • a black circle in FIG. 4 indicates a level at which the second gate insulating film 22 is a silicon oxide film and the rate of decrease in mobility is 20% or more.
  • the hollow square marks in FIG. 4 indicate the level at which the second gate insulating film 22 is a silicon nitride film and the rate of decrease in mobility is less than 20%.
  • the hollow triangles in FIG. 4 indicate the level at which the second gate insulating film 22 is a silicon oxynitride film and the rate of decrease in mobility is 19% or less.
  • FIG. 5 shows the mobility reduction rate with respect to the thickness dB of the second gate insulating film 22 and the dielectric property value K for Examples 1 to 16 and Comparative Examples 1 to 8.
  • the hollow circles in FIG. 5 indicate the level at which the second gate insulating film 22 is a silicon oxide film and the rate of decrease in mobility is less than 20%.
  • a black circle in FIG. 5 indicates a level at which the second gate insulating film 22 is a silicon oxide film and the rate of decrease in mobility is 20% or more.
  • the hollow square marks in FIG. 5 indicate the level at which the second gate insulating film 22 is a silicon nitride film and the rate of decrease in mobility is less than 20%.
  • the hollow triangles in FIG. 5 indicate the level at which the second gate insulating film 22 is a silicon oxynitride film and the rate of decrease in mobility is 19% or less.
  • FIG. 6 and 7 show relative dielectric constant ⁇ A and thickness d A of first gate insulating film 21 and relative dielectric constant ⁇ of second gate insulating film 22 for Examples 1 to 16 and Comparative Examples 1 to 8.
  • B material, thickness d B , and hydrogen content r H , dielectric property value K, mobility, change in threshold voltage ⁇ Vth, and rate of decrease in mobility.
  • the mobilities of Examples 1 to 16 were each as high as 8.0 cm 2 /V or more.
  • the mobilities of Comparative Examples 1 and 4 to 8 were each as low as 5.1 cm 2 /V or less.
  • the amount of change ⁇ Vth in the threshold voltage of Examples 1 to 16 was a small value of -1.9 V or more and -0.2 or less.
  • the amount of change ⁇ Vth in the threshold voltage of Comparative Examples 1 and 4 to 8 was a large value of ⁇ 10.0 V or less.
  • the mobility reduction rates of Examples 1 to 16 were each as low as 19% or less. On the other hand, the rate of decrease in mobility in Comparative Examples 1, 4, 5 and 8 was a high value of 20% or more.
  • the thin film transistors of Comparative Examples 2 and 3 exhibit a high value of 11.4 cm 2 /V or more, and the variation ⁇ Vth of the threshold voltage is -1. Although the value was as small as 1 V or more and -0.2 or less, cracking or peeling was observed after the bending test.
  • the oxygen-containing inorganic silicon compound the hydrogen content r 2 H is 2 at % or more, the amount of change ⁇ Vth in the threshold voltage can be suppressed, and the rate of decrease in mobility can be suppressed to less than 20%. It was also found that if the hydrogen content r 3 H is 15 at % or less, the amount of change ⁇ Vth in the threshold voltage can be suppressed and high mobility can be obtained.
  • the second gate insulating film 22 is a silicon oxide film
  • the hydrogen content rate rH is 14 atomic % (intermediate value between Example 15 and Comparative Example 7) or less, the amount of change ⁇ Vth is small and the mobility is high. , and the effectiveness of the effect of obtaining a low reduction rate thereof was also recognized.
  • the nitrogen-containing inorganic silicon It was confirmed that even in the compound, if the hydrogen content r 3 H is 2 at % or more, the amount of change ⁇ Vth in the threshold voltage can be suppressed, and the decrease rate of the mobility can be suppressed such as less than 20%. . It was also found that if the hydrogen content r 3 H is 15 at % or less, the amount of change ⁇ Vth in the threshold voltage can be suppressed and high mobility can be obtained.
  • the second gate insulating film 22 is a silicon nitride film
  • the hydrogen content rH is 18 at % or less (an intermediate value between Example 4 and Comparative Example 8)
  • the amount of change ⁇ Vth is small, and the mobility is high. , and the effectiveness of the effect of obtaining the low reduction rate was recognized to increase.
  • the thickness d B is It was confirmed that by satisfying condition 2, a high mobility of 8.0 cm 2 /V or more was obtained. It was also confirmed that the decrease in mobility due to the bending of the flexible substrate 11 can be suppressed. In addition, it was confirmed that the mobility durability against bending of the flexible substrate 11 can be obtained at a level that satisfies the conditions 1 and 2 in the configuration in which the dielectric characteristic value K satisfies the formula (1).
  • the comparison between Examples 2 and 3 and Comparative Examples 6 and 7 reveals that the hydrogen content of the silicon oxide film satisfies Condition 3 and From the comparison between No. 8 and Comparative Examples 1 and 2, it was confirmed that when the thickness d B satisfies Condition 4, the effectiveness of the effect of suppressing the decrease in mobility can be enhanced. That is, based on the intermediate value of the thickness d B between Example 8 and Comparative Example 2, it was confirmed that the effect of suppressing the decrease in mobility can be enhanced by satisfying Condition 4.
  • the second gate insulating film 22 is a silicon nitride film
  • a comparison between Examples 4 and 5 and Comparative Examples 5 and 8 shows that the hydrogen content of the silicon nitride film satisfies Condition 5 and From the comparison between No. 10 and Comparative Examples 1 and 3, it was confirmed that when the thickness d B satisfies Condition 6, the feasibility of the effect of suppressing the decrease in mobility was enhanced. That is, based on the intermediate value of the thickness d B between Example 5 and Comparative Example 3, it was confirmed that by satisfying Condition 6, it was possible to enhance the feasibility of the effect of suppressing the decrease in mobility.
  • the configuration including the second gate insulating film 22 of Examples 2, 3, and 8 provided higher mobility than Examples 1, 7, and 9. Therefore, if the silicon oxide film has a hydrogen content of 6 at % or more and 10 at % or less and a thickness dB of the silicon oxide film is 5 nm or more and 25 nm or less, the mobility can be increased.
  • the silicon oxide film has a hydrogen content of 6 at % or more and 10 at % or less and a thickness dB of the silicon oxide film is 5 nm or more and 20 nm or less, a higher mobility can be obtained after the bending test. It becomes possible.
  • the thickness dA of the first gate insulating film 21 is preferably 1000 nm or less, more preferably 600 nm or less, and 400 nm or less. is more preferred.
  • the following effects can be obtained. (1) With a configuration that satisfies the above conditions 1 to 6, it is possible to reduce the amount of change in the threshold voltage and increase the mobility of the semiconductor layer 13, and to prevent bending of the flexible substrate 11. It becomes possible to suppress a change in mobility. (2) When the dielectric property value K is 0.001 or more and less than 0.015, it is possible to obtain the effect according to the above (1) with high mobility.

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Abstract

ゲート絶縁層は、支持面の第２部分とゲート電極層とを覆う有機高分子化合物で構成された第１ゲート絶縁膜２１と、第１ゲート絶縁膜２１と半導体層１３とに挟まれて無機珪素化合物で構成された第２ゲート絶縁膜２２と、から構成される。第２ゲート絶縁膜２２の厚さが、２ｎｍ以上３０ｎｍ以下であり、第２ゲート絶縁膜２２の水素含有量が、５ａｔ％以上１３ａｔ％以下であり、これによって可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性が高まる。

Description

薄膜トランジスタ、および薄膜トランジスタの製造方法
　本開示は、有機高分子化合物によって構成された第１ゲート絶縁膜と、無機珪素化合物によって構成された第２ゲート絶縁膜との積層体をゲート絶縁層として備える薄膜トランジスタ、および薄膜トランジスタの製造方法に関する。
　有機高分子化合物膜と無機珪素化合物膜とをゲート絶縁層に備えた薄膜トランジスタは、耐圧性と柔軟性とを兼ね備える。薄膜トランジスタの電気的な特性を高めること、および薄膜トランジスタにおける層間での密着性を高めることを目的として、ゲート絶縁層の誘電特性値（＝（εＡ／ｄＡ）／（εＢ／ｄＢ））を０．０１５以上１．０以下とすることが提案されている（例えば、特許文献１を参照）。なお、誘電特性値の算出に用いる比誘電率εＡは、有機高分子化合物を含有する第１ゲート絶縁膜の比誘電率である。厚さｄＡは、第１ゲート絶縁膜の厚さである。また、誘電特性値の算出に用いる比誘電率εＢは、無機珪素化合物を含有する第２ゲート絶縁膜の比誘電率である。厚さｄＢは、第２ゲート絶縁膜の厚さである。
特開２０１０－２１２６４号公報
　ゲート絶縁層が有する比誘電率は、単位面積あたりに誘起される電荷量を確保できるか否かを示す指標値であり、また、ゲート絶縁層が有する比誘電率は、ゲート電極と他の電極との間の電流漏れを抑えるか否かを示す指標値でもある。一方、ゲート絶縁層が有する比誘電率は、可撓性基板の曲げに対する電気的な耐久性と密接に関連していない。同様に、誘電分極のしやすさを第１ゲート絶縁膜と第２ゲート絶縁膜との間で比較した上述の誘電特性値もまた、可撓性基板の曲げに対する電気的な耐久性と密接に関連していない。結果として、所定範囲の比誘電率を備えた構成、さらには所定範囲の誘電特性値を備えた構成であっても、可撓性基板の曲げに対する電気的な耐久性を高めるまでには至らない。
　上記課題を解決するための薄膜トランジスタは、支持面を有した可撓性基板と、前記支持面の第１部分に位置するゲート電極層と、前記支持面の第２部分と前記ゲート電極層とを覆うゲート絶縁層と、前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟む前記半導体層と、前記半導体層の第１端部に接するソース電極層と、前記半導体層の第２端部に接するドレイン電極層と、を備える。前記ゲート絶縁層は、有機高分子化合物によって構成され、前記第２部分と前記ゲート電極層とを覆う第１ゲート絶縁膜と、無機珪素化合物によって構成され、前記第１ゲート絶縁膜と前記半導体層とに挟まれた第２ゲート絶縁膜と、から構成される。前記第２ゲート絶縁膜の厚さが、２ｎｍ以上３０ｎｍ以下であり、前記第２ゲート絶縁膜の水素含有量が、２ａｔ％以上１５ａｔ％以下である。
　上記課題を解決するための薄膜トランジスタは、支持面を有した可撓性基板と、前記支持面の第１部分に位置するゲート電極層と、前記支持面の第２部分と前記ゲート電極層とを覆うゲート絶縁層と、前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟む前記半導体層と、前記半導体層の第１端部に接するソース電極層と、前記半導体層の第２端部に接するドレイン電極層と、を備える。前記ゲート絶縁層は、有機高分子化合物によって構成され、前記第２部分と前記ゲート電極層とを覆う第１ゲート絶縁膜と、酸化珪素によって構成され、前記第１ゲート絶縁膜と前記半導体層とに挟まれた第２ゲート絶縁膜と、から構成される。前記第２ゲート絶縁膜の厚さが、２ｎｍ以上４０ｎｍ以下であり、前記第２ゲート絶縁膜の水素含有量が、２ａｔ％以上１４ａｔ％以下である。
　上記課題を解決するための薄膜トランジスタは、支持面を有した可撓性基板と、前記支持面の第１部分に位置するゲート電極層と、前記支持面の第２部分と前記ゲート電極層とを覆うゲート絶縁層と、前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟む前記半導体層と、前記半導体層の第１端部に接するソース電極層と、前記半導体層の第２端部に接するドレイン電極層と、を備える。前記ゲート絶縁層は、有機高分子化合物によって構成され、前記第２部分と前記ゲート電極層とを覆う第１ゲート絶縁膜と、窒化珪素によって構成され、前記第１ゲート絶縁膜と前記半導体層とに挟まれた第２ゲート絶縁膜と、から構成される。前記第２ゲート絶縁膜の厚さが、２ｎｍ以上３０ｎｍ以下であり、前記第２ゲート絶縁膜の水素含有量が、５ａｔ％以上１８ａｔ％以下である。
　上記各薄膜トランジスタによれば、しきい値電圧の変化量を低めること、かつ半導体層の電界効果移動度を高めることが可能となる。さらに、可撓性基板の曲げに対する電界効果移動度の変化を抑えることが可能となる。
　上記薄膜トランジスタにおいて、前記第２ゲート絶縁膜の厚さが、５ｎｍ以上２５ｎｍ以下であり、前記第２ゲート絶縁膜の水素含有量が、６ａｔ％以上１０ａｔ％以下であってもよい。この薄膜トランジスタによれば、可撓性基板の曲げに対する電界効果移動度の変化を抑えることが、より高い電界効果移動度を備える構成において実現可能となる。
　上記薄膜トランジスタにおいて、前記第１ゲート絶縁膜は、比誘電率εＡと厚さｄＡとを有し、前記第２ゲート絶縁膜は、比誘電率εＢと厚さｄＢとを有し、前記ゲート絶縁層が下記式（１）を満たしてもよい。この薄膜トランジスタによれば、可撓性基板の曲げに対する電界効果移動度の変化を高い電界効果移動度のもとで抑えることが実現可能となる。
　０．００１≦（εＡ／ｄＡ）／（εＢ／ｄＢ）＜０．０１５　　…　　式（１）
　上記薄膜トランジスタにおいて、前記第１ゲート絶縁膜の比誘電率は、前記第２ゲート絶縁膜の比誘電率よりも低く、前記第１ゲート絶縁膜の厚さは、３００ｎｍ以上２５００ｎｍ以下であってもよい。
　上記薄膜トランジスタにおいて、前記半導体層は、インジウムを含有する酸化物半導体層であってもよい。
　上記課題を解決するための薄膜トランジスタの製造方法は、可撓性基板の支持面における第１部分にゲート電極層を形成すること、前記支持面の第２部分と前記ゲート電極層とを覆うようにゲート絶縁層を形成すること、前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟むように前記半導体層を形成すること、および、前記半導体層の第１端部に接するソース電極層、および前記半導体層の第２端部に接するドレイン電極層を形成すること、を含む。前記ゲート絶縁層を形成することは、前記第２部分と前記ゲート電極層とを覆う有機高分子化合物によって構成された第１ゲート絶縁膜を塗布法によって形成すること、および、前記第１ゲート絶縁膜と前記半導体層とに挟まれて無機珪素化合物によって構成された第２ゲート絶縁膜をプラズマＣＶＤ法によって形成すること、を含む。前記第２ゲート絶縁膜の厚さが、２ｎｍ以上３０ｎｍ以下であり、前記第２ゲート絶縁膜の水素含有量が、２ａｔ％以上１５ａｔ％以下である。
　上記課題を解決するための薄膜トランジスタの製造方法は、可撓性基板の支持面における第１部分にゲート電極層を形成すること、前記支持面の第２部分と前記ゲート電極層とを覆うようにゲート絶縁層を形成すること、前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟むように前記半導体層を形成すること、および、前記半導体層の第１端部に接するソース電極層、および前記半導体層の第２端部に接するドレイン電極層を形成すること、を含む。前記ゲート絶縁層を形成することは、前記第２部分と前記ゲート電極層とを覆う有機高分子化合物によって構成された第１ゲート絶縁膜を塗布法によって形成すること、および、前記第１ゲート絶縁膜と前記半導体層とに挟まれて酸化珪素によって構成された第２ゲート絶縁膜をプラズマＣＶＤ法によって形成すること、を含む。前記第２ゲート絶縁膜の厚さが、２ｎｍ以上４０ｎｍ以下であり、前記第２ゲート絶縁膜の水素含有量が、２ａｔ％以上１４ａｔ％以下である。
　上記課題を解決するための薄膜トランジスタの製造方法は、可撓性基板の支持面における第１部分にゲート電極層を形成すること、前記支持面の第２部分と前記ゲート電極層とを覆うようにゲート絶縁層を形成すること、前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟むように前記半導体層を形成すること、および、前記半導体層の第１端部に接するソース電極層、および前記半導体層の第２端部に接するドレイン電極層を形成すること、を含む。前記ゲート絶縁層を形成することは、前記第２部分と前記ゲート電極層とを覆う有機高分子化合物によって構成された第１ゲート絶縁膜を塗布法によって形成すること、および、前記第１ゲート絶縁膜と前記半導体層とに挟まれて窒化珪素によって構成された第２ゲート絶縁膜をプラズマＣＶＤ法によって形成すること、を含む。前記第２ゲート絶縁膜の厚さが、２ｎｍ以上３０ｎｍ以下であり、前記第２ゲート絶縁膜の水素含有量が、５ａｔ％以上１８ａｔ％以下である。
　上記各薄膜トランジスタの製造方法によれば、しきい値電圧の変化量を低めること、かつ半導体層の電界効果移動度を高めることが可能となる。さらに、可撓性基板の曲げに対する電界効果移動度の変化を抑えることが可能となる。
　上記構成によれば、可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性の向上が可能となる。
図１は、薄膜トランジスタが有する多層構造の第１例を示す断面図である。 図２は、薄膜トランジスタが有する多層構造の第２例を示す断面図である。 図３は、比較例における薄膜トランジスタを示す断面図である。 図４は、厚さと水素含有率とに対する移動度の減少率の関係を示す散布図である。 図５は、厚さと誘電特性値とに対する移動度の減少率の関係を示す散布図である。 図６は、各実施例における層構成と移動度の減少率との関係を示す表である。 図７は、各比較例における層構成と移動度の減少率との関係を示す表である。
　薄膜トランジスタ、および薄膜トランジスタの製造方法の一実施形態を以下に示す。まず、薄膜トランジスタの多層構造を説明し、次に薄膜トランジスタの各層について構成材料と寸法とを説明し、次に薄膜トランジスタの製造方法を説明する。
　なお、図１は、薄膜トランジスタが有する多層構造の第１例を示す。図２は、薄膜トランジスタが有する多層構造の第２例を示す。以下では、図１、図２のそれぞれを視座として、薄膜トランジスタの各構成要素における上面、および下面を記載する。
　また、薄膜トランジスタにおけるソースとドレインとは、薄膜トランジスタの駆動回路の動作によって定まるため、１つの電極層がソースからドレインに機能を替えてもよく、かつ他の電極層がドレインからソースに機能を替えてもよい。
　［多層構造］
　図１が示すように、薄膜トランジスタの第１例は、ボトムゲート・トップコンタクト型トランジスタである。薄膜トランジスタは、可撓性基板１１、ゲート電極層１２、第１ゲート絶縁膜２１、第２ゲート絶縁膜２２、半導体層１３、ソース電極層１４、およびドレイン電極層１５を備える。第１ゲート絶縁膜２１、および第２ゲート絶縁膜２２が、ゲート絶縁層を構成する。
　可撓性基板１１とゲート電極層１２とが、図１の上方向であるチャンネル深さ方向Ｚに並ぶ。ソース電極層１４とドレイン電極層１５とが、図１の右方向であるチャンネル長方向Ｘに並ぶ。チャンネル幅方向Ｙが、チャンネル長方向Ｘとチャンネル深さ方向Ｚとに直交する。
　可撓性基板１１の上面は、チャンネル長方向Ｘとチャンネル幅方向Ｙとに広がる支持面１１Ｓである。支持面１１Ｓは、チャンネル長方向Ｘにおいて相互に接する第１部分１１Ｓ１と第２部分１１Ｓ２とを備える。第１部分１１Ｓ１の面積は、第２部分１１Ｓ２の面積よりも小さい。第１部分１１Ｓ１は、ゲート電極層１２の下面と接する。第２部分１１Ｓ２は、第１ゲート絶縁膜２１の下面の一部分と接する。
　第１ゲート絶縁膜２１は、ゲート電極層１２の上面に接する。第１ゲート絶縁膜２１は、支持面１１Ｓの全体を覆ってもよいし、支持面１１Ｓの一部分を覆ってもよい。
　第２ゲート絶縁膜２２の下面は、第１ゲート絶縁膜２１の上面に接する。第２ゲート絶縁膜２２は、第１ゲート絶縁膜２１の全体を覆ってもよいし、第１ゲート絶縁膜２１の一部分を覆ってもよい。第２ゲート絶縁膜２２は、第２ゲート絶縁膜２２とゲート電極層１２とが第１ゲート絶縁膜２１を挟むように、ゲート電極層１２の上面を覆う。第１ゲート絶縁膜２１の一部は、ゲート電極層１２と第２ゲート絶縁膜２２の一部との間に位置する。第１ゲート絶縁膜２１は、ゲート電極層１２に積み重なる。第２ゲート絶縁膜２２は、第１ゲート絶縁膜２１に積み重なる。
　半導体層１３の下面は、第２ゲート絶縁膜２２の上面に接する。半導体層１３は、半導体層１３とゲート電極層１２とが第１ゲート絶縁膜２１と第２ゲート絶縁膜２２とを挟むように、ゲート電極層１２の上面を覆う。第１ゲート絶縁膜２１の一部と第２ゲート絶縁膜２２の一部とは、ゲート電極層１２と半導体層１３との間に位置する。半導体層１３は、第２ゲート絶縁膜２２に積み重なる。チャンネル長方向Ｘにおいて、半導体層１３の長さは、ゲート電極層１２の長さよりも大きい。
　ソース電極層１４の下面の一部分は、半導体層１３の上面に接する。ソース電極層１４の下面の他部分は、第２ゲート絶縁膜２２の上面に接する。ソース電極層１４は、チャンネル長方向Ｘの反対方向において、半導体層１３の端部である第１端部に接続されるように、半導体層１３の第１端部を覆う。ソース電極層１４は、半導体層１３の第１端部に積み重なる。
　ドレイン電極層１５の下面の一部分は、半導体層１３の上面に接する。ドレイン電極層１５の下面の他部分は、第２ゲート絶縁膜２２の上面に接する。ドレイン電極層１５は、チャンネル長方向Ｘにおいて、半導体層１３の端部である第２端部に接続されるように、半導体層１３の第２端部を覆う。ドレイン電極層１５は、半導体層１３の第２端部に積み重なる。
　ソース電極層１４とドレイン電極層１５とは、相互に離間している。チャンネル長方向Ｘにおいて、ソース電極層１４とドレイン電極層１５との間の長さＬは、ゲート電極層１２の長さよりも小さい。この場合、半導体層１３のなかのソース電極層１４とドレイン電極層１５との間の領域が、チャンネル領域Ｃである。チャンネル長方向Ｘにおけるチャンネル領域Ｃの長さ、すなわち、ソース電極層１４とドレイン電極層１５との間の長さＬが、チャンネル長である。また、チャンネル幅方向Ｙにおけるチャンネル領域Ｃの長さが、チャンネル幅である。
　なお、１つの薄膜トランジスタのなかでチャンネル幅方向Ｙの各位置でのチャンネル長が一定でない場合、全てのチャンネル長の平均値が、１つの薄膜トランジスタにおけるチャンネル長である。また、長さＬがゲート電極層１２の長さよりも大きい場合、チャンネル深さ方向Ｚにおいて、半導体層１３のなかでゲート電極層１２と重なる領域が、チャンネル領域Ｃである。
　図２が示すように、薄膜トランジスタは、ボトムゲート・ボトムコンタクト型トランジスタである。以下では、ボトムゲート・トップコンタクト型トランジスタと異なる構成について主に説明する。
　ソース電極層１４の下面は、第２ゲート絶縁膜２２の上面に接する。ドレイン電極層１５の下面は、第２ゲート絶縁膜２２の上面に接する。
　半導体層１３の下面の一部分は、第２ゲート絶縁膜２２に接する。半導体層１３の下面の一部分は、チャンネル長方向Ｘにおいて、ソース電極層１４とドレイン電極層１５との間を埋めるチャンネル領域Ｃを構成する。
　半導体層１３の下面におけるチャンネル長方向Ｘとは反対方向の端部である第１端部は、ソース電極層１４の上面に接するように、ソース電極層１４の上面を覆う。半導体層１３の下面におけるチャンネル長方向Ｘの端部である第２端部は、ドレイン電極層１５の上面に接するように、ドレイン電極層１５の上面を覆う。
　［可撓性基板］
　可撓性基板１１は、上面に絶縁性を有する。可撓性基板１１は、透明基板でもよいし、不透明基板でもよい。可撓性基板１１は、絶縁性を有したフィルムでもよいし、支持面１１Ｓに絶縁性を付与された金属箔でもよいし、支持面１１Ｓに絶縁性を付与された合金箔でもよいし、可撓性を有した薄板ガラスでもよい。
　可撓性基板１１を構成する材料は、有機高分子化合物、有機材料と無機材料との複合材料、金属、合金、および無機高分子化合物からなる群から選択される少なくとも一種である。
　可撓性基板１１は、単層構造体でもよいし、多層構造体でもよい。可撓性基板１１が多層構造体である場合、可撓性基板１１を構成する各層の構成材料は、それぞれ有機高分子化合物、複合材料、金属、合金、無機高分子化合物からなる群から選択されるいずれか一種である。
　可撓性基板１１が多層構造体である場合、可撓性基板１１は、下地基板と、下地基板から剥離可能に構成された剥離層とを備えてもよい。剥離層は、素子構造体と共に、下地基板から剥がされる。素子構造体を備える剥離層は、別の可撓性基材に貼り付けられてもよい。可撓性基材は、耐熱性が低い紙類、セロファン基材、布類、再生繊維類、皮革類、ナイロン基材、ポリウレタン基材を含む。この場合、剥離層と可撓性基材とは、別の可撓性基板１１を構成する。
　有機高分子化合物は、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン－テトラフルオロエチレンコポリマー、ポリイミド、フッ素系ポリマー、環状ポリオレフィン系ポリマーからなる群から選択される少なくとも一種である。
　複合材料は、ガラス繊維強化アクリルポリマー、あるいはガラス繊維強化ポリカーボネートである。金属は、アルミニウム、あるいは銅である。合金は、鉄クロム合金、鉄ニッケル合金、あるいは鉄ニッケルクロム合金である。無機高分子化合物は、酸化珪素、酸化硼素、および酸化アルミニウムを含む無アルカリガラス、あるいは、酸化珪素、酸化ナトリウム、および酸化カルシウムを含むアルカリガラスである。
　［電極層］
　各電極層１２，１４，１５は、それぞれ単層構造体でもよいし、多層構造体でもよい。各電極層１２，１４，１５が多層構造体である場合、各電極層１２，１４，１５は、それぞれ電極層の下層との密着性を高める最下層、および電極層の上層との密着性を高める最上層を有することが好ましい。
　各電極層１２，１４，１５を構成する材料は、金属でもよいし、合金でもよいし、導電性を有する金属酸化物でもよい。各電極層１２，１４，１５を構成する材料は、相互に異なってもよいし、同じであってもよい。
　金属は、それぞれ遷移金属、アルカリ金属、およびアルカリ土類金属の少なくとも一種である。遷移金属は、インジウム、アルミニウム、金、銀、白金、チタン、銅、ニッケル、タングステンからなる群から選択される少なくとも一種である。アルカリ金属は、リチウム、あるいはセシウムである。アルカリ土類金属は、マグネシウム、およびカルシウムの少なくとも一種である。合金は、モリブデンニオブ（ＭｏＮｂ）、鉄クロム、アルミニウムリチウム、マグネシウム銀、アルミネオジウム合金、アルミネオジムジルコニア合金()からなる群から選択されるいずれか一種である。
　金属酸化物は、酸化インジウム、酸化錫、酸化亜鉛、酸化カドミウム、酸化インジウムカドミウム、酸化カドミウム錫、酸化亜鉛錫からなる群から選択されるいずれか一種である。金属酸化物は、不純物を含有してもよい。不純物を含有する金属酸化物は、錫、亜鉛、チタン、セリウム、ハフニウム、ジルコニウム、モリブデンからなる群から選択される少なくとも一種の不純物を含有する酸化インジウムである。不純物を含有する金属酸化物は、アンチモン、またはフッ素を含有する酸化錫でもよい。不純物を含有する金属酸化物は、ガリウム、アルミニウム、硼素からなる群から選択される少なくとも一種の不純物を含有する酸化亜鉛でもよい。
　半導体層１３を構成する材料が金属酸化物である場合、各電極層１４，１５は、半導体層１３と同一の構成元素から構成され、かつ不純物の濃度を半導体層１３よりも十分に高めた層であってもよい。
　各電極層１２，１４，１５に適用できる材料の範囲を広げる場合、各電極層１２，１４，１５の電気抵抗率は、それぞれ好ましくは５．０×１０－５Ω・ｃｍ以上である。薄膜トランジスタの消費電力を抑える場合、各電極層１２，１４，１５の電気抵抗率は、それぞれ好ましくは１．０×１０－２Ω・ｃｍ以下である。
　各電極層１２，１４，１５の電気抵抗値を抑える場合、各電極層１２，１４，１５の厚さは、それぞれ好ましくは５０ｎｍ以上である。薄膜トランジスタを構成する各層の平坦性を高める場合、各電極層１２，１４，１５の厚さは、それぞれ好ましくは３００ｎｍ以下である。
　［半導体層］
　半導体層１３を構成する材料は、無機半導体でもよいし、有機半導体でもよい。無機半導体は、酸化物半導体でもよいし、アモルファスシリコンでもよいし、化合物半導体でもよい。酸化物半導体は、インジウム、および亜鉛の少なくとも一方を含む。
　半導体層１３の光透過率、および電界効果移動度（以下、移動度とも言う）を高める場合、半導体層１３は、好ましくはインジウムを含む酸化物半導体層である。酸化物半導体は、より好ましくはＩｎ-Ｍ-Ｚｎ系酸化物である。Ｉｎ-Ｍ-Ｚｎ系酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）を含み、かつアルミニウム、チタン、ガリウム（Ｇａ）、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、ハフニウム、および錫からなる群から選択される少なくとも一種の金属元素（Ｍ）を含む。
　半導体層１３の厚さの均一性を高める場合、半導体層１３の厚さは、好ましくは５ｎｍ以上である。半導体層１３の材料使用量を抑える場合、半導体層１３の厚さは、好ましくは１００ｎｍ以下である。厚さの均一性の向上、および材料使用量の抑制の両立を図る場合、半導体層１３の厚さは、好ましくは５ｎｍ以上１００ｎｍ以下である。さらに、これらの効果を得る実効性を高める場合、半導体層１３の厚さは、より好ましくは１０ｎｍ以上５０ｎｍ以下である。
　移動度を高める場合、半導体層１３の電気抵抗率は、好ましくは１．０×１０４Ω・ｃｍ以下である。オン電流値とオフ電流値との比である電流オン／オフ比を高める場合、半導体層１３の電気抵抗率は、好ましくは１．０×１０－１Ω・ｃｍ以上である。移動度の向上、および電流オン／オフ比の向上の両立を図る場合、半導体層１３の電気抵抗率は、好ましくは１．０×１０－１Ω・ｃｍ以上１．０×１０４Ω・ｃｍ以下である。さらに、これらの効果を得る実効性を高める場合、半導体層１３の電気抵抗率は、より好ましくは１．０×１００Ω・ｃｍ以上１．０×１０３Ω・ｃｍ以下である。
　［絶縁膜］
　第１ゲート絶縁膜２１を構成する材料は、有機高分子化合物である。有機高分子化合物は、ポリビニルフェノール、ポリイミド、ポリビニルアルコール、アクリルポリマー、エポキシポリマー、アモルファスフッ素ポリマーを含むフッ素系ポリマー、メラミンポリマー、フランポリマー、キシレンポリマー、ポリアミドイミドポリマー、シリコーンポリマーからなる群から選択される少なくとも一種である。第１ゲート絶縁膜２１の耐熱性を高める場合、有機高分子化合物は、好ましくは、ポリイミド、アクリルポリマー、フッ素系ポリマーからなる群から選択される少なくとも一種である。
　第１ゲート絶縁膜２１は、単層膜でもよいし、多層膜でもよい。第１ゲート絶縁膜２１が多層膜である場合、第１ゲート絶縁膜２１を構成する各層の構成材料は、それぞれ有機高分子化合物である。
　第１ゲート絶縁膜２１の比誘電率εＡは、２．０以上５．０以下である。第１ゲート絶縁膜２１の厚さを薄くし、移動度を高める場合、第１ゲート絶縁膜２１の比誘電率は、好ましくは３．０以上４．０以下である。
　ゲート電極層１２と他の電極層１４，１５との間の電流漏れを抑える場合、第１ゲート絶縁膜２１の厚さは、好ましくは５００ｎｍ以上である。薄膜トランジスタを駆動するためのゲート電圧の抑制を図る場合、第１ゲート絶縁膜２１の厚さは、好ましくは１０μｍ以下である。電流漏れの抑制、およびゲート電圧の抑制を図る場合、第１ゲート絶縁膜２１の厚さは、好ましくは５００ｎｍ以上１０μｍ以下である。さらに、これらの効果を得る実効性を高めると共に、第１ゲート絶縁膜２１の厚さの均一性を高め、かつ第１ゲート絶縁膜２１の生産性の向上を図る場合、第１ゲート絶縁膜２１の厚さは、より好ましくは１０００ｎｍ以上５０００ｎｍ以下である。第１ゲート絶縁膜２１の厚さは、さらに好ましくは１０００ｎｍ以上２５００ｎｍ以下である。
　ゲート絶縁層の耐圧性の向上を図る場合、ゲート絶縁層の抵抗率は、好ましくは１×１０１１Ω・ｃｍ以上である。さらに、第１ゲート絶縁膜２１の薄膜化を図る場合、ゲート絶縁層の抵抗率は、より好ましくは１×１０１３Ω・ｃｍ以上である。
　第２ゲート絶縁膜２２を構成する材料は、長距離秩序を有しない無機珪素化合物である。無機珪素化合物は、酸化珪素、窒化珪素、および酸化窒化珪素からなる群から選択される少なくとも一種である。窒化珪素を構成する元素は、酸素、珪素、および水素を含む。窒化珪素を構成する元素は、窒素、珪素、および水素を含む。酸化窒化珪素を構成する元素は、酸素、窒素、珪素、および水素を含む。
　第２ゲート絶縁膜２２の比誘電率εＢは、第１ゲート絶縁膜２１の比誘電率εＡ以上であって、３．５以上１０以下である。無機珪素化合物を島状に点在させず連続膜にするため、第２ゲート絶縁膜２２の厚さは、２ｎｍ以上である。
　第２ゲート絶縁膜２２は、単層膜でもよいし、多層膜でもよい。第２ゲート絶縁膜２２が多層膜である場合、第２ゲート絶縁膜２２を構成する各層の構成材料は、それぞれ無機珪素化合物である。
　酸化珪素は、珪素と水素との結合、および酸素と水素との結合の少なくとも一種の状態で水素を含む。酸化珪素の珪素の含有量に対する酸化珪素の酸素の含有量の比率は、二酸化珪素の化学量論比である２以下である。
　窒化珪素は、珪素と水素との結合、および窒素と水素との結合の少なくとも一種の状態で水素を含む。窒化珪素の珪素の含有量に対する窒化珪素の窒素の含有量の比率は、四窒化三珪素の化学量論比である４／３以下である。
　酸化窒化珪素は、珪素と水素との結合、酸素と水素との結合、および窒素と水素との結合の少なくとも一種の状態で水素を含む。酸化窒化珪素の組成は、窒素の含有量が酸素の含有量よりも高くてもよいし、酸素の含有量が窒素の含有量よりも高くてもよい。
　無機珪素化合物に含有される水素は、短距離秩序を形成する無機珪素化合物の格子に欠陥を形成し、可撓性基板１１の曲げによる短距離秩序の揺らぎを緩和する。なお、水素の含有量が上がるほど、無機珪素化合物に含まれる珪素の未結合手（ダングリングボンド）が減りやすい。また、無機珪素化合物に含まれる酸素や窒素の含有量が下がりやすいため、半導体層１３が酸化物半導体である場合、酸化物半導体における好適な酸素欠損量を保ちやすい。一方で、水素の含有量が過大である場合、第２ゲート絶縁膜２２のなかで水素が珪素から解離しやすく、解離した水素が拡散し、しきい値電圧を変化させるおそれがある。
　そこで、第２ゲート絶縁膜２２を構成する材料が酸化珪素、窒化珪素、および酸化窒化珪素の少なくとも一種である場合、可撓性基板１１の曲げに対する電気的な特性の耐久性を高めるため、第２ゲート絶縁膜２２は、下記条件１、および条件２を満たす。なお、ａｔ％は、原子百分率（atomic percent）である。
（条件１）水素含有量が２ａｔ％以上１５ａｔ％以下である。
（条件２）厚さｄＢが３０ｎｍ以下である。
　また、第２ゲート絶縁膜２２を構成する材料が酸化珪素である場合、可撓性基板１１の曲げに対する電気的な特性の耐久性を高めるため、第２ゲート絶縁膜２２は、下記条件３、および条件４を満たす。
（条件３）水素含有量が２ａｔ％以上１４ａｔ％以下である。
（条件４）厚さｄＢが４０ｎｍ以下である。
　さらに、電気的な特性の耐久性を高める実効性を高める場合、酸化珪素の水素含有量は、好ましくは６ａｔ％以上１０ａｔ％以下であり、かつ第２ゲート絶縁膜２２の厚さは、好ましくは５ｎｍ以上２５ｎｍ以下である。
　また、第２ゲート絶縁膜２２を構成する材料が窒化珪素である場合、可撓性基板１１の曲げに対する電気的な特性の耐久性を高めるため、第２ゲート絶縁膜２２は、下記条件５、および条件６を満たす。
（条件５）水素含有量が５ａｔ％以上１８ａｔ％以下である。
（条件６）厚さｄＢが３０ｎｍ以下である。
　また、薄膜トランジスタの電気的な特性を高める場合、第１ゲート絶縁膜２１と第２ゲート絶縁膜２２との積層構造体であるゲート絶縁層は、好ましくは下記式（１）を満たす。第１ゲート絶縁膜２１は、比誘電率εＡと厚さｄＡとを有し、第２ゲート絶縁膜２２は、比誘電率εＢと厚さｄＢとを有する。
　０．００１≦（εＡ／ｄＡ）／（εＢ／ｄＢ）＜０．０１５　　…　　式（１）
　ゲート絶縁層の耐圧性を高める場合、誘電特性値Ｋ（＝（εＡ／ｄＡ）／（εＢ／ｄＢ））は、好ましくは０．０１５より小さい。移動度を高める場合、誘電特性値Ｋは、好ましくは０．００１以上である。
　［薄膜トランジスタの製造方法］
　ボトムゲート・トップコンタクト型トランジスタの製造方法は、可撓性基板１１にゲート電極層１２を形成する第１工程、ゲート電極層１２に第１ゲート絶縁膜２１を積層する第２工程、および第１ゲート絶縁膜２１に第２ゲート絶縁膜２２を積層する第３工程を含む。また、ボトムゲート・トップコンタクト型トランジスタの製造方法は、第２ゲート絶縁膜２２に半導体層１３を積層する第４工程、および半導体層１３にソース電極層１４とドレイン電極層１５とを積層する第５工程を含む。
　なお、ボトムゲート・ボトムコンタクト型トランジスタの製造方法は、第４工程において、第２ゲート絶縁膜２２にソース電極層１４とドレイン電極層１５とを積層する。また、第５工程において、ソース電極層１４、ドレイン電極層１５、および第２ゲート絶縁膜２２に半導体層１３を積層する。第４工程に用いる方法は、ボトムゲート・トップコンタクト型トランジスタの製造方法における第５工程に用いる方法を用いる。第５工程に用いる方法は、ボトムゲート・トップコンタクト型トランジスタの製造方法における第４工程に用いる方法を用いる。そのため、以下では、ボトムゲート・トップコンタクト型トランジスタの製造方法を主に説明し、ボトムゲート・ボトムコンタクト型トランジスタの製造方法において重複した説明を割愛する。
　第１工程において、ゲート電極層１２は、ゲート電極層１２の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、ゲート電極層１２は、ゲート電極層１２となる電極膜を成膜した後に、エッチング法を用いて電極膜をゲート電極層１２の形状に加工する方法によって形成されてもよい。
　ゲート電極層１２の形成に用いる成膜方法は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、導電性ペーストを用いるスピンコート法、ディップコート法、スリットダイコート法からなる群から選択される少なくとも一種である。あるいは、ゲート電極層１２の形成に用いる成膜方法は、スクリーン印刷法、凸版印刷法、凹版印刷法、平版印刷法、インクジェット法からなる群から選択される少なくとも一種である。
　第２工程において、第１ゲート絶縁膜２１は、第１ゲート絶縁膜２１の形状に追従したマスクを用いる塗布法によって形成されてもよい。あるいは、第１ゲート絶縁膜２１は、第１ゲート絶縁膜２１となる塗布膜を形成した後に、塗布膜をフォトリソグラフィー法で第１ゲート絶縁膜２１の形状に加工する方法によって形成されてもよい。
　第１ゲート絶縁膜２１の形成に用いる塗布法は、有機高分子化合物を含む塗布液を用いるスピンコート法、ディップコート法、スリットダイコート法、スクリーン印刷法、インクジェット法からなる群から選択される少なくとも一種である。塗布法は、塗布液からなる液状膜を焼成することによって塗布膜を形成する。第１ゲート絶縁膜２１の形成にフォトリソグラフィー法を用いる場合、塗布液は、感光性を有したポリマーを含む。
　第３工程において、第２ゲート絶縁膜２２は、第２ゲート絶縁膜２２の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、第２ゲート絶縁膜２２は、第２ゲート絶縁膜２２となる絶縁膜を形成した後に、エッチング法を用いて絶縁膜を第２ゲート絶縁膜２２の形状に加工する方法によって形成されてもよい。
　第２ゲート絶縁膜２２の形成に用いる成膜方法は、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、熱ＣＶＤ法、スパッタリング法、ゾルゲル法からなる群から選択される少なくとも一種である。あるいは、第２ゲート絶縁膜２２の形成に用いる成膜方法は、無機高分子化合物の前駆体を含む塗布液を用いるスピンコート法、ディップコート法、スリットダイコート法、スクリーン印刷法、インクジェット法からなる群から選択される少なくとも一種の塗布法である。
　第４工程において、半導体層１３は、半導体層１３の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、半導体層１３は、半導体層１３となる半導体膜を形成した後に、エッチング法を用いて半導体膜を半導体層１３の形状に加工する方法によって形成されてもよい。
　半導体層１３は、スパッタリング法、あるいはＣＶＤ法によって形成される。スパッタリング法は、可撓性基板１１に直流電圧を印加したＤＣスパッタ法、あるいは成膜空間に高周波を印加したＲＦスパッタ法を含む。不純物の添加法は、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法である。
　第５工程において、ソース電極層１４、およびドレイン電極層１５は、電極層の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、ソース電極層１４、およびドレイン電極層１５は、電極層１４，１５となる電極膜を成膜した後に、エッチング法を用いて電極膜をソース電極層１４、およびドレイン電極層１５の形状に加工する方法によって形成されてもよい。
　ソース電極層１４、およびドレイン電極層１５の形成に用いる成膜方法は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、導電性ペーストを用いるスピンコート法、ディップコート法、スリットダイコート法からなる群から選択される少なくとも一種である。あるいは、ゲート電極層１２の形成に用いる成膜方法は、スクリーン印刷法、凸版印刷法、凹版印刷法、平版印刷法、インクジェット法からなる群から選択される少なくとも一種である。
　［実施例１］
　まず、可撓性基板１１としてポリイミドフィルムを用い、ゲート電極層１２として厚さが１００ｎｍのＭｏＮｂ膜を用いた。ゲート電極層１２は、可撓性基板１１の上面にシャドウマスクを配置し、ＭｏＮｂ焼結体をターゲットとする無加熱スパッタ法を用いて形成した。無加熱スパッタ法によるＭｏＮｂ膜の成膜条件を以下に示す。
　＜ＭｏＮｂ膜の成膜条件＞
・ターゲット組成比　：Ｍｏ（ａｔ％）：Ｎｂ（ａｔ％）＝９：１
・スパッタガス　　　：アルゴン
・スパッタガス流量　：４５ｓｃｃｍ
・成膜圧力　　　　　：１．０Ｐａ
・ターゲット電力　　：２００Ｗ（ＤＣ）
　次いで、第１ゲート絶縁膜２１として厚さｄＡが１０００ｎｍのアクリルポリマー膜を用い、第２ゲート絶縁膜２２として厚さｄＢが２ｎｍの酸化珪素膜を用いた。
　アクリルポリマー膜の形成は、まず、アクリルポリマーを有機高分子化合物とするスピンコート法を用いて、可撓性基板１１およびゲート電極層１２の上面に塗布膜を積層した。次いで、塗布膜を焼成して、アクリルポリマー膜を得た。
　なお、比誘電率εＡを測定するための基板に実施例１の第１ゲート絶縁膜２１を形成し、比誘電率εＡを測定した結果、実施例１の第１ゲート絶縁膜２１における比誘電率εＡは３．５であった。スピンコート法による上記アクリルポリマー膜の成膜条件を以下に示す。
　＜アクリルポリマー膜の成膜条件＞
・基材回転速度　　　：７３０ｒｐｍ／３０秒
・仮焼成温度　　　　：９０℃
・仮焼成時間　　　　：２分
・本焼成温度　　　　：２００℃
・本焼成時間　　　　：１時間
　酸化珪素膜の形成では、平行平板のプラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に酸化珪素膜を積層した。なお、比誘電率εＢを測定するための基板に実施例１の酸化珪素膜を形成し、比誘電率εＢを測定した結果、実施例１の第２ゲート絶縁膜２２における比誘電率εＢは、４．７であった。平行平板のプラズマＣＶＤ法による上記酸化珪素膜の成膜条件を以下に示す。
　＜酸化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／一酸化二窒素
・反応ガス流量　　　：６５ｓｃｃｍ（シラン）、５００ｓｃｃｍ（一酸化二窒素）
・成膜圧力　　　　　：２００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　実施例１のゲート絶縁層における誘電特性値Ｋは、０．００１４９であった。
　水素含有率ｒＨを測定するための基板に実施例１の酸化珪素膜を形成し、実施例１の第２ゲート絶縁膜２２について、水素前方散乱分析法（Hydrogen Forward Scattering Spectrometry:HFS）を用い、水素含有率ｒＨ（原子濃度：ａｔ％）を測定した。実施例１の第２ゲート絶縁膜２２における水素含有率ｒＨは、９．７ａｔ％であった。なお、ラザフォード後方散乱法（Rutherford Backscattering Spectrometry:RBS)を用いた実施例１の酸化珪素膜における珪素含有量は３１．２ａｔ％であり、酸素含有量は５８．０ａｔ％であり、窒素、および炭素は検出限界以下であることが認められた。
　次いで、半導体層１３として厚さが３５ｎｍのＩｎＧａＺｎＯ膜を用いた。ＩｎＧａＺｎＯ膜は、第２ゲート絶縁膜２２の上面にシャドウマスクを配置し、ＩｎＧａＺｎＯ焼結体をターゲットとする無加熱スパッタ法を用いて形成した。無加熱スパッタ法によるＩｎＧａＺｎＯ膜の成膜条件を以下に示す。
　＜ＩｎＧａＺｎＯ膜の成膜条件＞
・ターゲット組成比　：原子質量％　Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４
・スパッタガス　　　：アルゴン／酸素
・スパッタガス流量　：５０ｓｃｃｍ（アルゴン）、０．２ｓｃｃｍ（酸素）
・成膜圧力　　　　　：１．０Ｐａ・ターゲット電力　　：３００Ｗ
・ターゲット周波数　：１３．５６ＭＨｚ
　次いで、ソース電極層１４として厚さが１００ｎｍのＭｏＮｂ膜を用いた。また、ドレイン電極層１５として厚さが１００ｎｍのＭｏＮｂ膜を用いた。ソース電極層１４、およびドレイン電極層１５は、第２ゲート絶縁膜２２、および半導体層１３の上面にシャドウマスクを配置し、ＭｏＮｂ焼結体をターゲットとする無加熱スパッタ法を用いて形成した。無加熱スパッタ法によるＭｏＮｂ膜の成膜条件を以下に示す。
　＜ＭｏＮｂ膜の成膜条件＞
・ターゲット組成比　：原子質量％　Ｍｏ：Ｎｂ＝９：１
・スパッタガス　　　：アルゴン
・スパッタガス流量　：４５ｓｃｃｍ
・成膜圧力　　　　　：１．０Ｐａ
・ターゲット電力　　：２００Ｗ（ＤＣ）
　そして、可撓性基板１１、ゲート電極層１２、第１ゲート絶縁膜２１、第２ゲート絶縁膜２２、半導体層１３、ソース電極層１４、およびドレイン電極層１５を１５０℃でアニールし、これにより、実施例１のボトムゲート・トップコンタクト型トランジスタを得た。実施例１の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例２］
　第２ゲート絶縁膜２２として厚さｄＢが５ｎｍの酸化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例２のボトムゲート・トップコンタクト型トランジスタを得た。第２ゲート絶縁膜２２の形成では、実施例１の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例１と同じくして、実施例２の酸化珪素膜を得た。
　実施例２の第２ゲート絶縁膜２２における水素含有率ｒＨは、９．７ａｔ％であった。実施例２の第２ゲート絶縁膜２２における比誘電率εＢは、４．７であり、実施例２のゲート絶縁層における誘電特性値Ｋは、０．００３７２であった。実施例２の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例３］
　第２ゲート絶縁膜２２として厚さｄＢが２０ｎｍの酸化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例３のボトムゲート・トップコンタクト型トランジスタを得た。第２ゲート絶縁膜２２の形成では、実施例１の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例１と同じくして、実施例３の酸化珪素膜を得た。
　実施例３の第２ゲート絶縁膜２２における水素含有率ｒＨは、９．７ａｔ％であった。実施例３の第２ゲート絶縁膜２２における比誘電率εＢは、４．７であり、実施例３のゲート絶縁層における誘電特性値Ｋは、０．０１４８９であった。実施例３の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例４］
　第２ゲート絶縁膜２２として厚さが５ｎｍの窒化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例４のボトムゲート・トップコンタクト型トランジスタを得た。窒化珪素膜は、平行平板プラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に形成した。プラズマＣＶＤ法による窒化珪素膜の成膜条件を以下に示す。
　＜窒化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／アンモニア／水素／窒素
・反応ガス流量　　　：１０ｓｃｃｍ（シラン）、７０ｓｃｃｍ（アンモニア）
　　　　　　　　　　　３０００ｓｃｃｍ（水素）、２０００ｓｃｃｍ（窒素）
・成膜圧力　　　　　：３００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　実施例４の第２ゲート絶縁膜２２における水素含有率ｒＨは、１４．１ａｔ％であった。実施例４の第２ゲート絶縁膜２２における比誘電率εＢは、７．８であり、実施例４のゲート絶縁層における誘電特性値Ｋは、０．００２２４であった。実施例４の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。なお、ラザフォード後方散乱法（Rutherford Backscattering Spectrometry:RBS)を用いた実施例４の窒化珪素膜における珪素含有量は４０．１ａｔ％であり、窒素含有量は４３．５ａｔ％であり、酸素含有量は１．９ａｔ％であり、炭素は検出限界以下であることが認められた。
　［実施例５］
　第２ゲート絶縁膜２２として厚さｄＢが１５ｎｍの窒化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例５のボトムゲート・トップコンタクト型トランジスタを得た。第２ゲート絶縁膜２２の形成では、実施例４の成膜条件における成膜時間を変更し、成膜時間以外の条件を同じくして、窒化珪素膜を得た。
　実施例５の第２ゲート絶縁膜２２における水素含有率ｒＨは、１４．１ａｔ％であった。実施例５の第２ゲート絶縁膜２２における比誘電率εＢは、７．８であり、実施例５のゲート絶縁層における誘電特性値Ｋは、０．０１３４６であった。実施例５の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例６］
　第２ゲート絶縁膜２２として厚さｄＢが２０ｎｍの酸化窒化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例６のボトムゲート・トップコンタクト型トランジスタを得た。酸化窒化珪素膜は、平行平板プラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に形成した。プラズマＣＶＤ法による酸化窒化珪素膜の成膜条件を以下に示す。
　＜酸化窒化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／アンモニア／水素／一酸化二窒素
・反応ガス流量　　　：１０ｓｃｃｍ（シラン）、６０ｓｃｃｍ（アンモニア）
　　　　　　　　　　　３０００ｓｃｃｍ（水素）、１５００ｓｃｃｍ（窒素）
・成膜圧力　　　　　：３００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　実施例６の第２ゲート絶縁膜２２における水素含有率ｒＨは、１４．１ａｔ％であった。実施例６の第２ゲート絶縁膜２２における比誘電率εＢは、６．１であり、実施例６のゲート絶縁層における誘電特性値Ｋは、０．０１１４７であった。実施例６の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例７］
　第２ゲート絶縁膜２２として厚さｄＢが５ｎｍの酸化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例７のボトムゲート・トップコンタクト型トランジスタを得た。酸化珪素膜の形成では、平行平板のプラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に酸化珪素膜を積層した。平行平板のプラズマＣＶＤ法による酸化珪素膜の成膜条件を以下に示す。
　＜酸化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／一酸化二窒素
・反応ガス流量　　　：６５ｓｃｃｍ（シラン）、６００ｓｃｃｍ（一酸化二窒素）
・成膜圧力　　　　　：２００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　実施例７の第２ゲート絶縁膜２２における水素含有率ｒＨは、３．０ａｔ％であった。実施例７の第２ゲート絶縁膜２２における比誘電率εＢは、４．２であり、実施例７のゲート絶縁層における誘電特性値Ｋは、０．００４１７であった。実施例７の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例８］
　第２ゲート絶縁膜２２として厚さｄＢが２５ｎｍの酸化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例８のボトムゲート・トップコンタクト型トランジスタを得た。酸化珪素膜の形成では、平行平板のプラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に酸化珪素膜を積層した。酸化珪素膜の形成では、実施例１の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例１と同じくして、実施例８の酸化珪素膜を得た。
　実施例８の第２ゲート絶縁膜２２における水素含有率ｒＨは、９．７ａｔ％であった。実施例８の第２ゲート絶縁膜２２における比誘電率εＢは、４．７であり、実施例８のゲート絶縁層における誘電特性値Ｋは、０．０１８６１であった。実施例８の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例９］
　第１ゲート絶縁膜２１として厚さｄＡが２５００ｎｍのアクリルポリマー膜を用いた。第２ゲート絶縁膜２２として厚さｄＢが３ｎｍの酸化珪素膜を用い、第１ゲート絶縁膜２１、および第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例９のボトムゲート・トップコンタクト型トランジスタを得た。アクリル膜の形成では、実施例８の成膜条件における塗布量を変更し、塗布量以外の条件を実施例１と同じくして、実施例９のアクリルポリマー膜を得た。酸化珪素膜の形成では、実施例１の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例１と同じくして、実施例９の酸化珪素膜を得た。
　実施例９の第２ゲート絶縁膜２２における水素含有率ｒＨは、９．７ａｔ％であった。実施例９の第２ゲート絶縁膜２２における比誘電率εＢは、４．７であり、実施例９のゲート絶縁層における誘電特性値Ｋは、０．０００８９であった。実施例９の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例１０］
　第１ゲート絶縁膜２１として厚さｄＡが２０００ｎｍのアクリルポリマー膜を用い、第２ゲート絶縁膜２２として厚さｄＢが４ｎｍの窒化珪素膜を用い、第１ゲート絶縁膜２１、および第２ゲート絶縁膜２２以外の構成を実施例４と同じくして、実施例１０のボトムゲート・トップコンタクト型トランジスタを得た。アクリル膜の形成では、実施例４の成膜条件における塗布量を変更し、塗布量以外の条件を実施例４と同じくして、実施例１０のアクリルポリマー膜を得た。窒化珪素膜の形成では、実施例４の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例４と同じくして、実施例１０の窒化珪素膜を得た。
　実施例１０の第２ゲート絶縁膜２２における水素含有率ｒＨは、１４．１ａｔ％であった。実施例１０の第２ゲート絶縁膜２２における比誘電率εＢは、７．８であり、実施例１０のゲート絶縁層における誘電特性値Ｋは、０．０００９０であった。実施例１０の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例１１］
　第１ゲート絶縁膜２１として厚さｄＡが６００ｎｍのアクリルポリマー膜を用い、第２ゲート絶縁膜２２として厚さｄＢが７ｎｍの酸化珪素膜を用い、第１ゲート絶縁膜２１、および第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例１１のボトムゲート・トップコンタクト型トランジスタを得た。アクリル膜の形成では、実施例１の成膜条件における塗布量を変更し、塗布量以外の条件を実施例１と同じくして、実施例１１のアクリルポリマー膜を得た。酸化珪素膜の形成では、実施例１の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例１と同じくして、実施例１１の酸化珪素膜を得た。
　実施例１１の第２ゲート絶縁膜２２における水素含有率ｒＨは、９．７ａｔ％であった。実施例１１の第２ゲート絶縁膜２２における比誘電率εＢは、４．７であり、実施例１１のゲート絶縁層における誘電特性値Ｋは、０．００８６９であった。実施例１１の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例１２］
　第１ゲート絶縁膜２１として厚さｄＡが４００ｎｍのアクリルポリマー膜を用い、第２ゲート絶縁膜２２として厚さｄＢが７ｎｍの酸化珪素膜を用い、第１ゲート絶縁膜２１、および第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例１２のボトムゲート・トップコンタクト型トランジスタを得た。アクリル膜の形成では、実施例１の成膜条件における塗布量を変更し、塗布量以外の条件を実施例１と同じくして、実施例１２のアクリルポリマー膜を得た。酸化珪素膜の形成では、実施例１の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例１と同じくして、実施例１２の酸化珪素膜を得た。
　実施例１２の第２ゲート絶縁膜２２における水素含有率ｒＨは、９，７ａｔ％であった。実施例１２の第２ゲート絶縁膜２２における比誘電率εＢは、４．７であり、実施例１２のゲート絶縁層における誘電特性値Ｋは、０．０１３０３であった。実施例１２の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例１３］
　第１ゲート絶縁膜２１として厚さｄＡが３００ｎｍのアクリルポリマー膜を用い、第２ゲート絶縁膜２２として厚さｄＢが４ｎｍの窒化珪素膜を用い、第１ゲート絶縁膜２１、および第２ゲート絶縁膜２２以外の構成を実施例４と同じくして、実施例１３のボトムゲート・トップコンタクト型トランジスタを得た。アクリル膜の形成では、実施例１の成膜条件における塗布量を変更し、塗布量以外の条件を実施例１と同じくして、実施例１３のアクリルポリマー膜を得た。窒化珪素膜の形成では、実施例４の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例４と同じくして、実施例１３の窒化珪素膜を得た。
　実施例１３の第２ゲート絶縁膜２２における水素含有率ｒＨは、１４．１ａｔ％であった。実施例１３の第２ゲート絶縁膜２２における比誘電率εＢは、７．８であり、実施例１３のゲート絶縁層における誘電特性値Ｋは、０．００５９８であった。実施例１３の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例１４］
　第１ゲート絶縁膜２１として厚さｄＡが６００ｎｍのアクリルポリマー膜を用い、第２ゲート絶縁膜２２として厚さｄＢが４ｎｍの窒化珪素膜を用い、第１ゲート絶縁膜２１、および第２ゲート絶縁膜２２以外の構成を実施例４と同じくして、実施例１４のボトムゲート・トップコンタクト型トランジスタを得た。アクリル膜の形成では、実施例４の成膜条件における塗布量を変更し、塗布量以外の条件を実施例４と同じくして、実施例１４のアクリルポリマー膜を得た。窒化珪素膜の形成では、実施例４の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例４と同じくして、実施例１４の窒化珪素膜を得た。
　実施例１４の第２ゲート絶縁膜２２における水素含有率ｒＨは、１４．１ａｔ％であった。実施例１４の第２ゲート絶縁膜２２における比誘電率εＢは、７．８であり、実施例１４のゲート絶縁層における誘電特性値Ｋは、０．００２９８であった。実施例１４の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例１５］
　第２ゲート絶縁膜２２として厚さｄＢが２５ｎｍの酸化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、実施例１５のボトムゲート・トップコンタクト型トランジスタを得た。酸化珪素膜の形成では、平行平板のプラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に酸化珪素膜を積層した。平行平板のプラズマＣＶＤ法による酸化珪素膜の成膜条件を以下に示す。
　＜酸化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／一酸化二窒素
・反応ガス流量　　　：６５ｓｃｃｍ（シラン）、４００ｓｃｃｍ（一酸化二窒素）
・成膜圧力　　　　　：２００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　実施例１３の第２ゲート絶縁膜２２における水素含有率ｒＨは、１２．１ａｔ％であった。実施例１３の第２ゲート絶縁膜２２における比誘電率εＢは、４．７であり、実施例１５のゲート絶縁層における誘電特性値Ｋは、０．０１８６１であった。実施例１５の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［実施例１６］
　第２ゲート絶縁膜２２として厚さｄＢが２５ｎｍの窒化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例４と同じくして、実施例１６のボトムゲート・トップコンタクト型トランジスタを得た。窒化珪素膜は、平行平板プラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に形成した。プラズマＣＶＤ法による窒化珪素膜の成膜条件を以下に示す。
　＜窒化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／アンモニア／水素／窒素
・反応ガス流量　　　：１０ｓｃｃｍ（シラン）、７０ｓｃｃｍ（アンモニア）
　　　　　　　　　　　２５００ｓｃｃｍ（水素）、２０００ｓｃｃｍ（窒素）
・成膜圧力　　　　　：３００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　実施例１６の第２ゲート絶縁膜２２における水素含有率ｒＨは、６．９ａｔ％であった。実施例１６の第２ゲート絶縁膜２２における比誘電率εＢは、７．８であり、実施例１６のゲート絶縁層における誘電特性値Ｋは、０．０１１２２であった。実施例１６の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［比較例１］
　図３が示すように、比較例１の薄膜トランジスタは、図２で説明したボトムゲート・ボトムコンタクト型トランジスタから第２ゲート絶縁膜２２を省略した多層構造体である。すなわち、比較例１の薄膜トランジスタは、第１ゲート絶縁膜２１の上面にソース電極層１４とドレイン電極層１５とを備える。また、比較例１の薄膜トランジスタは、ソース電極層１４とドレイン電極層１５とを接続するように、ソース電極層１４の上面、ドレイン電極層１５の上面、および第１ゲート絶縁膜２１の上面に半導体層１３を備える。
　比較例１の薄膜トランジスタの形成には、実施例１の薄膜トランジスタの形成と同じく、可撓性基板１１としてポリイミドフィルムを用い、ゲート電極層１２として厚さが１００ｎｍのＭｏＮｂ膜を用い、そして、第１ゲート絶縁膜２１として厚さが１０００ｎｍのアクリルポリマー膜を用いた。ＭｏＮｂ膜の成膜条件、およびアクリルポリマー膜の成膜条件は、実施例１と同じ条件を用いた。
　また、比較例１の薄膜トランジスタの形成では、第１ゲート絶縁膜２１の上面にシャドウマスクを配置して、ソース電極層１４として厚さが１００ｎｍのＭｏＮｂ膜を形成し、ドレイン電極層１５として厚さが１００ｎｍのＭｏＮｂ膜を形成した。ＭｏＮｂ膜の成膜条件は、実施例１と同じ無加熱スパッタ法を用いた。次いで、ソース電極層１４とドレイン電極層１５とを接続するように、第１ゲート絶縁膜２１の上面に半導体層１３としてＩｎＧａＺｎＯ膜を形成した。ＩｎＧａＺｎＯ膜の成膜条件は、実施例１と同じ無加熱スパッタ法を用いた。そして、実施例１と同じく、１５０℃のアニールを行うことによって、比較例１の薄膜トランジスタを得た。比較例１の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［比較例２］
　第２ゲート絶縁膜２２として厚さｄＢが５０ｎｍの酸化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、比較例２のボトムゲート・トップコンタクト型トランジスタを得た。第２ゲート絶縁膜２２の形成では、実施例１の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例１と同じくして、比較例２の酸化珪素膜を得た。
　比較例２の第２ゲート絶縁膜２２における水素含有率ｒＨは、９．７ａｔ％であった。比較例２の第２ゲート絶縁膜２２における比誘電率εＢは、４．７であり、比較例２のゲート絶縁層における誘電特性値Ｋは、０．０３７２３であった。比較例２の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［比較例３］
　第２ゲート絶縁膜２２として厚さｄＢが３５ｎｍの窒化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例４と同じくして、比較例３のボトムゲート・トップコンタクト型トランジスタを得た。第２ゲート絶縁膜２２の形成では、実施例４の成膜条件における成膜時間を変更し、成膜時間以外の条件を実施例４と同じくして、比較例３の窒化珪素膜を得た。
　比較例３の第２ゲート絶縁膜２２における水素含有率ｒＨは、１４．１ａｔ％であった。比較例３の第２ゲート絶縁膜２２における比誘電率εＢは、７．８であり、比較例４のゲート絶縁層における誘電特性値Ｋは、０．０１５７１であった。比較例４の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［比較例４］
　第２ゲート絶縁膜２２として厚さｄＢが５ｎｍの酸化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、比較例４のボトムゲート・トップコンタクト型トランジスタを得た。酸化珪素膜の形成では、平行平板のプラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に酸化珪素膜を積層した。平行平板のプラズマＣＶＤ法による酸化珪素膜の成膜条件を以下に示す。
　＜酸化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／一酸化二窒素
・反応ガス流量　　　：６５ｓｃｃｍ（シラン）、７００ｓｃｃｍ（一酸化二窒素）
・成膜圧力　　　　　：２００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　比較例４の第２ゲート絶縁膜２２における水素含有率ｒＨは、１．０ａｔ％であった。比較例４の第２ゲート絶縁膜２２における比誘電率εＢは、３．９であり、比較例４のゲート絶縁層における誘電特性値Ｋは、０．００４４９であった。比較例４の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［比較例５］
　第２ゲート絶縁膜２２として厚さが１０ｎｍの窒化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例４と同じくして、比較例５のボトムゲート・トップコンタクト型トランジスタを得た。窒化珪素膜は、平行平板プラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に形成した。プラズマＣＶＤ法による窒化珪素膜の成膜条件を以下に示す。
　＜窒化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／アンモニア／水素／窒素
・反応ガス流量　　　：１０ｓｃｃｍ（シラン）、７０ｓｃｃｍ（アンモニア）
　　　　　　　　　　　２０００ｓｃｃｍ（水素）、２０００ｓｃｃｍ（窒素）
・成膜圧力　　　　　：３００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　比較例５の第２ゲート絶縁膜２２における水素含有率ｒＨは、１．２ａｔ％であった。比較例５の第２ゲート絶縁膜２２における比誘電率εＢは、６．８であり、比較例５のゲート絶縁層における誘電特性値Ｋは、０．００５１５であった。比較例５の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［比較例６］
　第２ゲート絶縁膜２２として厚さｄＢが２５ｎｍの酸化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、比較例６のボトムゲート・トップコンタクト型トランジスタを得た。酸化珪素膜の形成では、平行平板のプラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に酸化珪素膜を積層した。平行平板のプラズマＣＶＤ法による酸化珪素膜の成膜条件を以下に示す。
　＜酸化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／一酸化二窒素
・反応ガス流量　　　：６５ｓｃｃｍ（シラン）、８００ｓｃｃｍ（一酸化二窒素）
・成膜圧力　　　　　：２００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　比較例６の第２ゲート絶縁膜２２における水素含有率ｒＨは、１．０ａｔ％未満であった。比較例６の第２ゲート絶縁膜２２における比誘電率εＢは、３．９であり、比較例６のゲート絶縁層における誘電特性値Ｋは、０．０２２４４であった。比較例６の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［比較例７］
　第２ゲート絶縁膜２２として厚さｄＢが１５ｎｍの酸化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例１と同じくして、比較例７のボトムゲート・トップコンタクト型トランジスタを得た。酸化珪素膜の形成では、平行平板のプラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に酸化珪素膜を積層した。平行平板のプラズマＣＶＤ法による酸化珪素膜の成膜条件を以下に示す。
　＜酸化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／一酸化二窒素
・反応ガス流量　　　：６５ｓｃｃｍ（シラン）、３００ｓｃｃｍ（一酸化二窒素）
・成膜圧力　　　　　：２００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　比較例７の第２ゲート絶縁膜２２における水素含有率ｒＨは、１６．２ａｔ％であった。比較例７の第２ゲート絶縁膜２２における比誘電率εＢは、５．１であり、比較例７のゲート絶縁層における誘電特性値Ｋは、０．０１０２９であった。比較例７の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［比較例８］
　第２ゲート絶縁膜２２として厚さが１５ｎｍの窒化珪素膜を用い、第２ゲート絶縁膜２２以外の構成を実施例４と同じくして、比較例８のボトムゲート・トップコンタクト型トランジスタを得た。窒化珪素膜は、平行平板プラズマＣＶＤ法を用いて、アクリルポリマー膜の上面に形成した。プラズマＣＶＤ法による窒化珪素膜の成膜条件を以下に示す。
　＜窒化珪素膜の成膜条件＞
・基材温度　　　　　：２００℃
・反応ガス　　　　　：シラン／アンモニア／水素／窒素
・反応ガス流量　　　：１０ｓｃｃｍ（シラン）、７０ｓｃｃｍ（アンモニア）
　　　　　　　　　　　５０００ｓｃｃｍ（水素）、２０００ｓｃｃｍ（窒素）
・成膜圧力　　　　　：３００Ｐａ
・高周波電力　　　　：５００Ｗ
・高周波電力周波数　：１３．５６ＭＨｚ
　比較例８の第２ゲート絶縁膜２２における水素含有率ｒＨは、２１．７ａｔ％であった。比較例８の第２ゲート絶縁膜２２における比誘電率εＢは、８．１であり、比較例８のゲート絶縁層における誘電特性値Ｋは、０．００６４８であった。比較例８の薄膜トランジスタにおけるチャンネル長は２００μｍであり、チャンネル幅は２０００μｍであった。
　［評価］
　実施例１～１６、および比較例１～８の薄膜トランジスタについて、半導体パラメータアナライザ（Ｂ１５００Ａ：アジレント・テクノロジー株式会社製）を用い、伝達特性を測定した。そして、伝達特性から、移動度、負荷試験前後におけるしきい値電圧の変化量ΔＶｔｈ、および屈曲試験前後における移動度の減少率を算出した。
　しきい値電圧の測定、および移動度の算出は、まず、ソース電極層１４の電圧を０Ｖ、ソース電極層１４とドレイン電極層１５との間の電圧であるソース-ドレイン電圧Ｖｄｓを１０Ｖに設定し、ゲート電圧Ｖｇｓとドレイン電流Ｉｄとの関係である伝達特性を得た。ゲート電圧Ｖｇｓは、ソース電極層１４とゲート電極層１２との間の電圧である。ドレイン電流Ｉｄは、ドレイン電極層１５に流れる電流である。この際、ゲート電極層１２の電圧を－２０Ｖから＋２０Ｖまで変化させることによって、ゲート電圧Ｖｇｓを変化させた。そして、ドレイン電流Ｉｄが１ｍＡであるときのゲート電圧Ｖｇｓをしきい値電圧として測定した。
　次いで、ゲート電圧Ｖｇｓとドレイン電流Ｉｄとの伝達特性を用い、ゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化である相互コンダクタンスＧｍ（Ａ／Ｖ）を算出した。そして、線形領域における相互コンダクタンスＧｍとソース-ドレイン電圧Ｖｄｓとの関係式に、第１ゲート絶縁膜２１の比誘電率εＡと厚さｄＡ、第２ゲート絶縁膜２２の比誘電率εＢと厚さｄＢ、チャンネル長、チャンネル幅、およびソース-ドレイン電圧Ｖｄｓを適用して、移動度を算出した。なお、相互コンダクタンスＧｍとソース-ドレイン電圧Ｖｄｓとの関係式は、ソース-ドレイン電圧Ｖｄｓ、ゲート絶縁層の容量、移動度の積に相互コンダクタンスＧｍが比例すると見なす。相互コンダクタンスＧｍは、ｄ（Ｉｄ）／ｄ（Ｖｇ）によって表される。
　しきい値電圧の変化量ΔＶｔｈの測定に用いた負荷試験(Negative Bias Temperature Stress: NBTS)は、ゲート電極層１２の電圧を－２０Ｖ、ソース-ドレイン電圧Ｖｄｓを０Ｖ、ストレス温度を６０℃、ストレス印加時間を１時間に設定した。すなわち、薄膜トランジスタのソース電極層１４とドレイン電極層１５とを同電位に設定し、ソース電極層１４およびドレイン電極層１５よりも低い電位をゲート電極層１２に一定時間印加した。そして、負荷試験前のしきい値電圧から負荷試験後のしきい値電圧を減算し、減算値をしきい値電圧の変化量ΔＶｔｈとして測定した。
　移動度の減少率測定に用いた屈曲試験は、曲率半径が１ｍｍとなるように可撓性基板１１を曲げて戻し、可撓性基板１１の曲げを１０００００回にわたり繰り返した。そして、屈曲試験前の移動度に対する、屈曲試験前の移動度と屈曲試験後の移動度の差分値の割合を、移動度の減少率として算出した。
　図４は、実施例１～１６、および比較例１～８について、第２ゲート絶縁膜２２の厚さｄＢと水素含有率ｒＨとに対する移動度の減少率を示す。図４における白抜き丸印は、第２ゲート絶縁膜２２が酸化珪素膜であり、移動度の減少率が２０％未満である水準を示す。図４における黒塗り丸印は、第２ゲート絶縁膜２２が酸化珪素膜であり、移動度の減少率が２０％以上である水準を示す。図４における白抜き四角印は、第２ゲート絶縁膜２２が窒化珪素膜であり、移動度の減少率が２０％未満である水準を示す。図４における黒塗り四角印は、第２ゲート絶縁膜２２が窒化珪素膜であり、移動度の減少率が２０％以上である水準を示す。図４における白抜き三角印は、第２ゲート絶縁膜２２が酸化窒化珪素膜であり、移動度の減少率が１９％以下である水準を示す。
　図５は、実施例１～１６、および比較例１～８について、第２ゲート絶縁膜２２の厚さｄＢと誘電特性値Ｋとに対する移動度の減少率を示す。図５における白抜き丸印は、第２ゲート絶縁膜２２が酸化珪素膜であり、移動度の減少率が２０％未満である水準を示す。図５における黒塗り丸印は、第２ゲート絶縁膜２２が酸化珪素膜であり、移動度の減少率が２０％以上である水準を示す。図５における白抜き四角印は、第２ゲート絶縁膜２２が窒化珪素膜であり、移動度の減少率が２０％未満である水準を示す。図５における黒塗り四角印は、第２ゲート絶縁膜２２が窒化珪素膜であり、移動度の減少率が２０％以上である水準を示す。図５における白抜き三角印は、第２ゲート絶縁膜２２が酸化窒化珪素膜であり、移動度の減少率が１９％以下である水準を示す。
　図６、図７は、実施例１～１６、および比較例１～８について、第１ゲート絶縁膜２１の比誘電率εＡと厚さｄＡ、第２ゲート絶縁膜２２の比誘電率εＢ、材料、厚さｄＢ、および水素含有率ｒＨ、誘電特性値Ｋ、移動度、しきい値電圧の変化量ΔＶｔｈ、および移動度の減少率を示す。
　図６が示すように、実施例１～１６の移動度は、それぞれ８．０ｃｍ２／Ｖ以上という高い値であった。一方、比較例１，４～８の移動度は、それぞれ５．１ｃｍ２／Ｖ以下という低い値であった。
　実施例１～１６のしきい値電圧の変化量ΔＶｔｈは、それぞれ－１．９Ｖ以上－０．２以下という小さい値であった。一方、比較例１，４～８のしきい値電圧の変化量ΔＶｔｈは、それぞれ－１０．０Ｖ以下という大きい値であった。
　実施例１～１６の移動度の減少率は、それぞれ１９％以下という低い値であった。一方、比較例１，４，５，８の移動度の減少率は、それぞれ２０％以上という高い値であった。
　他方、比較例２，３の薄膜トランジスタは、実施例１～１６の移動度と同様に、１１．４ｃｍ２／Ｖ以上という高い値を示し、かつしきい値電圧の変化量ΔＶｔｈが、－１．１Ｖ以上－０．２以下という小さい値であるが、屈曲試験後において割れ、あるいは剥がれが認められた。
　まず、実施例１～１６と比較例１との比較から、第２ゲート絶縁膜２２が存在することによって、しきい値電圧の変化量ΔＶｔｈを抑えられることが認められた。一方で、実施例１～１６と比較例４～８との比較から、高い移動度を保ち、かつしきい値電圧の変化量ΔＶｔｈを抑制することに、第２ゲート絶縁膜２２の水素含有率ｒＨが大きく寄与し、適した範囲が存在することが認められた。
　例えば、実施例３，６，１５および比較例４，７が示す、しきい値電圧の変化量ΔＶｔｈおよび移動度の減少率と水素含有率ｒＨとの関係から、酸素を含む無機珪素化合物において、水素含有率ｒＨが２ａｔ％以上であれば、しきい値電圧の変化量ΔＶｔｈを抑えられ、また２０％未満のように、移動度の減少率を抑えられることが認められた。また、水素含有率ｒＨが１５ａｔ％以下であれば、しきい値電圧の変化量ΔＶｔｈを抑えられ、かつ高い移動度が得られることが認められた。特に、第２ゲート絶縁膜２２が酸化珪素膜である場合、水素含有率ｒＨが１４ａｔ％（実施例１５と比較例７との中間値）以下であれば、低い変化量ΔＶｔｈ、高い移動度、およびその低い減少率が得られるという効果の実効性が高まることも認められた。
　例えば、実施例４，５，６，１６および比較例５，８が示す、しきい値電圧の変化量ΔＶｔｈおよび移動度の減少率と水素含有率ｒＨとの関係から、窒素を含む無機珪素化合物においても、水素含有率ｒＨが２ａｔ％以上であれば、しきい値電圧の変化量ΔＶｔｈを抑えられ、また２０％未満のように、移動度の減少率を抑えられることが認められた。また、水素含有率ｒＨが１５ａｔ％以下であれば、しきい値電圧の変化量ΔＶｔｈを抑えら、かつ高い移動度が得られることが認められた。特に、第２ゲート絶縁膜２２が窒化珪素膜である場合、水素含有率ｒＨが１８ａｔ％（実施例４と比較例８との中間値）以下であれば、低い変化量ΔＶｔｈ、高い移動度、およびその低い減少率が得られる効果の実効性が高まることが認められた。
　次に、実施例１～３，６，８および比較例２が示す厚さｄＢと移動度の減少率との関係から、酸素を含む無機珪素化合物の厚さｄＢが薄いほど、移動度の減少率が低いことが認められた。また実施例４～６および比較例３が示す厚さｄＢと移動度の減少率との関係からも、窒素を含む無機珪素化合物の厚さｄＢが薄いほど、移動度の減少率が低いことが認められた。
　これらにより、各実施例と比較例４～８との比較から、無機珪素化合物の水素含有量が条件１を満たし、かつ各実施例と比較例１～３との比較から、厚さｄＢが条件２を満たすことによって、８．０ｃｍ２／Ｖ以上の高い移動度が得られることが認められた。そして、可撓性基板１１の曲げに起因した移動度の低下を抑制可能であることが認められた。なお、こうした可撓性基板１１の曲げに対する移動度の耐久性は、誘電特性値Ｋが式１を満たす構成のなかで、条件１および条件２を満たす水準で得られることが認められた。
　特に、第２ゲート絶縁膜２２が酸化珪素膜である場合、実施例２，３と比較例６，７との比較から、酸化珪素膜の水素含有量が条件３を満たし、かつ実施例１，８と比較例１，２との比較から、厚さｄＢが条件４を満たすことによって、移動度の低下抑制効果の実効性を高められることが認められた。すなわち、実施例８と比較例２との厚さｄＢの中間値に基づいて、条件４を満たすことによって、移動度の低下抑制効果について実効性を高められることが認められた。
　特に、第２ゲート絶縁膜２２が窒化珪素膜である場合、実施例４，５と比較例５，８との比較から、窒化珪素膜の水素含有量が条件５を満たし、かつ実施例５，１０と比較例１，３との比較から、厚さｄＢが条件６を満たすことによって、移動度の低下抑制効果の実行性を高められることが認められた。すなわち、実施例５と比較例３との厚さｄＢの中間値に基づいて、条件６を満たすことによって、移動度の低下抑制効果について実行性を高められることが認められた。
　さらに、実施例２，３，８の第２ゲート絶縁膜２２を備える構成であれば、実施例１，７，９よりも高い移動度が得られることが認められた。そのため、酸化珪素膜の水素含有量が６ａｔ％以上１０ａｔ％以下であり、かつ酸化珪素膜の厚さｄＢが５ｎｍ以上２５ｎｍ以下である構成であれば、移動度を高めることが可能ともなる。
　そのうえ、実施例２，３の第２ゲート絶縁膜２２を備える構成であれば、実施例１，７～９よりも高い移動度を得られ、かつ８％以下という低い移動度の減少率を得られることが認められた。そのため、酸化珪素膜の水素含有量が６ａｔ％以上１０ａｔ％以下であり、かつ酸化珪素膜の厚さｄＢが５ｎｍ以上２０ｎｍ以下である構成であれば、より高い移動度を屈曲試験後に得られることが可能ともなる。
　なお、実施例９，１０と実施例１１～１４との比較によれば、第１ゲート絶縁膜２１の厚さｄＡが３００ｎｍであれ、２５００ｎｍであれ、低い変化量ΔＶｔｈ、高い移動度、およびその低い減少率が得られることも認められた。特に、第１ゲート絶縁膜２１の厚さｄＡが薄いほど、変化量ΔＶｔｈは低く、移動度は高く、そして移動度の減少率が低いという傾向が認められた。そのため、移動度の減少率を低めることを要求される場合、第１ゲート絶縁膜２１の厚さｄＡは１０００ｎｍ以下であることが好ましく、６００ｎｍ以下であることがより好ましく、４００ｎｍ以下であることがさらに好ましい。
　上記実施形態によれば、以下に列挙する効果が得られる。
　（１）上記条件１～６を満たす構成であれば、しきい値電圧の変化量を低めること、かつ半導体層１３の移動度を高めることが可能になると共に、可撓性基板１１の曲げに対する移動度の変化を抑えることが可能となる。
　（２）誘電特性値Ｋが０．００１以上であって０．０１５よりも小さい場合、上記（１）に準じた効果を高い移動度のもとで得ることが可能となる。
　Ｃ…チャンネル領域
　Ｌ…チャンネル長
　１１…可撓性基板
　１１Ｓ…支持面
　１１Ｓ１…第１部分
　１１Ｓ２…第２部分
　１２…ゲート電極層
　１３…半導体層
　１４…ソース電極層
　１５…ドレイン電極層
　２１…第１ゲート絶縁膜
　２２…第２ゲート絶縁膜

Claims (10)

  1. 　支持面を有した可撓性基板と、
    　前記支持面の第１部分に位置するゲート電極層と、
    　前記支持面の第２部分と前記ゲート電極層とを覆うゲート絶縁層と、
    　前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟む前記半導体層と、
    　前記半導体層の第１端部に接するソース電極層と、
    　前記半導体層の第２端部に接するドレイン電極層と、を備え、
    　前記ゲート絶縁層は、
    　有機高分子化合物によって構成され、前記第２部分と前記ゲート電極層とを覆う第１ゲート絶縁膜と、
    　無機珪素化合物によって構成され、前記第１ゲート絶縁膜と前記半導体層とに挟まれた第２ゲート絶縁膜と、から構成され、
    　前記第２ゲート絶縁膜の厚さが、２ｎｍ以上３０ｎｍ以下であり、
    　前記第２ゲート絶縁膜の水素含有量が、２ａｔ％以上１５ａｔ％以下である
    　薄膜トランジスタ。
  2. 　支持面を有した可撓性基板と、
    　前記支持面の第１部分に位置するゲート電極層と、
    　前記支持面の第２部分と前記ゲート電極層とを覆うゲート絶縁層と、
    　前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟む前記半導体層と、
    　前記半導体層の第１端部に接するソース電極層と、
    　前記半導体層の第２端部に接するドレイン電極層と、を備え、
    　前記ゲート絶縁層は、
    　有機高分子化合物によって構成され、前記第２部分と前記ゲート電極層とを覆う第１ゲート絶縁膜と、
    　酸化珪素によって構成され、前記第１ゲート絶縁膜と前記半導体層とに挟まれた第２ゲート絶縁膜と、から構成され、
    　前記第２ゲート絶縁膜の厚さが、２ｎｍ以上４０ｎｍ以下であり、
    　前記第２ゲート絶縁膜の水素含有量が、２ａｔ％以上１４ａｔ％以下である
    　薄膜トランジスタ。
  3. 　支持面を有した可撓性基板と、
    　前記支持面の第１部分に位置するゲート電極層と、
    　前記支持面の第２部分と前記ゲート電極層とを覆うゲート絶縁層と、
    　前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟む前記半導体層と、
    　前記半導体層の第１端部に接するソース電極層と、
    　前記半導体層の第２端部に接するドレイン電極層と、を備え、
    　前記ゲート絶縁層は、
    　有機高分子化合物によって構成され、前記第２部分と前記ゲート電極層とを覆う第１ゲート絶縁膜と、
    　窒化珪素によって構成され、前記第１ゲート絶縁膜と前記半導体層とに挟まれた第２ゲート絶縁膜と、から構成され、
    　前記第２ゲート絶縁膜の厚さが、２ｎｍ以上３０ｎｍ以下であり、
    　前記第２ゲート絶縁膜の水素含有量が、５ａｔ％以上１８ａｔ％以下である
    　薄膜トランジスタ。
  4. 　前記第２ゲート絶縁膜の厚さが、５ｎｍ以上２５ｎｍ以下であり、
    　前記第２ゲート絶縁膜の水素含有量が、６ａｔ％以上１０ａｔ％以下である
    　請求項２に記載の薄膜トランジスタ。
  5. 　前記第１ゲート絶縁膜は、比誘電率εＡと厚さｄＡとを有し、
    　前記第２ゲート絶縁膜は、比誘電率εＢと厚さｄＢとを有し、
    　前記ゲート絶縁層が下記式（１）を満たす
    　０．００１≦（εＡ／ｄＡ）／（εＢ／ｄＢ）＜０．０１５　　…　　式（１）
    　請求項１から４のいずれか一項に記載の薄膜トランジスタ。
  6. 　前記第１ゲート絶縁膜の比誘電率は、前記第２ゲート絶縁膜の比誘電率よりも低く、
    　前記第１ゲート絶縁膜の厚さは、３００ｎｍ以上２５００ｎｍ以下である
    　請求項１から５のいずれか一項に記載の薄膜トランジスタ。
  7. 　前記半導体層は、インジウムを含有する酸化物半導体層である
    　請求項１から６のいずれか一項に記載の薄膜トランジスタ。
  8. 　可撓性基板の支持面における第１部分にゲート電極層を形成すること、
    　前記支持面の第２部分と前記ゲート電極層とを覆うようにゲート絶縁層を形成すること、
    　前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟むように前記半導体層を形成すること、および、
    　前記半導体層の第１端部に接するソース電極層、および前記半導体層の第２端部に接するドレイン電極層を形成すること、を含み、
    　前記ゲート絶縁層を形成することは、
    　前記第２部分と前記ゲート電極層とを覆う有機高分子化合物によって構成された第１ゲート絶縁膜を塗布法によって形成すること、および、前記第１ゲート絶縁膜と前記半導体層とに挟まれて無機珪素化合物によって構成された第２ゲート絶縁膜をプラズマＣＶＤ法によって形成すること、を含み、
    　前記第２ゲート絶縁膜の厚さが、２ｎｍ以上３０ｎｍ以下であり、
    　前記第２ゲート絶縁膜の水素含有量が、２ａｔ％以上１５ａｔ％以下である
    　薄膜トランジスタの製造方法。
  9. 　可撓性基板の支持面における第１部分にゲート電極層を形成すること、
    　前記支持面の第２部分と前記ゲート電極層とを覆うようにゲート絶縁層を形成すること、
    　前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟むように前記半導体層を形成すること、および、
    　前記半導体層の第１端部に接するソース電極層、および前記半導体層の第２端部に接するドレイン電極層を形成すること、を含み、
    　前記ゲート絶縁層を形成することは、
    　前記第２部分と前記ゲート電極層とを覆う有機高分子化合物によって構成された第１ゲート絶縁膜を塗布法によって形成すること、および、前記第１ゲート絶縁膜と前記半導体層とに挟まれて酸化珪素によって構成された第２ゲート絶縁膜をプラズマＣＶＤ法によって形成すること、を含み、
    　前記第２ゲート絶縁膜の厚さが、２ｎｍ以上４０ｎｍ以下であり、
    　前記第２ゲート絶縁膜の水素含有量が、２ａｔ％以上１４ａｔ％以下である
    　薄膜トランジスタの製造方法。
  10. 　可撓性基板の支持面における第１部分にゲート電極層を形成すること、
    　前記支持面の第２部分と前記ゲート電極層とを覆うようにゲート絶縁層を形成すること、
    　前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟むように前記半導体層を形成すること、および、
    　前記半導体層の第１端部に接するソース電極層、および前記半導体層の第２端部に接するドレイン電極層を形成すること、を含み、
    　前記ゲート絶縁層を形成することは、
    　前記第２部分と前記ゲート電極層とを覆う有機高分子化合物によって構成された第１ゲート絶縁膜を塗布法によって形成すること、および、前記第１ゲート絶縁膜と前記半導体層とに挟まれて窒化珪素によって構成された第２ゲート絶縁膜をプラズマＣＶＤ法によって形成すること、を含み、
    　前記第２ゲート絶縁膜の厚さが、２ｎｍ以上３０ｎｍ以下であり、
    　前記第２ゲート絶縁膜の水素含有量が、５ａｔ％以上１８ａｔ％以下である
    　薄膜トランジスタの製造方法。
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