JP2024012995A - 薄膜トランジスタ、および薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性の向上を可能とした薄膜トランジスタ、および薄膜トランジスタの製造方法を提供する。【解決手段】ゲート絶縁層は、有機化合物から構成される第１ゲート絶縁層１３と、第１ゲート絶縁層１３と半導体層１５とに挟まれる第１ゲート絶縁層１３よりも薄い第２ゲート絶縁層１４であって、無機化合物を含む第２ゲート絶縁層１４と、を備える。チャンネル方向における突部１３Ｔの長さがゲート電極層１２の長さよりも短く、かつチャンネル方向において突部１３Ｔがゲート電極層１２の全体を覆うように、突部１３Ｔがゲート電極層１２の積層方向に配置されている。第２ゲート絶縁層１４は、突部１３Ｔにおける頂面１３Ｓ１の全体に接し、かつ第２ゲート絶縁層１４と対向する視点から見て、第２ゲート絶縁層１４の外縁が頂面１３Ｓ１の外縁に追従する形状を有する。【選択図】図２

Description

本開示は、金属酸化物半導体層を備える薄膜トランジスタ、および薄膜トランジスタの製造方法に関する。

可撓性基板に形成された薄膜トランジスタは、表示デバイス、携帯デバイス、イメージセンサなどの各種のデバイスに搭載される。
可撓性を有した薄膜トランジスタの第１例は、ゲート電極層の全体を覆うゲート絶縁層を備える。ゲート絶縁層の一例は、ソース電極層、ドレイン電極層、および半導体層に接する上面を備える。ゲート電極層は、酸化チタン粒子や酸化スズ粒子などの無機粒子と、ポリシロキサンやポリアミドなどのポリマーとを含有する。無機粒子とポリマーとを含有するゲート絶縁層は、高い膜厚均一性によって低いゲートトンネル電流を得る（例えば、特許文献１を参照）。

可撓性を有した薄膜トランジスタの第２例は、ゲート電極層の全体を覆う有機ゲート絶縁層と、有機ゲート絶縁層と無機半導体層との間に位置する無機ゲート絶縁層とを備える。有機ゲート絶縁層の一例は、ソース電極層、ドレイン電極層、および無機ゲート絶縁層に接する上面を備える。無機ゲート電極層は、半導体層に覆われる。有機ゲート絶縁層の厚さは、２ｎｍ以上５０ｎｍ以下である。無機ゲート絶縁層の面積は、有機ゲート絶縁層の面積の１０％以下である。これによって、第２例の薄膜トランジスタは、可撓性基板の曲げに対する割れの発生を抑制する（例えば、特許文献２を参照）。

特開２０２１－５５０４９号公報 特開２０２１－７７７５１号公報

有機ゲート絶縁層と無機ゲート絶縁層とを備えるゲート絶縁層は、高い耐圧性と高い屈曲耐性との両立をゲート絶縁層において実現する。一方、有機ゲート絶縁層と無機ゲート絶縁層とを備える薄膜トランジスタのリーク電流を抑える要請は、高まる一途である。高い屈曲耐性を有しながらもリーク電流を低めることは、薄膜トランジスタの新たな適応範囲を創出し、結果としてフレキシブルデバイスの産業発展を促す。

上記課題を解決するための薄膜トランジスタは、可撓性基板と、前記可撓性基板に位置する素子構造体と、を備える薄膜トランジスタである。前記素子構造体は、ゲート電極層と、ゲート絶縁層と、前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟む前記半導体層と、前記半導体層の第１端部に接するソース電極層と、前記半導体層の第２端部に接するドレイン電極層と、を備える。前記ゲート絶縁層は、有機化合物から構成される第１ゲート絶縁層と、前記第１ゲート絶縁層と前記半導体層とに挟まれる前記第１ゲート絶縁層よりも薄い第２ゲート絶縁層であって、無機化合物を含む前記第２ゲート絶縁層と、を備える。前記ソース電極層から前記ドレイン電極層に向かう方向がチャンネル方向である。前記第１ゲート絶縁層から前記第２ゲート絶縁層に向かう方向が積層方向である。そして、前記第１ゲート絶縁層は、前記積層方向に突き出る突部を備え、前記チャンネル方向における前記突部の長さが前記ゲート電極層の長さよりも短く、かつ前記チャンネル方向において前記突部が前記ゲート電極層の全体を覆うように、前記突部が前記ゲート電極層の前記積層方向に配置されている。前記第２ゲート絶縁層は、前記突部における頂面の全体に接し、かつ前記第２ゲート絶縁層と対向する視点から見て、前記第２ゲート絶縁層の外縁が前記頂面の外縁に追従する形状を有する。前記半導体層は、前記チャンネル方向における前記第２ゲート絶縁層の両端面、および前記突部の両側面を覆う。

上記課題を解決するための薄膜トランジスタの製造方法は、可撓性基板にゲート電極層を形成すること、前記ゲート電極層を覆うようにゲート絶縁層を形成すること、前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟むように前記半導体層を形成すること、および、前記半導体層の第１端部に接するソース電極層、および前記半導体層の第２端部に接するドレイン電極層を形成すること、を含む薄膜トランジスタの製造方法である。前記ゲート絶縁層を形成することは、前記ゲート電極層とを覆う有機化合物によって構成された第１ゲート絶縁層を塗布法で形成すること、および、前記第１ゲート絶縁層と前記半導体層とに挟まれて無機化合物によって構成された第２ゲート絶縁層をプラズマＣＶＤ法で形成すること、を含む。前記ソース電極層から前記ドレイン電極層に向かう方向がチャンネル方向である。前記第１ゲート絶縁層から前記第２ゲート絶縁層に向かう方向が積層方向である。そして、前記第１ゲート絶縁層を形成することは、前記第１ゲート絶縁層に積層された前記第２ゲート絶縁層をマスクとして前記第１ゲート絶縁層をエッチングして前記積層方向に突き出る突部を前記第１ゲート絶縁層に形成することを含む。前記第２ゲート絶縁層を形成することは、前記チャンネル方向における前記第２ゲート絶縁層の長さが前記ゲート電極層の長さよりも短く、かつ前記チャンネル方向において前記第２ゲート絶縁層が前記突部と共に前記ゲート電極層の全体を覆うように、前記ゲート電極層の前記積層方向に前記第２ゲート絶縁層を配置することを含む。前記半導体層を形成することは、前記チャンネル方向における前記第２ゲート絶縁層の両端面、および前記突部の両側面を覆うように前記半導体層を配置することを含む。

上記各構成によれば、第２ゲート絶縁層の両端面、および突部の両側面が半導体層に覆われるため、第２ゲート絶縁層の端面とソース電極層との接触、および第２ゲート絶縁層の端面とドレイン電極層との接触が抑制される。一方、第２ゲート絶縁層の端面が半導体層からはみ出すことになれば、第２ゲート絶縁層の端面はソース電極層に接し、かつ第２ゲート絶縁層の端面はドレイン電極層に接する。上記各構成によるこれらの接触の抑制は、第２ゲート絶縁層にサブスレッショルドリーク電流の関与を抑制させて、半導体層のみにサブスレッショルドリーク電流の関与を促す。これによって、第２ゲート絶縁層の端面が半導体層からはみ出すことに起因したサブスレッショルドリーク電流が抑制される。また、第２ゲート絶縁層の長さがゲート電極層の長さよりも小さい構成では、ゲート電極層が長いことに起因した第１ゲート絶縁層を通じるゲートリーク電流が発生しやすい。この点、上記構成であれば、第２ゲート絶縁層の長さがゲート電極層の長さよりも小さいことに起因したゲートリーク電流が抑制される。そのため、サブスレッショルドリーク電流の抑制と、ゲートリーク電流の抑制とが相まって、薄膜トランジスタの省電力化が可能ともなる。

上記薄膜トランジスタにおいて、前記チャンネル方向における前記第２ゲート絶縁層の長さと前記半導体層の長さとの合計が４２０μｍ以下であり、かつ前記チャンネル方向における前記第２ゲート絶縁層の長さが９０μｍ以下でもよい。

上記薄膜トランジスタの製造方法において、前記チャンネル方向における前記第２ゲート絶縁層の長さと前記半導体層の長さとの合計が４２０μｍ以下であり、かつ前記積層方向での前記第２ゲート絶縁層と前記半導体層との重なりが前記チャンネル方向において９０μｍ以下であるように、前記第２ゲート絶縁層と前記半導体層とを形成してもよい。

上記各構成によれば、第２ゲート絶縁層の長さと半導体層の長さとの合計が４２０μｍであり、かつ第２ゲート絶縁層と半導体層との重なりが９０μｍ以下である。このため、第２ゲート絶縁層の面積がチャンネル方向に大きいことに起因した屈曲による電気特性の低下が抑制されると共に、薄膜トランジスタの屈曲耐性が高まる。

上記薄膜トランジスタにおいて、前記半導体層は、インジウムを含む三元系金属酸化物半導体であり、前記半導体層の厚さは、５ｎｍ以上１００ｎｍ以下であり、前記第２ゲート絶縁層の厚さは、５ｎｍ以上２０ｎｍ以下であってもよい。

上記薄膜トランジスタにおいて、前記第２ゲート絶縁層は、酸化物と窒化物とのいずれか一方であり、珪素、アルミニウム、タンタル、ハフニウム、イットリウム、ジルコニウムからなる群から選択されるいずれか１種を含有してもよい。

上記薄膜トランジスタにおいて、前記金属酸化物半導体は、酸化物半導体または非単結晶シリコンであり、前記第２ゲート絶縁層は、酸化珪素であってもよい。

上記構成によれば、可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性の向上が可能となる。

図１は、薄膜トランジスタの構造を示す平面図である。 図２は、図１の２－２線断面図である。 図３は、製造過程の薄膜トランジスタを示す断面図である。 図４は、試験例の薄膜トランジスタの評価結果を示す表である。 図５は、変更例の薄膜トランジスタの断面図である。 図６は、製造過程の薄膜トランジスタを示す断面図である。

以下、薄膜トランジスタ、および薄膜トランジスタの製造方法の一実施形態を示す。
まず、薄膜トランジスタの平面構造、および断面構造を説明する。次に、薄膜トランジスタが備える各層の寸法を説明する。そして、薄膜トランジスタの製造方法を説明する。以下では、図１、および図２のそれぞれを視座として、薄膜トランジスタが備える各層の上面、および下面を記載する。なお、図２は、層構造を説明する便宜上、薄膜トランジスタが備える各層の一部からハッチングを割愛する。

薄膜トランジスタが備えるソースとドレインとは、薄膜トランジスタを搭載した駆動回路の動作によって定まる。このため、薄膜トランジスタにおいて１つの電極層がソースからドレインに機能を替えてもよく、かつ他の電極層がドレインからソースに機能を替えてもよい。

［素子構造体］
図１が示すように、薄膜トランジスタは、ボトムゲート・トップコンタクト型トランジスタである。薄膜トランジスタは、可撓性基板１１と、素子構造体とを備える。素子構造体は、ゲート電極層１２（図２を参照）、第１ゲート絶縁層１３、第２ゲート絶縁層１４、半導体層１５、ソース電極層１６、およびドレイン電極層１７を備える。第１ゲート絶縁層１３、および第２ゲート絶縁層１４は、ゲート絶縁層を構成する。

可撓性基板１１とゲート電極層１２とは、チャンネル深さ方向Ｚに並ぶ。チャンネル深さ方向Ｚは、図１の紙面奥側から紙面手前側に向く積層方向である。ソース電極層１６とドレイン電極層１７とは、チャンネル長方向Ｘに並ぶ。チャンネル長方向Ｘは、図１の左方向であるチャンネル方向である。チャンネル幅方向Ｙは、チャンネル長方向Ｘとチャンネル深さ方向Ｚとに直交する。チャンネル幅方向Ｙとチャンネル深さ方向Ｚとに平行であって、素子構造体のチャンネル長方向Ｘの中心を通る平面は、対称面である。ゲート電極層１２、第２ゲート絶縁層１４、および半導体層１５は、それぞれ対称面に対してほぼ面対称である。第２ゲート絶縁層１４と半導体層１５との重なりは、対称面に対してほぼ面対称である。半導体層１５とソース電極層１６との重なりと、半導体層１５とドレイン電極層１７との重なりとは、対称面に対してほぼ面対称である。

可撓性基板１１の上面は、チャンネル方向であるチャンネル長方向Ｘと、チャンネル幅方向Ｙとに広がる支持面１１Ｓである。支持面１１Ｓは、第１部分１１Ｓ１と第２部分１１Ｓ２（図２を参照）とを備える。第１部分１１Ｓ１と第２部分１１Ｓ２とは、チャンネル長方向Ｘにおいて相互に接する。第１部分１１Ｓ１の面積は、第２部分１１Ｓ２の面積よりも小さい。第１部分１１Ｓ１は、ゲート電極層１２の下面と接する。第２部分１１Ｓ２は、第１ゲート絶縁層１３の下面の一部分と接する。

第１ゲート絶縁層１３は、ゲート電極層１２の上面に接する。第１ゲート絶縁層１３は、支持面１１Ｓの全体を覆ってもよいし、支持面１１Ｓの一部分を覆ってもよい。
図２が示すように、第1ゲート絶縁層１３の上面は、突部１３Ｔと、基準面１３Ｂとを備える。突部１３Ｔは、第1ゲート絶縁層１３の上面において、基準面１３Ｂからチャンネル深さ方向Ｚに突き出る。突部１３Ｔは、第１ゲート絶縁層１３の上面において島状に配置されている。基準面１３Ｂは、第１ゲート絶縁層１３の上面において、島状の突部１３Ｔに対する海状を有する。

チャンネル長方向Ｘにおける突部１３Ｔの長さは、チャンネル長方向Ｘにおけるゲート電極層１２の長さよりも短い。第１ゲート絶縁層１３の上面と対向する視点から見て、突部１３Ｔがチャンネル長方向Ｘにおいてゲート電極層１２の全体を覆うように、突部１３Ｔはゲート電極層１２のチャンネル深さ方向Ｚに配置されている。

第２ゲート絶縁層１４は、突部１３Ｔと共に、第１ゲート絶縁層１３の上面において島状に配置されている。第２ゲート絶縁層１４は、第１ゲート絶縁層１３の上面において孤立した層である。第２ゲート絶縁層１４の下面の全体は、突部１３Ｔの頂面１３Ｓ１に接する。第２ゲート絶縁層１４は、頂面１３Ｓ１の全体を覆う。

第２ゲート絶縁層１４は、第２ゲート絶縁層１４とゲート電極層１２とが第１ゲート絶縁層１３を挟むように、突部１３Ｔを介してゲート電極層１２の上面を覆う。第２ゲート絶縁層１４と対向する視点から見て、第２ゲート絶縁層１４の外縁は、頂面１３Ｓ１の外縁に追従する形状を有する。第２ゲート絶縁層１４と対向する視点から見て、第２ゲート絶縁層１４の外縁は、頂面１３Ｓ１の外縁に一致してもよいし、頂面１３Ｓ１の外縁よりも頂面１３Ｓ１の内側に配置されていると共に、頂面１３Ｓ１の外縁に追従する形状を有してもよい。

半導体層１５は、チャンネル長方向Ｘにおいて第２ゲート絶縁層１４の両端面を覆う。半導体層１５は、チャンネル長方向Ｘにおいて突部１３Ｔの両側面１３Ｓ２を覆う。半導体層１５は、突部１３Ｔと共に、第１ゲート絶縁層１３の上面において島状に配置されている。半導体層１５は、第１ゲート絶縁層１３の上面において孤立した層である。半導体層１５の下面におけるチャンネル長方向Ｘの中央部は、第２ゲート絶縁層１４の上面に接する。半導体層１５の下面におけるチャンネル長方向Ｘの両端部は、第１ゲート絶縁層１３の上面のなかで基準面１３Ｂに接する。半導体層１５は、半導体層１５とゲート電極層１２とが第１ゲート絶縁層１３と第２ゲート絶縁層１４とを挟むように、ゲート電極層１２の上面を覆う。

ソース電極層１６の下面の一部分は、半導体層１５の上面、およびチャンネル長方向Ｘにおける半導体層１５の側面に接する。ソース電極層１６の下面の他部分は、第１ゲート絶縁層１３の基準面１３Ｂに接する。ソース電極層１６は、チャンネル長方向Ｘにおいて、半導体層１５の基端側の端部である第１端部に接続されるように、半導体層１５の第１端部を覆う。

ドレイン電極層１７の下面の一部分は、半導体層１５の上面、およびチャンネル長方向Ｘにおける半導体層１５の側面に接する。ドレイン電極層１７の下面の他部分は、第１ゲート絶縁層１３の基準面１３Ｂに接する。ドレイン電極層１７は、チャンネル長方向Ｘにおいて、半導体層１５の先端側の端部である第２端部に接続されるように、半導体層１５の第２端部を覆う。

ソース電極層１６とドレイン電極層１７とは、相互に離間している。チャンネル長方向Ｘにおいて、ソース電極層１６とドレイン電極層１７との間の長さＬｃｈは、ゲート電極長Ｌｇａｔｅよりも小さい。半導体層１５のなかのソース電極層１６とドレイン電極層１７との間の領域は、チャンネル領域Ｃである。チャンネル長方向Ｘにおけるチャンネル領域Ｃの長さ、すなわち、ソース電極層１６とドレイン電極層１７との間の長さＬｃｈは、チャンネル長である。チャンネル幅方向Ｙにおけるチャンネル領域Ｃの長さは、チャンネル幅である。

なお、１つの薄膜トランジスタのなかでチャンネル幅方向Ｙの各位置でのチャンネル長が一定でない場合、全てのチャンネル長の平均値が、１つの薄膜トランジスタにおけるチャンネル長である。また、長さＬｃｈがゲート電極層１２の長さよりも大きい場合、チャンネル深さ方向Ｚにおいて、半導体層１５のなかでゲート電極層１２と重なる領域が、チャンネル領域Ｃである。

［可撓性基板１１］
可撓性基板１１は、上面に絶縁性を有する。可撓性基板１１は、透明基板でもよいし、不透明基板でもよい。可撓性基板１１は、絶縁性を有したフィルムでもよいし、支持面１１Ｓに絶縁性を付与された金属箔でもよいし、支持面１１Ｓに絶縁性を付与された合金箔でもよいし、可撓性を有した薄板ガラスでもよい。可撓性基板１１は、単層構造体でもよいし、多層構造体でもよい。

可撓性基板１１が単層構造体である場合、可撓性基板１１を構成する材料の一例は、有機高分子化合物、有機材料と無機材料との複合材料、金属、合金、および無機高分子化合物からなる群から選択される少なくとも一種である。可撓性基板１１が多層構造体である場合、可撓性基板１１を構成する各層の構成材料の一例は、それぞれ有機高分子化合物、複合材料、金属、合金、無機高分子化合物からなる群から選択されるいずれか一種である。

可撓性基板１１が多層構造体である場合、可撓性基板１１は、下地基板と、下地基板から剥離可能に構成された剥離層とを備えてもよい。剥離層は、素子構造体と共に、下地基板から剥がされる。素子構造体を備える剥離層は、別の可撓性基材に貼り付けられてもよい。可撓性基材の一例は、耐熱性が低い紙類、セロファン基材、布類、再生繊維類、皮革類、ナイロン基材、ポリウレタン基材を含む。この場合、剥離層と可撓性基材とは、別の可撓性基板１１を構成する。

有機高分子化合物の一例は、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン－テトラフルオロエチレンコポリマー、ポリイミド、フッ素系ポリマー、環状ポリオレフィン系ポリマーからなる群から選択される少なくとも一種である。

複合材料の一例は、ガラス繊維強化アクリルポリマー、あるいはガラス繊維強化ポリカーボネートである。金属の一例は、アルミニウム、あるいは銅である。合金の一例は、鉄クロム合金、鉄ニッケル合金、あるいは鉄ニッケルクロム合金である。無機高分子化合物の一例は、酸化珪素、酸化硼素、および酸化アルミニウムを含む無アルカリガラス、あるいは、酸化珪素、酸化ナトリウム、および酸化カルシウムを含むアルカリガラスである。

可撓性基板１１が有機高分子化合物製のフィルムである場合、可撓性基板１１は、ガスバリア層を備える多層構造を有してもよい。ガスバリア層を構成する材料の一例は、酸化アルミニウム、酸化珪素、窒化珪素、酸化窒化珪素、炭化珪素、およびダイヤモンドライクカーボンである。ガスバリア層は、単層構造体でもよいし多層構造体でもよい。可撓性基板１１は、フィルムの片面のみにガスバリア層を備えてもよいし、フィルムの両面にガスバリア層を備えてもよい。

［各電極層１２，１６，１７］
各電極層１２，１６，１７は、それぞれ単層構造体でもよいし、多層構造体でもよい。各電極層１２，１６，１７が多層構造体である場合、各電極層１２，１６，１７は、それぞれ電極層の下層との密着性を高める最下層、および電極層の上層との密着性を高める最上層を有することが好ましい。

各電極層１２，１６，１７を構成する材料は、金属でもよいし、合金でもよいし、導電性を有する金属酸化物でもよいし、導電性を有する有機高分子化合物でもよい。各電極層１２，１６，１７を構成する材料は、相互に異なってもよいし、同じであってもよい。

金属の一例は、それぞれ遷移金属、アルカリ金属、およびアルカリ土類金属の少なくとも一種である。遷移金属は、インジウム、アルミニウム、金、銀、白金、チタン、銅、ニッケル、タングステンからなる群から選択される少なくとも一種である。アルカリ金属は、リチウム、あるいはセシウムである。アルカリ土類金属は、マグネシウム、およびカルシウムの少なくとも一種である。合金は、モリブデンニオブ、鉄クロム、アルミニウムリチウム、マグネシウム銀、アルミネオジウム合金、アルミネオジムジルコニア合金からなる群から選択されるいずれか一種である。

金属酸化物の一例は、酸化インジウム、酸化錫、酸化亜鉛、酸化カドミウム、酸化インジウムカドミウム、酸化カドミウム錫、酸化亜鉛錫からなる群から選択されるいずれか一種である。金属酸化物は、不純物を含有してもよい。不純物を含有する金属酸化物は、錫、亜鉛、チタン、セリウム、ハフニウム、ジルコニウム、モリブデンからなる群から選択される少なくとも一種の不純物を含有する酸化インジウムである。不純物を含有する金属酸化物は、アンチモン、またはフッ素を含有する酸化錫でもよい。不純物を含有する金属酸化物は、ガリウム、アルミニウム、硼素からなる群から選択される少なくとも一種の不純物を含有する酸化亜鉛でもよい。

導電性を有する有機高分子化合物の一例は、ポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）、あるいはポリアニリンである。
各電極層１６，１７は、半導体層１５と同一の構成元素から構成され、かつ不純物の濃度を半導体層１５よりも十分に高めた層であってもよい。

各電極層１２，１６，１７に適用できる材料の範囲を広げることを要求される場合、各電極層１２，１６，１７の電気抵抗率は、それぞれ５．０×１０^－５Ω・ｃｍ以上であることが好ましい。薄膜トランジスタの省電力化を要求される場合、各電極層１２，１６，１７の電気抵抗率は、それぞれ１．０×１０^－２Ω・ｃｍ以下であることが好ましい。

各電極層１２，１６，１７の低抵抗化を要求される場合、各電極層１２，１６，１７の厚さは、５０ｎｍ以上であることが好ましい。薄膜トランジスタを構成する各層の平坦性を高めることを要求される場合、各電極層１２，１６，１７の厚さは、それぞれ３００ｎｍ以下であることが好ましい。

［半導体層１５］
半導体層１５を構成する材料は、金属酸化物半導体または非単結晶シリコンである。金属酸化物半導体は、インジウム、ガリウム、亜鉛、および錫からなる群から選択される少なくとも１種の金属元素を含む。金属酸化物半導体は、１種類の金属元素から構成される一元系金属酸化物半導体でもよいし、２種類の金属元素から構成される二元系金属酸化物半導体でもよいし、三種類以上の金属元素から構成される多元系金属酸化物半導体でもよい。金属酸化物半導体は、非晶質半導体でもよいし、多数の微小な単結晶から構成される微結晶半導体でもよいし、多数の微結晶から構成される多結晶半導体でもよい。

半導体層１５の光透過率、および電界効果移動度（以下、移動度とも言う）を高めることを要求される場合、半導体層１５は、インジウムを含む金属酸化物半導体層であることが好ましい。

一元系金属酸化物半導体は、例えば、酸化インジウム、酸化亜鉛、酸化ガリウム、酸化スズである。二元系金属酸化物半導体は、例えば、酸化インジウム亜鉛、酸化インジウムガリウムである。三元系金属酸化物半導体は、インジウムを含む三元系金属酸化物半導体である。三元系金属酸化物半導体は、例えば、酸化インジウムガリウム亜鉛、酸化インジウムアルミニウム亜鉛、酸化インジウム錫亜鉛、酸化インジウムハフニウム亜鉛である。金属酸化物半導体は、金属酸化物を構成する金属元素の他に、他の金属元素として、例えば、チタン、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、タングステン、マグネシウムから構成される群から選択される少なくとも１種の元素を含めてもよい。

金属酸化物半導体の一例は、Ｉｎ-Ｍ-Ｚｎ系酸化物である。Ｉｎ-Ｍ-Ｚｎ系酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）を含む。Ｉｎ-Ｍ-Ｚｎ系酸化物は、アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、ハフニウム、および錫からなる群から選択される少なくとも一種の金属元素（Ｍ）を含む。

半導体層１５の厚さの均一性を高めることを要求される場合、半導体層１５の厚さは、５ｎｍ以上であることが好ましい。半導体層１５における材料使用量の低減を要求される場合、半導体層１５の厚さは、１００ｎｍ以下であることが好ましい。厚さの均一性の向上、および材料使用量の低減の両立を要求される場合、半導体層１５の厚さは、５ｎｍ以上１００ｎｍ以下であることが好ましい。さらに、これらの効果を得る実効性を高めることを要求される場合、半導体層１５の厚さは、１５ｎｍ以上４０ｎｍ以下であることが好ましい。

半導体層１５と電極層１６，１７との接触抵抗の低減を要求される場合、半導体層１５は、電極層１６，１７と接する部位に、金属や酸化物導電体からなる接触層を備えてもよい。接触層は、半導体層１５の上面のなかで電極層１６，１７と接する部位に表面処理や成膜処理を施すことによって形成される。

［各絶縁層１３，１４］
第１ゲート絶縁層１３を構成する材料は、可撓性を有する有機高分子化合物である。有機高分子化合物の一例は、ポリビニルフェノール、ポリイミド、ポリビニルアルコール、アクリルポリマー、エポキシポリマー、非晶質フッ素ポリマーを含むフッ素系ポリマー、メラミンポリマー、フランポリマー、キシレンポリマー、ポリアミドイミドポリマー、シリコーンポリマー、パリレンからなる群から選択される少なくとも一種である。第１ゲート絶縁層１３の耐熱性を高めることを要求される場合、有機高分子化合物は、好ましくは、ポリイミド、アクリルポリマー、フッ素系ポリマーからなる群から選択される少なくとも一種である。

第１ゲート絶縁層１３は、単層膜でもよいし、多層膜でもよい。第１ゲート絶縁層１３が多層膜である場合、第１ゲート絶縁層１３を構成する各層の構成材料は、それぞれ有機高分子化合物である。

ゲート電極層１２と他の電極層１６，１７との間のゲートリーク電流の抑制を要求される場合、第１ゲート絶縁層１３の厚さは、０．２μｍ以上であることが好ましい。薄膜トランジスタを駆動するためのゲート電圧の抑制を要求される場合、第１ゲート絶縁層１３の厚さは、１．２μｍ以下であることが好ましい。電流漏れの抑制、およびゲート電圧の抑制を要求される場合、第１ゲート絶縁層１３の厚さは、０．４μｍ以上１．０μｍ以下であることが好ましい。

ゲート絶縁層の耐圧性向上を要求される場合、ゲート絶縁層の抵抗率は、１×１０^１１Ω・ｃｍ以上であることが好ましい。さらに、第１ゲート絶縁層１３の薄膜化を要求される場合、ゲート絶縁層の抵抗率は、１×１０^１４Ω・ｃｍ以上であることが好ましい。また、ゲート電極層１２と他の電極層１６，１７との間のゲートリーク電流の抑制を要求される場合、第１ゲート絶縁層１３の比誘電率は、２．０以上５．０以下であることが好ましい。

第２ゲート絶縁層１４を構成する材料は、長距離秩序を有しない無機化合物を含む。無機化合物は、酸化物でもよいし、窒化物でもよいし、酸化窒化物でもよい。無機化合物は、珪素、アルミニウム、タンタル、ハフニウム、イットリウム、ジルコニウムからなる群から選択されるいずれか１種を含有する。無機化合物の一例は、酸化珪素、窒化珪素、および酸化窒化珪素である珪素化合物、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ジルコニウムからなる群から選択される少なくとも一種である。第２ゲート絶縁層１４を構成する材料は、長距離秩序を有しない無機化合物と有機化合物とを含む混合物でもよい。

ゲート電極層１２の厚さに起因したクラック発生の抑制を要求される場合、第２ゲート絶縁層１４の厚さは、５０ｎｍ以下であることが好ましい。ゲート電極層１２と他の電極層１６，１７との間のゲートリーク電流の抑制を要求される場合、また第２ゲート絶縁層１４を島状に点在させることなく連続膜とすることを要求される場合、第２ゲート絶縁層１４の厚さは、２ｎｍ以上であることが好ましい。ゲート電極層１２の可撓性向上、およびゲートリーク電流の抑制を要求される場合、第１ゲート絶縁層１３の厚さは、２ｎｍ以上５０ｎｍ以下であることが好ましい。また、ゲート電極層１２と他の電極層１６，１７との間のゲートリーク電流の抑制を要求される場合、第２ゲート絶縁層１４の比誘電率は、３．５以上１０以下であることが好ましい。

ここで、第２ゲート絶縁層１４は、半導体層１５と直接接する。第２ゲート絶縁層１４の表面は、チャンネル領域Ｃを区切る。第２ゲート絶縁層１４の表面は、半導体層１５との境界を構成する。薄膜トランジスタを動作させる際の捕捉順位であるキャリアトラップの抑制を要求される場合、第２ゲート絶縁層１４においてキャリアトラップの要因となる未結合手であるダングリングボンドは、少ないことが好ましい。

素子構造体は、半導体層１５のバックチャンネル部を保護する保護層１８をさらに備えてもよい。半導体層１５のバックチャンネル部は、半導体層１５のなかで第２ゲート絶縁層１４に接する面とは反対側の面である。保護層１８は、半導体層１５のバックチャンネル部を覆うように位置する。

保護層１８の層構造は、単層構造でもよいし、多層構造でもよい。保護層１８は、バックチャンネル部のみを覆ってもよいし、ゲート電極層１２、第１ゲート絶縁層１３、第２ゲート絶縁層１４、および半導体層１５を覆ってもよい。半導体層１５のバックチャンネル部は、薄膜トランジスタの製造時に用いられた化学物質に暴露されたり、大気中のガスを吸着したりすることによって、半導体層１５の電子状態を変えてしまう。保護層１８は、半導体層１５のバックチャネル部を製造時の化学物質や大気から保護し、これによって薄膜トランジスタの電気特性を安定させる。

保護層１８を構成する材料の一例は、無機絶縁化合物、および有機絶縁化合物の少なくとも１つである。無機絶縁化合物の一例は、酸化珪素、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、窒化珪素、酸化窒化珪素からなる群から選択される少なくとも１つのである。有機絶縁化合物の一例は、ポリメチルメタクリレートなどのアクリル樹脂、ポリビニルアルコール、ポリビニルフェノール、エポキシ樹脂、ポリイミド、パリレンからなる群から選択される少なくとも１つである。

保護層１８に保護層１８を貫通するリーク電流の抑制を要求される場合、保護層１８の電気抵抗値は、１０^１１Ωｃｍ以上であることが好ましく、１０^１４Ωｃｍ以上であることがより好ましい。保護層１８を構成する材料が、有機絶縁化合物を含有する場合、有機絶縁化合物からなる層の厚さは、０．３μｍ以上３μｍ以下であることが好ましい。保護層１８を構成する材料が、無機絶縁化合物を含有する場合、無機絶縁化合物からなる層の厚さは、５ｎｍ以上１００ｎｍ以下であることが好ましい。

［素子構造体の寸法］
突部１３Ｔの頂面１３Ｓ１と、基準面１３Ｂとの間のチャンネル深さ方向Ｚの長さは、突部１３Ｔの高さである。突部１３Ｔの高さは、ゲート電極層１２の厚さ以上でもよいし、ゲート電極層１２の厚さよりも小さくてもよい。突部１３Ｔの高さは、第２ゲート絶縁層１４の厚さ以上でもよいし、第２ゲート絶縁層１４の厚さよりも小さくてもよい。ゲート電極層１２の上面と、突部１３Ｔの頂面１３Ｓ１との間のチャンネル深さ方向Ｚの長さは、第１電極間厚さである。第１ゲート絶縁層１３の基準面１３Ｂと、可撓性基板１１の上面との間のチャンネル深さ方向Ｚの長さは、第１電極周辺厚さである。第１電極間厚さは、第１電極周辺厚さ以上でもよいし、第１電極周辺厚さより小さくてもよい。

ゲート電極層１２と他の電極層１６，１７との間のゲートリーク電流の抑制を要求される場合、ゲート電極層１２と他の電極層１６,１７との間隔が広いことが好ましい。例えば、第１電極周辺厚さが過小となることを抑制する観点から、突部１３Ｔの高さは、第２ゲート絶縁層１４の厚さ以上、かつゲート電極層１２の厚さ以下でもよい。例えば、第１電極周辺厚さが過小となることを抑制する観点から、第１電極周辺厚さは、第１電極間厚さ以上でもよい。

チャンネル長方向Ｘにおいて、チャンネル領域Ｃの下方に位置するゲート電極層１２の長さは、ゲート電極長Ｌｇａｔｅである。チャンネル長方向Ｘにおいて、チャンネル領域Ｃの下方に位置する第２ゲート絶縁層１４の長さは、第２絶縁層長Ｌｏｘである。

チャンネル長方向Ｘにおいて、チャンネル領域Ｃを含む半導体層１５の長さは、半導体層長Ｌｓｃである。チャンネル長方向Ｘにおいて、第２ゲート絶縁層１４の端面と、半導体層１５の端面との間の距離は、距離ΔＬである。距離ΔＬは、第２ゲート絶縁層１４が半導体層１５に覆われる構造を正とし、第２ゲート絶縁層１４が半導体層１５からはみ出す構造を負とする。

なお、各層１２，１４，１５のなかでチャンネル幅方向Ｙの各位置でのチャンネル長方向Ｘの長さが一定でない場合、全てのチャンネル長方向Ｘの長さの平均値が、それぞれの層１２，１４，１５におけるチャンネル長方向Ｘの長さである。また、チャンネル長方向Ｘにおける基端側の距離ΔＬと、チャンネル長方向Ｘにおける先端側の距離ΔＬとが相互に異なる場合、２つの距離ΔＬのなかの短い方が、薄膜トランジスタにおける距離ΔＬである。

第２絶縁層長Ｌｏｘ、半導体層長Ｌｓｃ、およびゲート電極長Ｌｇａｔｅは、［条件１］と［条件２］を満たす。第２絶縁層長Ｌｏｘ、および半導体層長Ｌｓｃは、［条件３］と［条件４］とを満たしてもよい。
［条件１］Ｌｏｘ＜Ｌｓｃ
［条件２］Ｌｇａｔｅ＜Ｌｏｘ
［条件３］Ｌｏｘ≦９０μｍ
［条件４］Ｌｏｘ＋Ｌｓｃ≦４２０μｍ

上述したように、無機絶縁材料から構成される第２ゲート絶縁層１４は、有機絶縁材料から構成される第１ゲート絶縁層１３と比べて高い剛性を有する。高い剛性を有した第２ゲート絶縁層１４は、第１ゲート絶縁層１３と比べて、可撓性基板１１の屈曲によって大きな歪みを生じてクラックを生じやすい。

［条件１］を満たし、かつ第２ゲート絶縁層１４のチャンネル長方向Ｘにおける両端面が半導体層１５に覆われる構造は、可撓性基板１１の屈曲による内部応力が第２ゲート絶縁層１４に集中することを抑制して、半導体層１５に内部応力を分散しやすくする。そして、第２ゲート絶縁層１４の引張および圧縮による歪みを軽減する。

特に［条件３］［条件４］を満たす構成は、半導体層１５が第２ゲート絶縁層１４を覆いながらも、第２ゲート絶縁層１４における長さの上限が具体的に定められるため、曲率半径が０．８ｍｍほどの屈曲であっても、屈曲前後における電気特性の劣化が抑制される。

ここで、第２ゲート絶縁層１４の両端面が半導体層１５に覆われ、かつ突部１３Ｔの両側面が半導体層１５に覆われる。このため、第２ゲート絶縁層１４の端面とソース電極層１６との接触、および第２ゲート絶縁層１４の端面とドレイン電極層１７との接触が抑制される。一方、第２ゲート絶縁層１４の端面が半導体層１５からはみ出すことになれば、第２ゲート絶縁層１４の端面はソース電極層１６に接し、かつ第２ゲート絶縁層１４の端面はドレイン電極層１７に接する。［条件１］によるこれらの接触の抑制は、第２ゲート絶縁層１４にサブスレッショルドリーク電流の関与を抑制させて、半導体層１５のみにサブスレッショルドリーク電流の関与を促す。これによって、第２ゲート絶縁層１４の端面が半導体層１５からはみ出すことに起因したサブスレッショルドリーク電流が抑制される。

この際、［条件２］を満たす構成、すなわち第２絶縁層長Ｌｏｘがゲート電極長Ｌｇａｔｅよりも小さい構成では、ゲート電極長Ｌｇａｔｅが長いことに起因したゲートリーク電流が発生しやすい。具体的には、基準面１３Ｂと可撓性基板１１との間の第１ゲート絶縁層１３は、頂面１３Ｓ１と可撓性基板１１との間の第１ゲート絶縁層１３よりも突部１３Ｔの高さ分だけ薄い。こうした薄い第１ゲート絶縁層１３にまでゲート電極層１２が広がるようにゲート電極長Ｌｇａｔｅが第２絶縁層長Ｌｏｘよりも大きくなると、第１ゲート絶縁層１３が薄い分だけ、ゲートリーク電流が発生しやすい。この点、［条件２］を満たす構成であれば、ゲート電極長Ｌｇａｔｅが第２絶縁層長Ｌｏｘよりも小さいことに起因したゲートリーク電流が抑制される。そのため、サブスレッショルドリーク電流の抑制と、ゲートリーク電流の抑制とが相まって、薄膜トランジスタの省電力化が可能ともなる。

［薄膜トランジスタの製造方法］
ボトムゲート・トップコンタクト型トランジスタの製造方法は、可撓性基板１１にゲート電極層１２を形成する第１工程を含む。ボトムゲート・トップコンタクト型トランジスタの製造方法は、ゲート電極層１２に第１ゲート絶縁層１３を積層する第２工程、および第１ゲート絶縁層１３に第２ゲート絶縁層１４を積層する第３工程を含む。また、ボトムゲート・トップコンタクト型トランジスタの製造方法は、第２ゲート絶縁層１４に半導体層１５を積層する第４工程、および半導体層１５にソース電極層１６とドレイン電極層１７とを積層する第５工程を含む。

第１工程において、ゲート電極層１２は、ゲート電極層１２の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、ゲート電極層１２は、ゲート電極層１２となる電極膜を成膜した後に、エッチング法を用いて電極膜をゲート電極層１２の形状に加工する方法によって形成されてもよい。

ゲート電極層１２の形成に用いる成膜方法は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、スピンコート法、ディップコート法、スリットダイコート法からなる群から選択される少なくとも一種である。あるいは、ゲート電極層１２の形成に用いる成膜方法は、スクリーン印刷法、凸版印刷法、凹版印刷法、平版印刷法、インクジェット法からなる群から選択される少なくとも一種である。

第２工程において、第１ゲート絶縁層１３は、第１ゲート絶縁層１３の形状に追従したマスクを用いる塗布法によって形成されてもよい。あるいは、第１ゲート絶縁層１３は、第１ゲート絶縁層１３となる塗布膜を形成した後に、塗布膜をフォトリソグラフィー法で第１ゲート絶縁層１３の形状に加工する方法によって形成されてもよい。

第１ゲート絶縁層１３の形成に用いる塗布法は、有機高分子化合物を含む塗布液を用いるスピンコート法、ディップコート法、スリットダイコート法、スクリーン印刷法、インクジェット法からなる群から選択される少なくとも一種である。塗布法は、塗布液からなる液状膜を乾燥・焼成することによって塗布膜を形成する。第１ゲート絶縁層１３の形成にフォトリソグラフィー法を用いる場合、塗布液は、感光性を有したポリマーを含む。

図３が示すように、第３工程において、第２ゲート絶縁層１４となる絶縁層が第１ゲート絶縁層１３の上面１３Ｓに形成される。第２ゲート絶縁層１４の形状に追従したマスクＭは、第２ゲート絶縁層１４となる絶縁層の上面１４Ｓに形成される。第２ゲート絶縁層１４は、第２ゲート絶縁層１４となる絶縁層にマスクＭを用いたエッチングを施すことによって形成される。この際、第１ゲート絶縁層１３は、マスクＭ、および第２ゲート絶縁層１４をマスクに用いたオーバーエッチングによって、突部１３Ｔを形成する。これによって、突部１３Ｔの外縁は、第２ゲート絶縁層１４の外縁に追従する。

第２ゲート絶縁層１４の形成に用いる成膜方法は、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、熱ＣＶＤ法、スパッタリング法、ゾルゲル法からなる群から選択される少なくとも一種である。あるいは、第２ゲート絶縁層１４の形成に用いる成膜方法は、無機化合物の前駆体を含む塗布液を用いるスピンコート法、ディップコート法、スリットダイコート法、スクリーン印刷法、インクジェット法からなる群から選択される少なくとも一種の塗布法である。

第４工程において、半導体層１５は、半導体層１５の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、半導体層１５は、半導体層１５となる半導体膜を形成した後に、エッチング法を用いて半導体膜を半導体層１５の形状に加工する方法によって形成されてもよい。

半導体層１５は、スパッタリング法、ＡＬＤ法である原子層堆積法、ＰＬＤ法であるパルスレーザー堆積法、ＣＶＤ法、あるいはゾル－ゲル法を含むウェット成膜法によって形成される。スパッタリング法は、直流電圧を印加したＤＣスパッタ法、あるいは高周波を印加したＲＦスパッタ法を含む。半導体層１５は、微結晶化、あるいは多結晶化を行うための熱処理を施されてもよい。また、半導体層１５のソース電極層１６およびドレイン電極層１７との接触する領域の導電率を調整して接触抵抗を下げるために、プラズマ処理法による酸素欠損の生成や、フッ素原子の導入などの処理を施してもよい。

半導体層１５のキャリア濃度は、半導体層１５を形成する際の雰囲気における酸素濃度を変えることによって変えることができる。半導体層１５のキャリア濃度は、半導体層１５を形成する際の雰囲気における水素濃度を変えることによって変えることもできる。半導体層１５のキャリア濃度は、金属酸化物半導体における金属の組成比を変えることによって変えることもできる。半導体層１５のキャリア濃度は、半導体層１５に施される熱処理の温度、および雰囲気によって変えることもできる。

第５工程において、ソース電極層１６、およびドレイン電極層１７は、電極層の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、ソース電極層１６、およびドレイン電極層１７は、電極層１６，１７となる電極膜を成膜した後に、エッチング法を用いて電極膜をソース電極層１６、およびドレイン電極層１７の形状に加工する方法によって形成されてもよい。

電極層１６，１７の形成に用いる成膜方法は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、スピンコート法、ディップコート法、スリットダイコート法からなる群から選択される少なくとも一種である。あるいは、ゲート電極層１２の形成に用いる成膜方法は、スクリーン印刷法、凸版印刷法、凹版印刷法、平版印刷法、インクジェット法からなる群から選択される少なくとも一種である。

なお、保護層１８の形成に用いる成膜方法は、真空蒸着法、イオンプレーティング法、スパッタリング法、原子層堆積法、パルスレーザー堆積法、ＣＶＤ法からなる群から選択される少なくとも１種である。保護層１８が有機絶縁化合物から構成される場合、保護層１８の形成に用いる成膜方法は、上述した成膜方法と、スピンコート法やスリットコート法などの各種印刷法を加えた群から選択される少なくとも１種である。

［試験例］
試験例の薄膜トランジスタとして、チャンネル長である長さＬｃｈが１０μｍであり、チャンネル幅が１００μｍである、図１から３を参照して説明したボトムゲート・トップコンタクト型薄膜トランジスタを、以下の方法を用いて得た。この際、素子構造体の寸法を下記範囲のなかで変更することによって、各試験例の薄膜トランジスタを得た。なお、上記［条件１］を満たさない寸法範囲では、第２ゲート絶縁層１４のチャンネル長方向Ｘにおける両端面が半導体層１５に覆われず、第２ゲート絶縁層１４の両端面が半導体層１５をパターニングするためのエッチャントなどに曝される。また、第２ゲート絶縁層１４の両端面が電極層１６，１７を形成するための環境に曝される。
［素子構造体の寸法］
・ポリイミド膜の厚さ ：２０μｍ
・ゲート電極層１２の厚さ ：１００ｎｍ
・ゲート電極長Ｌｇａｔｅ ：３０μｍ
・第１ゲート絶縁層１３の厚さ ：０．７μｍ
・第１ゲート絶縁層１３の比誘電率 ：３．８
・突部１３Ｔの高さ ：５０ｎｍ
・第２ゲート絶縁層１４の厚さ ：１０ｎｍ
・第２ゲート絶縁層１４の比誘電率 ：５．０
・半導体層１５の厚さ ：３０ｎｍ
・電極層１６，１７の厚さ ：１００ｎｍ
・第２絶縁層長Ｌｏｘ ：４５μｍ以上２４０μｍ以下
・半導体層長Ｌｓｃ ：６０μｍ以上３６０μｍ以下

まず、可撓性基板１１として、無アルカリガラス基板とポリイミド膜との積層体を用いた。積層体は、無アルカリガラス基板の一側面に形成されたポリイミドワニスの塗布膜を焼成することによって得られた。無アルカリガラス基板の厚さは、０．７ｍｍであった。ポリイミド膜の厚さは、２０μｍであった。

ゲート電極層１２として、アルミニウム合金膜を用いた。ゲート電極層１２は、可撓性基板１１のポリイミド膜に成膜されたアルミニウム合金膜のパターニングによって得られた。アルミニウム合金膜は、可撓性基板１１のポリイミド膜を成膜の対象とし、ＤＣマグネトロンスパッタ法によって得られた。ゲート電極層１２は、アルミニウム合金膜に積層された感光性ポジレジスト膜からレジストマスクを形成し、当該レジストマスクを用いてアルミニウム合金膜をウェットエッチングした後、レジストマスクを剥離することによって得られた。ゲート電極層１２の厚さは、１００ｎｍであった。ゲート電極長Ｌｇａｔｅは、３０μｍであった。

第１ゲート絶縁層１３として、アクリル樹脂膜を用いた。第１ゲート絶縁層１３は、ゲート電極層１２を覆うように成膜された感光性塗布膜のパターニングによって得られた。感光性塗布膜は、ゲート電極層１２を積層された可撓性基板１１を成膜の対象とし、感光性アクリル樹脂を塗布するスリットコート法によって得られた。第１ゲート絶縁層１３は、第１ゲート絶縁層１３を形成するためのマスクを用いた感光性塗布膜の露光、および現像を経て、現像後の塗布膜を２３０℃で焼成することによって得られた。第１ゲート絶縁層１３の厚さは、０．７μｍであった。第１ゲート絶縁層１３の比誘電率は、３．８であった。なお、第１ゲート絶縁層１３の比誘電率は、薄膜トランジスタとは別に設けたキャパシタ素子の容量測定よって算出した。

第２ゲート絶縁層１４として、酸化珪素膜を用いた。第２ゲート絶縁層１４は、第１ゲート絶縁層１３を覆うように成膜された酸化珪素膜のパターニングによって得られた。酸化珪素膜は、第１ゲート絶縁層１３を積層された可撓性基板１１を成膜の対象とし、シランと一酸化二窒素とを原料ガスとするＣＶＤ法によって得られた。第２ゲート絶縁層１４は、酸化珪素膜のドライエッチングによって得られた。酸化珪素膜のドライエッチングは、第２ゲート絶縁層１４の形状に相当するレジストマスクを形成した後、四フッ化炭素ガスを用いたリアクティブイオンエッチング法によって酸化珪素膜の不要な部分を除去した。第２ゲート絶縁層１４の厚さは、１０ｎｍであった。第２ゲート絶縁層１４の比誘電率は、５．０であった。なお、第２ゲート絶縁層１４の比誘電率は、薄膜トランジスタとは別に設けたキャパシタ素子の容量測定より算出した。

半導体層１５として、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）膜を用いた。半導体層１５は、第２ゲート絶縁層１４を覆うように成膜された金属酸化物半導体膜のパターニングによって得られた。金属酸化物半導体膜は、第２ゲート絶縁層１４を積層された可撓性基板１１を成膜の対象とし、無加熱のスパッタリング法によって得られた。スパッタリング法は、下記条件に示すように、ＩｎＧａＺｎＯ（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）をターゲット材に用い、アルゴン、および酸素をスパッタガスに用いた。

半導体層１５は、半導体層１５を形成するためのレジストマスクを用い、シュウ酸を含む水溶液をエッチング液として、金属酸化物半導体膜をウェットエッチングを行い、エッチング後の金属酸化物半導体膜を２３０℃で焼成することによって得られた。半導体層１５の厚さは、３０ｎｍであった。

ソース電極層１６、およびドレイン電極層１７として、モリブデン膜を用いた。ソース電極層１６、およびドレイン電極層１７は、半導体層１５の一部を露出するマスクを用いたモリブデン膜の成膜によって得られた。モリブデン膜の厚さは、１００ｎｍであった。

保護層１８として、アクリル膜を用いた。保護層１８は、可撓性基板１１、ゲート電極層１２、第１ゲート絶縁層１３、第２ゲート絶縁層１４、半導体層１５、ソース電極層１６、およびドレイン電極層１７を形成された可撓性基板１１に感光性アクリル樹脂を塗布し、２３０℃で焼成することによって得られた。保護層１８の厚さは、５００ｎｍであった。そして、無アルカリガラス基板からポリイミド膜を剥離することによって、各試験例のボトムゲート・トップコンタクト型トランジスタを得た。

［評価］
各試験例の薄膜トランジスタについて、半導体パラメータアナライザ（Ｂ１５００Ａ：キーサイト・テクノロジー社製）を用い、伝達特性を測定した。伝達特性から、サブスレッショルドリーク電流とゲートリーク電流とを検出した。なお、サブスレッショルドリーク電流の測定は、ソース電極層１６の電圧を０Ｖ、ソース－ドレイン電圧を１０Ｖに設定し、ゲート電圧とドレイン電流との関係である伝達特性から得た。ソース－ドレイン電圧は、ソース電極層１６とドレイン電極層１７との間の電圧である。ゲート電圧は、ソース電極層１６とゲート電極層１２との間の電圧である。ドレイン電流は、ドレイン電極層１７に流れる電流である。この際、ゲート電極層１２の電圧を－２０Ｖから＋２０Ｖまで変化させることによって、ゲート電圧とドレイン電流との伝達特性を測定した。また、ゲートリーク電流の測定は、ソース電極層１６の電圧を０Ｖ、ソース－ドレイン電圧を０Ｖに設定し、ゲート電極層１２の電圧を－２０Ｖから＋２０Ｖまで変化させることによって、ソース－ゲート間に流れる電流として検出した。

各試験例の薄膜トランジスタについて、クラムシェル型曲げ試験機（ユアサシステム機器社製）を用いて、１０万回の屈曲試験を行った後、薄膜トランジスタの伝達特性から、サブスレッショルドリーク電流とゲートリーク電流とを検出した。なお、屈曲試験における曲率半径は、０．８ｍｍ、１.０ｍｍ、１．３ｍｍを用い、また１つの試験例について３つの試料を用い、それぞれの曲率半径において１０万回の屈曲試験を行った。各試験例の評価結果を図４に示す。

図４は、第２絶縁層長Ｌｏｘと半導体層長Ｌｓｃとが相互に異なる各試験例の評価結果を第２絶縁層長Ｌｏｘ、および半導体層長Ｌｓｃごとに示す。
なお、図４において、屈曲試験前のサブスレッショルドリーク電流が１０^－６Ａ以上、あるいはゲートリーク電流が１０^－９Ａ以上である試験例に「×」印を付す。屈曲試験前のサブスレッショルドリーク電流が１０^－６Ａ未満、かつゲートリーク電流が１０^－９Ａ未満である試験例に「△」印、「○」印、「◎」印のいずれかを付す。具体的には、曲率半径が１．３ｍｍである試験前後の各リーク電流の変化が１０％未満である一方、曲率半径が１．０ｍｍ、０．８ｍｍでは１０％以上の変化が認められた試験例に「△」印を付す。曲率半径が１．３ｍｍ、１．０ｍｍである試験前後の各リーク電流の変化が１０％未満である一方、曲率半径が０．８ｍｍでは１０％以上の変化が認められた試験例に「○」印を付す。全ての曲率半径の試験前後の各リーク電流の変化が１０％未満である試験例に「◎」印を付す。

図４が示すように、半導体層長Ｌｓｃが第２絶縁層長Ｌｏｘ以下の試験例において、試験前のサブスレッショルドリーク電流、あるいはゲートリーク電流の少なくとも一方が試験前の許容される値よりも高いことが認められた。一方、半導体層長Ｌｓｃが第２絶縁層長Ｌｏｘよりも大きい試験例において、試験前のサブスレッショルドリーク電流、およびゲートリーク電流が共に低いことが認められた。なお、上記各試験例からゲート電極長Ｌｇａｔｅを６０μｍに変更した別の試験例では、半導体層長Ｌｓｃが第２絶縁層長Ｌｏｘよりも大きい例であっても、試験前の許容される値よりも高いゲートリーク電流が認められた。これにより、［条件１］［条件２］を満たすことが試験前のサブスレッショルドリーク電流、およびゲートリーク電流を低めることが認められた。

また、半導体層長Ｌｓｃが３６０μｍである場合、第２絶縁層長Ｌｏｘが９０μｍ以上２４０μｍ以下であると、曲率半径が１．０ｍｍ、０．８ｍｍの試験前後で電気特性の低下が認められた。一方、半導体層長Ｌｓｃが３６０μｍであっても、第２絶縁層長Ｌｏｘが６０μｍ以下であると、曲率半径が１．０ｍｍの試験前後で電気特性の維持が認められた。また、半導体層長Ｌｓｃが２４０μｍである場合、第２絶縁層長Ｌｏｘが１２０μｍ以下であると、曲率半径が１．０ｍｍ、０．８ｍｍの試験前後で電気特性の低下が認められた。一方、半導体層長Ｌｓｃが２４０μｍであっても、第２絶縁層長Ｌｏｘが９０μｍ以下であると、曲率半径が１．０ｍｍの試験前後で電気特性の維持が認められた。これにより、［条件３］［条件４］を満たすことが試験前後の電気特性を維持することが認められた。

また、半導体層長Ｌｓｃが１２０μｍである場合、第２絶縁層長Ｌｏｘが９０μｍ以下であると、曲率半径が１．３ｍｍ、１．０ｍｍの試験前後で電気特性の維持が認められた。また、半導体層長Ｌｓｃが９０μｍである場合、第２絶縁層長Ｌｏｘが６０μｍ以下であると、曲率半径が１．３ｍｍ、１．０ｍｍ、０．８ｍｍの試験前後で電気特性の維持が認められた。また、半導体層長Ｌｓｃが６０μｍである場合、第２絶縁層長Ｌｏｘが４５μｍ以下であると、曲率半径が１．３ｍｍ、１．０ｍｍ、０．８ｍｍの試験前後で電気特性の維持が認められた。これにより、［条件１］～［条件４］を満たすことが試験前後の電気特性を維持することが認められた。

［効果］
上記実施形態によれば、以下に列挙する効果が得られる。
（１）［条件１］を満たす薄膜トランジスタは、第２ゲート絶縁層１４の端面が半導体層１５からはみ出すことに起因したサブスレッショルドリーク電流を抑制する。

（２）［条件２］を満たす薄膜トランジスタは、第１ゲート絶縁層１３が突部１３Ｔを備えることに起因したゲートリーク電流を抑制する。そのため、サブスレッショルドリーク電流の抑制と、ゲートリーク電流の抑制とが相まって、薄膜トランジスタの省電力化が可能ともなる。

（３）［条件１］を満たす薄膜トランジスタは、半導体層１５と第１ゲート絶縁層１３との密着性を高めるため、上記（１）（２）に準じた効果が薄膜トランジスタの屈曲においても保たれる。

（４）［条件１］を満たす薄膜トランジスタは、第２ゲート絶縁層１４の面積がチャンネル長方向Ｘに大きいことに起因した屈曲による電気特性の低下を抑制すると共に、薄膜トランジスタの屈曲耐性を高める。

上記実施形態は、以下のように変更して実施することもできる。
・［条件１］～［条件４］を満たす構成であれば、チャンネル長方向Ｘにおける基端側の距離ΔＬがチャンネル長方向Ｘにおける先端側の距離ΔＬよりも大きくてもよいし、小さくてもよい。

・図５が示すように、突部１３Ｔの側面は、頂面１３Ｓ１の縁から積層方向に連続する形状に限らず、突部１３Ｔの底部に向けて拡径された２段の段差面でもよい。すなわち、突部１３Ｔの側面は、上述した側面１３Ｓ２と、当該側面１３Ｓ２の下端から突部１３Ｔの外側に向けて突き出る底側側面１３Ｓ３とを備えてもよい。半導体層１５の端部は、側面１３Ｓ２と底側側面１３Ｓ３との間の段差部に接する。一方、半導体層１５の端部は、底側側面１３Ｓ３に接しない。ソース電極層１６と、ドレイン電極層１７とは、突部１３Ｔの底側側面１３Ｓ３に直接接する。

この際、図６が示すように、第４工程において、半導体層１５となる半導体膜が、突部１３Ｔの頂面１３Ｓ１、および第１ゲート絶縁層１３の基準面１３Ｂに形成される。半導体層１５の形状に追従したマスクは、半導体層１５となる半導体膜の上面に形成される。半導体層１５は、半導体層１５となる半導体膜にマスクを用いたエッチングを施すことによって形成される。ここで、第１ゲート絶縁層１３は、オーバーエッチングによって、突部１３Ｔの高さをさらに高くする。これによって、第1ゲート絶縁層１３の基準面１３Ｂは、基準面１３Ｂよりも可撓性基板１１の側に位置する第２基準面１３Ｓ４に加工される。そして、突部１３Ｔの側面は、突部１３Ｔの底部に向けて拡径された２段の段差面、すなわち側面１３Ｓ２と、当該側面１３Ｓ２の下端から突部１３Ｔの外側に向けて突き出る底側側面１３Ｓ３とに加工される。

・なお、底側側面１３Ｓ３を備えた薄膜トランジスタは、図５が示すように、半導体層１５とソース電極層１６との間、また半導体層１５とドレイン電極層１７との間に、保護層１８を備えてもよい。この際、保護層１８となる絶縁膜が、半導体膜に形成される。保護層１８の形状に追従したマスクは、半導体層１５となる半導体膜の上面に形成される。保護層１８は、保護層１８となる絶縁膜にマスクを用いたエッチングを施すことによって形成される。

Ｃ…チャンネル領域
Ｌｃｈ…長さ
Ｌｇａｔｅ…ゲート電極長
Ｌｏｘ…第２絶縁層長
Ｌｓｃ…半導体層長
ΔＬ…距離
１１…可撓性基板
１２…ゲート電極層
１３…第１ゲート絶縁層
１４…第２ゲート絶縁層
１５…半導体層
１６…ソース電極層
１７…ドレイン電極層
１８…保護層

Claims (7)

1. 可撓性基板と、
   前記可撓性基板に位置する素子構造体と、を備える薄膜トランジスタであって、
   前記素子構造体は、
   ゲート電極層と、
   ゲート絶縁層と、
   前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟む前記半導体層と、
   前記半導体層の第１端部に接するソース電極層と、
   前記半導体層の第２端部に接するドレイン電極層と、を備え、
   前記ゲート絶縁層は、
   有機化合物から構成される第１ゲート絶縁層と、
   前記第１ゲート絶縁層と前記半導体層とに挟まれる前記第１ゲート絶縁層よりも薄い第２ゲート絶縁層であって、無機化合物を含む前記第２ゲート絶縁層と、を備え、
   前記ソース電極層から前記ドレイン電極層に向かう方向がチャンネル方向であり、
   前記第１ゲート絶縁層から前記第２ゲート絶縁層に向かう方向が積層方向であり、
   前記第１ゲート絶縁層は、前記積層方向に突き出る突部を備え、前記チャンネル方向における前記突部の長さが前記ゲート電極層の長さよりも短く、かつ前記チャンネル方向において前記突部が前記ゲート電極層の全体を覆うように、前記突部が前記ゲート電極層の前記積層方向に配置され、
   前記第２ゲート絶縁層は、前記突部における頂面の全体に接し、かつ前記第２ゲート絶縁層と対向する視点から見て、前記第２ゲート絶縁層の外縁が前記頂面の外縁に追従する形状を有し、
   前記半導体層は、前記チャンネル方向における前記第２ゲート絶縁層の両端面、および前記突部の両側面を覆う
   ことを特徴とする薄膜トランジスタ。
2. 前記チャンネル方向における前記第２ゲート絶縁層の長さと前記半導体層の長さとの合計が４２０μｍ以下であり、かつ前記チャンネル方向における前記第２ゲート絶縁層の長さが９０μｍ以下である
   請求項１に記載の薄膜トランジスタ。
3. 前記半導体層は、インジウムを含む三元系金属酸化物半導体であり、
   前記半導体層の厚さは、５ｎｍ以上１００ｎｍ以下であり、
   前記第２ゲート絶縁層の厚さは、５ｎｍ以上２０ｎｍ以下である
   請求項２に記載の薄膜トランジスタ。
4. 前記第２ゲート絶縁層は、酸化物と窒化物とのいずれか一方であり、珪素、アルミニウム、タンタル、ハフニウム、イットリウム、ジルコニウムからなる群から選択されるいずれか１種を含有する
   請求項３に記載の薄膜トランジスタ。
5. 前記半導体層は、酸化物半導体または非単結晶シリコンであり、
   前記第２ゲート絶縁層は、酸化珪素である
   請求項４に記載の薄膜トランジスタ。
6. 可撓性基板にゲート電極層を形成すること、
   前記ゲート電極層を覆うようにゲート絶縁層を形成すること、
   前記ゲート電極層と半導体層とによって前記ゲート絶縁層を挟むように前記半導体層を形成すること、および、
   前記半導体層の第１端部に接するソース電極層、および前記半導体層の第２端部に接するドレイン電極層を形成すること、を含む薄膜トランジスタの製造方法であって、
   前記ゲート絶縁層を形成することは、
   前記ゲート電極層とを覆う有機化合物によって構成された第１ゲート絶縁層を塗布法で形成すること、および、前記第１ゲート絶縁層と前記半導体層とに挟まれて無機化合物によって構成された第２ゲート絶縁層をプラズマＣＶＤ法で形成すること、を含み、
   前記ソース電極層から前記ドレイン電極層に向かう方向がチャンネル方向であり、
   前記第１ゲート絶縁層から前記第２ゲート絶縁層に向かう方向が積層方向であり、
   前記第１ゲート絶縁層を形成することは、
   前記第１ゲート絶縁層に積層された前記第２ゲート絶縁層をマスクとして前記第１ゲート絶縁層をエッチングして前記積層方向に突き出る突部を前記第１ゲート絶縁層に形成することを含み、
   前記第２ゲート絶縁層を形成することは、
   前記チャンネル方向における前記第２ゲート絶縁層の長さが前記ゲート電極層の長さよりも短く、かつ前記チャンネル方向において前記第２ゲート絶縁層が前記突部と共に前記ゲート電極層の全体を覆うように、前記ゲート電極層の前記積層方向に前記第２ゲート絶縁層を配置することを含み、
   前記半導体層を形成することは、
   前記チャンネル方向における前記第２ゲート絶縁層の両端面、および前記突部の両側面を覆うように前記半導体層を配置することを含む
   ことを特徴とする薄膜トランジスタの製造方法。
7. 前記チャンネル方向における前記第２ゲート絶縁層の長さと前記半導体層の長さとの合計が４２０μｍ以下であり、かつ前記積層方向での前記第２ゲート絶縁層と前記半導体層との重なりが前記チャンネル方向において９０μｍ以下であるように、前記第２ゲート絶縁層と前記半導体層とを形成する
   請求項６に記載の薄膜トランジスタの製造方法。

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