JP2024072115A

JP2024072115A - 薄膜トランジスタアレイ

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Publication number: JP2024072115A
Application number: JP2022182786A
Authority: JP
Inventors: 学伊藤
Original assignee: Individual
Current assignee: Individual
Priority date: 2022-11-15
Filing date: 2022-11-15
Publication date: 2024-05-27

Abstract

【課題】可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性を向上することを可能とした薄膜トランジスタアレイを提供する。【解決手段】薄膜トランジスタ１２Ａは、半導体層２１と、ゲート電極２５と、薄膜トランジスタ１２Ａの厚さ方向において、半導体層２１とゲート電極２５とに挟まれる部分を含むゲート絶縁層２２とを備える。ゲート絶縁層２２は、体積分率で５０％以上の無機化合物を含む。ゲート絶縁層２２の厚さは、３０ｎｍ以上４５０ｎｍ以下である。可撓性基板１１の表面１１Ｓと対向する視点から見て、各薄膜トランジスタ１２Ａのゲート絶縁層２２と、その薄膜トランジスタ１２Ａに隣り合う薄膜トランジスタ１２Ａのゲート絶縁層２２との間の距離が、５μｍ以上２００μｍ以下である。薄膜トランジスタアレイ１０は、有機高分子化合物から構成され、複数の薄膜トランジスタ１２Ａを覆う層間絶縁層１３を備える。【選択図】図１

Description

本開示は、薄膜トランジスタアレイに関する。

表示装置の一例は、一対の保護層、一対の放熱層、可撓性基板、薄膜トランジスタアレイ層、および、表示素子層を備えている。薄膜トランジスタアレイ層は、可撓性基板の第１面に位置し、かつ、可撓性基板における第１面とは反対側の第２面には、第１の放熱層が位置している。表示素子層は、薄膜トランジスタアレイ層上に位置し、かつ、可撓性基板、薄膜トランジスタアレイ層、および、表示素子層を含む積層体が、表示装置の厚さ方向において、一対の放熱層に挟まれている。一対の放熱層は、表示装置の厚さ方向において、一対の保護層に挟まれている。

表示装置では、表示装置の厚さ方向において、薄膜トランジスタアレイ層が表示装置の中立面の近傍に位置するように、各保護層の厚さ、および、各放熱層の厚さが調整される。これにより、表示装置が曲げられた際に、薄膜トランジスタアレイ層に作用する引張応力、および、圧縮応力を抑えることが可能である。結果として、薄膜トランジスタアレイ層が有する曲げに対する電気的な耐久性を高めることが可能である（例えば、特許文献１を参照）。

特開２０１８－１９４６００号公報

しかしながら、上述した表示装置では、薄膜トランジスタアレイ層が有する曲げに対する耐久性を高めるために、薄膜トランジスタアレイ層以外の層における厚さや、表示装置の厚さ方向における位置が大きく制約される。そのため、薄膜トランジスタアレイ層以外の層に対する前述の制約を緩和するために、薄膜トランジスタアレイ層そのものによって曲げに対する電気的な耐久性を有することが可能な構成が求められる。

上記課題を解決するための薄膜トランジスタアレイは、絶縁性を有した表面を備える可撓性基板と、前記可撓性基板上に配置された複数の薄膜トランジスタと、を備える。前記薄膜トランジスタは、半導体層と、ゲート電極と、前記薄膜トランジスタの厚さ方向において、前記半導体層と前記ゲート電極とに挟まれる部分を含むゲート絶縁層と、を備える。前記ゲート絶縁層は、体積分率で５０％以上の無機化合物を含む。前記ゲート絶縁層の厚さは、３０ｎｍ以上４５０ｎｍ以下である。前記可撓性基板の前記表面と対向する視点から見て、各薄膜トランジスタの前記ゲート絶縁層と、その薄膜トランジスタに隣り合う薄膜トランジスタの前記ゲート絶縁層との間の距離が、５μｍ以上２００μｍ以下である。有機高分子化合物から構成され、前記複数の薄膜トランジスタを覆う層間絶縁層を備える。

上記薄膜トランジスタアレイによれば、第１の薄膜トランジスタが有するゲート絶縁層が第２の薄膜トランジスタが有するゲート絶縁層から離間するから、薄膜トランジスタアレイが屈曲されたときに、ゲート絶縁層よりも柔軟性が高い層間絶縁層にひずみが集中する。これにより、ゲート絶縁層によって覆われたチャネル部分ではひずみが低減されるため、薄膜トランジスタアレイにおいて、可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性が向上する。

上記薄膜トランジスタアレイにおいて、前記可撓性基板の前記表面と対向する視点から見て、前記ゲート絶縁層の面積が第１面積Ｓ１であり、前記薄膜トランジスタにおけるチャネル領域の面積が第２面積Ｓ２であり、前記第１面積Ｓ１と前記第２面積Ｓ２とが以下の式を満たしてもよい。

Ｓ２≦Ｓ１≦３Ｓ２
上記薄膜トランジスタアレイによれば、第１面積Ｓ１が第２面積Ｓ２以上であるから、薄膜トランジスタが動作する確実性を高めることが可能である。また、第１面積Ｓ１が第２面積Ｓ２の３倍以下であるから、薄膜トランジスタアレイが、十分な可撓性を有することが可能である。

上記薄膜トランジスタアレイにおいて、前記半導体層が、酸化物半導体または非単結晶シリコンから構成されてもよい。この薄膜トランジスタアレイによれば、半導体層が酸化物半導体または非単結晶シリコンから構成されるから、薄膜トランジスタアレイの電気的特性を高めることができる。

上記薄膜トランジスタアレイにおいて、前記薄膜トランジスタは、ボトムゲート型の薄膜トランジスタであり、前記薄膜トランジスタは、ソース電極およびドレイン電極をさらに備え、前記ゲート電極は、前記可撓性基板の前記表面に位置し、前記ゲート絶縁層は、前記ゲート電極を覆い、前記半導体層は、前記ゲート絶縁層上に位置し、前記ソース電極は、前記半導体層の第１部分に接し、前記ドレイン電極は、前記半導体層の第２部分に接してもよい。

上記薄膜トランジスタアレイにおいて、前記薄膜トランジスタは、トップゲート型の薄膜トランジスタであり、前記薄膜トランジスタは、ソース電極およびドレイン電極をさらに備え、前記半導体層は、前記可撓性基板の前記表面に位置し、前記ソース電極は、前記半導体層の第１部分に接し、前記ドレイン電極は、前記半導体層の第２部分に接し、前記ゲート絶縁層は、前記半導体層を覆い、前記ゲート電極は、前記ゲート絶縁層上に位置してもよい。

上記薄膜トランジスタアレイによれば、可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性の向上が可能となる。

図１は、本開示の薄膜トランジスタアレイが有する多層構造の第１例を示す断面図である。図２は、本開示の薄膜トランジスタアレイが有する多層構造の第２例を示す断面図である。図３は、本開示の薄膜トランジスタアレイが有する多層構造の第３例を示す断面図である。図４は、本開示の薄膜トランジスタアレイが有する多層構造の第４例を示す断面図である。図５（ａ）は、本開示の薄膜トランジスタアレイが有する多層構造の第１例を示す断面図であり、図５（ｂ）は、当該薄膜トランジスタアレイの平面図である。図６は、本開示の薄膜トランジスタアレイの第１例における平面図である。図７は、本開示の薄膜トランジスタアレイが有する多層構造の第５例を示す断面図である。図８は、本開示の薄膜トランジスタアレイが有する多層構造の第６例を示す断面図である。図９は、本開示の薄膜トランジスタアレイが有する多層構造の第７例を示す断面図である。図１０は、比較例１０の薄膜トランジスタアレイが有する多層構造を示す断面図である。図１１は、比較例１１の薄膜トランジスタアレイが有する多層構造を示す断面図である。図１２は、実施例の薄膜トランジスタアレイにおける層構造を示す表である。図１３は、比較例の薄膜トランジスタアレイにおける層構造を示す表である。図１４は、実施例および比較例の薄膜トランジスタアレイの評価結果を示す表である。

図面を参照して、薄膜トランジスタアレイの一実施形態を説明する。なお、以下に説明する薄膜トランジスタにおけるソースとドレインとは、薄膜トランジスタの駆動回路の動作によって定まるため、第１の電極がソースからドレインに機能を替えてもよく、かつ、第２の電極がドレインからソースに機能を替えてもよい。また、本開示の薄膜トランジスタアレイが備える薄膜トランジスタの型式は、ボトムゲート型でもよいし、トップゲート型でもよい。

本開示の薄膜トランジスタアレイは、薄膜トランジスタが上述したいずれの構造であっても、以下の条件１から条件４を満たす。
（条件１）ゲート絶縁層は、体積分率で５０％以上の無機化合物を含む。
（条件２）ゲート絶縁層の厚さは、３０ｎｍ以上４５０ｎｍ以下である。
（条件３）可撓性基板の表面と対向する視点から見て、各薄膜トランジスタのゲート絶縁層と、その薄膜トランジスタに隣り合う薄膜トランジスタのゲート絶縁層との間の距離が５μｍ以上２００μｍ以下であるように可撓性基板上に並ぶ。
（条件４）層間絶縁層は、有機高分子化合物から構成され、複数の薄膜トランジスタを覆う。

［ボトムゲート型薄膜トランジスタ］
図１から図６を参照して、薄膜トランジスタの型式がボトムゲート型である場合の薄膜トランジスタアレイの構造を説明する。以下に説明する複数種のボトムゲート型の薄膜トランジスタでは、以下の構成が共通している。すなわち、ボトムゲート型の薄膜トランジスタでは、ゲート電極が、可撓性基板の表面に位置し、かつ、ゲート絶縁層が、ゲート電極を覆っている。半導体層は、ゲート絶縁層上に位置している。ソース電極は、半導体層の第１部分に接し、かつ、ドレイン電極は、半導体層の第２部分に接している。

図１が示す薄膜トランジスタアレイは、ボトムゲート‐トップコンタクト型、かつ、チャネルエッチ型の薄膜トランジスタを備えている。
図１が示すように、薄膜トランジスタアレイ１０は、絶縁性を有した表面１１Ｓを備える可撓性基板１１と、可撓性基板１１上に配置された複数の薄膜トランジスタ１２Ａとを備えている。薄膜トランジスタ１２Ａは、半導体層２１と、ゲート電極２５と、薄膜トランジスタ１２Ａの厚さ方向において、半導体層２１とゲート電極２５とに挟まれる部分を含むゲート絶縁層２２とを備えている。ゲート絶縁層２２は、無機化合物を含んでいる。ゲート絶縁層２２の厚さは、３０ｎｍ以上４５０ｎｍ以下である。薄膜トランジスタアレイ１０は、複数の薄膜トランジスタ１２Ａを覆う層間絶縁層１３をさらに備えている。層間絶縁層１３は、有機高分子化合物から構成されている。

図１が示す例において、ゲート電極２５は可撓性基板１１の表面１１Ｓに位置している。ゲート絶縁層２２は、ゲート電極２５の全体を覆い、かつ、可撓性基板１１の表面１１Ｓのうちで、ゲート電極２５の周りに位置する部分も覆っている。ゲート絶縁層２２の表面２２Ｓには、半導体層２１が位置している。ソース電極２３は、半導体層２１における第１端部と、ゲート絶縁層２２の表面２２Ｓのうちで、第１端部に隣り合う部分とを覆っている。ドレイン電極２４は、半導体層２１における第２端部と、ゲート絶縁層２２の表面２２Ｓのうちで、第２端部に隣り合う部分とを覆っている。第２端部は、第１端部とは反対側の端部である。

薄膜トランジスタ１２Ａの型式は、チャネルエッチ型でもある。そのため、薄膜トランジスタ１２Ａが形成される際には、半導体層２１に対してソース電極２３およびドレイン電極２４を形成するための導電性の薄膜が形成された後に、薄膜がエッチングされることによって、２つの電極２３，２４が形成される。

なお、本開示の薄膜トランジスタアレイ１０が備える薄膜トランジスタの型式は、ボトムゲート‐ボトムコンタクト型、かつ、チャネルエッチ型であってもよい。この場合には、ソース電極２３およびドレイン電極２４が、半導体層２１よりも先にゲート絶縁層２２の表面２２Ｓに形成される。次いで、ソース電極２３の一部およびドレイン電極２４の一部に接するように半導体層２１が形成され、続いて、複数の薄膜トランジスタを覆うように層間絶縁層１３が形成される。

図２が示す薄膜トランジスタアレイ１０は、ボトムゲート‐トップコンタクト型、かつ、エッチストッパ型の薄膜トランジスタを備えている。
図２が示すように、薄膜トランジスタ１２Ｂは、上述した薄膜トランジスタ１２Ａと同様に、半導体層２１、ゲート絶縁層２２、ソース電極２３、ドレイン電極２４、および、ゲート電極２５を備え、さらに、チャネル保護層２６を備えている。チャネル保護層２６は、半導体層２１の表面２１Ｓに位置している。チャネル保護層２６は、半導体層２１のうちで両端部を除く部分を覆っている。

ソース電極２３は、チャネル保護層２６の第１端部、半導体層２１の表面２１Ｓのうちで当該第１端部に隣り合う部分、半導体層２１の第１端部、および、ゲート絶縁層２２の表面２２Ｓのうちで当該第１端部に隣り合う部分を覆っている。ドレイン電極２４は、チャネル保護層２６の第２端部、半導体層２１の表面２１Ｓのうちで当該第２端部に隣り合う部分、半導体層２１の第２端部、および、ゲート絶縁層２２の表面２２Ｓのうちで当該第２端部に隣り合う部分を覆っている。

図３が示す薄膜トランジスタアレイ１０は、ボトムゲート‐エッチストッパ型の薄膜トランジスタを備えている。
図３が示すように、薄膜トランジスタ１２Ｃは、薄膜トランジスタ１２Ｂと同様に、半導体層２１、ゲート絶縁層２２、ソース電極２３、ドレイン電極２４、ゲート電極２５、および、チャネル保護層２６を備えている。ただし、図３が示す例では、半導体層２１が、ゲート絶縁層２２の表面２２Ｓにおける全体を覆い、かつ、チャネル保護層２６が、半導体層２１の表面２１Ｓにおける全体を覆っている。

ソース電極２３は、チャネル保護層２６の第１端部を覆い、かつ、薄膜トランジスタアレイ１０の厚さ方向において、当該第１端部に連なる半導体層２１の側面、および、半導体層２１の側面に連なるゲート絶縁層２２の側面を覆っている。これに対して、ドレイン電極２４は、チャネル保護層２６の第２端部を覆い、かつ、薄膜トランジスタアレイ１０の厚さ方向において、当該第２端部に連なる半導体層２１の側面、および、半導体層２１の側面に連なるゲート絶縁層２２の側面を覆っている。なお、各層の側面は、各層が備える面のうち、薄膜トランジスタアレイ１０の厚さ方向において対向する一対の面間に位置する面である。

図４が示す薄膜トランジスタアレイ１０では、図１を参照して先に説明した薄膜トランジスタ１２Ａに対して画素電極が接続されている。
図４が示すように、層間絶縁層１３は、コンタクトホール１３Ｈを有している。各コンタクトホール１３Ｈは、層間絶縁層１３の表面１３Ｓからドレイン電極２４まで延びている。図４が示す例では、可撓性基板１１の表面１１Ｓに直交する断面において、ドレイン電極２４の面積が、ソース電極２３の面積よりも大きい。画素電極１４は、コンタクトホール１３Ｈ内に充填された第１部分と、第１部分に接続され、かつ、層間絶縁層１３の表面１３Ｓに沿って延びる第２部分とを有している。

図５は、図１が示す薄膜トランジスタアレイ１０と同様に、ボトムゲート‐トップコンタクト型の薄膜トランジスタ１２Ａを備える構造の一例を示している。図５（ａ）は、可撓性基板１１に直交する平面に沿う断面における薄膜トランジスタ１２Ａの断面構造を示している。図５（ｂ）は、可撓性基板１１の表面１１Ｓと対向する視点から見た薄膜トランジスタ１２Ａの平面構造を示している。なお、図５（ｂ）では、図示の便宜上、層間絶縁層１３の図示が省略されている。

図５（ａ）が示すように、薄膜トランジスタ１２Ａにおいて、ゲート電極２５が可撓性基板１１の表面１１Ｓ上に位置し、かつ、ゲート電極２５の全体がゲート絶縁層２２によって覆われている。ゲート絶縁層２２上に半導体層２１が位置している。半導体層２１の一部がソース電極２３によって覆われ、かつ、半導体層２１の他の一部がドレイン電極２４によって覆われている。

可撓性基板１１に直交する断面において、ゲート絶縁層２２はテーパー状を有することが好ましい。テーパー状には、順テーパー状と逆テーパー状とが含まれる。ゲート絶縁層２２は、図５(ａ）が示すように、順テーパー状を有することがより好ましい。なお、順テーパー状とは、ゲート絶縁層２２の厚さ方向に直交する断面積が、可撓性基板１１の表面１１Ｓに向けて単調増加する形状のことである。なお、前述したゲート絶縁層２２の厚さ方向に直交する断面積とは、ゲート絶縁層２２の外形によって規定される断面積である。これに対して、逆テーパー状とは、ゲート絶縁層２２の厚さ方向に直交する断面積が、可撓性基板１１の表面１１Ｓに向けて単調減少する形状のことである。なお、前述したゲート絶縁層２２の厚さ方向に直交する断面積とは、ゲート絶縁層２２の外形によって規定される断面積である。

ゲート絶縁層２２の面積は、第１面積Ｓ１である。第１面積Ｓ１は、ゲート絶縁層２２の厚さ方向に直交する断面積のうち、最も大きい断面積である。なお、当該断面積は、ゲート絶縁層２２の外形によって規定される断面積である。そのため、図５（ａ）が示すように、可撓性基板１１に直交する断面において、ゲート絶縁層２２が順テーパー状を有する場合には、ゲート絶縁層２２のうちで、可撓性基板１１に接する位置での断面積が第１面積Ｓ１である。これに対して、ゲート絶縁層２２が逆テーパー状を有する場合には、ゲート絶縁層２２のうちで、半導体層２１が位置する面の面積が第１面積Ｓ１である。

図５（ｂ）が示すように、可撓性基板１１の表面１１Ｓと対向する視点から見て、ソース電極２３とドレイン電極２４との間の距離が、チャネル長Ｌである。ソース電極２３とドレイン電極２４とが並ぶ方向に直交する方向に沿う半導体層２１の長さが、チャネル幅Ｗである。薄膜トランジスタ１２Ａにおいて、チャネル長Ｌとチャネル幅Ｗとによって特定される領域が、チャネル領域である。チャネル領域の面積は、第２面積Ｓ２である。第２面積Ｓ２は、チャネル長Ｌとチャネル幅Ｗとの乗算値である。

ゲート絶縁層２２の第１面積Ｓ１と、チャネル領域の第２面積Ｓ２とは、以下の式を満たすことが好ましい。
Ｓ２≦Ｓ１≦３Ｓ２
上記式によれば、第１面積Ｓ１が第２面積Ｓ２以上であるから、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃが動作する確実性を高めることが可能である。また、第１面積Ｓ１が第２面積Ｓ２の３倍以下であるから、薄膜トランジスタアレイ１０が、十分な可撓性を有することが可能である。

図６は、可撓性基板１１の表面１１Ｓと対向する視点から見た薄膜トランジスタアレイ１０の平面構造を示している。図６は、複数の薄膜トランジスタ１２Ａの配列における一例を示している。

図６が示すように、複数の薄膜トランジスタ１２Ａは、ソース電極２３が延びる第１方向に沿って等間隔で並び、かつ、ソース電極２３とドレイン電極２４が並ぶ第２方向に沿って等間隔で並んでいる。第１方向において、薄膜トランジスタ１２Ａにおけるゲート絶縁層２２間の距離が、第１距離Ｄ１である。第２方向において、薄膜トランジスタ１２Ａにおけるゲート絶縁層２２間の距離が、第２距離Ｄ２である。第２距離Ｄ２は、第１距離Ｄ１よりも長い。図６が示す例では、互いに隣り合う薄膜トランジスタ１２Ａ間の最短距離である第１距離Ｄ１が、上述した条件３におけるゲート絶縁層２２間の距離Ｄである。すなわち、第１距離Ｄ１が、５μｍ以上２００μｍ以下であればよい。なお、ゲート絶縁層２２間の距離は、各ゲート絶縁層２２の可撓性基板１１と接する面での輪郭に基づく。すなわち、可撓性基板１１の表面１１Ｓにおいて、第１の薄膜トランジスタ１２Ａが備えるゲート絶縁層２２の輪郭と、第２の薄膜トランジスタ１２Ａが備えるゲート絶縁層２２の輪郭との間の距離が、ゲート絶縁層２２間の距離である。

［トップゲート型薄膜トランジスタ］
図７から図９を参照して、トップゲート型薄膜トランジスタの構造を説明する。トップゲート型の薄膜トランジスタでは、以下の構成が共通している。すなわち、トップゲート型の薄膜トランジスタでは、半導体層が、可撓性基板の表面に位置している。ソース電極は、半導体層の第１部分に接し、ドレイン電極は、半導体層の第２部分に接している。ゲート絶縁層は、半導体層を覆っている。ゲート電極は、ゲート絶縁層上に位置している。

図７が示す薄膜トランジスタアレイは、トップゲート‐トップコンタクト型の薄膜トランジスタを備えている。
図７が示すように、薄膜トランジスタ１２Ｄは、半導体層２１、ゲート絶縁層２２、ソース電極２３、ドレイン電極２４、および、ゲート電極２５を備えている。半導体層２１の全体が、可撓性基板１１の表面１１Ｓに位置している。ソース電極２３は、半導体層２１における第１端部と、可撓性基板１１の表面１１Ｓのうちで第１端部に隣り合う部分とを覆っている。ドレイン電極２４は、半導体層２１における第２端部と、可撓性基板１１の表面１１Ｓのうちで第２端部に隣り合う部分とを覆っている。ゲート絶縁層２２は、半導体層２１、ソース電極２３、および、ドレイン電極２４を覆っている。ゲート電極２５は、ゲート絶縁層２２上に位置している。

なお、本開示の薄膜トランジスタアレイ１０が備える薄膜トランジスタの型式は、トップゲート‐ボトムコンタクト型でもよい。この場合には、ソース電極２３とドレイン電極２４とが、可撓性基板１１の表面１１Ｓにおいて間隔を空けて並んでいる。半導体層２１の第１端部は、ソース電極２３の一部を覆い、かつ、半導体層２１の第２端部は、ドレイン電極２４の一部を覆っている。

図８が示す薄膜トランジスタアレイ１０は、トップゲート‐コプラーナー型の薄膜トランジスタ１２Ｅを備えている。薄膜トランジスタ１２Ｅは、半導体層２１、ゲート絶縁層２２、ソース電極２３、ドレイン電極２４、および、ゲート電極２５を備えている。

半導体層２１の全体が、可撓性基板１１の表面１１Ｓに位置している。半導体層２１は、第１部分２１Ａと、第２部分２１Ｂと、第１部分２１Ａと第２部分２１Ｂとの間に位置する第３部分２１Ｃとを含んでいる。ゲート絶縁層２２は、半導体層２１の第３部分２１Ｃを覆っている。ゲート電極２５は、ゲート絶縁層２２上に位置している。ソース電極２３は、半導体層２１の第１部分２１Ａから層間絶縁層１３の表面１３Ｓまで延びている。ソース電極２３は、層間絶縁層１３が有する第１コンタクトホール１３Ｈ１内に形成され、かつ、層間絶縁層１３の表面１３Ｓに露出している。ドレイン電極２４は、半導体層２１の第２部分２１Ｂから層間絶縁層１３の表面１３Ｓまで延びている。ドレイン電極２４は、層間絶縁層１３が有する第２コンタクトホール１３Ｈ２内に形成され、かつ、層間絶縁層１３の表面１３Ｓに露出している。

なお、半導体層２１のうち、第１部分２１Ａおよび第２部分２１Ｂは、第３部分２１Ｃに対してドーパントが高濃度にドープされた高ドープ領域である。半導体層２１の型式がｎ型の場合には、高ドープ領域はｎ型のドーパントが高濃度にドープされたｎ^＋領域である。一方で、半導体層２１の型式がｐ型の場合には、高ドープ領域はｐ型のドーパントが高濃度にドープされたｐ^＋領域である。

なお、トップゲート‐コプラーナー型の薄膜トランジスタ１２Ｅでは、半導体層２１における高ドープ領域は、チャネル領域には含まれない。そのため、薄膜トランジスタ１２Ｅにおいて、チャネル長Ｌは、ソース電極２３とドレイン電極２４とが並ぶ方向に沿う第３部分２１Ｃの長さであり、かつ、チャネル幅Ｗは、ソース電極２３とドレイン電極２４とが並ぶ方向に直交する方向に沿う第３部分２１Ｃの長さである。

図９が示す薄膜トランジスタアレイ１０では、図７を参照して先に説明した薄膜トランジスタ１２Ｄに対して画素電極が接続されている。なお、図９が示す例は、ドレイン電極２４のうち、ソース電極２３に対向する端部とは反対側の端部が、ゲート絶縁層２２から露出している。

図９が示すように、層間絶縁層１３は、コンタクトホール１３Ｈを有している。各コンタクトホール１３Ｈは、層間絶縁層１３の表面１３Ｓからドレイン電極２４まで延びている。図９が示す例では、可撓性基板１１の表面１１Ｓに直交する断面において、ドレイン電極２４の面積が、ソース電極２３の面積よりも大きい。画素電極１４は、コンタクトホール１３Ｈ内に充填された第１部分と、第１部分に接続され、かつ、層間絶縁層１３の表面１３Ｓに沿って延びる第２部分とを有している。

以下、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅが備える各層をより詳しく説明する。
［可撓性基板１１］
可撓性基板１１において、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅの半導体層２１および各電極２３，２４の少なくとも一方が位置する面が絶縁性を有することが必要である。図１から図９を参照して先に説明した薄膜トランジスタアレイ１０では、可撓性基板１１の表面１１Ｓが絶縁性を有することが必要である。可撓性基板１１は、透明基板でもよいし、不透明基板でもよい。薄膜トランジスタアレイ１０が透過性ディスプレイに適用される場合には、可撓性基板１１は透明基板であることが好ましい。

可撓性基板１１を構成する材料は、有機高分子化合物、有機材料と無機材料との両方を含む有機無機複合材料、金属、合金、および、無機高分子化合物から構成される群から選択される少なくとも一種であってよい。

有機高分子化合物は、例えば、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン‐テトラフルオロエチレンコポリマー、ポリイミド、フッ素系ポリマー、環状ポリオレフィン系ポリマーから構成される群から選択される少なくとも一種であってよい。

有機無機複合材料は、例えば、ガラス繊維強化アクリルポリマー、または、ガラス繊維強化ポリカーボネートであってよい。金属は、例えば、アルミニウム、または、銅であってよい。合金は、例えば、鉄クロム合金、鉄ニッケル合金、または、鉄ニッケルクロム合金であってよい。無機高分子化合物は、例えば、無アルカリガラスまたはアルカリガラスであってよい。無アルカリガラスは、酸化珪素、酸化硼素、および、酸化アルミニウムを含む。アルカリガラスは、酸化珪素、酸化ナトリウム、および、酸化カルシウムを含む。

可撓性基板１１は、単層構造体でもよいし、多層構造体でもよい。可撓性基板１１が多層構造体である場合には、可撓性基板１１を構成する各層を構成する材料は、それぞれ有機高分子化合物、有機無機複合材料、金属、合金、および、無機高分子化合物から構成される群から選択されるいずれか一種であってよい。

可撓性基板１１が単層構造体である場合には、可撓性基板１１は、絶縁性を有したフィルムでもよいし、可撓性を有した薄板ガラスでもよい。可撓性基板１１が薄板ガラスである場合には、薄板ガラスの厚さは０．５ｍｍ以下であることが好ましく、０．１ｍｍ以下であることがより好ましい。

可撓性基板１１が多層構造体である場合には、導電性を有した箔と、箔上に形成された絶縁層とを備えてもよい。この場合には、絶縁層が、可撓性基板１１の表面１１Ｓを有する。

可撓性基板１１が多層構造体である場合には、可撓性基板１１は、下地基板と、下地基板から剥離可能に構成された剥離層とを備えてもよい。剥離層は、複数の薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅとともに、下地基板から剥がされる。複数の薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅを備える剥離層は、別の可撓性基材に貼り付けられてもよい。可撓性基材は、例えば、耐熱性が低い紙類、セロファン基材、布類、再生繊維類、皮革類、ナイロン基材、ポリウレタン基材であってよい。この場合には、剥離層と可撓性基材とは、別の可撓性基板１１を構成する。

可撓性基板１１が多層構造体である場合には、可撓性基板１１は、下地基板とガスバリア層とを備えてもよい。この場合には、可撓性基板１１は、下地基板の両面または片面にガスバリア層を有することができる。下地基板が有機化合物から構成されるフィルムである場合には、水分子および酸素分子の少なくとも一方である酸化源がフィルムを透過し、酸化源が薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅを構成する各層に対して付着することがある。これにより、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅの電気的特性が低下する場合がある。

この点、下地基板の両面または片面にガスバリア層を形成することによって、酸化源の透過を抑えることが可能である。ガスバリア層は、無機化合物から形成されてよい。無機化合物は、例えば酸化珪素、窒化珪素、アルミナなどであってよい。なお、ガスバリア層が可撓性基板１１の片面のみに形成される場合には、ガスバリア層は、可撓性基板１１の表面１１Ｓを含んでもよいし、表面１１Ｓとは反対側の面を含んでもよい。

可撓性基板１１が多層構造体である場合には、可撓性基板１１は、下地基板と、下地基板の表面を平坦化するための平坦化層を備えてもよい。可撓性基板１１が平坦化層を備える場合には、平坦化層が可撓性基板１１の表面１１Ｓを含む。あるいは、可撓性基板１１が多層構造体である場合には、可撓性基板１１は、下地基板と、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅを構成する各層と可撓性基板１１との密着性を高めるための密着層を備えてもよい。可撓性基板１１が密着層を備える場合には、密着層が可撓性基板１１の表面１１Ｓを含む。

［電極１４，２３，２４，２５］
各電極１４，２３，２４，２５はそれぞれ単層構造体でもよいし、多層構造体でもよい。各電極１４，２３，２４，２５が多層構造体である場合には、各電極１４，２３，２４，２５はそれぞれ電極の下層との密着性を高める最下層、および、電極の上層との密着性を高める最上層を有することが好ましい。

各電極１４，２３，２４，２５を構成する材料は、単一材料から構成される金属でもよいし、合金でもよいし、導電性を有する金属酸化物でもよい。各電極１４，２３，２４，２５を構成する材料は、相互に異なってもよいし、同じであってもよい。

金属は、例えば、遷移金属、アルカリ金属、および、アルカリ土類金属から構成される群から選択される少なくとも一種である。遷移金属は、例えば、インジウム、アルミニウム、金、銀、白金、チタン、銅、ニッケル、タングステンから構成される群から選択される少なくとも一種であってよい。アルカリ金属は、例えば、リチウム、あるいは、セシウムであってよい。アルカリ土類金属は、例えば、マグネシウムおよびカルシウムの少なくとも一種であってよい。合金は、例えば、モリブデンニオブ、鉄クロム、アルミニウムリチウム、マグネシウム銀、アルミネオジウム合金、アルミネオジムジルコニア合金（Ａｌ‐Ｎｄ）から構成される群から選択されるいずれか一種であってよい。

金属酸化物は、例えば、酸化インジウム、酸化錫、酸化亜鉛、酸化カドミウム、酸化インジウムカドミウム、酸化カドミウム錫、酸化亜鉛錫から構成される群から選択されるいずれか一種であってよい。金属酸化物は、不純物を含んでもよい。不純物を含有する金属酸化物は、例えば不純物を含む酸化インジウムであってよい。当該不純物は、例えば、錫、亜鉛、チタン、セリウム、ハフニウム、ジルコニウム、モリブデン、タングステンから構成される群から選択される少なくとも一種であってよい。不純物を含有する金属酸化物は、例えば不純物を含む酸化錫でもよい。当該不純物は、例えばアンチモンまたはフッ素であってよい。不純物を含有する金属酸化物は、例えば不純物を含む酸化亜鉛でもよい。当該不純物は、ガリウム、アルミニウム、硼素から構成される群から選択される少なくとも一種であってよい。また、不純物を含む金属酸化物は、水素原子を含む金属酸化物でもよい。金属酸化物中に含まれる水素原子は、金属酸化物中において良好な電子供与サイトを形成することが可能である。

電極１４，２３，２４，２５の成膜方法は、例えば、スパッタ法、蒸着法、プラズマＣＶＤ（Chemical Vapor Deposition）法、原子堆積法（ＡＬＤ法：Atomic Layer Deposition）、印刷法、塗布法などであってよい。電極１４，２３，２４，２５の成膜方法は、スパッタ法または印刷法であることが好ましい。スパッタ法および印刷法によれば、他の成膜方法に比べて、生産速度が高く、生産コストが低く、かつ、大面積へ成膜が容易である。電極１４，２３，２４，２５を形成する際には、各種の成膜方法によって電極１４，２３，２４，２５を形成するための薄膜を成膜した後に、フォトマスクなどを用いたフォトリソグラフィ法によって、薄膜を所望の形状にパターニングしてもよい。なお、印刷法を用いて電極１４，２３，２４，２５を形成する場合には、印刷法を用いて電極１４，２３，２４，２５を形成するための薄膜を形成した後に、フォトリソグラフィ法によって薄膜を所望の形状にパターニングしてもよい。あるいは、印刷法を用いた場合には、所望の形状を有した電極１４，２３，２４，２５を形成することも可能である。

各電極１４，２３，２４，２５に適用することが可能な材料の範囲を広げる観点では、各電極１４，２３，２４，２５の電気抵抗率が、５．０×１０^－５Ω・ｃｍ以上であることが好ましい。薄膜トランジスタの消費電力を抑える観点では、各電極１４，２３，２４，２５の電気抵抗率は、１．０×１０^－２Ω・ｃｍ以下であることが好ましい。各電極１４，２３，２４，２５の電気抵抗値を抑える観点では、各電極１４，２３，２４，２５の厚さは、５０ｎｍ以上であることが好ましい。薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃを構成する各層の平坦性を高める観点では、各電極１４，２３，２４，２５の厚さは、３００ｎｍ以下であることが好ましく、１５０ｎｍ以下であることがより好ましい。

［半導体層２１］
半導体層２１を構成する材料は、無機半導体でもよいし、有機半導体でもよい。移動度を高める観点、および、信頼性を高める観点から、半導体層２１は無機半導体から構成されることが好ましい。無機半導体は、非単結晶シリコン、単結晶シリコン、化合物半導体であってよい。成膜温度を有機高分子化合物から構成される基板の耐熱温度程度まで低める観点では、半導体層２１は、酸化物半導体または非単結晶シリコンから構成されることが好ましい。

酸化物半導体は、インジウム、カドミウム、亜鉛、錫から構成される群から選択される少なくとも一種の元素を含むことが好ましい。酸化物半導体は、アルミニウム、チタン、ガリウム、タングステン、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、ハフニウム、プラセオジム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）か構成される群から選択される少なくとも一種の金属元素を含んでもよい。

非単結晶シリコンは、例えば、水素化非晶質シリコン（ａ‐Ｓｉ：Ｈ）、水素化微結晶シリコン（μｃ‐Ｓｉ：Ｈ）、低温多結晶シリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicon）などであってよい。

半導体層２１の厚さにおける均一性を高める観点では、半導体層２１の厚さは、５ｎｍ以上であることが好ましい。半導体層２１を構成する材料の使用量を抑える観点では、半導体層２１の厚さは、１００ｎｍ以下であることが好ましい。厚さの均一性を高めること、および、材料の使用量を抑制することを両立する観点では、半導体層２１の厚さは、５ｎｍ以上１００ｎｍ以下であることが好ましい。さらに、これらの効果を得る実効性を高める観点では、半導体層２１の厚さは、１０ｎｍ以上５０ｎｍ以下であることがより好ましい。

半導体層２１の成膜方法は、例えば、スパッタ法、蒸着法、プラズマＣＶＤ法、原子堆積法、塗布法、転写法などであってよい。半導体層２１をスパッタ法、蒸着法、プラズマＣＶＤ法、原子堆積法、塗布法のいずれかを用いて形成する場合には、半導体層２１を形成するための薄膜を形成した後に、フォトマスクなどを用いたフォトリソグラフィ法によって薄膜をエッチングし、これによって半導体層２１を得ることができる。なお、印刷法を用いて半導体層２１を形成する場合にも、半導体層２１を形成するための薄膜を印刷法によって形成した後に、フォトリソグラフィ法によって薄膜をパターニングすることによって半導体層２１を得ることも可能であるし、また、印刷法によって所定の形状を有した半導体層２１を形成することも可能である。

［高ドープ領域］
上述したように、トップゲート‐コプラーナー型の薄膜トランジスタ１２Ｅでは、半導体層２１とソース電極２３との電気的な接触、および、半導体層２１とドレイン電極２４との電気的な接触を改善するために、半導体層２１にドーパントがドーピングされる。これによって、半導体層２１に、高ドープ領域が形成される。図８を参照して先に説明した例では、半導体層２１における第１部分２１Ａおよび第２部分２１Ｂが、高ドープ領域である。これに対して、半導体層２１のうち、第１部分２１Ａと第２部分２１Ｂとに挟まれた第３部分２１Ｃには、ドーパントがドーピングされていない。これにより、第３部分２１Ｃは、チャネル層として機能する。

半導体層２１に高ドープ領域を形成する際には、半導体層２１のうち、第１部分２１Ａおよび第２部分２１Ｂに、例えばプラズマ処理やイオン注入処理などによって、ドーパントをドープする。これにより、第１部分２１Ａおよび第２部分２１Ｂに、ドーパントが高い濃度でドープされる。この際に、第３部分２１Ｃをレジストなどによって被覆することによって、第３部分２１Ｃに対してドーパントがドープされない。

例えば、半導体層２１がｎ型の酸化物半導体から構成される場合には、アルゴンガスや窒素ガスなどを用いてプラズマ処理を行うことによって、半導体層２１内に酸素空孔を増加させることが可能である。これにより、半導体層２１の導電率が増大するから、半導体層２１に高ドープ領域を形成することができる。また、半導体層２１がｎ型の酸化物半導体から形成される場合には、水素ガスやフッ化窒素（ＮＦ_３）ガスなどを用いてプラズマ処理を行うことによって、水素やフッ素を半導体層２１に注入することができる。半導体層２１に注入された水素やフッ素がｎ型のドーパントとして働くから、半導体層２１に高ドープ領域を形成することができる。ｎ型の酸化物半導体は、例えば、酸化インジウムガリウム亜鉛（Ｉｎ‐Ｇａ‐Ｚｎ‐Ｏ）、酸化亜鉛（Ｚｎ‐Ｏ）、酸化インジウム亜鉛（Ｉｎ‐Ｚｎ‐Ｏ）などであってよい。

半導体層２１が、ｎ型の水素化アモルファスシリコンや、ｎ型の微結晶シリコンから構成される場合には、例えば、ホスフィン（ＰＨ_３）ガスと水素ガスとの混合ガスや、ホスフィンガスとアルゴンガスとの混合ガスを用いてプラズマ処理を行う。これにより、半導体層２１に高ドープ領域を形成することができる。

一方、半導体層２１が、ｐ型の水素化アモルファスシリコンや、ｐ型の微結晶シリコンから構成される場合には、例えば、ジボラン（Ｂ_２Ｈ_６）ガスと水素との混合ガスや、ジボランガスとアルゴンとの混合ガスを用いてプラズマ処理を行う。これにより、半導体層２１に高ドープ領域を形成することができる。

［ゲート絶縁層２２］
ゲート絶縁層２２は、無機化合物を含む。ゲート絶縁層２２は、単層構造体でもよいし、多層構造体でもよい。ゲート絶縁層２２が無機化合物を含むことによって、半導体層２１が非単結晶シリコンまたは酸化物半導体から構成される場合に、半導体層２１とゲート絶縁層２２との間において良好な界面が形成される。これにより、薄膜トランジスタが優れた電気的特性を発現することができる。ゲート絶縁層２２は、体積分率で５０％以上の無機化合物を含む。すなわち、ゲート絶縁層２２の主成分は無機化合物である。ゲート絶縁層２２は、無機化合物と有機高分子化合物との混合物であってもよい。ゲート絶縁層２２を構成する材料は、例えば、アクリル樹脂とアルミナ粒子との混合物であって、混合物が体積分率で５０％以上のアルミナ粒子を含む。

絶縁性を有した無機化合物は、酸化珪素、窒化珪素、酸化窒化珪素、アルミナ、酸化ジルコニウム、酸化ハフニウム、酸化タンタルなどであってよい。無機化合物は、ランタノイドを含んでもよい。ランタノイドは、例えばランタン（Ｌａ）、プラセオジム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、および、ユーロピウム（Ｅｕ）から構成される群から選択される少なくとも一種の金属元素を含んでもよい。

無機化合物の成膜法は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法、熱ＣＶＤ法、原子堆積法（ＡＬＤ法：Atomic Layer Deposition）、スパッタ法、蒸着法、塗布法、陽極酸化法などであってよい。

ゲート絶縁層２２は十分に高い抵抗値を有する必要がある。ゲート絶縁層２２の抵抗値は、１×１０^１１Ω・ｃｍ以上であってよい。ゲート絶縁層２２の抵抗値は、１×１０^１３Ω・ｃｍ以上であることが好ましい。

ゲート絶縁層２２の耐電圧を高め、これによって薄膜トランジスタの駆動中に絶縁破壊が生じることを抑える観点では、ゲート絶縁層２２の厚さは、３０ｎｍ以上であることが好ましく、５０ｎｍ以上であることがより好ましい。薄膜トランジスタにおける駆動電圧の上昇を抑え、これによって消費電力の上昇を抑え、かつ、可撓性の低下を抑える観点では、ゲート絶縁層２２の厚さは４５０ｎｍ以下であることが好ましく、４００ｎｍ以下であることがより好ましい。

本開示の薄膜トランジスタアレイ１０では、可撓性基板１１の表面１１Ｓと対向する視点から見て、上述した条件３を満たすように、ゲート絶縁層が島状にパターニングされている。すなわち、本開示の薄膜トランジスタアレイ１０では、薄膜トランジスタごとに個別のゲート絶縁層２２を備えている。通常、薄膜トランジスタアレイは、複数の薄膜トランジスタに共通する１層のゲート絶縁層を備えている。これに対して、本開示の薄膜トランジスタアレイ１０では、１層のゲート絶縁層が島状にパターニングされ、これによって、互いに隣り合う薄膜トランジスタのゲート絶縁層２２が離間している。

本開示の薄膜トランジスタアレイ１０では、第１の薄膜トランジスタが有するゲート絶縁層２２が第２の薄膜トランジスタが有するゲート絶縁層２２から離間するから、薄膜トランジスタアレイ１０が屈曲されたときに、ゲート絶縁層２２よりもヤング率が低い層間絶縁層１３にひずみが集中する。これにより、ゲート絶縁層２２によって覆われたチャネル部分ではひずみが低減されるため、薄膜トランジスタアレイ１０において、可撓性基板１１の曲げに対する薄膜トランジスタの電気的な耐久性が向上する。

上述したように、島状にパターニングされたゲート絶縁層において、各ゲート絶縁層２２と、そのゲート絶縁層２２に隣り合うゲート絶縁層２２との間の距離Ｄは、５μｍ以上２００μｍ以下である。ゲート絶縁層２２間の距離が５μｍ以上であることによって、可撓性基板１１の屈曲時に生じたひずみが層間絶縁層１３に集中し、これによってゲート絶縁層２２に生じるひずみを低減することができる。また、ゲート絶縁層２２間の距離Ｄが２００μｍ以下であることによって、薄膜トランジスタアレイ１０の解像度が過剰に低くなることが抑えられるから、薄膜トランジスタアレイ１０が実用に足る解像度を有することが可能である。

ゲート絶縁層２２のパターニングには、例えば以下に記載の方法を用いることができる。可撓性基板１１上に絶縁層を形成した後に絶縁層をパターニングする場合には、絶縁層のパターニングにドライエッチング法を用いることができる。また、ゲート絶縁層を塗布法を用いて形成する場合には、ゲート絶縁層２２を構成する材料に感光性を付与することによって、材料の塗布によって形成された塗布膜を露光し、次いで塗布膜を現像する。これにより、パターニングされた絶縁層を得ることができる。また、印刷法を用いてゲート絶縁層２２を形成する場合には、所定のパターンを有したゲート絶縁層２２を一度の処理で形成することができる。また、ゲート絶縁層２２を形成するための絶縁膜を可撓性基板１１上に成膜する前に、可撓性基板１１として、表面１１Ｓにおいて、ゲート絶縁層２２を形成しない領域に撥液層を選択的に形成した基材を用いる。次いで、可撓性基板１１の表面１１Ｓに塗布法を用いてゲート絶縁層を形成するための絶縁層を形成する。この際に、撥液層が塗布液をはじくから、撥液層のパターンに応じたパターンを有した絶縁層を形成することができる。

［チャネル保護層２６］
図２が示すエッチストッパ型の薄膜トランジスタでは、半導体層２１上に半導体層２１よりも小さい形状にパターニングされたチャネル保護層２６が位置する。チャネル保護層２６は単層構造体でもよいし、多層構造体でもよい。チャネル保護層２６を構成する材料は、絶縁性を有した無機化合物、絶縁性を有した有機高分子化合物、または、無機化合物と有機高分子化合物との混合物のいずれかであってよい。

有機高分子化合物は、ポリビニルフェノール、ポリイミド、ポリビニルアルコール、アクリルポリマー、エポキシポリマー、アモルファスフッ素ポリマーを含むフッ素系ポリマー、メラミンポリマー、フランポリマー、キシレンポリマー、ポリアミドイミドポリマー、シリコーンポリマーなどであってよい。有機高分子化合物は、フッ素原子を含んでもよい。

チャネル保護層２６を構成する材料が有機高分子化合物と無機化合物との混合物である場合には、当該混合物は、例えば、アクリル樹脂とアルミナの微粒子とから構成されてよい。

チャネル保護層２６は、十分に高い抵抗値を有する必要がある。チャネル保護層２６の抵抗値は、１×１０^１１Ω・ｃｍ以上であってよい。チャネル保護層２６の抵抗値は、１×１０^１３Ω・ｃｍ以上であることが好ましい。

チャネル保護層２６に積層される上層の影響を抑える観点では、チャネル保護層２６の厚さは、２０ｎｍ以上であることが好ましく、５０ｎｍ以上であることがより好ましい。チャネル保護層２６の可撓性を維持する観点では、チャネル保護層２６の厚さは６００ｎｍ以下であることが好ましく、４００ｎｍ以下であることがより好ましい。

［層間絶縁層１３］
層間絶縁層１３は、単層構造体でもよいし、多層構造体でもよい。層間絶縁層１３は、上述した条件４を満たす。すなわち、層間絶縁層１３のヤング率は、ゲート絶縁層２２のヤング率よりも低い。

本開示の薄膜トランジスタアレイ１０では、固くて割れやすいゲート絶縁層２２を各薄膜トランジスタが個別に備えている。すなわち、各薄膜トランジスタが備えるゲート絶縁層２２が、１層の絶縁層が島状にパターニングされることによって形成されている。そのため、各ゲート絶縁層２２はゲート絶縁層２２よりも柔らかい層間絶縁層１３によって覆われ、これにより、ゲート絶縁層２２間にも層間絶縁層１３が位置する。そのため、薄膜トランジスタアレイ１０を屈曲させた際に、薄膜トランジスタアレイ１０において生じたひずみの大部分は、固く割れやすいゲート絶縁層２２ではなく柔軟性を有した層間絶縁層１３によって吸収される。そして、ゲート絶縁層２２間の距離Ｄが条件３を満たすことによって、可撓性と、曲げに対する電気的特性の耐久性とを両立することができる。

層間絶縁層１３を構成する有機高分子化合物は、例えば、ポリジメチルシロキサン（ＰＤＭＳ）、シリコーン、ポリスチレン、ポリアクリルアミドゲル、ポリウレタン、ポリエチレン、ポリビニルフェノール、ポリイミド、ポリビニルアルコール、アクリルポリマー、エポキシポリマー、アモルファスフッ素ポリマーを含むフッ素系ポリマー、メラミンポリマー、フランポリマー、キシレンポリマー、ポリアミドイミドポリマー、シリコーンポリマーなどであってよい。有機高分子化合物は、フッ素原子を含んでもよい。

層間絶縁層１３を構成する有機高分子化合物は、伸縮性を有した有機高分子化合物であってもよい。伸縮性を有した有機系材料は、例えば、伸縮性エポキシポリマー、伸縮性シリコーン、伸縮性ポリウレタンなどであってよい。

層間絶縁層１３のヤング率は、ゲート絶縁層２２のヤング率よりも低ければよい。層間絶縁層１３のヤング率は１０ＭＰａ以下であることが好ましく、３ＭＰａ以下であることがより好ましい。

層間絶縁層１３の厚さは、例えば、５００ｎｍ以上５μｍ以下であってよく、１μｍ以上３μｍ以下であることが好ましい。薄膜トランジスタの型式がボトムゲート型である場合には、画素電極の電位が半導体層２１に影響することを抑える観点では、５００ｎｍ以上であることが好ましく、１μｍ以上であることがより好ましい。なお、薄膜トランジスタアレイ１０が十分な可撓性を有する観点では、層間絶縁層１３の厚さは５μｍ以下であることが好ましく、３μｍ以下であることがより好ましい。

層間絶縁層１３を形成する方法は、例えば、蒸着法、塗布法、印刷法などであってよい。層間絶縁層１３を形成する方法は、塗布法または印刷法であることが好ましい。層間絶縁層１３はパターニングされていなくてもよいし、必要に応じて層間絶縁層１３の一部がパターニングされてもよい。層間絶縁層１３の一部をパターニングする場合には、例えば、層間絶縁層１３のパターニングによって、上述したコンタクトホール１３Ｈ，１３Ｈ１，１３Ｈ２を形成する。これにより、例えば、図４を参照して先に説明した構造では、ドレイン電極２４が層間絶縁層１３のコンタクトホールを通じて画素電極１４と電気的に接続される。

層間絶縁層１３のパターニングには、層間絶縁層１３を構成する材料に適した方法が用いられる。層間絶縁層１３のパターニングには、例えばドライエッチング法を用いることができる。また、層間絶縁層１３を塗布法を用いて形成する場合には、層間絶縁層１３を構成する材料に感光性を付与することによって、材料の塗布によって形成された塗布膜を露光し、次いで塗布膜を現像する。これにより、パターニングされた絶縁層を得ることができる。また、印刷法を用いて層間絶縁層１３を形成する場合には、所定のパターンを有した層間絶縁層１３を一度の処理で形成することができる。また、層間絶縁層１３を形成するための絶縁膜を可撓性基板１１上に成膜する前に、可撓性基板１１として、表面１１Ｓにおいて、ゲート絶縁層２２を形成しない領域に撥液層を選択的に形成した基材を用いる。次いで、可撓性基板１１の表面１１Ｓに塗布法を用いて層間絶縁層１３を形成するための絶縁層を形成する。この際に、撥液層が塗布液をはじくから、撥液層のパターンに応じたパターンを有した絶縁層を形成することができる。

［実施例］
以下、図面を参照して、実施例および比較例を説明する。なお、図１０には、比較例１０の薄膜トランジスタの断面構造が示され、かつ、図１１には、比較例１１の薄膜トランジスタの断面構造が示されている。また、図１２は、実施例の薄膜トランジスタアレイにおける層構造を示す表であり、かつ、図１３は、比較例の薄膜トランジスタアレイにおける層構造を示す表である。また、図１４は、実施例の薄膜トランジスタアレイ、および、比較例の薄膜トランジスタアレイの電気的特性に関する評価結果を示す表である。

以下に説明する各実施例および各比較例では、２０μｍの厚さを有したポリイミド基材と、１５ｎｍのＳｉＯ_２層とから構成される多層構造体を可撓性基板として準備した。なお、ＣＶＤ法を用いてポリイミド基材にＳｉＯ_２層を成膜した。そして、各実施例および各比較例の薄膜トランジスタアレイにおいて、可撓性基板上に８×８の画素配列で、６４個の薄膜トランジスタを形成した。

なお、薄膜トランジスタアレイを作製する際には、ポリイミド基材がガラス基板に支持された状態で、薄膜トランジスタアレイを製造するための工程が順次行われる。薄膜トランジスタアレイの製造工程では、薄膜トランジスタアレイが形成されたポリイミド基材をガラス基材から剥離することによって、可撓性を有した薄膜トランジスタアレイ１０が得られる。

なお、図１２および図１３に記載の素子構造のうち、ＢＧはボトムゲート型を意味し、ＴＧはトップゲート型を意味し、ＥＳはエッチストッパ型を意味し、ＣＥはチャネルエッチ型を意味し、ＣＰはコプラーナー型を意味する。薄膜トランジスタの型式が、例えばボトムゲート‐エッチストッパ型である場合には、図１２および図１３において、素子構造をＢＧ／ＥＳと表記する。薄膜トランジスタの型式が、例えばトップゲート‐コプラーナー型である場合には、図１２および図１３において、素子構造をＴＧ／ＣＰと表記する。

［実施例１］
実施例１の薄膜トランジスタアレイ１０として、図１が示すボトムゲート‐チャネルエッチ型の薄膜トランジスタ１２Ａを備える薄膜トランジスタアレイ１０を作製した。

ガラス基板上に２０μｍの厚さを有したポリイミド基材が位置し、かつ、ポリイミド基材の上に１５ｎｍの厚さを有したＳｉＯ_２層が位置する積層基板を可撓性基板１１として準備した。次に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１のＳｉＯ_２層上に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜上にスピンコート法を用いて感光性ポジ型レジストを塗布した。続いて、マスク露光を行った後に、アルカリ現像による現像を行うことによって、フォトレジストパターンを形成した。次に、Ａｌ‐Ｎｄ薄膜をリン酸、硝酸、および、酢酸の混合液であるエッチング液を用いてエッチングし、これによってＡｌ‐Ｎｄ薄膜のうち、不要な部分を除去した。続いて、レジスト剥離液により、Ａｌ‐Ｎｄ薄膜からフォトレジストパターンを除去することによってゲート電極２５を得た。すなわち、フォトリソグラフィ法を用いて、ゲート電極２５を得た。なお、以下において、Ａｌ‐Ｎｄ薄膜と同様の方法によって薄膜をパターニングした場合に、フォトリソグラフィ法によって薄膜をパターニングしたと記載する。

ゲート電極２５が形成された可撓性基板１１上に、プラズマＣＶＤ法を用いて３５０ｎｍの厚さを有したＳｉＯ_２薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、および、亜酸化窒素（Ｎ_２Ｏ）ガス、水素（Ｈ_２）ガスを原料ガスとして用いた。次に、ＳｉＯ_２薄膜上に感光性ポジ型レジストをスピンコート法を用いて塗布した。続いて、マスク露光を行った後に、アルカリ現像による現像を行うことによって、フォトレジストパターンを形成した。そして、四フッ化炭素（ＣＦ_４）ガスを用いたリアクティブイオンエッチング（ＲＩＥ）法によって、８００μｍ^２の第１面積Ｓ１を有した矩形状のゲート絶縁層２２を形成した。この際に、隣り合う薄膜トランジスタ１２Ａが備えるゲート絶縁層２２間の最短距離を５μｍに設定した。

次に、可撓性基板１１の表面１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯ_ｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ_２）との混合ガスであるスパッタガスとを用いた。次いで、ＩＧＺＯ薄膜をフォトリソグラフィ法を用いてパターニングすることによって、半導体層２１を得た。

続いて、可撓性基板１１上に、ＤＣスパッタリング法を用いて、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これにより、チャネル長Ｌを２０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。

そして、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによって層間絶縁層１３を得た。焼成後の層間絶縁層１３の厚さは３μｍであった。これにより、実施例１の薄膜トランジスタアレイ１０を得た。

［実施例２］
実施例２の薄膜トランジスタアレイ１０として、図２が示すボトムゲート‐エッチストッパ型の薄膜トランジスタ１２Ｂを備える薄膜トランジスタアレイ１０を作製した。

上述した可撓性基板１１のＳｉＯ_２層上に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングすることによって、ゲート電極２５を得た。

ゲート電極２５が形成された可撓性基板１１上に、プラズマＣＶＤ法を用いて４５０ｎｍの厚さを有した窒化珪素（Ｓｉ_３Ｎ_４）薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、および、アンモニア（ＮＨ_３）ガス、水素（Ｈ_２）ガスを原料ガスとして用いた。続いて、マスク露光を行った後に、アルカリ現像による現像を行うことによって、フォトレジストパターンを形成した。そして、リアクティブイオンエッチング（ＲＩＥ）法によって、１２００μｍ^２の第１面積Ｓ１を有した矩形状のゲート絶縁層２２を形成した。この際に、隣り合う薄膜トランジスタ１２Ｂが備えるゲート絶縁層２２間の最短距離を５μｍに設定した。

そして、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによってチャネル保護層２６を得た。

続いて、可撓性基板１１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これにより、チャネル長Ｌを２０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。

そして、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによって層間絶縁層１３を得た。焼成後の層間絶縁層１３の厚さは３．５μｍであった。これにより、実施例２の薄膜トランジスタアレイ１０を得た。

［実施例３］
実施例３の薄膜トランジスタアレイ１０として、図１が示すボトムゲート‐チャネルエッチ型の薄膜トランジスタ１２Ａを備える薄膜トランジスタアレイ１０を作製した。

上述した可撓性基板１１のＳｉＯ_２層上にＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングすることによって、ゲート電極２５を得た。

ゲート電極２５を形成された可撓性基板１１上に、原子堆積法(ＡＬＤ法：Atomic Layer Deposition)を用いて、３０ｎｍの厚さを有した酸化アルミニウム（Ａｌ_２Ｏ_３）薄膜を形成した。この際に、トリメチルアルミニウム（（ＣＨ_３）_３Ａｌ）ガス、および、酸素（Ｏ_２）ガスを原料ガスとして用い、かつ、窒素ガスをパージガスとして用いた。続いて、酸化アルミニウム薄膜をフォトリソグラフィ法を用いてパターニングした。これにより、４００μｍ^２の第１面積Ｓ１を有した矩形状のゲート絶縁層２２を得た。この際に、隣り合う薄膜トランジスタ１２Ａが備えるゲート絶縁層２２間の最短距離を５μｍに設定した。

そして、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによって層間絶縁層１３を得た。焼成後の層間絶縁層１３の厚さは３μｍであった。これにより、実施例３の薄膜トランジスタアレイ１０を得た。

［実施例４］
実施例４の薄膜トランジスタアレイ１０として、図７が示すトップゲート型の薄膜トランジスタ１２Ｄを備える薄膜トランジスタアレイ１０を作製した。

可撓性基板１１のＳｉＯ_２層上にプラズマＣＶＤ法を用いて４５ｎｍの厚さを有した水素化微結晶シリコン薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、および、水素（Ｈ_２）ガスを原料ガスに用いた。次いで、水素化微結晶シリコン薄膜をフォトリソグラフィ法でパターニングすることによって、半導体層２１を得た。次に、半導体層２１のなかで、ソース電極２３が接する領域、および、ドレイン電極２４が接する領域に、ホスフィン（ＰＨ_３）ガスと水素（Ｈ_２）ガスとの混合ガスを用いてプラズマ処理を行った。これにより、半導体層２１中に高ドープ領域を形成した。

その後、可撓性基板１１上にプラズマＣＶＤ法を用いて４００ｎｍの厚さを有した酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、水素（Ｈ_２）ガス、アンモニア（ＮＨ_３）ガス、亜酸化窒素（Ｎ_２Ｏ）ガスを原料ガスとして用いた。続いて、酸化窒化珪素薄膜をフォトリソグラフィ法を用いてパターニングすることによって４００μｍ^２の第１面積Ｓ１を有した矩形状のゲート絶縁層２２を得た。この際に、隣り合うゲート絶縁層２２の最短距離を５μｍに設定した。

続いて、可撓性基板１１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極２５を形成した。

そして、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによって層間絶縁層１３を得た。焼成後の層間絶縁層１３の厚さは３μｍであった。これにより、実施例４の薄膜トランジスタアレイ１０を得た。

［実施例５］
実施例２において、以下を変更した以外は、実施例２と同様の方法によって、実施例５の薄膜トランジスタアレイ１０を得た。
・ゲート絶縁層２２間距離Ｄ：１０μｍ
・層間絶縁層１３の厚さ：３μｍ

［実施例６］
実施例６の薄膜トランジスタアレイ１０として、図８が示すトップゲート‐コプラーナー型の薄膜トランジスタ１２Ｅを作製した。

可撓性基板１１のＳｉＯ_２層上にＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯ_ｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ_２）との混合ガスであるスパッタガスとを用いた。続いて、フォトリソグラフィ法を用いてＩＧＺＯ薄膜をパターニングすることによって、半導体層２１を得た。

次に、可撓性基板１１上にプラズマＣＶＤ法を用いて、３５０ｎｍの厚さを有した二酸化珪素（ＳｉＯ_２）薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、亜酸化窒素（Ｎ_２Ｏ）ガス、水素（Ｈ_２）ガスを原料ガスとして用いた。さらに、二酸化珪素薄膜上に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングすることによって、ゲート電極２５を得た。次いで、ゲート電極２５を形成するためのフォトレジストパターンを用いた反応性ドライエッチング法によって二酸化珪素薄膜をパターニングし、これによってゲート絶縁層２２を得た。

その後、半導体層２１のうちで、ゲート電極２５およびゲート絶縁層２２に被覆されていない部分に対して、ＮＦ_３プラズマを照射し、これによって過剰にｎ型にドーピングされた高ドープ領域を形成した。これにより、チャネル長Ｌ、および、チャネル幅Ｗを２０μｍに設定し、かつ、ゲート絶縁層２２間の最短距離を５０μｍに設定した。

そして、可撓性基板１１に架橋剤を含むポリビニルピロリドン（ＰＶＰ）をスピンコート法を用いて塗布し、これによってＰＶＰ薄膜を形成した。次いで、ＰＶＰ薄膜をフォトリソグラフィ法を用いてパターニングした後に、パターニング後のＰＶＰ薄膜を焼成することによって、ＰＶＰを架橋させ、これによって層間絶縁層１３を得た。焼成後の層間絶縁層１３の厚さは、２．７μｍであった。

続いて、可撓性基板１１上に、ＤＣスパッタリング法を用いて、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これにより、実施例６の薄膜トランジスタアレイ１０を得た。

［実施例７］
実施例７の薄膜トランジスタアレイ１０として、図２が示すボトムゲート‐エッチストッパ型の薄膜トランジスタ１２Ｂを備える薄膜トランジスタアレイ１０を作製した。

ゲート電極２５を形成された可撓性基板１１上に、原子堆積法(ＡＬＤ法：Atomic Layer Deposition)を用いて、３０ｎｍの厚さを有した酸化アルミニウム（Ａｌ_２Ｏ_３）薄膜を形成した。この際に、トリメチルアルミニウム（（ＣＨ_３）_３Ａｌ）ガス、および、酸素（Ｏ_２）ガスを原料ガスとして用い、かつ、窒素ガスをパージガスとして用いた。続いて、酸化アルミニウム薄膜をフォトリソグラフィ法を用いてパターニングした。これにより、１２００μｍ^２の第１面積Ｓ１を有した矩形状のゲート絶縁層２２を得た。この際に、隣り合う薄膜トランジスタ１２Ｂが備えるゲート絶縁層２２間の最短距離を１００μｍに設定した。

その後、可撓性基板１１上にプラズマＣＶＤ法を用いて、３０ｎｍの厚さを有した水素化アモルファスシリコン薄膜を形成した。この際に、原料ガスとしてシラン（ＳｉＨ_４）ガス、および、水素（Ｈ_２）ガスを用いた。さらに、水素化アモルファスシリコン薄膜上に感光性アクリル樹脂をスピンコート法を用いて塗布し、これによって塗布膜を形成した。次いで、マスク露光およびアルカリ現像を行うことによって塗布膜をパターニングした後、パターニング後の塗布膜を２３０℃で焼成することによって、チャネル保護層２６を形成した。

続いて、フォトリソグラフィ法を用いて水素化アモルファスシリコン薄膜をパターニングすることによって、半導体層２１を得た。また、半導体層２１のうち、ソース電極２３が接触する領域、および、ドレイン電極２４が接触する領域に、ホスフィン（ＰＨ_３）ガスと水素（Ｈ_２）との混合ガスを用いてプラズマ処理を行った。これにより、半導体層２１中にｎ型の高ドープ領域を形成した。

続いて、可撓性基板１１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これによって、チャネル長Ｌおよびチャネル幅Ｗを２０μｍに設定した。

そして、可撓性基板１１に架橋剤を含むポリビニルピロリドン（ＰＶＰ）をスピンコート法を用いて塗布し、これによってＰＶＰ薄膜を形成した。次いで、ＰＶＰ薄膜をフォトリソグラフィ法を用いてパターニングした後に、パターニング後のＰＶＰ薄膜を焼成することによって、ＰＶＰを架橋させ、これによって層間絶縁層１３を得た。焼成後の層間絶縁層１３の厚さは、２．７μｍであった。これにより、実施例７の薄膜トランジスタアレイを得た。

［実施例８］
実施例８の薄膜トランジスタアレイ１０として、図３が示すボトムゲート‐エッチストッパ型の薄膜トランジスタ１２Ｃを備える薄膜トランジスタアレイ１０を作製した。

上述した可撓性基板１１のＳｉＯ_２層上にＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングすることによって、ゲート電極２５を得た。次に、可撓性基板１１上にプラズマＣＶＤ法を用いて３５０ｎｍの厚さを有した二酸化珪素（ＳｉＯ_２）薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、水素（Ｈ_２）ガス、亜酸化窒素（Ｎ_２Ｏ）ガスを原料ガスとして用いた。

次に、二酸化珪素薄膜上に、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯ_ｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ_２）との混合ガスであるスパッタガスとを用いた。続いて、ＩＧＺＯ薄膜上にプラズマＣＶＤ法を用いて５０ｎｍの厚さを有した二酸化珪素（ＳｉＯ_２）薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、水素（Ｈ_２）ガス、亜酸化窒素（Ｎ_２Ｏ）ガスを原料ガスとして用いた。

次に、二酸化珪素薄膜上にレジストを塗布した後、マスク露光および現像を行うことによって、フォトレジストパターンを形成した。次いで、最上層の二酸化珪素薄膜をリアクティブイオンエッチング法を用いてパターニングすることによって、チャネル保護層２６を得た。

フォトレジストパターンを用いてＩＧＺＯ薄膜をウエットエッチングし、これによって半導体層２１を得た。続いて、リアクティブイオンエッチング法を用いて半導体層２１の下層である二酸化珪素薄膜をパターニングし、これによって、６００μｍ^２の第１面積Ｓ１を有したゲート絶縁層２２を得た。この際に、ゲート絶縁層２２間の最短距離を２００μｍに設定した。

続いて、可撓性基板１１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これにより、チャネル長Ｌを２０μｍに設定し、かつ、チャネル幅Ｗを３０μｍに設定した。

そして、可撓性基板１１に架橋剤を含むポリビニルピロリドン（ＰＶＰ）をスピンコート法を用いて塗布し、これによってＰＶＰ薄膜を形成した。次いで、ＰＶＰ薄膜をフォトリソグラフィ法を用いてパターニングした後に、パターニング後のＰＶＰ薄膜を焼成することによって、ＰＶＰを架橋させ、これによって層間絶縁層１３を得た。焼成後の層間絶縁層１３の厚さは、２．７μｍであった。これにより、実施例８の薄膜トランジスタアレイ１０を得た。

［実施例９］
実施例２において、以下を変更した以外は、実施例２と同様の方法によって、実施例９の薄膜トランジスタアレイ１０を得た。なお、半導体層２１の形成には、実施例７と同様の方法を用い、ゲート絶縁層２２の形成には、実施例１と同様の方法を用い、かつ、層間絶縁層１３の形成には、実施例６と同様の方法を用いた。

・半導体層２１：水素化アモルファスシリコン
・ゲート絶縁層２２：二酸化珪素
・ゲート絶縁層２２の厚さ：３５０ｎｍ
・層間絶縁層１３：ポリビニルピロリドン
・層間絶縁層１３の厚さ：２．７μｍ

［実施例１０］
実施例１０の薄膜トランジスタアレイ１０として、図１が示すボトムゲート‐チャネルエッチ型の薄膜トランジスタ１２Ａを備える薄膜トランジスタアレイ１０を作製した。

次に、ゲート電極２５が形成された可撓性基板１１上に、プラズマＣＶＤ法を用いて３５０ｎｍの厚さを有した二酸化珪素（ＳｉＯ_２）薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、水素（Ｈ_２）ガス、亜酸化窒素（Ｎ_２Ｏ）ガスを原料ガスとして用いた。続いて、フォトリソグラフィ法を用いて二酸化珪素薄膜をパターニングすることによって、１０００μｍ^２の第１面積を有したゲート絶縁層２２を得た。この際に、ゲート絶縁層２２間の最短距離を３５μｍに設定した。

次に、可撓性基板１１上に、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＺｎＯ薄膜を形成した。この際に、ＺｎＯ_ｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ_２）との混合ガスであるスパッタガスとを用いた。続いて、フォトリソグラフィ法を用いてＺｎＯ薄膜をパターニングし、これによって半導体層２１を得た。

続いて、可撓性基板１１上に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これにより、チャネル長Ｌを２０μｍに設定し、かつ、チャネル幅Ｗを２５μｍに設定した。

次に、ポリジメチルシロキサン（ＰＤＭＳ）をスピンコート法を用いて塗布し、これによってＰＤＭＳ薄膜を形成した。次いで、ＰＤＭＳ薄膜をフォトリソグラフィ法を用いてパターニングし、これによって層間絶縁層１３を得た。層間絶縁層１３の厚さは３μｍであった。

［実施例１１］
実施例８において、以下を変更した以外は、実施例８と同様の方法によって、実施例１１の薄膜トランジスタアレイ１０を得た。

・ゲート絶縁層２２間距離Ｄ：５０μｍ
・第１面積Ｓ１：１０００μｍ^２
・第２面積Ｓ２：５００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２５μｍ
・半導体層２１：ＺｎＯ
・層間絶縁層１３：アモルファスフッ素樹脂
（ＣＹＴＯＰＣＴＬ‐８０９ＭＭタイプ、ＡＧＣ（株）製)
（ＣＹＴＯＰは登録商標）
・層間絶縁層１３の厚さ：２．５μｍ

［実施例１２］
実施例４において、以下を変更した以外は、実施例４と同様の方法によって、実施例１２の薄膜トランジスタアレイ１０を得た。

・ゲート絶縁層２２間距離Ｄ：３５μｍ
・第１面積Ｓ１：２０００μｍ^２
・第２面積Ｓ２：５００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２５μｍ
・半導体層２１：ＺｎＯ
・ゲート絶縁層２２：ＳｉＯ_２
・ゲート絶縁層２２の厚さ：３５０ｎｍ
・層間絶縁層１３：ＰＤＭＳ
・層間絶縁層１３の厚さ：２．５μｍ

［実施例１３］
実施例８において、以下を変更した以外は、実施例８と同様の方法によって、実施例１３の薄膜トランジスタアレイ１０を得た。

・ゲート絶縁層２２間距離Ｄ：５０μｍ
・第１面積Ｓ１：２０００μｍ^２
・第２面積Ｓ２：４００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２０μｍ
・層間絶縁層１３：アモルファスフッ素樹脂
（ＣＹＴＯＰＣＴＬ‐８０９ＭＭタイプ、ＡＧＣ（株）製)
・層間絶縁層１３の厚さ：２．５μｍ

［実施例１４］
実施例６において、以下を変更した以外は、実施例６と同様の方法によって、実施例１４の薄膜トランジスタアレイ１０を得た。

・ゲート絶縁層２２間距離Ｄ：１０μｍ
・第１面積Ｓ１：２４００μｍ^２
・層間絶縁層１３：アクリル樹脂
・層間絶縁層１３の厚さ：３．５μｍ

［実施例１５］
実施例８において、以下を変更した以外は、実施例８と同様の方法によって、実施例１５の薄膜トランジスタアレイ１０を得た。

・ゲート絶縁層２２間距離Ｄ：１０μｍ
・第１面積Ｓ１：４０００μｍ^２
・第２面積Ｓ２：４００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２０μｍ
・層間絶縁層１３：アクリル樹脂
・層間絶縁層１３の厚さ：３．５μｍ

［比較例１］
実施例１５において、以下を変更した以外は、実施例１５と同様の方法によって、比較例１の薄膜トランジスタアレイを得た。

・ゲート絶縁層２２間距離Ｄ：４μｍ
・第１面積Ｓ１：１０００μｍ^２
・第２面積Ｓ２：５００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２５μｍ
・層間絶縁層１３の厚さ：２．５μｍ

［比較例２］
実施例４において、以下を変更した以外は、実施例４と同様の方法によって、比較例２の薄膜トランジスタアレイを得た。

［比較例３］
実施例１５において、以下を変更した以外は、実施例１５と同様の方法によって、比較例３の薄膜トランジスタアレイを得た。

・ゲート絶縁層２２間距離Ｄ：６μｍ
・第１面積Ｓ１：８００μｍ^２
・ゲート絶縁層２２の厚さ：５００μｍ
・層間絶縁層１３の厚さ：２．５μｍ

［比較例４］
比較例２において、以下を変更した以外は、比較例２と同様の方法によって、比較例４の薄膜トランジスタアレイを得た。

・ゲート絶縁層２２間距離Ｄ：６μｍ
・第１面積Ｓ１：８００μｍ^２
・第２面積Ｓ２：４００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２０μｍ
・ゲート絶縁層２２の厚さ：６００ｎｍ

［比較例５］
比較例３において、以下を変更した以外は、比較例３と同様の方法によって、比較例５の薄膜トランジスタアレイを得た。なお、比較例３では、層間絶縁層１３を形成するための方法として、実施例２においてゲート絶縁層２２を形成するための方法と同様の方法を用いた。

・第１面積Ｓ１：１０００μｍ^２
・第２面積Ｓ２：５００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２５μｍ
・ゲート絶縁層２２の厚さ：４００ｎｍ
・層間絶縁層１３：Ｓｉ_３Ｎ_４
・層間絶縁層１３の厚さ：３μｍ

［比較例６］
比較例３において、以下を変更した以外は、比較例３と同様の方法によって、比較例６の薄膜トランジスタアレイを得た。

・第１面積Ｓ１：１０００μｍ^２
・第２面積Ｓ２：５００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２５μｍ
・ゲート絶縁層２２の厚さ：２５μｍ

［比較例７］
比較例１において、以下を変更した以外は、比較例１と同様の方法によって、比較例７の薄膜トランジスタアレイを得た。

・ゲート絶縁層２２間距離Ｄ：２５μｍ
・ゲート絶縁層２２：アクリル樹脂
・ゲート絶縁層２２の厚さ：５００ｎｍ
・層間絶縁層１３：ＰＤＭＳ
・層間絶縁層１３の厚さ：３μｍ

［比較例８］
比較例２において、以下を変更した以外は、比較例２と同様の方法によって、比較例８の薄膜トランジスタアレイを得た。

・第１面積Ｓ１：８００μｍ^２
・第２面積Ｓ２：４００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２０μｍ
・半導体層２１：水素化アモルファスシリコン
・ゲート絶縁層２２：ＳｉＯ_２
・層間絶縁層１３の厚さ：３μｍ

［比較例９］
実施例１において、以下を変更した以外は、実施例１と同様の方法によって、比較例９の薄膜トランジスタアレイを得た。

・第１面積Ｓ１：１０００μｍ^２
・第２面積Ｓ２：５００μｍ^２
・チャネル長Ｌ×チャネル幅Ｗ：２０μｍ×２５μｍ
・ゲート絶縁層２２の厚さ：２５ｎｍ

［比較例１０］
比較例１０の薄膜トランジスタアレイとして、図１０が示すボトムゲート‐チャネルエッチ型の薄膜トランジスタを備える薄膜トランジスタアレイを作製した。

図１０が示すように、薄膜トランジスタアレイ１００は、可撓性基板１１１と、可撓性基板１１１の表面１１１Ｓ上に位置するゲート電極１２５を備えている。複数のゲート電極１２５は、１層のゲート絶縁層１２２によって覆われている。ゲート絶縁層１２２のうち、可撓性基板１１１に接する面とは反対側の表面１２２Ｓにおいて、ゲート電極１２５の上方に位置する部分には、半導体層１２１が位置している。半導体層１２１の一部はソース電極１２３によって覆われ、かつ、半導体層１２１の他の一部はドレイン電極１２４によって覆われている。複数の半導体層１２１、複数のソース電極１２３、および、複数のドレイン電極１２４は、一層の層間絶縁層１１３によって覆われている。薄膜トランジスタアレイ１００において、各薄膜トランジスタ１１２は、半導体層１２１、ソース電極１２３、ドレイン電極１２４、および、ゲート電極１２５を個別に有する一方で、ゲート絶縁層１２２および層間絶縁層１１３が、複数の薄膜トランジスタ１１２に共通している。

薄膜トランジスタアレイ１００を作製する際には、まず、可撓性基板１１の表面１１ＳにＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極１２５を得た。

次に、可撓性基板１１上にプラズマＣＶＤ法を用いて３５０ｎｍの厚さを有した酸化珪素（ＳｉＯ_２）薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、水素（Ｈ_２）ガス、亜酸化窒素（Ｎ_２Ｏ）ガスを原料ガスとして用いた。これにより、ゲート絶縁層１２２を得た。

可撓性基板１１１の表面１１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯ_ｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ_２）との混合ガスであるスパッタガスとを用いた。続いて、フォトリソグラフィ法を用いてＩＧＺＯ薄膜をパターニングすることによって、半導体層１２１を得た。

次に、半導体層１２１上に、ＤＣマグネトロンスパッタ法を用いて１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。この際に、アルゴンガスをスパッタガスとして用いた。続いて、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極１２３およびドレイン電極１２４を形成した。これにより、チャネル長Ｌを２０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。

そして、可撓性基板１１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによって層間絶縁層１１３を得た。これにより、３μｍの厚さを有した層間絶縁層１３を得た。

［比較例１１］
比較例１１の薄膜トランジスタアレイとして、図１１が示すトップゲート型の薄膜トランジスタを備える薄膜トランジスタアレイを作製した。

図１１が示すように、薄膜トランジスタアレイ２００は、可撓性基板２１１と、可撓性基板２１１の表面２１１Ｓ上に位置する半導体層２２１を備えている。半導体層２２１の一部がソース電極２２３によって覆われ、かつ、半導体層２２１の他の一部がドレイン電極２２４によって覆われている。複数の半導体層２２１、複数のソース電極２２３、および、複数のドレイン電極２２４は、１層のゲート絶縁層２２２によって覆われている。ゲート絶縁層２２２のうち、可撓性基板２１１に接する面とは反対側の表面２２２Ｓにおいて、半導体層２２１の上方に位置する部分には、ゲート電極２２５が位置している。複数のゲート電極２２５は、一層の層間絶縁層２１３によって覆われている。薄膜トランジスタアレイ２００において、各薄膜トランジスタ２１２は、半導体層２２１、ソース電極２２３、ドレイン電極２２４、および、ゲート電極２２５を個別に有する一方で、ゲート絶縁層２２２および層間絶縁層２１３が、複数の薄膜トランジスタ２１２に共通している。

薄膜トランジスタアレイ２００を作製する際には、まず、可撓性基板２１１の表面２１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯ_ｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ_２）との混合ガスであるスパッタガスとを用いた。続いて、フォトリソグラフィ法を用いてＩＧＺＯ薄膜をパターニングすることによって、半導体層２２１を得た。

次に、半導体層２２１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。続いて、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２２３およびドレイン電極２２４を形成した。これにより、チャネル長Ｌを２０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。

その後、可撓性基板２１１上にプラズマＣＶＤ法を用いて３５０ｎｍの厚さを有した酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）薄膜を形成した。この際に、シラン（ＳｉＨ_４）ガス、水素（Ｈ_２）ガス、アンモニア（ＮＨ_３）ガス、亜酸化窒素（Ｎ_２Ｏ）ガスを原料ガスとして用いた。これにより、ゲート絶縁層２２２を得た。

次に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板２１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極２２５を得た。

そして、可撓性基板２１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによって層間絶縁層２１３を得た。焼成後の層間絶縁層２１３の厚さは３μｍであった。これにより、比較例１１の薄膜トランジスタアレイ２００を得た。

［評価方法］
［ヤング率の測定方法］
ゲート絶縁層のヤング率、および、層間絶縁層のヤング率を、ＩＳＯ１４５７７に準拠したナノインデンター法を用いて測定した。ナノインデンター法では、微小な圧子を薄膜に押し込み、押し込みによる薄膜の変形量から薄膜のヤング率を算出する。ヤング率の測定には、微小硬さ試験機（Hysitron TI Premier、ブルカー社製）を用い、圧子にはダイヤモンド製のBerkovich圧子を用い、荷重変位検出器にはnanoDMA Transducerを用い、かつ、制御方式には荷重制御方式を用いた。ヤング率を測定する際には、表面検出荷重を１μＮに設定し、かつ、測定後の後処理において表面補正を行った。測定点数は各層について２４点に設定し、かつ、各点において得られたヤング率の算術平均値を各層のヤング率に設定した。なお、ゲート絶縁層のヤング率、および、層間絶縁層のヤング率を、薄膜トランジスタアレイの作製途中であって、各層を形成する工程が完了した時点において測定した。すなわち、各層が、成膜の後に、パターニング、および、焼成を経て形成される場合には、パターニングおよび焼成を経た後の各層についてヤング率を測定した。

［屈曲試験］
可撓性基板の屈曲に対する薄膜トランジスタアレイの電気的な耐性を評価するために、クラムシェル型曲げ試験機（ＤＭＬＨＰ‐ＣＳ、ユアサシステム機器（株）製）を用いて、０．８ｍｍの曲率半径で５０万回の屈曲試験を行った。なお、屈曲試験では、各実施例および各比較例の薄膜トランジスタアレイが凹形状になる方向で屈曲試験を行ったために、屈曲試験時には薄膜トランジスタアレイに対して圧縮の曲げ応力が負荷された。そして、屈曲試験の前後において、以下に説明する評価方法によって電気的特性を評価し、屈曲試験前の電気的特性と、屈曲試験後の電気的特性とを比較した。

［電気的特性の評価方法］
各実施例および各比較例の薄膜トランジスタアレイについて、半導体パラメータアナライザ（Ｂ１５００Ａ、アジレント・テクノロジー株式会社製）を用いることによって、伝達特性を測定した。そして、伝達特性から、移動度およびオンオフ比を算出した。また、屈曲試験前後における移動度の減少率、屈曲試験前後におけるオンオフ比の減少率、および、屈曲試験前後における閾値電圧の変化量ΔＶｔｈを算出した。

なお、移動度の減少率を算出する際には、屈曲試験前の移動度に対する、屈曲試験前の移動度から屈曲試験後の移動度を減算した差分値の百分率を算出した。また、オンオフ比の減少率を算出する際には、屈曲試験前のオンオフ比に対する、屈曲試験前のオンオフ比から屈曲試験後のオンオフ比を減算した差分値の百分率を算出した。また、閾値電圧の変化量ΔＶｔｈを算出する際には、屈曲試験前の閾値電圧から屈曲試験後の閾値電圧を減算した。

閾値電圧の測定、移動度の算出、および、オンオフ比の算出では、まず、ソース電極の電圧を０Ｖに設定し、かつ、ソース電極とドレイン電極との間の電圧であるソース‐ドレイン電圧Ｖｄｓを１０Ｖに設定し、ゲート電圧Ｖｇｓとドレイン電流Ｉｄとの関係である伝達特性を得た。ゲート電圧Ｖｇｓは、ソース電極とゲート電極との間の電圧である。ドレイン電流Ｉｄは、ドレイン電極に流れる電流である。この際、ゲート電極の電圧を－２０Ｖから＋２０Ｖまで変化させることによって、ゲート電圧Ｖｇｓを変化させた。そして、ドレイン電流Ｉｄが１ｍＡであるときのゲート電圧Ｖｇｓを閾値電圧として測定した。また、上述したゲート電圧の範囲において、オフ領域での平均ドレイン電流Ｉｄに対するオン領域の中で最も高いドレイン電流Ｉｄの比をオンオフ比と定義した。

なお、電気的特性の評価は、８×８の画素配列のうち、中央に位置する４つの薄膜トランジスタについて行い、かつ、電気的特性の評価値の算術平均値を各実施例および各比較例の薄膜トランジスタアレイにおける電気的特性の評価値に設定した。

［評価結果］
各実施例および各比較例の薄膜トランジスタアレイについて、屈曲試験の前後において電気的特性を評価した結果は、図１４が示す通りであった。なお、図１４では、屈曲試験前後のいずれかにおいてオンオフ比を測定できない場合、および、オンオフ比の減少率が負の値になる場合に、オンオフ比の減少率が記載されていない。

図１４が示すように、実施例１から実施例１５の薄膜トランジスタアレイ１０では、屈曲試験後において、移動度の減少率が２５％以下であることが認められた。また、実施例１から実施例１５の薄膜トランジスタアレイ１０では、屈曲試験の前後におけるオンオフ比における減少率が９５．０％以下であり、かつ、屈曲試験後でもオンオフ比が５桁以上に維持されることが認められた。また、実施例１から実施例１５の薄膜トランジスタアレイ１０では、屈曲試験の前後における閾値電圧の変化量ΔＶｔｈの絶対値が１．０Ｖ以下であることが認められた。

このように、実施例１から実施例１５の薄膜トランジスタアレイ１０によれば、素子構造に関わらず、薄膜トランジスタの電気的特性である移動度、オンオフ比、および、閾値電圧の全てが変動しにくいことが認められた。すなわち、上述した条件１から条件４を満たす薄膜トランジスタアレイ１０によれば、可撓性を有する構成において、可撓性基板１１の曲げに対する薄膜トランジスタの電気的な耐久性が向上されるといえる。

一方、比較例１０，１１の薄膜トランジスタアレイ１００，２００では、屈曲試験後の薄膜トランジスタアレイを走査型電子顕微鏡を用いて観察したところ、ゲート絶縁層１２２，２２２に亀裂が生じていることが認められた。これにより、比較例１０，１１の薄膜トランジスタアレイ１００，２００では、屈曲試験後において、薄膜トランジスタ１１２，２１２における電気的な特性が得られないといえる。

比較例１，２，８の薄膜トランジスタアレイによれば、閾値電圧の変化量ΔＶｔｈの絶対値が７．５Ｖ以上であることが認められた。また、比較例１，２，８の薄膜トランジスタアレイによれば、オンオフ比の減少率が９９．０％以上であることが認められた。

比較例１，２，８の薄膜トランジスタアレイでは、ゲート絶縁層２２間の距離Ｄが５μｍ未満である。そのため、柔軟性を有した層間絶縁層１３が屈曲時のひずみを十分に吸収できず、これにより、ゲート絶縁層２２と半導体層２１との界面において大きなひずみが生じる。結果として、薄膜トランジスタにおいて欠陥準位などが励起され、薄膜トランジスタにおける電気的特性が劣化すると考えられる。

比較例６，９の薄膜トランジスタアレイでは、屈曲試験前であっても、薄膜トランジスタの電気的な特性が得られないことが認められた。比較例６，９の薄膜トランジスタアレイでは、ゲート絶縁層２２の厚さが３０ｎｍ未満であるから、ゲート絶縁層２２が薄膜トランジスタの電気的特性を測定する際の負荷電圧に耐えることができず、これによって薄膜トランジスタにおいて絶縁破壊が生じたといえる。

比較例３，４の薄膜トランジスタアレイでは、オンオフ比の減少率が１００．０％であり、かつ、屈曲試験後におけるオンオフ比の桁数が１であることが認められた。比較例３，４の薄膜トランジスタアレイでは、ゲート絶縁層２２の厚さが４５０ｎｍを超える。そのため、屈曲試験によって薄膜トランジスタアレイに生じるひずみが大きくなり、これによって欠陥準位などが励起され、結果として、屈曲試験後において薄膜トランジスタの電気的特性が維持されないといえる。

比較例５の薄膜トランジスタアレイでは、屈曲試験後において薄膜トランジスタの電気的な特性が測定できないことが認められた。比較例５の薄膜トランジスタでは、層間絶縁層１３が固くかつ脆い無機化合物によって構成されるから、屈曲試験後において、層間絶縁層１３に生じたひずみに起因すると考えられる割れが層間絶縁層１３に生じた。そのため、比較例５の薄膜トランジスタアレイでは、屈曲試験後において薄膜トランジスタの電気的特性が測定できないといえる。

比較例７の薄膜トランジスタアレイでは、屈曲試験前においてオンオフ比の桁数が５桁に満たないことが認められた。比較例７の薄膜トランジスタアレイでは、ボトムゲート型の薄膜トランジスタが有機高分子化合物から構成されたゲート絶縁層２２を有するから、半導体層２１の形成時にゲート絶縁層２２が損傷し、これによってゲート絶縁層２２と半導体層２１との界面が劣化する。これによって、比較例７の薄膜トランジスタアレイでは、屈曲試験前において低いオンオフ比しか得られないといえる。

また、実施例１から実施例１１の薄膜トランジスタアレイ１０におけるオンオフ比の減少率が、実施例１２から実施例１５の薄膜トランジスタアレイ１０におけるオンオフ比の減少率よりも小さいことが認められた。そのため、オンオフ比の変動を抑える観点では、薄膜トランジスタアレイは、以下の式を満たすことが好ましいと言える。

Ｓ２≦Ｓ１≦３Ｓ２
すなわち、上記式を満たすことによって、可撓性基板１１の曲げに対する薄膜トランジスタの電気的な耐久性がより高められるといえる。

以上説明したように、薄膜トランジスタアレイの一実施形態によれば、以下に記載の効果を得ることができる。
（１）第１の薄膜トランジスタが有するゲート絶縁層２２が第２の薄膜トランジスタが有するゲート絶縁層２２から離間するから、薄膜トランジスタアレイ１０が屈曲されたときに、ゲート絶縁層２２よりも柔軟性が高い層間絶縁層１３にひずみが集中する。これにより、ゲート絶縁層２２によって覆われたチャネル部分ではひずみが低減されるため、薄膜トランジスタアレイ１０において、可撓性基板１１の曲げに対する薄膜トランジスタの電気的な耐久性が向上する。

（２）第１面積Ｓ１が第２面積Ｓ２以上であるから、薄膜トランジスタが動作する確実性を高めることが可能である。また、第１面積Ｓ１が第２面積Ｓ２の３倍以下であるから、薄膜トランジスタアレイが、十分な可撓性を有することが可能である。

（３）半導体層２１が酸化物半導体または非単結晶シリコンから構成されるから、薄膜トランジスタアレイ１０の電気的特性を高めることができる。

１０…薄膜トランジスタアレイ
１１…可撓性基板
１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ…薄膜トランジスタ
１３…層間絶縁層
２１…半導体層
２２…ゲート絶縁層
２３…ソース電極
２４…ドレイン電極
２５…ゲート電極

Claims

絶縁性を有した表面を備える可撓性基板と、
前記可撓性基板上に配置された複数の薄膜トランジスタと、を備える薄膜トランジスタアレイであって、
前記薄膜トランジスタは、半導体層と、ゲート電極と、前記薄膜トランジスタの厚さ方向において、前記半導体層と前記ゲート電極とに挟まれる部分を含むゲート絶縁層と、を備え、
前記ゲート絶縁層は、体積分率で５０％以上の無機化合物を含み、
前記ゲート絶縁層の厚さは、３０ｎｍ以上４５０ｎｍ以下であり、
前記可撓性基板の前記表面と対向する視点から見て、各薄膜トランジスタの前記ゲート絶縁層と、その薄膜トランジスタに隣り合う薄膜トランジスタの前記ゲート絶縁層との間の距離が、５μｍ以上２００μｍ以下であり、
有機高分子化合物から構成され、前記複数の薄膜トランジスタを覆う層間絶縁層を備える
薄膜トランジスタアレイ。
前記可撓性基板の前記表面と対向する視点から見て、
前記ゲート絶縁層の面積が第１面積Ｓ１であり、
前記薄膜トランジスタにおけるチャネル領域の面積が第２面積Ｓ２であり、
前記第１面積Ｓ１と前記第２面積Ｓ２とが以下の式を満たす
Ｓ２≦Ｓ１≦３Ｓ２
請求項１に記載の薄膜トランジスタアレイ。
前記半導体層が、酸化物半導体または非単結晶シリコンから構成される
請求項１または２に記載の薄膜トランジスタアレイ。
前記薄膜トランジスタは、ボトムゲート型の薄膜トランジスタであり、
前記薄膜トランジスタは、ソース電極およびドレイン電極をさらに備え、
前記ゲート電極は、前記可撓性基板の前記表面に位置し、
前記ゲート絶縁層は、前記ゲート電極を覆い、
前記半導体層は、前記ゲート絶縁層上に位置し、
前記ソース電極は、前記半導体層の第１部分に接し、
前記ドレイン電極は、前記半導体層の第２部分に接する
請求項１または２に記載の薄膜トランジスタアレイ。
前記薄膜トランジスタは、トップゲート型の薄膜トランジスタであり、
前記薄膜トランジスタは、ソース電極およびドレイン電極をさらに備え、
前記半導体層は、前記可撓性基板の前記表面に位置し、
前記ソース電極は、前記半導体層の第１部分に接し、
前記ドレイン電極は、前記半導体層の第２部分に接し、
前記ゲート絶縁層は、前記半導体層を覆い、
前記ゲート電極は、前記ゲート絶縁層上に位置する
請求項１または２に記載の薄膜トランジスタアレイ。