WO2022168465A1 - 固体撮像装置及び電子機器 - Google Patents

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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the electronic device of the present disclosure includes (a) a substrate, (b) a pixel region formed on the substrate and in which a plurality of pixels are arranged, and (c) a recessed structure (d) formed in the pixel region and the recessed A p-type semiconductor region is formed in a region in the substrate adjacent to the structure, and (e) the pixel region includes an effective pixel region in which effective pixels including photoelectric conversion units that are not shielded from light are arranged, and an effective pixel region. It is partitioned into adjacent OPB pixel regions in which light-shielded pixels including light-shielded photoelectric conversion units are arranged. and a solid-state imaging device having a ratio of area occupied by the dug structure in the effective pixel area.
  • FIG. 1 is a diagram showing the overall configuration of a solid-state imaging device according to a first embodiment
  • FIG. It is a figure which shows the cross-sectional structure of an effective pixel area. It is a figure which shows the cross-sectional structure of an OPB pixel area.
  • FIG. 2B is a diagram showing a planar configuration of an effective pixel area taken along line AA of FIG. 2A;
  • FIG. 2B is a diagram showing a planar configuration of the OPB pixel region when broken along line BB of FIG. 2B;
  • It is a figure which shows the planar structure of the OPB pixel area
  • FIG. 5B is a diagram showing a planar configuration of an effective pixel area taken along line CC of FIG. 5A
  • FIG. 5C is a diagram showing a planar configuration of the OPB pixel region when broken along line DD in FIG. 5B
  • the inventors of the present invention discovered the following problems in the solid-state imaging device described in Patent Document 1.
  • dark current may not be reduced even if the p-type semiconductor region is formed in the region adjacent to the trench portion in the substrate, unlike the effective pixel region. rice field.
  • the difference between the dark current in the OPB pixel area and the dark current in the effective pixel area increases, making it impossible to properly adjust the black level, possibly deteriorating the image quality of the resulting image.
  • FIG. Embodiments of the present disclosure will be described in the following order. Note that the present disclosure is not limited to the following examples. Also, the effects described in this specification are examples and are not limiting, and other effects may also occur.
  • First Embodiment Solid-State Imaging Device 1-1 Overall Configuration of Solid-State Imaging Device 1-2 Configuration of Main Part 1-3 Modification 2. Second Embodiment: Electronic Equipment
  • the pixel region 3 is formed on the substrate 2 and has a plurality of pixels 9 arranged in a two-dimensional matrix.
  • the pixel 9 has the photoelectric conversion unit 19 shown in FIGS. 2A and 2B and a plurality of pixel transistors (not shown).
  • the pixel transistor for example, four of a transfer transistor, a reset transistor, a selection transistor, and an amplifier transistor can be employed. Also, for example, three transistors excluding the selection transistor may be used.
  • the vertical drive circuit 4 is composed of, for example, a shift register, selects a desired pixel drive wiring 10, supplies a pulse for driving the pixels 9 to the selected pixel drive wiring 10, and drives each pixel 9 in units of rows. drive. That is, the vertical driving circuit 4 sequentially selectively scans the pixels 9 in the pixel region 3 in the vertical direction row by row, and generates pixel signals based on the signal charges generated by the photoelectric conversion units 19 of the pixels 9 according to the amount of received light. , to the column signal processing circuit 5 through the vertical signal line 11 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 9, and performs signal processing such as noise removal on signals output from the pixels 9 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing pixel-specific fixed pattern noise.
  • the horizontal driving circuit 6 is composed of, for example, a shift register, sequentially outputs horizontal scanning pulses to the column signal processing circuits 5, selects each of the column signal processing circuits 5 in turn, and The pixel signal subjected to the signal processing is output to the horizontal signal line 12 .
  • the output circuit 7 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed pixel signals.
  • signal processing for example, buffering, black level adjustment, column variation correction, and various digital signal processing can be used.
  • black level adjustment for example, from the pixel signal obtained from the pixel 9 (effective pixel 9) of the effective pixel area 17, the optical black level reference obtained from the pixel 9 (light-shielded pixel 9) of the OPB pixel area 18 A process of correcting the black level of the pixel signal to "0" can be adopted by subtracting the signal.
  • the control circuit 8 generates a clock signal and a control signal that serve as references for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. The control circuit 8 then outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the solid-state imaging device 1 includes a light receiving layer 16 in which a substrate 2, an insulating film 13, a light shielding film 14 and a planarizing film 15 are laminated in this order.
  • the substrate 2 is composed of a semiconductor substrate made of silicon (Si) or the like, and a pixel region 3 is formed thereon.
  • the pixel area 3 is divided into an effective pixel area 17 and an OPB (Optical Black) pixel area 18, as shown in FIG.
  • the effective pixel area 17 is an area in which pixels 9 (hereinafter also referred to as “effective pixels 9”) including photoelectric conversion units 19 whose light incident surface side is not shielded by the light shielding film 14 are arranged.
  • FIG. 1 illustrates a case where the effective pixel area 17 is located in the central portion of the pixel area 3 and the OPB pixel area 18 is located in the peripheral portion of the pixel area 3 .
  • each pixel 9 in the effective pixel region 17 can be shielded from light by the pixel separating portion 22, optical color mixture can be suppressed, and the image quality of the obtained image can be further improved.
  • the trench portion 23 is dug from the rear surface S1 side (light incident surface side) of the substrate 2 to the vicinity of the surface S2, but other configurations can also be adopted.
  • a configuration may be adopted in which the substrate 2 is dug from the rear surface S1 side (light incident surface side) and penetrates to the front surface S2.
  • the structure may be such that the substrate 2 is dug from the surface S2 side to the vicinity of the surface S2, or the substrate 2 may be dug from the surface S2 side and penetrated to the surface S2.
  • the pixel separation portion 22 (trench portion 23) is not formed between the photoelectric conversion portions 19 of the pixels 9 in the OPB pixel region 18, as shown in FIGS. 2B and 3B. That is, the trench part 23 is dug only in the area between the photoelectric conversion parts 19 of the pixels 9 in the effective pixel area 17 among the areas in the substrate 2 .
  • the ratio of the area occupied by the trench portions 23 (dig structure) in the OPB pixel region 18 is higher than the ratio of the area occupied by the trench portions 23 (dug structure) in the effective pixel region 17. It can be said that it is getting smaller.
  • the area of the OPB pixel region 18 and the area of the effective pixel region 17 in plan view are, for example, the area of the OPB pixel region 18 and the effective pixel region 17 when the substrate 2 is viewed from the on-chip lens 30 side. area. Further, the area of the trench portion 23 (the trench portion 23) when viewed from above includes, for example, the opening area of the trench portion 23 (the trench portion 23) when the substrate 2 is viewed from the on-chip lens 30 side.
  • FIGS. 2B and 3B illustrate the case where the trench portion 23 (digged structure) of the OPB pixel region 18 is omitted and the proportion of the area occupied by the trench portion 23 (digged structure) in the OPB pixel region 18 is zero. ing.
  • a p-type semiconductor region 24 is formed in a region on the back surface S1 side (light incident surface side) of the substrate 2 surrounded by the p-type semiconductor region 24, a p-type semiconductor region 25 is formed so as to cover the light incident surface side of each of the photoelectric conversion portions 19. It is The p-type semiconductor regions 24 and 25 are impurity regions doped with p-type impurities.
  • At least one of boron (B) and difluoroboron (BF 2 ), for example, can be used as the p-type impurity.
  • the p-type semiconductor regions 24 and 25 are also formed in the OPB pixel region 18 .
  • the p-type semiconductor region 24 of the OPB pixel region 18 is formed in a region of the substrate 2 between adjacent photoelectric conversion portions 19 .
  • the p-type semiconductor region 24 in the substrate 2 adjacent to the trench portion 23 allows electrons generated due to damage (defects) in the substrate 2 due to dry etching to escape from the p-type semiconductor region. It can be absorbed by holes and can reduce dark current.
  • damage (defect) to the substrate 2 due to dry etching during formation of the trench portion 23 does not occur. ) is not generated, and the dark current can be reduced.
  • the insulating film 13 continuously covers the entire rear surface S1 (light incident surface) of the substrate 2 and the inside of the trench portion 23 . Further, the light shielding film 14 partially covers the back surface S ⁇ b>3 (light incident surface) of the insulating film 13 . Specifically, in the effective pixel region 17 , the light incident surface side of each of the plurality of photoelectric conversion units 19 is formed in a lattice shape with openings so that the incident light can reach the photoelectric conversion units 19 . In addition, the OPB pixel region 18 has no opening corresponding to the photoelectric conversion portion 19 and is completely light-shielded. The planarizing film 15 continuously covers the entire back surface S3 (light incident surface) of the insulating film 13 including the light shielding film 14 so that the back surface S4 (light incident surface) of the light receiving layer 16 is flat. ing.
  • a light collecting layer 28 is formed by laminating a color filter layer 26 and an on-chip lens layer 27 in this order on the rear surface S4 side (light incident surface side) of the light receiving layer 16.
  • the color filter layer 26 has a plurality of color filters 29 arranged corresponding to each pixel 9 . Thereby, each of the color filters 29 transmits light of a specific wavelength, and allows the transmitted light to enter the photoelectric conversion section 19 .
  • the on-chip lens layer 27 has a plurality of on-chip lenses 30 arranged corresponding to each pixel 9 . Thereby, each of the on-chip lenses 30 condenses the incident light into the photoelectric conversion section 19 .
  • a wiring layer 31 is formed on the light receiving layer 16 on the surface S2 side.
  • the wiring layer 31 has an interlayer insulating film 32 and wirings 33 stacked with the interlayer insulating film 32 interposed therebetween.
  • the wiring layer 31 drives the pixel transistors forming each pixel 9 through the wiring 33 .
  • the ratio of the area occupied by the dug structure (the trench portion 23) in the OPB pixel region 18 is the effective pixel region 17. was smaller than the ratio of the area occupied by the dug structure (trench portion 23) in .
  • the effective pixel region 17 electrons generated due to damage (defects) in the substrate 2 due to the formation of the trench structure (trench portion 23) can be absorbed by holes in the p-type semiconductor region, and dark current can be reduced.
  • the damage (defect) itself to the substrate 2 due to the formation of the trench structure (trench portion 23) can be suppressed, the electrons generated due to the damage (defect) to the substrate 2 can be suppressed, and the dark current can be suppressed. can be reduced. Therefore, it is possible to reduce both the dark current in the effective pixel region 17 and the dark current in the OPB pixel region 18 and to reduce the difference between them, thereby providing a solid-state imaging device 1 capable of obtaining an image of higher image quality. be able to.
  • the dark current increases as the trench structure (trench portion 23) becomes deeper.
  • the trench portion 23 (engraved structure) in the OPB pixel region 18 is the pixel 9 (small pixel 9b) having the smaller pixel size among the two types of pixels 9 (large pixel 9a and small pixel 9b).
  • a case is exemplified in which a region in the substrate 2 is dug so as to surround the photoelectric conversion portion 19 of .
  • the OPB pixel region 18 into which the trench portion 23 (digged structure) is dug may be the entire OPB pixel region 18 or only a part thereof (for example, the entire specific region of the OPB pixel region 18 may be or part, all or part of the OPB pixel region 18 other than the specific region, or a combination thereof). Note that if the presence or absence of the trench portion 23 (engraved structure) and the pattern of the trench portion 23 (engraved structure) are different between the specific region and the non-specific region of the OPB pixel region 18, the OPB pixel region 18 is different from the OPB when viewed from above.
  • the ratio of the area occupied by the trench portion 23 (dug structure) in the specific region is set to be smaller than the ratio of the area occupied by the trench portion 23 (dug structure) in the effective pixel region 17. is preferred.
  • the trench portion 23 (digged structure) is dug only in the effective pixel region 17, and the region of the substrate 2 adjacent to the trench portion 23 (digged structure) is p
  • the structure having the type semiconductor region 24 in the effective pixel region 17, electrons generated due to damage (defect) of the substrate 2 due to the formation of the trench portion 23 (engraved structure) (hereinafter also referred to as "damage electrons") ) can be absorbed by holes in the p-type semiconductor region, but it is difficult to completely eliminate all damage electrons.
  • damage electrons are not generated and the damage electrons are zero.
  • the dark current in the OPB pixel region 18 becomes smaller than the dark current in the effective pixel region 17, and the difference between the dark current in the OPB pixel region 18 and the dark current in the effective pixel region 17 may not be zero. be.
  • the trench portion 23 engraved structure
  • the damage electrons in the OPB pixel region 18 are zero. do not become. Therefore, the difference between the dark current in the OPB pixel area 18 and the dark current in the effective pixel area 17 can be made close to zero.
  • FIGS. 5A, 5B, 6A, and 6B a configuration using a plurality of recesses 34 dug into the rear surface S1 (light incident surface) of the substrate 2 so as to scatter incident light may be employed.
  • 5A is a diagram showing a cross-sectional configuration of the effective pixel region 17
  • FIG. 5B is a diagram showing a cross-sectional configuration of the OPB pixel region 18.
  • FIG. 6A is a diagram showing a planar configuration of the effective pixel region 17 when cut along the CC line in FIG. 5A, and FIG.
  • FIG. 6B is a diagram showing the OPB pixel region when cut along the DD line in FIG. 5B.
  • 18 is a diagram showing a planar configuration of FIG.
  • the concave portion 34 for example, a cone-shaped concave portion, a frustum-shaped concave portion, or a BST (Backside Scattering Technology) pattern can be adopted.
  • the BST pattern for example, various patterns that scatter incident light can be used.
  • Specific examples include a pattern in which a plurality of vertical holes are arranged in a two-dimensional matrix, a pattern in which a plurality of grooves are arranged radially, and the like.
  • 5A to 6B exemplify a case where a quadrangular pyramid-shaped concave portion is used as the concave portion 34.
  • FIG. 17 As a result, in the effective pixel region 17, the concave portion 34 can scatter the incident light on the inclined surface of the concave portion 34, cause the incident light to travel in an oblique direction, extend the optical path length in the photoelectric conversion portion 19, and increase the quantum efficiency QE. can improve.
  • FIG. 7 is a diagram showing an example of a schematic configuration of an imaging device (video camera, digital still camera, etc.) as an electronic device to which the present disclosure is applied.
  • an imaging device 1000 includes a lens group 1001, a solid-state imaging device 1002 (the solid-state imaging device 1 according to the first embodiment, the solid-state imaging device 1 according to the modification), and a DSP (Digital Signal Processor). ) circuit 1003 , frame memory 1004 , monitor 1005 and memory 1006 .
  • DSP circuit 1003 , frame memory 1004 , monitor 1005 and memory 1006 are interconnected via bus line 1007 .
  • a solid-state imaging device wherein, when viewed from above, the ratio of the area occupied by the dug structure in the OPB pixel region is smaller than the ratio of the area occupied by the dug structure in the effective pixel region.
  • the proportion of the area occupied by the carved structure in a specific region in which the light-shielding pixels for obtaining the reference signal of the optical black level are arranged in the OPB pixel region is the ratio of the area occupied by the effective pixel.
  • the solid-state imaging device according to (1) which is smaller than the ratio of the area occupied by the dug structure in the region.
  • the trench portion in the OPB pixel region is dug in the region in the substrate so as to surround the photoelectric conversion portion of the pixel having the smaller pixel size of the two types of pixels.
  • the solid-state imaging device according to . (6) The solid-state imaging device according to (4) or (5), wherein, of the two types of pixels, the pixel with the smaller pixel size is a low-sensitivity pixel having a lower light-receiving sensitivity than the pixel with the larger pixel size. .

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Abstract

より画質の高い画像を得られる固体撮像装置を提供する。基板と、基板に形成され、複数の画素が配列された画素領域と、画素領域に形成された掘り込み構造と、掘り込み構造に隣接する基板内の領域に形成されたｐ型半導体領域とを備えるようにした。また、画素領域は、遮光されていない光電変換部を含む有効画素が配列された有効画素領域と、有効画素領域に隣接し、遮光された光電変換部を含む遮光画素が配列されたＯＰＢ画素領域とに区画した。そして、平面視をした場合に、ＯＰＢ画素領域における掘り込み構造の占める面積の割合を、有効画素領域における掘り込み構造の占める面積の割合よりも小さくした。

Description

固体撮像装置及び電子機器
　本技術は、固体撮像装置及び電子機器に関する。
　従来、例えば、基板に形成された複数の画素と、隣接する画素間の基板の領域に掘り込まれたトレンチ部とを備えた固体撮像装置が提案されている（例えば、特許文献１参照。）。特許文献１に記載の固体撮像装置では、トレンチ部の周囲の基板内の領域にｐ型半導体領域を更に備え、トレンチ部の形成による基板のダメージ（欠陥）が原因で発生する電子をｐ型半導体領域の正孔で吸収させ、暗電流を低減させて、画質の向上が図られている。
特開２０１３－１７５４９４号公報
　このような固体撮像装置では、画質のさらなる向上が求められている。
　本開示は、より画質の高い画像を得られる固体撮像装置及び電子機器を提供することを目的とする。
　本開示の固体撮像装置は、（ａ）基板と、（ｂ）基板に形成され、複数の画素が配列された画素領域と、（ｃ）画素領域に形成された掘り込み構造と、（ｄ）掘り込み構造に隣接する基板内の領域に形成されたｐ型半導体領域とを備え、（ｅ）画素領域は、遮光されていない光電変換部を含む有効画素が配列された有効画素領域と、有効画素領域に隣接し、遮光された光電変換部を含む遮光画素が配列されたＯＰＢ画素領域とに区画されており、（ｆ）平面視をした場合に、ＯＰＢ画素領域における掘り込み構造の占める面積の割合は、有効画素領域における掘り込み構造の占める面積の割合よりも小さい。
　また、本開示の電子機器は、（ａ）基板、（ｂ）基板に形成され、複数の画素が配列された画素領域、（ｃ）画素領域に形成された掘り込み構造（ｄ）及び掘り込み構造に隣接する基板内の領域に形成されたｐ型半導体領域を備え、（ｅ）画素領域は、遮光されていない光電変換部を含む有効画素が配列された有効画素領域と、有効画素領域に隣接し、遮光された光電変換部を含む遮光画素が配列されたＯＰＢ画素領域とに区画されており、（ｆ）平面視をした場合に、ＯＰＢ画素領域における掘り込み構造の占める面積の割合は、有効画素領域における掘り込み構造の占める面積の割合よりも小さい固体撮像装置を備える。
第１の実施形態に係る固体撮像装置の全体構成を示す図である。 有効画素領域の断面構成を示す図である。 ＯＰＢ画素領域の断面構成を示す図である。 図２ＡのＡ－Ａ線で破断した場合の、有効画素領域の平面構成を示す図である。 図２ＢのＢ－Ｂ線で破断した場合の、ＯＰＢ画素領域の平面構成を示す図である。 変形例に係るＯＰＢ画素領域の平面構成を示す図である。 変形例に係る有効画素領域の断面構成を示す図である。 変形例に係るＯＰＢ画素領域の断面構成を示す図である。 図５ＡのＣ－Ｃ線で破断した場合の、有効画素領域の平面構成を示す図である。 図５ＢのＤ－Ｄ線で破断した場合の、ＯＰＢ画素領域の平面構成を示す図である。 第２の実施形態に係る電子機器の全体構成を示す図である。
　本発明者らは、特許文献１に記載の固体撮像装置において、以下の課題を発見した。
　特許文献１に記載の固体撮像装置では、ＯＰＢ画素領域において、有効画素領域と異なり、トレンチ部に隣接する基板内の領域にｐ型半導体領域を形成しても、暗電流が低減しないことがあった。それゆえ、ＯＰＢ画素領域の暗電流と有効画素領域の暗電流との差が増大し、黒レベル調整を適切に行えず、得られる画像の画質が低下する可能性があった。
　以下に、本開示の実施形態に係る固体撮像装置１及び電子機器の一例を、図１～図７を参照しながら説明する。本開示の実施形態は以下の順序で説明する。なお、本開示は以下の例に限定されるものではない。また、本明細書に記載された効果は例示であって限定されるものではなく、また他の効果があってもよい。
１．第１の実施形態：固体撮像装置
　１－１　固体撮像装置の全体の構成
　１－２　要部の構成
　１－３　変形例
２．第２の実施形態：電子機器
〈１．第１の実施形態：固体撮像装置〉
［１－１　固体撮像装置の全体の構成］
　本開示の第１の実施形態に係る固体撮像装置１について説明する。
　図１は、第１の実施形態に係る固体撮像装置１の全体構成を示す図である。図１の固体撮像装置１は、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。図７に示すように、固体撮像装置１（固体撮像装置１００２）は、レンズ群１００１を介して、被写体からの像光（入射光）を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１は、基板２と、画素領域３と、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８とを備えている。垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８は、基板２を含むセンサ基板と積層される、図示しないロジック基板に形成される。
　画素領域３は、基板２に形成され、二次元マトリックス状に配列された複数の画素９を有している。画素９は、図２Ａ及び図２Ｂに示した光電変換部１９、及び図示しない複数の画素トランジスタを有している。画素トランジスタとしては、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ及びアンプトランジスタの４つを採用できる。また、例えば、選択トランジスタを除いた３つのトランジスタを用いてもよい。
　垂直駆動回路４は、例えば、シフトレジスタによって構成され、所望の画素駆動配線１０を選択し、選択した画素駆動配線１０に画素９を駆動するためのパルスを供給し、各画素９を行単位で駆動する。即ち、垂直駆動回路４は、画素領域３の各画素９を行単位で順次垂直方向に選択走査し、各画素９の光電変換部１９において受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば、画素９の列毎に配置されており、１行分の画素９から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling：相関２重サンプリング)及びＡＤ(Analog Digital)変換等の信号処理を行う。
　水平駆動回路６は、例えば、シフトレジスタによって構成され、水平走査パルスをカラム信号処理回路５に順次出力して、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して、順次に供給される画素信号に対し信号処理を行って出力する。信号処理としては、例えば、バファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を採用できる。黒レベル調整としては、例えば、有効画素領域１７の画素９（有効画素９）から得られた画素信号から、ＯＰＢ画素領域１８の画素９（遮光画素９）から得られた光学的黒レベルの基準信号を減算することで、画素信号の黒レベルを「０」に補正する処理を採用できる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
［１－２　要部の構成］
　次に、固体撮像装置１の詳細構造について説明する。
　図２Ａは、固体撮像装置１の有効画素領域１７の断面構成を示す図であり、図２Ｂは、固体撮像装置１のＯＰＢ画素領域１８の断面構成を示す図である。また、図３Ａは、図２ＡのＡ－Ａ線で破断した場合の有効画素領域１７の平面構成を示す図であり、図３Ｂは、図２ＢのＢ－Ｂ線で破断した場合のＯＰＢ画素領域１８の平面構成を示す図である。
　図２Ａ及び図２Ｂに示すように、固体撮像装置１は、基板２、絶縁膜１３、遮光膜１４及び平坦化膜１５がこの順に積層されてなる受光層１６を備えている。
　基板２は、シリコン（Si）等からなる半導体基板によって構成され、画素領域３が形成されている。画素領域３は、図１に示すように、有効画素領域１７と、ＯＰＢ（Optical Black）画素領域１８とに区画されている。有効画素領域１７は、遮光膜１４で光入射面側が遮光されていない光電変換部１９を含む画素９（以下「有効画素９」とも呼ぶ）が配列された領域である。即ち、入射光に応じた画素信号を得るための画素９（有効画素９）が形成された領域である。また、ＯＰＢ画素領域１８は、有効画素領域１７に隣接し、遮光膜１４で光入射面側が遮光された光電変換部１９を含む画素９（以下「遮光画素９」とも呼ぶ）が配列された領域である。図１では、画素領域３の中央部に有効画素領域１７が位置し、画素領域３の周縁部にＯＰＢ画素領域１８が位置する場合を例示している。
　また、ＯＰＢ画素領域１８は、光学的黒レベルの画素信号（以下、「基準信号」とも呼ぶ）を得るための画素９（遮光画素９）が形成された特定領域（以下、「ＶＯＰＢ画素領域１８ａ」「ＶＯＰＢ画素領域１８ｂ」「ＨＯＰＢ画素領域１８ｃ」「ＨＯＰＢ画素領域１８ｄ」とも呼ぶ）を含んでいる。図１では、平面視した場合に、ＯＰＢ画素領域１８のうちの、有効画素領域１７の上辺側にＶＯＰＢ画素領域１８ａが位置し、下辺側にＶＯＰＢ画素領域１８ｂが位置し、左辺側にはＨＯＰＢ画素領域１８ｃが位置し、右辺側にＨＯＰＢ画素領域１８ｄが位置する場合を例示している。
　また、画素領域３（有効画素領域１７、ＯＰＢ画素領域１８）には、画素９として、画素サイズの異なる２種類の画素９（以下、「大画素９ａ」「小画素９ｂ」とも呼ぶ）が配列されている。大画素９ａは、図３Ａ及び図３Ｂに示すように、正方形の四隅を面取りした八角形の平面形状を有し、画素領域３（有効画素領域１７、ＯＰＢ画素領域１８）の行方向及び列方向に配列されている。また、小画素９ｂは、大画素９ａの四隅の隙間の領域に、大画素９ａよりも小さい画素サイズ（平面サイズ）で形成されている。小画素９ｂは、大画素９ａに対して４５度回転させた八角形の平面形状を有し、画素領域３（有効画素領域１７、ＯＰＢ画素領域１８）の行方向及び列方向に配列されている。また２種類の画素９（大画素９ａ、小画素９ｂ）のうちの、画素サイズの小さいほうの画素９（小画素９ｂ）は、画素サイズの大きいほうの画素９（大画素９ａ）よりも受光感度が低い低感度画素とする。これにより、有効画素領域１７では、大画素９ａから得られる画素信号と小画素９ｂから得られる画素信号とを合成することで、広いダイナミックレンジを表現できる。
　画素９（大画素９ａ,小画素９ｂ）に含まれる光電変換部１９は、基板２の表面Ｓ２側に形成されたｐ型半導体領域２０と、ｐ型半導体領域２０よりも裏面Ｓ１側（光入射面側）に形成されたｎ型半導体領域２１とを含んで構成されている。光電変換部１９では、ｐ型半導体領域２０とｎ型半導体領域２１との間のｐｎ接合によってフォトダイオードを構成している。これにより、光電変換部１９のそれぞれは、光電変換部１９への入射光の光量に応じた信号電荷を生成し、生成した信号電荷をｎ型半導体領域２１に蓄積する。
　また、有効画素領域１７における、隣接する光電変換部１９間には、図２Ａ及び図３Ａに示すように、画素分離部２２が形成されている。画素分離部２２は、基板２内の領域のうちの、隣接する画素９の光電変換部１９間の領域に掘り込まれたトレンチ部２３（広義には「掘り込み構造」）を有している。トレンチ部２３は、すべての画素９（大画素９ａ、小画素９ｂ）の光電変換部１９それぞれを囲むように、基板２内の領域に掘り込まれている。図２Ａでは、トレンチ部２３を、基板２の裏面Ｓ１側（光入射面側）から表面Ｓ２付近まで掘り込んだ場合を例示している。トレンチ部２３を掘り込む方法としては、例えばＲＩＥ等のドライエッチングを採用できる。また、トレンチ部２３の内部には、絶縁膜１３が埋め込まれている。また、絶縁膜１３の内部には、入射光を反射するための金属膜を埋め込んでもよい。これにより、有効画素領域１７の各画素９は、画素分離部２２によって遮光することができ、光学混色を抑制でき、得られる画像の画質をより向上できる。
　なお、第１の実施形態では、トレンチ部２３を、基板２の裏面Ｓ１側（光入射面側）から表面Ｓ２付近まで掘り込む例を示したが、他の構成を採用することもできる。例えば、基板２の裏面Ｓ１側（光入射面側）から掘り込んで表面Ｓ２まで貫通する構成としてもよい。また、例えば、基板２の表面Ｓ２側から表面Ｓ２付近まで掘り込んだ構成としてもよいし、基板２の表面Ｓ２側から掘り込んで表面Ｓ２まで貫通する構成としてもよい。
　ここで、画素分離部２２（トレンチ部２３）は、図２Ｂ及び図３Ｂに示すように、ＯＰＢ画素領域１８の画素９の光電変換部１９間には形成されていない。即ち、トレンチ部２３は、基板２内の領域のうちの、有効画素領域１７の画素９の光電変換部１９間の領域にのみ掘り込まれている。換言すると、平面視をした場合に、ＯＰＢ画素領域１８におけるトレンチ部２３（掘り込み構造）の占める面積の割合が、有効画素領域１７におけるトレンチ部２３（掘り込み構造）の占める面積の割合よりも小さくなっている、と言える。平面視をした場合の、ＯＰＢ画素領域１８の面積や、有効画素領域１７の面積としては、例えば、オンチプレンズ３０側から基板２を見た場合の、ＯＰＢ画素領域１８の面積や、有効画素領域１７の面積が挙げられる。また、平面視をした場合のトレンチ部２３（掘り込み構造）の面積としては、例えば、オンチプレンズ３０側から基板２を見た場合の、掘り込み構造（トレンチ部２３）の開口面積が挙げられる。図２Ｂ及び図３Ｂでは、ＯＰＢ画素領域１８のトレンチ部２３（掘り込み構造）が省略され、ＯＰＢ画素領域１８におけるトレンチ部２３（掘り込み構造）の占める面積の割合がゼロである場合を例示している。
　また、有効画素領域１７における、光電変換部１９と画素分離部２２との間、つまり、画素分離部２２（トレンチ部２３）に隣接する基板２内の領域には、光電変換部１９それぞれを囲むように、ｐ型半導体領域２４が形成されている。また、ｐ型半導体領域２４で囲まれた基板２の裏面Ｓ１側（光入射面側）の領域には、光電変換部１９それぞれの光入射面側を覆うように、ｐ型半導体領域２５が形成されている。ｐ型半導体領域２４,２５は、ｐ型の不純物がドープされた不純物領域である。ｐ型の不純物としては、例えば、ボロン（B）及びジフルオロボロン（BF2）の少なくとも一方を採用できる。また、ｐ型半導体領域２４,２５は、ＯＰＢ画素領域１８にも形成されている。ＯＰＢ画素領域１８のｐ型半導体領域２４は、隣接する光電変換部１９の間の基板２の領域に形成される。
　ここで、有効画素領域１７において、トレンチ部２３に隣接する基板２内の領域には、トレンチ部２３の形成時のドライエッチングによるダメージ（欠陥）によって、電子が発生して暗電流が発生する。これに対し、第１の実施形態では、トレンチ部２３に隣接する基板２内のｐ型半導体領域２４により、ドライエッチングによる基板２のダメージ（欠陥）が原因で発生する電子をｐ型半導体領域の正孔で吸収でき、暗電流を低減できる。
　なお、ＯＰＢ画素領域１８には、トレンチ部２３が掘り込まれていないため、トレンチ部２３の形成時のドライエッチングによる基板２のダメージ（欠陥）が発生せずに済み、基板２のダメージ（欠陥）が原因で発生する電子が発生せず、暗電流を低減できる。
　絶縁膜１３は、基板２の裏面Ｓ１（光入射面）の全域、及びトレンチ部２３の内部を連続的に覆っている。また、遮光膜１４は、絶縁膜１３の裏面Ｓ３（光入射面）の一部を覆っている。具体的には、有効画素領域１７では、複数の光電変換部１９それぞれの光入射面側が開口された格子状に形成され、入射光を光電変換部１９に到達可能になっている。また、ＯＰＢ画素領域１８では、光電変換部１９に対応した開口がなく、完全遮光になっている。また、平坦化膜１５は、受光層１６の裏面Ｓ４（光入射面）が平坦面となるように、遮光膜１４を含む絶縁膜１３の裏面Ｓ３（光入射面）の全域を連続的に覆っている。
　また、有効画素領域１７には、受光層１６の裏面Ｓ４側（光入射面側）に、カラーフィルタ層２６及びオンチップレンズ層２７がこの順に積層されてなる集光層２８が形成されている。カラーフィルタ層２６は、画素９それぞれに対応して配置された複数のカラーフィルタ２９を有している。これにより、カラーフィルタ２９のそれぞれは、特定波長の光を透過し、透過した光を光電変換部１９に入射させる。また、オンチップレンズ層２７は、画素９それぞれに対応して配置された複数のオンチップレンズ３０を有している。これにより、オンチップレンズ３０のそれぞれは、入射光を光電変換部１９内に集光させる。
　さらに、受光層１６の表面Ｓ２側には、配線層３１が形成されている。配線層３１は、層間絶縁膜３２と、層間絶縁膜３２を介して積層された配線３３とを有している。そして、配線層３１は、配線３３を介して各画素９を構成する画素トランジスタを駆動する。
　以上説明したように、第１の実施形態に係る固体撮像装置１では、平面視をした場合に、ＯＰＢ画素領域１８における掘り込み構造（トレンチ部２３）の占める面積の割合を、有効画素領域１７における掘り込み構造（トレンチ部２３）の占める面積の割合よりも小さくした。これにより、有効画素領域１７では、掘り込み構造（トレンチ部２３）の形成による基板２のダメージ（欠陥）が原因で発生する電子をｐ型半導体領域の正孔で吸収でき、暗電流を低減できる。また、ＯＰＢ画素領域１８では、掘り込み構造（トレンチ部２３）の形成による基板２のダメージ（欠陥）自体を抑制でき、基板２のダメージ（欠陥）が原因で発生する電子を抑制でき、暗電流を低減できる。それゆえ、有効画素領域１７の暗電流とＯＰＢ画素領域１８の暗電流との両方を低減するとともにこれらの差を低減することができ、より画質の高い画像を得られる固体撮像装置１を提供することができる。
　ここで、暗電流は、掘り込み構造（トレンチ部２３）が深いほど大きくなる。しかし、本発明者らは、平面視した場合の、つまりオンチプレンズ３０側から基板２を見た場合の、掘り込み構造（トレンチ部２３）の面積（開口面積）の大きさが、暗電流に与える影響の大半を占めることを発見した。そして、この発見をもとに、固体撮像装置１の構成を、平面視した場合の、掘り込み構造（トレンチ部２３）の面積で規定することを考えた。
［１－３　変形例］
（１）なお、第１の実施形態では、トレンチ部２３（掘り込み構造）が、有効画素領域１７にのみ掘り込まれており、ＯＰＢ画素領域１８には掘り込まれていない例を示したが、他の構成を採用することもできる。例えば、ＯＰＢ画素領域１８にも掘り込まれている構成としてもよい。トレンチ部２３（掘り込み構造）をＯＰＢ画素領域１８にも掘り込む構成とする場合、例えば図４に示すように、ＯＰＢ画素領域１８において、２種類の画素９（大画素９ａ、小画素９ｂ）のうちの一方の光電変換部１９のみを囲むように、トレンチ部２３（掘り込み構造）が基板２内の領域に掘り込まれている構成としてもよい。図４では、ＯＰＢ画素領域１８におけるトレンチ部２３（掘り込み構造）は、２種類の画素９（大画素９ａ、小画素９ｂ）のうちの、画素サイズが小さいほうの画素９（小画素９ｂ）の光電変換部１９を囲むように、基板２内の領域に掘り込まれている場合を例示している。
　トレンチ部２３（掘り込み構造）を掘り込むＯＰＢ画素領域１８は、ＯＰＢ画素領域１８の全域であってもよいし、一部だけであってもよい（例えば、ＯＰＢ画素領域１８の特定領域の全部又は一部、ＯＰＢ画素領域１８の特定領域以外の全部又は一部、若しくはこれらの組み合わせ）。なお、ＯＰＢ画素領域１８の特定領域と特定領域以外とでトレンチ部２３（掘り込み構造）の有無やトレンチ部２３（掘り込み構造）のパターンが異なる場合には、平面視をした場合に、ＯＰＢ画素領域１８のうちの、特定領域におけるトレンチ部２３（掘り込み構造）の占める面積の割合が、有効画素領域１７におけるトレンチ部２３（掘り込み構造）の占める面積の割合よりも小さくなる構成とするのが好ましい。
　ここで、例えば、第１の実施形態のように、トレンチ部２３（掘り込み構造）が有効画素領域１７にのみ掘り込まれ、トレンチ部２３（掘り込み構造）に隣接する基板２の領域にｐ型半導体領域２４を有する構成とした場合、有効画素領域１７では、トレンチ部２３（掘り込み構造）の形成による基板２のダメージ（欠陥）が原因で発生する電子（以下、「ダメージ電子」とも呼ぶ）の大部分をｐ型半導体領域の正孔で吸収できるが、すべてのダメージ電子を完全にゼロすることは難しい。また、ＯＰＢ画素領域１８では、トレンチ部２３（掘り込み構造）が掘り込まれていないため、ダメージ電子が発生せず、ダメージ電子がゼロとなる。それゆえ、ＯＰＢ画素領域１８の暗電流が有効画素領域１７の暗電流よりも小さくなってしまい、ＯＰＢ画素領域１８の暗電流と有効画素領域１７の暗電流との差がゼロとならない可能性がある。これに対し、例えば、本変形例のように、ＯＰＢ画素領域１８の特定領域の一部にもトレンチ部２３（掘り込み構造）を掘り込む構成とした場合、ＯＰＢ画素領域１８におけるダメージ電子がゼロにならない。それゆえ、ＯＰＢ画素領域１８の暗電流と有効画素領域１７の暗電流との差をゼロに近づけることができる。
（２）また、第１の実施形態では、掘り込み構造として、トレンチ部２３を用いる例を示したが、他の構成を採用することもできる。例えば、図５Ａ、図５Ｂ、図６Ａ及び図６Ｂに示すように、入射光が散乱するように、基板２の裏面Ｓ１（光入射面）に掘り込まれた複数の凹部３４を用いる構成としてもよい。図５Ａは、有効画素領域１７の断面構成を示す図であり、図５Ｂは、ＯＰＢ画素領域１８の断面構成を示す図である。また、図６Ａは、図５ＡのＣ－Ｃ線で破断した場合の有効画素領域１７の平面構成を示す図であり、図６Ｂは、図５ＢのＤ－Ｄ線で破断した場合のＯＰＢ画素領域１８の平面構成を示す図である。図６Ａ及び図６Ｂでは、凹部３４が明確となるように、遮光膜１４を省略している。凹部３４としては、例えば、錐状の凹部、錐台状の凹部、ＢＳＴ(Backside Scattering Technology)パターンを採用できる。ＢＳＴパターンとしては、例えば、入射光を散乱させる各種パターンを採用できる。具体的には、複数の縦孔が二次元マトリックス状に配列されたパターン、複数の溝部が放射状に配列されたパターン等が挙げられる。図５Ａ～図６Ｂでは、凹部３４として四角錐状の凹部を用いた場合を例示している。これにより、凹部３４は、有効画素領域１７において、凹部３４の傾斜面で入射光を散乱でき、入射光を斜め方向に進ませ、光電変換部１９内の光路長を伸長でき、量子効率ＱＥを向上できる。
　凹部３４を掘り込み構造として用いる場合、平面視をした場合に、ＯＰＢ画素領域１８における凹部３４（掘り込み構造）の占める面積の割合が、有効画素領域１７における凹部３４（掘り込み構造）の占める面積の割合よりも小さくする。図５Ａ～図６Ｂでは、有効画素領域１７において、１つの画素９に対して凹部３４が４つ配置され、ＯＰＢ画素領域１８において、１つの画素９に対して凹部３４が３つ配置された場合を例示している。
　また、凹部３４を掘り込み構造として用いる場合には、ｐ型半導体領域２５が、画素分離部２２（凹部３４）に隣接する基板２内の領域に形成されたｐ型半導体領域、となる。それゆえ、本変形例では、ｐ型半導体領域２５により、凹部３４の形成による基板２のダメージ（欠陥）が原因で発生する電子をｐ型半導体領域の正孔で吸収可能となっている。
　このように、本変形例では、平面視をした場合に、ＯＰＢ画素領域１８における掘り込み構造（凹部３４）の占める面積の割合を、有効画素領域１７における掘り込み構造（凹部３４）の占める面積の割合よりも小さくした。それゆえ、有効画素領域１７では、掘り込み構造（凹部３４）の形成による基板２のダメージ（欠陥）が原因で発生する電子をｐ型半導体領域２５の正孔で吸収でき、暗電流を低減できる。また、ＯＰＢ画素領域１８では、掘り込み構造（凹部３４）の形成による基板２のダメージ（欠陥）自体を抑制でき、基板２のダメージ（欠陥）が原因で発生する電子を抑制でき、暗電流を低減できる。
　なお、掘り込み構造として、トレンチ部２３と凹部３４との両方を用いる場合には、平面視をした場合に、ＯＰＢ画素領域１８におけるトレンチ部２３及び凹部３４（掘り込み構造）の占める面積の割合が、有効画素領域１７におけるトレンチ部２３及び凹部３４（掘り込み構造）の占める面積の割合よりも小さくなる構成とする。また、ＯＰＢ画素領域１８の特定領域（ＶＯＰＢ画素領域１８ａ,１８ｂ、ＨＯＰＢ画素領域１８ｃ,１８ｄ）と特定領域以外とで掘り込み構造の有無や掘り込み構造のパターンが異なる場合には、平面視をした場合に、特定領域における掘り込み構造の占める面積の割合が、有効画素領域１７における掘り込み構造の占める面積の割合よりも小さくなる構成とするのが好ましい。
〈２．第２の実施形態：電子機器への応用例〉
［２－１　撮像装置］
　本開示に係る技術（本技術）は、各種の電子機器に適用されてもよい。
　図７は、本開示を適用した電子機器としての撮像装置（ビデオカメラ、デジタルスチルカメラ等）の概略的な構成の一例を示す図である。
　図７に示すように、撮像装置１０００は、レンズ群１００１と、固体撮像装置１００２（第１の実施形態に係る固体撮像装置１、変形例に係る固体撮像装置１）と、ＤＳＰ(Digital Signal Processor)回路１００３と、フレームメモリ１００４と、モニタ１００５と、メモリ１００６とを備えている。ＤＳＰ回路１００３、フレームメモリ１００４、モニタ１００５及びメモリ１００６は、バスライン１００７を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を固体撮像装置１００２に導き、固体撮像装置１００２の受光面（画素領域）に結像させる。
　固体撮像装置１００２は、上述した第１の実施の形態のＣＭＯＳイメージセンサからなる。固体撮像装置１００２は、レンズ群１００１によって受光面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
　ＤＳＰ回路１００３は、固体撮像装置１００２から供給される画素信号に対して所定の画像処理を行う。そして、ＤＳＰ回路１００３は、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、フレームメモリ１００４に一時的に記憶させる。
　モニタ１００５は、例えば、液晶パネルや、有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなる。モニタ１００５は、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、被写体の画像（動画）を表示する。
　メモリ１００６は、ＤＶＤ、フラッシュメモリ等からなる。メモリ１００６は、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出して記録する。
　なお、本技術は、以下のような構成も取ることができる。
（１）
　基板と、
　前記基板に形成され、複数の画素が配列された画素領域と、
　前記画素領域に形成された掘り込み構造と、
　前記掘り込み構造に隣接する前記基板内の領域に形成されたｐ型半導体領域とを備え、
　前記画素領域は、遮光されていない光電変換部を含む有効画素が配列された有効画素領域と、前記有効画素領域に隣接し、遮光された光電変換部を含む遮光画素が配列されたＯＰＢ画素領域とに区画されており、
　平面視をした場合に、前記ＯＰＢ画素領域における前記掘り込み構造の占める面積の割合は、前記有効画素領域における前記掘り込み構造の占める面積の割合よりも小さい
　固体撮像装置。
（２）
　平面視をした場合に、前記ＯＰＢ画素領域のうちの、光学的黒レベルの基準信号を得るための前記遮光画素が配列された特定領域における前記掘り込み構造の占める面積の割合は、前記有効画素領域における前記掘り込み構造の占める面積の割合よりも小さい
　前記（１）に記載の固体撮像装置。
（３）
　前記掘り込み構造は、前記基板内の領域のうちの、隣接する前記画素の光電変換部間の領域に掘り込まれたトレンチ部を含む
　前記（１）又は（２）に記載の固体撮像装置。
（４）
　前記画素としては、画素サイズの異なる２種類の画素を有し、
　前記有効画素領域における前記トレンチ部は、すべての画素の光電変換部それぞれを囲むように、前記基板内の領域に掘り込まれており、
　前記ＯＰＢ画素領域における前記トレンチ部は、前記２種類の画素のうちの一方の画素の光電変換部のみを囲むように、前記基板内の領域に掘り込まれている
　前記（３）に記載の固体撮像装置。
（５）
　前記ＯＰＢ画素領域における前記トレンチ部は、前記２種類の画素のうちの、画素サイズが小さいほうの画素の光電変換部を囲むように、前記基板内の領域に掘り込まれている
　前記（４）に記載の固体撮像装置。
（６）
　前記２種類の画素のうちの、画素サイズの小さいほうの画素は、画素サイズの大きいほうの画素よりも受光感度が低い低感度画素である
　前記（４）又は（５）に記載の固体撮像装置。
（７）
　前記トレンチ部は、前記基板内の領域のうちの、前記有効画素領域の前記画素の光電変換部間の領域にのみ掘り込まれている
　前記（３）に記載の固体撮像装置。
（８）
　前記掘り込み構造は、入射光が散乱するように、前記基板の光入射面側に掘り込まれた複数の凹部を含む
　前記（１）又は（２）に記載の固体撮像装置。
（９）
　前記ｐ型半導体領域は、ボロン及びジフルオロボロンの少なくとも一方がドープされた領域である
　前記（１）から（８）の何れかに記載の固体撮像装置。
（１０）
　基板、前記基板に形成され、複数の画素が配列された画素領域、前記画素領域に形成された掘り込み構造及び前記掘り込み構造に隣接する前記基板内の領域に形成されたｐ型半導体領域を備え、前記画素領域は、遮光されていない光電変換部を含む有効画素が配列された有効画素領域と、前記有効画素領域に隣接し、遮光された光電変換部を含む遮光画素が配列されたＯＰＢ画素領域とに区画されており、平面視をした場合に、前記ＯＰＢ画素領域における前記掘り込み構造の占める面積の割合は、前記有効画素領域における前記掘り込み構造の占める面積の割合よりも小さい固体撮像装置を備える
　電子機器。
１…固体撮像装置、２…基板、３…画素領域、４…垂直駆動回路、５…カラム信号処理回路、６…水平駆動回路、７…出力回路、８…制御回路、９…画素、遮光画素、有効画素、９ａ…大画素、９ｂ…小画素、１０…画素駆動配線、１１…垂直信号線、１２…水平信号線、１３…絶縁膜、１４…遮光膜、１５…平坦化膜、１６…受光層、１７…有効画素領域、１８…ＯＰＢ画素領域、１８ａ…ＶＯＰＢ画素領域、１８ｂ…ＶＯＰＢ画素領域、１８ｃ…ＨＯＰＢ画素領域、１８ｄ…ＨＯＰＢ画素領域、１９…光電変換部、２０…ｐ型半導体領域、２１…ｎ型半導体領域、２２…画素分離部、２３…トレンチ部、２４,２５…ｐ型半導体領域、２６…カラーフィルタ層、２７…オンチップレンズ層、２８…集光層、２９…カラーフィルタ、３０…オンチップレンズ、３１…配線層、３２…層間絶縁膜、３３…配線、３４…凹部、１０００…撮像装置、１００１…レンズ群、１００２…固体撮像装置、１００３…ＤＳＰ回路、１００４…フレームメモリ、１００５…モニタ、１００６…メモリ、１００７…バスライン

Claims (10)

  1. 　基板と、
    　前記基板に形成され、複数の画素が配列された画素領域と、
    　前記画素領域に形成された掘り込み構造と、
    　前記掘り込み構造に隣接する前記基板内の領域に形成されたｐ型半導体領域とを備え、
    　前記画素領域は、遮光されていない光電変換部を含む有効画素が配列された有効画素領域と、前記有効画素領域に隣接し、遮光された光電変換部を含む遮光画素が配列されたＯＰＢ画素領域とに区画されており、
    　平面視をした場合に、前記ＯＰＢ画素領域における前記掘り込み構造の占める面積の割合は、前記有効画素領域における前記掘り込み構造の占める面積の割合よりも小さい
    　固体撮像装置。
  2. 　平面視をした場合に、前記ＯＰＢ画素領域のうちの、光学的黒レベルの基準信号を得るための前記遮光画素が配列された特定領域における前記掘り込み構造の占める面積の割合は、前記有効画素領域における前記掘り込み構造の占める面積の割合よりも小さい
    　請求項１に記載の固体撮像装置。
  3. 　前記掘り込み構造は、前記基板内の領域のうちの、隣接する前記画素の光電変換部間の領域に掘り込まれたトレンチ部を含む
    　請求項１に記載の固体撮像装置。
  4. 　前記画素として、画素サイズの異なる２種類の画素を有し、
    　前記有効画素領域における前記トレンチ部は、すべての画素の光電変換部それぞれを囲むように、前記基板内の領域に掘り込まれており、
    　前記ＯＰＢ画素領域における前記トレンチ部は、前記２種類の画素のうちの一方の画素の光電変換部のみを囲むように、前記基板内の領域に掘り込まれている
    　請求項３に記載の固体撮像装置。
  5. 　前記ＯＰＢ画素領域における前記トレンチ部は、前記２種類の画素のうちの、画素サイズが小さいほうの画素の光電変換部を囲むように、前記基板内の領域に掘り込まれている
    　請求項４に記載の固体撮像装置。
  6. 　前記２種類の画素のうちの、画素サイズの小さいほうの画素は、画素サイズの大きいほうの画素よりも受光感度が低い低感度画素である
    　請求項４に記載の固体撮像装置。
  7. 　前記トレンチ部は、前記基板内の領域のうちの、前記有効画素領域の前記画素の光電変換部間の領域にのみ掘り込まれている
    　請求項３に記載の固体撮像装置。
  8. 　前記掘り込み構造は、入射光が散乱するように、前記基板の光入射面側に掘り込まれた複数の凹部を含む
    　請求項１に記載の固体撮像装置。
  9. 　前記ｐ型半導体領域は、ボロン及びジフルオロボロンの少なくとも一方がドープされた領域である
    　請求項１に記載の固体撮像装置。
  10. 　基板、前記基板に形成され、複数の画素が配列された画素領域、前記画素領域に形成された掘り込み構造及び前記掘り込み構造に隣接する前記基板内の領域に形成されたｐ型半導体領域を備え、前記画素領域は、遮光されていない光電変換部を含む有効画素が配列された有効画素領域と、前記有効画素領域に隣接し、遮光された光電変換部を含む遮光画素が配列されたＯＰＢ画素領域とに区画されており、平面視をした場合に、前記ＯＰＢ画素領域における前記掘り込み構造の占める面積の割合は、前記有効画素領域における前記掘り込み構造の占める面積の割合よりも小さい固体撮像装置を備える
    　電子機器。
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