WO2022163504A1 - 発光装置 - Google Patents

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WO2022163504A1
WO2022163504A1 PCT/JP2022/002088 JP2022002088W WO2022163504A1 WO 2022163504 A1 WO2022163504 A1 WO 2022163504A1 JP 2022002088 W JP2022002088 W JP 2022002088W WO 2022163504 A1 WO2022163504 A1 WO 2022163504A1
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capacitors
light emitting
solid
drive
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翔太 安藤
高広 松岡
達也 大原
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株式会社村田製作所
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    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding

Definitions

  • the present invention relates to a light-emitting device that drives a solid-state light-emitting device such as a laser diode, and more particularly to a light-emitting device that effectively obtains short-pulse, high-peak light emission.
  • FIG. 12(A) is a plan view of the light emitting device 100 disclosed in Patent Document 1
  • FIG. 12(B) is a cross-sectional view taken along line II in FIG. 12(A).
  • FIG. 13 is a circuit diagram of the light emitting device 100. As shown in FIG.
  • a light-emitting device 100 disclosed in Patent Document 1 includes a capacitor 10, a solid-state light-emitting element 20 that emits light when power is supplied from the capacitor 10, and a semiconductor switch element 30 that controls power supply from the capacitor 10 to the solid-state light-emitting element 20. and A solid-state light-emitting element 20 is mounted on the outer surface of the capacitor 10, and a semiconductor switch element 30 is provided on the outer surface or inside the capacitor 10. As shown in FIG. A connection electrode 32 is formed between the external electrodes 11 and 12 to connect the solid state light emitting element 20 and the semiconductor switch element 30 in series.
  • Capacitor 10 comprises internal electrodes 14 and 15 formed on dielectric ceramic layer 13 .
  • a gate extraction electrode 31 and wirings 21 and 33 are formed on the upper surface of the light emitting device 100 .
  • the light-emitting part 22 is provided on the side of the solid-state light-emitting device 20 .
  • the closed loop connecting the semiconductor switch device 30, the solid-state light-emitting device 20, and the capacitor 10 is configured to be short, thereby allowing the current path to A closed-loop parasitic impedance is reduced, and high peak and short pulse light is emitted.
  • the emitted light power can be increased by increasing the input voltage (the voltage charged to the capacitor 10 in FIG. 13).
  • the input voltage the voltage charged to the capacitor 10 in FIG. 13.
  • a booster circuit is separately provided to increase the input voltage, the circuit becomes complicated and the number of parts increases, which causes an increase in cost.
  • application of a high voltage widens the pulse width of emitted light, which poses a problem for applications that require a short pulse width and a high instantaneous peak.
  • an object of the present invention is to provide a light-emitting device that effectively obtains short-pulse, high-peak light emission.
  • a light-emitting device as an example of the present disclosure includes a solid-state light-emitting element, a driving capacitor, and a switching element, which are formed or mounted on substrates, respectively, and the switching element is turned on to transfer the charge of the driving capacitor to the solid-state light-emitting element.
  • a driving current loop for discharging is formed, and the driving capacitor is composed of a plurality of capacitors connected in parallel for accumulating driving charges for the solid-state light emitting device, each capacitor among the plurality of capacitors and the solid-state light emitting device.
  • a plurality of drive current loops are configured by the device and the switch device, and the time constants of the plurality of discharge paths respectively configured by the plurality of capacitors and the plurality of drive current loops are uniform. .
  • each capacitor out of the plurality of capacitors, the solid-state light-emitting element, and the switching element constitute a plurality of drive current loops, so the combined impedance of the parasitic impedances of the plurality of closed loops, which are the current paths, is reduced. be.
  • the time constants of the plurality of discharge paths formed by the plurality of capacitors and the plurality of drive current loops are reduced.
  • a light-emitting device that obtains short-pulse, high-peak light emission is constructed.
  • FIG. 1 is a plan view of a light emitting device 101 according to the first embodiment.
  • 2A is a cross-sectional view taken along the line AA in FIG. 1
  • FIG. 2B is a cross-sectional view taken along the line BB in FIG.
  • FIG. 3A is a circuit diagram of the light emitting device 101.
  • FIG. 3B is an overall circuit diagram of the light emitting device 101 connected to a driving power source.
  • FIG. 4 is a waveform diagram of the drive current (drain current of the switch element Q1) flowing through the solid-state light emitting element LD1 when the switch element Q1 is turned on.
  • FIG. 5 is a circuit diagram of a light emitting device with n driving capacitors.
  • FIG. 6A is an equivalent circuit diagram of the circuit shown in FIG.
  • FIG. 6B is a circuit diagram showing the equivalent circuit of FIG. 6A as an LCR circuit.
  • FIG. 7 is a plan view of the light emitting device according to the second embodiment.
  • FIG. 8 is a plan view of a light emitting device 103A according to the third embodiment.
  • FIG. 9 is a plan view of another light emitting device 103B according to the third embodiment.
  • FIG. 10 has a parasitic inductance component of 100 pH and a parasitic resistance component of 0.5 ⁇ as the parasitic impedance present in the path from the switching element Q1 to the drive capacitor C1, and the parasitic impedance present in the path from the switch element Q1 to the drive capacitor C2.
  • FIG. 12A is a plan view of the light emitting device 100 disclosed in Patent Document 1
  • FIG. 12B is a cross-sectional view taken along line II in FIG. 12A
  • FIG. 13 is a circuit diagram of the light emitting device 100. As shown in FIG.
  • FIG. 1 is a plan view of a light emitting device 101 according to the first embodiment.
  • 2A is a cross-sectional view taken along the line AA in FIG. 1
  • FIG. 2B is a cross-sectional view taken along the line BB in FIG.
  • This light-emitting device 101 includes a solid-state light-emitting element LD1, two drive capacitors C1 and C2, and a switch element Q1 formed on a substrate 1.
  • the thick arrows in FIGS. 1 and 2(B) indicate the light emitting direction of the solid state light emitting device LD1.
  • the switch element Q1 when turned on, it forms a drive current loop that discharges the charges in the drive capacitors C1 and C2 to the solid state light emitting element LD1.
  • the drive capacitors C1 and C2 are connected in parallel with each other and store drive charges for the solid-state light emitting device LD1.
  • a first drive current loop is configured by the drive capacitor C1, the solid state light emitting element LD1, and the switch element Q1
  • a second drive current loop is configured by the drive capacitor C2, the solid state light emitting element LD1, and the switch element Q1.
  • the driving capacitors C1 and C2 are formed at positions that do not overlap the solid state light emitting device LD1 and the switching device Q1.
  • the driving capacitors C1 and C2 are substantially equal, and the driving capacitors C1 and C2 are formed at positions substantially equidistant from the solid state light emitting device LD1.
  • upper conductor patterns 6A and 6B are formed on the surface layer of the substrate 1, and lower conductor patterns 8A, 8B and 8C are formed inside.
  • the substrate 1 is, for example, a silicon substrate, and the upper conductor patterns 6A, 6B and the lower conductor patterns 8A, 8B, 8C are, for example, Al patterns or Cu patterns.
  • the upper conductor patterns 6A, 6B and the lower conductor patterns 8A, 8B, 8C are separated by several ⁇ m.
  • drive capacitors C1 and C2 are provided between the lower conductor patterns 8A and 8B and the upper conductor patterns 6A and 6B.
  • an interlayer connection conductor 7 is formed between the lower conductor pattern 8C and the switch element Q1. This interlayer connection conductor 7 connects one end (source terminal shown later) of the switch element Q1 and the lower conductor pattern 8C.
  • an upper conductor pattern 6C is formed on the surface layer of the substrate 1.
  • a solid light emitting device LD1 is mounted on the top of the upper conductor pattern 6C.
  • Light-emitting element connection conductors 4A and 4B are formed by conductor patterns from the top surfaces of the upper conductor patterns 6A and 6B to the top surface of the solid-state light-emitting element LD1.
  • the other end (drain terminal shown later) of the switch element Q1 is connected to the upper conductor pattern 6C.
  • the upper conductor patterns 6A, 6B correspond to the "upper conductor pattern” according to the present invention
  • the lower conductor patterns 8A, 8B correspond to the "lower conductor pattern” according to the present invention.
  • FIG. 3A is a circuit diagram of the light emitting device 101.
  • FIG. FIG. 3B is an overall circuit diagram of the light emitting device 101 connected to a driving power source.
  • the light-emitting device 101 has a solid-state light-emitting element LD1 and a switching element Q1 connected in series.
  • the solid state light emitting device LD1 is a laser diode and the switching device Q1 is a MOS-FET.
  • a drive capacitor C1 is connected in parallel to the series circuit of the solid-state light-emitting element LD1 and the switch element Q1.
  • a drive capacitor C2 is connected in parallel with the drive capacitor C1.
  • the light-emitting device 101 forms a drive current loop that discharges the charges in the drive capacitors C1 and C2 to the solid-state light-emitting element LD1 by turning on the switch element Q1.
  • parasitic impedance ZpA is parasitic impedance formed by upper conductor pattern 6A and lower conductor pattern 8A.
  • parasitic impedance ZpB is a parasitic impedance formed by the upper conductor pattern 6B and the lower conductor pattern 8B.
  • a parasitic impedance ZpC is a parasitic impedance formed by the upper conductor pattern 6C and the lower conductor pattern 8C.
  • FIG. 3(B) also shows the constant-voltage power source E1 and the resistance element R1 inserted in the path through which the current from the constant-voltage power source E1 flows. If the switch element Q1 is in the OFF state, the driving capacitors C1 and C2 are charged by the constant voltage power source E1. When the switch element Q1 is turned on, the drive current flows through the path indicated by the arrow in FIG. 3(A).
  • the drive capacitors C1 and C2 are substantially equal, and the drive capacitors C1 and C2 are formed at positions substantially equidistant from the solid state light emitting device LD1. Therefore, as shown in FIG. 3A, the upper conductor patterns 6A and 6B connecting one end (anode) of the solid state light emitting device LD1 and one end of the drive capacitors C1 and C2 are substantially equal in length, and the solid state light emitting devices have substantially the same length.
  • the lengths of the lower conductor patterns 8A, 8B connecting the other end (cathode) of the element LD1 and the other ends of the drive capacitors C1, C2 are substantially equal.
  • the parasitic impedances of the upper conductor patterns 6A, 6B are substantially equal, and the parasitic impedances of the lower conductor patterns 8A, 8B are substantially equal. Therefore, the parasitic impedances ZpA and ZpB shown in FIG. 3B are substantially equal.
  • the closed loop discharge time constant of the driving capacitor C1, the parasitic impedances ZpA and ZpC, the solid light emitting element LD1 and the switch element Q1, and the closed loop of the driving capacitor C2, the parasitic impedances ZpB and ZpC, the solid light emitting element LD1 and the switch element Q1 is substantially equal to the discharge time constant of
  • the drive capacitors C1 and C2 are substantially equal.
  • the capacitances of the drive capacitors C1 and C2 are uniform to the extent that there is no significant collapse in the output light waveform.
  • the drive capacitors C1 and C2 should be aligned within ⁇ 50% of their average value.
  • the drive capacitors C1 and C2 are formed at positions substantially equidistant from the solid-state light-emitting device LD1" means that "the drive capacitors C1 and C2 are formed to the extent that there is no significant distortion in the output light waveform.” It is arranged at a position equidistant from the solid-state light emitting device LD1.” For example, the driving capacitors C1 and C2 are aligned so that the distance from the solid state light emitting device LD1 is within ⁇ 50% of their average value.
  • FIG. 10 has a parasitic inductance component of 100 pH and a parasitic resistance component of 0.5 ⁇ as the parasitic impedance present in the path from the switching element Q1 to the drive capacitor C1, and the parasitic impedance present in the path from the switch element Q1 to the drive capacitor C2.
  • It is a circuit diagram having a parasitic inductance component of 100 pH and a parasitic resistance component of 0.5 ⁇ as impedance.
  • Table 1 shows examples of variations in the values of the driving capacitors C1 and C2.
  • FIG. 11 shows that the waveform of the driving current (waveform similar to the optical waveform of the light emitted from the laser diode LD) collapses by using the driving capacitors C1 and C2 exceeding the range of ⁇ 50% with the parameters shown in Table 1.
  • a silicon substrate is used as the substrate 1, and the upper conductor patterns 6A, 6B and the lower conductor patterns 8A, 8B, 8C are provided at intervals of several ⁇ m. , 8B and 8C can reduce the area of the current loop. Therefore, the equivalent series inductance ESL due to the current loop can be reduced.
  • FIG. 4 is a waveform diagram of the drive current (drain current of the switch element Q1) flowing through the solid-state light emitting element LD1 when the switch element Q1 is turned on.
  • Waveform A in FIG. 4 is the waveform of the light emitting device 101 of this embodiment
  • waveform B in FIG. 4 is the waveform of the light emitting device as a comparative example.
  • the light emitting device of this comparative example is provided with only the driving capacitor C1 shown in FIGS. 1, 3A, and 3B as the driving capacitor.
  • the light emitting device of the comparative example has a peak value of about 60 A and a half width of about 0.65 ns.
  • the peak value is 90 A and the half width is about 0.4 ns.
  • the light emitting device 101 of the present embodiment can obtain short-pulse, high-peak light emission.
  • the capacitance per drive capacitor C1, C2 is reduced by the amount corresponding to the increase in current paths, so the parasitic impedance per capacitance is reduced.
  • the light emitting device 101 of this embodiment not only has a small parasitic impedance, but also has substantially the same discharge time constants of the two closed loops including the two drive capacitors C1 and C2. As a result, the transient characteristics of the drive current flowing through the solid state light emitting device LD1 via the drive capacitor C1 and the drive current flowing through the solid state light emitting device LD1 via the drive capacitor C2 are uniform, and the pulse width of the drive current is broadened. Suppressed.
  • the capacitances of a plurality of capacitors are substantially equal means that they are aligned within a range of ⁇ 50% from their average value, for example.
  • the fact that the plurality of drive current loops are substantially equal means that they are aligned within a range of ⁇ 50% from their average value, for example. Within this range, there is no significant distortion in the output light waveform.
  • the capacitances of the drive capacitors C1, C2 are substantially equal, and the two closed loops containing the drive capacitors C1, C2, respectively, are substantially equal in magnitude, thereby containing the drive capacitors C1, C2, respectively.
  • An example is shown in which the discharge time constants of the two closed loops are substantially equal.
  • the closed loops may be sized accordingly so that the discharge time constants of the closed loops, each including the driving capacitors, are substantially equal. .
  • a light-emitting device capable of obtaining short-pulse, high-peak light emission is constructed.
  • FIGS. 1 to 4 show the light emitting device including two drive capacitors C1 and C2, the light emitting device may include three or more drive capacitors.
  • FIG. 5 is a circuit diagram of a light-emitting device with n driving capacitors.
  • One end (anode) of the solid-state light emitting device LD1 and one end of the drive capacitors C1, C2, . . . Cn are connected via upper conductor patterns 6A, 6B, .
  • Each capacitance of drive capacitors C1, C2, . . . Cn is substantially equal. Also, the drive capacitors C1, C2, .
  • the drive capacitors C1, C2, ..., Cn are substantially equal
  • the capacitances of the drive capacitors C1, C2, ..., Cn are aligned to the extent that there is no significant distortion in the output light waveform.” It means “there is”.
  • the drive capacitors C1, C2, . . . Cn should be aligned within ⁇ 50% of their average value.
  • the driving capacitors C1, C2, . This means that the capacitors C1, C2, .
  • the other end of the drive capacitors C1, C2, . . . Cn and the source of the switch element Q1 are connected via the lower conductor pattern 8.
  • the switch element Q1 and the solid state light emitting element LD1 can be arranged close to each other, and the drive capacitors C1, C2, . . . . . , Cn are also formed at positions substantially equidistant from the switch element Q1.
  • FIG. 6A is an equivalent circuit diagram of the circuit shown in FIG. 3A.
  • capacitor C is a capacitor having a combined capacitance of drive capacitors C1 and C2
  • equivalent series resistance ESR is the resistance components of parasitic impedances ZpA, ZpB, and ZpC shown in FIG.
  • the series inductance ESL is an inductance component of the parasitic impedances ZpA, ZpB and ZpC shown in FIG. 3(B).
  • Load corresponds to the resistance component of the solid state light emitting device LD1.
  • FIG. 6B is a circuit diagram showing the equivalent circuit of FIG. 6A as an LCR circuit.
  • the resistance value of resistance element R is the combined resistance value of Load and ESR
  • the inductance of inductor L is the inductance of ESL.
  • the state after the switch element Q1 is turned on can be expressed by the following equation (1).
  • Equation (2) derive i(t) from the formula. First, both sides of equation (2) are differentiated with respect to t.
  • the pulse width is 1/2 of the cycle of this sine wave. From this, the pulse width is given by the following equation.
  • the pulse width and the inductance L have a monotonically increasing relationship.
  • the pulse width Tpuls and the resistance value R also have a monotonically increasing relationship.
  • the reduction of L and the reduction of R make it possible to supply a current with a short pulse width.
  • the inductance L in the equation (5) corresponds to the equivalent series inductance ESL, and the resistive element R in the equation (5) includes ESR, which is a parasitic resistance. Therefore, the pulse width can be shortened by reducing the ESR.
  • the capacitance of the capacitor C and the initial voltage are constant, the pulse width and the peak value of the drive current are negatively correlated. .
  • FIG. 7 is a plan view of the light emitting device according to the second embodiment.
  • This light-emitting device 102 includes a solid-state light-emitting element LD1, two drive capacitors C1 and C2, and a switch element Q1 mounted on a substrate 1.
  • FIG. LD1 solid-state light-emitting element LD1
  • LD2 two drive capacitors C1 and C2
  • switch element Q1 mounted on a substrate 1.
  • Lower conductor patterns 8A, 8B, and 8C are formed on the lower layer of the substrate 1. Interlayer connection conductors are mounted between the ends of the lower conductor patterns 8A, 8B and the lower surface electrodes of the drive capacitors C1, C2, respectively. As a result, the bottom electrodes of the drive capacitors C1 and C2 are connected to the ends of the bottom conductor patterns 8A and 8B, respectively. An end of the lower conductor pattern 8C is connected to the source electrode of the switch element Q1.
  • An upper conductor pattern 6 is formed on the upper surface of the substrate 1 .
  • a first end of the upper conductor pattern 6 is connected to the cathode electrode of the solid light emitting device LD1.
  • a second end of the upper conductor pattern 6 is connected to the drain of the switch element Q1.
  • the upper electrodes of the driving capacitors C1 and C2 and the upper electrode (anode electrode) of the solid light emitting device LD1 are connected via wires 5A and 5B.
  • the third embodiment shows several examples of the positional relationship between the driving capacitors and the solid-state light emitting device LD1.
  • FIG. 8 is a plan view of a light emitting device 103A according to the third embodiment.
  • This light-emitting device 103A includes a solid-state light-emitting element LD1, two drive capacitors C1 and C2, and a switch element Q1 mounted on a substrate 1, respectively.
  • Conductor patterns 2A, 2B, and 3 are formed on the surface layer of the substrate 1.
  • Drive capacitors C1 and C2 are mounted on the first ends of the conductor patterns 2A and 2B, respectively. Thereby, the lower surface electrodes of the drive capacitors C1 and C2 are connected to the first ends of the conductor patterns 2A and 2B, respectively.
  • a solid-state light-emitting device LD1 is mounted on the first end of the conductor pattern 3.
  • a first end of the solid-state light emitting device LD1 and one end (drain terminal) of the switching device Q1 are connected via a conductor pattern 3 .
  • a switch element Q1 is mounted on the second ends of the conductor patterns 2A and 2B and the second end of the conductor pattern 3. As shown in FIG. A second end of each of the conductor patterns 2A and 2B is connected to one end (source terminal) of the switch element Q1.
  • the upper electrodes of the drive capacitors C1 and C2 and the upper electrode of the solid light emitting device LD1 are connected via wires 5A and 5B.
  • the capacitances of drive capacitors C1 and C2 are substantially equal.
  • the driving capacitors C1 and C2 are formed at substantially equidistant positions from the solid state light emitting device LD1.
  • the drive capacitors C1 and C2 are connected in parallel with each other and store drive charges for the solid-state light emitting device LD1.
  • a drive current loop is formed by the drive capacitor C1, the solid state light emitting element LD1, and the switch element Q1, and a drive current loop is formed by the drive capacitor C2, the solid state light emitting element LD1, and the switch element Q1.
  • the conductor pattern may be formed only on the surface layer of the substrate.
  • FIG. 9 is a plan view of another light emitting device 103B according to the third embodiment.
  • This light-emitting device 103B includes a solid-state light-emitting element LD1, four drive capacitors C1, C2, C3, C4, and a switch element Q1 mounted on a substrate 1, respectively.
  • Conductor patterns 2A, 2B, 2C, 2D, and 3 are formed on the surface layer of the substrate 1.
  • Drive capacitors C1, C2, C3 and C4 are mounted on the first ends of the conductor patterns 2A, 2B, 2C and 2D, respectively.
  • the lower surface electrodes of the drive capacitors C1, C2, C3 and C4 are connected to the first ends of the conductor patterns 2A, 2B, 2C and 2D, respectively.
  • a solid-state light-emitting device LD1 is mounted on the first end of the conductor pattern 3.
  • a first end of the solid-state light emitting device LD1 and one end (drain terminal) of the switching device Q1 are connected via a conductor pattern 3 .
  • a second end of each of the conductor patterns 2A, 2B, 2C, 2D is connected to one end (source terminal) of the switch element Q1.
  • the upper electrodes of the drive capacitors C1, C2, C3, C4 and the upper electrode of the solid-state light emitting device LD1 are connected via wires 5A, 5B, 5C, 5D.
  • the drive capacitors C1, C2, C3, and C4 are connected in parallel with each other, and store drive charges for the solid-state light emitting device LD1.
  • a drive current loop is formed by the drive capacitor C1, the solid state light emitting element LD1, and the switch element Q1
  • a drive current loop is formed by the drive capacitor C2, the solid state light emitting element LD1, and the switch element Q1, and the drive capacitor C3 and the solid state light emitting element LD1 are formed.
  • the switch element Q1 form a drive current loop
  • the drive capacitor C4, the solid-state light emitting element LD1, and the switch element Q1 form a drive current loop.
  • the capacitances of the drive capacitors C1, C2, C3 and C4 are substantially equal. Further, the drive capacitors C1, C2, C3, C4 are formed at substantially equidistant positions from the solid state light emitting device LD1. Therefore, the lengths of the wires 5A, 5B, 5C, 5D connecting the solid state light emitting device LD1 and the drive capacitors C1, C2, C3, C4 are substantially equal, and their parasitic impedances are substantially equal.
  • the switching element Q1 and the solid-state light emitting element LD1 are relatively distant, the distance from the switching element Q1 to the driving capacitors C1 and C4 is different from the distance from the switching element Q1 to the driving capacitors C2 and C3. .
  • the line width of the lower conductor pattern 8 can be easily increased, their parasitic impedances can be made relatively small. This makes it possible to match the discharge time constants of the closed loops including the drive capacitors.
  • solid-state light-emitting devices such as light-emitting diodes and organic EL can be similarly applied.
  • the light emitting device provided with a single solid state light emitting element LD1 was shown, but a plurality of solid state light emitting elements may be provided.
  • a light emitting device having an individual chip-shaped drive capacitor was shown. may be configured.
  • the switch element may be configured on a part of the semiconductor substrate.
  • the light-emitting device in which the solid-state light-emitting element LD1 is mounted on the substrate is shown, but the solid-state light-emitting element may be formed on a part of the semiconductor substrate.

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Abstract

発光装置（１０１）は、それぞれ基板（１）に形成された、固体発光素子（ＬＤ１）、駆動キャパシタ（Ｃ１，Ｃ２）及びスイッチ素子（Ｑ１）を備え、スイッチ素子（Ｑ１）はターンオンにより、駆動キャパシタ（Ｃ１，Ｃ２）の充電電荷を固体発光素子（ＬＤ１）へ放電させる駆動電流ループを形成し、駆動キャパシタ（Ｃ１，Ｃ２は、固体発光素子（ＬＤ１）に対する駆動電荷をそれぞれ蓄積する互いに並列接続されていて、キャパシタ（Ｃ１，Ｃ２）のうちの各キャパシタ、固体発光素子（ＬＤ１）、及びスイッチ素子（Ｑ１）によって複数の駆動電流ループが構成される。キャパシタ（Ｃ１，Ｃ２）のキャパシタンスはそれぞれ実質的に等しく、キャパシタ（Ｃ１，Ｃ２）は固体発光素子（ＬＤ１）を中心とする実質的に等距離の位置に形成されている。

Description

発光装置
　本発明は、レーザダイオード等の固体発光素子を駆動する発光装置に関し、特に、効果的に短パルス・高ピークの発光を得る発光装置に関する。
　図１２（Ａ）は特許文献１に開示されている発光装置１００の平面図であり、図１２（Ｂ）は図１２（Ａ）におけるＩ－Ｉ部分の断面図である。図１３はその発光装置１００の回路図である。
　特許文献１に開示されている発光装置１００は、コンデンサ１０と、コンデンサ１０から給電されることで発光する固体発光素子２０と、コンデンサ１０から固体発光素子２０への給電を制御する半導体スイッチ素子３０とを備えている。コンデンサ１０の外面には固体発光素子２０が載置されていて、コンデンサ１０の外面又は内部に半導体スイッチ素子３０が設けられている。また、外部電極１１，１２の間には固体発光素子２０と半導体スイッチ素子３０とを直列接続する接続電極３２が形成されている。コンデンサ１０は誘電体セラミック層１３に形成された内部電極１４，１５によって構成されている。発光装置１００の上面には、ゲート引出し電極３１、配線２１，３３が形成されている。発光部２２は固体発光素子２０の側部に設けられている。
　このように、コンデンサ１０の上部に固体発光素子２０及び半導体スイッチ素子３０を搭載することで、半導体スイッチ素子３０、固体発光素子２０、コンデンサ１０を結ぶ閉ループを短く構成し、これにより、電流経路である閉ループの寄生インピーダンスが低減され、高ピークかつ短パルスの光が出射する。
国際公開第２０１９／２０７９３８号
　特許文献１に記載の発光装置では、図１３に示されているように、固体発光素子２０につき１つの電流経路（半導体スイッチ素子３０、固体発光素子２０、コンデンサ１０を結ぶ閉ループ）しかないため、寄生インピーダンスが大きく、効果的に高ピークかつ短パルスの光を出射することはできない。
　上記出射光パワーは、入力電圧（図１３中のコンデンサ１０への充電電圧）を上げることにより高めることはできる。しかし、この入力電圧を高めるために昇圧回路を別途設けると、それだけ回路が複雑化し、部品点数が増えコストアップ要因となる。また、高電圧の印加により出射光のパルス幅が太くなるため、短いパルス幅と高い瞬時ピークを求められる用途にとって問題となる。
　そこで、本発明の目的は、効果的に短パルス・高ピークの発光を得る発光装置を提供することにある。
　本開示の一例としての発光装置は、それぞれ基板に形成又は搭載された、固体発光素子、駆動キャパシタ及びスイッチ素子を備え、前記スイッチ素子はターンオンにより、前記駆動キャパシタの充電電荷を前記固体発光素子へ放電させる駆動電流ループを形成し、前記駆動キャパシタは、前記固体発光素子に対する駆動電荷をそれぞれ蓄積する互いに並列接続された複数のキャパシタで構成され、前記複数のキャパシタのうちの各キャパシタ、前記固体発光素子、及び前記スイッチ素子によって複数の駆動電流ループが構成され、前記複数のキャパシタと前記複数の駆動電流ループとでそれぞれ構成される複数の放電経路の時定数が揃っている、ことを特徴とする。
　上記構成によれば、複数のキャパシタのうちの各キャパシタ、固体発光素子、及びスイッチ素子によって複数の駆動電流ループが構成されるので、電流経路である複数の閉ループの寄生インピーダンスの合成インピーダンスが低減される。そのため、複数のキャパシタと複数の駆動電流ループとでそれぞれ構成される複数の放電経路の時定数が小さくなる。
　本発明によれば、短パルス・高ピークの発光を得る発光装置が構成される。
図１は第１の実施形態に係る発光装置１０１の平面図である。 図２（Ａ）は図１におけるＡ－Ａ部分での断面図であり、図２（Ｂ）は図１におけるＢ－Ｂ部分での断面図である。 図３（Ａ）は発光装置１０１の回路図である。図３（Ｂ）は発光装置１０１に駆動電源が接続された状態での全体の回路図である。 図４は、スイッチ素子Ｑ１のターンオンによって固体発光素子ＬＤ１に流れる駆動電流（スイッチ素子Ｑ１のドレイン電流）の波形図である。 図５は、ｎ個の駆動キャパシタを備える発光装置の回路図である。 図６（Ａ）は図３（Ａ）に示した回路の等価回路図である。図６（Ｂ）は、図６（Ａ）の等価回路をＬＣＲの回路で表した回路図である。 図７は第２の実施形態に係る発光装置の平面図である。 図８は第３の実施形態に係る発光装置１０３Ａの平面図である。 図９は第３の実施形態に係る別の発光装置１０３Ｂの平面図である。 図１０は、スイッチ素子Ｑ１から駆動キャパシタＣ１までの経路に存在する寄生インピーダンスとして１００ｐＨの寄生インダクタンス成分と０．５Ωの寄生抵抗成分を備え、スイッチ素子Ｑ１から駆動キャパシタＣ２までの経路に存在する寄生インピーダンスとして１００ｐＨの寄生インダクタンス成分と０．５Ωの寄生抵抗成分を備える回路図である。 図１１は、表１に示したパラメータで、±５０％の範囲を超える駆動キャパシタＣ１，Ｃ２を用いることで、駆動電流の波形に崩れが発生することを表す波形図である。 図１２（Ａ）は特許文献１に開示されている発光装置１００の平面図であり、図１２（Ｂ）は図１２（Ａ）におけるＩ－Ｉ部分の断面図である。 図１３は発光装置１００の回路図である。
　以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
　図１は第１の実施形態に係る発光装置１０１の平面図である。図２（Ａ）は図１におけるＡ－Ａ部分での断面図であり、図２（Ｂ）は図１におけるＢ－Ｂ部分での断面図である。
　この発光装置１０１は、基板１に形成された、固体発光素子ＬＤ１、２つの駆動キャパシタＣ１，Ｃ２及びスイッチ素子Ｑ１を備える。図１、図２（Ｂ）中の太矢印は固体発光素子ＬＤ１の発光方向を表している。後に示すように、スイッチ素子Ｑ１はターンオンにより、駆動キャパシタＣ１，Ｃ２の充電電荷を固体発光素子ＬＤ１へ放電させる駆動電流ループを形成する。
　駆動キャパシタＣ１，Ｃ２は互いに並列接続されていて、固体発光素子ＬＤ１に対する駆動電荷をそれぞれ蓄積する。
　駆動キャパシタＣ１、固体発光素子ＬＤ１、及びスイッチ素子Ｑ１によって第１の駆動電流ループが構成され、駆動キャパシタＣ２、固体発光素子ＬＤ１、及びスイッチ素子Ｑ１によって第２の駆動電流ループが構成される。
　図１に表しているように、基板１の平面視で、駆動キャパシタＣ１，Ｃ２は、固体発光素子ＬＤ１及びスイッチ素子Ｑ１とは重ならない位置に形成されている。そして、駆動キャパシタＣ１，Ｃ２は実質的に等しく、駆動キャパシタＣ１，Ｃ２は固体発光素子ＬＤ１から実質的に等距離の位置に形成されている。
　図２（Ａ）、図２（Ｂ）に示すように、基板１の表層に上部導体パターン６Ａ，６Ｂが形成されていて、内部に下部導体パターン８Ａ，８Ｂ，８Ｃが形成されている。基板１は例えばシリコン基板であり、上部導体パターン６Ａ，６Ｂ及び下部導体パターン８Ａ，８Ｂ，８Ｃはそれぞれ例えばＡｌパターン又はＣｕパターンである。上部導体パターン６Ａ，６Ｂと下部導体パターン８Ａ，８Ｂ，８Ｃとは数μmを隔てて形成されている。図２（Ａ）に表れているように、下部導体パターン８Ａ，８Ｂと上部導体パターン６Ａ，６Ｂとの間に駆動キャパシタＣ１，Ｃ２が設けられている。図２（Ｂ）に表れているように、下部導体パターン８Ｃとスイッチ素子Ｑ１との間に層間接続導体７が形成されている。この層間接続導体７はスイッチ素子Ｑ１の一端（後に示すソース端子）と下部導体パターン８Ｃとを接続する。
　図２（Ａ）、図２（Ｂ）に表れているように、基板１の表層に上部導体パターン６Ｃが形成されている。この上部導体パターン６Ｃの上部に固体発光素子ＬＤ１がマウントされている。また、上部導体パターン６Ａ，６Ｂの上面から固体発光素子ＬＤ１の上面にかけて、導体パターンによる発光素子接続導体４Ａ，４Ｂが形成されている。
　図２（Ｂ）に表れているように、スイッチ素子Ｑ１の他端（後に示すドレイン端子）は上部導体パターン６Ｃに接続されている。
　上部導体パターン６Ａ，６Ｂは本発明に係る「上部導体パターン」に相当し、下部導体パターン８Ａ，８Ｂは本発明に係る「下部導体パターン」に相当する。
　図３（Ａ）は発光装置１０１の回路図である。図３（Ｂ）は発光装置１０１に駆動電源が接続された状態での全体の回路図である。発光装置１０１は、図３（Ａ）に示すように、固体発光素子ＬＤ１にスイッチ素子Ｑ１が直列接続されている。この例では固体発光素子ＬＤ１はレーザダイオードであり、スイッチ素子Ｑ１はＭＯＳ－ＦＥＴである。この固体発光素子ＬＤ１とスイッチ素子Ｑ１との直列回路に駆動キャパシタＣ１が並列接続されている。また、駆動キャパシタＣ１に駆動キャパシタＣ２が並列接続されている。
　図３（Ａ）において、発光装置１０１は、スイッチ素子Ｑ１のターンオンにより、駆動キャパシタＣ１，Ｃ２の充電電荷を固体発光素子ＬＤ１へ放電させる駆動電流ループを形成する。
　上部導体パターン６Ａ，６Ｂ，６Ｃ及び下部導体パターン８Ａ，８Ｂ，８Ｃは寄生インピーダンスを有する。図３（Ｂ）において、寄生インピーダンスＺｐＡは上部導体パターン６Ａと下部導体パターン８Ａとによって形成される寄生インピーダンスである。寄生インピーダンスＺｐＢは上部導体パターン６Ｂと下部導体パターン８Ｂとによって形成される寄生インピーダンスである。寄生インピーダンスＺｐＣは上部導体パターン６Ｃと下部導体パターン８Ｃとによって形成される寄生インピーダンスである。
　図３（Ｂ）においては、定電圧電源Ｅ１と、この定電圧電源Ｅ１からの電流が流れる経路に挿入された抵抗素子Ｒ１についても示している。スイッチ素子Ｑ１がオフ状態であれば、駆動キャパシタＣ１，Ｃ２は定電圧電源Ｅ１で充電される。スイッチ素子Ｑ１がターンオンすると、図３（Ａ）において矢印で示す経路で駆動電流が流れる。
　駆動キャパシタＣ１，Ｃ２は実質的に等しく、駆動キャパシタＣ１，Ｃ２は固体発光素子ＬＤ１から実質的に等距離の位置に形成されている。したがって、図３（Ａ）に示すように、固体発光素子ＬＤ１の一端（アノード）と駆動キャパシタＣ１，Ｃ２の一端とを接続する上部導体パターン６Ａ，６Ｂの長さは実質的に等しく、固体発光素子ＬＤ１の他端（カソード）と駆動キャパシタＣ１，Ｃ２の他端とを接続する下部導体パターン８Ａ，８Ｂの長さは実質的に等しい。そのため、上部導体パターン６Ａ，６Ｂの寄生インピーダンスは実質的に等しく、下部導体パターン８Ａ，８Ｂの寄生インピーダンスは実質的に等しい。したがって、図３（Ｂ）に示した寄生インピーダンスＺｐＡ，ＺｐＢは実質的に等しい。このことにより、駆動キャパシタＣ１、寄生インピーダンスＺｐＡ，ＺｐＣ、固体発光素子ＬＤ１及びスイッチ素子Ｑ１による閉ループの放電時定数と、駆動キャパシタＣ２、寄生インピーダンスＺｐＢ，ＺｐＣ、固体発光素子ＬＤ１及びスイッチ素子Ｑ１による閉ループの放電時定数とは実質的に等しい。
　上記「駆動キャパシタＣ１，Ｃ２は実質的に等しく、」という意味は、「出射光波形に著しい崩れが無い程度に、駆動キャパシタＣ１，Ｃ２のキャパシタンスが揃っている」という意味である。例えば、駆動キャパシタＣ１，Ｃ２が、それらの平均値から±５０％の範囲内となるように揃っていることである。また、「駆動キャパシタＣ１，Ｃ２は固体発光素子ＬＤ１から実質的に等距離の位置に形成されている。」という意味は、「出射光波形に著しい崩れが無い程度に、駆動キャパシタＣ１，Ｃ２が固体発光素子ＬＤ１から等距離位置に配置されている」という意味である。例えば、駆動キャパシタＣ１，Ｃ２は固体発光素子ＬＤ１からの距離が、それらの平均値から±５０％の範囲内となるように揃っていることである。
　次に、駆動キャパシタＣ１，Ｃ２のキャパシタンスが±５０％以内であることが好ましい根拠について示す。図１０は、スイッチ素子Ｑ１から駆動キャパシタＣ１までの経路に存在する寄生インピーダンスとして１００ｐＨの寄生インダクタンス成分と０．５Ωの寄生抵抗成分を備え、スイッチ素子Ｑ１から駆動キャパシタＣ２までの経路に存在する寄生インピーダンスとして１００ｐＨの寄生インダクタンス成分と０．５Ωの寄生抵抗成分を備える回路図である。表１は、駆動キャパシタＣ１，Ｃ２の値をその変動分の例を示している。
Figure JPOXMLDOC01-appb-T000001
　図１１は、表１に示したパラメータで、±５０％の範囲を超える駆動キャパシタＣ１，Ｃ２を用いることで、駆動電流の波形（レーザダイオードＬＤの出射光の光波形と相似の波形）に崩れが発生することを表す波形図である。この例では、表１に示すように、４つの水準でシミュレーションを行った。
　図１１において、駆動キャパシタＣ１，Ｃ２のキャパシタンス誤差が±５０％を超えるキャパシタンスでは、（４）の波形の矢印で示す肩に盛り上がりが発生する。この盛り上がりは、２つの放電経路の時定数が異なることにより発生する。また、この盛り上がりが発生することで、電流ピーク値の減少にもつながっており、レーザダイオードＬＤを効率よく発光させられない。
　本実施形態によれば、基板１としてシリコン基板を用い、上部導体パターン６Ａ，６Ｂ及び下部導体パターン８Ａ，８Ｂ，８Ｃを数μm隔てて設けたので、上部導体パターン６Ａ，６Ｂ及び下部導体パターン８Ａ，８Ｂ，８Ｃによる電流ループの面積を小さくできる。そのため、その電流ループによる等価直列インダクタンスＥＳＬを小さくできる。
　図４は、スイッチ素子Ｑ１のターンオンによって固体発光素子ＬＤ１に流れる駆動電流（スイッチ素子Ｑ１のドレイン電流）の波形図である。図４中の波形Ａは本実施形態の発光装置１０１の波形であり、図４中の波形Ｂは比較例としての発光装置の波形である。この比較例の発光装置は、駆動キャパシタとして、図１、図３（Ａ）、図３（Ｂ）に示した駆動キャパシタＣ１のみを設けたものである。
　図４に表れているように、比較例の発光装置では、ピーク値は約６０Ａであり、半値幅は約０．６５ｎｓである。本実施形態の発光装置１０１では、ピーク値は９０Ａであり、半値幅は約０．４ｎｓである。このように、本実施形態の発光装置１０１では、短パルス、高ピークの発光を得ることができる。
　本実施形態の発光装置１０１では、電流経路が増えた分、駆動キャパシタＣ１，Ｃ２の一つあたりのキャパシタンスは減るので、キャパシタンスあたりの寄生インピーダンスが削減される。また、本実施形態の発光装置１０１は、寄生インピーダンスが小さくなるだけではなく、２つの駆動キャパシタＣ１，Ｃ２をそれぞれ含む２つの閉ループの放電時定数が実質的に等しい。このことにより、駆動キャパシタＣ１を介して固体発光素子ＬＤ１に流れる駆動電流と、駆動キャパシタＣ２を介して固体発光素子ＬＤ１に流れる駆動電流との過渡特性が揃って、駆動電流のパルス幅の広がりが抑制される。
　本発明において、複数のキャパシタのキャパシタンスがそれぞれ実質的に等しいとは、例えばそれらの平均値から±５０％の範囲内で揃っていることである。また、前記複数の駆動電流ループがそれぞれ実質的に等しいとは、例えばそれらの平均値から±５０％の範囲内で揃っていることである。この範囲であれば、出射光波形に著しい崩れが無い。
　以上に示した例では、駆動キャパシタＣ１，Ｃ２のキャパシタンスが実質的に等しく、駆動キャパシタＣ１，Ｃ２をそれぞれ含む２つの閉ループの大きさが実質的に等しいことによって、駆動キャパシタＣ１，Ｃ２をそれぞれ含む２つの閉ループの放電時定数を実質的に等しくした例を示した。しかしながら、複数の駆動キャパシタのキャパシタンスが異なっていても、それに応じて、閉ループの大きさを定めることによって、複数の駆動キャパシタをそれぞれ含む複数の閉ループの放電時定数を実質的に等しくしてもよい。そのことにより、短パルス・高ピークの発光を得る発光装置が構成される。
　ここで、複数の電流ループを持つ回路を考える。N番目の電流ループに含まれる駆動キャパシタのキャパシタンスをCn、寄生インダクタンスをLn、寄生抵抗をRnで表すとき、各々のループに流れる電流のパルス幅Tnは次式で表される。
Figure JPOXMLDOC01-appb-M000002
　上記「複数の駆動キャパシタをそれぞれ含む複数の閉ループの放電時定数を実質的に等しく」という意味は、「出射光波形に著しい崩れが無い程度に、複数の駆動キャパシタをそれぞれ含む複数の閉ループの放電時定数が揃っている」という意味である。例えば、電流ループそれぞれのTn(n=1,2,3…)が、それらの平均値から±５０％の範囲内となるようなCn, Ln, Rnの条件のことである。この範囲であれば、出射光波形に著しい崩れが無い。
　次に、３つ以上の駆動キャパシタを備える発光装置について例示する。図１から図４に示した例では、２つの駆動キャパシタＣ１，Ｃ２を備える発光装置について示したが、３つ以上の駆動キャパシタを備えてもよい。
　図５は、ｎ個の駆動キャパシタを備える発光装置の回路図である。固体発光素子ＬＤ１の一端（アノード）と駆動キャパシタＣ１，Ｃ２，・・・Ｃｎの一端とは上部導体パターン６Ａ，６Ｂ・・・６Ｎを介して接続されている。駆動キャパシタＣ１，Ｃ２，・・・Ｃｎの各キャパシタンスは実質的に等しい。また、駆動キャパシタＣ１，Ｃ２，・・・Ｃｎは固体発光素子ＬＤ１から実質的に等距離の位置に設けられている。
　上記「駆動キャパシタＣ１，Ｃ２，・・・Ｃｎは実質的に等しい。」という意味は、「出射光波形に著しい崩れが無い程度に、駆動キャパシタＣ１，Ｃ２，・・・Ｃｎのキャパシタンスが揃っている」という意味である。例えば、駆動キャパシタＣ１，Ｃ２，・・・Ｃｎが、それらの平均値から±５０％の範囲内となるように揃っていることである。また、「駆動キャパシタＣ１，Ｃ２，・・・Ｃｎは固体発光素子ＬＤ１から実質的に等距離の位置に設けられている。」という意味は、「出射光波形に著しい崩れが無い程度に、駆動キャパシタＣ１，Ｃ２，・・・Ｃｎが固体発光素子ＬＤ１から等距離位置に配置されている」という意味である。例えば、駆動キャパシタＣ１，Ｃ２，・・・Ｃｎは固体発光素子ＬＤ１からの距離が、それらの平均値から±５０％の範囲内となるように揃っていることである。
　駆動キャパシタＣ１，Ｃ２・・・Ｃｎの他端とスイッチ素子Ｑ１のソースとは下部導体パターン８を介して接続されている。スイッチ素子Ｑ１と固体発光素子ＬＤ１とは近接配置でき、駆動キャパシタＣ１，Ｃ２，・・・Ｃｎが固体発光素子ＬＤ１から実質的に等距離の位置に形成されることによって、駆動キャパシタＣ１，Ｃ２，・・・Ｃｎはスイッチ素子Ｑ１からも実質的に等距離の位置に形成される。
　図５では、下部導体パターン８を単一の導体パターンとして描いているので、スイッチ素子Ｑ１の一端（ソース）と各駆動キャパシタＣ１，Ｃ２，・・・Ｃｎの一端までの距離が不均一のように見えるが、上述のとおり、スイッチ素子Ｑ１から各駆動キャパシタＣ１，Ｃ２，・・・Ｃｎの一端までの距離は実質的に等しい。このことにより、駆動キャパシタＣ１，Ｃ２，・・・Ｃｎの合成キャパシタンスが大きくなるだけではなく、各駆動キャパシタを介して固体発光素子ＬＤ１に流れる駆動電流の過渡特性が揃って、駆動電流のパルス幅の広がりが抑制される。このように、３つ以上の駆動キャパシタを設けてもよい。
　ここで、寄生インピーダンスが下がると、短パルス・高ピーク化することについて説明する。図６（Ａ）は図３（Ａ）に示した回路の等価回路図である。図６（Ａ）において、キャパシタＣは駆動キャパシタＣ１，Ｃ２の合成キャパシタンスを有するキャパシタであり、等価直列抵抗ＥＳＲは、図３（Ｂ）に示した寄生インピーダンスＺｐＡ，ＺｐＢ，ＺｐＣの抵抗成分、等価直列インダクタンスＥＳＬは、図３（Ｂ）に示した寄生インピーダンスＺｐＡ，ＺｐＢ，ＺｐＣのインダクタンス成分である。Ｌｏａｄは固体発光素子ＬＤ１の抵抗成分に相当する。図６（Ｂ）は、図６（Ａ）の等価回路をＬＣＲの回路で表した回路図である。図６（Ｂ）において抵抗素子Ｒの抵抗値はＬｏａｄとＥＳＲの合成抵抗値であり、インダクタＬのインダクタンスはＥＳＬのインダクタンスである。
　スイッチ素子Ｑ１がオンした後の状態は、次の（１）式で表すことができる。
Figure JPOXMLDOC01-appb-M000003
　（２）式からi(t)を導く。まず、（２）式の両辺をtで微分する。
Figure JPOXMLDOC01-appb-M000004
　（３）式に示す二階微分方程式を、振動条件(1 / LC > R2 / (4L2 ))について解くと、次の特殊解が得られる。
Figure JPOXMLDOC01-appb-M000005
　（４）式には正弦波の要素が含まれる。本件の発光装置においては、この正弦波の周期の１／２がパルス幅となる。このことから、パルス幅は、次の式で与えられる。
Figure JPOXMLDOC01-appb-M000006
　ここで、（５）式から、パルス幅とインダクタンスＬとは単調増加の関係にあることがわかる。また、パルス幅Tpulsと抵抗値Ｒについても、単調増加の関係となっている。つまり、Ｌの低減やＲの低減により短いパルス幅の電流を流すことができるようになる。（５）式におけるインダクタンスＬは等価直列インダクタンスＥＳＬに相当し、（５）式における抵抗素子Ｒには寄生抵抗であるＥＳＲが含まれることから、このＥＳＲの低減により、パルス幅を短くできる。また、キャパシタＣのキャパシタンス及び初期電圧が一定であるとき、パルス幅と駆動電流のピーク値は負の相関となることから、ＥＳＲの低減により、パルス幅が短くなり、駆動電流のピーク値が上がる。
《第２の実施形態》
　第２の実施形態では、第１の実施形態で示した例とは複数の駆動キャパシタと固体発光素子ＬＤ１との位置関係が異なる発光装置について例示する。
　図７は第２の実施形態に係る発光装置の平面図である。この発光装置１０２は、基板１に実装された、固体発光素子ＬＤ１、２つの駆動キャパシタＣ１，Ｃ２及びスイッチ素子Ｑ１を備える。
　基板１の下層には下部導体パターン８Ａ，８Ｂ，８Ｃが形成されている。下部導体パターン８Ａ，８Ｂの端部と駆動キャパシタＣ１，Ｃ２の下面電極との間には層間接続導体がそれぞれ実装されている。これにより、下部導体パターン８Ａ，８Ｂの端部に駆動キャパシタＣ１，Ｃ２の下面電極がそれぞれ接続されている。下部導体パターン８Ｃの端部はスイッチ素子Ｑ１のソース電極に接続されている。
　基板１の上面には上部導体パターン６が形成されている。上部導体パターン６の第１端は固体発光素子ＬＤ１のカソード電極に接続されている。上部導体パターン６の第２端はスイッチ素子Ｑ１のドレインに接続されている。
　駆動キャパシタＣ１，Ｃ２の上面電極と固体発光素子ＬＤ１の上面電極（アノード電極）との間はワイヤ５Ａ，５Ｂを介して接続されている。
　このように、２層の導体パターンを設けることによって、固体発光素子ＬＤ１の駆動電流ループの面積をできる限り小さくでき、磁束の打ち消し効果（＝寄生インダクタンスの低減）効果を最大化することができる。
《第３の実施形態》
　第３の実施形態では、複数の駆動キャパシタと固体発光素子ＬＤ１との位置関係についての幾つかの例を示す。
　図８は第３の実施形態に係る発光装置１０３Ａの平面図である。この発光装置１０３Ａは、基板１にそれぞれ実装された、固体発光素子ＬＤ１、２つの駆動キャパシタＣ１，Ｃ２及びスイッチ素子Ｑ１を備える。
　基板１の表層には導体パターン２Ａ，２Ｂ，３が形成されている。導体パターン２Ａ，２Ｂの第１端には駆動キャパシタＣ１，Ｃ２がそれぞれ実装されている。これにより、導体パターン２Ａ，２Ｂの第１端に駆動キャパシタＣ１，Ｃ２の下面電極がそれぞれ接続されている。
　導体パターン３の第１端には固体発光素子ＬＤ１が実装されている。固体発光素子ＬＤ１の第１端とスイッチ素子Ｑ１の一端（ドレイン端子）とは導体パターン３を介して接続されている。導体パターン２Ａ，２Ｂの第２端及び導体パターン３の第２端にはスイッチ素子Ｑ１が実装されている。導体パターン２Ａ，２Ｂのそれぞれの第２端はスイッチ素子Ｑ１の一端（ソース端子）に接続されている。
　駆動キャパシタＣ１，Ｃ２の上面電極と固体発光素子ＬＤ１の上面電極との間はワイヤ５Ａ，５Ｂを介して接続されている。駆動キャパシタＣ１，Ｃ２のキャパシタンスは実質的に等しい。また、駆動キャパシタＣ１，Ｃ２は固体発光素子ＬＤ１から実質的に等距離の位置に形成されている。
　駆動キャパシタＣ１，Ｃ２は互いに並列接続されていて、固体発光素子ＬＤ１に対する駆動電荷をそれぞれ蓄積する。駆動キャパシタＣ１、固体発光素子ＬＤ１、及びスイッチ素子Ｑ１によって駆動電流ループが構成され、駆動キャパシタＣ２、固体発光素子ＬＤ１、及びスイッチ素子Ｑ１によって駆動電流ループが構成される。
　この発光装置１０３Ａのように、導体パターンを基板の表層にのみ形成してもよい。
　図９は第３の実施形態に係る別の発光装置１０３Ｂの平面図である。この発光装置１０３Ｂは、基板１にそれぞれ実装された、固体発光素子ＬＤ１、４つの駆動キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４及びスイッチ素子Ｑ１を備える。
　基板１の表層には導体パターン２Ａ，２Ｂ，２Ｃ，２Ｄ，３が形成されている。導体パターン２Ａ，２Ｂ，２Ｃ，２Ｄの第１端には駆動キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４がそれぞれ実装されている。これにより、導体パターン２Ａ，２Ｂ，２Ｃ，２Ｄの第１端に駆動キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の下面電極がそれぞれ接続されている。
　導体パターン３の第１端には固体発光素子ＬＤ１が実装されている。固体発光素子ＬＤ１の第１端とスイッチ素子Ｑ１の一端（ドレイン端子）とは導体パターン３を介して接続されている。導体パターン２Ａ，２Ｂ，２Ｃ，２Ｄのそれぞれの第２端はスイッチ素子Ｑ１の一端（ソース端子）に接続されている。
　駆動キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の上面電極と固体発光素子ＬＤ１の上面電極とはワイヤ５Ａ，５Ｂ，５Ｃ，５Ｄを介して接続されている。
　駆動キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は互いに並列接続されていて、固体発光素子ＬＤ１に対する駆動電荷をそれぞれ蓄積する。駆動キャパシタＣ１、固体発光素子ＬＤ１、及びスイッチ素子Ｑ１によって駆動電流ループが構成され、駆動キャパシタＣ２、固体発光素子ＬＤ１、及びスイッチ素子Ｑ１によって駆動電流ループが構成され、駆動キャパシタＣ３、固体発光素子ＬＤ１、及びスイッチ素子Ｑ１によって駆動電流ループが構成され、駆動キャパシタＣ４、固体発光素子ＬＤ１、及びスイッチ素子Ｑ１によって駆動電流ループが構成される。
　駆動キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４のキャパシタンスはそれぞれ実質的に等しい。また、駆動キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は固体発光素子ＬＤ１から実質的に等距離の位置に形成されている。したがって、固体発光素子ＬＤ１と駆動キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４とを接続するワイヤ５Ａ，５Ｂ，５Ｃ，５Ｄの長さは実質的に等しく、それらの寄生インピーダンスは実質的に等しい。この例では、スイッチ素子Ｑ１と固体発光素子ＬＤ１とが比較的離れているので、スイッチ素子Ｑ１から駆動キャパシタＣ１，Ｃ４までの距離と、スイッチ素子Ｑ１から駆動キャパシタＣ２，Ｃ３までの距離とは異なる。しかし、下部導体パターン８の線幅は容易に太くできるので、それらの寄生インピーダンスを相対的に小さくできる。このことにより、各駆動キャパシタを含む閉ループそれぞれの放電時定数を揃えることができる。
　最後に、本発明は上述した実施形態に限られるものではない。当業者によって適宜変形及び変更が可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変形及び変更が含まれる。
　例えば、レーザダイオード以外に発光ダイオードや有機ＥＬ等の固体発光素子についても同様に適用できる。
　また、以上に示した例では、単一の固体発光素子ＬＤ１を備えた発光装置について示したが、複数の固体発光素子を備えていてもよい。
　また、以上に示した例では、個別のチップ状の駆動キャパシタを備えた発光装置について示したが、基板に、基板の誘電体層と、この誘電体層を挟んで対向する電極とで駆動キャパシタを構成してもよい。
　また、以上に示した例では、単体のスイッチ素子Ｑ１を基板に実装した発光装置について示したが、半導体基板の一部にスイッチ素子を構成してもよい。
　また、以上に示した例では、固体発光素子ＬＤ１を基板に実装した発光装置について示したが、半導体基板の一部に固体発光素子を構成してもよい。
Ｃ…キャパシタ
Ｃ１，Ｃ２，Ｃ３，Ｃ４…駆動キャパシタ
Ｅ１…定電圧電源
ＥＳＬ…等価直列インダクタンス
ＥＳＲ…等価直列抵抗
Ｌ…インダクタ
ＬＤ１…固体発光素子
Ｑ１…スイッチ素子
Ｒ，Ｒ１…抵抗素子
ＺｐＡ，ＺｐＢ，ＺｐＣ…寄生インピーダンス
１…基板
２Ａ，２Ｂ，２Ｃ，２Ｄ…導体パターン
３…導体パターン
４Ａ，４Ｂ…発光素子接続導体
５Ａ，５Ｂ，５Ｃ，５Ｄ…ワイヤ
６，６Ａ，６Ｂ，６Ｃ…上部導体パターン
７…層間接続導体
８，８Ａ，８Ｂ，８Ｃ…下部導体パターン
１０…コンデンサ
１１，１２…外部電極
２０…固体発光素子
３０…半導体スイッチ素子
３２…接続電極
１００，１０１，１０２，１０３Ａ，１０３Ｂ…発光装置

Claims (7)

  1. 　それぞれ基板に形成又は搭載された、固体発光素子、駆動キャパシタ及びスイッチ素子を備え、
    　前記スイッチ素子はターンオンにより、前記駆動キャパシタの充電電荷を前記固体発光素子へ放電させる駆動電流ループを形成し、
    　前記駆動キャパシタは、前記固体発光素子に対する駆動電荷をそれぞれ蓄積する互いに並列接続された複数のキャパシタで構成され、
    　前記複数のキャパシタのうちの各キャパシタ、前記固体発光素子、及び前記スイッチ素子によって複数の駆動電流ループが構成され、
    　前記複数のキャパシタと前記複数の駆動電流ループとでそれぞれ構成される複数の放電経路の時定数が揃っている、
    　発光装置。
  2. 　前記複数の放電経路の時定数が揃っていることにより、
    　前記複数のキャパシタを単一であるとした場合の前記固体発光素子の発光パルス幅より発光パルス幅が狭い、
    　請求項１に記載の発光装置。
  3. 　前記複数の放電経路の時定数は、それらの平均値から±５０％の範囲内で揃っている、
    　請求項１又は２に記載の発光装置。
  4. 　前記複数のキャパシタのキャパシタンスはそれぞれ実質的に等しく、
    　前記複数の駆動電流ループはそれぞれ実質的に等しい、
    　請求項１又は２に記載の発光装置。
  5. 　前記複数のキャパシタのキャパシタンスは、それらの平均値から±５０％の範囲内で揃っていて、
    　前記複数のキャパシタから前記固体発光素子までの距離は、それらの平均値から±５０％の範囲内で揃っている、
    　請求項４に記載の発光装置。
  6. 　前記複数のキャパシタは、前記固体発光素子及び前記スイッチ素子とは重ならない位置に形成された、
    　請求項１から５のいずれかに記載の発光装置。
  7. 　前記基板は上部導体パターン及び下部導体パターンを備え、
    　前記スイッチ素子の第１端と前記固体発光素子の第１端とは、前記上部導体パターンに接続されていて、前記スイッチ素子の第２端は前記下部導体パターンに接続されていて、前記上部導体パターンと前記下部導体パターンとの間に前記複数のキャパシタが設けられている、
    　請求項１から６のいずれかに記載の発光装置。
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