WO2022162721A1 - 無線通信システム、無線通信装置、制御回路、記憶媒体および無線通信方法 - Google Patents

無線通信システム、無線通信装置、制御回路、記憶媒体および無線通信方法 Download PDF

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WO2022162721A1
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bit
bits
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bit string
unit
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歌奈子 山口
雅嗣 東中
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors

Definitions

  • the present disclosure relates to a wireless communication system, wireless communication device, control circuit, storage medium, and wireless communication method for decoding using a trellis diagram.
  • An orthogonal FSK (Frequency Shift Keying) system can be cited as a communication system with good sensitivity performance.
  • the orthogonal FSK method is a method of modulating a signal by allocating data to mutually orthogonal carrier waves having different frequencies.
  • the data is encoded with error correction code so that the erroneous data can be corrected. preferably sent.
  • the error-correction-encoded data is decoded by a decoding device provided in the receiving device.
  • Patent Document 1 discloses a technique for a decoding device that decodes data that has been convolutionally coded as error correcting coding and modulated by the M-ary FSK method in which M is the number of modulation levels. Conventionally, there are constraints on the relationship between the modulation multilevel number M and the coding rate R of the convolutional code. can be flexibly set.
  • the present disclosure has been made in view of the above, and aims to obtain a wireless communication system capable of obtaining good decoding characteristics and flexibly setting the transmission rate.
  • the present disclosure is a wireless communication system including a transmitter and a receiver.
  • the transmission device includes a pattern generator that generates a bit erasure pattern, an encoder that generates a first bit string by convolutionally encoding information bits based on an encoding rate, and a bit erasure pattern based on the A bit erasing unit for generating a second bit string based on the second number of bits by erasing one or more bits from the first bit string for each first number of bits; and a bit string obtained by dividing the second bit string.
  • a modulator that generates symbols by modulating with .
  • the receiving device includes a demodulator that calculates a plurality of first reliabilities that are the reliabilities of a plurality of bit strings that a symbol can take, and generates a plurality of composite bit strings that are bit strings composed of a second number of bits.
  • a likelihood synthesis unit that assigns a value obtained by synthesizing a plurality of first reliabilities to the reliabilities of the plurality of synthesized bit strings to generate a plurality of second reliabilities that are the reliabilities of the plurality of synthesized bit strings; generating a plurality of extension bitstreams, which are bitstreams composed of bits of the number of bits of 1, assigning a plurality of duplicated second reliabilities to the reliabilities of the plurality of extension bitstreams, and assigning a plurality of reliabilities of the extension bitstreams; creating a trellis diagram using a likelihood replication unit that generates a plurality of third reliabilities, a coding rate and a plurality of extended bit sequences, and generating a plurality of third reliabilities in a plurality of branches of the trellis diagram; and a decoding unit that decodes by assigning to .
  • the wireless communication system has the effect of obtaining good decoding characteristics and being able to flexibly set the transmission rate.
  • FIG. 4 is a diagram showing, in the frequency domain, signals with different frequencies that are associated with bit strings generated by dividing the second bit string by the modulating unit according to Embodiment 1;
  • FIG. 4 shows trellis lines used by the decoding unit according to Embodiment 1;
  • FIG. 4 shows trellis lines used by the decoding unit according to Embodiment 1;
  • FIG. 4 is a diagram showing a process of synthesizing two of four types of first reliability to generate 16 types of second reliability in a likelihood combining unit according to Embodiment 1;
  • the likelihood synthesizing unit according to Embodiment 1 synthesizes a plurality of first reliabilitys to generate a second reliability, and the likelihood replication unit replicates the second reliability to generate a third reliability.
  • Diagram showing trellis lines when applying a process that produces A diagram showing four shortest merging paths A to D for the trellis diagram shown in FIG.
  • FIG. 4 is a diagram showing a configuration example of a processing circuit provided in the radio communication system according to Embodiment 1 when the processing circuit is realized by a processor and a memory;
  • FIG. 4 is a diagram showing an example of a processing circuit provided in the wireless communication system according to Embodiment 1 when the processing circuit is configured by dedicated hardware;
  • a wireless communication system, a wireless communication device, a control circuit, a storage medium, and a wireless communication method according to embodiments of the present disclosure will be described below in detail with reference to the drawings.
  • FIG. 1 is a diagram showing a configuration example of a radio communication system 1 according to Embodiment 1.
  • a radio communication system 1 includes a transmitting device 100 and a receiving device 200 .
  • the transmitting device 100 and the receiving device 200 perform wireless communication.
  • Transmitting apparatus 100 convolutionally encodes data, modulates the convolutionally encoded data, and transmits the modulated data to receiving apparatus 200 .
  • the receiving device 200 receives data transmitted from the transmitting device 100 .
  • FIG. 2 is a diagram showing a configuration example of transmitting apparatus 100 according to Embodiment 1.
  • Transmitting apparatus 100 includes pattern generating section 101 , encoding section 102 , bit erasing section 103 , modulating section 104 , transmission processing section 105 , and transmitting antenna 106 .
  • Pattern generating section 101 selects bits to be erased from the first bit string in bit erasing section 103 based on the coding rate, modulation multilevel number, likelihood combination number, error correction code structure, decoding unit, and the like. generates a bit erase pattern indicating the position of The pattern generator 101 outputs the generated bit erase pattern to the bit eraser 103 . A detailed operation of the pattern generation unit 101 will be described later.
  • the encoding unit 102 generates a first bit string by convolutionally encoding information bits based on a predetermined encoding rate.
  • Encoding section 102 outputs the generated first bit string to bit erasing section 103 .
  • bit erase pattern generated by the pattern generation unit 101 be [101101]
  • bit corresponding to the position of [0] in the bit erase pattern be the erase bit.
  • [101101] indicates the position of the bit to be erased by the bit eraser 103 .
  • the bit erasing unit 103 removes 2 bits of [a, b, c, d, e, f]
  • the 4th bit b and the 5th bit e are erased, and 4 bits of [a, c, d, f] are output to the modulation section 104 .
  • Bit erasing section 103 periodically erases bits at predetermined positions within one period of the encoded bit string, thereby increasing data transmission efficiency per unit time and per unit frequency compared to the case where bits are not erased. can do.
  • the first bit string is a bit string for one cycle, and represented by [a, b, c, d, e, f] using the above specific example.
  • the second bit string is a bit string for one cycle obtained by erasing one or more bits from the first bit string. be.
  • the encoded bit string is an encoded bit string composed of a first number of bits.
  • the modulation section 104 uses one or more of the second bit sequences generated by the bit erasure section 103 to perform modulation processing using orthogonal signals to generate a plurality of symbols.
  • modulation section 104 uses one or more of the second bit sequences generated by the bit erasure section 103 to perform modulation processing using orthogonal signals to generate a plurality of symbols.
  • the two symbols generated by modulation section 104 are a symbol representing [a, c] corresponding to the front two bits and a symbol representing the rear two bits. It becomes a symbol indicating [d, f] corresponding to a bit.
  • Modulation section 104 generates symbols by modulating the second bit sequence using the divided bit sequences.
  • An example of modulation processing using orthogonal signals performed by the modulation section 104 is, for example, performing modulation processing using orthogonal 4FSK using four mutually orthogonal signals with different frequencies.
  • Modulation section 104 establishes a one-to-one correspondence between the four bit patterns that can be taken by the two bits forming the divided second bit string and the four orthogonal signals with different frequencies. As a combination of , four combinations are determined in advance.
  • Modulating section 104 selects signals of frequencies corresponding to a plurality of bit strings generated by dividing the second bit string obtained from bit erasing section 103 using four predetermined combinations, and modulates the selected frequencies.
  • a signal is output to the transmission processing unit 105 .
  • the number of bits transmitted by one symbol generated by modulating section 104 is 2, which is the same as the 2 bits forming the bit string generated by dividing the second bit string.
  • the result of multiplying the number of 2-bit bit strings generated by dividing the second bit string in modulation section 104 by the number of bits transmitted by one symbol is the same 4 bits as the 4 bits forming the second bit string. be.
  • the multiplication result described above is 4 bits, which is the same as the bit number of the bit erasure period generated by the pattern generation unit 101 .
  • FIG. 3 is a diagram showing, in the frequency domain, signals with different frequencies that are associated with bit strings generated by dividing the second bit string by modulating section 104 according to Embodiment 1.
  • FIG. 3 the horizontal axis represents frequency, and the vertical axis represents signal intensity.
  • Signals 11 to 14 are mutually orthogonal signals with different frequencies.
  • modulation section 104 associates bit string [0, 0] with signal 11 .
  • modulating section 104 associates bit string [0, 1] with signal 12 .
  • Modulation section 104 associates bit string [1, 0] with signal 13 .
  • Modulation section 104 associates bit string [1, 1] with signal 14 .
  • Modulating section 104 outputs any one of signals 11 to 14 corresponding to the bit pattern of the bit string generated by dividing the second bit string obtained from bit erasing section 103 to transmission processing section 105.
  • a symbol generated for a bit string by modulation section 104 is any one of signals 11 to 14 .
  • bit erasing section 103 outputs to modulating section 104 a 4-bit second bit string obtained by erasing 2 bits from the 6-bit first bit string.
  • the processing of this bit erasing unit 103 is periodically performed on the continuous first bit string.
  • Modulating section 104 associates the 2-bit signal periodically output from bit erasing section 103 with any one of signals 11-14.
  • two 12-bit first bit strings [a, b, c, d, e, f, g, h, i, j, k, m] are obtained from the encoding unit 102, and the bit erasing unit 103 , based on the bit erase pattern [1, 0, 1, 1, 0, 1] generated by the pattern generation unit 101, bits are generated as [a, c, d, f, g, i, j, m] is periodically erased to generate two second bit strings.
  • This processing of the bit erasing unit 103 corresponds to the bit erasing unit 103 performing two cycles of processing for erasing the bits.
  • modulating section 104 modulates any one of signals 11 to 14 corresponding to [a, c] corresponding to the first two bits of [a, c, d, f] corresponding to the processing result of the first period. to generate one symbol at the frequency of the selected signal. Further, modulation section 104 selects any one of signals 11 to 14 corresponding to [d, f] corresponding to the last two bits of [a, c, d, f], and modulates the frequency of the selected signal. generates one symbol of Similarly, modulation section 104 modulates signals 11 to 14 corresponding to [g, i] corresponding to the preceding two bits for [g, i, j, m] corresponding to the processing result of the second period. , one of the signals 11 to 14 corresponding to [j, m] corresponding to the last two bits is selected, and a symbol of the frequency of each selected signal is generated.
  • the transmission processing unit 105 uses the signal of the frequency selected by the modulation unit 104 to perform predetermined waveform shaping processing, DA (Digital to Analog) conversion processing, up-conversion processing, power amplification processing, etc.
  • a high frequency analog signal is generated using the carrier frequency.
  • Transmission processing section 105 outputs the generated high-frequency analog signal to transmission antenna 106 .
  • a transmission antenna 106 transmits the high-frequency analog signal generated by the transmission processing unit 105 .
  • high-frequency analog signals may be simply referred to as signals.
  • FIG. 4 is a diagram showing a configuration example of receiving apparatus 200 according to Embodiment 1.
  • Reception apparatus 200 includes reception antenna 201 , reception processing section 202 , demodulation section 203 , likelihood synthesis section 204 , likelihood duplication section 205 and decoding section 206 .
  • the receiving antenna 201 receives the signal transmitted by the transmitting device 100 .
  • the reception processing unit 202 performs filtering, down-conversion, AD (Analog to Digital) processing, etc. on the reception signal received by the reception antenna 201, and converts it into a baseband signal.
  • Reception processing section 202 outputs the converted baseband signal to demodulation section 203 .
  • the demodulator 203 uses the received baseband signal to calculate a plurality of first reliabilities, which are the reliabilities of a plurality of bit strings that the symbols of the signal received by the receiving apparatus 200 can have.
  • Demodulation section 203 holds, for example, information on the same signal as the four signals with different frequencies used in modulation section 104 of transmitting apparatus 100, and performs correlation processing on the baseband signal with the four signals with different frequencies. The correlation power value calculated by performing the above is taken as the reliability.
  • demodulation section 203 Since the four signals with different frequencies are orthogonal to each other, the correlation power value of the signal whose frequency matches the frequency of the signal output from modulation section 104 is , and the three correlation power values that do not match the frequency of the signal output from modulation section 104 are expected to take small values close to noise.
  • the processing of demodulation section 203 is performed on baseband signals corresponding to the number of symbols transmitted from transmitting apparatus 100 .
  • Demodulation section 203 outputs a plurality of calculated four degrees of reliability per symbol to likelihood combining section 204 .
  • the four reliability levels calculated by the demodulator 203 are called a plurality of first reliability levels.
  • a likelihood synthesizing unit 204 generates a plurality of synthesized bit strings, which are bit strings composed of bits of a second number of bits, and assigns a value obtained by synthesizing a plurality of first reliabilities to the reliabilities of the plurality of synthesized bit strings. , to generate a plurality of second reliabilities that are reliabilities of the plurality of composite bitstreams.
  • Likelihood duplicating section 205 generates a plurality of extended bit strings that are bit strings composed of bits of the first number of bits, assigns a plurality of duplicated second reliabilities to the reliabilities of the plurality of extended bit strings, and which is the reliability of the extended bit string, and is necessary when the decoding unit 206 performs the process of decoding the convolutional code.
  • Detailed operations of likelihood combining section 204 and likelihood duplicating section 205 will be described later together with detailed operations of pattern generating section 101 of transmitting apparatus 100 and decoding section 206 of receiving apparatus 200 .
  • the bit eraser 103 erases 2 bits from the first bit string based on the bit erase pattern generated by the pattern generator 101 .
  • the first reliability output from demodulation section 203 to likelihood combining section 204 is modulated using a 2-bit bit string generated by dividing the 4-bit second bit string after erasing 2 bits. Confidence for the symbols processed. Therefore, even if the first reliability is used as it is, the decoding unit 206 cannot perform a decoding process that considers the division of the erased 2 bits and the bit string.
  • Decoding section 206 determines the difference between the first number of bits used by bit erasing section 103 when erasing bits from the first bit string and the reciprocal 1/R of coding rate R used by coding section 102. Calculate the lowest common multiple X.
  • the decoding unit 206 performs decoding using a trellis diagram configured so that the least common multiple X and the number of bits of the encoded bit string per branch match.
  • the first number of bits used by bit erasing section 103 is 6, the coding rate R used by coding section 102 is 1/2, and the reciprocal 1/R of coding rate R is Since it is 2, the lowest common multiple X is 6.
  • decoding section 206 configures the trellis diagram so that the number of bits of the encoded bit string per branch is six.
  • a coded bit string per branch is also called an extended bit string.
  • Decoding section 206 can generate information bits used by encoding section 102 by performing Viterbi decoding using the configured trellis diagram.
  • the decoding unit 206 creates a trellis diagram using the coding rate and the plurality of extended bit strings, and performs decoding by assigning a plurality of third reliabilities to a plurality of branches of the trellis diagram.
  • FIG. 5 is a flowchart showing a series of processes of the wireless communication system 1 according to Embodiment 1.
  • the pattern generation unit 101 generates a bit erasure pattern based on the coding rate, the number of modulation levels, the likelihood combination number, the structure of the error correction code, the unit of decoding, and the like (step S1).
  • the encoding unit 102 generates a first bit string by convolutionally encoding information bits based on a predetermined encoding rate (step S2).
  • the bit eraser 103 generates the first bit erased pattern generated by the encoder 102 based on the bit erasure pattern generated by the pattern generator 101 for each number of consecutive first bits determined by the pattern generator 101 .
  • Bits are erased from the bit string to generate a second bit string (step S3).
  • Modulation section 104 uses the second bit sequence to perform modulation processing using orthogonal signals to generate symbols (step S4).
  • the transmission processing unit 105 uses the symbols to generate high-frequency analog signals (step S5).
  • the transmitting antenna 106 transmits the high frequency analog signal to the receiving antenna 201 (step S6).
  • the receiving antenna 201 receives the signal transmitted by the transmitting antenna 106 (step S7).
  • the reception processing unit 202 converts the received signal into a baseband signal (step S8).
  • the demodulator 203 uses the baseband signal to calculate a plurality of first degrees of reliability (step S9).
  • the likelihood synthesizing unit 204 calculates a plurality of second reliabilities using the plurality of first reliabilities (step S10).
  • the likelihood replicating unit 205 calculates a plurality of third reliabilities using the plurality of second reliabilities (step S11).
  • the decoding unit 206 constructs a trellis diagram using a plurality of third reliabilities, and performs decoding using Viterbi decoding (step S12).
  • likelihood synthesis section 204 likelihood duplication section 205 and decoding section 206 of receiving apparatus 200, and pattern generation section 101 of transmitting apparatus 100 will be described.
  • FIG. 6 shows a general trellis diagram corresponding to three state transitions.
  • State numbers 401 to 416 in FIG. 6 indicate state numbers “0000”, “0001”, . . . , “1111” in the trellis diagram.
  • the numerical values 0 or 1 added to the branches in FIG. 6 indicate correspondence between the information bits and the encoded bit strings. For example, in a branch labeled “0/00”, bit 0 is input to encoding section 102 as an information bit, and 2 bits whose bits are 00 are output from encoding section 102 as the first bit string.
  • FIG. 6 indicates that Note that the trellis diagram in FIG. 6 explains a general trellis diagram, and is not the trellis diagram used by decoding section 206 . Also, due to space limitations, only some branches in FIG. 6 show correspondence between information bits and coded bit strings. Correspondence with bit strings is made.
  • FIG. 7 is a diagram showing trellis lines used by the decoding unit 206 according to the first embodiment.
  • FIG. 7 corresponds to one state transition in which three state transitions in FIG. 6 are put together.
  • state numbers are attached only to the left end of the figure.
  • the decoding process performed by the decoding unit 206 is performed by state transition along branches connecting state numbers from the left end to the right end of FIG.
  • state numbers 501 to 516 indicate state numbers in the trellis diagram as in FIG. For this reason, one information bit and two coding bits are assigned to each branch per state transition in FIG. 6, whereas three information bits are assigned per state transition in FIG. , and 6 coding bits are assigned to each branch.
  • FIG. 7 is a trellis diagram configured so that the lowest common multiple X used by the decoding unit 206 and the number of bits of the encoded bit string per branch match.
  • the decoding unit 206 requires the reliability of the encoded bit string of 6 bits per state transition. That is, the decoding unit 206 requires 64 types of reliability per state transition.
  • the demodulator 203 can only output four reliabilities corresponding to symbols that are divided into 2 bits after 2 bits are erased by the bit eraser 103 and modulated. Therefore, in likelihood combining section 204 and likelihood duplicating section 205, receiving apparatus 200 uses the four first reliabilities output from demodulating section 203 to obtain the 64 values required by decoding section 206 as follows. A process for generating the third reliability of is performed.
  • the likelihood synthesizing unit 204 generates 16 second reliabilities using the second bit string and the two first reliabilities.
  • the second bit string [a, c, d, f] obtained from the bit erasing unit 103 by the modulating unit 104 in the transmitting apparatus 100 described above is divided into two bits each of [a, c] and [d, f]. A case will be described as an example.
  • the second bit string [a, c, d, f] output from bit erasing section 103 is divided into 2 bits [a, c] and 2 bits [d, f] in modulating section 104. is converted into symbols for two symbols.
  • demodulation section 203 sets four types of first reliability for each of the symbols generated based on [a, c] and the symbols generated based on [d, f]. Calculate That is, at the time demodulator 203 outputs the four types of first reliability to likelihood synthesizer 204, of the encoded bit string of 6 bits, which is the first number of bits used in bit eraser 103, This means that the reliability corresponding to only two bits made up of symbols is obtained.
  • the likelihood synthesizing unit 204 synthesizes a plurality of first reliabilities.
  • the likelihood synthesizing unit 204 generates a plurality of synthesized bit strings, which are bit strings composed of bits of the second number of bits, and assigns the reliability of the plurality of synthesized bit strings to the reliability of the plurality of synthesized bit strings, thereby obtaining a plurality of synthesized bit strings.
  • generate a plurality of second confidences that are confidences of The second bit number is 4, and the composite bit string having the same configuration as the second bit string is [a, c, d, f].
  • FIG. 8 is a diagram showing a process of combining two of the four types of first reliability to generate 16 types of second reliability in the likelihood combining unit 204 according to the first embodiment.
  • corresponding to [a, c, d, f] [0, 1, 0, 0], [1, 0, 0, 0], [1, 1, 0, 0] generated with the confidence of
  • the second reliability to be obtained also has a large value (hereinafter referred to as quasi-maximum likelihood).
  • the likelihood duplication unit 205 duplicates a plurality of second degrees of reliability. Further, likelihood replicating section 205 generates a plurality of extended bit strings, which are bit strings configured with the first number of bits. The likelihood replication unit 205 assigns a plurality of second reliabilities replicated based on the bit erasure pattern generated by the pattern generation unit 101 to the reliabilities of the generated extension bit strings, thereby generating a plurality of extension bit strings. Generate a plurality of third confidences that are confidences of The first number of bits is 6 and the extended bit string is [a, b, c, d, e, f].
  • the bit erasure pattern used in likelihood replicating section 205 is shared between transmitting apparatus 100 and receiving apparatus 200 .
  • FIG. 9 shows that likelihood synthesizing section 204 according to Embodiment 1 synthesizes a plurality of first reliabilities to generate a second reliability, and likelihood replication section 205 replicates the second reliability.
  • the decoding unit 206 creates a trellis diagram using the coding rate and a plurality of extended bit strings, assigns 64 types of third reliability to the corresponding branches, and operates the Viterbi algorithm to perform the decoding process. to generate information bits used by encoding section 102 .
  • a factor that influences the decoding performance of convolutional codes is the relationship between paths to be merged on a trellis diagram.
  • the reliability of a path is calculated as the sum of the reliability of each branch that composes the path.
  • a plurality of paths that start from the same state number, go through different state transitions, and go through transitions that merge again with the same state number are one of the combinations of paths that are likely to cause decoding errors.
  • likelihood synthesizing section 204 and likelihood duplicating section 205 synthesize and duplicate the four types of reliability calculated by demodulating section 203, and perform processing to generate 64 types of reliability.
  • the likelihood synthesizing unit 204 synthesizes the two first reliabilitys to generate a second reliability
  • the likelihood replication unit 205 replicates the second reliability to generate a third reliability. yields a confidence of Therefore
  • many branches are generated to which reliability values equal to or less than the specified difference are assigned.
  • the reliability of a value equal to or less than a specified difference is a reliability having a small difference between two or more reliabilitys, that is, having values close to each other.
  • the decoding unit 206 cannot discriminate the likelihood between branches to which the same or a reliability value equal to or less than a specified difference is assigned. As a result, decoding section 206 may have more decoding errors than a decoding method that does not combine and duplicate reliability.
  • the first reliability generated in the demodulation unit 203 depends on the bit erasure pattern generated in the pattern generation unit 101 and the error correction used in the encoding unit 102. It depends on the structure of the code and the number of divisions of the second bit string to generate one modulation symbol in modulation section 104 , that is, the number of symbols to be combined in likelihood combining section 204 .
  • FIG. 10 is a diagram showing four shortest merging paths A to D for the trellis diagram shown in FIG.
  • a branch 701 and a branch 702 indicate branches forming a path A among four shortest merging paths AD.
  • branches 703 and 704 denote the branches forming path B
  • branches 705 and 706 denote the branches forming path C
  • branches 707 and 708 denote the branches forming path D.
  • Paths A to D start from state number 0000 at the left end, go through two state transitions, and merge at state number 0000 again. Therefore, paths A to D are one of the combinations of paths in which decoding errors are likely to occur.
  • the reliability of path A is obtained as the sum of the reliability of branch 701 corresponding to coded bit string 000000 and the reliability of branch 702 corresponding to coded bit string 000000.
  • FIG. Furthermore, the reliability of branch 701 and branch 702 is a third reliability obtained by replicating the second reliability generated by synthesizing the two first reliabilitys in likelihood synthesizing section 204 by likelihood replicating section 205 . Confidence is assigned.
  • the first reliability assigned to a branch in the trellis diagram is obtained by combining the first reliability in likelihood combining section 204 and replicating the second reliability in likelihood replicating section 205.
  • the bit erasing pattern generated by pattern generating section 101 used in bit erasing section 103 and the number of symbols generated by dividing one second bit string in modulating section 104. It is determined.
  • the bit erasing section 103 erases 2 bits from the first bit string consisting of 6 bits to generate the second bit string consisting of 4 bits. There are 15 bit erase patterns: [0, 0, 1, 1, 1, 1], [0, 1, 0, 1, 1, 1], ..., [1, 1, 1, 1, 0, 0] exist.
  • modulation section 104 divides the second bit string composed of 4 bits into two, the symbol corresponding to the leading 2 bits of the second bit string and the symbol corresponding to the trailing bit string of the second bit string. Generate a symbol corresponding to 2 bits.
  • pattern generation section 101 applies a bit erasure pattern to the encoded bits corresponding to the branches in the trellis diagram assigned based on the structure of the error correction code used in encoding section 102, and converts the extracted 4 bits to As in the modulation section 104, when divided into 2 bits in the front and 2 bits in the rear, the number of branches to which the same first reliability is assigned between the paths for which the probabilities are compared in the trellis diagram is small, and each path is Bit erasure patterns are selected that contain different numbers of branches that are assigned the same first reliability. For example, consider the case where the bit erase pattern [1, 1, 0, 0, 1, 1] is applied to the shortest merge path shown in FIG.
  • branch 701 and branch 702 is the maximum likelihood branch with the highest reliability among all branches. Furthermore, the reliability of path A generated by summing the reliability assigned to branch 701 and the reliability assigned to branch 702 is the maximum among all paths, and path A becomes the maximum likelihood path.
  • the bit erasure pattern is [1, 0, 1, 1, 1, 0]
  • the second bit string is [a, c, d, e], which is used by modulation section 104 for symbol generation.
  • Bit strings obtained by dividing the second bit string are [a, c] and [d, e].
  • paths BD do not contain any maximum-likelihood or quasi-maximum-likelihood branches. Therefore, when decoding section 206 discriminates between the four shortest merge paths shown in FIG. 10, errors are less likely to occur.
  • pattern generation section 101 generates [1, 0, 1, 1, 1, 0] as a bit erasure pattern and outputs it to bit erasure section 103 .
  • the pattern generation unit 101 selects a branch to which a reliability value equal to or less than a specified difference is assigned among the shortest paths to be merged among the paths whose probabilities are compared. A bit erasure pattern is generated that is less than or equal to the specified number.
  • the present embodiment has exemplified the case where the bit erase pattern is selected based on the four shortest merge paths shown in FIG. 10, the present invention is not limited to this.
  • the second shortest merge path that is, the shortest merge path shown in FIG. effect is obtained.
  • FIG. 11 is a diagram showing 22 paths that start from state number 0000 and merge again at state number 0000 after three state transitions with respect to the trellis diagram of FIG.
  • pattern generator 101 applies possible bit erasure patterns to the coded bits corresponding to each branch included in these paths, and forwards the extracted 4 bits. Two bit strings per branch obtained by dividing into 2 bits and rear 2 bits are calculated. Then, pattern generation section 101 selects a bit erasure pattern in which the number of maximum likelihood branches and quasi-maximum likelihood branches included in 22 paths passing through 3 state transitions is small. For example, when the pattern generation unit 101 applies the bit erasure pattern [1, 1, 0, 0, 1, 1], 20 of the 22 merge paths shown in FIG.
  • the pattern generation unit 101 applies the bit erasure pattern [1, 0, 1, 1, 1, 0], among the 22 merge paths shown in FIG. Since the number of paths is reduced to 14, it can be seen that decoding errors can be suppressed in decoding section 206 . Therefore, the pattern generator 101 generates [1, 0, 1, 1, 1, 0] as the bit erase pattern and outputs it to the bit eraser 103 . Pattern generation section 101 generates a bit erasure pattern based on the structure of the error correction code used in encoding section 102 and the number of first reliability levels combined in likelihood combining section 204 .
  • the pattern generating section 101 selects a bit erasure pattern with a small number of paths including maximum likelihood branches or quasi-maximum likelihood branches in the case of the constraint length 5 shown in FIG. , but not limited to.
  • pattern generation section 101 selects a bit erasure pattern in which the number of paths including maximum likelihood branches or quasi-maximum likelihood branches is small and the number of maximum likelihood branches or quasi-maximum likelihood branches included in each path varies. The same effect can be obtained with
  • the eight merge paths in FIG. 12 start from state number 000000 at the left end, and merge again at state number 000000 through three state transitions.
  • the pattern generator 101 applies possible bit erasure patterns to the coded bits corresponding to each branch included in these paths, and modulates the extracted bit string.
  • a bit erasure pattern is selected that has a small number of maximum likelihood branches and that the number of maximum likelihood branches and quasi-maximum likelihood branches included in each pass varies.
  • the pattern generation unit 101 applies the bit erase pattern [1, 0, 1, 1, 0, 1] and when the bit erase pattern [0, 1, 1, 1, 1, 0] is applied , the number of paths containing maximum-likelihood and quasi-maximum-likelihood branches is the same as 4 out of 8. However, each path contains a different number of maximum-likelihood or quasi-maximum-likelihood branches.
  • the pattern generation unit 101 applies the bit erasure pattern [1, 0, 1, 1, 0, 1]
  • one path includes two maximum likelihood branches and one path includes three quasi-maximum likelihood branches.
  • the pattern generation unit 101 when the pattern generation unit 101 applies the bit erasure pattern [0, 1, 1, 1, 1, 0], there is one path including two maximum likelihood branches and a path including two quasi-maximum likelihood branches. is composed of three. Compared to the case where the pattern generation unit 101 applies the bit erasure pattern [0, 1, 1, 1, 1, 0], the pattern generation unit 101 applies the bit erasure pattern [1, 0, 1, 1, 0, 1]. ] is applied, it is easy to distinguish between the shortest merge paths shown in FIG. Therefore, the pattern generator 101 generates [1, 0, 1, 1, 0, 1] as the bit erase pattern and outputs it to the bit eraser 103 .
  • modulating section 104 outputs symbols corresponding to 2-bit bit strings obtained by dividing the 6-bit second bit string into three.
  • Decoding is performed using a trellis diagram configured so that the number of bits in the encoded bit string per branch is eight. Therefore, based on these pieces of information, the pattern generation unit 101 generates branches to which reliability values equal to or less than a specified difference are assigned between paths for which probabilities are compared in the trellis diagram used by the decoding unit 206. is less than or equal to a specified number, that is, a bit erase pattern is generated.
  • the bit erasure unit 103 when the pattern generation unit 101 generates the bit erasure pattern [1, 0, 1, 0, 1, 1, 1], the bit erasure unit 103 generates the output [a, b, c, d, e, f, g, h] to erase 2 bits [b, d] and output a bit string of [a, c, e, f, g, h].
  • Modulating section 104 divides the 6-bit bit string output from bit erasing section 103 into three, and each 2 bits of [a, c], [e, f], and [g, h] becomes one symbol.
  • a symbol is constructed using 4FSK.
  • Demodulation section 203 calculates four types of first reliability corresponding to 4FSK and outputs them to likelihood combining section 204 .
  • Likelihood synthesizing section 204 synthesizes the four first reliabilities for three symbols to generate 64 second reliabilities, and outputs the generated second reliabilities to likelihood duplicating section 205 .
  • Likelihood duplicating section 205 duplicates 256 types of third reliability from 64 types of second reliability and outputs them to decoding section 206 .
  • Decoding section 206 performs decoding using 256 third reliabilities output from likelihood replicating section 205 based on the trellis diagram in which 8 bits are allocated per branch.
  • the modulation method of modulation section 104 is configured to use FSK, but the present invention is not limited to this, and is not limited to FSK as long as the method can calculate the reliability on a symbol-by-symbol basis.
  • This embodiment is preferably applied to a system that generates a modulated signal based on an orthogonal signal, such as an FSK or M-ary transmission system, in which it is particularly difficult to accurately calculate the reliability per bit.
  • modulation section 104 When applying the M-ary transmission scheme, modulation section 104 generates symbols using four mutually orthogonal sequences generated from Hadamard sequences instead of four mutually orthogonal signals with different frequencies. In addition, as in the case of using 4FSK, modulation section 104 determines in advance the correspondence between the two leading bits or the two trailing bits of the second bit string, and converts the orthogonal sequence according to the input second bit string. Select and output. Demodulation section 203 holds the same four orthogonal sequences used in modulation section 104, and performs correlation processing on the baseband signal with the four orthogonal sequences to calculate a correlation power value. Also, demodulation section 203 outputs the correlation power value as reliability, as in the case of 4FSK. Other processing is the same as the processing in the case of 4FSK.
  • transmitting apparatus 100 includes pattern generating section 101 and shares the bit erasure pattern generated by pattern generating section 101 with receiving apparatus 200 .
  • a similar effect can also be obtained by adopting a configuration in which the bit erasure pattern is shared with the transmission device 100 .
  • the pattern generation unit 101 may generate a bit erase pattern for each operation of the bit erase unit 103 once or a plurality of times, or may generate a bit erase pattern only when the bit erase unit 103 operates for the first time. good.
  • decoding section 206 obtains the least common multiple X between the first number of bits in bit erasing section 103 and the reciprocal 1/R of coding rate R used in encoding section 102, and obtains the least common multiple
  • the trellis diagram of branches in which X and the number of bits per branch are the same the present invention is not limited to this.
  • the decoding unit 206 can obtain the same effect even if the number of bits per branch is a common multiple other than the lowest common multiple X.
  • demodulation section 203 is configured to use the correlation power value between the baseband signal and the frequency signal as a method for generating the first reliability, but the method is not limited to this.
  • the demodulator 203 calculates a complex correlation value between the baseband signal and the frequency signal, and outputs the real component of the calculated complex correlation value as the first reliability.
  • the process of calculating the first reliability using this complex correlation value corresponds to synchronous detection FSK processing, and the demodulator 203 generates reliability that is more resistant to noise than when using the correlation power value. can be done.
  • transmitting antenna 106 and receiving antenna 201 are antenna elements.
  • Pattern generation section 101, encoding section 102, bit elimination section 103, modulation section 104, transmission processing section 105, reception processing section 202, demodulation section 203, likelihood synthesis section 204, likelihood duplication section 205, and decoding section 206 is implemented by a processing circuit.
  • the processing circuitry may be a processor and memory executing programs stored in the memory, or may be dedicated hardware. Processing circuitry is also called control circuitry.
  • FIG. 13 is a diagram showing a configuration example of the processing circuit 90 when the processing circuit included in the wireless communication system 1 according to Embodiment 1 is realized by the processor 91 and the memory 92.
  • a processing circuit 90 shown in FIG. 13 is a control circuit and includes a processor 91 and a memory 92 .
  • each function of the processing circuit 90 is implemented by software, firmware, or a combination of software and firmware.
  • Software or firmware is written as a program and stored in memory 92 .
  • each function is realized by the processor 91 reading and executing the program stored in the memory 92.
  • FIG. 13 is a diagram showing a configuration example of the processing circuit 90 when the processing circuit included in the wireless communication system 1 according to Embodiment 1 is realized by the processor 91 and the memory 92.
  • FIG. 13 is a diagram showing a configuration example of the processing circuit 90 when the processing circuit included in the wireless communication system 1 according to Embodiment 1 is realized by the processor 91 and the memory 92.
  • FIG. 13 is
  • the processing circuitry 90 includes a memory 92 for storing programs that result in the processing of the wireless communication system 1 being executed.
  • This program can also be said to be a program for causing the wireless communication system 1 to execute each function realized by the processing circuit 90 .
  • This program may be provided by a storage medium storing the program, or may be provided by other means such as a communication medium.
  • the pattern generating section 101 generates a bit erasure pattern in a first step
  • the coding section 102 convolutionally codes the information bits based on the coding rate.
  • a second step of generating a first bit string a third step of generating a second bit string based on the number of bits of the modulation unit 104, a fourth step of generating a symbol by modulating the second bit string using the divided bit string, and a receiving device
  • the processor 91 is, for example, a CPU (Central Processing Unit), a processing device, an arithmetic device, a microprocessor, a microcomputer, or a DSP (Digital Signal Processor).
  • the memory 92 is a non-volatile or volatile memory such as RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable ROM), EEPROM (registered trademark) (Electrically EPROM), etc.
  • RAM Random Access Memory
  • ROM Read Only Memory
  • flash memory EPROM (Erasable Programmable ROM), EEPROM (registered trademark) (Electrically EPROM), etc.
  • a semiconductor memory, a magnetic disk, a flexible disk, an optical disk, a compact disk, a mini disk, or a DVD (Digital Versatile Disc) is applicable.
  • FIG. 14 is a diagram showing an example of the processing circuit 93 when the processing circuit included in the wireless communication system 1 according to Embodiment 1 is configured with dedicated hardware.
  • the processing circuit 93 shown in FIG. 14 is, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination of these thing applies.
  • the processing circuit may be partly implemented by dedicated hardware and partly implemented by software or firmware.
  • the processing circuitry may implement each of the functions described above through dedicated hardware, software, firmware, or a combination thereof.
  • pattern generation section 101 in transmitting apparatus 100, pattern generation section 101 generates a to generate a bit erase pattern.
  • the bit eraser 103 erases at least one bit from the first bit string based on the bit erase pattern to generate a second bit string.
  • Modulation section 104 generates symbols using bit strings obtained by dividing the second bit string.
  • demodulation section 203 obtains the first reliability for the symbols output from modulation section 104 .
  • a likelihood synthesizing unit 204 synthesizes a plurality of first reliabilitys to obtain a second reliability.
  • the likelihood replication unit 205 uses the second reliability to generate a third reliability that the decoding unit 206 uses in the decoding process.
  • the decoding unit 206 uses the third reliability to create a trellis diagram in which the number of bits of the encoded bit string per branch matches the least common multiple X, and decodes the convolutional code using the trellis diagram. process.
  • radio communication system 1 is configured such that transmitting apparatus 100 and receiving apparatus 200 perform radio communication.
  • a wireless communication device includes a transmitting device 100 and a receiving device 200, and wireless communication is performed between the wireless communication devices.
  • FIG. 15 is a diagram showing a configuration example of a wireless communication system 1a according to the second embodiment.
  • the radio communication system 1 a includes two radio communication devices 300 .
  • the wireless communication device 300 can perform two-way wireless communication with another wireless communication device 300 .
  • the configurations and operations of transmitting apparatus 100 and receiving apparatus 200 are the same as those of transmitting apparatus 100 and receiving apparatus 200 in the first embodiment.
  • 1, 1a wireless communication system 100 transmitter, 101 pattern generator, 102 encoder, 103 bit eraser, 104 modulator, 105 transmission processor, 106 transmitter antenna, 200 receiver, 201 receiver antenna, 202 receiver process section, 203 demodulation section, 204 likelihood synthesis section, 205 likelihood duplication section, 206 decoding section, 300 radio communication apparatus.

Abstract

無線通信システム（１）は、ビット消去パターンを生成するパターン生成部と、情報ビットを畳込み符号化し、第１のビット列を生成する符号化部と、ビット消去パターンに基づいて第１のビット列からビットを消去し、第２のビット列を生成するビット消去部と、第２のビット列を分割したビット列からシンボルを生成する変調部と、を備える送信装置（１００）と、複数の第１の信頼度を算出する復調部と、複数の合成ビット列に複数の第１の信頼度を合成した値を割り当て、複数の第２の信頼度を生成する尤度合成部と、複数の拡張ビット列に複製した複数の第２の信頼度を割り当て、複数の第３の信頼度を生成する尤度複製部と、トレリス線図を作成し、複数の第３の信頼度をトレリス線図の複数のブランチに割り当てることで復号する復号部と、を備える受信装置（２００）と、を備える。

Description

無線通信システム、無線通信装置、制御回路、記憶媒体および無線通信方法
　本開示は、トレリス線図を用いて復号する無線通信システム、無線通信装置、制御回路、記憶媒体および無線通信方法に関する。
　近年、端末から遠隔に設置される機器への制御、または端末から遠隔に設置される機器へのデータ収集が行われている。これらを行うために、無線通信を用いたセンサネットワーク、または無線通信を用いたＭ２Ｍ（Machine－To－Machine）通信が普及してきている。センサネットワークまたはＭ２Ｍ通信では、コストおよびネットワーク構築の柔軟性の観点から、無線通信する端末間は長距離で通信できることが望ましい。
　長距離の無線通信を実現するためには、長距離の伝搬によって減衰した微弱電波でも受信可能な感度性能の良い通信方式を用いる必要がある。感度性能の良い通信方式として、直交ＦＳＫ（Frequency　Shift　Keying）方式が挙げられる。直交ＦＳＫ方式とは、周波数の異なる互いに直交した搬送波にデータを割り当てて信号を変調する方式である。また、長距離の無線通信を実現するためには、長距離の伝搬路を介することによってデータに誤りが発生しても、誤ったデータの訂正ができるように、データが誤り訂正符号化されて送信されることが望ましい。誤り訂正符号化されたデータは、受信装置が備える復号装置によって復号される。
　特許文献１には、誤り訂正符号化として畳込み符号化され、変調多値数をＭとするＭ値ＦＳＫ方式によって変調されたデータを復号する復号装置についての技術が開示されている。従来、変調多値数Ｍと畳込み符号の符号化率Ｒとの関係に制約条件があったのに対し、特許文献１では、ビット消去周期と整合したトレリス線図を用いることによって、伝送速度を柔軟に設定可能としている。
特許第６６２８９４５号公報
　しかしながら、上記従来の技術によれば、復号装置で用いるトレリス線図に対して割り当てる信頼度が同じまたは近い値になる可能性がある。この場合、パス間の判別がつきにくく、復号誤りを招く、という問題があった。
　本開示は、上記に鑑みてなされたものであって、良好な復号特性を得るとともに、伝送速度を柔軟に設定することができる無線通信システムを得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本開示は、送信装置と、受信装置と、を備える無線通信システムである。送信装置は、ビット消去パターンを生成するパターン生成部と、情報ビットを符号化率に基づいて畳込み符号化することにより、第１のビット列を生成する符号化部と、ビット消去パターンに基づいて第１のビット列から第１のビット数ごとに１つ以上のビットを消去することで、第２のビット数に基づく第２のビット列を生成するビット消去部と、第２のビット列を分割したビット列を用いて変調することによりシンボルを生成する変調部と、を備える。受信装置は、シンボルが取り得る複数のビット列の信頼度である複数の第１の信頼度を算出する復調部と、第２のビット数のビットで構成されるビット列である複数の合成ビット列を生成し、複数の合成ビット列の信頼度に複数の第１の信頼度を合成した値を割り当て、複数の合成ビット列の信頼度である複数の第２の信頼度を生成する尤度合成部と、第１のビット数のビットで構成されるビット列である複数の拡張ビット列を生成し、複数の拡張ビット列の信頼度に複製した複数の第２の信頼度を割り当て、複数の拡張ビット列の信頼度である複数の第３の信頼度を生成する尤度複製部と、符号化率と複数の拡張ビット列とを用いてトレリス線図を作成し、複数の第３の信頼度をトレリス線図の複数のブランチに割り当てることで復号する復号部と、を備えることを特徴とする。
　本開示に係る無線通信システムは、良好な復号特性を得るとともに、伝送速度を柔軟に設定することができる、という効果を奏する。
実施の形態１に係る無線通信システムの構成例を示す図 実施の形態１に係る送信装置の構成例を示す図 実施の形態１に係る変調部が第２のビット列を分割して生成されたビット列と対応づける、周波数の異なる信号を周波数領域で示す図 実施の形態１に係る受信装置の構成例を示す図 実施の形態１に係る無線通信システムの一連の処理を示すフローチャート 拘束長が５、符号化率Ｒ＝１／２の一般的なトレリス線を示す図 実施の形態１に係る復号部が用いるトレリス線を示す図 実施の形態１に係る尤度合成部において４通りの第１の信頼度を２つ合成して１６通りの第２の信頼度を生成する処理を示す図 実施の形態１に係る尤度合成部が複数の第１の信頼度を合成して第２の信頼度を生成し、尤度複製部が第２の信頼度を複製して第３の信頼度を生成する処理を適用したときのトレリス線を示す図 図７に示すトレリス線図に対して最短でマージする４本のパスＡ～Ｄを表した図 図７のトレリス線図に対して、状態番号００００から出発し、３回の状態遷移を経て再度状態番号００００でマージする２２本のパスを表した図 拘束長７、符号化率Ｒ＝１／２、１ブランチ当り６ビットの符号化ビットが割り当てられる場合のトレリス線のうち、最短でマージする８本のパスを表した図 実施の形態１に係る無線通信システムが備える処理回路をプロセッサおよびメモリで実現する場合の処理回路の構成例を示す図 実施の形態１に係る無線通信システムが備える処理回路を専用のハードウェアで構成する場合の処理回路の例を示す図 実施の形態２に係る無線通信システムの構成例を示す図
　以下に、本開示の実施の形態に係る無線通信システム、無線通信装置、制御回路、記憶媒体および無線通信方法を図面に基づいて詳細に説明する。
実施の形態１．
　図１は、実施の形態１に係る無線通信システム１の構成例を示す図である。無線通信システム１は、送信装置１００と、受信装置２００と、を備える。送信装置１００と受信装置２００とは、無線通信を行う。送信装置１００は、データを畳込み符号化し、畳込み符号化したデータを変調して受信装置２００に送信する。受信装置２００は、送信装置１００から送信されたデータを受信する。
　送信装置１００の構成および動作について説明する。図２は、実施の形態１に係る送信装置１００の構成例を示す図である。送信装置１００は、パターン生成部１０１と、符号化部１０２と、ビット消去部１０３と、変調部１０４と、送信処理部１０５と、送信アンテナ１０６と、を備える。
　パターン生成部１０１は、符号化率、変調多値数、尤度合成数、誤り訂正符号の構造、復号単位などに基づいて、ビット消去部１０３において第１のビット列からビットを消去する対象のビットの位置を示すビット消去パターンを生成する。パターン生成部１０１は、生成したビット消去パターンをビット消去部１０３に出力する。なお、パターン生成部１０１の詳細な動作については後述する。
　符号化部１０２は、情報ビットをあらかじめ規定された符号化率に基づいて畳込み符号化することにより、第１のビット列を生成する。符号化部１０２は、生成した第１のビット列をビット消去部１０３に出力する。本実施の形態では、畳込み符号の具体例として、拘束長が５、符号化率Ｒ＝１／２の畳込み符号を用いて説明する。符号化率Ｒ＝１／２であるため、符号化部１０２は、情報ビット１ビット当り２ビットの符号化されたビット列を出力する。
　ビット消去部１０３は、パターン生成部１０１で生成されたビット消去パターンに基づいて、符号化部１０２で生成された第１のビット列から連続する第１のビット数ごとに１つ以上のビットを消去することで、第２のビット列を生成する。ビット消去部１０３は、生成した第２のビット列を変調部１０４に出力する。ビット消去部１０３がビットを周期的に消去することによって、第１のビット列は、符号化部１０２にて用いられた符号化率Ｒよりも符号化率が高い新たな符号化率Ｖの第２のビット列に変換される。例えば、ビット消去部１０３は、連続した６ビットの第１のビット列の中の２ビットを消去して第２のビット列を出力することで、符号化率Ｒ＝１／２の第１のビット列を符号化率Ｖ＝３／４の第２のビット列に変換する。
　具体的に、パターン生成部１０１で生成されたビット消去パターンを［１０１１０１］とし、ビット消去パターン中の［０］の位置に該当するビットを消去ビットとする。［１０１１０１］は、ビット消去部１０３が消去する対象のビットの位置を示すものである。この場合、連続した６ビットの符号化ビット列を［ａ、ｂ、ｃ、ｄ、ｅ、ｆ］とすると、ビット消去部１０３は、［ａ、ｂ、ｃ、ｄ、ｅ、ｆ］の２ビット目のｂと５ビット目のｅとを消去し、［ａ、ｃ、ｄ、ｆ］である４ビットを変調部１０４に出力する。ビット消去部１０３は、符号化ビット列の１周期内の定められた位置のビットを周期的に消去することによって、単位時間および単位周波数当りのデータ伝送効率を、ビット消去しない場合と比較して高くすることができる。第１のビット列は、１周期分のビット列であり、上記の具体例を用いて表すと、［ａ、ｂ、ｃ、ｄ、ｅ、ｆ］で表されるビット列である。第２のビット列は、第１のビット列から１ビット以上消去された１周期分のビット列であり、上記の具体例を用いて表すと、［ａ、ｃ、ｄ、ｆ］で表されるビット列である。符号化ビット列は、第１のビット数のビットで構成される符号化されたビット列である。
　変調部１０４は、ビット消去部１０３で生成された第２のビット列を１つ以上用いて、直交信号を用いた変調処理を行い、複数のシンボルを生成する。一例として、変調部１０４が、１周期分の第２のビット列から２つのシンボルを生成する場合を例に挙げて説明する。第２のビット列が［ａ、ｃ、ｄ、ｆ］で表されるとすると、変調部１０４が生成する２つのシンボルは、前方２ビットに該当する［ａ、ｃ］を示すシンボル、および後方２ビットに該当する［ｄ、ｆ］を示すシンボルとなる。変調部１０４は、第２のビット列を分割したビット列を用いて変調することによりシンボルを生成する。
　変調部１０４が行う直交信号を用いた変調処理の例として、例えば、周波数の異なる互いに直交した４つの信号を用いる直交４ＦＳＫを用いて変調処理を行うことが挙げられる。変調部１０４は、分割された第２のビット列を構成する２ビットが取り得る４つのビットパターンと直交した周波数の異なる４つの信号との対応付けを、ビットパターンと周波数の信号との１対１の組合せとして、４つの組合せをあらかじめ決めておく。変調部１０４は、ビット消去部１０３から取得した第２のビット列を分割して生成した複数のビット列に対応する周波数の信号を、あらかじめ決められた４つの組合せを用いて選択し、選択した周波数の信号を送信処理部１０５に出力する。変調部１０４が生成する１つのシンボルによって伝送されるビットの数は、第２のビット列を分割して生成されたビット列を構成する２ビットと同じ２ビットである。変調部１０４で第２のビット列を分割して生成される２ビットのビット列の数と１つのシンボルによって伝送されるビット数の乗算結果は、第２のビット列を構成する４ビットと同じ４ビットである。前述の乗算結果は、パターン生成部１０１で生成されたビット消去周期のビット数と同じ４ビットである。
　図３は、実施の形態１に係る変調部１０４が第２のビット列を分割して生成されたビット列と対応づける、周波数の異なる信号を周波数領域で示す図である。図３では、横軸を周波数、縦軸を信号の強さとして表す。信号１１～１４は、周波数の異なる互いに直交した信号である。例えば、変調部１０４は、ビット列［０、０］と信号１１とを対応づける。同様に、変調部１０４は、ビット列［０、１］と信号１２とを対応づける。変調部１０４は、ビット列［１、０］と信号１３とを対応付ける。変調部１０４は、ビット列［１、１］と信号１４とを対応付ける。変調部１０４は、ビット消去部１０３から取得した第２のビット列を分割して生成されたビット列のビットパターンに対して、対応する信号１１～１４のいずれか１つを送信処理部１０５に出力する。変調部１０４があるビット列に対して生成するシンボルは、信号１１～１４のいずれか１つの信号である。
　ビット消去部１０３が第１のビット列から第２のビット列を生成する処理を１周期とする場合の２周期分の第２のビット列に対する変調部１０４の処理について説明する。前述したように、ビット消去部１０３は、６ビットの第１のビット列に対して２ビットを消去した４ビットの第２のビット列を変調部１０４に出力する。このビット消去部１０３の処理は、連続した第１のビット列に対して周期的に行われる。変調部１０４は、ビット消去部１０３から周期的に出力される２ビットの信号を信号１１～１４のいずれか１つに対応付ける。例えば、符号化部１０２から１２ビットの２つの第１のビット列［ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、ｉ、ｊ、ｋ、ｍ］が得られ、ビット消去部１０３が、パターン生成部１０１で生成されたビット消去パターン［１、０、１、１、０、１］に基づいて、［ａ、ｃ、ｄ、ｆ、ｇ、ｉ、ｊ、ｍ］のようにビットを周期的に消去し、２つの第２のビット列を生成したとする。このビット消去部１０３の処理は、ビット消去部１０３がビットを消去する処理を２周期分行ったことに相当する。
　この場合、変調部１０４は、１周期目の処理結果に相当する［ａ、ｃ、ｄ、ｆ］のうち前方２ビットに相当する［ａ、ｃ］に対応する信号１１～１４のいずれか１つを選択し、選択した信号の周波数のシンボルを１つ生成する。また、変調部１０４は、［ａ、ｃ、ｄ、ｆ］のうち後方２ビットに相当する［ｄ、ｆ］に対応する信号１１～１４のいずれか１つを選択し、選択した信号の周波数のシンボルを１つ生成する。同様に、変調部１０４は、２周期目の処理結果に相当する［ｇ、ｉ、ｊ、ｍ］に対しても、前方の２ビットに相当する［ｇ、ｉ］に対応する信号１１～１４のいずれか１つを選択し、後方の２ビットに相当する［ｊ、ｍ］に対応する信号１１～１４のいずれか１つを選択し、選択した各信号の周波数のシンボルを生成する。
　送信処理部１０５は、変調部１０４によって選択された周波数の信号を用いて、あらかじめ規定された波形整形処理、ＤＡ（Digital　to　Analog）変換処理、アップコンバート処理、電力増幅処理などを行い、あらかじめ規定されたキャリア周波数を用いた高周波アナログ信号を生成する。送信処理部１０５は、生成した高周波アナログ信号を送信アンテナ１０６に出力する。送信アンテナ１０６は、送信処理部１０５で生成された高周波アナログ信号を送信する。以降の説明において、高周波アナログ信号を単に信号と称する場合がある。
　受信装置２００の構成および動作について説明する。図４は、実施の形態１に係る受信装置２００の構成例を示す図である。受信装置２００は、受信アンテナ２０１と、受信処理部２０２と、復調部２０３と、尤度合成部２０４と、尤度複製部２０５と、復号部２０６と、を備える。
　受信アンテナ２０１は、送信装置１００が送信した信号を受信する。受信処理部２０２は、受信アンテナ２０１で受信された受信信号に、フィルタ処理、ダウンコンバート処理、ＡＤ（Analog　to　Digital）処理などを施し、ベースバンド信号に変換する。受信処理部２０２は、変換したベースバンド信号を復調部２０３に出力する。
　復調部２０３は、受信したベースバンド信号を用いて、受信装置２００が受信した信号のシンボルが取り得る複数のビット列の信頼度である複数の第１の信頼度を算出する。復調部２０３は、例えば、送信装置１００の変調部１０４で用いた周波数の異なる４つの信号と同一の信号の情報を保持しておき、ベースバンド信号に、周波数の異なる４つの信号と相関処理を行うことで算出された相関電力値を信頼度とする。周波数の異なる４つの信号は互いに直交しているため、変調部１０４が出力した信号の周波数と一致する周波数の信号の相関電力値は、復調部２０３で算出された４通りの相関電力値のなかで最も大きくなり、変調部１０４が出力した信号の周波数と一致しない３通りの相関電力値は、雑音に近い小さな値をとることが期待される。復調部２０３の処理は、送信装置１００から送信されるシンボルの個数に応じたベースバンド信号に対して実施することとなる。復調部２０３は、算出した１つのシンボル当り４通りの複数の信頼度を、尤度合成部２０４に出力する。復調部２０３が算出した４通りの信頼度は、複数の第１の信頼度と呼ばれる。
　尤度合成部２０４は、第２のビット数のビットで構成されるビット列である複数の合成ビット列を生成し、複数の合成ビット列の信頼度に複数の第１の信頼度を合成した値を割り当て、複数の合成ビット列の信頼度である複数の第２の信頼度を生成する。尤度複製部２０５は、第１のビット数のビットで構成されるビット列である複数の拡張ビット列を生成し、複数の拡張ビット列の信頼度に複製した複数の第２の信頼度を割り当て、複数の拡張ビット列の信頼度であって、復号部２０６が畳込み符号を復号する処理を行うときに必要な複数の第３の信頼度を生成する。尤度合成部２０４および尤度複製部２０５の詳細な動作については、送信装置１００のパターン生成部１０１、および受信装置２００の復号部２０６の詳細な動作とともに後述する。
　復号部２０６は、符号化部１０２による符号化で用いられた拘束長が５、符号化率Ｒ＝１／２の畳込み符号を復号する処理を行う。前述したように、ビット消去部１０３は、第１のビット列からパターン生成部１０１で生成されたビット消去パターンに基づいて２ビットを消去している。一方、復調部２０３が尤度合成部２０４に出力する第１の信頼度は、２ビットを消去した後の４ビットの第２のビット列を分割して生成された２ビットのビット列を用いて変調処理が行われたシンボルに対する信頼度である。そのため、復号部２０６は、第１の信頼度をこのまま用いても消去された２ビットおよびビット列の分割を考慮した復号処理を行うことができない。
　復号部２０６は、ビット消去部１０３が第１のビット列からビットを消去するときに用いた第１のビット数と、符号化部１０２が用いた符号化率Ｒの逆数１／Ｒとの間の最小公倍数Ｘを算出する。復号部２０６は、最小公倍数Ｘと１ブランチ当りの符号化ビット列のビット数とが一致するように構成したトレリス線図を用いて復号を行う。本実施の形態の場合、ビット消去部１０３が用いた第１のビット数は６であり、符号化部１０２が用いた符号化率Ｒは１／２で符号化率Ｒの逆数１／Ｒは２となることから、最小公倍数Ｘは６となる。このため、復号部２０６は、１ブランチ当りの符号化ビット列のビット数が６となるようにトレリス線図を構成する。１ブランチ当りの符号化ビット列は、拡張ビット列とも呼ばれる。復号部２０６は、構成したトレリス線図を用いたビタビ復号を行うことで、符号化部１０２が用いた情報ビットを生成することができる。復号部２０６は、符号化率と複数の拡張ビット列とを用いてトレリス線図を作成し、複数の第３の信頼度をトレリス線図の複数のブランチに割り当てることで復号する。
　図５は、実施の形態１に係る無線通信システム１の一連の処理を示すフローチャートである。パターン生成部１０１は、符号化率、変調多値数、尤度合成数、誤り訂正符号の構造、復号単位などに基づいて、ビット消去パターンを生成する（ステップＳ１）。符号化部１０２は、情報ビットをあらかじめ規定された符号化率に基づいて畳込み符号化することによって、第１のビット列を生成する（ステップＳ２）。ビット消去部１０３は、パターン生成部１０１で定められた連続する第１のビット数ごとに、パターン生成部１０１で生成されたビット消去パターンに基づいて、符号化部１０２で生成された第１のビット列からビットを消去して第２のビット列を生成する（ステップＳ３）。変調部１０４は、第２のビット列を用いて、直交信号を用いた変調処理を行い、シンボルを生成する（ステップＳ４）。送信処理部１０５は、シンボルを用いて高周波アナログ信号を生成する（ステップＳ５）。送信アンテナ１０６は、高周波アナログ信号を受信アンテナ２０１に送信する（ステップＳ６）。
　受信アンテナ２０１は、送信アンテナ１０６が送信した信号を受信する（ステップＳ７）。受信処理部２０２は、受信した信号をベースバンド信号に変換する（ステップＳ８）。復調部２０３は、ベースバンド信号を用いて、複数の第１の信頼度を算出する（ステップＳ９）。尤度合成部２０４は、複数の第１の信頼度を用いて複数の第２の信頼度を算出する（ステップＳ１０）。尤度複製部２０５は、複数の第２の信頼度を用いて複数の第３の信頼度を算出する（ステップＳ１１）。復号部２０６は、複数の第３の信頼度を用いてトレリス線図を構成し、ビタビ復号を用いて復号する（ステップＳ１２）。
　受信装置２００の尤度合成部２０４、尤度複製部２０５、復号部２０６、および送信装置１００のパターン生成部１０１の詳細な動作について説明する。
　図６は、拘束長が５、符号化率Ｒ＝１／２の一般的なトレリス線を示す図である。図６は、３回分の状態遷移に対応した一般的なトレリス線図を示す。図６の状態番号４０１～４１６はトレリス線図における状態番号「００００」、「０００１」、…、「１１１１」を示す。なお、図６のブランチに付記される０または１の数値は、情報ビットと符号化ビット列との対応付けを示している。例えば、「０／００」と付したブランチは、情報ビットとしてビット０が符号化部１０２に入力されており、第１のビット列として、ビットが００である２ビットが符号化部１０２から出力されることを示す。なお、図６のトレリス線図は、一般的なトレリス線図を説明するものであり、復号部２０６が用いるトレリス線図ではない。また、紙幅の関係上、図６では一部のブランチにのみしか情報ビットと符号化ビット列との対応付けを記載していないが、本トレリス線図では全てのブランチに対し、情報ビットと符号化ビット列との対応付けがなされている。
　図７は、実施の形態１に係る復号部２０６が用いるトレリス線を示す図である。図７は、図６における３回分の状態遷移を１回分にまとめたものに相当する。図７では、状態番号は図の左端にのみ付している。復号部２０６が行う復号処理は、図７の左端から右端に向かって、状態番号を接続しているブランチに沿って状態遷移することで行われる。図７において、状態番号５０１～５１６は、図６と同様にトレリス線図における状態番号を示している。このため、図６では１回の状態遷移当り、情報ビット１ビット、および符号化ビット２ビットが各ブランチに割り当てられているのに対し、図７では１回の状態遷移当り、情報ビット３ビット、および符号化ビット６ビットが各ブランチに割り当てられている。つまり、図７は、復号部２０６が用いる最小公倍数Ｘと１ブランチ当りの符号化ビット列のビット数とが一致するように構成したトレリス線図である。
　図７のトレリス線図が示すように、復号部２０６では、１回の状態遷移当り、６ビット分の符号化ビット列に対する信頼度が必要となることがわかる。すなわち、復号部２０６は、１回の状態遷移あたり、６４通りの信頼度が必要である。一方、復調部２０３は、ビット消去部１０３で２ビットが消去された後に２ビットごとに分割され、さらに変調されたシンボルに対応する４通りの信頼度しか出力することができない。そのため、受信装置２００は、尤度合成部２０４および尤度複製部２０５において、復調部２０３が出力する４つの第１の信頼度を用いて、以下のように復号部２０６が必要とする６４通りの第３の信頼度を生成する処理を行う。
　尤度合成部２０４は、第２のビット列と、２つの第１の信頼度とを用いて１６通りの第２の信頼度を生成する。前述した、送信装置１００において変調部１０４がビット消去部１０３から取得した第２のビット列［ａ、ｃ、ｄ、ｆ］を［ａ、ｃ］および［ｄ、ｆ］の２ビットずつに分割する場合を例にして説明する。
　ビット消去部１０３から出力される第２のビット列［ａ、ｃ、ｄ、ｆ］は、変調部１０４において、［ａ、ｃ］の２ビットおよび［ｄ、ｆ］の２ビットに分割され、対応する２シンボル分のシンボルに変換される。これに対して、復調部２０３は、［ａ、ｃ］に基づいて生成されたシンボル、および［ｄ、ｆ］に基づいて生成されたシンボルの各々に対して、４通りの第１の信頼度を算出する。つまり、復調部２０３が４通りの第１の信頼度を尤度合成部２０４に出力する時点では、ビット消去部１０３で用いた第１のビット数である６ビット分の符号化ビット列のうち、シンボルで構成された２ビット分にのみ対応した信頼度が得られていることになる。
　尤度合成部２０４は、複数の第１の信頼度を合成する。尤度合成部２０４は、第２のビット数のビットで構成されるビット列である複数の合成ビット列を生成し、複数の合成ビット列の信頼度に合成した信頼度を割り当てることで、複数の合成ビット列の信頼度である、複数の第２の信頼度を生成する。第２のビット数は４であり、第２のビット列と同じ構成とする合成ビット列は［ａ、ｃ、ｄ、ｆ］である。そのため、尤度合成部２０４は、例えば、［ａ、ｃ、ｄ、ｆ］＝［０、０、０、０］の信頼度に、第１の信頼度のうち［ａ、ｃ］＝［０、０］の第１の信頼度と［ｄ、ｆ］＝［０、０］の第１の信頼度とを加算した値を割り当て、第２の信頼度として尤度複製部２０５に出力する。
　図８は、実施の形態１に係る尤度合成部２０４において４通りの第１の信頼度を２つ合成して１６通りの第２の信頼度を生成する処理を示す図である。図８において、例えば、復調部２０３で算出された４通りの第１の信頼度のうち、［ａ、ｃ］＝［０、０］に対応する信頼度、および［ｄ、ｆ］＝［０、０］に対応する信頼度が最も大きい場合、１６通りの第２の信頼度のうち［ａ、ｃ、ｄ、ｆ］＝［０、０、０、０］に対応する信頼度が最も大きな値となる（以降、最尤と呼ぶ）。さらに、第２の信頼度のうち、［ａ、ｃ］＝［０、０］に対応する第１の信頼度を用いて生成される［ａ、ｃ、ｄ、ｆ］＝［０、０、０、１］、［０、０、１、０］、［０、０、１、１］に対応する第２の信頼度、および［ｄ、ｆ］＝［０、０］に対応する第１の信頼度を用いて生成される［ａ、ｃ、ｄ、ｆ］＝［０、１、０、０］、［１、０、０、０］、［１、１、０、０］に対応する第２の信頼度も大きな値となる（以降、準最尤と呼ぶ）。
　尤度複製部２０５は、複数の第２の信頼度を複製する。また、尤度複製部２０５は、第１のビット数のビットで構成されるビット列である複数の拡張ビット列を生成する。尤度複製部２０５は、生成した複数の拡張ビット列の信頼度に、パターン生成部１０１で生成されたビット消去パターンに基づいて複製した複数の第２の信頼度を割り当てることで、複数の拡張ビット列の信頼度である、複数の第３の信頼度を生成する。第１のビット数は６であり、拡張ビット列は［ａ、ｂ、ｃ、ｄ、ｅ、ｆ］である。そのため、尤度複製部２０５は、例えば、［ａ、ｂ、ｃ、ｄ、ｅ、ｆ］＝［０、０、０、０、０、０］、［０、０、０、０、１、０］、［０、１、０、０、０、０］、［０、１、０、０、１、０］の信頼度に、第２の信頼度のうち［ａ、ｃ、ｄ、ｆ］＝［０、０、０、０］の第２の信頼度を割り当てて第３の信頼度を生成し、復号部２０６に出力する。なお、本実施の形態では、尤度複製部２０５で使用するビット消去パターンを送信装置１００および受信装置２００の間で共有する。
　図９は、実施の形態１に係る尤度合成部２０４が複数の第１の信頼度を合成して第２の信頼度を生成し、尤度複製部２０５が第２の信頼度を複製して第３の信頼度を生成する処理を適用したときのトレリス線を示す図である。図９において、破線で示した１回の状態遷移当り８本のブランチは、復調部２０３で算出された［ａ、ｃ］＝［０、０］に対する信頼度と［ｄ、ｆ］＝［０、０］に対する信頼度とを合成した値が複製される先のブランチを示す。また、図９において、点線で示した１回の状態遷移当り４８本のブランチは、復調部２０３で算出された［ａ、ｃ］＝［０、０］に対する信頼度、または復調部２０３で算出された［ｄ、ｆ］＝［０、０］に対する信頼度が複製される先のブランチを示す。
　復号部２０６は、符号化率と複数の拡張ビット列とを用いてトレリス線図を作成し、６４通りの第３の信頼度を対応するブランチに割り当てて、ビタビアルゴリズムを動作させることで復号処理を行い、符号化部１０２が用いた情報ビットを生成する。
　本実施の形態に係る無線通信システム１の特徴を詳細に説明する。畳込み符号の復号性能を左右する要素として、トレリス線図上でマージするパス同士の関係性が挙げられる。ビタビアルゴリズムでは、あるパスに対する信頼度はそのパスを構成する各ブランチに対応する信頼度の和として求められる。また、同じ状態番号から出発し、異なる状態遷移を経て再度同じ状態番号でマージする遷移を経る複数のパスは、復号誤りが生じやすいパスの組合せの一つである。本実施の形態では、尤度合成部２０４および尤度複製部２０５が、復調部２０３で算出された４通りの信頼度を合成および複製して、６４通りの信頼度を生成する処理を行っている。具体的には、尤度合成部２０４が２つの第１の信頼度を合成して第２の信頼度を生成し、さらに、尤度複製部２０５が第２の信頼度を複製して第３の信頼度を生成している。このため、復号部２０６では、同一または規定された差分以下の値の信頼度が割り当てられたブランチが多数発生する。規定された差分以下の値の信頼度とは、２つ以上の信頼度において差異が小さい、すなわち近い値を持つ信頼度のことである。復号部２０６は、同一または規定された差分以下の値の信頼度が割り当てられたブランチ間で確からしさが判別できなくなる。その結果、復号部２０６では、信頼度を合成および複製しない復号方法に比べて復号誤りが増大するおそれがある。復調部２０３で生成された第１の信頼度が復号部２０６のトレリス線図においてどのブランチに割り当てられるかは、パターン生成部１０１で生成されるビット消去パターンと、符号化部１０２で用いる誤り訂正符号の構造と、変調部１０４で１シンボル分の変調シンボルを生成するために第２のビット列を分割した数、つまり尤度合成部２０４で合成するシンボル数と、に依存する。
　そこで、パターン生成部１０１は、復号部２０６で使用されるトレリス線図において、確からしさを比較するパス間で、同一または規定された差分以下の値の信頼度が割り当てられるブランチが規定された数以下、すなわち少なくなるようなビット消去パターンを生成する。図１０は、図７に示すトレリス線図に対して最短でマージする４本のパスＡ～Ｄを表した図である。図１０において、ブランチ７０１およびブランチ７０２は、最短でマージする４本のパスＡ～ＤのうちパスＡを形成するブランチを示す。同様に、ブランチ７０３およびブランチ７０４はパスＢを形成するブランチを示し、ブランチ７０５およびブランチ７０６はパスＣを形成するブランチを示し、ブランチ７０７およびブランチ７０８はパスＤを形成するブランチを示す。パスＡ～Ｄは、左端の状態番号００００から出発し、２回の状態遷移を経て再度状態番号００００でマージする遷移を経ている。したがって、パスＡ～Ｄは、復号誤りが生じやすいパスの組合せの一つである。図１０において、パスＡの信頼度は、符号化ビット列００００００に対応するブランチ７０１の信頼度、および符号化ビット列００００００に対応するブランチ７０２の信頼度の和として求められる。さらに、ブランチ７０１およびブランチ７０２の信頼度は、尤度合成部２０４において２つの第１の信頼度を合成して生成された第２の信頼度が尤度複製部２０５で複製された第３の信頼度が割り当てられる。
　前述のとおり、トレリス線図においてブランチに割り当てられる第１の信頼度は、尤度合成部２０４で第１の信頼度を合成する数、および尤度複製部２０５で第２の信頼度を複製する拡張ビット列の組合せ、言い換えれば、ビット消去部１０３で用いるパターン生成部１０１で生成されたビット消去パターン、および変調部１０４で１つの第２のビット列を分割して生成されるシンボル数、に基づいて決定される。本実施の形態では、ビット消去部１０３において６ビットで構成される第１のビット列から２ビットを消去して４ビットで構成される第２のビット列を生成するため、本実施の形態で取り得るビット消去パターンは［０、０、１、１、１、１］、［０、１、０、１、１、１］、…、［１、１、１、１、０、０］の１５通り存在する。また、本実施の形態では、変調部１０４は、４ビットで構成される第２のビット列を２つに分割し、第２のビット列の前方２ビットに対応するシンボル、および第２のビット列の後方２ビットに対応するシンボルを生成する。
　そこで、パターン生成部１０１は、符号化部１０２で用いる誤り訂正符号の構造に基づいて割り当てられたトレリス線図におけるブランチに対応する符号化ビットにビット消去パターンを適用して抽出された４ビットを変調部１０４と同様に前方２ビットと後方２ビットとに分割した場合に、トレリス線図において確からしさを比較するパス間で同じ第１の信頼度が割り当てられるブランチの数が少なく、各パスが含む同じ第１の信頼度が割り当てられるブランチ数が異なるビット消去パターンを選択する。例えば、図１０に示す最短マージパスに対し、ビット消去パターン［１、１、０、０、１、１］を適用した場合を考える。第１のビット列を［ａ、ｂ、ｃ、ｄ、ｅ、ｆ］とすると、第２のビット列は［ａ、ｂ、ｅ、ｆ］となり、変調部１０４でシンボル生成のために分割された２つのビット列は［ａ、ｂ］および［ｅ、ｆ］となる。このとき、ブランチ７０１は、対応する符号化ビット列が００００００であるため、第１の信頼度のうち［ａ、ｂ］＝［０、０］に対する信頼度と［ｅ、ｆ］＝［０、０］に対する信頼度とを合成した値が割り当てられる。
　同様に、ブランチ７０２は、第１の信頼度のうち［ａ、ｂ］＝［０、０］に対する信頼度と［ｅ、ｆ］＝［０、０］に対する信頼度とを合成した値が割り当てられる。ブランチ７０３は、第１の信頼度のうち［ａ、ｂ］＝［１、１］に対する信頼度と［ｅ、ｆ］＝［１、０］に対する信頼度とを合成した値が割り当てられる。ブランチ７０４は、第１の信頼度のうち［ａ、ｂ］＝［０、１］に対する信頼度と［ｅ、ｆ］＝［０、０］に対する信頼度とを合成した値が割り当てられる。ブランチ７０５は、第１の信頼度のうち［ａ、ｂ］＝［０、０］に対する信頼度と［ｅ、ｆ］＝［１、０］に対する信頼度とを合成した値が割り当てられる。ブランチ７０６は、第１の信頼度のうち［ａ、ｂ］＝［１、０］に対する信頼度と［ｅ、ｆ］＝［１、１］に対する信頼度とを合成した値が割り当てられる。ブランチ７０７は、第１の信頼度のうち［ａ、ｂ］＝［１、１］に対する信頼度と［ｅ、ｆ］＝［０、０］に対する信頼度とを合成した値が割り当てられる。ブランチ７０８は、第１の信頼度のうち［ａ、ｂ］＝［１、１］に対する信頼度と［ｅ、ｆ］＝［１、１］に対する信頼度とを合成した値が割り当てられる。
　ここで、雑音のない理想的な状態を仮定すると、変調部１０４で使用した第２のビット列が［ａ、ｂ、ｅ、ｆ］＝［０、０、０、０］である場合、第１の信頼度のうち［ａ、ｂ］＝［０、０］に対応する信頼度、および［ｅ、ｆ］＝［０、０］に対応する信頼度が最大となる。そのため、第１の信頼度のうち［ａ、ｂ］＝［０、０］に対応する信頼度、および［ｅ、ｆ］＝［０、０］に対応する信頼度が割り当てられるブランチ７０１およびブランチ７０２は、全てのブランチのうち最も大きな信頼度を持つ最尤ブランチとなる。さらに、ブランチ７０１に割り当てられた信頼度およびブランチ７０２に割り当てられた信頼度の和で生成されるパスＡの信頼度は全てのパスのうち最大となり、パスＡは最尤パスとなる。また、第１の信頼度のうち［ａ、ｂ］＝［０、０］に対応する信頼度、または［ｅ、ｆ］＝［０、０］に対応する信頼度が割り当てられるブランチ７０４、ブランチ７０５、およびブランチ７０７は、最尤ブランチに次ぐ大きな信頼度を持つ準最尤ブランチとなり、これらのブランチを含むパスＢ～Ｄは準最尤パスとなる。そのため、図１０に示す４本の最短マージパス間で確からしさを比較するとき、パスＡ～Ｄのいずれも大きな値を持つため判別がしにくく、復号部２０６において復号誤りが増大するおそれがある。
　一方、ビット消去パターンを［１、０、１、１、１、０］とした場合、第２のビット列は［ａ、ｃ、ｄ、ｅ］となり、変調部１０４でシンボル生成のために使用する第２のビット列を分割したビット列は［ａ、ｃ］および［ｄ、ｅ］となる。このとき、図１０に示す４本の最短マージパスのうち、パスＡは［ａ、ｃ］＝［０、０］に対する信頼度、および［ｄ、ｅ］＝［０、０］に対する信頼度が割り当てられたブランチ７０１およびブランチ７０２を含み、最尤パスとなる。しかしながら、パスＢ～Ｄはいずれも最尤ブランチおよび準最尤ブランチを含まない。そのため、復号部２０６において図１０に示す４本の最短マージパス間の判別をする際に誤りが生じにくく、ビット消去パターンを［１、１、０、０、１、１］とした場合と比較してビット消去パターンを［１、０、１、１、１、０］とした場合の方がビット消去による復号性能の劣化を抑制できることが分かる。そのため、本実施の形態において、パターン生成部１０１は、ビット消去パターンとして［１、０、１、１、１、０］を生成し、ビット消去部１０３に出力する。パターン生成部１０１は、復号部２０６で使用されるトレリス線図において確からしさを比較するパスのうち最短でマージするパス間で、同一または規定された差分以下の値の信頼度が割り当てられるブランチが規定された数以下、すなわち少なくなるようなビット消去パターンを生成する。
　なお、本実施の形態では、図１０に示す４本の最短マージパスに基づいてビット消去パターンを選択する場合を例示したが、これに限定されない。例えば、２番目に最短であるマージパス、つまり図１０に示す最短マージパスでは２回の状態遷移を経るのに対し、３回の状態遷移を経るマージパスに基づいてビット消去パターンを選択しても同様の効果が得られる。
　図１１は、図７のトレリス線図に対して、状態番号００００から出発し、３回の状態遷移を経て再度状態番号００００でマージする２２本のパスを表した図である。図１０に示す最短マージパスの場合と同様に、パターン生成部１０１は、これらのパスが含む各ブランチに対応する符号化ビットに対して取り得るビット消去パターンを適用し、抽出された４ビットを前方２ビットと後方２ビットとに分割して得られる１ブランチ当り２つのビット列を算出する。そして、パターン生成部１０１は、このうち３回の状態遷移を経る２２本のパスが含む最尤ブランチおよび準最尤ブランチの数が少ないビット消去パターンを選択する。例えば、パターン生成部１０１がビット消去パターン［１、１、０、０、１、１］を適用した場合、図１１に示す２２本のマージパスのうち２０本のパスが最尤ブランチまたは準最尤ブランチを含むため、復号部２０６において復号誤りが増加するおそれがある。これに対し、パターン生成部１０１がビット消去パターン［１、０、１、１、１、０］を適用した場合、図１１に示す２２本のマージパスのうち最尤ブランチまたは準最尤ブランチを含むパスは１４本と減少するため、復号部２０６において復号誤りが抑制できることが分かる。そのため、パターン生成部１０１は、ビット消去パターンとして［１、０、１、１、１、０］を生成し、ビット消去部１０３に出力する。パターン生成部１０１は、符号化部１０２で用いられる誤り訂正符号の構造、および尤度合成部２０４で合成される第１の信頼度の数に基づいてビット消去パターンを生成する。
　また、本実施の形態では、パターン生成部１０１において、図１０に示す拘束長５の場合に最尤ブランチまたは準最尤ブランチを含むパスの数が少ないビット消去パターンを選択する場合を例示したが、これに限定されない。例えば、パターン生成部１０１において、最尤ブランチまたは準最尤ブランチを含むパスの数が少なく、さらに、各パスが含む最尤ブランチまたは準最尤ブランチの数にばらつきが生じるビット消去パターンを選択しても同様の効果が得られる。
　図１２は、拘束長７、符号化率Ｒ＝１／２、１ブランチ当り６ビットの符号化ビットが割り当てられる場合のトレリス線のうち、最短でマージする８本のパスを表した図である。図１２における８本のマージパスは、左端の状態番号００００００から出発し、３回の状態遷移を経て再度状態番号００００００でマージする。図１０に示す拘束長５の場合と同様に、パターン生成部１０１は、これらのパスが含む各ブランチに対応する符号化ビットに対して取り得るビット消去パターンを適用し、抽出されたビット列を変調部１０４と同様に分割して得られる複数のビット列を算出する。例えば、図１０と同様に符号化率Ｖ＝３／４とした場合に取り得るビットパターンは１５通りあるため、パターン生成部１０１は、図１２に示す８本のマージパスが含む最尤ブランチおよび準最尤ブランチ数が少なく、さらに各パスが含む最尤ブランチおよび準最尤ブランチの数にばらつきが生じるビット消去パターンを選択する。
　例えば、パターン生成部１０１において、ビット消去パターン［１、０、１、１、０、１］を適用した場合、およびビット消去パターン［０、１、１、１、１、０］を適用した場合は、最尤ブランチおよび準最尤ブランチを含むパスは８本中４本と同じ数となる。しかしながら、各パスが含む最尤ブランチまたは準最尤ブランチの数が異なる。パターン生成部１０１がビット消去パターン［１、０、１、１、０、１］を適用した場合、最尤ブランチを２本含むパスが１本と、準最尤ブランチを３本含むパスが１本と、準最尤ブランチを２本含むパスが１本と、準最尤ブランチを１本含むパスが１本と、で構成される。一方、パターン生成部１０１がビット消去パターン［０、１、１、１、１、０］を適用した場合、最尤ブランチを２本含むパスが１本と、準最尤ブランチを２本含むパスが３本と、で構成される。パターン生成部１０１がビット消去パターン［０、１、１、１、１、０］を適用した場合と比較して、パターン生成部１０１がビット消去パターン［１、０、１、１、０、１］を適用した場合は図１２に示す最短マージパス間で確からしさを判別する際に区別がつきやすく、復号部２０６において復号誤りを抑制できることが分かる。そのため、パターン生成部１０１は、ビット消去パターンとして［１、０、１、１、０、１］を生成し、ビット消去部１０３に出力する。
　また、本実施の形態では、ビット消去部１０３が、６ビットごとに２ビットを消去することで符号化率Ｖ＝３／４とする場合について例示したが、これに限定されない。本実施の形態は、例えば、ビット消去部１０３が８ビットごとに２ビットを消去することで符号化率Ｖ＝２／３とするような場合にも適用できる。この場合、変調部１０４は、６ビットの第２のビット列を３つに分割した２ビットのビット列に対応したシンボルを出力する。また、復号部２０６は、ビット消去部１０３で用いている第１のビット数８と、符号化部１０２で用いる符号化率の逆数２／１との最小公倍数Ｘ＝８を求め、これと一致するようにブランチ当りの符号化ビット列のビット数が８となるように構成したトレリス線図を用いて復号する。そのため、パターン生成部１０１は、これらの情報に基づいて、復号部２０６で使用されるトレリス線図において確からしさを比較するパス間で同一または規定された差分以下の値の信頼度が割り当てられるブランチが規定された数以下、すなわち少なくなるようなビット消去パターンを生成する。
　例えば、パターン生成部１０１がビット消去パターン［１、０、１、０、１、１、１、１］を生成した場合、ビット消去部１０３が符号化部１０２の出力［ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ］から２ビット［ｂ、ｄ］を消去して［ａ、ｃ、ｅ、ｆ、ｇ、ｈ］のビット列を出力することが考えられる。変調部１０４は、ビット消去部１０３から出力された６ビットのビット列を３つに分割した［ａ、ｃ］、［ｅ、ｆ］、および［ｇ、ｈ］の各２ビットが１シンボルとなる４ＦＳＫを用いてシンボルを構成する。復調部２０３は、４ＦＳＫに対応した４通りの第１の信頼度を算出し、尤度合成部２０４に出力する。尤度合成部２０４は、４通りの第１の信頼度を３シンボル分合成して６４通りの第２の信頼度を生成し、尤度複製部２０５に出力する。尤度複製部２０５は、６４通りの第２の信頼度から２５６通りの第３の信頼度を複製して復号部２０６に出力する。復号部２０６は、１ブランチ当り８ビットが割り当てられたトレリス線図に基づいて、尤度複製部２０５から出力された２５６通りの第３の信頼度を用いて復号する。
　また、本実施の形態では、変調部１０４の変調方式としてＦＳＫを用いる構成としたが、これに限定されず、シンボル単位で信頼度を算出可能な方式であればＦＳＫに限られない。本実施の形態は、特にビット当たりの信頼度を正確に算出することが困難なＦＳＫ、Ｍ－ａｒｙ伝送方式などの直交信号に基づいて変調信号を生成する方式に適用されることが好ましい。変調信号を生成する方式について、例えば、本実施の形態で用いた４ＦＳＫに代えて、長さ４のアダマール系列を用いるＭ－ａｒｙ伝送方式（Ｍ＝４）を適用した場合について説明する。Ｍ－ａｒｙ伝送方式を適用する場合、変調部１０４は、周波数の異なる互いに直交した４つの信号に代えて、アダマール系列から生成される互いに直交した４つの直交系列を用いてシンボルを生成する。また、変調部１０４は、４ＦＳＫを用いる場合と同様に、第２のビット列の前方２ビットまたは後方２ビットとの対応付けをあらかじめ決めておき、入力された第２のビット列に応じて直交系列を選択して出力する。復調部２０３は、変調部１０４で用いる４つの直交系列と同じものを保持しておき、ベースバンド信号に、４つの直交系列と相関処理を行うことで相関電力値を算出する。また、復調部２０３は、４ＦＳＫの場合と同様に、相関電力値を信頼度として出力する。その他の処理は４ＦＳＫの場合の処理と同様である。
　また、本実施の形態では、送信装置１００がパターン生成部１０１を備え、パターン生成部１０１で生成されたビット消去パターンを受信装置２００と共有することとしたが、受信装置がパターン生成部１０１を備え、送信装置１００とビット消去パターンを共有する構成としても、同様の効果を得ることができる。さらに、パターン生成部１０１は、ビット消去部１０３の１回または複数回の動作ごとにビット消去パターンを生成してもよいし、ビット消去部１０３の初回動作時のみビット消去パターンを生成してもよい。
　また、本実施の形態では、復号部２０６は、ビット消去部１０３における第１のビット数と、符号化部１０２で用いる符号化率Ｒの逆数１／Ｒとの最小公倍数Ｘを求め、最小公倍数Ｘと１ブランチ当りのビット数とが一致するブランチのトレリス線図を構成するようにしたが、これに限定されない。復号部２０６は、１ブランチ当りのビット数が最小公倍数Ｘ以外の公倍数のトレリス線図を構成しても同様の効果を得ることができる。
　また、本実施の形態では、復調部２０３が第１の信頼度を生成する方法として、ベースバンド信号と、周波数の信号との相関電力値を用いるように構成したが、これに限定されない。例えば、復調部２０３は、ベースバンド信号と、周波数の信号との複素相関値を算出し、算出された複素相関値の実数成分を第１の信頼度として出力することが挙げられる。この複素相関値を用いて第１の信頼度を算出する処理は、同期検波ＦＳＫ処理に相当し、復調部２０３は、相関電力値を用いる場合と比較して雑音に強い信頼度を生成することができる。
　つづいて、無線通信システム１のハードウェア構成について説明する。無線通信システム１において、送信アンテナ１０６および受信アンテナ２０１はアンテナ素子である。パターン生成部１０１、符号化部１０２、ビット消去部１０３、変調部１０４、送信処理部１０５、受信処理部２０２、復調部２０３、尤度合成部２０４、尤度複製部２０５、および復号部２０６は、処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。処理回路は制御回路とも呼ばれる。
　図１３は、実施の形態１に係る無線通信システム１が備える処理回路をプロセッサ９１およびメモリ９２で実現する場合の処理回路９０の構成例を示す図である。図１３に示す処理回路９０は制御回路であり、プロセッサ９１およびメモリ９２を備える。処理回路９０がプロセッサ９１およびメモリ９２で構成される場合、処理回路９０の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路９０は、無線通信システム１の処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路９０により実現される各機能を無線通信システム１に実行させるためのプログラムであるともいえる。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。
　上記プログラムは、送信装置１００において、パターン生成部１０１が、ビット消去パターンを生成する第１のステップと、符号化部１０２が、情報ビットを符号化率に基づいて畳込み符号化することにより、第１のビット列を生成する第２のステップと、ビット消去部１０３が、ビット消去パターンに基づいて第１のビット列から第１のビット数ごとに１つ以上のビットを消去することで、第２のビット数に基づく第２のビット列を生成する第３のステップと、変調部１０４が、第２のビット列を分割したビット列を用いて変調することによりシンボルを生成する第４のステップと、受信装置２００において、復調部２０３が、シンボルが取り得る複数のビット列の信頼度である複数の第１の信頼度を算出する第５のステップと、尤度合成部２０４が、第２のビット数のビットで構成されるビット列である複数の合成ビット列を生成し、複数の合成ビット列の信頼度に複数の第１の信頼度を合成した値を割り当て、複数の合成ビット列の信頼度である複数の第２の信頼度を生成する第６のステップと、尤度複製部２０５が、第１のビット数のビットで構成されるビット列である複数の拡張ビット列を生成し、複数の拡張ビット列の信頼度に複製した複数の第２の信頼度を割り当て、複数の拡張ビット列の信頼度である複数の第３の信頼度を生成する第７のステップと、復号部２０６が、符号化率と複数の拡張ビット列とを用いてトレリス線図を作成し、複数の第３の信頼度をトレリス線図の複数のブランチに割り当てることで復号する第８のステップと、を無線通信システム１に実行させるプログラムであるとも言える。
　ここで、プロセッサ９１は、例えば、ＣＰＵ（Central　Processing　Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital　Signal　Processor）などである。また、メモリ９２は、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable　Programmable　ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Electrically　ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital　Versatile　Disc）などが該当する。
　図１４は、実施の形態１に係る無線通信システム１が備える処理回路を専用のハードウェアで構成する場合の処理回路９３の例を示す図である。図１４に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field　Programmable　Gate　Array）、またはこれらを組み合わせたものが該当する。処理回路については、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。
　以上説明したように、本実施の形態によれば、送信装置１００において、パターン生成部１０１は、符号化率、変調多値数、尤度合成数、誤り訂正符号の構造、復号単位などに基づいてビット消去パターンを生成する。ビット消去部１０３は、ビット消去パターンに基づいて、第１のビット列から少なくとも１つのビットを消去し、第２のビット列を生成する。変調部１０４は、第２のビット列を分割したビット列を用いて、シンボルを生成する。受信装置２００において、復調部２０３は、変調部１０４が出力したシンボルに対する第１の信頼度を求める。尤度合成部２０４は、複数の第１の信頼度を合成し、第２の信頼度を求める。尤度複製部２０５は、第２の信頼度を用いて、復号部２０６が復号処理で用いる第３の信頼度を生成する。復号部２０６は、第３の信頼度を用いて１ブランチ当りの符号化ビット列のビット数と、最小公倍数Ｘとが一致するトレリス線図を作成し、トレリス線図を用いて畳込み符号の復号処理を行う。
　これにより、無線通信システム１は、送信装置１００が符号化率Ｒ＝３／４のような符号化率の逆数が自然数とならないような符号化率で符号化し、さらに、変調多値数とビット消去周期とが一致しない場合でも、シンボル単位の信頼度を用いた復号により良好な誤り率特性を実現可能となる。したがって、受信装置２００は、柔軟な伝送速度の設定をすることができる。すなわち、無線通信システム１は、良好な復号特性と柔軟な伝送速度の設定を同時実現することができる。
実施の形態２．
　実施の形態１では、無線通信システム１は、送信装置１００と受信装置２００とが無線通信を行う構成であった。実施の形態２では、無線通信装置が送信装置１００および受信装置２００を備え、無線通信装置同士が無線通信を行う場合について説明する。
　図１５は、実施の形態２に係る無線通信システム１ａの構成例を示す図である。無線通信システム１ａは、２つの無線通信装置３００を備える。無線通信装置３００は、双方向で他の無線通信装置３００と無線通信を行うことができる。無線通信装置３００において、送信装置１００および受信装置２００の構成および動作は、実施の形態１の送信装置１００および受信装置２００の構成および動作と同じである。
　以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，１ａ　無線通信システム、１００　送信装置、１０１　パターン生成部、１０２　符号化部、１０３　ビット消去部、１０４　変調部、１０５　送信処理部、１０６　送信アンテナ、２００　受信装置、２０１　受信アンテナ、２０２　受信処理部、２０３　復調部、２０４　尤度合成部、２０５　尤度複製部、２０６　復号部、３００　無線通信装置。

Claims (8)

  1. 　ビット消去パターンを生成するパターン生成部と、
    　情報ビットを符号化率に基づいて畳込み符号化することにより、第１のビット列を生成する符号化部と、
    　前記ビット消去パターンに基づいて前記第１のビット列から第１のビット数ごとに１つ以上のビットを消去することで、第２のビット数に基づく第２のビット列を生成するビット消去部と、
    　前記第２のビット列を分割したビット列を用いて変調することによりシンボルを生成する変調部と、
    　を備える送信装置と、
    　前記シンボルが取り得る複数のビット列の信頼度である複数の第１の信頼度を算出する復調部と、
    　前記第２のビット数のビットで構成されるビット列である複数の合成ビット列を生成し、前記複数の合成ビット列の信頼度に前記複数の第１の信頼度を合成した値を割り当て、前記複数の合成ビット列の信頼度である複数の第２の信頼度を生成する尤度合成部と、
    　前記第１のビット数のビットで構成されるビット列である複数の拡張ビット列を生成し、前記複数の拡張ビット列の信頼度に複製した前記複数の第２の信頼度を割り当て、前記複数の拡張ビット列の信頼度である複数の第３の信頼度を生成する尤度複製部と、
    　前記符号化率と前記複数の拡張ビット列とを用いてトレリス線図を作成し、前記複数の第３の信頼度を前記トレリス線図の複数のブランチに割り当てることで復号する復号部と、
    　を備える受信装置と、
    　を備えることを特徴とする無線通信システム。
  2. 　前記パターン生成部は、前記復号部で使用されるトレリス線図において確からしさを比較するパス間で、同一または規定された差分以下の値の信頼度が割り当てられるブランチが規定された数以下になる前記ビット消去パターンを生成する、
    　ことを特徴とする請求項１に記載の無線通信システム。
  3. 　前記パターン生成部は、前記復号部で使用されるトレリス線図において確からしさを比較するパスのうち最短でマージするパス間で、同一または規定された差分以下の値の信頼度が割り当てられるブランチが規定された数以下になる前記ビット消去パターンを生成する、
    　ことを特徴とする請求項２に記載の無線通信システム。
  4. 　前記パターン生成部は、前記符号化部で用いられる誤り訂正符号の構造、および前記尤度合成部で合成される前記第１の信頼度の数に基づいて前記ビット消去パターンを生成する、
    　ことを特徴とする請求項１から３のいずれか１つに記載の無線通信システム。
  5. 　ビット消去パターンを生成するパターン生成部と、
    　情報ビットを符号化率に基づいて畳込み符号化することにより、第１のビット列を生成する符号化部と、
    　前記ビット消去パターンに基づいて前記第１のビット列から第１のビット数ごとに１つ以上のビットを消去することで、第２のビット数に基づく第２のビット列を生成するビット消去部と、
    　前記第２のビット列を分割したビット列を用いて変調することによりシンボルを生成する変調部と、
    　を備える送信装置と、
    　前記シンボルが取り得る複数のビット列の信頼度である複数の第１の信頼度を算出する復調部と、
    　前記第２のビット数のビットで構成されるビット列である複数の合成ビット列を生成し、前記複数の合成ビット列の信頼度に前記複数の第１の信頼度を合成した値を割り当て、前記複数の合成ビット列の信頼度である複数の第２の信頼度を生成する尤度合成部と、
    　前記第１のビット数のビットで構成されるビット列である複数の拡張ビット列を生成し、前記複数の拡張ビット列の信頼度に複製した前記複数の第２の信頼度を割り当て、前記複数の拡張ビット列の信頼度である複数の第３の信頼度を生成する尤度複製部と、
    　前記符号化率と前記複数の拡張ビット列とを用いてトレリス線図を作成し、前記複数の第３の信頼度を前記トレリス線図の複数のブランチに割り当てることで復号する復号部と、
    　を備える受信装置と、
    　を備えることを特徴とする無線通信装置。
  6. 　無線通信システムを制御するための制御回路であって、
    　ビット消去パターンを生成、
    　情報ビットを符号化率に基づいて畳込み符号化することにより、第１のビット列を生成、
    　前記ビット消去パターンに基づいて前記第１のビット列から第１のビット数ごとに１つ以上のビットを消去することで、第２のビット数に基づく第２のビット列を生成、
    　前記第２のビット列を分割したビット列を用いて変調することによりシンボルを生成、
    　前記シンボルが取り得る複数のビット列の信頼度である複数の第１の信頼度を算出、
    　前記第２のビット数のビットで構成されるビット列である複数の合成ビット列を生成し、前記複数の合成ビット列の信頼度に前記複数の第１の信頼度を合成した値を割り当て、前記複数の合成ビット列の信頼度である複数の第２の信頼度を生成、
    　前記第１のビット数のビットで構成されるビット列である複数の拡張ビット列を生成し、前記複数の拡張ビット列の信頼度に複製した前記複数の第２の信頼度を割り当て、前記複数の拡張ビット列の信頼度である複数の第３の信頼度を生成、
    　前記符号化率と前記複数の拡張ビット列とを用いてトレリス線図を作成し、前記複数の第３の信頼度を前記トレリス線図の複数のブランチに割り当てることで復号、
    　を前記無線通信システムに実施させることを特徴とする制御回路。
  7. 　無線通信システムを制御するためのプログラムを記憶した記憶媒体であって、
    　前記プログラムは、
    　ビット消去パターンを生成、
    　情報ビットを符号化率に基づいて畳込み符号化することにより、第１のビット列を生成、
    　前記ビット消去パターンに基づいて前記第１のビット列から第１のビット数ごとに１つ以上のビットを消去することで、第２のビット数に基づく第２のビット列を生成、
    　前記第２のビット列を分割したビット列を用いて変調することによりシンボルを生成、
    　前記シンボルが取り得る複数のビット列の信頼度である複数の第１の信頼度を算出、
    　前記第２のビット数のビットで構成されるビット列である複数の合成ビット列を生成し、前記複数の合成ビット列の信頼度に前記複数の第１の信頼度を合成した値を割り当て、前記複数の合成ビット列の信頼度である複数の第２の信頼度を生成、
    　前記第１のビット数のビットで構成されるビット列である複数の拡張ビット列を生成し、前記複数の拡張ビット列の信頼度に複製した前記複数の第２の信頼度を割り当て、前記複数の拡張ビット列の信頼度である複数の第３の信頼度を生成、
    　前記符号化率と前記複数の拡張ビット列とを用いてトレリス線図を作成し、前記複数の第３の信頼度を前記トレリス線図の複数のブランチに割り当てることで復号、
    　を前記無線通信システムに実施させることを特徴とする記憶媒体。
  8. 　無線通信システムにおける無線通信方法であって、
    　送信装置において、
    　パターン生成部が、ビット消去パターンを生成する第１のステップと、
    　符号化部が、情報ビットを符号化率に基づいて畳込み符号化することにより、第１のビット列を生成する第２のステップと、
    　ビット消去部が、前記ビット消去パターンに基づいて前記第１のビット列から第１のビット数ごとに１つ以上のビットを消去することで、第２のビット数に基づく第２のビット列を生成する第３のステップと、
    　変調部が、前記第２のビット列を分割したビット列を用いて変調することによりシンボルを生成する第４のステップと、
    　受信装置において、
    　復調部が、前記シンボルが取り得る複数のビット列の信頼度である複数の第１の信頼度を算出する第５のステップと、
    　尤度合成部が、前記第２のビット数のビットで構成されるビット列である複数の合成ビット列を生成し、前記複数の合成ビット列の信頼度に前記複数の第１の信頼度を合成した値を割り当て、前記複数の合成ビット列の信頼度である複数の第２の信頼度を生成する第６のステップと、
    　尤度複製部が、前記第１のビット数のビットで構成されるビット列である複数の拡張ビット列を生成し、前記複数の拡張ビット列の信頼度に複製した前記複数の第２の信頼度を割り当て、前記複数の拡張ビット列の信頼度である複数の第３の信頼度を生成する第７のステップと、
    　復号部が、前記符号化率と前記複数の拡張ビット列とを用いてトレリス線図を作成し、前記複数の第３の信頼度を前記トレリス線図の複数のブランチに割り当てることで復号する第８のステップと、
    　を含むことを特徴とする無線通信方法。
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