WO2022153729A1 - 制御線の配線構造、それを有する鉄道用電力変換器、制御線敷設方法 - Google Patents

制御線の配線構造、それを有する鉄道用電力変換器、制御線敷設方法 Download PDF

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恭彦 河野
智之 三好
Original Assignee
株式会社日立製作所
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters

Definitions

  • the present invention relates to a control line wiring structure, a railway power converter having the same, and a control line laying method.
  • IGBTs Insulated Gate Bipolar Transistors
  • Patent Document 1 discloses a technique for reducing switching loss of an IGBT by providing a plurality of gate electrodes and applying a voltage to them in a predetermined sequence. Since these devices have a plurality of gates, they are also called multi-gate semiconductor devices. Since these multi-gate semiconductor devices can realize low loss that could not be achieved by conventional IGBTs, research and development for their practical use are being actively carried out.
  • control line the gate wiring and the auxiliary emitter wiring (hereinafter, both are collectively referred to as "control line") are brought close to each other and sometimes twisted. Furthermore, in the case of a multi-gate IGBT, it is difficult to bring all the gate wiring and the auxiliary emitter wiring close to each other at the same distance by simply adjoining the auxiliary emitter wiring because there are multiple gate wirings. There will be a difference in inductance.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a wiring structure of a control line in which the inductance is uniformly reduced.
  • the present invention that solves the above problems causes a current flowing through a main terminal pair from a multi-gate semiconductor element having a main terminal pair and a plurality of control terminals for controlling the current flowing through the main terminal pair at a control voltage applied to the control terminals. It is a wiring structure of a control line connecting to the gate driver to be controlled, and has a first current path and a second current path connected between the terminal including the control terminal and the gate driver, and has a second current path. The first current path and the second current path were laid adjacent to each other so as to cancel the electromagnetic field formed by the currents flowing through them.
  • FIG. 5 is a cross-sectional view taken along the line AB of the control line shown in FIG. It is a block diagram which illustrates the inverter circuit using a single gate IGBT.
  • FIG. 3 is a cross-sectional view taken along the line AB of the control line shown in FIG. It is a block diagram which shows the wiring structure of the control line which concerns on Example 2 of this invention. It is a block diagram which shows the wiring structure of the control line which concerns on Example 3 of this invention.
  • the present invention relates to a gate circuit of a power semiconductor element used in a power converter, and particularly relates to gate wiring 102, 106 of a multi-gate semiconductor element 100, 104 having a plurality of gates, and a power converter for a railway having the gate wiring 102, 106.
  • FIG. 1 is a configuration diagram showing a wiring structure of control lines of the multi-gate semiconductor elements 100 and 104 according to the first embodiment of the present invention (hereinafter, also referred to as “wiring structure of FIG. 1” or “wiring structure of the first embodiment”). be.
  • wiring structure of FIG. 1 or “wiring structure of the first embodiment”.
  • a pair of multi-gate semiconductor elements 100 and 104 are connected in series between a positive power supply line 110 and a negative power supply line 111, and an inverter circuit whose intermediate point is an AC output line 112 (hereinafter referred to as an inverter circuit). Not limited to the above, it is also called a "power converter").
  • the controller 108 generates a control signal for the desired operation in the inverter circuit, and causes the gate drivers 101 and 105 to generate a control voltage for alternately turning on / off the multi-gate semiconductor elements 100 and 104.
  • This control voltage is applied from the gate drivers 101 and 105 to the control terminals (gate terminals) of the multi-gate semiconductor elements 100 and 104 via the control lines formed by the first current path and the second current path.
  • the wiring structure of FIG. 1 is composed of a control line having three gate wirings 102 and 106 and auxiliary emitter wirings 103 and 107 for each pair of multi-gate semiconductor elements 100 and 104. Will be done.
  • the auxiliary emitter wirings 103 and 107 are connected to auxiliary terminals different from those of the IGBT emitter, but are connected to the emitter as an electric circuit.
  • the gate wirings 102 and 106 correspond to the above-mentioned first current path
  • the auxiliary emitter wirings 103 and 107 correspond to the second current path.
  • the first current path and the second current path are also the outward path and the return path of the connected current path, and the current directions are positive and negative, that is, opposite directions.
  • the auxiliary emitter wirings 103 and 107 are electrically connected to the shields 113 and 114, respectively.
  • FIG. 2 is a sectional view taken along line AB of the control line shown in FIG. That is, the cross-sectional view of FIG. 2 shows the AB portion where the gate wiring 102 is covered with the shield 113 in the control line of the upper arm represented by FIG. 1.
  • This control line further insulates the third gate wiring 102a to 102c constituting the first current path, the second current path composed of the shield 113 covering them, and the periphery of the shield 113. It is a configuration covered by 109 (hereinafter referred to as "shielded wire").
  • the shield 113 also serves as an auxiliary emitter wiring 103 electrically connected to the shield 113.
  • control line of the lower arm in FIG. 1 is the same as the control line of the upper arm.
  • Such a feature of the control line illustrated in the first embodiment is that three gate wirings 102 and 106 for each pair of multi-gate semiconductor elements 100 and 104 are covered with a pair of shields 113 and 114 corresponding to them. However, these pairs of shields 113 and 114 are connected to the corresponding pair of auxiliary emitter wires 103 and 107.
  • the configuration of the wiring structure of the first embodiment by covering the plurality of gate wirings 102 and 106 with shields 113 and 114 connected to the auxiliary emitter wirings 103 and 107, they can be brought close to each other evenly, and the inductance of each gate wiring 102 and 106 varies. Can be minimized. Further, according to the configuration of this control line, by covering the wiring 102, 106 with the shield 113, 114, the magnetic coupling between the internal gate wiring 102, 106 and the shield 113, 114 is a conventionally known proximity wiring form. Higher than the case. As a result, according to the configuration of the wiring structure of the first embodiment, the effect that the inductance can be further reduced can be obtained.
  • the efficiency of the converter can be improved by the low loss characteristic of the multi-gate semiconductor, the size and weight of the cooler can be reduced by reducing the loss, and the element can be controlled without delay.
  • the operation of the power converter can be made highly accurate. That is, by applying the wiring structure of the first embodiment, a highly efficient, compact, lightweight, and highly accurate power converter can be realized.
  • the length of the portion not covered by the shields 113 and 114 should be shortened as much as possible.
  • Many power semiconductors, including multi-gate IGBTs, are housed in highly insulated packages called modules.
  • the part that connects this module to various wirings generally has a screwed terminal structure, and the gate wiring and auxiliary emitter wiring are also screwed.
  • the shield coating is peeled off at the wiring end and divided into four wirings. And screw it down.
  • the inductance increases or becomes non-uniform in the portion divided into four, it is desirable to shorten this portion as much as possible to minimize the influence of the increase in inductance.
  • the inventor of the present application states that if the length of this portion is less than 1/10 of the total length of the control line, the influence of the increase in inductance can be suppressed to 10% or less, and there is no problem in practical use. It has been confirmed by these experiments.
  • the inductance can be reduced and the laying can be performed.
  • the multi-gate semiconductor element With high accuracy without variation in the operation delay in response to the command.
  • This makes it possible to control a railway power converter driven at 1 kV or higher with high accuracy. It is also effective in stabilizing the power supply using the power converter and smoothly driving the motor.
  • a plurality of gate wirings can be integrated into one wiring, the space for laying the wiring can be reduced, which can contribute to the miniaturization of the power converter.
  • FIG. 3 is a block diagram of the inverter circuit.
  • FIG. 4 is a cross-sectional view taken along the line AB of the control line shown in FIG.
  • a pair of IGBTs 300,400 are connected in series between the positive power supply line 110 and the negative power supply line 111 to form an upper and lower arm, and an inverter circuit having an AC output line 112 at the intermediate point thereof is provided. It is configured.
  • the IGBT 300,400 has a single gate configuration instead of a multi, the number of gate wirings 102 and 106 is smaller and simpler than the wiring structure of the first embodiment shown in FIG. Auxiliary emitter wires 103 and 107 are also simple to accommodate that simplicity. With such simplicity, the inductance that adversely affects the gate signal is also small. Further, in the case of the single gate configuration, unlike the multi-gate configuration, there is no problem due to the uneven inductance generated between the plurality of gate wirings.
  • the controller 108, the gate drivers 101 and 105, the positive power supply line 110, the negative power supply line 111, and the AC output line 112 shown in FIG. 3 are the same as those in the first embodiment shown in FIG.
  • power conversion between direct current and alternating current is performed by turning on / off the IGBTs 300,400 of each arm in a predetermined pattern.
  • the IGBT 300,400 is a voltage control type element that controls the current flowing between the collector and the main terminal called the emitter with the voltage applied to the control terminal called the gate.
  • the IGBT with the highest rated voltage such as 6.5kV IGBT
  • + 15V is applied to the gate terminal (control terminal)
  • the IGBT turns on and controls the current of several hundred to 1000A flowing between the collector and emitter. be able to.
  • the connection between the IGBT 300,400 and the gate driver 101,105 will be described with reference to FIG.
  • the IGBT turns off and cuts off the current, and a voltage of 6.5kV can be maintained between the collector and the emitter.
  • the circuit that controls the gate voltage of the IGBT 300,400 is called the gate driver 101,105, and receives a command from the host controller 108 to output a voltage of ⁇ 15V to the IGBT 300,400 to turn the IGBT 300,400 on and off.
  • the IGBT 300,400 is controlled by the control voltage applied between the gate wiring 102,106 and the auxiliary emitter wiring 103,107.
  • there is a parasitic capacitance called input capacitance between the gate and the auxiliary emitter and when the gate drivers 101 and 105 increase or decrease the voltage of the gate, the amount of charge that can be input to the parasitic capacitance (hereinafter, "input”). "Capacity”) is charged and discharged. At this time, charge / discharge currents in opposite directions flow through the gate wirings 102 and 106 and the auxiliary emitter wirings 103 and 107, respectively.
  • the gate wirings 102 and 106 must pass a large current instantaneously, so it is required to keep the inductance as small as possible. If the inductance is large, the charging / discharging of the input capacitance will be delayed, and the movement of the IGBT 300,400 will be delayed in response to the command from the controller. In order to reduce this inductance, it is desirable to make the gate wiring 102, 106 and the auxiliary emitter wiring 103, 107 as short as possible.
  • FIG. 4 is a cross-sectional view taken along the line AB of the control line shown in FIG.
  • the control lines referred to here are the gate wiring 102 and the auxiliary emitter wiring 103.
  • the inductance can be further reduced by adopting a so-called twist pair wire configuration in which two wires are twisted instead of simply being brought into close contact with each other.
  • the control line composed of a plurality of wirings has been described as having an effect of being able to reduce the inductance by canceling the magnetic fields generated by the currents flowing in the opposite directions in the respective wirings. Examples 1 to 3 of the present invention have been made in order to further enhance this effect.
  • FIG. 5 shows Example 2 of the present invention.
  • FIG. 5 is a configuration diagram showing a wiring structure of control lines of the multi-gate semiconductor elements 100 and 104 according to the second embodiment of the present invention.
  • the components having the same effect as those in FIGS. 1 to 4 are designated by the same reference numerals.
  • the feature of the second embodiment is that it presents a method of applying to a module having a structure in which auxiliary emitter terminals 103 and 107 of the multi-gate semiconductor elements 100 and 104 are present.
  • the multi-gate semiconductor devices 100 and 104 have a plurality of gate terminals, but as shown in the first embodiment of FIG. 1, the auxiliary emitter terminals are integrated into one inside the device and output. As shown in the second embodiment of 5, the output may be output to the outside of the element as a plurality of outputs.
  • the outputs of the multi-gate semiconductor elements 100 and 104 are integrated into one and shields 113 and 114 as shown in FIG. Just connect.
  • the increase in the number of auxiliary emitter terminals is essentially changed as in the case where the number of gate terminals is increased by multi-gate. Few. Therefore, the reference numerals 100, 104, 103, 107 used in FIG. 1 are used as they are for the reference numerals of the relevant parts.
  • the position where the three auxiliary emitter wirings 103 and 107 are integrated into one is as close as possible to the multi-gate semiconductor elements 100 and 104. Further, it is preferable to lengthen the section where the shields 113 and 114 cover the wiring as much as possible, and as described in the first embodiment, the length of the uncovered portion is preferably less than 1/10 of the total length.
  • FIG. 6 shows Example 3 of the present invention.
  • FIG. 6 is a configuration diagram showing a wiring structure of control lines of the multi-gate semiconductor elements 100 and 104 according to the third embodiment of the present invention (hereinafter, also referred to as “wiring structure of FIG. 6” or “wiring structure of the third embodiment”). be.
  • the components having the same effect as those in FIGS. 1 to 5 are designated by the same reference numerals.
  • the feature of the third embodiment is that the connection point of the control line is replaced with the connectors 115 and 116 instead of being screwed in the first and second embodiments.
  • the connection points of the wiring structure of the third embodiment refer to the connection points of both the terminals of the gate wirings 102 and 106 to the module side of the multi-gate semiconductor elements 100 and 104 and the gate drivers 101 and 105, respectively.
  • the shield structure can be maintained over a wide range up to the immediate vicinity of the element and gate driver, so the effect of reducing inductance can be maximized.
  • the wiring and the installation work of the element / gate driver can be facilitated, which is effective in preventing work mistakes and reducing work costs.
  • the form of the package of the multi-gate semiconductor element is made into a structure corresponding to the connector.
  • the embodiment of the present invention has been described above when there are three gate wirings 102 and 106. However, when there are two or more gate wirings 102 and 106, the gate wirings 102 and 106 are covered with shields 113 and 114, and the shields 113 and 114 are covered with auxiliary emitter wiring. If connected to 103,107, the same inductance reduction effect can be obtained regardless of the number of gate wirings 102, 106. Further, although the multi-gate IGBT has been described as an example, the present invention is not limited to this, and the same effect can be obtained if the multi-gate semiconductor element has a plurality of control electrodes.
  • a multi-gate semiconductor element for example, a MOSFET, a bipolar transistor, a diode having a gate electrode, or the like may be housed in one module with an IGBT.
  • a multi-gate semiconductor element for example, a MOSFET, a bipolar transistor, a diode having a gate electrode, or the like may be housed in one module with an IGBT.
  • the multi-gate semiconductor element and the gate wiring regardless of the circuit configuration such as the three-level circuit configuration and the chopper circuit configuration. It is also clear that the same effect can be obtained with a power converter having the above.
  • This wiring structure is a gate wiring and an auxiliary emitter wiring that connect a multi-gate semiconductor element to a gate driver.
  • This multi-gate semiconductor device includes, for example, a main terminal pair such as a collector / emitter or a drain / source, and a gate as a plurality of corresponding control terminals.
  • the gate driver controls the control current flowing through the main terminal pair with the control voltage applied to the control terminals.
  • This wiring structure is composed of a control line in which the control current circulates between the gate driver and the control terminal in the first current path and the second current path. These first current paths and the second current paths are adjacent to each other and are laid so as to cancel out the electromagnetic field formed by the currents flowing through them. According to this wiring structure as described above, the inductance can be reduced evenly.
  • the control line for applying the control voltage for controlling the currents of the multi-gate semiconductor elements 100 and 104 is bundled with extension portions other than the connection points connected to the control terminal and the auxiliary terminal.
  • One of the first current path and the second current path constituting the control line is composed of gate wirings 102 and 106, and the other is composed of auxiliary wirings 103 and 107. Also, most of the bundle of gate wirings 102,106 is covered by shields 113,114.
  • control lines composed of the first current path and the second current path are bundled in close proximity to each other. Further, it is still preferable that most of the bundle of gate wirings 102,106 is covered by shields 113,114.
  • shields 113,114 In such a main wiring structure, in a railway power converter driven at 1 kV or more, most of the bundled extension portions reduce the number of apparent wirings, suppress work mistakes, and improve productivity. After that, the finish is orderly, so the stability is good, and the desired low inductance control line can be realized.
  • the multi-gate semiconductor elements 100 and 104 have two or more auxiliary terminals, one for each pair of main terminals. It is still preferable that the auxiliary terminals having a total of two or more thereof are each covered with a shield 113,114 and electrically connected to the shield 113,114.
  • the shields 113 and 114 can be realized by adopting the existing shielded wire which is a multi-core type which is easy to procure and has an insulation coating up to 109 as illustrated in FIG. Existing easy-to-procure materials will lead to cost reductions in production and repair.
  • the length of the portion of the bundle of gate wirings 102 and 106 that is not covered by the shields 113 and 114 is preferably less than 1/10 of the total length of the gate wirings 102 and 106.
  • the bundle of gate wires should be covered with a shield over 9/10 or more of the total length of the gate wires.
  • the gate wiring 102, 106 and the auxiliary wiring 103, 107, and the control terminal and the auxiliary terminal are connected by a detachable connector.
  • a detachable connector With such a wiring structure, even foreign workers who have difficulty in giving work guidance can maintain high manufacturing quality without any wiring mistakes by connecting the connectors so that they can be fitted with one touch.
  • Multi-gate semiconductor device 101 105: Gate driver 102, 102a-102c, 106: Gate wiring 103, 107: Auxiliary emitter wiring 108: Controller 109: Insulation coating 110: Plus power line 111: Negative power line 112: AC output line 113, 114: Shield 115, 116: Connector 300, 301: IGBT

Abstract

主端子対と主端子対に流れる電流を制御する複数の制御端子とを有するマルチゲート半導体素子から、制御端子に印加する制御電圧で主端子対に流れる電流を制御するゲートドライバまでの間を接続する制御線の配線構造であって、制御端子を含む端子とゲートドライバとの間に接続された第１の電流経路と第２の電流経路を有し、第１の電流経路と第２の電流経路とは、それぞれに流れる電流により形成される電磁場を相殺するように隣接して敷設された。

Description

制御線の配線構造、それを有する鉄道用電力変換器、制御線敷設方法
　本発明は、制御線の配線構造、それを有する鉄道用電力変換器、制御線敷設方法に関する。
　近年、鉄道や電気自動車、風力発電等のパワーエレクトロニクス機器には交流と直流、あるいは交流と交流の間で電力を変換する電力変換器が広く使われている。この電力変換器には高電圧・大電流の制御が可能なパワーデバイスと呼ばれる半導体素子が使われており、特に高電圧の電力変換器にはIGBT（Insulated Gate Bipolar Transistor）と呼ばれるパワーデバイスが使われている。IGBTは、高速スイッチングが可能というMOSゲートデバイスの長所と、導通抵抗が小さいというバイポーラデバイスの長所を併せ持つ半導体素子である。そのため、このIGBTの採用率は、直流電圧1.2kV以上の用途において、ほぼ100％である。
　前述のIGBTの損失を低減する様々な技術も開発されている。例えば、複数のゲート電極を設け、それらに所定のシーケンスで電圧を印加することにより、IGBTのスイッチング損失を低減する技術が特許文献１に開示されている。これらの素子は、複数のゲートを有することからマルチゲート半導体素子とも呼ばれている。これらマルチゲート半導体素子は、従来のIGBTでは達成できなかった低損失化を実現できることから、その実用化に向けた研究開発が盛んに行われている。
特開2019-161720号公報
　後述するようにIGBTではゲート配線のインダクタンス低減が必要である。そのため、ゲート配線と補助エミッタ配線（以下、両者を併せて「制御線」という）を近接させるほか、撚り合わせることもあった。さらに、マルチゲートIGBTの場合、ゲート配線が複数となるために補助エミッタ配線と単に隣接させただけでは、全てのゲート配線と補助エミッタ配線を同じ距離で近接させることがレイアウト上難しく、ゲート配線毎にインダクタンスの差が生じてしまう。
　インダクタンスに差が生じると複数あるゲートの動作遅延がばらついてしまい、マルチゲートIGBTを精度よく制御することが困難であるという問題があった。本発明は上記課題を解決するためになされたものであり、その目的とするところは、インダクタンスを均等に低減するようにした制御線の配線構造を提供することにある。
　上記課題を解決する本発明は、主端子対と主端子対に流れる電流を制御する複数の制御端子とを有するマルチゲート半導体素子から、制御端子に印加する制御電圧で主端子対に流れる電流を制御するゲートドライバまでの間を接続する制御線の配線構造であって、制御端子を含む端子とゲートドライバとの間に接続された第１の電流経路と第２の電流経路を有し、第１の電流経路と第２の電流経路とは、それぞれに流れる電流により形成される電磁場を相殺するように隣接して敷設された。
　本発明によれば、インダクタンスを均等に低減するようにした制御線の配線構造を提供できる。
本発明の実施例１に係るマルチゲート半導体素子に接続される制御線の配線構造を示す構成図である。 図１に示す制御線のA－B線断面図である。 シングルゲートIGBTを用いたインバータ回路を例示する構成図である。 図３に示す制御線のA－B線断面図である。 本発明の実施例２に係る制御線の配線構造を示す構成図である。 本発明の実施例３に係る制御線の配線構造を示す構成図である。
　本発明は、電力変換器で使用するパワー半導体素子のゲート回路に係り、特に複数のゲートを有するマルチゲート半導体素子100,104のゲート配線102,106、及びそれを有する鉄道用電力変換器に関する。図１及び図２に本発明の実施例１を示す。図１は、本発明の実施例１に係るマルチゲート半導体素子100,104の制御線の配線構造（以下、「図１の配線構造」又は「実施例１の配線構造」ともいう）を示す構成図である。図１において、１対のマルチゲート半導体素子100，104は、プラス電源線110とマイナス電源線111との間に直列接続され、その中間点を交流出力線112とするインバータ回路（以下、インバータ回路に限らず「電力変換器」ともいう）が構成されている。
　コントローラ108は、インバータ回路に所望の動作させるための制御信号を生成し、それを入力されたゲートドライバ101,105にマルチゲート半導体素子100,104を交互にON/OFFさせる制御電圧を生成させる。この制御電圧は、ゲートドライバ101,105から、第１の電流経路と第２の電流経路でなる制御線を経由して、マルチゲート半導体素子100,104の制御端子（ゲート端子）に印加される。
　このように、図１の配線構造は、１対のマルチゲート半導体素子100，104に対し、それぞれ３本ずつのゲート配線102，106と、補助エミッタ配線103，107と、を有する制御線で構成される。なお、補助エミッタ配線103，107は、IGBTのエミッタとは異なる補助端子に接続されるが、電気回路としてはエミッタに接続していることになる。また、ゲート配線102，106は前述した第１の電流経路であり、補助エミッタ配線103，107は第２の電流経路に該当する。なお、第１の電流経路と第２の電流経路はひとつながりの電流経路の往路と復路でもあり、電流方向は、正負、すなわち逆方向である。また、補助エミッタ配線103，107は、それぞれがシールド113，114に電気接続されている。
　図２は、図１に示す制御線のA－B線断面図である。すなわち、図２の断面図は、図１において代表して例示する上アームの制御線のうち、ゲート配線102がシールド113で被覆されたA－B部分を示している。この制御線は、第１の電流経路を構成する３本のゲート配線102a～102cと、それらを被覆するシールド113で構成された第２の電流経路と、そのシールド113の周囲を、さらに絶縁被覆109が覆う構成（以下、「シールド線」という）である。なお、シールド113は、それに電気接続された補助エミッタ配線103を兼用する。
　なお、図１の下アームの制御線について説明を省略するが、上アームの制御線と同様である。このような、実施例１に例示した制御線の特徴は、一対のマルチゲート半導体素子100，104毎に、それぞれ３本ずつのゲート配線102，106が、それらに対応する一対のシールド113,114で覆われ、これら一対のシールド113,114は、それぞれに対応する一対の補助エミッタ配線103,107に接続された点にある。
　実施例１の配線構造の構成によれば、複数のゲート配線102,106を補助エミッタ配線103,107に接続されたシールド113,114で覆う事により、均等に近接させることが可能となり、各ゲート配線102,106のインダクタンスのばらつきを最小化できる。また、この制御線の構成によれば、配線102,106の周りをシールド113,114で覆う構成としたことにより、内部のゲート配線102,106とシールド113,114との磁気的な結合が、従来から知られる近接配線形態の場合よりも高められる。その結果、実施例１の配線構造の構成によれば、インダクタンスをより低減できるという効果も得られる。
　さらに、実施例１の配線構造を電力変換器に適用すると、マルチゲート半導体の低損失特性による変換器の高効率化と、損失低減による冷却器の小型軽量化を図れると共に、遅延なく素子を制御できることにより、電力変換器の動作を高精度化できる。すなわち、実施例１の配線構造を適用することにより、高効率、小型軽量、高精度な電力変換器を実現できる。
　なお、実施例１の配線構造の構造を採用する場合の留意点として、シールド113,114で覆われていない部分の長さを極力短くすることが挙げられる。マルチゲートIGBTをはじめ、多くのパワー半導体はモジュールと呼ばれる高絶縁のパッケージに収納されている。このモジュールと各種配線を接続する部分は一般的にはネジ止めの端子構造となっており、ゲート配線や補助エミッタ配線もねじ止めとなる。
　この場合、上記シールド線は、シールド113,114及び絶縁被覆（以下、「シールド被覆」ともいう）そのままでは、ゲート配線102,106をねじ止めできないため、配線端部ではシールド被覆を剥がし、４本の配線に分割してねじ止めすることとなる。この場合、４本に分割された部分では、インダクタンスが増加したり不均一になったりするため、この部分を極力短くしてインダクタンス増加の影響を最小化するのが望ましい。具体的には、制御線の全長に対してこの部分の長さが1/10未満であれば、インダクタンス増加の影響を10％以下に抑制でき、実用上問題無いレベルになることを本願発明者らの実験により確認している。
　実施例１の配線構造によれば、インダクタンスを低減して敷設できる。その結果、指令に対して動作遅延のばらつきなく高精度にマルチゲート半導体素子を動作させることが可能となる。これにより１kV以上で駆動される鉄道用電力変換器を高精度に制御することできるようになる。また、電力変換器を使った電源の安定化やモータの滑らかな駆動などに効果がある。また、複数のゲート配線を１本の配線に集約できるので、配線を敷設する空間を低減でき、電力変換器の小型化に貢献できる。
　ここで、図１、及び図２に係る素子の作用効果をより明確にするために、シングルゲートのIGBT 300,400を用いたインバータ回路（電力変換器）を説明する。図３は、当該インバータ回路の構成図である。図４は、図３に示す制御線のA－B線断面図である。図３に示すように、１対のIGBT 300,400は、プラス電源線110とマイナス電源線111との間に直列接続されて上下アームを構成し、その中間点を交流出力線112とするインバータ回路が構成されている。
　IGBT 300,400は、マルチでなくシングルゲート構成であるため、図１に示した実施例１の配線構造に比べて、ゲート配線102，106の各本数が少なくて簡素である。その簡素さに適応するように、補助エミッタ配線103，107も簡素である。このように簡素であれば、ゲート信号に悪影響を及ぼすインダクタンスも小さい。また、シングルゲート構成ならば、マルチゲート構成のように、複数のゲート配線間に生じるインダクタンスが不均なことによる不具合もなかった。
　なお、図３に示す、コントローラ108と、ゲートドライバ101,105と、プラス電源線110と、マイナス電源線111と、交流出力線112とは、図１に示した実施例１のものと同様である。インバータ回路は、この各アームのIGBT 300,400を予め決められたパタンでオン・オフさせることで、直流と交流の間の電力変換が行われる。
　IGBT 300,400は電圧制御型の素子であり、ゲートと呼ばれる制御端子に印加した電圧でコレクタとエミッタと呼ぶ主端子の間に流れる電流を制御する。一例として、6.5kV IGBTといった、最も定格電圧の高いIGBTの場合、ゲート端子（制御端子）に+15Vを印加するとIGBTがオンし、コレクタとエミッタ間に流れる数百～1000A程度の電流を制御することができる。
　このような、IGBT 300,400とゲートドライバ101,105との結線を図３に示して説明する。ゲート端子に0Vもしくはマイナスの電圧を印加するとIGBTがオフして電流を遮断し、コレクタ-エミッタ間で6.5kVの電圧を保持できる。このIGBT 300,400のゲート電圧を制御する回路をゲートドライバ101,105と呼び、上位のコントローラ108からの指令を受けてIGBT 300,400に±15Vの電圧を出力してIGBT 300,400をオン・オフさせる。
　前述したように、IGBT 300,400はゲート配線102,106と補助エミッタ配線103,107との間に印加する制御電圧により制御される。このゲート、補助エミッタの間には図示はしていないが入力容量という寄生容量が存在し、ゲートドライバ101,105がゲートの電圧を増減すると、寄生容量に対して入力可能な電荷量（以下、「入力容量」という）が充放電される。この時、ゲート配線102,106と補助エミッタ配線103,107には、それぞれ逆向きの充放電電流が流れる。
　ゲート電圧を増加させるために、入力容量を充電する場合にはゲート配線102,106には、ゲートドライバ101,105からIGBT 300,400へ向かう電流が流れ、補助エミッタ配線103,107にはIGBT 300,400からゲートドライバ101,105に向う電流が流れる。反対に、ゲート電圧を減少させるために入力容量を放電させる場合には、上記とは反対向きの電流がゲート配線102,106、補助エミッタ配線103,107のそれぞれに流れる。この充放電電流は、定格電流が数百アンペアを超える大容量のIGBT 300,400の場合は、瞬時のピークで数アンペアにも達する。
　このようにゲート配線102,106は、瞬時に大きな電流を流さなければならないため、インダクタンスを極力小さく抑えることが求められる。インダクタンスが大きいと入力容量の充放電に遅れが生じ、コントローラからの指令に対してIGBT 300,400の動きが遅れてしまう。このインダクタンスの低減のためにはゲート配線102,106と補助エミッタ配線103,107は極力短くすることが望ましい。
　しかしながら、前述した6.5kV IGBT 300,400を適用する高電圧の電力変換回路などの場合にはゲートドライバをIGBT 300,400の近傍に配置すると、主電圧による電界、主電流による磁界の影響を受けてゲートドライバが誤動作する可能性があり、この防止のために数十cm～1m程度、ゲートドライバとIGBT 300,400の距離を取る必要があるため配線を短くできない。
　そこで、インダクタンス低減のため、図４に示すようにゲート配線102,106と補助エミッタ配線103,107を密着させる方法も考えられる。図４は、図３に示す制御線のA－B線断面図である。ここでいう制御線とは、ゲート配線102と補助エミッタ配線103である。この構成により、それぞれの配線に流れる逆方向の電流が発生する磁界を相殺させてインダクタンスを低減できる。
　この際、単に密着させるだけでなく２本の線を撚る所謂ツィストペア線構成とすることにより、さらに、インダクタンスを低減できる。このような図３及び図４において、複数の配線により構成される制御線は、それぞれの配線に流れる逆方向の電流が発生する磁界を、互いに相殺させてインダクタンスを低減できる作用効果を説明した。本発明の実施例１～３は、この作用効果をより高めるためになされたものである。
　図５に本発明の実施例２を示す。図５は、本発明の実施例２に係るマルチゲート半導体素子100,104の制御線の配線構造を示す構成図である。図５において図１乃至図４と同一効果の構成要素には同一の符号を付してある。実施例２の特徴は、マルチゲート半導体素子100,104の補助エミッタ端子103,107が複数ある構造のモジュールに適用する方法を提示している点である。
　マルチゲート半導体素子100,104は、複数のゲート端子を有するが、補助エミッタ端子については、図１の実施例１に示したように、素子の内部で１つに集約してアウトプットする場合と、図５の実施例２に示すように、複数のアウトプットとして素子の外部に出力される場合がある。
　補助エミッタが複数のアウトプットとして出力されるものに対して本発明を適用する場合には、図５に示すようにマルチゲート半導体素子100,104のアウトプットを１本に集約してシールド113，114に接続すればよい。このように、図１の実施例１から図５の実施例２に変形したとしても、補助エミッタ端子数の増加には、マルチゲート化してゲート端子数が増加した場合ほどの本質的な変更が少ない。したがって、該当部の符号にも、図１で用いた符号100,104,103,107をそのまま用いている。
　図５に示す制御線において、それぞれ３本の補助エミッタ配線103,107を１つに集約する位置は、マルチゲート半導体素子100,104に対して、できる限り直近であることが望ましい。また、出来るだけシールド113,114が配線を覆う区間を長くするのが好ましく、実施例１で述べたように被覆されていない部分の長さを全長に対して1/10未満にするのが良い。
　図６に本発明の実施例３を示す。図６は、本発明の実施例３に係るマルチゲート半導体素子100,104の制御線の配線構造（以下、「図６の配線構造」又は「実施例３の配線構造」ともいう）を示す構成図である。図６において図１乃至図５と同一効果の構成要素には同一の符号を付してある。実施例３の特徴は、制御線の接続箇所が、実施例１，２でネジ止めであったところを、コネクタ115，116に代えた点である。なお、実施例３の配線構造の接続箇所とは、ゲート配線102,106の端末の両方が、マルチゲート半導体素子100,104のモジュール側と、ゲートドライバ101,105側と、それぞれの接続箇所をいう。
　ネジ止めしていた接続箇所をコネクタ115，116による接続形態にすることで、素子、ゲートドライバの直近まで、広範囲にシールド構造を保持できるため、インダクタンスの低減効果を最大化できる。また、配線と素子・ゲートドライバの取付作業を容易化でき、作業ミスの防止と作業コストの低減などにも効果がある。この場合にはマルチゲート半導体素子のパッケージの形態をコネクタに対応した構造にする。
　以上、本発明の実施形態について、ゲート配線102,106が３本の場合について述べたが、ゲート配線102,106が２本以上でそれらのゲート配線102,106の周囲をシールド113,114で覆い、このシールド113,114を補助エミッタ配線103,107に接続すればゲート配線102,106が何本であっても同様のインダクタンス低減効果を得ることが可能である。またマルチゲートIGBTを例に説明したが、もちろんこれに限定されるものではなく、制御用電極を複数有するマルチゲート半導体素子であれば同様の効果を得ることが可能である。
　また、マルチゲート半導体素子としては、例えば、MOSFETやバイポーラトランジスタ、さらには、ゲート電極を持つダイオードなどをIGBTと１つのモジュールに収納する場合などが考えられる。なお、前述の実施例１～３では、２レベル回路構成の電力変換器への適用について説明したが、３レベル回路構成やチョッパ回路構成など、回路の構成によらずマルチゲート半導体素子とゲート配線を有する電力変換器であれば、同様の効果を得られることも明らかである。
　本発明の実施形態に係る制御線の配線構造（以下、「本配線構造」という）は、つぎのように総括できる。
［１］本配線構造は、マルチゲート半導体素子からゲートドライバまでを接続するゲート配線及び補助エミッタ配線である。このマルチゲート半導体素子は、例えば、コレクタ・エミッタ、又ドレイン・ソース等の主端子対と、それに対応する複数の制御端子としてのゲート、とを備える。ゲートドライバは、制御端子に印加する制御電圧で主端子対に流れる制御電流を制御する。
　本配線構造は、制御電流がゲートドライバと制御端子との間を第１の電流経路と第２の電流経路で流通する制御線で構成される。これらの第１の電流経路と第２の電流経路とは隣接し、それぞれに流れる電流により形成される電磁場を相殺するように敷設される。このようにした本配線構造によれば、インダクタンスを均等に低減できる。
　その結果、指令に対して動作遅延のばらつきなく高精度にマルチゲート半導体素子を動作させることが可能となる。これにより１kV以上で駆動される鉄道用電力変換器電力変換器を高精度に制御することできるようになる。また、電力変換器を使った電源の安定化やモータの滑らかな駆動などに効果がある。また、複数のゲート配線を１本の配線に集約できるので、配線を敷設する空間を低減でき、電力変換器の小型化に貢献できる。
［２］上記［１］において、マルチゲート半導体素子100,104は、高圧側110から低圧側111の間で一対の主端子対が直列接続されていると良い。また、それらマルチゲート半導体素子100,104の電流を制御する制御電圧を印加するための制御線は、制御端子と補助端子とに接続された接続箇所以外の延伸部が束ねられている。その制御線を構成する第１の電流経路と第２の電流経路の一方はゲート配線102,106で、他方が補助配線103,107で構成される。また、ゲート配線102,106の束の大部分がシールド113,114により被覆されている。
　これら第１の電流経路と第２の電流経路で構成される制御線は、近接して束ねられていることが好ましい。さらに、ゲート配線102,106の束の大部分がシールド113,114により被覆されていると、なお好ましい。このような本配線構造は、１kV以上で駆動される鉄道用電力変換器において、束ねられた延伸部の大部分が見かけ上の配線本数を少なくし、作業ミスを抑制して生産性を良好にした上で、整然とした仕上がりとなるため安定性も良く、所望する低インダクタンスの制御線を実現できる。
［３］上記［２］において、マルチゲート半導体素子100,104には、一対の主端子対それぞれに、補助端子が１つずつ、合計２つ以上あるものが好ましい。それら合計２つ以上ある補助端子は、それぞれがシールド113,114被覆され、かつ、それに電気接続されることが、なお好ましい。シールド113,114被覆は、図２に例示するような、既存する調達容易な多芯タイプで絶縁被覆109まで施されたシールド線を採用して実現できる。既存する調達容易な部材は、生産及び補修のコストダウンにつながる。
［４］上記［２］において、ゲート配線102,106の束のシールド113,114に被覆されていない部分の長さは、ゲート配線102,106全体の長さの1/10未満にすると良い。換言すると、ゲート配線の束に対し、ゲート配線の全体の長さに対する9/10以上にわたって、シールドで被覆にすると良い。このような本配線構造は、非熟練工にも、標準化された容易な作業指示により、製造品質を高く維持し易い。
［５］上記［２］において、ゲート配線102,106及び補助配線103,107と、制御端子及び補助端子と、は脱着可能なコネクタにより接続されていると良い。このような本配線構造は、作業指導の困難な外国人作業員等にも、ワンタッチで嵌着できるコネクタ結合により、配線間違いもなく、製造品質を高く維持できる。
［６］上記［１］～［５］の何れか形態の本配線構造を１kV以上で駆動される鉄道用電力変換器に採用すると良い。適用対象品の品質性能の向上、及び生産及び補修の容易さからコストダウンにもつながる。
100，104：マルチゲート半導体素子
101，105：ゲートドライバ
102，102a～102c，106：ゲート配線
103，107：補助エミッタ配線
108：コントローラ
109：絶縁被覆
110：プラス電源線
111：マイナス電源線
112：交流出力線
113，114：シールド
115，116：コネクタ
300，301：IGBT

Claims (11)

  1. 　主端子対と該主端子対に流れる電流を制御する複数の制御端子とを有するマルチゲート半導体素子から、前記制御端子に印加する制御電圧で前記主端子対に流れる電流を制御するゲートドライバまでの間を接続する制御線の配線構造であって、
    　前記制御端子を含む端子と前記ゲートドライバとの間に接続された第１の電流経路と第２の電流経路を有し、
    　前記第１の電流経路と前記第２の電流経路とは、それぞれに流れる電流により形成される電磁場を相殺するように隣接して敷設された、
    　制御線の配線構造。
  2. 　一対の前記主端子対が高圧側から低圧側の間で直列接続され、
    　前記第１の電流経路はゲート配線で前記第２の電流経路が補助配線であり、
    　前記第１の電流経路は、前記制御端子と補助端子とに接続された接続箇所以外の延伸部が束ねられ、
    　前記ゲート配線の束の大部分がシールドにより被覆され、
    　前記シールドに前記補助配線が接続されている、
    　請求項１に記載の制御線の配線構造。
  3. 　前記補助端子が２つ以上あり、それらが全て前記シールドに接続されている、
    　請求項２に記載の制御線の配線構造。
  4. 　前記ゲート配線の束でシールドに被覆されていない部分の長さが前記ゲート配線の全体の長さに対して1/10未満である、
    　請求項２に記載の制御線の配線構造。
  5. 　前記ゲート配線及び補助配線と、前記制御端子及び補助端子とは嵌脱可能なコネクタにより接続されている、
    　請求項２に記載の制御線の配線構造。
  6. 　請求項１乃至５の何れか１項に記載の制御線の配線構造を有する鉄道用電力変換器。
  7. 　主端子対と該主端子対を流れる電流を制御する複数の制御端子とを有するマルチゲート半導体素子から前記制御端子に印加する制御電圧で前記主端子対に流れる電流を制御するゲートドライバまでを接続する制御線敷設方法であって、
    　前記制御端子を含む端子と、前記ゲートドライバと、の間を第１の電流経路と第２の電流経路で接続し、
    　前記第１の電流経路と前記第２の電流経路とは隣接し、それぞれに流れる電流により形成される電磁場を相殺するように敷設された、
    　制御線敷設方法。
  8. 　前記主端子対は高圧側から低圧側の間で直列接続されて一対をなし、
    　前記第１の電流経路をゲート配線に用いるとともに前記第２の電流経路を補助配線に用い、
    　前記第１の電流経路は、前記制御端子と補助端子とに接続された接続箇所以外の延伸部が束ねられ、
    　前記ゲート配線の束の大部分がシールドにより被覆され、
    　前記補助配線は前記シールドに接続される、
    　請求項７に記載の制御線敷設方法。
  9. 　２つ以上ある前記補助端子の全てを前記シールドに接続する、
    　請求項８に記載の制御線敷設方法。
  10. 　前記ゲート配線の束に対し、前記ゲート配線の全体の長さに対する9/10以上にわたって、シールドで被覆した、
    　請求項８に記載の制御線敷設方法。
  11. 　前記ゲート配線及び補助配線と、前記制御端子及び補助端子とを、嵌脱可能なコネクタを嵌着して接続する、
    　請求項８に記載の制御線敷設方法。
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WO2019044832A1 (ja) * 2017-08-30 2019-03-07 株式会社日立製作所 電力変換装置及び電力変換方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012165621A (ja) * 2011-02-09 2012-08-30 Toshiba Corp 電力変換装置
WO2019044832A1 (ja) * 2017-08-30 2019-03-07 株式会社日立製作所 電力変換装置及び電力変換方法

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