CN115733334A - 功率半导体模块中覆铜陶瓷基板的优化结构 - Google Patents

Abstract

本发明公开了一种功率半导体模块中覆铜陶瓷基板的优化结构，本结构在覆铜陶瓷基板上分别设置上桥覆铜纹路、下桥覆铜纹路、负极覆铜纹路、三相覆铜纹路以及上下桥开尔文源极信号纹路、上下桥门极信号纹路，若干上桥和下桥功率半导体芯片设于上桥覆铜纹路和下桥覆铜纹路，并且开尔文源极、门极与相应的信号纹路连接，正极母排连接覆铜陶瓷基板两侧的上桥覆铜纹路，负极母排连接负极覆铜纹路，三相母排连接三相覆铜纹路，下桥覆铜纹路与三相覆铜纹路之间通过绑定线连接。本结构通过覆铜陶瓷基板的芯片排布方式、电流纹路设计以及邦定线连接,调整门极与开尔文源极回路信号线的长度,实现功率半导体模块的均流特性和低电感特性,保证开管可靠性。

Description

功率半导体模块中覆铜陶瓷基板的优化结构

技术领域

本发明涉及功率半导体技术领域，尤其涉及一种功率半导体模块中覆铜陶瓷基板的优化结构。

背景技术

功率半导体模块是将功率半导体芯片按照一定的功能组合封装成一个整体,具有尺寸小、功率密度高等优点,因此在新能源汽车领域有着广泛的应用。随着新能源汽车高功率、长续航的发展，功率半导体模块的应用环境日益严苛，功率半导体模块的均流特性及耐压能力得到广泛关注。

随着新能源汽车的快速发展,Si基和SiC基功率半导体模块得到持续发展。在这些大功率的应用领域,对功率半导体模块的开关频率提出了越来越高的要求。为了获得更高的额定电流和更低的制造成本,这些功率半导体模块通常采用多芯片并联的封装结构。然而，由于覆铜陶瓷基板的电流回路不对称、功率芯片的动静态参数不一致,并联芯片间会出现较大的暂态不平衡电流及杂散电感,给功率半导体模块的安全和稳定带来不小的挑战。

在三相交流电动机控制系统中，功率半导体模块的电路图如图1所示，各相回路中并联连接多个上桥功率半导体芯片a1～a5以及下桥功率半导体芯片b1～b5;如图2和图3所示为U相电路图,在图2的电路图中，当上桥功率半导体芯片导通,下桥功率半导体芯片断开时，电流Ia从正极母排流向三相母排。其中，各功率半导体芯片的源极与门极驱动回路信号的电阻值、长度产生的电感、功率半导体芯片之间的电阻和电感等决定了各功率半导体的开管时间。若功率半导体芯片a1的开关时间早于其他功率半导体芯片a2～a5，则大电流集中流过功率半导体芯片a1，极端情况下，会导致功率半导体芯片a1的损坏；此时若上桥电流回路的杂散电感过大，则功率半导体芯片a1～a5均存在电压过充的风险，因此会进一步增大功率半导体芯片a1的损坏风险。同理，如图3所示，当下桥功率半导体芯片导通，上桥功率半导体芯片断开时，电流Ib从三相母排流向负极母排。在这种情况下，如上所述，当最靠近三相母排的功率半导体芯片b5的开关时间早于其他功率半导体芯片b1～ b4时，电流集中流过功率半导体芯片b5，极端情况下，会对功率半导体芯片b5造成破坏；此时若下桥电流回路的杂散电感过大，则功率半导体芯片b1～b5均存在电压过充的风险，因此会进一步增大功率半导体芯片b5的损坏风险。

在以高速驱动为目的的SiC功率半导体模块中，有些在功率半导体芯片中设计开尔文源极。开尔文源极连接是将功率半导体芯片的源极分离成两部分，一部分用于流过大电流的主路径，另一部分用于门极驱动信号的返回路径。通过从功率半导体芯片门极、开尔文源极到门极、开尔文源极信号端子的信号线长度之和均匀化，能够削弱不同功率半导体芯片开关时间的偏差。在进行开尔文源极连接的情况下，优选在各功率半导体芯片门极信号线和开尔文源极信号线及信号纹路的合计长度Ltn相等的设计方案。Ltn定义如下：

Ltn=Lgn+Lkn

其中，Ltn为合计长度；Lgn为芯片gate门极到门极信号端子的信号线及信号纹路长度之和；Lkn为芯片开尔文源极到开尔文源极信号端子的信号线及信号纹路长度之和。

另外，当SiC功率半导体模块高速驱动时，功率半导体芯片两端电压u=Ldi/dt，若包括覆铜陶瓷基板的整个电流回路设计不合理，则杂散电感L过大，会导致整个电流回路产生较大的电压过充，严重时甚至击穿功率半导体芯片。在进行覆铜陶瓷基板设计的时候，可通过芯片排布、电流纹路对称、简化电流纹路及绑定连接方式等设计结构，减小整个电流回路的杂散电感。

发明内容

本发明所要解决的技术问题是提供一种功率半导体模块中覆铜陶瓷基板的优化结构，本结构通过覆铜陶瓷基板的芯片排布方式、电流纹路设计以及邦定线连接,调整门极与开尔文源极回路信号线的长度,确保各个功率半导体芯片开管时间的一致性,降低上桥、下桥及整个回路的寄生电感，实现均流特性和低电感特性,保证功率半导体模块的开管可靠性。

如图4所示，本发明适用于在一侧具有正极母排P和负极母排N、在相反侧具有三相母排U、V、W并且上下桥臂并联有3～5个功率半导体芯片的功率半导体模块，以承载大电流流过。

为解决上述技术问题，本发明功率半导体模块中覆铜陶瓷基板的优化结构，包括覆铜陶瓷基板、正极母排、负极母排、三相母排、若干上桥功率半导体芯片和若干下桥功率半导体芯片，所述覆铜陶瓷基板两侧从上部向中部延伸设有上桥覆铜纹路，所述覆铜陶瓷基板上部在两侧的上桥覆铜纹路之间设有负极覆铜纹路，所述正极母排分别连接所述覆铜陶瓷基板两侧的上桥覆铜纹路并位于覆铜陶瓷基板上部，所述负极母排连接负极覆铜纹路并位于覆铜陶瓷基板上部，所述覆铜陶瓷基板下部并向两侧延伸设有三相覆铜纹路，所述三相母排连接三相覆铜纹路并位于覆铜陶瓷基板下部，所述负极覆铜纹路下方并在覆铜陶瓷基板两侧的上桥覆铜纹路之间依次设有下桥开尔文源极信号纹路、下桥门极信号纹路和下桥覆铜纹路，所述三相覆铜纹路上方依次设有上桥开尔文源极信号纹路和上桥门极信号纹路，所述若干上桥功率半导体芯片横向间隔排布于所述覆铜陶瓷基板中部的上桥覆铜纹路，并且漏极连接上桥覆铜纹路、门极经门极信号线连接上桥门极信号纹路、开尔文源极经开尔文源极信号线连接上桥开尔文源极信号纹路、源极分别经第二绑定线连接三相覆铜纹路、经第一绑定线连接下桥覆铜纹路，所述若干下桥功率半导体芯片横向间隔排布于所述下桥覆铜纹路，并且漏极连接下桥覆铜纹路、门极经门极信号线连接下桥门极信号纹路、开尔文源极经开尔文源极信号线连接下桥开尔文源极信号纹路，源极经第三绑定线连接负极覆铜纹路，所述下桥覆铜纹路与三相覆铜纹路之间通过第一邦定线、上桥功率半导体芯片源极和第二邦定线连接或通过第四绑定线连接。

进一步，所述上桥开尔文源极信号纹路、上桥门极信号纹路、下桥开尔文源极信号纹路和下桥门极信号纹路平行布置。

进一步，所述上桥门极信号纹路和下桥门极信号纹路在通长范围内折弯成180度，所述若干上桥功率半导体芯片的门极和若干下桥功率半导体芯片的门极通过门极信号线分别连接所述上桥门极信号纹路和下桥门极信号纹路的折弯段。

进一步，所述若干上桥功率半导体芯片和若干下桥功率半导体芯片等距排布于所述上桥覆铜纹路和下桥覆铜纹路。

进一步，所述若干上桥功率半导体芯片和若干下桥功率半导体芯片上下交错排布于所述上桥覆铜纹路和下桥覆铜纹路。

进一步，所述上桥开尔文源极信号纹路和上桥门极信号纹路在同侧设有上桥开尔文源极信号端子和上桥门极信号端子，所述下桥开尔文源极信号纹路和下桥门极信号纹路在同侧设有下桥开尔文源极信号端子和下桥门极信号端子。

进一步，所述上桥覆铜纹路和下桥覆铜纹路分别设有上桥漏极信号端子和下桥漏极信号端子。

进一步，所述若干上桥功率半导体芯片中每个上桥功率半导体芯片的门极通过门极信号线、上桥门极信号纹路到上桥门极信号端子的长度加该上桥功率半导体芯片的开尔文源极通过开尔文源极信号线、上桥开尔文源极信号纹路到上桥开尔文源极信号端子的长度之和相近或相等；所述若干下桥功率半导体芯片中每个下桥功率半导体芯片的门极通过门极信号线、下桥门极信号纹路到下桥门极信号端子的长度加该下桥功率半导体芯片的开尔文源极通过开尔文源极信号线、下桥开尔文源极信号纹路到下桥开尔文源极信号端子的长度之和相近或相等。

进一步，所述上桥开尔文源极信号纹路和上桥门极信号纹路可互换，即上桥开尔文源极信号纹路作为上桥门极信号纹路，上桥门极信号纹路作为上桥开尔文源极信号纹路；所述下桥开尔文源极信号纹路和下桥门极信号纹路可互换，即下桥开尔文源极信号纹路作为下桥门极信号纹路，下桥门极信号纹路作为下桥开尔文源极信号纹路。

进一步，所述下桥覆铜纹路与三相覆铜纹路之间的第四绑定线位于所述三相覆铜纹路向覆铜陶瓷基板两侧延伸部的左侧、右侧或两侧。

由于本发明功率半导体模块中覆铜陶瓷基板的优化结构采用了上述技术方案，即本结构在覆铜陶瓷基板上分别设置上桥覆铜纹路、下桥覆铜纹路、负极覆铜纹路、三相覆铜纹路以及上桥开尔文源极信号纹路、上桥门极信号纹路、下桥开尔文源极信号纹路、下桥门极信号纹路，若干上桥功率半导体芯片和若干下桥功率半导体芯片分别设于上桥覆铜纹路和下桥覆铜纹路，并且开尔文源极、门极与相应的信号纹路连接，正极母排连接覆铜陶瓷基板两侧的上桥覆铜纹路，负极母排连接负极覆铜纹路，三相母排连接三相覆铜纹路，下桥覆铜纹路与三相覆铜纹路之间通过绑定线连接。本结构通过覆铜陶瓷基板的芯片排布方式、电流纹路设计以及邦定线连接,调整门极与开尔文源极回路信号线的长度,确保各个功率半导体芯片开管时间的一致性,降低上桥、下桥及整个回路的寄生电感，实现均流特性和低电感特性,保证功率半导体模块的开管可靠性。

附图说明

下面结合附图和实施方式对本发明作进一步的详细说明：

图1为功率半导体模块电路逻辑示意图；

图2为功率半导体模块中单相上桥电流流动方向示意图；

图3为功率半导体模块中单相下桥电流流动方向示意图；

图4为功率半导体模块的整体框图；

图5为本发明功率半导体模块中覆铜陶瓷基板的优化结构示意图；

图6为图5中的上桥局部视图；

图7为图5中的下桥局部视图；

图8为图5中功率半导体芯片非等距排布示意图；

图9为图5中功率半导体芯片上下交错排布示意图；

图10为图5中门极信号端子和开尔文源极信号端子异侧布置示意图；

图11为图5中门极信号纹路与开尔文源极信号纹路互换示意图；

图12为图5中上下桥功率半导体芯片分别四个结构示意图；

图13为图5中上下桥功率半导体芯片分别三个结构示意图；

图14和图15为本结构中下桥覆铜纹路与三相覆铜纹路连接示意图。

具体实施方式

实施例如图5所示，本发明功率半导体模块中覆铜陶瓷基板的优化结构，包括覆铜陶瓷基板1、正极母排2、负极母排3、三相母排4、若干上桥功率半导体芯片5和若干下桥功率半导体芯片6，所述覆铜陶瓷基板1两侧从上部向中部延伸设有上桥覆铜纹路11，所述覆铜陶瓷基板1上部在两侧的上桥覆铜纹路11之间设有负极覆铜纹路12，所述正极母排2分别连接所述覆铜陶瓷基板1两侧的上桥覆铜纹路11并位于覆铜陶瓷基板1上部，所述负极母排3连接负极覆铜纹路12并位于覆铜陶瓷基板1上部，所述覆铜陶瓷基板1下部并向两侧延伸设有三相覆铜纹路13，所述三相母排4连接三相覆铜纹路13并位于覆铜陶瓷基板1下部，所述负极覆铜纹路12下方并在覆铜陶瓷基板1两侧的上桥覆铜纹路11之间依次设有下桥开尔文源极信号纹路14、下桥门极信号纹路15和下桥覆铜纹路16，所述三相覆铜纹路13上方依次设有上桥开尔文源极信号纹路17和上桥门极信号纹路18，所述若干上桥功率半导体芯片5横向间隔排布于所述覆铜陶瓷基板1中部的上桥覆铜纹路11，并且漏极连接上桥覆铜纹路11、门极经门极信号线52连接上桥门极信号纹路18、开尔文源极经开尔文源极信号线53连接上桥开尔文源极信号纹路17、源极分别经第二绑定线54连接三相覆铜纹路13、经第一绑定线51连接下桥覆铜纹路16，所述若干下桥功率半导体芯片6横向间隔排布于所述下桥覆铜纹路，并且漏极连接下桥覆铜纹路16、门极经门极信号线连接下桥门极信号纹路15、开尔文源极经开尔文源极信号线连接下桥开尔文源极信号纹路14，源极经第三绑定线56连接负极覆铜纹路12，所述下桥覆铜纹路16与三相覆铜纹路13之间通过第一邦定线51、上桥功率半导体芯片5源极和第二邦定线54连接或通过第四绑定线55连接。

优选的，所述上桥开尔文源极信号纹路17、上桥门极信号纹路18、下桥开尔文源极信号纹路14和下桥门极信号纹路15平行布置。

优选的，所述上桥门极信号纹路18和下桥门极信号纹路15在通长范围内折弯成180度，所述若干上桥功率半导体芯片5的门极和若干下桥功率半导体芯片6的门极通过门极信号线分别连接所述上桥门极信号纹路18和下桥门极信号纹路15的折弯段。

优选的，所述若干上桥功率半导体芯片5和若干下桥功率半导体芯片6等距排布于所述上桥覆铜纹路11和下桥覆铜纹路16。

优选的，所述若干上桥功率半导体芯片5和若干下桥功率半导体芯片6上下交错排布于所述上桥覆铜纹路11和下桥覆铜纹路16。

优选的，所述上桥开尔文源极信号纹路17和上桥门极信号纹路18在同侧设有上桥开尔文源极信号端子71和上桥门极信号端子72，所述下桥开尔文源极信号纹路14和下桥门极信号纹路15在同侧设有下桥开尔文源极信号端子81和下桥门极信号端子82。

优选的，所述上桥覆铜纹路11和下桥覆铜纹路16分别设有上桥漏极信号端子91和下桥漏极信号端子92。

优选的，所述若干上桥功率半导体芯片5中每个上桥功率半导体芯片的门极通过门极信号线、上桥门极信号纹路18到上桥门极信号端子72的长度加该上桥功率半导体芯片的开尔文源极通过开尔文源极信号线、上桥开尔文源极信号纹路17到上桥开尔文源极信号端子71的长度之和相近或相等；所述若干下桥功率半导体芯片6中每个下桥功率半导体芯片的门极通过门极信号线、下桥门极信号纹路15到下桥门极信号端子82的长度加该下桥功率半导体芯片的开尔文源极通过开尔文源极信号线、下桥开尔文源极信号纹路14到下桥开尔文源极信号端子81的长度之和相近或相等。

优选的，所述上桥开尔文源极信号纹路17和上桥门极信号纹路18可互换，即上桥开尔文源极信号纹路17作为上桥门极信号纹路18，上桥门极信号纹路18作为上桥开尔文源极信号纹路17；所述下桥开尔文源极信号纹路14和下桥门极信号纹路15可互换，即下桥开尔文源极信号纹路14作为下桥门极信号纹路15，下桥门极信号纹路15作为下桥开尔文源极信号纹路14。

优选的，所述下桥覆铜纹路16与三相覆铜纹路13之间的第四绑定线55位于所述三相覆铜纹路13向覆铜陶瓷基板1两侧延伸部的左侧、右侧或两侧。

如图5所示，本优化结构中，在正负母排施加电压，从覆铜陶瓷基板1上部左右两侧的正极母排2流入的电流被分成左右两路流入上桥覆铜纹路11，上桥的功率半导体芯片5（a1～a5）横向排布在上桥覆铜纹路11上，电流经过上桥覆铜纹路11流入上桥的功率半导体芯片5，该电流再经过第二绑定线54流入三相覆铜纹路13，最终流入到三相母排4；从三相母排4流入的电流，经过三相覆铜纹路13、第二邦定线54、上桥功率半导体芯片5的源极、第一邦定线51以及第四绑定线55流入下桥覆铜纹路16，下桥的功率半导体芯片6（b1～b5）横向排布在下桥覆铜纹路16上，电流经过下桥覆铜纹路16流入下桥的功率半导体芯片6，该电流再经过绑定线56流入负极覆铜纹路12，最终流入到负极母排3。上桥的功率半导体芯片5的门极通过门极信号线52连接在上桥门极信号纹路18上，上桥的功率半导体芯片的开尔文源极通过开尔文源极信号线53连接在上桥开尔文源极信号纹路17上；下桥的功率半导体芯片的门极通过门极信号线连接在下桥门极信号纹路15上，下桥的功率半导体芯片的开尔文源极通过开尔文源极信号线连接在下桥开尔文源极信号纹路14上。其中，上桥和下桥的门极信号纹路18、15分别与上桥、下桥的开尔文源极信号纹路17、14平行布置，上下桥门极信号纹路18、15在通长范围内弯折180°，上下桥功率半导体芯片的门极信号连接在折弯段纹路上，使得同一桥臂的功率半导体芯片的门极、开尔文源极通过门极信号线、门极信号纹路和开尔文源极信号线、开尔文源极信号纹路到门极信号端子、开尔文源极信号端子的距离之和相等或接近。

因同一桥臂的所有功率半导体芯片门极信号线长度相等、开尔文源极信号线长度相等，故可将功率半导体芯片门极信号线长度统一设为Lg、开尔文源极信号线长度统一设为Lk，则

如图6所示，上桥的功率半导体芯片的门极、开尔文源极通过门极信号线、门极信号纹路和开尔文源极信号线、开尔文源极信号纹路到门极信号端子、开尔文源极信号端子的距离之和计算如下：

功率半导体芯片a1的Ltn1=Lgn1+Lkn1

其中，Ltn1为该芯片门极信号线和开尔文源极信号线及信号纹路的合计长度，Lgn1为该芯片门极到门极信号端子的信号线及信号纹路长度之和，Lkn1为该芯片开尔文源极到开尔文源极信号端子的信号线及信号纹路长度之和（以下类同）；

Lgn1= Ga+Ga_0+Ga_1+Lg，Lkn1=Ka_1+Lk，

所以Ltn1=Lgn1+Lkn1=（Ga+Ga_0）+（Ga_1+Ka_1）+（Lg+Lk）

功率半导体芯片a2的Ltn2=Lgn2+Lkn2

Lgn2= Ga+Ga_0+Ga_2+Lg，Lkn2=Ka_2+Lk，

所以Ltn2=Lgn2+Lkn2=（Ga+Ga_0）+（Ga_2+Ka_2）+（Lg+Lk）

功率半导体芯片a3的Ltn3=Lgn3+Lkn3

Lgn3= Ga+Ga_0+Ga_3+Lg，Lkn3=Ka_3+Lk，

所以Ltn3=Lgn3+Lkn3=（Ga+Ga_0）+（Ga_3+Ka_3）+（Lg+Lk）

功率半导体芯片a4的Ltn4=Lgn4+Lkn4

Lgn4= Ga+Ga_0+Ga_4+Lg，Lkn4=Ka_4+Lk，

所以Ltn4=Lgn4+Lkn4=（Ga+Ga_0）+（Ga_4+Ka_4）+（Lg+Lk）

功率半导体芯片a5的Ltn5=Lgn5+Lkn5

Lgn5= Ga+Ga_0+Ga_5+Lg，Lkn5=Ka_5+Lk，

所以Ltn5=Lgn5+Lkn5=（Ga+Ga_0）+（Ga_5+Ka_5）+（Lg+Lk）

其中，Ga为门极信号纹路首端至折弯端的长度，Ga_0为门极信号纹路折弯长度，Ga_1、Ga_2、Ga_3、Ga_4、Ga_5分别为各功率半导体芯片门极与门极信号纹路连接点至门极信号纹路折弯端的长度，Ka_1、Ka_2、Ka_3、Ka_4、Ka_5分别为开尔文源极信号纹路首端至各功率半导体芯片开尔文源极与开尔文源极信号纹路连接点的长度。

如图6所示，Ga_1+Ka_1= Ga_2+Ka_2= Ga_3+Ka_3= Ga_4+Ka_4= Ga_5+Ka_5，因此Ltn1= Ltn2= Ltn3= Ltn4= Ltn5。通过以上措施保证若干上桥功率半导体芯片的Ltn相等，从而控制上桥各个功率半导体芯片的开管时间相等以实现均流特性，最终保证功率半导体模块上桥的开管可靠性。

如图7所示，下桥的功率半导体芯片的门极、开尔文源极通过门极信号线、门极信号纹路和开尔文源极信号线、开尔文源极信号纹路到门极信号端子、开尔文源极信号端子的距离之和计算如下：

功率半导体芯片b1的Ltn1=Lgn1+Lkn1

Lgn1= Gb+Gb_0+Gb_1+Lg，Lkn1=Kb_1+Lk

所以Ltn1=Lgn1+Lkn1=（Gb+Gb_0）+（Gb_1+Kb_1）+（Lg+Lk）

功率半导体芯片b2的Ltn2=Lgn2+Lkn2

Lgn2= Gb+Gb_0+Gb_2+Lg，Lkn2=Kb_2+Lk，

所以Ltn2=Lgn2+Lkn2=（Gb+Gb_0）+（Gb_2+Kb_2）+（Lg+Lk）

功率半导体芯片b3的Ltn3=Lgn3+Lkn3

Lgn3= Gb+Gb_0+Gb_3+Lg，Lkn3=Kb_3+Lk，

所以Ltn3=Lgn3+Lkn3=（Gb+Gb_0）+（Gb_3+Kb_3）+（Lg+Lk）

功率半导体芯片b4的Ltn4=Lgn4+Lkn4

Lgn4= Gb+Gb_0+Gb_4+Lg，Lkn4=Kb_4+Lk，

所以Ltn4=Lgn4+Lkn4=（Gb+Gb_0）+（Gb_4+Kb_4）+（Lg+Lk）

功率半导体芯片b5的Ltn5=Lgn5+Lkn5

Lgn5= Gb+Gb_0+Gb_5+Lg，Lkn5=Kb_5+Lk，

所以Ltn5=Lgn5+Lkn5=（Gb+Gb_0）+（Gb_5+Kb_5）+（Lg+Lk）

其中，Gb、Gb_0、Gb_1、Gb_2、Gb_3、Gb_4、Gb_5以及Kb_1、Kb_2、ba_3、Kb_4、Kb_5的含义分别与上桥的计算相同。

如图7所示，Gb_1+Kb_1= Gb_2+Kb_2= Gb_3+Kb_3= Gb_4+Kb_4= Gb_5+Kb_5，所以Ltn1= Ltn2= Ltn3= Ltn4= Ltn5。通过以上措施保证若干下桥功率半导体芯片的Ltn相等，从而控制下桥各个功率半导体芯片的开管时间相等以实现均流特性，最终保证功率半导体模块下桥的开管可靠性。

上桥及下桥的若干功率半导体芯片5、6分别横向排布在上桥覆铜纹路11和下桥覆铜纹路16上，单个桥臂的若干功率半导体芯片5、6之间沿横向等间距排布。作为该结构的一种变形，如图8所示，单个桥臂的若干功率半导体芯片5、6之间沿横向可不等间距排布。

如图9所示，作为本结构的一种变形，单个桥臂的上桥和下桥若干功率半导体芯片5、6之间分别在上桥覆铜纹路11和下桥覆铜纹路16上沿横向可上下交错排布。

如图10所示，作为本结构的一种变形，上桥门极信号端子72与开尔文源极信号端子71异侧布置，下桥门极信号端子82与开尔文源极信号端子81异侧布置，使得同一桥臂的若干功率半导体芯片的门极、开尔文源极通过门极信号线、门极信号纹路和开尔文源极信号线、开尔文源极信号纹路到门极信号端子、开尔文源极信号端子的距离之和相等或接近。

如图11所示，作为本结构的一种变形，上桥和下桥的门极信号纹路18、15与开尔文极信号纹路17、14的定义可以互换，即上桥的门极信号纹路18变为开尔文源极信号纹路，开尔文源极信号纹路17变为门极信号纹路，同样，下桥的门极信号纹路15变为开尔文源极信号纹路，开尔文源极信号纹路14变为门极信号纹路。

如图12和图13所示，本结构中每个桥臂有三个或四个功率半导体芯片并联构成，上桥的三个或四个功率半导体芯片5横向排布在上桥覆铜纹路11上，下桥的三个或四个功率半导体芯片6横向排布在下桥覆铜纹路16上。

如图14和图15所示，作为本结构的一种变形，下桥覆铜纹路16与三相覆铜纹路13之间通过第一邦定线51、上桥功率半导体芯片5源极、第二邦定线54或者第四邦定线55连接。

本结构针对多芯片并联的功率半导体模块的并联电流不均及杂散电感较大的问题,提出一种对覆铜陶瓷基板的优化结构, 通过覆铜陶瓷基板上的芯片排布方式、电流纹路设计以及邦定线连接,调整芯片门极与开尔文源极回路信号线的长度,调整各个功率半导体芯片的开管时间,调整上桥、下桥及整个回路的寄生电感，从而实现功率半导体模块的均流特性和低电感特性,保证功率半导体模块的开管可靠性。

Claims (10)

1.一种功率半导体模块中覆铜陶瓷基板的优化结构，包括覆铜陶瓷基板、正极母排、负极母排、三相母排、若干上桥功率半导体芯片和若干下桥功率半导体芯片，其特征在于：所述覆铜陶瓷基板两侧从上部向中部延伸设有上桥覆铜纹路，所述覆铜陶瓷基板上部在两侧的上桥覆铜纹路之间设有负极覆铜纹路，所述正极母排分别连接所述覆铜陶瓷基板两侧的上桥覆铜纹路并位于覆铜陶瓷基板上部，所述负极母排连接负极覆铜纹路并位于覆铜陶瓷基板上部，所述覆铜陶瓷基板下部并向两侧延伸设有三相覆铜纹路，所述三相母排连接三相覆铜纹路并位于覆铜陶瓷基板下部，所述负极覆铜纹路下方并在覆铜陶瓷基板两侧的上桥覆铜纹路之间依次设有下桥开尔文源极信号纹路、下桥门极信号纹路和下桥覆铜纹路，所述三相覆铜纹路上方依次设有上桥开尔文源极信号纹路和上桥门极信号纹路，所述若干上桥功率半导体芯片横向间隔排布于所述覆铜陶瓷基板中部的上桥覆铜纹路，并且漏极连接上桥覆铜纹路、门极经门极信号线连接上桥门极信号纹路、开尔文源极经开尔文源极信号线连接上桥开尔文源极信号纹路、源极分别经第二绑定线连接三相覆铜纹路、经第一绑定线连接下桥覆铜纹路，所述若干下桥功率半导体芯片横向间隔排布于所述下桥覆铜纹路，并且漏极连接下桥覆铜纹路、门极经门极信号线连接下桥门极信号纹路、开尔文源极经开尔文源极信号线连接下桥开尔文源极信号纹路，源极经第三绑定线连接负极覆铜纹路，所述下桥覆铜纹路与三相覆铜纹路之间通过第一邦定线、上桥功率半导体芯片源极和第二邦定线连接或通过第四绑定线连接。

2.根据权利要求1所述的功率半导体模块中覆铜陶瓷基板的优化结构，其特征在于：所述上桥开尔文源极信号纹路、上桥门极信号纹路、下桥开尔文源极信号纹路和下桥门极信号纹路平行布置。

3.根据权利要求1所述的功率半导体模块中覆铜陶瓷基板的优化结构，其特征在于：所述上桥门极信号纹路和下桥门极信号纹路在通长范围内折弯成180度，所述若干上桥功率半导体芯片的门极和若干下桥功率半导体芯片的门极通过门极信号线分别连接所述上桥门极信号纹路和下桥门极信号纹路的折弯段。

4.根据权利要求1所述的功率半导体模块中覆铜陶瓷基板的优化结构，其特征在于：所述若干上桥功率半导体芯片和若干下桥功率半导体芯片等距排布于所述上桥覆铜纹路和下桥覆铜纹路。

5.根据权利要求1所述的功率半导体模块中覆铜陶瓷基板的优化结构，其特征在于：所述若干上桥功率半导体芯片和若干下桥功率半导体芯片上下交错排布于所述上桥覆铜纹路和下桥覆铜纹路。

6.根据权利要求1所述的功率半导体模块中覆铜陶瓷基板的优化结构，其特征在于：所述上桥开尔文源极信号纹路和上桥门极信号纹路在同侧设有上桥开尔文源极信号端子和上桥门极信号端子，所述下桥开尔文源极信号纹路和下桥门极信号纹路在同侧设有下桥开尔文源极信号端子和下桥门极信号端子。

7.根据权利要求1所述的功率半导体模块中覆铜陶瓷基板的优化结构，其特征在于：所述上桥覆铜纹路和下桥覆铜纹路分别设有上桥漏极信号端子和下桥漏极信号端子。

8.根据权利要求6所述的功率半导体模块中覆铜陶瓷基板的优化结构，其特征在于：所述若干上桥功率半导体芯片中每个上桥功率半导体芯片的门极通过门极信号线、上桥门极信号纹路到上桥门极信号端子的长度加该上桥功率半导体芯片的开尔文源极通过开尔文源极信号线、上桥开尔文源极信号纹路到上桥开尔文源极信号端子的长度之和相近或相等；所述若干下桥功率半导体芯片中每个下桥功率半导体芯片的门极通过门极信号线、下桥门极信号纹路到下桥门极信号端子的长度加该下桥功率半导体芯片的开尔文源极通过开尔文源极信号线、下桥开尔文源极信号纹路到下桥开尔文源极信号端子的长度之和相近或相等。

9.根据权利要求1所述的功率半导体模块中覆铜陶瓷基板的优化结构，其特征在于：所述上桥开尔文源极信号纹路和上桥门极信号纹路可互换，即上桥开尔文源极信号纹路作为上桥门极信号纹路，上桥门极信号纹路作为上桥开尔文源极信号纹路；所述下桥开尔文源极信号纹路和下桥门极信号纹路可互换，即下桥开尔文源极信号纹路作为下桥门极信号纹路，下桥门极信号纹路作为下桥开尔文源极信号纹路。

10.根据权利要求1所述的功率半导体模块中覆铜陶瓷基板的优化结构，其特征在于：所述下桥覆铜纹路与三相覆铜纹路之间的第四绑定线位于所述三相覆铜纹路向覆铜陶瓷基板两侧延伸部的左侧、右侧或两侧。

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