WO2022091808A1 - 半導体装置用基板 - Google Patents

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裕晃 市岡
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Ｎｇｋエレクトロデバイス株式会社
日本碍子株式会社
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    • H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates

Definitions

  • the present invention relates to a substrate for a semiconductor device.
  • a DBOC substrate Direct Bonding of Copper Substrate
  • Patent Document 1 a DBOC substrate (Direct Bonding of Copper Substrate) in which a circuit pattern made of metal and a heat sink are bonded to both sides of a ceramic substrate
  • Patent Document 1 a DBOC substrate (Direct Bonding of Copper Substrate) in which a circuit pattern made of metal and a heat sink are bonded to both sides of a ceramic substrate
  • Patent Document 1 ⁇ 4
  • Japanese Unexamined Patent Publication No. 9-283671 Japanese Unexamined Patent Publication No. 10-154774 Japanese Unexamined Patent Publication No. 2001-48671 Japanese Unexamined Patent Publication No. 2013-207236
  • the circuit pattern is composed of a plurality of parts, the circuit pattern contains more corners where thermal stress tends to concentrate than the heat sink. Therefore, there is a problem that the circuit pattern is likely to be peeled off due to thermal stress on the surface of the ceramic substrate to which the circuit pattern is joined.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a substrate for a semiconductor device capable of suppressing peeling of a circuit pattern.
  • Item 1 A ceramic substrate having a first surface and a second surface, A circuit pattern made of metal bonded to the first surface of the ceramic substrate, A heat sink made of metal bonded to the second surface of the ceramic substrate, Equipped with The circuit pattern is formed by a plurality of parts and is formed.
  • the number of voids having a diameter of 1 mm or less per 1 cm 2 existing at the interface between the ceramic substrate and the circuit pattern is F
  • the number of voids having a diameter of 1 mm or less per 1 cm 2 existing at the interface between the ceramic substrate and the heat radiation plate is defined as F.
  • Item 2 The semiconductor device substrate according to Item 1, wherein Item 2.10 ⁇ F / B ⁇ 30 is satisfied.
  • Item 3 The substrate for a semiconductor device according to Item 1 or 2, wherein F ⁇ 2.5.
  • Item 4. The semiconductor device substrate according to any one of Items 1 to 3, wherein B ⁇ 0.1 pieces / cm 2 .
  • FIG. 1 It is sectional drawing which shows one Embodiment of the semiconductor device which has the substrate for the semiconductor device which concerns on this invention. It is a method of defining the diameter of the void. It is a top view of the substrate for the semiconductor device on the circuit pattern side in Examples 1-5. It is a top view of the substrate for the semiconductor device on the heat sink side in Examples 1-5. It is an image taken by an ultrasonic image device. It is a result at the time of reliability evaluation of Example 1. It is a result at the time of reliability evaluation of Example 3.
  • FIG. 1 is a cross-sectional view of a semiconductor device having a semiconductor device substrate according to the present embodiment.
  • the semiconductor device includes, for example, an automobile, an air conditioner, an industrial robot, a commercial elevator, a household microwave oven, an IH electric rice cooker, power generation (wind power generation, solar power generation, fuel cell, etc.), electric railway, and the like. It is used as a power module in various electronic devices such as UPS (uninterruptible power supply).
  • UPS uninterruptible power supply
  • the semiconductor device 1 includes a semiconductor device substrate 2, a first bonding material 5, a second bonding material 5', a semiconductor chip 6, a bonding wire 7, and a heat sink 8. There is.
  • the substrate 2 for a semiconductor device is a so-called DBOC substrate (Direct Bonding of Copper Substrate), which is a plate-shaped ceramic substrate 3 which is an insulator, a circuit pattern 4 bonded to the upper surface (first surface) thereof, and a lower surface (a lower surface). It is provided with a heat sink 4'joined to the second surface).
  • DBOC substrate Direct Bonding of Copper Substrate
  • the ceramic substrate 3 can be formed of, for example, ceramics such as aluminum oxide ceramics and aluminum oxide ceramics to which zirconium oxide is added.
  • the thickness of the ceramic substrate 3 is not particularly limited, but is preferably 0.20 to 1.00 mm, more preferably 0.25 to 0.64 mm, for example.
  • a transmission circuit is formed in the circuit pattern 4. That is, the circuit pattern 4 is composed of a plurality of portions electrically isolated from each other.
  • the material forming the circuit pattern 4 can be, for example, a metal such as copper or aluminum.
  • the thickness of the circuit pattern 4 is not particularly limited, but is preferably 0.10 to 0.60 mm, more preferably 0.20 to 0.50 mm, for example.
  • the heat radiating plate 4' is formed in a flat plate shape and is joined to almost the entire lower surface of the ceramic substrate 1.
  • the heat sink 4' can be formed of the same material and thickness as the circuit pattern 4.
  • the semiconductor chip 6 is bonded to the upper surface of the semiconductor device substrate 2 formed in this way, that is, a part of the upper surface of the circuit pattern 4 via the first bonding material 5. Further, the semiconductor chip 6 and the circuit pattern 4 are connected by the bonding wire 7.
  • the heat sink 8 is bonded to the lower surface of the semiconductor device substrate 2, that is, the lower surface of the heat radiating plate 4'via the second bonding material 5'.
  • the heat sink 8 is known and can be made of a metal such as copper.
  • a Cu—O eutectic liquid phase is generated at the interface where the ceramic substrate 3 and each copper plate are bonded (hereinafter, collectively referred to as “bonding interface”), and each surface of the ceramic substrate 3 is wetted. Subsequently, by cooling this laminate, the Cu—O eutectic liquid phase is solidified, and copper plates are bonded to both sides of the ceramic substrate 3.
  • a circuit pattern 4 is formed on the copper plate on the upper surface of the ceramic substrate 2 by, for example, an etching method.
  • the copper plate on the lower surface is the heat sink 4'. In this way, the substrate 2 for the semiconductor device is formed.
  • Voids on the surface of the ceramic substrate As described above, metal plates such as copper plates are bonded to both sides of the ceramic substrate 2, but at this time, voids (air bubbles) are generated at the interface between the ceramic substrate 2 and each metal plate. Generally, when the number of voids increases, the bonding strength decreases, which is not preferable. However, it is preferable for the present inventor to generate some voids at the interface between the circuit pattern 4 and the ceramic substrate 2. It was issued.
  • the heat sink 4' is formed of a flat plate, since the circuit pattern 4 is composed of a plurality of parts, it contains more corners than the heat sink 4'(for example, FIGS. 3A and 3B described later). reference). Thermal stress generated by the difference in the coefficient of thermal expansion between the copper plates 4 and 4'and the ceramic substrate 2 tends to concentrate on the corners. Therefore, there is a problem that the circuit pattern 4 is easily peeled off due to the thermal stress generated near the junction interface between the circuit pattern 4 and the ceramic substrate 2.
  • the present inventor has a void number F having a diameter of 1 mm or less per 1 cm 2 at the interface between the ceramic substrate 2 and the circuit pattern 4, and a void number F having a diameter of 1 mm or less per 1 cm 2 at the interface between the ceramic substrate 2 and the heat dissipation plate. It has been found that the number of voids B in the above can suppress the peeling of the circuit pattern 4 when the following equation (1) is satisfied. Note that F and B are calculated by dividing the number of measured voids by the area of the circuit pattern 4 and the area of the heat sink 4', respectively. F / B> 1 (1)
  • the thermal stress generated near the junction interface between the circuit pattern 4 and the first surface of the ceramic substrate 2 can be relaxed. It was found that the peeling of the circuit pattern 4 can be suppressed by this. This is because the bonding layer formed by solidifying the Cu—O eutectic liquid phase at the bonding interface between the circuit pattern 4 and the ceramic substrate 2 is easily deformed by voids and has the effect of relaxing thermal stress. It is presumed that there is.
  • the number of voids B on the heat radiating plate 4'side is small, it is possible to suppress a decrease in joint strength and a decrease in heat radiating performance.
  • the F / B is preferably larger, preferably 3 or more, further preferably 5 or more, more preferably 8 or more, and particularly preferably 10 or more.
  • the F / B is preferably 30 or less, and more preferably 20 or less.
  • the F / B is preferably 30 or less, and more preferably 20 or less, from the viewpoint of bonding strength and heat dissipation.
  • the number of voids F is preferably 0.2 pieces / cm 2 or more, more preferably 0.5 pieces / cm 2 or more, and 1.0 pieces / cm 2 or more. Is particularly preferable.
  • the number of voids F is preferably 2.5 pieces / cm 2 or less, more preferably 2.0 pieces / cm 2 or less, and further preferably 1.5 pieces / cm 2 or less. ..
  • the number of voids F is preferably 2.0 pieces / cm 2 or less, and more preferably 1.5 pieces / cm 2 or less, from the viewpoint of bonding strength and heat dissipation.
  • the number of voids F exceeds 2.5 / cm 2 , the circuit pattern 4 is likely to be peeled off, which is not preferable.
  • the number of voids B is preferably as small as possible from the viewpoint of bonding strength and heat dissipation, preferably 0.1 pieces / cm 2 or less, and further preferably 0.07 pieces / cm 2 or less. It is particularly preferable that the number is 0.05 pieces / cm 2 or less.
  • the void number can be measured, for example, as follows. First, the interface between the copper plate and the ceramic substrate is photographed with an ultrasonic imaging device.
  • An example of an ultrasonic imaging device is an ultrasonic imaging device (Scanning Acoustic Tomograph, SAT FS100III) manufactured by Hitachi Power Solutions. At this time, the captured image is binarized so that the portion where the void is generated at the joint interface between the copper plate and the ceramic substrate becomes white. Then, the number of voids having a diameter of 1 mm or less is measured on the circuit pattern side and the heat sink side, respectively, and the number of voids per unit area is defined as F and B, respectively.
  • the diameter of the void is defined as follows. First, the interface between the copper plate and the ceramic substrate is photographed with an ultrasonic imaging device.
  • An example of an ultrasonic imaging device is an ultrasonic imaging device manufactured by Hitachi Power Solutions (Scanning Acoustic Tomograph, SAT FS100III). At this time, the captured image is binarized so that the portion where the void is generated at the joint interface between the copper plate and the ceramic substrate becomes white.
  • Void shapes include circles, ellipses, and irregular shapes. Therefore, as shown in FIG. 2, the smallest rectangle 20 that can accommodate the void 10 is set, and the dimension of the long side thereof is set as the diameter. For example, when the void 10 has an elliptical shape, the long side dimension coincides with the long axis dimension of the ellipse.
  • the vertical axis is the number of appearing pixels
  • the horizontal axis is the gray level (density value) of 256 gradations from 0 to 255 based on the captured image.
  • a histogram diagram was created, the gray level threshold was set to 135, and pixels with a gray level of less than 135 were judged to be black, and pixels with a gray level of 135 or more were judged to be white.
  • a peak in the number of appearing pixels was observed in the range of. Therefore, almost the entire surface of the captured image became white.
  • the number of applied pixels in the range of the gray level of 135 to 255 is almost 0, and the gray level is 0 to 0.
  • a peak in the number of appearing pixels was observed in the range of 135. Therefore, almost the entire surface of the captured image became black.
  • the following parameters may be adjusted in the joining step of the metal plate (copper plate). ⁇ Oxidation amount on the surface of the metal plate (mg / cm 2 ) ⁇ Bonding temperature (°C) ⁇ Oxygen concentration (ppm) in the nitrogen atmosphere in the furnace -Material of the setter for mounting the ceramic substrate on which the metal plate is mounted (for example, alumina and SiC can be used).
  • Examples 1 to 5 were produced as follows using the following circuit patterns, ceramic substrates, and heat sinks. The method for manufacturing a substrate for a semiconductor device is as described above.
  • a large-scale semiconductor device substrate was manufactured. That is, large copper plates of almost the same size were bonded to both sides of the large ceramic substrate. One copper plate is for the circuit pattern and the other copper plate is for the heat sink.
  • the specific dimensions are as follows.
  • -Large ceramic substrate Rectangle with a thickness of 0.32 mm and approximately 127 mm x 178 mm This large ceramic substrate contains 80% by mass of alumina and 20% by mass of zirconia.
  • -Large copper plate Rectangle with a thickness of 0.30 mm and a thickness of approximately 125 mm x 176 mm
  • the copper plate joining conditions of the semiconductor device substrate according to Examples 1 to 5 are as shown in Table 1 below.
  • circuit pattern Thickness 0.3 mm, shape shown in Fig. 3A
  • the outer shape consisting of a rectangle is approximately 24 mm x 43 mm. That is, when a circuit pattern composed of five parts is regarded as one rectangle, the outer shape of the rectangle is about 24 mm ⁇ 43 mm.
  • the ratio of the total area of the circuit pattern to the area of the ceramic substrate is 70 to 80%.
  • -Ceramics substrate Rectangle with a thickness of 0.32 mm and 25 mm x 44 mm-Heat sink: Rectangle with a thickness of 0.3 mm and about 24 mm x 43 mm, the shape shown in Fig. 3B
  • the ceramic substrate contains 80% by mass of alumina and 20% by mass of zirconia.
  • the piece-sized semiconductor device substrates of Examples 1 to 5 had the following void numbers F and B.
  • the void numbers F and B in Examples 1 to 5 in Table 2 are average values of the results of measuring 240 pieces of semiconductor substrates of individual size.
  • the above-mentioned ultrasonic imaging device (Scanning Acoustic Tomograph, SAT FS100III) manufactured by Hitachi Power Solutions Co., Ltd. was used for the measurement of the void numbers F and B.
  • voids 11 having a diameter of less than 0.2 mm, voids 12 having a diameter of 0.2 mm or more and 1 mm or less, and voids 13 having a diameter larger than 1 mm are measured.
  • Voids 11 having a diameter of less than 0.2 mm were not included in the void numbers F and B because it is extremely difficult to perform clear imaging and binarization with an ultrasonic imaging device. Therefore, the void having a diameter of 1 mm or less in the present specification refers to a void 12 having a diameter of 0.2 mm or more and 1 mm or less.
  • the number of voids 13 having a diameter larger than 1 mm was about several percent of the number of voids 12 having a diameter of 0.2 mm or more and 1 mm or less. Since the influence on the effect of the present invention is considered to be minor, the void 13 having a diameter larger than 1 mm was not included in the void numbers F and B.
  • Reliability evaluation test> A reliability evaluation test was performed on the semiconductor device substrates (50 each) according to Examples 1 to 5 produced as described above.
  • the semiconductor device substrates of Examples 1 to 5 were placed in a constant temperature bath, placed in an environment of ⁇ 40 ° C. for 15 minutes in the air, and then heated to 150 ° C. under this environment. It was left for 15 minutes. After that, the temperature was lowered to ⁇ 40 ° C. again. This was repeated 1500 cycles, and in each cycle of 0 times, 150 times, 300 times, 600 times, 900 times, 1200 times, and 1500 times, each embodiment was taken out from the constant temperature bath, and the circuit pattern was peeled off for the semiconductor device.
  • the number of substrates was measured using an ultrasonic imaging device (Scanning Acoustic Tomograph, SAT FS200III) manufactured by Hitachi Power Solutions.
  • SAT FS200III scanning Acoustic Tomograph
  • the peeling started from the edge of the copper plate, and often started from the corner. That is, in FIG. 3A, the peeling started from the edge of the circuit pattern 4 composed of the copper plate, and in particular, the corner portion 9 was often the starting point.
  • Example 2 in which F / B is a value between Examples 1 and 3, the circuit pattern does not peel off until 300 cycles, and peeling is confirmed at 600 cycles, and Examples 1 and 1 have peeled off. It was confirmed that the same tendency as in 3 was shown. Further, in Examples 4 and 5 in which the F / B is a value larger than that in Example 3, the circuit pattern does not peel off until 900 cycles as in Example 3, and peeling is confirmed at 1200 cycles. rice field.
  • the circuit pattern and the shape of the heat sink shown in FIGS. 3A and 3B are examples, and are not limited thereto.
  • the circuit pattern may be composed of more than a plurality of parts.
  • the circuit pattern may be composed of a plurality of parts with fewer parts.
  • the heat sink is not limited to a single plate, and may be composed of a plurality of parts.

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Abstract

本発明に係る半導体装置用基板は、第１面及び第２面を有するセラミックス基板と、前記セラミックス基板の第１面に接合されている金属からなる回路パターンと、前記セラミックス基板の第２面に接合されている金属からなる放熱板と、を備え、前記回路パターンは、複数の部位により形成され、前記セラミックス基板と前記回路パターンとの界面に存在する１ｃｍ2当たりの直径１ｍｍ以下のボイド数をＦ、前記セラミックス基板と前記放熱板との界面に存在する１ｃｍ2当たりの直径１ｍｍ以下のボイド数をＢとしたとき、Ｆ／Ｂ＞１を充足する。

Description

半導体装置用基板
　本発明は、半導体装置用基板に関する。
　パワートランジスタモジュールなどに用いる半導体装置用基板として、セラミックス基板の両面に、金属からなる回路パターン及び放熱板をそれぞれ接合したＤＢＯＣ基板(Direct Bonding of Copper Substrate)が知られている（例えば、特許文献１～４）。これらの特許文献では、セラミックス基板と回路パターン及び放熱板との間に生じるボイドを減少させ、これによって、セラミックス基板と回路パターン及び放熱板との接合強度を確保することが開示されている。
特開平９－２８３６７１号公報 特開平１０－１５４７７４号公報 特開２００１－４８６７１号公報 特開２０１３－２０７２３６号公報
　ところで、上記のような半導体装置用基板では、回路パターンが複数の部位によって構成されているため、熱応力が集中しやすい角部が放熱板よりも回路パターンの方に多く含まれている。そのため、セラミックス基板において回路パターンが接合されている面では、熱応力により、回路パターンの剥がれが生じやすいという問題があった。
　本発明は、上記問題を解決するためになされたものであり、回路パターンの剥がれを抑制することができる、半導体装置用基板を提供することを目的とする。
項１．第１面及び第２面を有するセラミックス基板と、
　前記セラミックス基板の第１面に接合されている金属からなる回路パターンと、
　前記セラミックス基板の第２面に接合されている金属からなる放熱板と、
を備え、
　前記回路パターンは、複数の部位により形成され、
　前記セラミックス基板と前記回路パターンとの界面に存在する１ｃｍ2当たりの直径１ｍｍ以下のボイド数をＦ、前記セラミックス基板と前記放熱板との界面に存在する１ｃｍ2当たりの直径１ｍｍ以下のボイド数をＢとしたとき、Ｆ／Ｂ＞１を充足する、半導体装置用基板。
項２．１０≦Ｆ／Ｂ≦３０を充足する、項１に記載の半導体装置用基板。
項３．０．２≦Ｆ≦２．５である、項１または２に記載の半導体装置用基板。
項４．Ｂ≦０．１個／ｃｍ2である、項１から３のいずれかに記載の半導体装置用基板。
　本発明によれば、回路パターンの剥がれを抑制することができる。
本発明に係る半導体装置用基板を有する半導体装置の一実施形態を示す断面図である。 ボイドの直径の定義方法である。 実施例１～５における回路パターン側の半導体装置用基板の平面図である。 実施例１～５における放熱板側の半導体装置用基板の平面図である。 超音波映像装置での撮影画像である。 実施例１の信頼性評価時の結果である。 実施例３の信頼性評価時の結果である。
　以下、本発明に係る半導体装置用基板の一実施形態について、図面を参照しながら説明する。図１は、本実施形態に係る半導体装置用基板を有する半導体装置の断面図である。
　＜１．半導体装置の概要＞
　本実施形態に係る半導体装置は、例えば、自動車、空調機、産業用ロボット、業務用エレベータ、家庭用電子レンジ、ＩＨ電気炊飯器、発電（風力発電、太陽光発電、燃料電池など）、電鉄、ＵＰＳ（無停電電源）などの様々な電子機器においてパワーモジュールとして用いられる。
　図１に示すように、本実施形態に係る半導体装置１は、半導体装置用基板２、第１接合材５、第２接合材５'、半導体チップ６、ボンディングワイヤ７、及びヒートシンク８を備えている。
　半導体装置用基板２は、いわゆるＤＢＯＣ基板(Direct Bonding of Copper Substrate)であり、絶縁体である板状のセラミックス基板３と、その上面（第１面）に接合された回路パターン４と、下面（第２面）に接合された放熱板４'と、を備えている。
　セラミックス基板３は、例えば、酸化アルミニウム質セラミックス、酸化ジルコニウムを添加した酸化アルミニウム質セラミックス等のセラミックスにより形成することができる。セラミックス基板３の厚みは、特には限定されないが、例えば、０．２０～１．００ｍｍであることが好ましく、０．２５～０．６４ｍｍであることがさらに好ましい。
　回路パターン４には、例えば、伝送回路が形成されている。すなわち、回路パターン４は、互いに電気的に絶縁された複数の部位によって構成されている。回路パターン４を形成する材料は、例えば、銅、アルミニウム等の金属とすることができる。また、回路パターン４の厚みは、特には限定されないが、例えば、０．１０～０．６０ｍｍであることが好ましく、０．２０～０．５０ｍｍであることがさらに好ましい。一方、放熱板４'は、平板状に形成されており、セラミックス基板１の下面のほぼ全面に接合されている。放熱板４'は、回路パターン４と同様の材料及び厚みにより形成することができる。
　このような形成された半導体装置用基板２の上面、つまり回路パターン４の上面の一部には、第１接合材５を介して半導体チップ６が接合されている。また、ボンディングワイヤ７により、半導体チップ６と回路パターン４とが接続されている。
　一方、半導体装置用基板２の下面、つまり放熱板４'の下面には、第２接合材５'を介してヒートシンク８が接合されている。ヒートシンク８は、公知のものであり、例えば銅などの金属によって構成することができる。
　次に、上述した半導体装置用基板２の製造方法の一例について説明する。以下では、回路パターン４及び放熱板４'を構成する金属材料として銅を用いた場合の例について説明する。まず、セラミックス基板３の上面及び下面に、金属板として銅板を配置した積層体を形成する。ここで用いられる各銅板の表面は酸化されている。次に、この積層体を１０６５℃～１０８３℃の窒素雰囲気条件下で１０分程度加熱する。これによって、セラミックス基板３と各銅板とが接合する界面（以下、「接合界面」と総称する。）にＣｕ－Ｏ共晶液相が生成され、セラミックス基板３の各面が濡れる。続いて、この積層体を冷却することによってＣｕ－Ｏ共晶液相が固化されて、セラミックス基板３の両面に銅板がそれぞれ接合される。
　続いて、セラミックス基板２の上面の銅板に対して、例えば、エッチング法によって回路パターン４を形成する。一方、下面の銅板は放熱板４'となる。こうして、半導体装置用基板２が形成される。
　＜２．セラミックス基板の表面のボイド＞
　上記のように、セラミックス基板２の両面には銅板等の金属板が接合されるが、このときに、セラミックス基板２と各金属板との界面にはボイド（気泡）が生じる。一般的には、ボイドが多くなると、接合強度が低くなるため、好ましくないが、回路パターン４とセラミックス基板２との界面においては、ある程度のボイドが生じることが好ましいことが、本発明者により見出された。
　放熱板４'は平板により形成されているが、回路パターン４は、複数の部位によって構成されているため、放熱板４'よりも含まれる角部が多い（例えば、後述の図３Ａ及び図３Ｂ参照）。角部には銅板４，４'とセラミックス基板２の熱膨張係数の違いにより生じる熱応力が集中しやすい。そのため、回路パターン４とセラミックス基板２との接合界面付近に生じる熱応力により、回路パターン４が剥がれやすいという問題があった。これに対し、本発明者は、セラミックス基板２と回路パターン４との界面における１ｃｍ2当たりの直径１ｍｍ以下のボイド数Ｆと、セラミックス基板２と放熱板との界面における１ｃｍ2当たりの直径１ｍｍ以下のボイド数Ｂとが、以下の式（１）を充足するとき、回路パターン４の剥がれを抑制できることを見出した。なお、Ｆ，Ｂは、それぞれ測定されたボイドの数を、それぞれ、回路パターン４の面積及び放熱板４'の面積で割ることで算出している。
　Ｆ／Ｂ＞１　　　　　（１）
　すなわち、回路パターン４側のボイド数Ｆが、放熱板４'側のボイド数Ｂよりも多いことで、回路パターン４とセラミックス基板２の第１面との接合界面付近に生じる熱応力を緩和でき、これによって、回路パターン４の剥がれを抑制できることが分かった。これは、回路パターン４とセラミックス基板２との接合界面にＣｕ－Ｏ共晶液相が固化されて形成される接合層が、ボイドにより変形しやすくなり、熱応力を緩和する作用があるためであると推測される。一方、放熱板４'側のボイド数Ｂが少ないと、接合強度の低下、及び放熱性能の低下を抑制することができる。また、Ｆ／Ｂは、より大きいことが好ましく、３以上が好ましく、５以上であることがさらに好ましく、８以上であることがより好ましく、１０以上であることが特に好ましい。一方、Ｆ／Ｂが大きすぎると、回路パターン４側のボイド数Ｆが多くなりすぎるため、例えば、３０以下であることが好ましく、２０以下であることがさらに好ましい。具体的には、Ｆ／Ｂは、接合強度および放熱性の観点から３０以下であることが好ましく、２０以下であることがさらに好ましい。
　具体的には、ボイド数Ｆは、０．２個／ｃｍ2以上であることが好ましく、０．５個／ｃｍ2以上であることがさらに好ましく、１．０個／ｃｍ2以上であることが特に好ましい。一方、ボイド数Ｆは、２．５個／ｃｍ2以下であることが好ましく、２．０個／ｃｍ2以下であることがより好ましく、１．５個／ｃｍ2以下であることがさらに好ましい。具体的には、ボイド数Ｆは接合強度及び放熱性の観点から、２．０個／ｃｍ2以下であることが好ましく、１．５個／ｃｍ2以下であることがさらに好ましい。一方でボイド数Ｆが２．５個／ｃｍ2を超えると回路パターン４の剥離が生じやすくなり好ましくない。また、ボイド数Ｂは、接合強度及び放熱性の観点からできるだけ少ないことが好ましく、０．１個／ｃｍ2以下であることが好ましく、０．０７個／ｃｍ2以下であることがさらに好ましく、０．０５個／ｃｍ2以下であることが特に好ましい。
　ボイド数の測定方法は、例えば、以下のように行うことができる。まず、超音波映像装置により銅板とセラミックス基板の接合界面を撮影する。超音波映像装置の例として、日立パワーソリューションズ社製超音波映像装置（Scanning Acoustic Tomograph, SAT FS100III）が挙げられる。このとき、銅板とセラミックス基板の接合界面においてボイドが生じている部分が白くなるように撮影画像に二値化処理を行う。そして、回路パターン側と放熱板側で直径が１ｍｍ以下のボイドの数をそれぞれ測定し、単位面積当たりのボイド数を、それぞれＦ，Ｂとする。
　ボイドの直径は、以下のように定義している。まず、超音波映像装置により銅板とセラミックス基板の接合界面を撮影する。超音波映像装置の例として、日立パワーソリューションズ社製超音波映像装置（Scanning Acoustic Tomograph, SAT  FS100III）が挙げられる。このとき、銅板とセラミックス基板の接合界面においてボイドが生じている部分が白くなるように撮影画像に二値化処理を行う。ボイドの形状には円、楕円、不定形などがある。そのため、図２に示すように、ボイド１０を収納できる最小の長方形２０を設定し、その長辺の寸法を直径とする。例えば、ボイド１０が楕円形状の場合、長辺寸法は楕円の長軸寸法と一致する。
　白色部と黒色部とを特定するための二値化処理は、撮影画像に基づいて、縦軸が出現画素数、横軸が０から２５５の２５６階調のグレーレベル（濃度値）となる濃度ヒストグラム図を作成し、グレーレベルの閾値を１３５に設定し、グレーレベルが１３５未満の画素を黒色、グレーレベルが１３５以上の画素を白色と判定することにより行った。回路パターン４及び放熱板４’とセラミックス基板２との接合界面に多数のボイドが生じている場合、グレーレベルが０～１３５の範囲における出現画素数はほぼ０であり、グレーレベルが１３５～２５５の範囲において出現画素数のピークが見られた。そのため撮影画像のほぼ全面が白色となった。一方、回路パターン４及び放熱板４’とセラミックス基板２との接合界面においてボイドがほぼ生じていない場合、グレーレベルが１３５～２５５の範囲における出願画素数はほぼ０であり、グレーレベルが０～１３５の範囲において出現画素数のピークが見られた。そのため撮影画像のほぼ全面が黒色となった。
　なお、ボイド数Ｂ，Ｆが上記式（１）を充足するためには、例えば、金属板（銅板）の接合工程において、以下のパラメータを調整すればよい。
・金属板の表面の酸化量（ｍｇ／ｃｍ2）
・接合温度（℃）
・炉内窒素雰囲気中の酸素濃度（ｐｐｍ）
・金属板を載せたセラミックス基板を載置するためのセッターの材質（例えば、アルミナ、ＳｉＣを用いることができる）
　以下、本発明の実施例について説明する。但し、本発明は、以下の実施例に限定されない。
　＜１．実施例の作製＞
　以下の回路パターン、セラミックス基板、及び放熱板により実施例１～５に係る半導体装置用基板を、以下の通り作製した。半導体装置用基板の概ねの作製方法は、上述したとおりである。
　まず、大型の半導体装置用基板を作製した。すなわち、大型セラミックス基板の両面に、それとほぼ同サイズの大型銅板をそれぞれ接合した。一方の銅板は回路パターン用、もう一方の銅板は放熱板用である。具体的な寸法は以下の通りである。
・大型セラミックス基板：厚み０．３２ｍｍ、約１２７ｍｍ×１７８ｍｍの長方形
　この大型セラミックス基板は、アルミナ８０質量％、ジルコニア２０質量％を含有している。
・大型銅板　　　　　：厚み０．３０ｍｍ、約１２５ｍｍ×１７６ｍｍの長方形
　実施例１～５に係る半導体装置用基板の銅板接合条件は、以下の表１のようであった。
Figure JPOXMLDOC01-appb-T000001
　次に、エッチング法により、回路パターンに相当する側の大型銅板に縦５個×横４個の２０個の回路パターンを形成した。続いて、分割加工することで下記のような個片サイズの半導体装置用基板を作製した。
・回路パターン：厚み０．３ｍｍ、図３Ａの形状
　長方形からなる外形は約２４ｍｍ×４３ｍｍ。すなわち、５つの部位で構成される回路パターンを1つの長方形とみなしたとき、その長方形からなる外形は約２４ｍｍ×４３ｍｍ。セラミックス基板の面積に対する、回路パターンの総面積の割合は７０～８０％。
・セラミックス基板：厚み０．３２ｍｍ、２５ｍｍ×４４ｍｍの長方形
・放熱板：厚み０．３ｍｍ、約２４ｍｍ×４３ｍｍの長方形、図３Ｂの形状
　セラミックス基板は、アルミナ８０質量％、ジルコニア２０質量％を含有している。そして、実施例１～５の個片サイズの半導体装置用基板は、測定の結果、以下のボイド数Ｆ，Ｂを有していた。表２の実施例１～５のボイド数Ｆ，Ｂは、個片サイズの半導体用基板をそれぞれ２４０個ずつ測定した結果の平均値である。
Figure JPOXMLDOC01-appb-T000002
　ボイド数Ｆ，Ｂの測定には、上述した日立パワーソリューションズ社製超音波映像装置（Scanning Acoustic Tomograph, SAT  FS100III）を用いた。
　実施例１～５では、例えば、図４に示すように、直径が０．２ｍｍ未満のボイド１１、直径が０．２ｍｍ以上１ｍｍ以下であるボイド１２、直径が１ｍｍよりも大きいボイド１３がそれぞれ測定された。直径が０．２ｍｍ未満のボイド１１は超音波映像装置での明瞭な撮影および二値化が極めて困難のため、ボイド数Ｆ，Ｂに含めなかった。よって、本願明細書中における直径が１ｍｍ以下のボイドとは、直径が０．２ｍｍ以上１ｍｍ以下のボイド１２を指す。また、直径が１ｍｍよりも大きいボイド１３の数は、直径０．２ｍｍ以上１ｍｍ以下のボイド１２の数に対し数％程度であった。本発明の効果に対する影響は軽微であると考えられるため、直径が１ｍｍよりも大きいボイド１３はボイド数Ｆ，Ｂに含めなかった。
　＜２．信頼性評価試験＞
　上記のように作製された実施例１～５に係る半導体装置用基板に対し（各５０個）、信頼性評価試験を行った。信頼性評価試験では、実施例１～５の半導体装置用基板を恒温槽に配置し、大気中で－４０℃の環境下に１５分間置いた後、１５０℃まで昇温し、この環境下で１５分間置いた。そのあと再び－４０℃まで降温させた。これを１５００サイクル繰り返し、０回、１５０回、３００回、６００回、９００回、１２００回、１５００回の各サイクルにおいて、各実施例を恒温槽から取り出し、回路パターンに剥がれが発生した半導体装置用基板の数を、日立パワーソリューションズ社製超音波映像装置（Scanning Acoustic Tomograph, SAT  FS200III）を用いて測定した。この試験では、回路パターンの剥がれの面積が１ｍｍ2以上であるときに、剥がれの数にカウントした。剥がれは銅板の縁から始まり、とくに角部が起点になることが多かった。すなわち、図３Ａにおいて、剥がれは銅板で構成される回路パターン４の縁から始まり、特に角部９が起点になることが多かった。
　結果は、図５及び図６に示すとおりである。図５に示すように、実施例１では、１５０サイクルまでは回路パターンの剥がれが生じておらず、３００サイクルの時点で剥がれが確認された。具体的には３００サイクルの時点で剥がれが確認されたのは２個であった。残り４８個に対し信頼性評価を継続した。これ以降、剥がれが確認されると、そのサンプルは除いて信頼性評価を継続した。この点は、実施例３でも同様である。一方、図６に示すように、実施例３で、９００サイクルまでは回路パターンの剥がれが生じておらず、１２００サイクルの時点で剥がれが確認された。具体的には１２００サイクルの時点で剥がれが確認されたのは７個であった。残り４３個に対し信頼性評価を継続した。したがって、実施例１，３のいずれも１５０サイクルまでは回路パターンの剥がれがないため、Ｆ／Ｂ＞１であることが有効であることが分かった。また、実施例１，３のいずれにおいても、５０個のサンプルのうち、１５００サイクルを超えても回路パターンの剥がれがないものがあった。具体的には１５００サイクルを超えても回路パターンの剥がれがないものは、実施例１では７個、実施例３では３８個であった。
　また、図５及び図６の結果からすると、Ｆ／Ｂが大きくなるにしたがって、回路パターンの剥がれが少なくなっていることが分かった。なお、Ｆ／Ｂが実施例１，３の間の値である実施例２では、３００サイクルまでは回路パターンの剥がれが生じておらず、６００サイクルの時点で剥がれが確認され、実施例１，３と同様の傾向を示すことが確認された。さらに、Ｆ／Ｂが実施例３よりも大きい値である実施例４，５も実施例３と同様に９００サイクルまでは回路パターンの剥がれが生じておらず、１２００サイクルの時点で剥がれが確認された。したがって、実施例１～５のいずれも１５０サイクルまでは回路パターンの剥がれがないため、Ｆ／Ｂ＞１であれば、回路パターンの剥がれ防止に有効であることが分かった。また、実施例２～５のように、１０≦Ｆ／Ｂ≦３０であれば、回路パターンの剥がれ防止により有効であることがわかった。
　なお、図３Ａ，図３Ｂに示す回路パターン及び放熱板の形状は、一例であり、これに限定されない。回路パターンは、より多くの複数の部位で構成されていても良い。あるいは、回路パターンは、より少ない複数の部位で構成されていても良い。また、放熱板も一枚板に限定されず、複数の部位で構成されていても良い。
１…半導体装置
２…半導体装置用基板
３…セラミックス基板
４…回路パターン
４'…放熱板
５…第１接合材
５'…第２接合材
６…半導体チップ
７…ボンディングワイヤ
８…ヒートシンク
９…角部
１０…ボイド
１１…直径が０．２ｍｍ未満のボイド
１２…直径が０．２ｍｍ以上１ｍｍ以下のボイド
１３…直径が１ｍｍより大きいボイド

Claims (4)

  1. 　第１面及び第２面を有するセラミックス基板と、
    　前記セラミックス基板の第１面に接合されている金属からなる回路パターンと、
    　前記セラミックス基板の第２面に接合されている金属からなる放熱板と、
    を備え、
    　前記回路パターンは、複数の部位により形成され、
    　前記セラミックス基板と前記回路パターンとの界面に存在する１ｃｍ2当たりの直径１ｍｍ以下のボイド数をＦ、前記セラミックス基板と前記放熱板との界面に存在する１ｃｍ2当たりの直径１ｍｍ以下のボイド数をＢとしたとき、Ｆ／Ｂ＞１を充足する、半導体装置用基板。
  2. 　１０≦Ｆ／Ｂ≦３０を充足する、請求項１に記載の半導体装置用基板。
  3. 　０．２≦Ｆ≦２．５である、請求項１または２に記載の半導体装置用基板。
  4. 　Ｂ≦０．１である、請求項１から３のいずれかに記載の半導体装置用基板。
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