WO2022088782A1 - 振荡电路 - Google Patents
振荡电路 Download PDFInfo
- Publication number
- WO2022088782A1 WO2022088782A1 PCT/CN2021/107942 CN2021107942W WO2022088782A1 WO 2022088782 A1 WO2022088782 A1 WO 2022088782A1 CN 2021107942 W CN2021107942 W CN 2021107942W WO 2022088782 A1 WO2022088782 A1 WO 2022088782A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- transmission speed
- inverter
- oscillator
- ring topology
- temperature coefficient
- Prior art date
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 42
- 230000005540 biological transmission Effects 0.000 claims abstract description 72
- 238000010248 power generation Methods 0.000 claims description 11
- 230000008859 change Effects 0.000 description 13
- 230000007423 decrease Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000001276 controlling effect Effects 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000001902 propagating effect Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003828 downregulation Effects 0.000 description 1
- RDYMFSUJUZBWLH-UHFFFAOYSA-N endosulfan Chemical compound C12COS(=O)OCC2C2(Cl)C(Cl)=C(Cl)C1(Cl)C2(Cl)Cl RDYMFSUJUZBWLH-UHFFFAOYSA-N 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Definitions
- FIG. 3 is a schematic diagram of a circuit structure of an oscillator in an oscillator circuit provided by an embodiment of the present application;
- the first node corresponding to the second node is different from the first node corresponding to the third node
- the second node corresponds to the first node having the second phase clk180 and the fourth phase clk360
- the third node corresponds to the first node having the The first node of a phase clk90 and a third phase clk270.
- the second transmission speed is lower than the first transmission speed, and the second transmission speed is greater than or equal to 0.5 times the first transmission speed, and the third transmission speed is equal to the second transmission speed.
- the pull-down capability of the buffer inverter 14 is weakened; when the pull-up capability of the buffer inverter 14 is weakened, the pull-down capability of the buffer inverter 14 is enhanced.
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本申请实施例提供一种振荡电路及时钟产生电路，振荡电路包括：电源产生模块，被配置为，基于正温度系数电流产生正温度系数电压；振荡器，所述正温度系数电压作为所述振荡器的供电电源；振荡器包括第一环形拓扑结构，由多个第一反相器首尾相连，以第一传输速度传播振荡信号；第二环形拓扑结构，由多个第二反相器首尾相连，以第二传输速度传播所述振荡信号；其中，所述第一环形拓扑结构与所述第二环形拓扑结构电连接，所述第二传输速度小于所述第一传输速度。本申请实施例有利于提高振荡频率的稳定性。
Description
相关申请的交叉引用
本申请基于申请号为202011173759.1、申请日为2020年10月28日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
本申请实施例涉及但不限于一种振荡电路。
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在DRAM I/O电路中，需要一个特定频率的高速时钟信号进行读写及时钟校准。
可以通过环形振荡电路(ring oscillator)在DRAM内部产生一个高速时钟信号，以满足上述需求。但是，环形振荡电路所产生的振荡信号频率较低，难以满足高速需求；此外，环形振荡电路所产生的振荡信号的频率和占空比容易受到工艺、电源电压、温度、时钟负载等的影响，从而使得时钟频率和占空比产生偏差。
发明内容
本申请实施例提供一种振荡电路，包括：电源产生模块，被配置为，基于正温度系数电流产生正温度系数电压；振荡器，所述正温度系数电压作为所述振荡器的供电电源；所述振荡器包括：第一环形拓扑结构，由多个第一反相器首尾相连，以第一传输速度传播振荡信号；第二环形拓扑结构，由多个第二反相器首尾相连，以第二传输速度传播所述振荡信号；其中，所述第一环形拓扑结构与所述第二环形拓扑结构电连接，所述第二传输速度小于所述第一传输速度。
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本申请实施例提供的振荡电路的功能模块框图；
图2为本申请实施例提供的振荡电路的一种电路结构示意图；
图3为本申请实施例提供的振荡电路中振荡器的一种电路结构示意图；
图4为本申请实施例提供的振荡电路中振荡器的另一种电路结构示意图。
由背景技术可知，振荡器可产生高频时钟信号，但是振荡器的频率随不同工艺角(process corner)、供电电源电压以及温度变化而产生偏差，即目前的振荡器具有PVT偏差问题，PVT指的是工艺(process)、电源电压(voltage)以及温度(temperature)。目前常采用加入冗余的测试信号以及延迟单元，或者调节充电电流或每一级负载等手段来解决PVT偏差问题，即增加额外的电路。随着振荡器的频率升高，为改善PVT偏差带来的问题极大的增加了设计和测试的冗余。
本申请实施例提供一种振荡电路，可以降低PVT偏差对振荡器频率造成的影响，提高振荡器频率的稳定性。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1为本申请实施例提供的振荡电路的功能模块框图，图2为本申请实施例提供的振荡电路的一种电路结构示意图，图3为本申请实施例提供的振荡电路中振荡器的一种电路结构示意图。
参考图1至图3，振荡电路包括：电源产生模块30，被配置为，基于正温度系数电流Iptat产生正温度系数电压Vptat；振荡器31，正温度系数电压Vptat作为振荡器的供电电源；振荡器31包括：第一环形拓扑结构，由多个第一反相器11首尾相连，以第一传输速度传播振荡信号；第二环形拓扑结构，由多个第二反相器12首尾相连，以第二传输速度传播振荡信号；其中，第一环形拓扑结构与第二环形拓扑结构电连接，第二传输速度小于第一传输速度。
其中，传输速度指的是振荡信号从高电平到低电平的速度或者从低电平到高电平的速度。传输速度越慢，传输时间越长，振荡信号的周期就越长，频率就越低。
本申请实施例中，电源产生模块30的输出作为电源端Vcc，连接第一反 相器11以及第二反相器12。
由于载流子迁移率随着温度升高而降低，因此当温度升高时振荡器31的频率相应会减小。本申请实施例中，由于振荡器31的供电电源未采用外部电源，而是采用电源产生模块30产生的正温度系数电压Vptat作为供电电源。当温度升高时正温度系数电压Vptat增加，因此能够增强振荡器31在高温时的充放电电流，以补偿振荡器31载流子变化带来的影响，从而补偿温度对振荡器31频率产生的偏差，使得随着温度的升高振荡器31的频率保持稳定。因此，高温时正温度系数电压Vptat可以对振荡器31的频率进行补偿，减小温度对频率的影响。
相应的，当温度降低时载流子迁移率降低，因此振荡器31的频率增大。由于温度降低时，正温度系数电压Vptat也降低，因此能够减小振荡器31在低温时的充放电电流，以补偿振荡器31载流子变化带来的影响，从而补偿温度对振荡器31频率产生的偏差，使得随着温度的降低振荡器31的频率仍能保持稳定，减小温度对频率的影响。因此，低温时正温度系数电压Vptat可以对振荡器31的频率进行补偿，减小温度对频率的影响。
此外，由于正温度系数电压Vptat由芯片内部电路产生，不受外部电源变化的影响，也可以降低振荡器频率受电压变化的影响。因此，本申请实施例提供的振荡电路中，振荡器的频率受到温度以及外部电源电压变化的影响小。
在本申请的一些实施例中，正温度系数电流Iptat可以由片上带隙基准电路(bandgap)产生。例如，Iptat＝delta Vbe/R1，其中，Vbe为三极管的基极与发射极之间的电压，delta Vbe为两个三极管Vbe的电压差，该值与温度成正比，R1为三极管的等效电阻，且R1的温度系数也为正，但R1的温度系数相比delta Vbe要小很多。因此，随着温度升高，Iptat变大，因而称为正温度系数电流Iptat。需要说明的是，在其他实施例中，也可以由其他合适的电路产生正温度系数电流。
本申请实施例中，参考图2，电源产生模块30(参考图1)包括：负载301，基于正温度系数电流Iptat产生正温度系数基准电压Vptat_ref；电压输出单元302，与负载301连接，接收正温度系数基准电压Vptat_ref，并产生正 温度系数电压Vptat。
本申请实施例中，负载301可以为正温度系数电阻，即随着温度的升高负载301的阻值增加。由于电阻R1的温度系数与负载301的温度系数会抵消，因此进一步地保证基于负载301产生的正温度系数基准电压Vptat_ref具有与delta Vbe差不多的正温度系数特性。
本申请实施例中，负载301包括电阻R，正温度系数电流Iptat为流经电阻R的电流；电阻R一端接地，另一端的电压为正温度系数基准电压Vptat。该电阻R为正温度系数电阻。
电压输出单元302包括缓冲器(buffer)或者线性稳压器(Linear Regulator)，其中，线性稳压器可以为低压线性稳压器(LDO，low dropout regulator)。本申请实施例中，电压输出单元302为线性稳压器作为示例。
正温度系数基准电压Vptat_ref通过电压输出单元302，产生具有驱动能力的正温度系数电压Vptat，将正温度系数电压Vptat作为电源端Vcc，以驱动第一反相器11以及第二反相器12。
本申请实施例中，当温度升高时，高温导致振荡器频率降低；正温度系数电压Vptat变大，正温度系数电压Vptat对第一反相器11以及第二反相器12的驱动能力增强，以增强第一反相器11以及第二反相器12的充放电电流，从而补偿温度升高对振荡器频率的影响。当温度降低时，低温导致振荡器频率变大；正温度系数电压Vptat变小，正温度系数电压Vptat对第一反相器11以及第二反相器12的驱动能力变弱，以减小第一反相器11以及第二反相器12的充放电电流，从而补偿温度降低对振荡器频率的影响。因此，振荡器的频率不依赖于温度的变化。
正温度系数基准电压Vptat_ref与正温度系数电流有关，在温度保持不变的情况下，正温度系数电流Iptat不变，即使外部电源波动，正温度系数基准电压Vptat_ref仍然保持不变，因此正温度系数电压Vptat也保持不变。也就是说，在某一温度下，正温度系数电压Vptat几乎不随外部电源变化而变化，从而降低外部电源对振荡器频率的影响。
因此，本申请实施例能够改善PVT偏差对振荡器频率的影响。
以下将结合附图对振荡器进行详细说明。
本申请实施例中，第一反相器11的个数为N个，N为大于等于4的整数；相应地，第二反相器12的个数为M个，M为大于等于2的整数。
记每一个第一反相器11的输入端为一个第一节点，第一环形拓扑结构具有N个第一节点；记每一个第二反相器12的输入端为一个第二节点，第二环形拓扑结构具有M个第二节点；至少有两个第二节点与对应个数的第一节点电连接。
本申请实施例中，在第一环形拓扑结构的振荡路径上，每一第一节点具有不同的相位，以4个第一反相器11的数量为例，振荡路径上四个第一节点分别具有第一相位clk90、第二相位clk180、第三相位clk270以及第四相位clk360，四个第一节点构成一个360度的振荡循环，即每一第一节点对应90度的相位位移；相应地，第二环形拓扑结构具有两个第二节点，一第二节点与具有第二相位clk180的第一节点电连接，另一第二节点与具有第四相位clk360的第一节点电连接，即第二环形拓扑结构用于使得两个第一节点反相。
本申请实施例中，第二传输速度小于第一传输速度，且第二传输速度大于等于0.5倍的第一传输速度。
本申请实施例中，参考图4，振荡器还可以包括：第三环形拓扑结构，由多个第三反相器13首尾相连，以第三传输速度传输振荡信号，第一环形拓扑结构与第三环形拓扑结构电连接，第三传输速度小于第一传输速度。
电源产生模块30的输出还作为第三反相器13的电源端Vcc，用于驱动第三反相器13。
其中，第一环形拓扑结构作为外圈拓扑结构，第二环形拓扑结构和第三环形拓扑结构作为内圈拓扑结构。不同环形拓扑结构的反相器数量可如下：第一反相器11的个数为U个，U为大于等于4的整数；第二反相器12的个数为V个，V为大于等于2的整数；第三反相器13的个数为W个，W为大于等于2的整数。
本申请实施例中，记每一个第一反相器11的输入端为一个第一节点，第一环形拓扑结构具有U个第一节点；记每一个第二反相器12的输入端为一个 第二节点，第二环形拓扑结构具有V个第二节点；记每一个第三反相器13的输入端为一个第三节点，第三环形拓扑结构具有W个第三节点；至少有两个第二节点与对应个数的第一节点电连接，至少有两个第三节点与对应个数的第一节点电连接。
本申请实施例中，第二节点对应的第一节点与第三节点对应的第一节点不同，第二节点对应具有第二相位clk180和第四相位clk360的第一节点，第三节点对应具有第一相位clk90和第三相位clk270的第一节点。如此，有利于使得不同第一节点的振荡信号在单位时间内均具有更多的翻转次数，进而使得传播的振荡信号的频率进一步提升，从而进一步地提升振荡信号的传输速度。
本申请实施例中，第二传输速度小于第一传输速度，且第二传输速度大于等于0.5倍的第一传输速度，第三传输速度等于第二传输速度。
本申请实施例中，振荡器还包括缓冲反相器14，缓冲反相器14的输入端接收振荡信号，缓冲反相器14的输出端输出时钟信号。缓冲反相器14被配置为隔绝振荡器的后端电路(例如占空比校准电路)作为负载对振荡信号频率造成的影响，使振荡器保持较高的复用率。
本申请实施例中，缓冲反相器14的传输速度可调。缓冲反相器14可以调节上拉能力和/或下拉能力来实现传输速度可调。
其中，当缓冲反相器14的上拉能力增强时，缓冲反相器14的下拉能力减弱；当缓冲反相器14的上拉能力减弱时，缓冲反相器14的下拉能力增强。
上拉能力指的是将下降沿信号、低电平信号以及上升沿信号钳位为高电平信号的能力，下拉能力指的是将上升沿信号、高电平信号以及下降沿信号钳位为低电平信号的能力。当上拉能力增强而下拉能力减弱时，缓冲反相器14输出的时钟信号的占空比增大；当上拉能力减弱而下拉能力增强时，缓冲反相器14输出的时钟信号的占空比减小。也就是说，可通过控制缓冲反相器14的上拉能力和下拉能力朝不同的趋势变化，实现时钟信号占空比的可调，进而使得时钟信号的占空比满足预设要求。需要说明的是，每一第一节点都可以连接一缓冲反相器14，或者说每一第一节点与后端电路之间都可以串接 一缓冲反相器14，以避免后端电路对振荡信号频率造成的影响，以保证振荡器的每一级第一反相器11具有较高的负载匹配度，进而使得振荡器的振荡信号频率更为稳定。
本申请实施例中，缓冲反相器14包括：第一PMOS组，包括H个PMOS，H个PMOS的源极均连接于电源端Vcc；第一NMOS组，包括H个NMOS，H个NMOS的源极连接于接地端Vss；第零PMOS，其源极连接H个PMOS的漏极；第零NMOS，其源极连接H个NMOS的漏极；第零PMOS的漏极与第零NMOS的漏极连接，作为缓冲反相器14的输出端；第零PMOS的栅极与第零NMOS的栅极连接，作为缓冲反相器14的输入端；H个PMOS的栅极和H个NMOS的栅极均由一占空比调节编码组控制。
其中，占空比调节编码组可由占空比调节模块(未图示)发出，PMOS以及PMOS管均为PMOS晶体管。
本申请实施例中，可通过控制占空比调节编码组的参数控制第一PMOS组中PMOS管的导通数量和/或第一NMOS组中NMOS管的导通数量，从而调整缓冲反相器14的上拉能力和/或下拉能力。
需要说明的是，PMOS管和NMOS管的开启电压不同。当占空比调节编码组中第一调节编码为高电平时，第一NMOS管导通而第一PMOS管关断；当第一调节编码为低电平时，第一NMOS管关断而第一PMOS管导通。
由于一占空比调节编码同时控制第一PMOS组和第一NMOS组，因此，第一PMOS组中PMOS管的导通数量越多，第一NMOS组中NMOS管的导通数量就越少。而第一PMOS组中PMOS管的导通数量越多，第一PMOS组的负载值较越小，缓冲反相器14的充电速率就越快，缓冲反相器14的上拉能力就越强；相应地，第一NMOS组中NMOS管的导通数量越少，第一NMOS组的负载值就越大，缓冲反相器14的放电速率就越慢，缓冲反相器14的下拉能力就越弱。如此，当PMOS管的导通数量较多而NMOS管的导通数量较少时，缓冲反相器14输出的时钟信号的占空比增大。
相应地，当PMOS管的导通数量较少而NMOS管的导通数量较多时，缓冲反相器14的上拉能力减弱而下拉能力增强，缓冲反相器14输出的时钟信 号的占空比减小。
为保证第零PMOS以及第零NMOS正常工作，还设置有初始PMOS管以及初始NMOS管，初始PMOS管的源极连接电源端，漏极连接第零PMOS源极，栅极连接接地端，即初始PMOS管处于导通状态；初始NMOS管的源极连接接地端，漏极连接第零NMOS源极，栅极连接电源端，即初始NMOS管处于导通状态。
本申请实施例中，第一反相器11的第一传输速度可调。第一反相器11可以调节上拉能力和/或下拉能力来实现第一传输速度可调。
其中，当第一反相器11的上拉能力增强时，第一反相器11的下拉能力增强；当第一反相器11的上拉能力减弱时，第一反相器11的下拉能力减弱。如此，可对振荡器输出的振荡信号的频率进行调整，以获取满足预设频率要求的振荡信号。
本申请实施例中，第一反相器11连接电源端，第二反相器12连接电源端。第一反相器11包括：第三PMOS组，包括I个PMOS，I个PMOS的源极均连接于电源端；第三NMOS组，包括I个NMOS，I个NMOS的源极连接于接地端；第二PMOS，其源极连接I个PMOS的漏极；第二NMOS，其源极连接I个NMOS的漏极；第二PMOS的漏极与第二NMOS的漏极连接，作为第一反相器11的输出端；第二PMOS的栅极与第二NMOS的栅极连接，作为第一反相器11的输入端；I个PMOS管的栅极由第一反调节编码组控制，I个NMOS的栅极由第一正调节编码组控制；通过改变第一反调节编码组和/或第一正调节编码组实现第一传输速度可调。本申请实施例中，可通过控制第一反调节编码组的参数控制第三PMOS组中PMOS管的导通数量，从而调整第一反相器11的上拉能力；和/或，通过控制第一正调节编码组的参数控制第三NMOS组中NMOS管的导通数量，从而调整第一反相器11的下拉能力。
需要说明的是，第一反调节编码组与第一正调节编码组的电位相反，即反相。当第一正调节编码为高电平时，第一反调节编码为低电平，此时第三PMOS组中第一PMOS管导通，第三NMOS组中第一NMOS管导通；相应地，当第一正调节编码为低电平时，第一反调节编码为高电平，此时第三PMOS 组中第一PMOS管关断，第三NMOS组中第一NMOS管关断。
也就是说，第三PMOS组中PMOS管的导通数量越多，第三NMOS组中NMOS管的导通数量就越多，第一反相器11的上拉能力增强且下拉能力增强，第一反相器11输出的振荡信号的频率增大；相应地，第三PMOS组中PMOS管的导通数量越少，第三NMOS组中NMOS管的导通数量就越少，第一反相器11的上拉能力减弱且下拉能力减弱，第一反相器11输出的振荡信号的频率减小。
此外，第一反相器11具有用于保证第二PMOS处于工作状态的初始PMOS管，以及用于保证第二NMOS处于工作状态的初始NMOS管。
本申请实施例中，第二反相器12的第一传输速度可调。第二反相器12可以调节上拉能力和/或下拉能力来实现第一传输速度可调。
其中，当第二反相器12的上拉能力增强时第二反相器12的下拉能力增强；当第二反相器12的上拉能力减弱时，第二反相器12的下拉能力减弱。
第二反相器12包括：第五PMOS组，包括L个，L个PMOS的源极均连接于电源端；第五NMOS组122，包括L个NMOS，L个NMOS的源极连接于接地端；第四PMOS，其源极连接L个PMOS的漏极；第四NMOS，其源极连接L个NMOS的漏极；第四PMOS的漏极与第四NMOS的漏极连接，作为第二反相器12的输出端；第四PMOS的栅极与第四NMOS的栅极连接，作为第二反相器12的输入端；L个PMOS管的栅极由第二反调节编码组控制，L个NMOS的栅极由第二正调节编码组控制；通过改变第二反调节编码组和/或第二正调节编码组实现第一传输速度可调。
本申请实施例中，可通过控制第二反调节编码组的参数控制第五PMOS组中PMOS管的导通数量，从而调整第二反相器12的上拉能力；和/或，通过控制第二正调节编码组的参数控制第五NMOS组中NMOS管的导通数量，从而调整第二反相器12的下拉能力。
需要说明的是，第二反调节编码组与第二正调节编码组的电位相反。当第二正调节编码为高电平时，第二反调节编码为低电平，此时第五PMOS组中第一PMOS管导通，第五NMOS组中第一NMOS管导通；相应地，当第 二正调节编码为低电平时，第二反调节编码为高电平，此时第五PMOS组中第一PMOS管关断，第五NMOS组中第一NMOS管关断。
也就是说，第五PMOS组中PMOS管的导通数量越多，第五NMOS组中NMOS管的导通数量就越多，第二反相器12的上拉能力增强且下拉能力增强，第二反相器12输出的振荡信号的频率增大；相应地，第五PMOS组中PMOS管的导通数量越少，第五NMOS组中NMOS管的导通数量就越少，第二反相器12的上拉能力减弱且下拉能力减弱，第二反相器12输出的振荡信号的频率减小。
此外，第二反相器12具有用于保证第四PMOS处于工作状态的初始PMOS管，以及用于保证第四NMOS处于工作状态的初始NMOS管。
本申请实施例中，第一反相器11包括多个第一子反相器，多个第一子反相器的输入端均电连接，多个第一子反相器的输出端均电连接。如此，有利于控制振荡器版图设计中其他元件与第一子反相器之间的连线长度相近或相等，使得振荡器版图具有较好地对称平衡性，从而使得版图中振荡器的每个关键节点有较高的负载匹配度，进而使得每一级反相器的延迟相等；此外，还有利于使得其他元件与第一子反相器之间的连线长度较短，从而减小连线的寄生电阻和寄生电容，使得振荡器具有良好性能。
其中，第一子反相器的数量是偶数，如此，有利于更好地进行版图的对称平衡设计。
本申请实施例中，第二反相器12包括多个第二子反相器，多个第二子反相器的输入端均电连接，多个第二子反相器的输出端均电连接。如此，有利于进一步提高振荡器版图的对称平衡性。
其中，第二子反相器的数量与第一子反相器的数量相等。如此，有利于进一步提高振荡器版图的对称平衡性，进而获得性能更好的振荡器。
本申请实施例中，振荡电路能够对振荡器频率进行温度变化以及外部电源电压变化补偿，以改善PVT偏差对振荡器频率的影响。也就是说，温度升高时正温度系数电压变大，相应增强振荡器的充放电电流，以补偿温度升高而导致的迁移率下降的变化，从而降低振荡器频率的偏差；温度降低时正温 度系数电压减小，相应减小振荡器的充放电电流，以补偿温度下降而导致的迁移率增加的变化，从而降低振荡器频率的偏差。此外，由于正温度系数电压不受外部电源变化的影响，因此也能够降低振荡器频率受外部电源变化的影响。因此，本申请实施例提供的振荡电路的振荡器频率稳定性好。
另外，本申请实施例中，相对于仅通过第一环形拓扑结构传播振荡信号，第二环形拓扑结构的设置可增加电连接节点的振荡信号在单位时间内的反相次数，从而获取高速振荡信号。
相应地，本申请实施例还提供一种时钟产生电路，包括上述任一实施例提供的振荡电路。以下将结合附图对时钟产生电路进行详细说明，与前述实施例相同或者相应的部分，可参考前述实施例的描述，以下将不做赘述。
时钟产生电路包括：振荡电路，振荡电路包括电源产生模块以及振荡器；频率调节模块，与振荡器连接，被配置为调节振荡器的频率。
其中，频率调节模块通过调节第一传输速度和/或第二传输速度来调节振荡器的振荡信号的频率。
可以理解的是，频率调节模块可通过调节第一传输速度和第二传输速度来调节振荡器的振荡信号的频率，即频率调节模块调节第一反相器的第一传输速度以及第二反相器的第二传输速度来调节振荡器的振荡信号的频率。或者，频率调节模块也可通过调节第一传输速度或者第二传输速度中的一者来调节振荡器的振荡信号的频率，相应的，频率调节模块调节第一反相器的第一传输速度来调节振荡器的振荡信号的频率，或者，频率调节模块调节第二反相器的第二传输速度来调节振荡器的振荡信号的频率。
本申请实施例中，以频率调节模块既调节第一传输速度又调节第二传输速度作为示例。本申请实施例中，频率调节模块与第一反相器和第二反相器连接，频率调节模块可通过调整第一反调节编码组改变第一反相器的上拉能力，以及通过调整第一正调节编码组改变第一反相器的下拉能力，从而调节第一反相器的第一传输速度，进而调节振荡器振荡信号的频率。相应地，频率调节模块可通过调整第二反调节编码组改变第二反相器的上拉能力，以及通过调整第二正调节编码组改变第二反相器的下拉能力，从而调节第二反相 器的第二传输速度，进而调节振荡器振荡信号的频率。
在其他实施例中，频率调节模块可与第一反相器或第二反相器连接，且可仅改变第一反相器的上拉能力或下拉能力，或者，仅改变第二反相器的上拉能力或下拉能力。
本申请实施例中，时钟产生电路还包括占空比调节模块，与振荡器连接，被配置为调节振荡信号的占空比。振荡器包括缓冲反相器，缓冲反相器被配置为接收振荡信号并输出时钟信号，占空比调节模块与缓冲反相器连接，占空比调节模块通过调节占空比调节编码组的参数调节缓冲反相器的上拉能力和下拉能力，使得缓冲反相器的上拉能力和下拉能力朝不同的区域变动，从而实现调节时钟信号占空比的效果。
在本申请的一些实施例中，占空比调节模块还可以与第一反相器和/或第二反相器连接，调节第一反相器和/或第二反相器输出的振荡信号的占空比，从而使得振荡器输出的振荡信号具有满足预设占空比要求。
本申请实施例中，时钟产生电路能够降低时钟负载对高速时钟信号的频率和占空比的影响，从而输出满足预设频率要求和预设占空比要求的时钟信号。此外，时钟产生电路产生的时钟信号的频率稳定性高，不易受到温度以及外部电源波动的干扰。
本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。
本申请实施例提供一种振荡电路及时钟产生电路，振荡电路包括：电源产生模块，被配置为，基于正温度系数电流产生正温度系数电压；振荡器，所述正温度系数电压作为所述振荡器的供电电源；振荡器包括第一环形拓扑结构，由多个第一反相器首尾相连，以第一传输速度传播振荡信号；第二环 形拓扑结构，由多个第二反相器首尾相连，以第二传输速度传播所述振荡信号；其中，所述第一环形拓扑结构与所述第二环形拓扑结构电连接，所述第二传输速度小于所述第一传输速度。
本申请实施例中，电源产生模块基于正温度系数电流产生正温度系数电压，该正温度系数电压作为振荡器的供电电源，使得供电电源能够补偿温度对振荡器频率的影响，以减小振荡器频率随PVT变化产生的偏差，改善振荡电路中振荡器的频率稳定性。此外，相对于仅通过第一环形拓扑结构传播振荡信号，由于第二环形拓扑结构具有的第二传输速度小于第一环形拓扑结构具有的第一传输速度，第二环形拓扑结构的设置可使得振荡信号在单位时间内翻转更多次，从而获取高速振荡信号。
Claims (12)
- 一种振荡电路，包括：电源产生模块，被配置为，基于正温度系数电流产生正温度系数电压；振荡器，所述正温度系数电压作为所述振荡器的供电电源；所述振荡器包括：振荡电路第一环形拓扑结构，由多个第一反相器首尾相连，以第一传输速度传播振荡信号；第二环形拓扑结构，由多个第二反相器首尾相连，以第二传输速度传播所述振荡信号；其中，所述第一环形拓扑结构与所述第二环形拓扑结构电连接，所述第二传输速度小于所述第一传输速度。
- 如权利要求1所述的振荡电路，其中，所述电源产生模块的输出作为电源端，连接所述第一反相器以及所述第二反相器。
- 如权利要求1所述的振荡电路，其中，所述电源产生模块包括：负载，基于所述正温度系数电流产生正温度系数基准电压；电压输出单元，与所述负载连接，接收所述正温度系数基准电压，并产生所述正温度系数电压。
- 如权利要求3所述的振荡电路，其中，所述负载包括电阻，所述正温度系数电流为流经所述电阻的电流；所述电阻一端接地，另一端的电压为所述正温度系数基准电压。
- 如权利要求3所述的振荡电路，其中，所述电压输出单元包括缓冲器或者线性稳压器。
- 如权利要求1所述的振荡电路，其中，所述第一反相器的个数为N个，所述N为大于等于4的整数；所述第二反相器的个数为M个，所述M为大于等于2的整数。
- 如权利要求6所述的振荡电路，其中，记每一个所述第一反相器的输 入端为一个第一节点，所述第一环形拓扑结构具有N个所述第一节点；记每一个所述第二反相器的输入端为一个第二节点，所述第二环形拓扑结构具有M个所述第二节点；至少有两个所述第二节点与对应个数的所述第一节点电连接。
- 如权利要求7所述的振荡电路，其中，所述第二传输速度大于等于0.5倍的所述第一传输速度。
- 如权利要求1所述的振荡电路，还包括：第三环形拓扑结构，由多个第三反相器首尾相连，以第三传输速度传输所述振荡信号，所述第一环形拓扑结构与所述第三环形拓扑结构电连接，所述第三传输速度小于等于所述第一传输速度。
- 如权利要求9所述的振荡电路，其中，所述第一反相器的个数为U个，所述U为大于等于4的整数；所述第二反相器的个数为V个，所述V为大于等于2的整数；所述第三反相器的个数为W个，所述W为大于等于2的整数。
- 如权利要求10所述的振荡电路，其中，记每一个所述第一反相器的输入端为一个第一节点，所述第一环形拓扑结构具有U个所述第一节点；记每一个所述第二反相器的输入端为一个第二节点，所述第二环形拓扑结构具有V个所述第二节点；记每一个所述第三反相器的输入端为一个第三节点，所述第三环形拓扑结构具有W个所述第三节点；至少有两个所述第二节点与对应个数的所述第一节点电连接，至少有两个所述第三节点与对应个数的所述第一节点电连接。
- 如权利要求11所述的振荡电路，其中，所述第二传输速度小于所述第一传输速度，且所述第二传输速度大于等于0.5倍的所述第一传输速度；所述第三传输速度等于所述第二传输速度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/449,525 US11424745B2 (en) | 2020-10-28 | 2021-09-30 | Oscillation circuit and clock generation circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011173759.1A CN114421958A (zh) | 2020-10-28 | 2020-10-28 | 振荡电路 |
| CN202011173759.1 | 2020-10-28 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| US17/449,525 Continuation US11424745B2 (en) | 2020-10-28 | 2021-09-30 | Oscillation circuit and clock generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2022088782A1 true WO2022088782A1 (zh) | 2022-05-05 |
Family
ID=81260441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/CN2021/107942 WO2022088782A1 (zh) | 2020-10-28 | 2021-07-22 | 振荡电路 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114421958A (zh) |
| WO (1) | WO2022088782A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116961623B (zh) * | 2023-09-20 | 2023-12-08 | 江苏帝奥微电子股份有限公司 | 一种高精度占空比控制电路及其控制方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101409541A (zh) * | 2008-11-18 | 2009-04-15 | 上海贝岭矽创微电子有限公司 | 环形振荡电路 |
| KR100998677B1 (ko) * | 2009-11-27 | 2010-12-07 | 광운대학교 산학협력단 | 전압 제어 발진기 |
| CN105099445A (zh) * | 2014-05-12 | 2015-11-25 | 国家电网公司 | 一种环形振荡器的频率控制方法及电路 |
| CN105281757A (zh) * | 2014-07-07 | 2016-01-27 | 瑞昱半导体股份有限公司 | 正交输出环形振荡电路及其配置方法 |
| US20190257696A1 (en) * | 2018-02-22 | 2019-08-22 | Advanced Micro Devices, Inc. | Accurate on-chip temperature sensing using thermal oscillator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7321269B2 (en) * | 2005-07-19 | 2008-01-22 | International Business Machines Corporation | High frequency ring oscillator with feed-forward paths |
| KR100714892B1 (ko) * | 2005-10-26 | 2007-05-04 | 삼성전자주식회사 | 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프 |
| US8203392B2 (en) * | 2007-08-24 | 2012-06-19 | Standard Microsystems Corporation | Oscillator stabilized for temperature and power supply variations |
| CN103532546B (zh) * | 2012-07-02 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 振荡器 |
| US9641164B2 (en) * | 2014-06-24 | 2017-05-02 | Technische Universiteit Delft | Quadrature LC tank digitally controlled ring oscillator |
-
2020
- 2020-10-28 CN CN202011173759.1A patent/CN114421958A/zh active Pending
-
2021
- 2021-07-22 WO PCT/CN2021/107942 patent/WO2022088782A1/zh active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101409541A (zh) * | 2008-11-18 | 2009-04-15 | 上海贝岭矽创微电子有限公司 | 环形振荡电路 |
| KR100998677B1 (ko) * | 2009-11-27 | 2010-12-07 | 광운대학교 산학협력단 | 전압 제어 발진기 |
| CN105099445A (zh) * | 2014-05-12 | 2015-11-25 | 国家电网公司 | 一种环形振荡器的频率控制方法及电路 |
| CN105281757A (zh) * | 2014-07-07 | 2016-01-27 | 瑞昱半导体股份有限公司 | 正交输出环形振荡电路及其配置方法 |
| US20190257696A1 (en) * | 2018-02-22 | 2019-08-22 | Advanced Micro Devices, Inc. | Accurate on-chip temperature sensing using thermal oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114421958A (zh) | 2022-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8115559B2 (en) | Oscillator for providing a constant oscillation signal, and a signal processing device including the oscillator | |
| US8570109B2 (en) | Ring oscillator for generating oscillating clock signal | |
| US7329928B1 (en) | Voltage compensated integrated circuits | |
| US9467142B2 (en) | Semiconductor device with buffer and replica circuits | |
| JP2666759B2 (ja) | 半導体集積回路の入力バッファ回路 | |
| US20050052923A1 (en) | Semiconductor apparatus capable of performing refresh control | |
| WO2022088782A1 (zh) | 振荡电路 | |
| KR100484257B1 (ko) | 반도체 소자의 차동증폭형 입력 버퍼 | |
| KR100308255B1 (ko) | 저전원전압 반도체 장치의 기준전압 발생회로 및 방법 | |
| KR19980028353A (ko) | 반도체 장치의 저소비 전력 입력 버퍼 | |
| US7030643B2 (en) | Output buffer circuits including logic gates having balanced output nodes | |
| JP2004040757A (ja) | スイッチングポイント感知回路及びそれを用いた半導体装置 | |
| JPH0258806B2 (zh) | ||
| US11424745B2 (en) | Oscillation circuit and clock generation circuit | |
| TW202408161A (zh) | 具有溫度補償的低功耗振盪電路及電子裝置 | |
| KR100560298B1 (ko) | 공정조건 또는 전압변동에 관계없이 일정한 지연양을가지는 지연회로 및 그를 이용한 펄스생성회로 | |
| WO2022089085A1 (zh) | 振荡器及时钟产生电路 | |
| KR100247367B1 (ko) | 전압 제어 발진기 | |
| TWM598009U (zh) | 具輸出控制電路之電位轉換器 | |
| US20190173474A1 (en) | Ring oscillator circuit with frequency stabilization | |
| US20240305258A1 (en) | Squelch detector | |
| JPH09148894A (ja) | 電源電圧の変動に強い電圧制御発振器 | |
| KR100333689B1 (ko) | 저전력지연회로 | |
| TWM599059U (zh) | 具輸出緩衝電路之電位轉換器 | |
| JPS6242282B2 (zh) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 21884518 Country of ref document: EP Kind code of ref document: A1 |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| 122 | Ep: pct application non-entry in european phase |
Ref document number: 21884518 Country of ref document: EP Kind code of ref document: A1 |