WO2022084802A1 - 半導体装置、および半導体装置の駆動方法 - Google Patents

半導体装置、および半導体装置の駆動方法 Download PDF

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oxide
potential
transistor
wiring
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松嵜隆徳
大貫達也
齋藤利彦
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Semiconductor Energy Laboratory Co Ltd
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate

Definitions

  • One aspect of the present invention relates to semiconductor devices and electronic devices.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specific technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and processors. , Electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • Non-Patent Document 1 research and development of a memory using a ferroelectric substance (ferroelectric) are being actively carried out. Further, for the next-generation ferroelectric memory, research on ferroelectric HfO 2 -based materials (Non-Patent Document 2), research on ferroelectricity of hafnium oxide thin films (Non-Patent Document 3), HfO 2 Hafnium oxide-related, such as research on ferroelectricity of thin films (Non-Patent Document 4) and demonstration of integration of FeRAM and CMOS using ferroelectric Hf 0.5 Zr 0.5 O 2 (Non-Patent Document 5). Research is also being actively conducted.
  • One aspect of the present invention is to provide a novel storage device. Alternatively, one aspect of the present invention is to provide a storage device with low power consumption. Alternatively, one aspect of the present invention is to provide a highly reliable storage device. Alternatively, one aspect of the present invention is to provide a storage device having a small occupied area. Alternatively, one aspect of the present invention is to provide a storage device having a large storage capacity. Alternatively, one aspect of the present invention is to provide a novel semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having low power consumption. Alternatively, one aspect of the present invention is to provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having a small occupied area. Alternatively, one aspect of the present invention is to provide a semiconductor device having a large storage capacity.
  • the problems of one aspect of the present invention are not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention includes a memory cell including a transistor, a capacitive element containing a strong dielectric, and first to third wirings, and the gate of the transistor is electrically connected to the first wiring.
  • One of the source or drain of the transistor is electrically connected to the second wiring
  • the other of the source or drain of the transistor is electrically connected to one electrode of the capacitive element
  • the other electrode of the capacitive element is the third wiring.
  • the transistor preferably contains an oxide semiconductor in the semiconductor in which the channel is formed.
  • the oxide semiconductor preferably contains at least one of indium and zinc.
  • Ferroelectrics can be materials containing at least one of aluminum, gallium, or indium and nitrogen.
  • the strong dielectric is at least one of aluminum, gallium, or indium and at least one of boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, or chromium. , Magnesium, calcium, strontium, zinc, or cadmium, and nitrogen. Further, as the ferroelectric substance, a material containing at least one of zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, or strontium, hafnium, and oxygen can be used.
  • the second wiring after supplying the first potential to the second wiring, the second wiring is brought into a floating state, the potential for turning on the transistor is supplied to the first wiring, and the third wiring is subjected to the third potential.
  • the 1st potential or the 2nd potential is supplied to the 2nd wiring according to the potential of the 2nd wiring, the 4th potential is supplied to the 3rd wiring, and then the 1st potential is supplied to the 2nd wiring.
  • a fifth potential is supplied to the third wiring, and a potential for turning off the transistor is supplied to the first wiring, which is a method of driving a semiconductor device.
  • a potential for turning on the transistor is supplied to the first wiring, a second potential is supplied to the second wiring, a fourth potential is supplied to the third wiring, and then the potential is supplied.
  • This is a method for driving a semiconductor device, in which a first potential is supplied to the second wiring, a fifth potential is supplied to the third wiring, and a potential for turning off the transistor is supplied to the first wiring.
  • another aspect of the present invention is to supply the first wiring with a potential for turning on the transistor, supply the second wiring with the first potential, supply the third wiring with the third potential, and then supply the potential.
  • This is a method of driving a semiconductor device, in which a fifth potential is supplied to the third wiring and a potential for turning off the transistor is supplied to the first wiring.
  • the second potential is preferably 80% or less, more preferably 50% or less, still more preferably 20% or less of the saturation polarization voltage of the capacitive element.
  • a novel storage device can be provided.
  • one aspect of the present invention can provide a storage device with low power consumption.
  • one aspect of the present invention can provide a highly reliable storage device.
  • one aspect of the present invention can provide a storage device having a large storage capacity.
  • a novel semiconductor device can be provided by one aspect of the present invention.
  • one aspect of the present invention can provide a semiconductor device with low power consumption.
  • one aspect of the present invention can provide a highly reliable semiconductor device.
  • one aspect of the present invention can provide a semiconductor device having a large storage capacity.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from the description in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1A is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 1B is a perspective view illustrating a configuration example of a semiconductor device.
  • 2A to 2C are diagrams illustrating a semiconductor device.
  • FIG. 3 is a diagram illustrating a semiconductor device.
  • 4A to 4C are diagrams illustrating a semiconductor device.
  • FIG. 5 is a diagram showing an example of hysteresis characteristics.
  • FIG. 6 is a timing chart for explaining the reading operation.
  • 7A and 7B are diagrams showing operating states of memory cells.
  • 8A and 8B are diagrams showing operating states of memory cells.
  • 9A and 9B are diagrams showing operating states of memory cells.
  • 10A and 10B are diagrams showing operating states of memory cells.
  • 11A and 11B are diagrams showing operating states of memory cells.
  • 12A and 12B are diagrams showing operating states of memory cells.
  • 13A and 13B are diagrams showing operating states of memory cells.
  • FIG. 14 is a timing chart for explaining the reading operation.
  • 15A and 15B are diagrams showing operating states of memory cells.
  • 16A and 16B are diagrams showing operating states of memory cells.
  • 17A and 17B are timing charts for explaining the writing operation.
  • 18A and 18B are diagrams showing operating states of memory cells.
  • 19A and 19B are diagrams showing operating states of memory cells.
  • FIG. 20 is a timing chart for explaining the reading operation.
  • 21A and 21B are diagrams showing a modification of the semiconductor device.
  • FIG. 22 is a cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 22 is a cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 22 is a cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 23A is a top view showing a configuration example of the transistor.
  • 23B to 23D are cross-sectional views showing a configuration example of a transistor.
  • FIG. 24 is a cross-sectional view showing a configuration example of the transistor.
  • FIG. 25A is a diagram illustrating the classification of crystal structures.
  • FIG. 25B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • FIG. 25C is a diagram illustrating a microelectron diffraction pattern of the CAAC-IGZO film.
  • 26A is a perspective view showing an example of a semiconductor wafer
  • FIG. 26B is a perspective view showing an example of a chip
  • FIGS. 26C and 26D are perspective views showing an example of an electronic component.
  • FIG. 27A to 27J are perspective views or schematic views illustrating an example of an electronic device.
  • 28A to 28E are perspective views or schematic views illustrating an example of an electronic device.
  • 29A to 29C are diagrams illustrating an example of an electronic device.
  • FIG. 30 is a diagram illustrating a memory cell size.
  • 31A1, FIG. 31A2, FIG. 31B1, FIG. 31B2, FIG. 31C1, and FIG. 31C2 are schematic views of memory cells.
  • 31D1 and 31D2 are diagrams showing an arrangement example of a peripheral drive circuit and a memory cell array.
  • FIG. 31E is a diagram showing an example of a memory cell array.
  • FIG. 31F is a graph showing the relationship between the number of memory cells connected to the bit line and the read voltage.
  • the semiconductor device is a device utilizing semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element transistor, diode, photodiode, etc.
  • the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have a semiconductor device.
  • X and Y are connected, the case where X and Y are electrically connected and the case where X and Y are functionally connected. It is assumed that the case where X and Y are directly connected is disclosed in the present specification and the like. Therefore, it is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text, and the connection relationship other than the connection relationship shown in the figure or text is also disclosed in the figure or text. It is assumed that X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch is controlled in an on state and an off state. That is, it can be said that the switch has a function of controlling whether or not a current flows by being in a conducting state (on state) or a non-conducting state (off state).
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion) Circuits (digital-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of the signal, etc.), voltage source, current source , Switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.), X and Y It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected with another circuit in between) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. It should be noted that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together.
  • one component has the functions of a plurality of components together.
  • one conductive film has both the function of the wiring and the function of the components of the function of the electrode. Therefore, the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” for example, a circuit element having a resistance value higher than 0 ⁇ , wiring and the like can be used. Therefore, in the present specification and the like, the “resistance element” includes wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” can be paraphrased into terms such as “resistance”, “load”, and “region having resistance value”, and conversely, the terms “resistance”, “load”, and “region having resistance value” are used. , Can be paraphrased into terms such as “resistance element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the resistance value may be determined by the length of the wiring.
  • a conductor having a resistivity different from that of the conductor used as wiring may be used as the resistance element.
  • the resistance value may be determined by doping the semiconductor with impurities.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, and a transistor. It can be the gate capacitance of. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic element generated between the wirings. It shall include the capacitance, the gate capacitance generated between the gate and one of the source or drain of the transistor, and the like.
  • capacitor element means “capacitive element”, “parasitic capacitance”, and “capacity”. It can be paraphrased into terms such as “gate capacitance”.
  • the term “pair of electrodes” of “capacity” can be paraphrased as "a pair of conductors", “a pair of conductive regions", “a pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type and p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain can be paraphrased.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • the "node” can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on the circuit configuration, device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as "nodes”.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit, the potential output from the circuit, and the like also change.
  • high level potential also referred to as” high level potential ",” H potential “, or” H
  • low level potential low level potential
  • L low level potential
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, the term “current” refers to a charge transfer phenomenon (electrical conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolytic solution, vacuum, etc.).
  • the "current direction” in the wiring or the like is the direction in which the positive carrier moves, and the amount of current is described as a positive value.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and the amount of current is expressed as a negative value. Therefore, in the present specification and the like, if there is no disclaimer regarding the positive or negative current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. Can be rephrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in the "first” in one of the embodiments such as the present specification is the component referred to in the "second” in another embodiment or the scope of claims. It is possible. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in other embodiments, claims, and the like.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the terms “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • membrane and layer can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” also includes the case where a plurality of “electrodes” or “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be part of the “wiring” or “terminal”, and for example, the “terminal” can be part of the “wiring” or “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • a term such as “signal line” may be changed to a term such as “power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • transitional metals and the like and in particular, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements other than oxygen and hydrogen, Group 2 elements, Group 13 elements, Group 15 elements, and the like. There is.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conduction state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • non-conducting state means a state in which the source electrode and the drain electrode of the transistor can be
  • a mechanical switch there is a switch using MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, conduction and non-conduction are controlled and operated.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of -30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used for the semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term "OS transistor" is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to its size or aspect ratio.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing deviation.
  • FIG. 1A shows a block diagram showing a configuration example of the semiconductor device 100, which is one aspect of the present invention.
  • the semiconductor device 100 shown in FIG. 1A includes a drive circuit 21 and a memory array 20.
  • the memory array 20 has a plurality of memory cells 10.
  • FIG. 1A shows an example in which the memory array 20 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns (m and n are integers of 2 or more).
  • the rows and columns extend in the directions orthogonal to each other.
  • the X direction is a "row” and the Y direction is a "column”, but the X direction may be a "column” and the Y direction may be a "row”.
  • the memory cell 10 in the first row and the first column is shown as the memory cell 10 [1,1]
  • the memory cell 10 in the mth row and the nth column is shown as the memory cell 10 [m, n].
  • the memory cell 10 in the i-row and j-th column (i is an integer of 1 or more and m or less. J is an integer of 1 or more and n or less) is shown as a memory cell 10 [i, j].
  • the memory array 20 includes m wiring WLs (word lines) extending in the row direction, n wiring BLs (bit lines) extending in the column direction, n switches SW1 and n switches.
  • the switch SW2 is provided (not shown).
  • the plurality of memory cells 10 provided in the j-th column are electrically connected to the wiring BL (wiring BL [j]) in the j-th column.
  • the plurality of memory cells 10 provided in the i-th row are electrically connected to the wiring WL (wiring WL [i]) in the i-th row.
  • the drive circuit 21 has a PSW22 (power switch), a PSW23, and a peripheral circuit 31.
  • the peripheral circuit 31 includes a peripheral circuit 41, a control circuit 32 (Control Circuit), and a voltage generation circuit 33.
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • the signal PON1 and the signal PON2 are power gating control signals.
  • the signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit having a function of controlling the overall operation of the semiconductor device 100. For example, the control circuit logically performs a signal CE, a signal GW, and a signal BW to determine an operation mode (for example, a write operation and a read operation) of the semiconductor device 100. Alternatively, the control circuit 32 generates a control signal of the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 33. For example, when an H level signal is given to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to and from the memory cell 10.
  • the peripheral circuit 41 includes a row decoder 42 (Low Decoder), a column decoder 44 (Column Decoder), a row driver 43 (Low Driver), a column driver 45 (Column Driver), an input circuit 47 (Input Cir.), And an output circuit 48 (output circuit 48). It has an Output Cir.) And a sense amplifier 46 (Sense Amplifier).
  • the row decoder 42 and the column decoder 44 have a function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for designating the row to be accessed
  • the column decoder 44 is a circuit for designating the column to be accessed.
  • the row driver 43 has a function of selecting the wiring WL specified by the row decoder 42.
  • the column driver 45 has a function of writing data to the memory cell 10, a function of reading data from the memory cell 10, a function of holding the read data, and the like.
  • the input circuit 47 has a function of holding the signal WDA.
  • the data held by the input circuit 47 is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written to the memory cell 10.
  • the data (Dout) read from the memory cell 10 by the column driver 45 is output to the output circuit 48.
  • the output circuit 48 has a function of holding Dout. Further, the output circuit 48 has a function of outputting the Dout to the outside of the semiconductor device 100.
  • the data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • the PSW 23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the semiconductor device 100 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to raise the word line to a high level, which is higher than VDD .
  • the signal PON1 controls the on / off of the PSW22
  • the signal PON2 controls the on / off of the PSW23.
  • the number of power supply domains to which VDD is supplied in the peripheral circuit 31 is set to 1, but it can be set to a plurality. In this case, a power switch may be provided for each power supply domain.
  • the drive circuit 21 and the memory array 20 may be provided on the same plane. Further, as shown in FIG. 1B, the drive circuit 21 and the memory array 20 may be provided in an overlapping manner. By providing the drive circuit 21 and the memory array 20 in an overlapping manner, the signal propagation distance can be shortened. In addition, the semiconductor device 100 can be miniaturized.
  • the memory cell 10 [i, j] which is the wiring BL in the jth column
  • the wiring WL [i] which is the wiring WL in the i-th row
  • the row driver 43 the sense amplifier.
  • the connection relationship of 46 will be described.
  • FIG. 2A shows a circuit diagram of the memory cells 10 [i, j] included in the memory array 20.
  • the memory cell 10 [i, j] includes a transistor 120 [i, j] and a capacitive element 130 [i, j].
  • a memory cell composed of one transistor and one capacitive element is also referred to as a 1T1C type memory cell.
  • the gate of the transistor 120 [i, j] is electrically connected to the wiring WL [i], and one of the source or drain of the transistor 120 [i, j] is electrically connected to the wiring BL [j].
  • One electrode of the capacitive element 130 [i, j] is electrically connected to the wiring PL (plate wire), and the other electrode is electrically connected to the other of the source or drain of the transistor 120 [i, j].
  • Ru The region in which the other electrode of the capacitive element 130 [i, j] and the other of the source or drain of the transistor 120 [i, j] are electrically connected is referred to as a node SN [i, j].
  • the wiring BL [j] is electrically connected to the switch SW1 [j] and the switch SW2 [j].
  • One terminal of the switch SW1 [j] is electrically connected to the wiring BL [j], and the other terminal is electrically connected to the wiring COM.
  • One terminal of the switch SW2 [j] is electrically connected to the wiring BL [j], and the other terminal is electrically connected to the sense amplifier 46.
  • the region in which the other terminal of the switch SW2 [j] and the sense amplifier 46 are electrically connected is referred to as a node SAN [j].
  • the wiring WL [i] is electrically connected to the row driver 43.
  • the n switches SW1 and the n switches SW2 may be provided in addition to the memory array 20.
  • the switch SW1 and the switch SW2 may be provided between the memory array 20 and the sense amplifier 46 (see FIG. 3).
  • the switch SW1 and the switch SW2 may be provided in the drive circuit 21.
  • the switch SW1 and the switch SW2 may be provided in the sense amplifier 46.
  • one of the switch SW1 and the switch SW2 may be provided in the memory array 20 and the other may be provided in the drive circuit 21.
  • An enable signal SAE is supplied to the sense amplifier 46.
  • the enable signal SAE is at the potential H
  • power is supplied to the sense amplifier 46, and the sense amplifier 46 is put into an operating state.
  • the enable signal SAE is at the potential L
  • the power supply to the sense amplifier 46 is stopped, and the sense amplifier 46 is stopped.
  • a transistor having a back gate may be used as the transistor 120.
  • the gate and the back gate are arranged so as to sandwich the channel formation region of the semiconductor between the gate and the back gate.
  • the gate and back gate are made of a conductor.
  • the backgate can function like a gate.
  • the threshold voltage of the transistor can be changed by changing the potential of the back gate.
  • the potential of the back gate may be the same potential as that of the gate, and may be a ground potential or an arbitrary potential.
  • the gate and the back gate are formed of a conductor, they also have a function (particularly an electrostatic shielding function against static electricity) to prevent an electric field generated outside the transistor from acting on the semiconductor in which the channel is formed. That is, it is possible to prevent the electrical characteristics of the transistor from fluctuating due to the influence of an external electric field such as static electricity. Further, by providing the back gate, the amount of change in the threshold voltage of the transistor before and after the BT test can be reduced.
  • FIG. 2B shows an example in which the back gate of the transistor 120 is electrically connected to the wiring BGL.
  • FIG. 2C shows an example in which the gate and the back gate of the transistor 120 are electrically connected.
  • the switch can be replaced with a transistor.
  • 4A to 4C are circuit diagrams in the case where the switch SW1 [j] is replaced with the transistor Tr1 [j] and the switch SW2 [j] is replaced with the transistor Tr2 [j].
  • a material capable of having ferroelectricity is used for the dielectric constituting the capacitive element 130.
  • the capacitive element 130 functions as a ferroelectric capacitor.
  • Examples of the material having a ferroelectricity include a metal nitride having an element M1, an element M2, and nitrogen.
  • the element M1 corresponds to the first element
  • the element M2 corresponds to the second element.
  • the element M1 is one or a plurality selected from aluminum (Al), gallium (Ga), indium (In) and the like.
  • the element M2 may be one or more selected from boron (B), scandium (Sc), yttrium (Y), lanthanum (La), cerium (Ce), neodym (Nd), europium (Eu) and the like. be.
  • the ratio of the sum of the atomic numbers of the elements M1 and M2 to the atomic number of nitrogen may be 1: 1 or close to it.
  • the ratio of the number of atoms of the element M1 to the number of atoms of the element M2 can be appropriately set.
  • the number of atoms of the element M1 is preferably larger than the number of atoms of the element M2, and more preferably 1.5 times or more the number of atoms of the element M2.
  • the ratio of the number of atoms of the element M1 to the number of atoms of the element M2 is preferably in the range in which the metal nitride can form a solid solution.
  • the metal nitride having the element M1 and nitrogen may have ferroelectricity even if the element M2 is not contained. be.
  • the aluminum nitride scandium Al 1-a Sc a N b (a is a real number larger than 0 and smaller than 0.5) is typically used.
  • B is a value at or near 1)
  • Al-Ga-Sc nitride Al 1-c-d Ga c Sc d N b (each of c and d is a positive real number, c + d). Is greater than 0, less than 0.5, and b is a value at or near 1)
  • Ga-Sc nitride Ga 1-e Sc e N b (e is greater than 0 and less than 1).
  • examples of the material capable of having ferroelectricity include a material having aluminum nitride and / or scandium nitride.
  • the element M1 corresponds to the first element
  • the element M3 corresponds to the second element.
  • the element M1 is one or a plurality selected from aluminum (Al), gallium (Ga), indium (In) and the like.
  • the element M3 is one or a plurality selected from titanium (Ti), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr) and the like.
  • the valence of these metal elements is +3 valence. Therefore, the valence of the element M3 can be +3 even in the metal nitride having the element M1, the element M3, and nitrogen. Therefore, if the ratio of the sum of the atomic numbers of the elements M1 and M3 to the atomic number of nitrogen is 1: 1 or its vicinity, the charge of the metal nitride may be compensated.
  • the metal nitride having the element M1, the element M3, and nitrogen may contain the element M4.
  • the element M4 is one or a plurality selected from magnesium (Mg), calcium (Ca), strontium (Sr), zinc (Zn), cadmium (Cd) and the like. Titanium, zirconium, hafnium, vanadium, niobium, tantalum, or chromium can have valences of +4 or higher. Therefore, it is presumed that the electric charge of the metal nitride is compensated by containing the element M4 having a valence of +2 in the metal nitride.
  • the ratio of the atomic numbers of the element M1, the element M3, and the element M4 can be appropriately set. For example, the number of atoms of the element M1 is preferably larger than the sum of the number of atoms of the element M3 and the element M4.
  • the metal nitride having the element M1, the element M2, and nitrogen may contain the element M3 or the element M4.
  • the ratio of the number of atoms of the element M3 or the element M4 to the sum of the number of atoms of the element M1 and the element M2 is preferably 0.05 or less, more preferably 0.02 or less. This makes it possible to suppress the amount of defects formed to compensate for the charge of the metal nitride. By suppressing the amount of defects, the crystallinity of the metal nitride is improved and the ferroelectricity is easily developed.
  • the element M2 may be contained in the metal nitride having the element M1, the element M3, and nitrogen. At this time, there is no particular limitation on the ratio of the sum of the atomic numbers of the elements M1 and M3 to the atomic numbers of the element M2. This is because even if the metal nitride contains the element M2, the electric charge of the metal nitride is compensated.
  • the element M2 may be contained in the metal nitride having the element M1, the element M3, the element M4, and nitrogen. At this time, there is no particular limitation on the ratio of the sum of the atomic numbers of the elements M1, M3, and M4 to the atomic numbers of the element M2. This is because even if the metal nitride contains the element M2, the electric charge of the metal nitride is compensated.
  • the metal nitride contains at least a group 13 element and nitrogen which is a group 15 element, the metal nitride is a strong dielectric of a group 13-15 and a strong dielectric of a group 13 nitride. Sometimes called the body.
  • the material capable of having ferroelectricity examples include metal oxides such as hafnium oxide, zirconium oxide, and HfZrOX ( X is a real number larger than 0). Further, as a material capable of having strong dielectric property, hafnium oxide and element J1 (the element J1 here is zirconium (Zr), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y)). , One or more selected from lanthanum (La), yttrium (Sr) and the like).
  • the ratio of the number of atoms of the hafnium atom and the element J1 can be appropriately set, and for example, the number of atoms of the hafnium atom and the element J1 may be 1: 1 or in the vicinity thereof.
  • zirconium oxide is added to the element J2 (the element J2 here is hafnium (Hf), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y)). , One or more selected from lanthanum (La), yttrium (Sr) and the like, and the like.
  • the ratio of the number of atoms of the zirconium atom to the element J2 can be appropriately set, and for example, the number of atoms of the zirconium atom to the element J2 may be 1: 1 or close to it.
  • the crystal structure of the hafnium oxide or the material having hafnium oxide and zirconium oxide may be one or more selected from cubic, tetragonal, orthorhombic, and monoclinic. good.
  • lead titanate PbTIO X
  • barium titanate strontium BST
  • strontium titanate PZT
  • strontium bismuthate tantanate SBT
  • Piezoelectric ceramics having a perovskite structure such as bismuth ferrite (BFO) and barium titanate
  • Examples of the material capable of having ferroelectricity include perovskite-type oxynitrides such as SrTaO 2 N and BaTaO 2 N, and GaFeO 3 having a ⁇ -alumina type structure.
  • metal oxides and metal nitrides have been exemplified, but the present invention is not limited thereto.
  • a metal oxide nitride obtained by adding nitrogen to the above-mentioned metal oxide, or a metal nitride oxide obtained by adding oxygen to the above-mentioned metal nitride may be used.
  • the material capable of having ferroelectricity for example, a mixture or compound composed of a plurality of materials selected from the materials listed above can be used.
  • the materials exhibiting ferroelectricity are strongly selected in the present specification and the like. Not only is it called a dielectric, but it is also called a material that can have ferroelectricity or a material that gives it ferroelectricity.
  • a material exhibiting ferroelectricity when referred to as a "ferroelectric material" in the present specification and the like, both a material exhibiting ferroelectricity and a material capable of having ferroelectricity are included.
  • a material having hafnium oxide, or hafnium oxide and zirconium oxide tends to exhibit ferroelectricity even with a film thickness of several nm.
  • a ferroelectric substance that can be thinned as the dielectric of the capacitive element 130 it becomes easy to combine a semiconductor element such as a miniaturized transistor with the capacitive element 130 that functions as a ferroelectric capacitor. That is, it becomes easy to realize a semiconductor device having a reduced occupied area.
  • a layered material capable of having ferroelectricity may be referred to as a "ferroelectric layer”.
  • a device having a ferroelectric layer may be referred to as a ferroelectric device.
  • the ferroelectric layer has a hysteresis characteristic.
  • FIG. 5 is a diagram showing an example of hysteresis characteristics.
  • the hysteresis characteristic can be measured by a capacitive element (ferroelectric capacitor) using a ferroelectric layer as a dielectric.
  • the horizontal axis represents the voltage (electric field) applied to the ferroelectric layer.
  • the voltage is the potential difference between one electrode and the other electrode of a capacitive element using a ferroelectric layer as a dielectric.
  • the electric field strength can be obtained by dividing the potential difference by the thickness of the ferroelectric layer.
  • the vertical axis shows the polarization of the ferroelectric layer.
  • the polarization is positive, it indicates that the positive charge in the ferroelectric layer is biased to one electrode side of the capacitive element and the negative charge is biased to the other electrode side of the capacitive element.
  • the polarization is negative, it indicates that the negative charge in the ferroelectric layer is biased to one electrode side of the capacitive element and the positive charge is biased to the other electrode side of the capacitive element.
  • the polarization shown on the vertical axis of the graph of FIG. 5 is positive when the negative charge is biased to one electrode side of the capacitive element and the positive charge is biased to the other electrode side of the capacitive element, and the positive charge is capacitive. It may be negative when it is biased toward one electrode side of the element and the negative charge is biased toward the other electrode side of the capacitive element.
  • the hysteresis characteristic of the ferroelectric layer can be represented by the curve 51 and the curve 52.
  • the voltage at the intersection of the curve 51 and the curve 52 is referred to as a saturated polarization voltage VSP and a saturated polarization voltage ⁇ VSP. It can be said that VSP and -VSP have different polarities.
  • the polarization of the ferroelectric layer increases according to the curve 51.
  • the voltage applied to the ferroelectric layer is lowered after applying a voltage equal to or higher than VSP to the ferroelectric layer, the polarization of the ferroelectric layer decreases according to the curve 52.
  • the VSP may be referred to as a "positive saturated polarization voltage” or a "first saturated polarization voltage”
  • the -VSP may be referred to as a "negative saturation polarization voltage” or a "second saturation polarization voltage”.
  • the absolute value of the first saturated polarization voltage and the absolute value of the second saturation polarization voltage may be the same or different.
  • the voltage at which the polarization becomes 0 when the polarization of the ferroelectric layer changes according to the curve 51 is called a coercive voltage Vc.
  • the voltage at which the polarization becomes 0 when the polarization of the ferroelectric layer changes according to the curve 52 is called a coercive voltage ⁇ Vc.
  • the value of Vc and the value of -Vc are values between -VSP and VSP.
  • Vc may be referred to as "positive coercive voltage” or "first coercive voltage”
  • -Vc may be referred to as "negative coercive voltage” or "second coercive voltage”.
  • the absolute value of the first coercive voltage and the absolute value of the second coercive voltage may be the same or different.
  • the maximum value of polarization is called “residual polarization Pr”, and the minimum value is called “residual polarization-Pr”.
  • the absolute value of the difference between the residual polarization Pr and the residual polarization-Pr is called “residual polarization 2Pr”.
  • the larger the residual polarization 2Pr the larger the fluctuation range of the capacitance value of the ferroelectric capacitor due to the inversion of the polarization.
  • the larger the residual polarization 2Pr the more preferable.
  • the memory cell 10 includes a capacitive element 130 which is a ferroelectric capacitor and a transistor 120, and has a function of storing information by using a change in the capacitive value due to the reversal of the polarization of the capacitive element 130.
  • the memory cell 10 functions as a ferroelectric memory.
  • a memory cell composed of one transistor and one ferroelectric capacitor is also referred to as a 1T1F type memory cell.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon, germanium or the like can be used.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • the transistor 120 is preferably a transistor (also referred to as an "OS transistor") in which an oxide semiconductor, which is a kind of metal oxide, is used in the semiconductor layer on which a channel is formed. Since the bandgap of the oxide semiconductor is 2 eV or more, the off-current is remarkably small. Therefore, the power consumption of the memory cell 10 can be reduced. Therefore, the power consumption of the semiconductor device 100 including the memory cell 10 can be reduced.
  • OS transistor also referred to as an "OS transistor” in which an oxide semiconductor, which is a kind of metal oxide, is used in the semiconductor layer on which a channel is formed. Since the bandgap of the oxide semiconductor is 2 eV or more, the off-current is remarkably small. Therefore, the power consumption of the memory cell 10 can be reduced. Therefore, the power consumption of the semiconductor device 100 including the memory cell 10 can be reduced.
  • a memory cell including an OS transistor can be called an "OS memory”.
  • the semiconductor device 100 including the memory cell can also be called an "OS memory”.
  • the OS transistor has stable operation even in a high temperature environment and has little characteristic fluctuation.
  • the off-current hardly increases even in a high temperature environment.
  • the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower.
  • the on-current does not easily decrease even in a high temperature environment. Therefore, the operation of the OS memory is stable even in a high temperature environment, and high reliability can be obtained.
  • the OS transistor has a high dielectric strength between the source and the drain.
  • the voltage required for the inversion of the polarization can be supplied to the capacitive element 130 even if the channel length of the transistor 120 is reduced. Therefore, the occupied area of the memory cell 10 can be reduced. Therefore, the storage capacity and / or the storage density of the semiconductor device can be increased.
  • the VSP required for the reversal of the polarization is 4V and the ⁇ VSP is -4V.
  • the absolute value of the voltage applied to the capacitive element 130 is 3 V or less, it is assumed that the reversal of polarization does not occur.
  • the capacitance value of the capacitive element 130 is larger when the polarization is negative than when the polarization is positive.
  • the data "1" is held when the polarization of the capacitive element 130 is negative and "0" is held when the polarization is positive.
  • 0V is supplied to the wiring COM.
  • FIGS. 7 to 13, FIG. 15, and FIG. 16A are circuit diagrams for explaining the operating state of the memory cell 10.
  • B in FIGS. 7 to 13, 15 and 16 is a hysteresis characteristic of the polarization of the capacitive element 130, and the polarization 55 in the operating state shown in A is indicated by a white circle.
  • the horizontal axis of B in FIGS. 7 to 13, 15, and 16 indicates the voltage applied to the capacitive element 130. More specifically, it is the potential of the wiring PL when the node SN is 0V. Further, the vertical axis of B in FIGS. 7 to 13, 15, and 16 indicates the polarization of the capacitive element 130.
  • a symbol such as "H” indicating the potential H or "L” indicating the potential L may be written adjacent to the wiring or the like.
  • a symbol such as the above-mentioned “H” or the above-mentioned “L” may be enclosed in the enclosing character on the wiring or the like in which the potential change has occurred.
  • the symbol "x" may be overlaid on the transistor in the off state and the circuit in the off state.
  • the potential H applied to the gate of the n-channel transistor is the potential that turns the transistor on
  • the potential L is the potential that turns the transistor off.
  • the potential L applied to the gate of the p-channel transistor is a potential that turns the transistor on
  • the potential H is a potential that turns the transistor off.
  • FIG. 6 is a timing chart for explaining the reading operation of the data “1”.
  • FIG. 7A is a circuit diagram showing an initial state of the memory cell 10.
  • FIG. 7B shows the polarization 55 when the memory cell 10 is in the initial state.
  • the data "1" is held in the memory cell 10.
  • the switch SW1 and the switch SW2 are in a conductive state, and 0V is supplied to the wiring BL and the node SAN.
  • the potential of the enable signal SAE is the potential L.
  • the potential of the wiring WL is the potential L. Therefore, the transistor 120 is in the off state.
  • the potentials of the wiring PL and the node SN are 0V. Since no voltage is applied to the capacitive element 130 in the initial state, the polarization 55 is ⁇ Pr (see FIG. 5).
  • the switch SW1 is turned off. Then, the wiring BL and the node SAN are in a floating state. Further, the potential H is supplied to the wiring WL to turn on the transistor 120.
  • the magnitude of the potential Vf2 is determined by the ratio of the parasitic capacitance of the node SN, the wiring BL, and the node SAN to the capacitance of the capacitive element 130. Further, the potential Vf2 is a higher potential than the potential Vf1 described later.
  • the polarization of the capacitive element 130 is inverted, so that the data “1” written in the memory cell 10 is destroyed.
  • the switch SW1 is turned on and the switch SW2 is turned off (see FIG. 9A). Then, the potentials of the wiring BL and the node SN become 0V, and 4V (saturation polarization voltage VSP) is applied to the capacitive element 130. The polarization 55 at this time is shown in FIG. 9B.
  • VSS saturation polarization voltage
  • the enable signal SAE is set to the potential H, and power is supplied to the sense amplifier 46.
  • the sense amplifier 46 has a function of comparing the reference potential with the potential of the node SAN.
  • the reference potential is preferably a potential between the potential Vf2 and the potential Vf1 described later.
  • the sense amplifier 46 has a function of supplying the potential VSAH to the node SAN when the potential of the node SAN is higher than the reference potential. Further, when the potential of the node SAN is equal to or lower than the reference potential, it has a function of supplying the potential VSAL to the node SAN.
  • the potential VSAH is preferably 80% or less of VSP, more preferably 50% or less of VSP, and even more preferably 20% or less of VSP.
  • the potential VSAL is a lower potential than the potential VSAH. In this embodiment, the potential VSAH is 1V and the potential VSAL is 0V. Since the potential Vf2 is higher than the reference potential, the sense amplifier 46 supplies the potential VSAH to the node SAN.
  • the data held in the memory cell 10 can be known by using the output voltage of the sense amplifier 46.
  • the switch SW1 is turned off and the switch SW2 is turned on (see FIG. 10A). Then, the potentials of the wiring BL and the node SN become 1V, and 3V is applied to the capacitive element 130. The polarization 55 at this time is shown in FIG. 10B.
  • the switch SW1 is turned on and the enable signal SAE is set to the potential L. Then, the power supply to the sense amplifier 46 is stopped, and the potentials of the wiring BL, the node SAN, and the node SN become 0V (see FIGS. 13A and 13B). After that, the potential L is supplied to the wiring WL to turn off the transistor 120.
  • FIG. 15A is a circuit diagram showing an initial state of the memory cell 10.
  • FIG. 15B shows the polarization 55 when the memory cell 10 is in the initial state. As an initial state, it is assumed that the data "0" is held in the memory cell 10. Since no voltage is applied to the capacitive element 130 in the initial state, the polarization 55 is Pr (see FIG. 5).
  • the switch SW1 is turned off. Then, the wiring BL and the node SAN are in a floating state. Further, the potential H is supplied to the wiring WL to turn on the transistor 120.
  • the switch SW1 is turned on and the switch SW2 is turned off. Similar to the period T11, the polarization of the capacitive element 130 is not reversed in the read operation of the data “0”. Further, when the enable signal SAE is set to the potential H in the period T12, power is supplied to the sense amplifier 46, and the reference potential and the potential of the node SAN are compared. As a result, the potential VSAL (0V) is supplied to the node SAN.
  • the data held in the memory cell 10 can be known by using the output voltage of the sense amplifier 46.
  • the switch SW1 is turned off and the switch SW2 is turned on. Then, the potential VSAL (0V) is supplied from the sense amplifier 46 to the node SAN, the wiring BL, and the node SN.
  • FIG. 17A shows a timing chart illustrating an operation of writing data “1” to the memory cell 10.
  • the switch SW1 is turned off and the switch SW2 is turned on. Further, the potential H is supplied to the wiring WL to turn on the transistor 120.
  • FIG. 18A is a circuit diagram showing an operating state of the memory cell 10 during the period T22.
  • FIG. 18B is a diagram showing the polarization 55 during the period T22.
  • the enable signal SAE is set to the potential L, and the power supply to the sense amplifier 46 is stopped. Also, the switch SW1 is turned on. Then, the potentials of the node SAN, the wiring BL, and the node SN become 0V. Further, 0V is supplied to the wiring PL. After that, the potential L is supplied to the wiring WL to turn off the transistor 120. In this way, the data "1" can be written to the memory cell 10.
  • FIG. 17B shows a timing chart illustrating an operation of writing data “0” to the memory cell 10.
  • the enable signal SAE is set to the potential L, and the switch SW1 and the switch SW2 are turned on. Further, the potential H is supplied to the wiring WL to turn on the transistor 120. Therefore, the potentials of the node SAN, the wiring BL, and the node SN become 0V.
  • FIG. 19A is a circuit diagram showing an operating state of the memory cell 10 during the period T22.
  • FIG. 19B is a diagram showing the polarization 55 during the period T22.
  • the enable signal SAE is set to the potential L, and the power supply to the sense amplifier 46 is stopped. Further, the switch SW1 is turned on to supply 0V to the wiring PL. After that, the potential L is supplied to the wiring WL to turn off the transistor 120. In this way, the data "0" can be written to the memory cell 10.
  • the enable signal SAE may be set to the potential L and the switch SW1 may be turned on. That is, 0V may be supplied to the node SN without using the sense amplifier 46. By not using the sense amplifier 46, the power consumption can be reduced.
  • the power consumption of the sense amplifier 46 is larger than that of the memory array 20.
  • the output voltage of the sense amplifier 46 can be 80% or less, preferably 50% or less, more preferably 20% or less of the VSP. Therefore, the operating voltage of the sense amplifier 46 can be reduced. Therefore, the power consumption of the sense amplifier 46 can be reduced. In addition, the power consumption of the semiconductor device can be reduced.
  • FIG. 20 shows a timing chart for explaining the read operation of the data “1” when the period T12 is not performed. Since the period T12 is not performed, the enable signal SAE is set to the potential H in the period T13.
  • the switch SW2 may not be provided as shown in FIG. 21A. Also in the circuit configuration shown in FIG. 21A, the above-mentioned data reading and writing operations can be performed.
  • two adjacent rows of memory cells 10 may be electrically connected to one wiring BL.
  • the occupied area of the memory array 20 can be reduced and the mounting density of the memory cells 10 can be increased.
  • FIG. 22 is a cross-sectional view showing a configuration example of the semiconductor device according to one aspect of the present invention.
  • FIG. 22 shows a transistor 300, a transistor 200a, a capacitive element 400, and the like among the components of the semiconductor device according to one aspect of the present invention.
  • the transistor 200a is provided above the transistor 300.
  • the capacitive element 400 is provided above the transistor 200a.
  • the transistor 200a can be a transistor in which a channel is formed in a semiconductor layer having an oxide semiconductor.
  • the transistor 300 corresponds to, for example, the transistor included in the drive circuit 21 shown in the first embodiment.
  • the transistor 200a corresponds to, for example, the transistor 120 shown in the first embodiment.
  • the capacitive element 400 corresponds to, for example, the capacitive element 130 shown in the first embodiment.
  • the wiring 1001 is electrically connected to one of the source or drain of the transistor 300, and the wiring 1002 is electrically connected to the other of the source or drain of the transistor 300. Further, the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200a. The other of the source or drain of the transistor 200a is electrically connected to one electrode of the capacitive element 400, and the other electrode of the capacitive element 400 is electrically connected to the wiring 1005.
  • the wiring 1004 is electrically connected to the gate of the transistor 200a, and the wiring 1006 is electrically connected to the back gate of the transistor 200a. Further, the wiring 1007 is electrically connected to the gate of the transistor 300.
  • the transistor 300 is provided on the substrate 311 and has a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the substrate 311 and a low that functions as a source region or a drain region. It has a resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the semiconductor region 313 (a part of the substrate 311) on which the channel is formed has a convex shape. Further, a part of the side surface and a part of the upper surface of the semiconductor region 313 are provided so as to be covered by the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function. Since such a transistor 300 utilizes a convex portion of a semiconductor substrate, it is also called a FIN type transistor. In addition, it may have an insulator that is in contact with the upper part of the convex portion and functions as a mask for forming the convex portion. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 300 shown in FIG. 22 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used depending on the circuit configuration or the driving method.
  • a wiring layer provided with an interlayer film, wiring, a plug, etc. may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numeral. Further, in the present specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated on the transistor 300 in this order as an interlayer film. Further, a conductor 328, a conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326. The conductor 328 and the conductor 330 function as a plug or wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or wiring.
  • a conductor 218 and the like are embedded in the insulator 211, the insulator 212, the insulator 214, and the insulator 216.
  • a conductor 240 or the like is embedded in the insulator 222, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285.
  • a conductor 209 is provided on the conductor 240.
  • the conductor 218, the conductor 240, and the conductor 209 have a function as a plug or a wiring.
  • the insulator 217 is provided in contact with the side surface of the conductor 218 that functions as a plug.
  • the insulator 217 is provided in contact with the inner wall of the opening formed in the insulator 211, the insulator 212, the insulator 214, and the insulator 216. That is, the insulator 217 is provided between the conductor 218 and the insulator 211, the insulator 212, the insulator 214, and the insulator 216.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride may be used. Since the insulator 217 is provided in contact with the insulator 211, the insulator 212, the insulator 214, the insulator 216, etc., impurities such as water or hydrogen from the insulator 211 or the insulator 216, etc. pass through the conductor 218. It is possible to suppress mixing into the semiconductor layer of the transistor 200a. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to suppress the absorption of oxygen contained in the insulator 211 or the insulator 216 by the conductor 218.
  • the “nitride oxide” refers to a material having a higher oxygen content than nitrogen as a main component.
  • silicon oxide nitride refers to a material containing silicon, nitrogen, and oxygen, which has a higher oxygen content than nitrogen.
  • the “nitride oxide” refers to a material having a higher nitrogen content than oxygen as a main component.
  • aluminum nitride oxide refers to a material containing aluminum, nitrogen, and oxygen, which has a higher nitrogen content than oxygen.
  • Examples of the insulator that can be used as the interlayer film include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides, and the like.
  • the material may be selected according to the function of the insulator.
  • the insulator 211, the insulator 352, the insulator 354, and the like have an insulator having a low relative permittivity.
  • the insulator preferably has silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, silicon oxide having pores, or a resin.
  • the insulator is silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having holes.
  • silicon oxide and silicon oxide nitride are thermally stable, they can be combined with a resin to form a laminated structure that is thermally stable and has a low relative permittivity.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like.
  • the transistor using the oxide semiconductor can stabilize the electrical characteristics of the transistor by surrounding the transistor with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. Therefore, for the insulator 214, the insulator 212, the insulator 350, and the like, an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used.
  • Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium or tantalum may be used in a single layer or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride and the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, and indium.
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor having high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and silicide such as nickel silicide may be used.
  • the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 240, the conductor 209, and the like may be a metal material, an alloy material, a metal nitride material, or a metal formed of the above materials.
  • Conductive materials such as oxide materials can be used as a single layer or laminated. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor. In that case, it is preferable to provide an insulator having a barrier property between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • the transistor 200a can be configured to be sealed by the insulator having a barrier property.
  • the insulator 241 it is possible to suppress the excess oxygen contained in the insulator 280 from being absorbed by the conductor 240. Further, by having the insulator 241, it is possible to suppress the diffusion of hydrogen, which is an impurity, to the transistor 200a via the conductor 240.
  • an insulating material having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen it is preferable to use silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide can be used.
  • the conductor 240 penetrates the insulator 283 and the insulator 282, and the conductor 218 penetrates the insulator 214 and the insulator 212.
  • the insulator 241 is in contact with the conductor 240.
  • the insulator 217 is provided in contact with the conductor 218.
  • the transistor 200a is sealed with the insulator 212, the insulator 214, the insulator 282, the insulator 283, the insulator 241 and the insulator 217, and impurities such as hydrogen contained in the insulator 274 and the like are outside. It is possible to reduce contamination from.
  • the capacitive element 400 includes a conductor 208, an insulator 221 that covers the conductor 208, and a conductor 220 (conductor 220a and a conductor 220b) that has a region that overlaps with the conductor 208 via the insulator 221.
  • a conductor 220 conductor 220a and a conductor 220b
  • a material capable of having ferroelectricity may be used.
  • the conductor 208 is formed in the same layer as the conductor 209, and is in contact with the upper surface of the conductor 240.
  • the conductor 208 is electrically connected to the other of the source or drain of the transistor 200a via the conductor 240.
  • the insulator 155 is provided so as to cover the conductor 220, the insulator 221 and the conductor 209.
  • the insulator 155 it is preferable to use an insulator having a function of capturing and fixing hydrogen.
  • the insulator 152a and the insulator 152b which function as a barrier insulating film against hydrogen, on the conductor 209 and the conductor 220.
  • the insulator 152a and the insulator 152b are provided on the insulator 155.
  • a dicing line (sometimes referred to as a scribe line, a division line, or a cutting line) provided when a plurality of semiconductor devices are taken out in the form of chips by dividing a large-area substrate into semiconductor elements will be described. ..
  • a dividing method for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, then the dicing line is cut, and the semiconductor device is divided (divided) into a plurality of semiconductor devices.
  • the region where the insulator 283 and the insulator 214 are in contact overlap with the dicing line it is preferable to design so that the region where the insulator 283 and the insulator 214 are in contact overlap with the dicing line. That is, openings are provided in the insulator 282, the insulator 280, the insulator 275, the insulator 222, and the insulator 216 in the vicinity of the region serving as the dicing line provided on the outer edge of the memory cell having the plurality of transistors 200a.
  • the insulator 214 and the insulator 283 come into contact with each other at the openings provided in the insulator 282, the insulator 280, the insulator 275, the insulator 222, and the insulator 216.
  • an opening may be provided in the insulator 214.
  • the insulator 212 and the insulator 283 come into contact with each other at the openings provided in the insulator 282, the insulator 280, the insulator 275, the insulator 222, the insulator 216, and the insulator 214. ..
  • the insulator 212 and the insulator 283 may be formed by using the same material and the same method. By providing the insulator 212 and the insulator 283 with the same material and the same method, the adhesion can be enhanced. For example, it is preferable to use silicon nitride.
  • the transistor 200a can be wrapped by the insulator 212, the insulator 214, the insulator 282, and the insulator 283. Since at least one of the insulator 212, the insulator 214, the insulator 282, and the insulator 283 has a function of suppressing the diffusion of oxygen, hydrogen, and water, the semiconductor element shown in the present embodiment is formed. By dividing the substrate for each circuit region, even if it is processed into a plurality of chips, impurities such as hydrogen or water are prevented from being mixed in from the side surface direction of the divided substrate and diffused to the transistor 200a. Can be done.
  • the structure can prevent the excess oxygen of the insulator 280 from diffusing to the outside. Therefore, the excess oxygen of the insulator 280 is efficiently supplied to the oxide in which the channel is formed in the transistor 200a.
  • the oxygen can reduce the oxygen deficiency of the oxide in which the channel is formed in the transistor 200a.
  • the oxide in which the channel is formed in the transistor 200a can be made into an oxide semiconductor having a low defect level density and stable characteristics. That is, it is possible to suppress fluctuations in the electrical characteristics of the transistor 200a and improve reliability.
  • FIG. 23A to 23D are a top view and a cross-sectional view showing a configuration example of the transistor 200 that can be applied to the transistor 200a.
  • FIG. 23B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 in FIG. 23A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • FIG. 23C is a cross-sectional view of the portion shown by the alternate long and short dash line of A3-A4 in FIG. 23A, and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 23D is a cross-sectional view of the portion shown by the alternate long and short dash line of A5-A6 in FIG. 23A.
  • FIG. 23A some elements are omitted for the purpose of clarifying the figure.
  • 23B to 23D show an insulator 212, an insulator 214 on the insulator 212, a transistor 200 on the insulator 214, an insulator 280 on the transistor 200, and an insulator 282 on the insulator 280.
  • the insulator 212, the insulator 214, the insulator 216, the insulator 280, the insulator 282, the insulator 283, the insulator 285, and the insulator 274 function as an interlayer film.
  • conductor 240 (conductor 240a and conductor 240b) that is electrically connected to the transistor 200 and functions as a plug.
  • An insulator 241 (insulator 241a and insulator 241b) is provided in contact with the side surface of the conductor 240 that functions as a plug.
  • a conductor 246 (conductor 246a and conductor 246b) that electrically connects to the conductor 240 and functions as wiring is provided on the insulator 285 and the conductor 240.
  • the insulator 283 is in contact with a part of the upper surface of the insulator 214, the side surface of the insulator 216, the side surface of the insulator 222, the side surface of the insulator 275, the side surface of the insulator 280, and the side surface and the upper surface of the insulator 282. ..
  • the insulator 241a is provided in contact with the inner wall of the opening of the insulator 280, the insulator 282, the insulator 283, and the insulator 285, and the conductor 240a is provided in contact with the side surface of the insulator 241a.
  • the insulator 241b is provided in contact with the inner wall of the opening of the insulator 280, the insulator 282, the insulator 283, and the insulator 285, and the conductor 240b is provided in contact with the side surface of the insulator 241b.
  • the insulator 241 has a structure in which the first insulator is provided in contact with the inner wall of the opening, and the second insulator is further provided inside.
  • the conductor 240 has a structure in which the first conductor is provided in contact with the side surface of the insulator 241 and the second conductor is further provided inside.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 285 in the region overlapping with the conductor 246 can be made about the same.
  • the insulator 241 may be provided as a single layer or a laminated structure having three or more layers.
  • the conductor 240 may be provided as a single layer or a laminated structure having three or more layers. When the structure has a laminated structure, an ordinal number may be given in the order of formation to distinguish them.
  • the transistor 200 is an insulator 216 on the insulator 214 and a conductor 205 (conductor 205a, and a conductor 205a, and a conductor 205 arranged so as to be embedded in the insulator 214 and / or the insulator 216.
  • Conductor 205b) insulator 222 on insulator 216, and insulator 205, insulator 224 on insulator 222, oxide 230a on insulator 224, and oxide 230b on oxide 230a.
  • the insulator 260 (conductor 260a and conductor 260b) located on the insulator 250 and overlapping a part of the oxide 230b, and the insulator 222, the insulator 224, the oxide 230a, the oxide 230b, and the conductivity. It has a body 242a, a conductor 242b, an insulator 271a, and an insulator 275 disposed on the insulator 271b.
  • the insulator 250 includes an upper surface of the insulator 222, a side surface of the insulator 224, a side surface of the oxide 230a, a side surface and an upper surface of the oxide 230b, and a side surface of the conductor 242. It is in contact with the side surface of the insulator 271, the side surface of the insulator 275, and the side surface of the insulator 280. Further, the upper surface of the conductor 260 is arranged so that the height substantially coincides with the uppermost portion of the insulator 250 and the upper surface of the insulator 280. Further, the insulator 282 is in contact with at least a part of the upper surfaces of the conductor 260, the insulator 250, and the insulator 280.
  • the oxide 230a and the oxide 230b may be collectively referred to as an oxide 230.
  • the conductor 242a and the conductor 242b may be collectively referred to as a conductor 242.
  • the insulator 271a and the insulator 271b may be collectively referred to as an insulator 271.
  • the insulator 280 and the insulator 275 are provided with an opening reaching the oxide 230b.
  • An insulator 250 and a conductor 260 are arranged in the opening. Further, in the channel length direction of the transistor 200, the insulator 260 and the insulator 250 are provided between the insulator 271a and the conductor 242a and the insulator 271b and the conductor 242b.
  • the insulator 250 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260.
  • the oxide 230 preferably has an oxide 230a disposed on the insulator 224 and an oxide 230b disposed on the oxide 230a.
  • the oxide 230a By having the oxide 230a under the oxide 230b, it is possible to suppress the diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b.
  • the transistor 200 shows a configuration in which the oxide 230 is laminated with two layers of the oxide 230a and the oxide 230b, but the present invention is not limited to this.
  • a single layer of the oxide 230b or a laminated structure of three or more layers may be provided, or each of the oxide 230a and the oxide 230b may have a laminated structure.
  • the conductor 260 functions as a gate electrode, and the conductor 205 functions as a back gate electrode.
  • the insulator 250 functions as a gate insulator for the gate electrode, and the insulator 222 and the insulator 224 function as a gate insulator for the back gate electrode.
  • the conductor 242a functions as one of the source or the drain, and the conductor 242b functions as the other of the source or the drain. Further, at least a part of the region overlapping with the conductor 260 of the oxide 230 functions as a channel forming region.
  • FIG. 24 an enlarged view of the vicinity of the channel formation region in FIG. 23B is shown in FIG. 24.
  • the oxide 230b is provided so as to sandwich the region 230bc that functions as a channel forming region of the transistor 200, and the region 230ba and the region 230bb that function as a source region or a drain region. , Have. At least a part of the region 230bc overlaps with the conductor 260.
  • the region 230bc is provided in the region between the conductor 242a and the conductor 242b.
  • the region 230ba is provided so as to be superimposed on the conductor 242a, and the region 230bb is provided so as to be superimposed on the conductor 242b.
  • the region 230bc that functions as a channel forming region is a high resistance region having a low carrier concentration because it has less oxygen deficiency or a lower impurity concentration than the regions 230ba and 230bb. Therefore, it can be said that the region 230bc is i-type (intrinsic) or substantially i-type.
  • the region 230ba and the region 230bb that function as the source region or the drain region are regions where the carrier concentration is increased and the resistance is lowered due to a large amount of oxygen deficiency or a high concentration of impurities such as hydrogen, nitrogen and metal elements. be. That is, the region 230ba and the region 230bb are n-type regions having a high carrier concentration and low resistance as compared with the region 230bc.
  • the carrier concentration of the region 230 bc that functions as the channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm. It is more preferably less than -3 , still more preferably less than 1 ⁇ 10 13 cm -3 , and even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier concentration in the region 230 bc that functions as the channel forming region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration is equal to or lower than the carrier concentration of the region 230 ba and the region 230 bb, and equal to or higher than the carrier concentration of the region 230 bc.
  • Regions may be formed. That is, the region functions as a junction region between the region 230 bc and the region 230 ba or the region 230 bb.
  • the hydrogen concentration may be equal to or lower than the hydrogen concentration of the region 230ba and the region 230bb, and may be equal to or higher than the hydrogen concentration of the region 230bc.
  • the oxygen deficiency may be equal to or less than the oxygen deficiency of the region 230ba and the region 230bb, and may be equal to or greater than the oxygen deficiency of the region 230bc.
  • FIG. 24 shows an example in which the region 230ba, the region 230bb, and the region 230bc are formed on the oxide 230b, but the present invention is not limited thereto.
  • each of the above regions may be formed not only with the oxide 230b but also with the oxide 230a.
  • concentrations of the metal elements detected in each region and the impurity elements such as hydrogen and nitrogen are not limited to the stepwise changes in each region, but may be continuously changed in each region. That is, it suffices that the concentration of the metal element and the impurity element such as hydrogen and nitrogen decreases as the region is closer to the channel formation region.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor that functions as a semiconductor for the oxide 230 (oxide 230a and oxide 230b) containing a channel forming region.
  • the metal oxide functioning as a semiconductor it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium). , Zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used. Further, as the oxide 230, an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 230b is larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230a under the oxide 230b By arranging the oxide 230a under the oxide 230b in this way, it is possible to suppress the diffusion of impurities and oxygen from the structure formed below the oxide 230a to the oxide 230b. ..
  • the oxide 230a and the oxide 230b have a common element (main component) other than oxygen, the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered. Since the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered, the influence of the interfacial scattering on the carrier conduction is small, and a high on-current can be obtained.
  • the oxide 230b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystalline semiconductor semiconductor
  • CAAC-OS is a metal oxide having a highly crystalline and dense structure and having few impurities and defects (for example, oxygen deficiency (VO etc.).
  • the metal By heat-treating at a temperature at which the oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), CAAC-OS can be made into a more crystalline and dense structure.
  • a temperature at which the oxide does not polycrystallize for example, 400 ° C. or higher and 600 ° C. or lower
  • CAAC-OS By increasing the density of CAAC-OS, the diffusion of impurities or oxygen in the CAAC-OS can be further reduced.
  • the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • a transistor using an oxide semiconductor if impurities and oxygen deficiency are present in the region where a channel is formed in the oxide semiconductor, the electrical characteristics are liable to fluctuate and the reliability may be deteriorated. Further, hydrogen in the vicinity of the oxygen deficiency may form a defect in which hydrogen is contained in the oxygen deficiency (hereinafter, may be referred to as VOH) to generate an electron as a carrier. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics).
  • the region in which the channel is formed in the oxide semiconductor is preferably i-type (intrinsic) or substantially i-type with a reduced carrier concentration.
  • the oxide semiconductor is removed from the insulator.
  • Oxygen can be supplied to reduce oxygen deficiency and VOH.
  • the on-current of the transistor 200 may decrease or the field effect mobility may decrease.
  • the amount of oxygen supplied to the source region or the drain region varies in the surface of the substrate, so that the characteristics of the semiconductor device having the transistor vary.
  • the region 230bc that functions as a channel forming region is preferably i-type or substantially i-type because the carrier concentration is reduced, but the region 230ba that functions as a source region or a drain region and
  • the region 230bb has a high carrier concentration and is preferably n-type. That is, it is preferable to reduce oxygen deficiency and VOH in the region 230bc of the oxide semiconductor so that an excessive amount of oxygen is not supplied to the region 230ba and the region 230bb.
  • microwave treatment is performed in an atmosphere containing oxygen to reduce oxygen deficiency and VOH in the region 230bc .
  • the microwave processing refers to processing using, for example, a device having a power source for generating high-density plasma using microwaves.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma by using a high frequency such as microwave or RF, and the oxygen plasma can be allowed to act. At this time, it is also possible to irradiate the region 230bc with a high frequency such as microwave or RF.
  • a high frequency such as microwave or RF.
  • the VO H of the region 230 bc can be divided, the hydrogen H can be removed from the region 230 bc, and the oxygen -deficient VO can be supplemented with oxygen. That is, in the region 230bc , the reaction “VOH ⁇ H + VO” occurs, and the hydrogen concentration in the region 230bc can be reduced. Therefore, oxygen deficiency and VOH in the region 230bc can be reduced, and the carrier concentration can be lowered.
  • the action of microwaves, high frequencies such as RF, oxygen plasma, etc. is shielded by the conductors 242a and 242b and does not reach the regions 230ba and 230bb. ..
  • the action of the oxygen plasma can be reduced by the insulator 271 and the insulator 280 provided overlying the oxide 230b and the conductor 242.
  • the reduction of VOH and the supply of an excessive amount of oxygen do not occur in the region 230ba and the region 230bb , so that the reduction of the carrier concentration can be prevented.
  • microwave treatment in an atmosphere containing oxygen after forming the insulating film to be the insulator 250.
  • microwave treatment in an atmosphere containing oxygen through the insulator 250 in this way, oxygen can be efficiently injected into the region 230 bc.
  • oxygen injected into the region 230bc has various forms such as oxygen atoms, oxygen molecules, and oxygen radicals (also referred to as O radicals, atoms or molecules having unpaired electrons, or ions).
  • the oxygen injected into the region 230bc may be any one or more of the above-mentioned forms, and it is particularly preferable that it is an oxygen radical.
  • the film quality of the insulator 250 can be improved, the reliability of the transistor 200 is improved.
  • oxygen deficiency and VOH can be selectively removed in the region 230 bc of the oxide semiconductor to make the region 230 bc i-type or substantially i-type. Further, it is possible to suppress the supply of excess oxygen to the region 230ba and the region 230bb that function as the source region or the drain region, and maintain the conductivity. As a result, it is possible to suppress fluctuations in the electrical characteristics of the transistor 200 and suppress variations in the electrical characteristics of the transistor 200 within the substrate surface.
  • a curved surface may be provided between the side surface of the oxide 230b and the upper surface of the oxide 230b in a cross-sectional view of the transistor 200 in the channel width direction. That is, the end portion of the side surface and the end portion of the upper surface may be curved (hereinafter, also referred to as a round shape).
  • the radius of curvature on the curved surface is preferably larger than 0 nm, smaller than the film thickness of the oxide 230b in the region overlapping the conductor 242, or smaller than half the length of the region having no curved surface.
  • the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less. With such a shape, the coverage of the insulator 250 and the conductor 260 on the oxide 230b can be improved.
  • the oxide 230 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions.
  • the atomic number ratio of the element M to the metal element as the main component is the ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 230b. It is preferably larger than the atomic number ratio.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230b is preferably an oxide having crystallinity such as CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 230b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 230b even if heat treatment is performed, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction between the oxide 230a and the oxide 230b is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b.
  • the oxide 230a and the oxide 230b have a common element other than oxygen as a main component, a mixed layer having a low defect level density can be formed.
  • the oxide 230b is an In-M-Zn oxide
  • the oxide 230a is an In-M-Zn oxide, an M-Zn oxide, an element M oxide, an In-Zn oxide, or an indium oxide. Etc. may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio. Further, it is preferable to use gallium as the element M.
  • the above-mentioned atomic number ratio is not limited to the atomic number ratio of the formed metal oxide, but is the atomic number ratio of the sputtering target used for forming the metal oxide. May be.
  • the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 200 can obtain a large on-current and high frequency characteristics.
  • At least one of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 has impurities such as water and hydrogen from the substrate side or the transistor 200. It is preferable to function as a barrier insulating film that suppresses diffusion from above to the transistor 200. Therefore, at least one of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, and the like.
  • an insulating material having a function of suppressing the diffusion of impurities such as nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms (the above impurities are difficult to permeate).
  • impurities such as nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms
  • an insulating material having a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 are insulators having a function of suppressing impurities such as water and hydrogen, and diffusion of oxygen.
  • insulators having a function of suppressing impurities such as water and hydrogen, and diffusion of oxygen.
  • aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, silicon nitride or the like can be used.
  • silicon nitride or the like it is preferable to use silicon nitride or the like having a higher hydrogen barrier property.
  • the insulator 214 it is preferable to use aluminum oxide, magnesium oxide, or the like having a high function of capturing hydrogen and fixing hydrogen. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 200 side via the insulator 212 and the insulator 214. Alternatively, it is possible to suppress the diffusion of impurities such as water and hydrogen from the interlayer insulating film or the like arranged outside the insulator 285 to the transistor 200 side. Alternatively, it is possible to prevent oxygen contained in the insulator 224 or the like from diffusing toward the substrate side via the insulator 212 and the insulator 214.
  • the transistor 200 has an insulator 212, an insulator 214, an insulator 271, an insulator 275, an insulator 282, an insulator 283, and an insulator 212 having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen. It is preferable to have a structure surrounded by an insulator 285.
  • an oxide having an amorphous structure as the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285.
  • a metal oxide such as AlO x (x is an arbitrary number larger than 0) or MgO y (y is an arbitrary number larger than 0).
  • an oxygen atom has a dangling bond, and the dangling bond may have a property of capturing or fixing hydrogen.
  • a metal oxide having such an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, hydrogen contained in the transistor 200 or hydrogen existing around the transistor 200 is captured or fixed. be able to. In particular, it is preferable to capture or fix hydrogen contained in the channel forming region of the transistor 200.
  • a metal oxide having an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, it is possible to manufacture the transistor 200 having good characteristics and high reliability and a semiconductor device.
  • the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 preferably have an amorphous structure, but some regions have a polycrystal structure. It may be formed. Further, the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 are multi-layered in which a layer having an amorphous structure and a layer having a polycrystal structure are laminated. It may be a structure. For example, a laminated structure in which a layer having a polycrystalline structure is formed on a layer having an amorphous structure may be used.
  • the film formation of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 may be performed by using, for example, a sputtering method. Since the sputtering method does not require the use of molecules containing hydrogen in the film forming gas, the hydrogen concentrations of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285. Can be reduced.
  • the film forming method is not limited to the sputtering method, but is limited to a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, and a pulsed laser deposition (PLD) method.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • atomic layer deposition ALD: Atomic Layer Deposition
  • the resistivity of the insulator 212, the insulator 275, and the insulator 283 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 216, the insulator 274, the insulator 280, and the insulator 285 have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 205 is arranged so as to overlap the oxide 230 and the conductor 260.
  • the conductor 205 is embedded in the opening formed in the insulator 216. Further, a part of the conductor 205 may be embedded in the insulator 214.
  • the conductor 205 has a conductor 205a and a conductor 205b.
  • the conductor 205a is provided in contact with the bottom surface and the side wall of the opening.
  • the conductor 205b is provided so as to be embedded in the recess formed in the conductor 205a.
  • the height of the upper surface of the conductor 205b substantially coincides with the height of the upper surface of the conductor 205a and the height of the upper surface of the insulator 216.
  • the conductor 205a has a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule ( N2O, NO, NO2 , etc.) and copper atom. It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 205a By using a conductive material having a function of reducing the diffusion of hydrogen in the conductor 205a, impurities such as hydrogen contained in the conductor 205b are prevented from diffusing into the oxide 230 via the insulator 224 and the like. Can be prevented. Further, by using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 205a, it is possible to prevent the conductor 205b from being oxidized and the conductivity from being lowered. As the conductive material having a function of suppressing the diffusion of oxygen, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used. Therefore, the conductive material 205a may be a single layer or a laminated material. For example, titanium nitride may be used for the conductor 205a.
  • the conductor 205b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • tungsten may be used for the conductor 205b.
  • the conductor 205 may function as a backgate electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking with the potential applied to the conductor 260.
  • Vth threshold voltage
  • by applying a negative potential to the conductor 205 it is possible to increase the Vth of the transistor 200 and reduce the off-current. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when it is not applied.
  • the transistor 200 is normally placed without applying a potential to the conductor 205 and / or the conductor 260. It may be expected to be turned off (the threshold voltage of the transistor 200 is made larger than 0V). In this case, it is preferable to connect the conductor 260 and the conductor 205 so that the same potential is applied.
  • the electrical resistivity of the conductor 205 is designed in consideration of the potential applied to the conductor 205, and the film thickness of the conductor 205 is set according to the electrical resistivity.
  • the film thickness of the insulator 216 is substantially the same as that of the conductor 205.
  • the absolute amount of impurities such as hydrogen contained in the insulator 216 can be reduced, so that the impurities can be reduced from diffusing into the oxide 230. ..
  • the conductor 205 may be provided larger than the size of the region that does not overlap with the conductor 242a and the conductor 242b of the oxide 230.
  • the conductor 205 is also stretched in a region outside the ends of the oxides 230a and 230b in the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 are superimposed via an insulator on the outside of the side surface of the oxide 230 in the channel width direction.
  • the channel formation region of the oxide 230 can be electrically surrounded by the electric field of the conductor 260 that functions as the gate electrode and the electric field of the conductor 205 that functions as the back gate electrode.
  • the structure of a transistor that electrically surrounds a channel forming region by an electric field of a gate and a back gate is referred to as a curved channel (S-channel) structure.
  • the transistor having the S-channel structure represents the structure of the transistor that electrically surrounds the channel forming region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the transistor 200 By making the transistor 200 normally off and having the above-mentioned S-Channel structure, the channel formation region can be electrically surrounded. Therefore, the transistor 200 can be regarded as a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure.
  • the transistor 200 By forming the transistor 200 into an S-Channel structure, a GAA structure, or an LGAA structure, the channel forming region formed at or near the interface between the oxide 230 and the gate insulating film is the entire bulk of the oxide 230. be able to.
  • the transistor 200 having an S-Channel structure, a GAA structure, or an LGAA structure it is possible to obtain a so-called Bulk-Flow type in which the carrier path is used as the entire bulk.
  • a Bulk-Flow type transistor structure it is possible to improve the current density flowing through the transistor, so that it is expected that the on-current of the transistor will be improved or the field effect mobility of the transistor will be increased.
  • the conductor 205 is stretched to function as wiring.
  • the present invention is not limited to this, and a conductor that functions as wiring may be provided under the conductor 205. Further, it is not always necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 shows a structure in which the conductor 205a and the conductor 205b are laminated, but the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a laminated structure having three or more layers.
  • the insulator 222 and the insulator 224 function as a gate insulator.
  • the insulator 222 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, it is preferable that the insulator 222 has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 222 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 224.
  • the insulator 222 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • an oxide containing hafnium and zirconium for example, hafnium zirconium oxide.
  • the insulator 222 impurities such as hydrogen can be suppressed from diffusing into the inside of the transistor 200, and the generation of oxygen deficiency in the oxide 230 can be suppressed. Further, it is possible to suppress the conductor 205 from reacting with the oxygen contained in the insulator 224 and the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide may be used in a single layer or in a laminated state.
  • a high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide.
  • a substance having a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr) TiO 3 (BST) may be used.
  • silicon oxide, silicon nitride nitride, or the like may be appropriately used.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 550 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 230 to reduce oxygen deficiency (VO).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be carried out in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the oxygen deficiency in the oxide 230 can be repaired by the supplied oxygen, in other words, the reaction of "VO + O ⁇ null" can be promoted. .. Further, the oxygen supplied to the hydrogen remaining in the oxide 230 reacts, so that the hydrogen can be removed (dehydrated) as H2O . As a result, it is possible to suppress the hydrogen remaining in the oxide 230 from being recombined with the oxygen deficiency to form VOH.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the insulator 224 may be formed in an island shape by superimposing on the oxide 230a. In this case, the insulator 275 is in contact with the side surface of the insulator 224 and the upper surface of the insulator 222.
  • the conductor 242a and the conductor 242b are provided in contact with the upper surface of the oxide 230b.
  • the conductor 242a and the conductor 242b each function as a source electrode or a drain electrode of the transistor 200.
  • Examples of the conductor 242 include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, and the like. It is preferable to use a nitride or the like containing titanium and aluminum. In one aspect of the invention, a nitride containing tantalum is particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • hydrogen contained in the oxide 230b or the like may diffuse into the conductor 242a or the conductor 242b.
  • hydrogen contained in the oxide 230b or the like may diffuse into the conductor 242a or the conductor 242b.
  • hydrogen contained in the oxide 230b or the like is likely to diffuse into the conductor 242a or the conductor 242b, and the diffused hydrogen is the conductor. It may bind to the nitrogen contained in the 242a or the conductor 242b. That is, hydrogen contained in the oxide 230b or the like may be absorbed by the conductor 242a or the conductor 242b.
  • the conductor 242 it is preferable that no curved surface is formed between the side surface of the conductor 242 and the upper surface of the conductor 242.
  • the cross-sectional area of the conductor 242 in the cross section in the channel width direction as shown in FIG. 23D can be increased.
  • the conductivity of the conductor 242 can be increased and the on-current of the transistor 200 can be increased.
  • the insulator 271a is provided in contact with the upper surface of the conductor 242a, and the insulator 271b is provided in contact with the upper surface of the conductor 242b.
  • the insulator 271 preferably functions as a barrier insulating film against at least oxygen. Therefore, it is preferable that the insulator 271 has a function of suppressing the diffusion of oxygen.
  • the insulator 271 preferably has a function of suppressing the diffusion of oxygen more than the insulator 280.
  • an insulator such as aluminum oxide or magnesium oxide may be used.
  • the insulator 275 is provided so as to cover the insulator 224, the oxide 230a, the oxide 230b, the conductor 242, and the insulator 271. It is preferable that the insulator 275 has a function of capturing hydrogen and fixing hydrogen. In that case, the insulator 275 preferably contains an insulator such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide. Further, for example, as the insulator 275, a laminated film of aluminum oxide and silicon nitride on the aluminum oxide may be used.
  • the conductor 242 can be wrapped with the insulator having a barrier property against oxygen. That is, it is possible to prevent oxygen contained in the insulator 224 and the insulator 280 from diffusing into the conductor 242. As a result, the conductor 242 is directly oxidized by the oxygen contained in the insulator 224 and the insulator 280 to increase the resistivity and suppress the decrease in the on-current.
  • the insulator 250 functions as part of the gate insulator. Like the insulator 224, the insulator 250 preferably has a reduced concentration of impurities such as water and hydrogen in the insulator 250.
  • the film thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less, and more preferably 0.5 nm or more and 15.0 nm or less. In this case, the insulator 250 may have, at least in part, a region having the above-mentioned film thickness.
  • the conductor 260 functions as a gate electrode of the transistor 200.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a.
  • the conductor 260a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 260b.
  • the upper surface of the conductor 260 substantially coincides with the upper surface of the insulator 250.
  • the conductor 260 is shown as a two-layer structure of the conductor 260a and the conductor 260b in FIGS. 23B and 23C, it may be a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule.
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 260 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, as the conductor 260b, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the conductor 260 is self-aligned so as to fill the opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably arranged in the region between the conductor 242a and the conductor 242b without aligning the conductor 260.
  • the height is preferably lower than the height of the bottom surface of the oxide 230b.
  • the conductor 260 which functions as a gate electrode, covers the side surface and the upper surface of the channel forming region of the oxide 230b via an insulator 250 or the like, so that the electric field of the conductor 260 can be applied to the channel forming region of the oxide 230b. It becomes easier to act on the whole. Therefore, the on-current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the difference is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, and more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided on the insulator 275, and an opening is formed in a region where the insulator 250 and the conductor 260 are provided. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 280 is provided by using the same material as the insulator 216, for example.
  • silicon oxide and silicon nitride nitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen desorbed by heating.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • the insulator 280 may appropriately use an oxide containing silicon such as silicon oxide and silicon nitride nitride.
  • the insulator 282 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 280 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 282 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide may be used. In this case, the insulator 282 is an insulator having at least oxygen and aluminum.
  • the insulator 282 having a function of capturing impurities such as hydrogen in contact with the insulator 280 in the region sandwiched between the insulator 212 and the insulator 283, hydrogen and the like contained in the insulator 280 and the like are provided. Impurities can be captured and the amount of hydrogen in the region can be kept constant. In particular, it is preferable to use aluminum oxide having an amorphous structure as the insulator 282 because hydrogen may be captured or fixed more effectively. This makes it possible to manufacture a transistor 200 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 283 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 280 from above.
  • the insulator 283 is placed on top of the insulator 282.
  • a nitride containing silicon such as silicon nitride or silicon nitride oxide.
  • silicon nitride formed by a sputtering method may be used as the insulator 283.
  • a silicon nitride film having a high density can be formed.
  • silicon nitride formed by the PEALD method or the CVD method may be further laminated on the silicon nitride formed by the sputtering method.
  • the conductor 240a and the conductor 240b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 240a and the conductor 240b may have a laminated structure.
  • the insulator 285, the insulator 283, the insulator 282, the insulator 280, the insulator 275, and the first conductor arranged in the vicinity of the insulator 271 are included in the first conductor.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated manner. Further, it is possible to prevent impurities such as water and hydrogen contained in the layer above the insulator 283 from being mixed into the oxide 230 through the conductor 240a and the conductor 240b.
  • a barrier insulating film that can be used for the insulator 275 or the like may be used.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 283, the insulator 282, and the insulator 271, impurities such as water and hydrogen contained in the insulator 280 and the like are contained in the conductor 240a and the conductor 240b. It is possible to prevent the oxide 230 from being mixed with the oxide 230. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 280 from being absorbed by the conductor 240a and the conductor 240b.
  • the first insulator in contact with the inner wall of the opening such as the insulator 280 and the second insulator inside the insulator are against oxygen. It is preferable to use a barrier insulating film in combination with a barrier insulating film against hydrogen.
  • aluminum oxide formed by the ALD method may be used as the first insulator, and silicon nitride formed by the PEALD method may be used as the second insulator.
  • silicon nitride formed by the PEALD method may be used as the second insulator.
  • the conductor 246 (conductor 246a and conductor 246b) which is in contact with the upper surface of the conductor 240a and the upper surface of the conductor 240b and functions as wiring may be arranged.
  • the conductor 246 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • FIG. 25A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (exclusion single crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 25A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 25B is simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 25B is 500 nm.
  • the horizontal axis is 2 ⁇ [deg. ], And the vertical axis is intensity [a. u. ].
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 25C.
  • FIG. 25C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 25A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a grid image, for example, in a high resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type, composition, and the like of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to the replacement of metal atoms, and the like. it is conceivable that.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor having high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities, the generation of defects, etc., CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • nc-OS may be indistinguishable from a-like OS or amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element is 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region containing indium oxide, indium zinc oxide, or the like as a main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) are unevenly distributed and have a mixed structure.
  • the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function).
  • the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on -current (Ion), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ . It is 10 11 cm -3 or less, more preferably 1 ⁇ 10 10 cm -3 or less, and 1 ⁇ 10 -9 cm -3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the channel formation region of the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the channel formation region of the oxide semiconductor is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. ..
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms. / Cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the channel forming region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 5 ⁇ 10 19 atoms / cm 3 , more preferably 1 ⁇ 10. It should be less than 19 atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor wafer 4800 shown in FIG. 26A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous step. Further, after that, the opposite surface on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing step is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by the alternate long and short dash line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 26B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 26A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 26C shows a perspective view of a board (mounting board 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 26C has a chip 4800a in the mold 4711.
  • As the chip 4800a a semiconductor device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 26D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the semiconductor device 4710 may be, for example, a chip 4800a, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like. Further, as the semiconductor device 4735, an integrated circuit (semiconductor device) such as a CPU, GPU, FPGA, or storage device can be used.
  • a semiconductor device such as a CPU, GPU, FPGA, or storage device.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches. Multiple wirings are provided in a single layer or multiple layers. Further, the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732. For these reasons, the interposer may be referred to as a "rewiring board" or an "intermediate board”. Further, a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode. Further, in the silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • TSV Three Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as an interposer for mounting HBM.
  • the reliability is unlikely to be lowered due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 26D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Base-Chip
  • PGA Stepgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • the semiconductor device is, for example, a storage of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital still camera, a video camera, a recording / playback device, a navigation system, a game machine, etc.). Applicable to devices. It can also be used for image sensors, IoT (Internet of Things), healthcare-related devices, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • 27A to 27J and 28A to 28E show how each electronic device includes an electronic component 4700 or an electronic component 4730 having the semiconductor device.
  • the information terminal 5500 shown in FIG. 27A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and a button is provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when an application is executed.
  • a temporary file for example, a cache when using a web browser
  • FIG. 27B illustrates an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation switch 5903, an operation switch 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the semiconductor device according to one aspect of the present invention.
  • FIG. 27C shows a desktop type information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold a temporary file generated when the application is executed by applying the semiconductor device according to one aspect of the present invention.
  • smartphones, wearable terminals, and desktop information terminals are taken as examples as electronic devices and are shown in FIGS. 27A to 27C, respectively, but information terminals other than smartphones, wearable terminals, and desktop information terminals can be applied. can. Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • PDAs Personal Digital Assistants
  • FIG. 27D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 is an electric freezer / refrigerator compatible with IoT (Internet of Things).
  • the semiconductor device can be applied to the electric freezer / refrigerator 5800.
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to an information terminal or the like via the Internet or the like.
  • the electric refrigerator / freezer 5800 can hold a temporary file generated when transmitting the information in the semiconductor device.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Examples include appliances, washing machines, dryers, audiovisual equipment, etc.
  • FIG. 27E illustrates a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 27F illustrates a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying a game image, a touch panel, a stick, a rotary knob, a slide knob, and the like, which are input interfaces other than buttons. ..
  • the controller 7522 is not limited to the shape shown in FIG. 27F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller having a shape imitating a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone, or the like instead of using a controller, and may be operated by a game player's gesture and / or voice.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the low power consumption portable game machine 5200 or the low power consumption stationary game machine 7500 can be realized. .. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 27E shows a portable game machine.
  • FIG. 27F shows a stationary game machine for home use.
  • the electronic device of one aspect of the present invention is not limited to this. Examples of the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a mobile body and around the driver's seat of the automobile.
  • FIG. 27G shows an automobile 5700, which is an example of a moving body.
  • an instrument panel that provides various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, an air conditioner setting, and the like is provided. Further, a display device showing such information may be provided around the driver's seat.
  • the semiconductor device described in the above embodiment can temporarily hold information, it is necessary, for example, in a system for performing automatic driving, road guidance, danger prediction, etc. of an automobile 5700. It can be used to temporarily retain information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be retained.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets) and the like.
  • FIG. 27H illustrates a digital camera 6240, which is an example of an image pickup apparatus.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured so that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 27I illustrates a video camera 6300, which is an example of an image pickup apparatus.
  • the video camera 6300 has a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306.
  • the video camera 6300 When recording the video captured by the video camera 6300, it is necessary to encode the data according to the recording format. By utilizing the above-mentioned semiconductor device, the video camera 6300 can hold a temporary file generated during encoding.
  • ICD implantable cardioverter-defibrillator
  • FIG. 27J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and paces the heart when the heart rate deviates from a specified range. Also, if pacing does not improve heart rate (fast ventricular tachycardia, ventricular fibrillation, etc.), treatment with electric shock is given.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the semiconductor device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 28A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 28A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a substrate 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the semiconductor device or the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The semiconductor device described in the above embodiment can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 28B is a schematic diagram of the appearance of the SD card
  • FIG. 28C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a semiconductor device and a circuit for driving the semiconductor device.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the write circuit, low driver, read circuit, etc. provided in the electronic component may be configured to be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • SSD Solid State Drive
  • electronic device such as an information terminal.
  • FIG. 28D is a schematic diagram of the appearance of the SSD
  • FIG. 28E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152 and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • a work memory is built in the memory chip 5155.
  • a DRAM chip may be used for the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 29A is an example of a large-scale computer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5620 may have, for example, the configuration of the perspective view shown in FIG. 29B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 29C is an example of a processing board including a CPU, GPU, storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 29C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, an interface for supplying power to the PC card 5621, inputting a signal, or the like. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), and the like.
  • HDMI registered trademark
  • the connection terminal 5625 HDMI (registered trademark) and the like can be mentioned as the respective standards.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and the semiconductor device 5626 and the board 5622 can be inserted by inserting the terminal into a socket (not shown) included in the board 5622. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU, and the like.
  • an electronic component 4730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device and the like.
  • an electronic component 4700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer.
  • the computer 5600 By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for learning artificial intelligence and inference.
  • the semiconductor device of one aspect of the present invention By using the semiconductor device of one aspect of the present invention for the above-mentioned various electronic devices, it is possible to reduce the size and / or reduce the power consumption of the electronic devices. Further, since the semiconductor device of one aspect of the present invention has low power consumption, it is possible to reduce heat generation from the circuit. Therefore, it is possible to reduce the adverse effect of the heat generation on the circuit itself, the peripheral circuit, and the module. Further, by using the semiconductor device of one aspect of the present invention, it is possible to realize an electronic device whose operation is stable even in a high temperature environment. Therefore, the reliability of the electronic device can be improved.
  • a 1T1F type memory cell using a Si transistor (SiFET) and a ferroelectric capacitor (FE) and a 1T1F type memory cell size using an OS transistor (OSFET) and FE will be described.
  • FIG. 30 shows a circuit diagram, a design parameter, and a layout diagram relating to a memory cell using SiFET and FE and a memory cell using OSFET and FE, respectively.
  • the SiFET technology node is assumed to be a 130 nm node
  • the OSFET technology node is assumed to be a 55 nm node and a 7 nm node.
  • the channel length L and the channel width W of the SiFET at the 130 nm node require about 350 nm for L and about 300 nm for W.
  • the channel area at this time is 0.105 ⁇ m 2 .
  • the thickness of the dielectric capable of achieving sufficient polarization reversal in FE is estimated to be approximately 8 to 11 nm.
  • the usable voltage can be set to 4.5 V even if L is 60 nm and W is 60 nm.
  • the channel area at this time is 0.0036 ⁇ m 2 .
  • the usable voltage can be set to 4.5 V even if L is 30 nm and W is 30 nm.
  • the channel area at this time is 0.0009 ⁇ m 2 .
  • the thickness of the dielectric capable of achieving sufficient polarization reversal in FE is estimated to be approximately 10 to 12.5 nm.
  • a memory cell using a SiFET manufactured at a 130 nm node it is estimated that the memory size is 0.5 ⁇ m 2 and the FE size is 0.112 ⁇ m 2 . Further, in a memory cell using an OSFET manufactured at a 55 nm node, it is estimated that the memory size is 0.153 ⁇ m 2 and the FE size is 0.05 ⁇ m 2 . Further, in a memory cell using an OSFET manufactured at a 7 nm node, it is estimated that the memory size is 0.018 ⁇ m 2 and the FE size is 0.004 ⁇ m 2 .
  • the memory cell size is almost determined by the performance of the transistor. As shown in the layout diagram in FIG. 30, by using the OSFET for the memory cell, the memory cell size can be reduced to about 1/3 and further about 1/8.
  • the OSFET since the OSFET has a high dielectric strength between the source and the drain, the usable voltage can be increased even if L and W are small. Therefore, it is possible to sufficiently supply the voltage required for reversing the polarization of the FE. Since the usable voltage can be increased in the memory cell using the OSFET, the film thickness of the dielectric material having the ferroelectricity constituting the FE can be increased, and the 2Pr can be increased. Therefore, the reliability of the memory cell can be improved.
  • FIG. 31A1 is a schematic cross-sectional view of a memory cell
  • FIG. 31A2 is a plan view of the memory cell shown in FIG. 31A1.
  • 31B1 is a schematic cross-sectional view of the memory cell
  • FIG. 31B2 is a plan view of the memory cell shown in FIG. 31B1.
  • 31C1 is a schematic cross-sectional view of a memory cell
  • FIG. 31C2 is a plan view of the memory cell shown in FIG. 31C1.
  • FIGS. 31A1 and 31A2 show memory cells when 2Pr of FE is relatively small. In this case, the size of the FE becomes large, so that the degree of integration does not increase. Cylinder-type FEs as shown in FIGS. 31B1 and 31B2 are known in order to increase the degree of integration. However, the cylinder type FE has a problem that the manufacturing process is complicated and it is difficult to control the crystallinity of the ferroelectric substance. As shown in FIGS. 31C1 and 31C2, when 2Pr is large, the size of FE can be reduced.
  • FIG. 31D1 shows an example in which the memory cell array 81 and the peripheral drive circuit 82 are arranged side by side in a plane. With the configuration shown in FIG. 31D1, it is difficult to reduce the wiring capacity of the bit wire.
  • FIG. 31D2 shows an example in which the memory cell array 81 is superposed on the peripheral drive circuit 82.
  • the bit wire can be shortened and the wiring capacity of the bit wire can be reduced. Further, since the occupied area can be reduced, it is suitable for integration of memory cells.
  • FIG. 31F shows the relationship between the number of memory cells electrically connected to one bit line and the voltage read out. It can be seen that as the number of memory cells increases, the voltage read out decreases. It is preferable to use OSFET rather than SiFET in the miniaturization and high integration of the memory cell array.

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Abstract

新規な半導体装置を提供する。 トランジスタと、強誘電体を含む容量素子と、を含むメモリセルと、ワード線と、ビット線と、プレート線と、を有し、トランジスタのゲートはワード線と電気的に接続され、トランジスタのソースまたはドレインの一方はビット線と電気的に接続され、トランジスタのソースまたはドレインの他方は容量素子の一方の電極と電気的に接続され、容量素子の他方の電極はプレート線と電気的に接続され、ワード線にトランジスタのオン状態またはオフ状態を制御する電位を供給する機能と、ビット線に第１電位または第２電位を供給する機能と、プレート線に、第３電位、第４電位、または第５電位を供給する機能と、を備える半導体装置。

Description

半導体装置、および半導体装置の駆動方法
本発明の一態様は、半導体装置および電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的な本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、またはそれらの検査方法を一例として挙げることができる。
近年、ＬＳＩ、ＣＰＵ、メモリ（記憶装置）などの半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末など様々な電子機器に使用されている。また、メモリは、演算処理実行時の一時記憶、データの長期記憶など、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどがある。
また、非特許文献１に示すように、強誘電体（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）を用いたメモリの研究開発が活発に行われている。また、次世代の強誘電性メモリのために、強誘電性のＨｆＯ２ベースの材料の研究（非特許文献２）、ハフニウム酸化物薄膜の強誘電性に関する研究（非特許文献３）、ＨｆＯ２薄膜の強誘電性に関する研究（非特許文献４）、及び強誘電体Ｈｆ０．５Ｚｒ０．５Ｏ２を用いたＦｅＲＡＭとＣＭＯＳとの統合の実証（非特許文献５）など、酸化ハフニウム関連の研究も活発に行われている。
Ｔ．Ｓ．Ｂｏｅｓｃｋｅ，ｅｔ　ａｌ，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ　ｉｎ　ｈａｆｎｉｕｍ　ｏｘｉｄｅ　ｔｈｉｎ　ｆｉｌｍｓ"，ＡＰＬ９９，２０１１ Ｚｈｅｎ　Ｆａｎ，ｅｔ　ａｌ，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＨｆＯ▲２▼−ｂａｓｅｄ　ｍａｔｅｒｉａｌｓ　ｆｏｒ　ｎｅｘｔ−ｇｅｎｅｒａｔｉｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｍｅｍｏｒｉｅｓ"，ＪＯＵＲＮＡＬ　ＯＦ　ＡＤＶＡＮＣＥＤ　ＤＩＥＬＥＣＴＲＩＣＳ，Ｖｏｌ．６，Ｎｏ．２，２０１６ Ｊｕｎ　Ｏｋｕｎｏ，ｅｔ　ａｌ，"ＳｏＣ　ｃｏｍｐａｔｉｂｌｅ　１Ｔ１Ｃ　ＦｅＲＡＭ　ｍｅｍｏｒｙ　ａｒｒａｙ　ｂａｓｅｄ　ｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｈｆ▲０．５▼Ｚｒ▲０．５▼Ｏ▲２▼"，ＶＬＳＩ　２０２０ 鳥海　明、「ＨｆＯ▲２▼薄膜の強誘電性」、応用物理学会、第８８巻、第９号、２０１９ Ｔ．Ｆｒａｎｃｏｉｓ，ｅｔ　ａｌ，"Ｄｅｍｏｎｓｔｒａｔｉｏｎ　ｏｆ　ＢＥＯＬ−ｃｏｍｐａｔｉｂｌｅ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｈｆ▲０．５▼Ｚｒ▲０．５▼Ｏ▲２▼　ｓｃａｌｅｄ　ＦｅＲＡＭ　ｃｏ−ｉｎｔｅｇｒａｔｅｄ　ｗｉｔｈ　１３０ｎｍ　ＣＭＯＳ　ｆｏｒ　ｅｍｂｅｄｄｅｄ　ＮＶＭ　ａｐｐｌｉｃａｔｉｏｎｓ"，ＩＥＤＭ　２０１９
本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が少ない記憶装置を提供することを課題の一とする。または、本発明の一態様は、信頼性が高い記憶装置を提供することを課題の一とする。または、本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量が大きい記憶装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が少ない半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性が高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、占有面積が小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量が大きい半導体装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、および他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、および他の課題の全てを解決する必要はない。
本発明の一態様は、トランジスタと、強誘電体を含む容量素子と、を含むメモリセルと、第１乃至第３配線と、を有し、トランジスタのゲートは第１配線と電気的に接続され、トランジスタのソースまたはドレインの一方は第２配線と電気的に接続され、トランジスタのソースまたはドレインの他方は容量素子の一方の電極と電気的に接続され、容量素子の他方の電極は第３配線と電気的に接続され、トランジスタをオン状態またはオフ状態にする電位を第１配線に供給する機能と、第１電位または第２電位を第２配線に供給する機能と、第３電位、第４電位、または第５電位を第３配線に供給する機能と、を備える半導体装置である。
トランジスタは、チャネルが形成される半導体に酸化物半導体を含むことが好ましい。酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含むことが好ましい。
強誘電体は、アルミニウム、ガリウム、またはインジウムの少なくとも一と、窒素と、を含む、材料を用いることができる。
また、強誘電体は、アルミニウム、ガリウム、またはインジウムの少なくとも一と、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、またはクロムの少なくとも一と、マグネシウム、カルシウム、ストロンチウム、亜鉛、またはカドミウムの少なくとも一と、窒素と、を含む、材料を用いることができる。また、強誘電体は、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、またはストロンチウムの少なくとも一と、ハフニウムと、酸素と、を含む材料を用いることができる。
また、本発明の別の一態様は、第２配線に第１電位を供給した後に第２配線をフローティング状態にし、第１配線にトランジスタをオン状態にする電位を供給し、第３配線に第３電位を供給した後に、第２配線の電位に応じて第２配線に第１電位または第２電位を供給し、第３配線に第４電位を供給し、その後、第２配線に第１電位を供給し、第３配線に第５電位を供給し、第１配線にトランジスタをオフ状態にする電位を供給する、半導体装置の駆動方法である。
また、本発明の別の一態様は、第１配線にトランジスタをオン状態にする電位を供給し、第２配線に第２電位を供給し、第３配線に第４電位を供給し、その後、第２配線に第１電位を供給し、第３配線に第５電位を供給し、第１配線にトランジスタをオフ状態にする電位を供給する、半導体装置の駆動方法である。
また、本発明の別の一態様は、第１配線にトランジスタをオン状態にする電位を供給し、第２配線に第１電位を供給し、第３配線に第３電位を供給し、その後、第３配線に第５電位を供給し、第１配線にトランジスタをオフ状態にする電位を供給する、半導体装置の駆動方法である。
第２電位は、容量素子の飽和分極電圧の８０％以下が好ましく、５０％以下がより好ましく、２０％以下がさらに好ましい。
本発明の一態様によって、新規な記憶装置を提供することができる。または、本発明の一態様によって、消費電力が少ない記憶装置を提供することができる。または、本発明の一態様によって、信頼性が高い記憶装置を提供することができる。または、本発明の一態様によって、占有面積が小さい記憶装置を提供することができる。または、本発明の一態様によって、記憶容量が大きい記憶装置を提供することができる。または、本発明の一態様によって、新規な半導体装置を提供することができる。または、本発明の一態様によって、消費電力が少ない半導体装置を提供することができる。または、本発明の一態様によって、信頼性が高い半導体装置を提供することができる。または、本発明の一態様によって、占有面積が小さい半導体装置を提供することができる。または、本発明の一態様によって、記憶容量が大きい半導体装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａは、半導体装置の構成例を説明するブロック図である。図１Ｂは、半導体装置の構成例を説明する斜視図である。
図２Ａ乃至図２Ｃは、半導体装置を説明する図である。
図３は、半導体装置を説明する図である。
図４Ａ乃至図４Ｃは、半導体装置を説明する図である。
図５は、ヒステリシス特性の一例を示す図である。
図６は、読み出し動作を説明するためのタイミングチャートである。
図７Ａおよび図７Ｂは、メモリセルの動作状態を示す図である。
図８Ａおよび図８Ｂは、メモリセルの動作状態を示す図である。
図９Ａおよび図９Ｂは、メモリセルの動作状態を示す図である。
図１０Ａおよび図１０Ｂは、メモリセルの動作状態を示す図である。
図１１Ａおよび図１１Ｂは、メモリセルの動作状態を示す図である。
図１２Ａおよび図１２Ｂは、メモリセルの動作状態を示す図である。
図１３Ａおよび図１３Ｂは、メモリセルの動作状態を示す図である。
図１４は、読み出し動作を説明するためのタイミングチャートである。
図１５Ａおよび図１５Ｂは、メモリセルの動作状態を示す図である。
図１６Ａおよび図１６Ｂは、メモリセルの動作状態を示す図である。
図１７Ａおよび図１７Ｂは、書き込み動作を説明するためのタイミングチャートである。
図１８Ａおよび図１８Ｂは、メモリセルの動作状態を示す図である。
図１９Ａおよび図１９Ｂは、メモリセルの動作状態を示す図である。
図２０は、読み出し動作を説明するためのタイミングチャートである。
図２１Ａおよび図２１Ｂは、半導体装置の変形例を示す図である。
図２２は、半導体装置の構成例を示す断面図である。
図２３Ａは、トランジスタの構成例を示す上面図である。図２３Ｂ乃至図２３Ｄは、トランジスタの構成例を示す断面図である。
図２４は、トランジスタの構成例を示す断面図である。
図２５Ａは、結晶構造の分類を説明する図である。図２５Ｂは、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図２５Ｃは、ＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図２６Ａは半導体ウェハの一例を示す斜視図であり、図２６Ｂはチップの一例を示す斜視図であり、図２６Ｃおよび図２６Ｄは電子部品の一例を示す斜視図である。
図２７Ａ乃至図２７Ｊは、電子機器の一例を説明する斜視図、または、模式図である。
図２８Ａ乃至図２８Ｅは、電子機器の一例を説明する斜視図、または、模式図である。
図２９Ａ乃至図２９Ｃは、電子機器の一例を説明する図である。
図３０は、メモリセルサイズについて説明する図である。
図３１Ａ１、図３１Ａ２、図３１Ｂ１、図３１Ｂ２、図３１Ｃ１、および図３１Ｃ２は、メモリセルの模式図である。図３１Ｄ１および図３１Ｄ２は、周辺駆動回路とメモリセルアレイの配置例を示す図である。図３１Ｅは、メモリセルアレイの一例を示す図である。図３１Ｆは、ビット線に接続するメモリセルの数と読み出される電圧の関係を示すグラフである。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン状態とオフ状態が制御される。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有していると言える。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などを用いることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、配線を抵抗素子として用いる場合、当該配線の長さによって抵抗値決める場合がある。または、配線として用いる導電体とは異なる抵抗率を有する導電体を抵抗素子として用いる場合がある。または、半導体に不純物をドーピングすることで抵抗値を決める場合がある。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に生じる寄生容量、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「一対の導電体」「一対の導電領域」「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースおよびドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、「ノード」は、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等を「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、電流量を正の値で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、電流量が負の値で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書などの実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲などにおいて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲などにおいて省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」および「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。または、場合によっては、または、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」または「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」「配線」「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」または「端子」の一部とすることができ、また、例えば、「端子」は「配線」または「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、または、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、「ＯＳトランジスタ」と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、図面を理解しやすくするため、斜視図または上面図などにおいて、一部の構成要素の記載を省略している場合がある。
また、本明細書の図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもその大きさもしくは縦横比などに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｉ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２つある配線ＣＬの一方を配線ＣＬ［１］と記載し、他方を配線ＣＬ［２］と記載する場合がある。
（実施の形態１）
メモリセル１０（「記憶素子」ともいう。）を含む半導体装置１００の構成例について説明する。
図１Ａに、本発明の一態様である半導体装置１００の構成例を示すブロック図を示す。図１Ａに示す半導体装置１００は、駆動回路２１と、メモリアレイ２０と、を有する。メモリアレイ２０は、複数のメモリセル１０を有する。図１Ａでは、メモリアレイ２０がｍ行ｎ列（ｍおよびｎは２以上の整数。）のマトリクス状に配置された複数のメモリセル１０を有する例を示している。
なお、行と列は互いに直交する方向に延在する。本実施の形態では、Ｘ方向を「行」とし、Ｙ方向を「列」としているが、Ｘ方向を「列」とし、Ｙ方向を「行」としてもよい。
図１Ａでは、１行１列目のメモリセル１０をメモリセル１０［１，１］と示し、ｍ行ｎ列目のメモリセル１０をメモリセル１０［ｍ，ｎ］と示している。また、ｉ行ｊ列目（ｉは１以上ｍ以下の整数。ｊは１以上ｎ以下の整数。）のメモリセル１０をメモリセル１０［ｉ，ｊ］と示している。
また、メモリアレイ２０は、行方向に延在するｍ本の配線ＷＬ（ワード線）と、列方向に延在するｎ本の配線ＢＬ（ビット線）と、ｎ個のスイッチＳＷ１と、ｎ個のスイッチＳＷ２と、を備える（図示せず）。ｊ列目に設けられた複数のメモリセル１０は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。ｉ行目に設けられた複数のメモリセル１０は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）と電気的に接続される。
駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、および周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路３３を有する。
半導体装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
コントロール回路３２は、半導体装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
周辺回路４１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路４１は、行デコーダ４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
行デコーダ４２および列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを半導体装置１００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図１Ａでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
駆動回路２１とメモリアレイ２０は同一平面上に設けてもよい。また、図１Ｂに示すように、駆動回路２１とメモリアレイ２０を重ねて設けてもよい。駆動回路２１とメモリアレイ２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、半導体装置１００の小型化が実現できる。
図２Ａを用いて、メモリセル１０［ｉ，ｊ］、ｊ列目の配線ＢＬである配線ＢＬ［ｊ］、ｉ行目の配線ＷＬである配線ＷＬ［ｉ］、行ドライバ４３、およびセンスアンプ４６の接続関係を説明する。
図２Ａに、メモリアレイ２０に含まれるメモリセル１０［ｉ，ｊ］の回路図を示す。メモリセル１０［ｉ，ｊ］は、トランジスタ１２０［ｉ，ｊ］、および容量素子１３０［ｉ，ｊ］を備える。１つのトランジスタと１つの容量素子で構成されるメモリセルを、１Ｔ１Ｃ型のメモリセルともいう。
トランジスタ１２０［ｉ，ｊ］のゲートは、配線ＷＬ［ｉ］と電気的に接続され、トランジスタ１２０［ｉ，ｊ］のソースまたはドレインの一方は配線ＢＬ［ｊ］と電気的に接続される。容量素子１３０［ｉ，ｊ］の一方の電極は配線ＰＬ（プレート線）と電気的に接続され、他方の電極は、トランジスタ１２０［ｉ，ｊ］のソースまたはドレインの他方と電気的に接続される。容量素子１３０［ｉ，ｊ］の他方の電極と、トランジスタ１２０［ｉ，ｊ］のソースまたはドレインの他方が電気的に接続する領域をノードＳＮ［ｉ，ｊ］と呼ぶ。
配線ＢＬ［ｊ］はスイッチＳＷ１［ｊ］およびスイッチＳＷ２［ｊ］と電気的に接続される。スイッチＳＷ１［ｊ］の一方の端子は配線ＢＬ［ｊ］と電気的に接続され、他方の端子は配線ＣＯＭと電気的に接続される。スイッチＳＷ２［ｊ］の一方の端子は配線ＢＬ［ｊ］と電気的に接続され、他方の端子はセンスアンプ４６と電気的に接続される。スイッチＳＷ２［ｊ］の他方の端子とセンスアンプ４６が電気的に接続する領域をノードＳＡＮ［ｊ］と呼ぶ。配線ＷＬ［ｉ］は行ドライバ４３と電気的に接続される。
ｎ個のスイッチＳＷ１とｎ個のスイッチＳＷ２は、メモリアレイ２０以外に設けてもよい。例えば、スイッチＳＷ１とスイッチＳＷ２を、メモリアレイ２０とセンスアンプ４６の間に設けてもよい（図３参照）。または、スイッチＳＷ１とスイッチＳＷ２を、駆動回路２１に設けてもよい。例えば、スイッチＳＷ１とスイッチＳＷ２を、センスアンプ４６に設けてもよい。または、スイッチＳＷ１またはスイッチＳＷ２の一方をメモリアレイ２０に設け、他方を駆動回路２１に設けてもよい。
センスアンプ４６にはイネーブル信号ＳＡＥが供給される。イネーブル信号ＳＡＥが電位Ｈの時、センスアンプ４６に電力が供給されて、センスアンプ４６が動作状態となる。イネーブル信号ＳＡＥが電位Ｌの時、センスアンプ４６への電力供給が停止されて、センスアンプ４６が停止状態となる。センスアンプ４６の動作が必要な場合にのみセンスアンプ４６へ電力を供給することで、半導体装置１００の消費電力を低減できる。
また、図２Ｂおよび図２Ｃに示すように、トランジスタ１２０として、バックゲートを備えるトランジスタを用いてもよい。ゲートとバックゲートは、ゲートとバックゲートで半導体のチャネル形成領域を挟むように配置される。ゲートとバックゲートは導電体で形成される。バックゲートはゲートと同様に機能させることができる。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲートの電位は、ゲートと同電位としてもよく、接地電位もしくは任意の電位としてもよい。
ゲートとバックゲートは導電体で形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。また、バックゲートを設けることで、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量が低減できる。
図２Ｂは、トランジスタ１２０のバックゲートが配線ＢＧＬと電気的に接続される例を示している。図２Ｃは、トランジスタ１２０のゲートとバックゲートが電気的に接続される例を示している。
また、前述した通り、スイッチはトランジスタに置き換えることができる。図４Ａ乃至図４Ｃは、スイッチＳＷ１［ｊ］をトランジスタＴｒ１［ｊ］に置き換え、スイッチＳＷ２［ｊ］をトランジスタＴｒ２［ｊ］に置き換えた場合の回路図である。
容量素子１３０を構成する誘電体に強誘電性を有しうる材料を用いる。容量素子１３０は強誘電体キャパシタとして機能する。
強誘電性を有しうる材料として、例えば、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。なお、元素Ｍ１は、第１の元素に相当し、元素Ｍ２は、第２の元素に相当する。ここで、元素Ｍ１は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などから選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素（Ｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ユーロピウム（Ｅｕ）などから選ばれた一つまたは複数である。なお、元素Ｍ１および元素Ｍ２の原子数の和と、窒素の原子数の比を１：１またはその近傍にすればよい。ここで、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。例えば、元素Ｍ１の原子数は、元素Ｍ２の原子数よりも大きいことが好ましく、元素Ｍ２の原子数の１．５倍以上であることがより好ましい。なお、元素Ｍ１の原子数と、元素Ｍ２の原子数の比は、金属窒化物が固溶体を形成しうる範囲であることが好ましい。なお、元素Ｍ１として、アルミニウム、ガリウム、インジウムなどから２つ以上が選ばれる場合、元素Ｍ１と、窒素と、を有する金属窒化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。
元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物として、代表的には、窒化アルミニウムスカンジウム（Ａｌ１−ａＳｃａＮｂ（ａは０より大きく、０．５より小さい実数であり、ｂは１またはその近傍の値である。））、Ａｌ−Ｇａ−Ｓｃ窒化物（Ａｌ１−ｃ−ｄＧａｃＳｃｄＮｂ（ｃおよびｄのそれぞれは、正の実数であり、ｃ＋ｄは、０より大きく、０．５より小さく、ｂは１またはその近傍の値である。））、Ｇａ−Ｓｃ窒化物（Ｇａ１−ｅＳｃｅＮｂ（ｅは０より大きく、１より小さい実数であり、ｂは１またはその近傍の値である。））などの金属窒化物がある。つまり、強誘電性を有しうる材料として、窒化アルミニウムおよび／または窒化スカンジウムを有する材料が挙げられる。
また、強誘電性を有しうる材料として、例えば、元素Ｍ１と、元素Ｍ３と、窒素と、を有する金属窒化物が挙げられる。なお、元素Ｍ１は、第１の元素に相当し、元素Ｍ３は、第２の元素に相当する。ここで、元素Ｍ１は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などから選ばれた一つまたは複数である。元素Ｍ３は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）などから選ばれた一つまたは複数である。チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、またはクロムの金属窒化物において、これらの金属元素の価数は＋３価である。よって、元素Ｍ１と、元素Ｍ３と、窒素と、を有する金属窒化物においても、元素Ｍ３の価数は＋３価となりうる。したがって、元素Ｍ１および元素Ｍ３の原子数の和と、窒素の原子数の比を１：１またはその近傍にすると、当該金属窒化物の電荷が補償される場合がある。
なお、元素Ｍ１と、元素Ｍ３と、窒素と、を有する金属窒化物は、元素Ｍ４を含んでいてもよい。ここで、元素Ｍ４は、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）などから選ばれた一つまたは複数である。チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、またはクロムは、＋４価以上の価数を取りうる。そこで、当該金属窒化物に価数が＋２価である元素Ｍ４が含まれることで、当該金属窒化物の電荷が補償されると推定される。なお、元素Ｍ１、元素Ｍ３、および元素Ｍ４の原子数の比は適宜設定することができる。例えば、元素Ｍ１の原子数は、元素Ｍ３および元素Ｍ４の原子数の和よりも大きいことが好ましい。
また、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物に、元素Ｍ３または元素Ｍ４が含まれてもよい。このとき、元素Ｍ１および元素Ｍ２の原子数の和に対する、元素Ｍ３または元素Ｍ４の原子数の比は、０．０５以下が好ましく、０．０２以下がより好ましい。これにより、当該金属窒化物の電荷を補償するために形成される欠陥の量を抑制することができる。欠陥の量が抑制されることで、当該金属窒化物の結晶性が向上し、強誘電性が発現しやすくなる。
また、元素Ｍ１と、元素Ｍ３と、窒素と、を有する金属窒化物に元素Ｍ２が含まれてもよい。このとき、元素Ｍ１および元素Ｍ３の原子数の和と、元素Ｍ２の原子数の比に特に制限はない。当該金属窒化物に元素Ｍ２が含まれても、当該金属窒化物の電荷は補償されるためである。
また、元素Ｍ１と、元素Ｍ３と、元素Ｍ４と、窒素と、を有する金属窒化物に元素Ｍ２が含まれてもよい。このとき、元素Ｍ１、元素Ｍ３、および元素Ｍ４の原子数の和と、元素Ｍ２の原子数の比に特に制限はない。当該金属窒化物に元素Ｍ２が含まれても、当該金属窒化物の電荷は補償されるためである。
なお、上記金属窒化物は、少なくとも、第１３族元素と、第１５族元素である窒素とを含むため、当該金属窒化物を、１３−１５族の強誘電体、１３族窒化物の強誘電体などと呼ぶ場合がある。
強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つまたは複数）を添加した材料が挙げられる。ここで、ハフニウム原子と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウム原子と元素Ｊ１の原子数を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つまたは複数）を添加した材料、などが挙げられる。また、ジルコニウム原子と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウム原子と元素Ｊ２の原子数を１：１またはその近傍にすればよい。なお、酸化ハフニウム、または酸化ハフニウムおよび酸化ジルコニウムを有する材料の結晶構造としては、立方晶系、正方晶系、直方晶系、および単斜晶系の中から選ばれるいずれか一または複数とすればよい。
また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。また、強誘電性を有しうる材料としては、ＳｒＴａＯ２Ｎ、ＢａＴａＯ２Ｎなどのペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ３などが挙げられる。
なお、上記の説明においては、金属酸化物、及び金属窒化物について例示したがこれに限定されない。例えば、上述の金属酸化物に窒素が添加された金属酸化窒化物、または上述の金属窒化物に酸素が添加された金属窒化酸化物などを用いてもよい。
また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料を強誘電体と呼ぶだけではなく、強誘電性を有しうる材料または強誘電性を有せしめる材料とも呼んでいる。別言すると、本明細書等で「強誘電体」と呼ぶ場合は、強誘電性を発現する材料と強誘電性を有しうる材料のどちらも含まれる。
また、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍの膜厚でも強誘電性が発現しやすい。容量素子１３０の誘電体に薄膜化可能な強誘電体を用いることで、微細化されたトランジスタなどの半導体素子と強誘電体キャパシタとして機能する容量素子１３０を組み合わせやすくなる。すなわち、占有面積が低減された半導体装置の実現が容易となる。なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、「強誘電体層」と呼ぶ場合がある。また、本明細書等において、強誘電体層を有する装置を、強誘電体デバイスと呼ぶ場合がある。
強誘電体層はヒステリシス特性を有する。図５は、ヒステリシス特性の一例を示す図である。ヒステリシス特性は、強誘電体層を誘電体として用いた容量素子（強誘電体キャパシタ）で測定できる。図５において、横軸は強誘電体層に印加する電圧（電界）を示す。当該電圧は、強誘電体層を誘電体として用いた容量素子の、一方の電極と他方の電極の電位差である。なお、該電位差を強誘電体層の厚さで除算すると電界強度が求められる。
図５において、縦軸は強誘電体層の分極を示す。分極が正の場合は、強誘電体層中の正電荷が容量素子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っていることを示す。一方、分極が負の場合は、強誘電体層中の負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っていることを示す。
また、図５のグラフの縦軸に示す分極を、負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っている場合に正とし、正電荷が容量素子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っている場合に負としてもよい。
図５に示すように、強誘電体層のヒステリシス特性は、曲線５１と、曲線５２と、により表すことができる。曲線５１と曲線５２の交点における電圧を、飽和分極電圧ＶＳＰ、および飽和分極電圧−ＶＳＰと呼ぶ。ＶＳＰと−ＶＳＰは、極性が異なるということができる。
強誘電体層に−ＶＳＰ以下の電圧を印加した後に、強誘電体層に印加する電圧を高くしていくと、強誘電体層の分極は、曲線５１に従って増加する。一方、強誘電体層にＶＳＰ以上の電圧を印加した後に、強誘電体層に印加する電圧を低くしていくと、強誘電体層の分極は、曲線５２に従って減少する。なお、ＶＳＰを「正の飽和分極電圧」または「第１の飽和分極電圧」と呼び、−ＶＳＰを「負の飽和分極電圧」または「第２の飽和分極電圧」と呼ぶ場合がある。第１の飽和分極電圧の絶対値と、第２の飽和分極電圧の絶対値は同じでもよいし異なっていてもよい。
ここで、強誘電体層の分極が曲線５１に従って変化する際の、分極が０になる電圧を抗電圧Ｖｃと呼ぶ。また、強誘電体層の分極が曲線５２に従って変化する際の、分極が０になる電圧を抗電圧−Ｖｃと呼ぶ。Ｖｃの値および−Ｖｃの値は、−ＶＳＰとＶＳＰの間の値である。なお、Ｖｃを「正の抗電圧」または「第１の抗電圧」と呼び、−Ｖｃを「負の抗電圧」または「第２の抗電圧」と呼ぶ場合がある。第１の抗電圧の絶対値と、第２の抗電圧の絶対値とは同じでもよいし異なっていてもよい。
また、強誘電体層に電圧が印加されていない時（電圧が０Ｖの時）の、分極の最大値を「残留分極Ｐｒ」と呼び、最小値を「残留分極−Ｐｒ」と呼ぶ。また、残留分極Ｐｒと残留分極−Ｐｒの差の絶対値を「残留分極２Ｐｒ」と呼ぶ。残留分極２Ｐｒが大きいほど、分極の反転による強誘電体キャパシタの容量値の変動幅が大きくなる。残留分極２Ｐｒは大きいほど好ましい。
メモリセル１０は、強誘電体キャパシタである容量素子１３０と、トランジスタ１２０を含み、容量素子１３０の分極の反転による容量値の変化を用いて情報を記憶する機能を有する。メモリセル１０は、強誘電体メモリとして機能する。１つのトランジスタと１つの強誘電体キャパシタで構成されるメモリセルを、１Ｔ１Ｆ型のメモリセルともいう。
トランジスタ１２０のチャネルが形成される半導体層としては、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
なお、トランジスタ１２０は、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よって、メモリセル１０の消費電力を低減できる。よって、メモリセル１０を含む半導体装置１００の消費電力を低減できる。
また、ＯＳトランジスタを含むメモリセルを「ＯＳメモリ」と呼ぶことができる。また、当該メモリセルを含む半導体装置１００も「ＯＳメモリ」と呼ぶことができる。
また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳメモリは、高温環境下においても動作が安定し、高い信頼性が得られる。
また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。トランジスタ１２０にＯＳトランジスタを用いることで、トランジスタ１２０のチャネル長を小さくしても、分極の反転に必要な電圧を容量素子１３０に供給することができる。よって、メモリセル１０の占有面積を低減できる。よって、半導体装置の記憶容量および／または記憶密度を高めることができる。
続いて、強誘電体メモリであるメモリセル１０の読み出し動作および書き込み動作について図面を用いて説明する。なお、本実施の形態で説明する動作は、全てのメモリセル１０に共通の事柄であるため、“［ｉ］”、“［ｉ，ｊ］”等の識別用の符号の記載は省略する。
前提条件として、分極の反転に必要なＶＳＰが４Ｖ、−ＶＳＰが−４Ｖであるものとする。また、容量素子１３０に印加される電圧の絶対値が３Ｖ以下の場合は、分極の反転が生じないものとする。また、容量素子１３０は、分極が正の時よりも負の時の方が、容量値が大きいものとする。また、容量素子１３０の分極が負の時にデータ“１”が保持され、正の時に“０”が保持されているものとする。また、配線ＣＯＭに０Ｖが供給されているものとする。
＜読み出し動作＞
メモリセル１０から、データを読み出す動作について説明する。図６および図１４は、読み出し動作を説明するためのタイミングチャートである。図７乃至図１３、図１５、および図１６におけるＡは、メモリセル１０の動作状態を説明するための回路図である。図７乃至図１３、図１５、および図１６におけるＢは、容量素子１３０の分極のヒステリシス特性であり、Ａに示す動作状態における分極５５を白丸で示している。なお、図７乃至図１３、図１５、および図１６におけるＢの横軸は容量素子１３０に印加される電圧を示す。より具体的には、ノードＳＮが０Ｖの時の配線ＰＬの電位である。また、図７乃至図１３、図１５、および図１６におけるＢの縦軸は容量素子１３０の分極を示す。
また、動作状態を示す回路図などにおいて、配線などの電位をわかりやすく示すため、配線などに隣接して、電位Ｈを示す“Ｈ”または電位Ｌを示す“Ｌ”などの記号を記す場合がある。また、電位変化が生じた配線などに、前述した“Ｈ”または前述した“Ｌ”などの記号を囲み文字で記す場合がある。また、オフ状態のトランジスタおよびオフ状態の回路などに重ねて“×”の記号を記す場合がある。
なお、本明細書などにおいて、ｎチャネル型トランジスタのゲートに印加する電位Ｈは、該トランジスタをオン状態にする電位であり、電位Ｌはオフ状態にする電位である。また、ｐチャネル型トランジスタのゲートに印加する電位Ｌは、該トランジスタをオン状態にする電位であり、電位Ｈはオフ状態にする電位である。
〔データ“１”の読み出し動作〕
図６はデータ“１”の読み出し動作を説明するためのタイミングチャートである。図７Ａは、メモリセル１０の初期状態を示す回路図である。図７Ｂは、メモリセル１０が初期状態の時の分極５５を示している。初期状態として、メモリセル１０にデータ“１”が保持されているものとする。また、スイッチＳＷ１およびスイッチＳＷ２が導通状態であり、配線ＢＬおよびノードＳＡＮに０Ｖが供給されているものとする。また、イネーブル信号ＳＡＥの電位が電位Ｌであるものとする。また、配線ＷＬの電位が電位Ｌであるものとする。よって、トランジスタ１２０はオフ状態である。また、配線ＰＬ、およびノードＳＮの電位が０Ｖであるものとする。初期状態において、容量素子１３０には電圧が印加されていないため、分極５５は−Ｐｒである（図５参照。）。
期間Ｔ１１において、スイッチＳＷ１をオフ状態にする。すると、配線ＢＬおよびノードＳＡＮがフローティング状態になる。また、配線ＷＬに電位Ｈを供給し、トランジスタ１２０をオン状態にする。
また、期間Ｔ１１において、配線ＰＬに４Ｖを供給する。すると、容量素子１３０の分極が反転する。この時、ノードＳＮ、配線ＢＬ、およびノードＳＡＮに電流が流れる。ノードＳＮ、配線ＢＬ、およびノードＳＡＮはフローティング状態であるため、ノードＳＮ、配線ＢＬ、およびノードＳＡＮの電位が上昇する。ノードＳＮ、配線ＢＬ、および、ノードＳＡＮの電位は電位Ｖｆ２まで上昇する（図８Ａ参照。）。この時の分極５５を図８Ｂに示す。
電位Ｖｆ２の大きさは、ノードＳＮ、配線ＢＬ、および、ノードＳＡＮの寄生容量と、容量素子１３０の容量の比で決定される。また、電位Ｖｆ２は、後述する電位Ｖｆ１よりも高い電位である。
また、期間Ｔ１１において、容量素子１３０の分極が反転するため、メモリセル１０に書き込まれたデータ“１”は破壊される。
期間Ｔ１２において、スイッチＳＷ１をオン状態にし、スイッチＳＷ２をオフ状態にする（図９Ａ参照。）。すると、配線ＢＬおよびノードＳＮの電位が０Ｖになり、容量素子１３０に４Ｖ（飽和分極電圧ＶＳＰ）が印加される。この時の分極５５を図９Ｂに示す。容量素子１３０にＶＳＰが印加されることにより、容量素子１３０の分極がほぼ完全に反転する。
また、イネーブル信号ＳＡＥを電位Ｈにして、センスアンプ４６に電力を供給する。センスアンプ４６は、基準電位とノードＳＡＮの電位を比較する機能を有する。基準電位は、電位Ｖｆ２と後述する電位Ｖｆ１の間の電位であることが好ましい。
センスアンプ４６は、基準電位よりもノードＳＡＮの電位が高い場合に、ノードＳＡＮに電位ＶＳＡＨを供給する機能を有する。また、ノードＳＡＮの電位が基準電位以下である場合は、ノードＳＡＮに電位ＶＳＡＬを供給する機能を有する。電位ＶＳＡＨは、ＶＳＰの８０％以下が好ましく、ＶＳＰの５０％以下がより好ましく、ＶＳＰの２０％以下がさらに好ましい。電位ＶＳＡＬは電位ＶＳＡＨよりも低い電位である。本実施の形態では、電位ＶＳＡＨを１Ｖとし、電位ＶＳＡＬを０Ｖとする。電位Ｖｆ２は基準電位よりも高い電位であるため、センスアンプ４６はノードＳＡＮに電位ＶＳＡＨを供給する。
センスアンプ４６の出力電圧を用いて、メモリセル１０に保持されているデータを知ることができる。
期間Ｔ１３において、スイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にする（図１０Ａ参照。）。すると、配線ＢＬおよびノードＳＮの電位が１Ｖになり、容量素子１３０に３Ｖが印加される。この時の分極５５を図１０Ｂに示す。
期間Ｔ１４において、配線ＰＬに−３Ｖを供給する（図１１Ａ参照。）。この時、ノードＳＮの電位が１Ｖであるため、容量素子１３０には−４Ｖが印加される。すなわち、容量素子１３０に−ＶＳＰが印加される。この時の分極５５を図１１Ｂに示す。このようにして、破壊されたデータ“１”を書き戻すことができる。
期間Ｔ１５において、配線ＰＬに０Ｖを供給する（図１２Ａ、図１２Ｂ参照。）。
期間Ｔ１６において、スイッチＳＷ１をオン状態にし、イネーブル信号ＳＡＥを電位Ｌにする。すると、センスアンプ４６への電力供給が停止し、配線ＢＬ、ノードＳＡＮ、およびノードＳＮの電位が０Ｖになる（図１３Ａ、図１３Ｂ参照。）。その後、配線ＷＬに電位Ｌを供給し、トランジスタ１２０をオフ状態にする。
〔データ“０”の読み出し動作〕
続いて、メモリセル１０にデータ“０”が保持されている場合の読み出し動作を説明する。説明の繰り返しを少なくするため、主に、データ“１”の読み出し動作と異なる点について説明する。図１４はデータ“０”の読み出し動作を説明するためのタイミングチャートである。図１５Ａは、メモリセル１０の初期状態を示す回路図である。図１５Ｂは、メモリセル１０が初期状態の時の分極５５を示している。初期状態として、メモリセル１０にデータ“０”が保持されているものとする。初期状態において、容量素子１３０には電圧が印加されていないため、分極５５はＰｒである（図５参照。）。
期間Ｔ１１において、スイッチＳＷ１をオフ状態にする。すると、配線ＢＬおよびノードＳＡＮがフローティング状態になる。また、配線ＷＬに電位Ｈを供給し、トランジスタ１２０をオン状態にする。
また、期間Ｔ１１において、配線ＰＬに４Ｖを供給する。前述したデータ“１”の読み出し動作では、容量素子１３０の分極反転に伴いノードＳＮへ電荷が供給され、ノードＳＮの電位が電位Ｖｆ２まで上昇した。一方で、データ“０”の読み出し動作では、分極反転がほとんど起こらない。読み出し動作における期間Ｔ１１において、配線ＰＬに４Ｖを供給した後のノードＳＮの電位を電位Ｖｆ１とすると、電位Ｖｆ１は電位Ｖｆ２よりも低い電位になる（図１６Ａ、図１６Ｂ参照。）。
期間Ｔ１２において、スイッチＳＷ１をオン状態にし、スイッチＳＷ２をオフ状態にする。期間Ｔ１１と同様に、データ“０”の読み出し動作では、容量素子１３０の分極は反転しない。また、期間Ｔ１２において、イネーブル信号ＳＡＥを電位Ｈにすると、センスアンプ４６に電力が供給され、基準電位とノードＳＡＮの電位を比較する。その結果、ノードＳＡＮに電位ＶＳＡＬ（０Ｖ）が供給される。
データ“１”の読み出し動作と同様に、センスアンプ４６の出力電圧を用いて、メモリセル１０に保持されているデータを知ることができる。
期間Ｔ１３において、スイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にする。すると、センスアンプ４６からノードＳＡＮ、配線ＢＬ、およびノードＳＮに電位ＶＳＡＬ（０Ｖ）が供給される。
期間Ｔ１４において、配線ＰＬに−３Ｖを供給する。この時、ノードＳＮの電位は０Ｖであるため、容量素子１３０には−３Ｖが印加される。すなわち、容量素子１３０に印加される電圧が−ＶＳＰに到達せず、分極の反転は生じない。データ“０”の読み出しにおいては、データを破壊せずに読み出すことができる。
データ“０”の読み出し動作における期間Ｔ１５以降の説明は、データ“１”の読み出し動作の説明を参酌して理解できる。
＜書き込み動作＞
続いて、メモリセル１０の書き込み動作について説明する。
〔データ“１”の書き込み動作〕
図１７Ａに、メモリセル１０にデータ“１”を書き込む動作を説明するタイミングチャートを示す。期間Ｔ２１において、スイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にする。また、配線ＷＬに電位Ｈを供給し、トランジスタ１２０をオン状態にする。
期間Ｔ２２において、イネーブル信号ＳＡＥを電位Ｈにし、センスアンプ４６から電位ＶＳＡＨ（１Ｖ）を出力する。すると、ノードＳＡＮ、配線ＢＬ、ノードＳＮの電位が１Ｖになる。また、配線ＰＬに−３Ｖを供給する。すると、容量素子１３０に−４Ｖが印加される。すなわち、容量素子１３０に−ＶＳＰが印加される。図１８Ａは、期間Ｔ２２におけるメモリセル１０の動作状態を示す回路図である。図１８Ｂは、期間Ｔ２２における分極５５を示す図である。
期間Ｔ２３において、イネーブル信号ＳＡＥを電位Ｌにし、センスアンプ４６への電力供給を停止する。また、スイッチＳＷ１をオン状態にする。すると、ノードＳＡＮ、配線ＢＬ、ノードＳＮの電位が０Ｖになる。また、配線ＰＬに０Ｖを供給する。その後、配線ＷＬに電位Ｌを供給し、トランジスタ１２０をオフ状態にする。このようにして、メモリセル１０にデータ“１”を書き込むことができる。
〔データ“０”の書き込み動作〕
図１７Ｂに、メモリセル１０にデータ“０”を書き込む動作を説明するタイミングチャートを示す。期間Ｔ２１において、イネーブル信号ＳＡＥを電位Ｌにし、スイッチＳＷ１およびスイッチＳＷ２をオン状態にする。また、配線ＷＬに電位Ｈを供給し、トランジスタ１２０をオン状態にする。よって、ノードＳＡＮ、配線ＢＬ、ノードＳＮの電位が０Ｖになる。
期間Ｔ２２において、イネーブル信号ＳＡＥを電位Ｈにし、センスアンプ４６から電位ＶＳＡＬ（０Ｖ）を出力する。すると、ノードＳＡＮ、配線ＢＬ、ノードＳＮの電位も０Ｖになる。また、配線ＰＬに４Ｖを供給する。すると、容量素子１３０に４Ｖが印加される。すなわち、容量素子１３０にＶＳＰが印加される。図１９Ａは、期間Ｔ２２におけるメモリセル１０の動作状態を示す回路図である。図１９Ｂは、期間Ｔ２２における分極５５を示す図である。
期間Ｔ２３において、イネーブル信号ＳＡＥを電位Ｌにし、センスアンプ４６への電力供給を停止する。また、スイッチＳＷ１をオン状態にし、配線ＰＬに０Ｖを供給する。その後、配線ＷＬに電位Ｌを供給し、トランジスタ１２０をオフ状態にする。このようにして、メモリセル１０にデータ“０”を書き込むことができる。
また、データ“０”の書き込み動作においてノードＳＮに０Ｖを供給する場合は、イネーブル信号ＳＡＥを電位Ｌとし、スイッチＳＷ１をオン状態にしてもよい。すなわち、センスアンプ４６を用いずにノードＳＮへ０Ｖを供給してもよい。センスアンプ４６を用いないことで、消費電力を低減できる。
データの読み出し動作および書き込み動作においては、メモリアレイ２０よりもセンスアンプ４６の消費電力が大きい。本実施の形態に示した構成および／または動作方法によれば、センスアンプ４６の出力電圧をＶＳＰの８０％以下、好ましくは５０％以下、より好ましくはＶＳＰの２０％以下にすることができる。よって、センスアンプ４６の動作電圧を低減できる。よって、センスアンプ４６の消費電力を低減できる。また、半導体装置の消費電力を低減できる。
＜変形例＞
前述したデータの読み出し動作において、期間Ｔ１２を省略してもよい。図２０に期間Ｔ１２を行なわない場合のデータ“１”の読み出し動作を説明するタイミングチャートを示す。期間Ｔ１２を行なわないため、期間Ｔ１３でイネーブル信号ＳＡＥを電位Ｈにする。
また、期間Ｔ１２を行なわない場合、図２１Ａに示すように、スイッチＳＷ２を設けなくてもよい。図２１Ａに示す回路構成においても、前述したデータの読み出しおよび書き込み動作を行うことができる。
また、図２１Ｂに示すように、隣接する２列のメモリセル１０を、１つの配線ＢＬと電気的に接続する構成としてもよい。１つの配線ＢＬを２列のメモリセル１０で共有することで、メモリアレイ２０の占有面積を低減し、メモリセル１０の実装密度を高めることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の断面構成例等について説明する。
図２２は、本発明の一態様に係る半導体装置の構成例を示す断面図である。図２２には、本発明の一態様に係る半導体装置の構成要素のうち、トランジスタ３００、トランジスタ２００ａ、および容量素子４００等を示している。ここで、トランジスタ２００ａは、トランジスタ３００の上方に設けられる。容量素子４００はトランジスタ２００ａの上方に設けられる。トランジスタ２００ａは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタとすることができる。
トランジスタ３００は、例えば、実施の形態１に示す駆動回路２１に含まれるトランジスタに相当する。トランジスタ２００ａは、例えば、実施の形態１に示すトランジスタ１２０に相当する。容量素子４００は、例えば、実施の形態１に示す容量素子１３０に相当する。
図２２において、配線１００１はトランジスタ３００のソース又はドレインの一方と電気的に接続され、配線１００２はトランジスタ３００のソース又はドレインの他方と電気的に接続される。また、配線１００３はトランジスタ２００ａのソース又はドレインの一方と電気的に接続される。トランジスタ２００ａのソース又はドレインの他方は、容量素子４００の一方の電極と電気的に接続され、容量素子４００の他方の電極は、配線１００５と電気的に接続される。配線１００４はトランジスタ２００ａのゲートと電気的に接続され、配線１００６はトランジスタ２００ａのバックゲートと電気的に接続される。さらに、配線１００７はトランジスタ３００のゲートと電気的に接続される。
＜トランジスタ３００＞
トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図２２に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面の一部及び上面の一部を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図２２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いればよい。
＜配線層＞
各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０はプラグ、又は配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２２において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、又は配線として機能する。
同様に、絶縁体２１１、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８等が埋め込まれている。また、絶縁体２２２、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５には、導電体２４０等が埋め込まれている。さらに、導電体２４０上には、導電体２０９が設けられている。なお、導電体２１８、導電体２４０、及び導電体２０９は、プラグ、又は配線としての機能を有する。
ここで、プラグとして機能する導電体２１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１１、絶縁体２１２、絶縁体２１４、及び絶縁体２１６に形成された開口の内壁に接して設けられている。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１１、絶縁体２１２、絶縁体２１４、及び絶縁体２１６と、の間に設けられている。
絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いればよい。絶縁体２１７は、絶縁体２１１、絶縁体２１２、絶縁体２１４、及び絶縁体２１６等に接して設けられるので、絶縁体２１１又は絶縁体２１６等から水又は水素等の不純物が、導電体２１８を通じてトランジスタ２００ａの半導体層に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２１１又は絶縁体２１６に含まれる酸素が導電体２１８に吸収されるのを抑制することができる。
なお、本明細書等において、「酸化窒化物」とは、主成分として窒素よりも酸素の含有量が多い材料を指す。例えば「酸化窒化シリコン」とは、窒素よりも酸素の含有量が多い、シリコンと、窒素と、酸素と、を含む材料を指す。また、本明細書等において、「窒化酸化物」とは、主成分として酸素よりも窒素の含有量が多い材料を指す。例えば「窒化酸化アルミニウム」とは、酸素よりも窒素の含有量が多い、アルミニウムと、窒素と、酸素と、を含む材料を示す。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物等がある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体２１１、絶縁体３５２、及び絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン又は樹脂等を有することが好ましい。又は、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン又は空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート又はアクリル等がある。
また、酸化物半導体を用いたトランジスタは、水素等の不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１４、絶縁体２１２及び絶縁体３５０等には、水素等の不純物及び酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素等の不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。具体的には、水素等の不純物及び酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタル等の金属酸化物、窒化酸化シリコン又は窒化シリコン等を用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム等から選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体２４０、及び導電体２０９等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、又は金属酸化物材料等の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデン等の高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅等の低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、又はプラグ＞
なお、トランジスタ２００ａの半導体層に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
例えば、図２２では、過剰酸素を有する絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、絶縁体２８２、及び絶縁体２８３とが接して設けられることで、トランジスタ２００ａは、バリア性を有する絶縁体により、封止する構造とすることができる。
つまり、絶縁体２４１を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００ａへ拡散することを抑制することができる。
なお、絶縁体２４１としては、水又は水素等の不純物、及び酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウム又は酸化ハフニウム等を用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム又は酸化タンタル等の金属酸化物等を用いることができる。
ここで絶縁体２８３、及び絶縁体２８２には導電体２４０が、絶縁体２１４、及び絶縁体２１２には導電体２１８が貫通しているが、上記の通り、絶縁体２４１が導電体２４０に接して設けられ、絶縁体２１７が導電体２１８に接して設けられている。これにより、導電体２４０及び導電体２１８を介して、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３の内側に混入する水素を低減することができる。このようにして、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２４１、及び絶縁体２１７でトランジスタ２００ａを封止し、絶縁体２７４等に含まれる水素等の不純物が外側から混入するのを低減することができる。
容量素子４００は、導電体２０８と、導電体２０８を覆う絶縁体２２１と、絶縁体２２１を介して導電体２０８と重なる領域を有する導電体２２０（導電体２２０ａ、及び導電体２２０ｂ）と、を有する。絶縁体２２１は、強誘電性を有し得る材料を用いればよい。
導電体２０８は、導電体２０９と同じ層に形成されており、導電体２４０の上面に接する。導電体２０８は、導電体２４０を介してトランジスタ２００ａのソース又はドレインの他方と電気的に接続される。
また、導電体２２０、絶縁体２２１、及び導電体２０９を覆って、絶縁体１５５が設けられることが好ましい。絶縁体１５５は、水素を捕獲及び固着する機能を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウムなどを用いることが好ましい。このような絶縁体１５５を、容量素子４００を覆うように設けることにより、容量素子４００の絶縁体２２１に含まれる水素を捕獲および固着し、絶縁体２２１中の水素濃度を低減することができる。これにより、絶縁体２２１の強誘電性を高めることができる。また、導電体２０８と導電体２２０間のリーク電流を低減できる。なお、これに限られず、絶縁体１５５を設けない構成にしてもよい。
また、導電体２０９及び導電体２２０の上に、水素に対するバリア絶縁膜として機能する、絶縁体１５２ａ及び絶縁体１５２ｂを設けることが好ましい。絶縁体１５２ａ及び絶縁体１５２ｂは、絶縁体１５５の上に設けられる。このような絶縁体１５２ａ及び絶縁体１５２ｂを設けることで、絶縁体１５２ｂ上の絶縁体２８６に含まれる水素等の不純物が、容量素子４００、導電体２０９、及び導電体２４０を介して、トランジスタ２００ａに拡散することを抑制することができる。
＜ダイシングライン＞
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
ここで、例えば、図２２に示すように、絶縁体２８３と、絶縁体２１４とが接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ２００ａを有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、及び絶縁体２１６に開口を設ける。
つまり、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、及び絶縁体２１６に設けた開口において、絶縁体２１４と、絶縁体２８３とが接する。
また、例えば、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、及び絶縁体２１６の他、絶縁体２１４に開口を設けてもよい。このような構成とすることで、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２２、絶縁体２１６、及び絶縁体２１４に設けた開口において、絶縁体２１２と、絶縁体２８３とが接する。このとき、絶縁体２１２と、絶縁体２８３とを同材料及び同方法を用いて形成してもよい。絶縁体２１２、及び絶縁体２８３を、同材料、及び同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
当該構造により、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３で、トランジスタ２００ａを包み込むことができる。絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水等の不純物が混入し、トランジスタ２００ａに拡散することを防ぐことができる。
また、当該構造により、絶縁体２８０の過剰酸素が外部に拡散することを抑制することができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００ａにおけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００ａにおけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００ａにおけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００ａの電気特性の変動を抑制すると共に、信頼性を向上させることができる。
＜トランジスタの構成例＞
図２３Ａ乃至図２３Ｄは、トランジスタ２００ａに適用することができるトランジスタ２００の構成例を示す上面図、及び断面図である。ここで、図２３Ｂは、図２３ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図２３Ｃは、図２３ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図２３Ｄは、図２３ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図２３Ａの上面図では、図の明瞭化のために一部の要素を省いている。
図２３Ｂ乃至図２３Ｄには、絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８３と、絶縁体２８３上の絶縁体２７４と、絶縁体２８３上、及び絶縁体２７４上の絶縁体２８５と、を示している。絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８５、及び絶縁体２７４は層間膜として機能する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、及び導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、及び絶縁体２４１ｂ）が設けられる。また、絶縁体２８５上、及び導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、及び導電体２４６ｂ）が設けられる。また、絶縁体２８３は、絶縁体２１４の上面の一部、絶縁体２１６の側面、絶縁体２２２の側面、絶縁体２７５の側面、絶縁体２８０の側面、ならびに絶縁体２８２の側面及び上面と接する。
絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の開口の内壁に接して絶縁体２４１ａが設けられ、絶縁体２４１ａの側面に接して導電体２４０ａが設けられている。また、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の開口の内壁に接して絶縁体２４１ｂが設けられ、絶縁体２４１ｂの側面に接して導電体２４０ｂが設けられている。なお、絶縁体２４１は、第１の絶縁体が上記開口の内壁に接して設けられ、さらに内側に第２の絶縁体が設けられる構造になっている。また、導電体２４０は、第１の導電体が絶縁体２４１の側面に接して設けられ、さらに内側に第２の導電体が設けられる構造になっている。ここで、導電体２４０の上面の高さと、導電体２４６と重なる領域の、絶縁体２８５の上面の高さと、は同程度にできる。
なお、トランジスタ２００では、絶縁体２４１の第１の絶縁体及び絶縁体２４１の第２の絶縁体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２４１を単層、又は３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ２００では、導電体２４０の第１の導電体及び導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、又は３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
図２３Ａ乃至図２３Ｄに示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１４及び／又は絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ、及び導電体２０５ｂ）と、絶縁体２１６上、及び導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ａと、導電体２４２ａ上の絶縁体２７１ａと、酸化物２３０ｂ上の導電体２４２ｂと、導電体２４２ｂ上の絶縁体２７１ｂと、酸化物２３０ｂ上の絶縁体２５０と、絶縁体２５０上に位置し、酸化物２３０ｂの一部と重なる導電体２６０（導電体２６０ａ、及び導電体２６０ｂ）と、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７１ａ、及び絶縁体２７１ｂ上に配置される絶縁体２７５と、を有する。ここで、図２３Ｂ及び図２３Ｃに示すように、絶縁体２５０は、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面及び上面、導電体２４２の側面、絶縁体２７１の側面、絶縁体２７５の側面、及び絶縁体２８０の側面と接する。また、導電体２６０の上面は、絶縁体２５０の最上部、及び絶縁体２８０の上面と高さが概略一致するように配置される。また、絶縁体２８２は、導電体２６０、絶縁体２５０、及び絶縁体２８０のそれぞれの上面の少なくとも一部と接する。
なお、以下において、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ場合がある。また、導電体２４２ａと導電体２４２ｂをまとめて導電体２４２と呼ぶ場合がある。また、絶縁体２７１ａと絶縁体２７１ｂをまとめて絶縁体２７１と呼ぶ場合がある。
絶縁体２８０、及び絶縁体２７５には、酸化物２３０ｂに達する開口が設けられる。当該開口内に、絶縁体２５０、及び導電体２６０が配置されている。また、トランジスタ２００のチャネル長方向において、絶縁体２７１ａ、及び導電体２４２ａと、絶縁体２７１ｂ、及び導電体２４２ｂと、の間に導電体２６０、及び絶縁体２５０が設けられている。絶縁体２５０は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。
酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、及び酸化物２３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、又は３層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、及び酸化物２３０ｂのそれぞれが積層構造を有していてもよい。
導電体２６０は、ゲート電極として機能し、導電体２０５は、バックゲート電極として機能する。また、絶縁体２５０は、ゲート電極に対するゲート絶縁体として機能し、絶縁体２２２、及び絶縁体２２４は、バックゲート電極に対するゲート絶縁体として機能する。また、導電体２４２ａは、ソース又はドレインの一方として機能し、導電体２４２ｂは、ソース又はドレインの他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
ここで、図２３Ｂにおけるチャネル形成領域近傍の拡大図を図２４に示す。酸化物２３０ｂに酸素が供給されることで、導電体２４２ａと導電体２４２ｂの間の領域にチャネル形成領域が形成される。よって、図２４に示すように、酸化物２３０ｂは、トランジスタ２００のチャネル形成領域として機能する領域２３０ｂｃと、領域２３０ｂｃを挟むように設けられ、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂと、を有する。領域２３０ｂｃは、少なくとも一部が導電体２６０と重畳している。言い換えると、領域２３０ｂｃは、導電体２４２ａと導電体２４２ｂの間の領域に設けられている。領域２３０ｂａは、導電体２４２ａに重畳して設けられており、領域２３０ｂｂは、導電体２４２ｂに重畳して設けられている。
チャネル形成領域として機能する領域２３０ｂｃは、領域２３０ｂａ及び領域２３０ｂｂよりも、酸素欠損が少なく、又は不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域２３０ｂｃは、ｉ型（真性）又は実質的にｉ型であるということができる。
また、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂは、酸素欠損が多く、又は水素、窒素、金属元素等の不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域２３０ｂａ及び領域２３０ｂｂは、領域２３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
ここで、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
また、領域２３０ｂｃと領域２３０ｂａ又は領域２３０ｂｂとの間に、キャリア濃度が、領域２３０ｂａ及び領域２３０ｂｂのキャリア濃度と同等、又はそれよりも低く、領域２３０ｂｃのキャリア濃度と同等、又はそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域２３０ｂｃと領域２３０ｂａ又は領域２３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域２３０ｂａ及び領域２３０ｂｂの水素濃度と同等、又はそれよりも低く、領域２３０ｂｃの水素濃度と同等、又はそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域２３０ｂａ及び領域２３０ｂｂの酸素欠損と同等、又はそれよりも少なく、領域２３０ｂｃの酸素欠損と同等、又はそれよりも多くなる場合がある。
なお、図２４では、領域２３０ｂａ、領域２３０ｂｂ、及び領域２３０ｂｃが酸化物２３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されてもよい。
また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、及び窒素等の不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、及び窒素等の不純物元素の濃度が減少していればよい。
トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、及び酸化物２３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物２３０として、例えば、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
ここで、酸化物２３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
このように、酸化物２３０ｂの下に酸化物２３０ａを配置することで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物及び酸素の拡散を抑制することができる。
また、酸化物２３０ａ及び酸化物２３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物２３０ａと酸化物２３０ｂの界面における欠陥準位密度を低くすることができる。酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損（ＶＯ等）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物又は酸素の拡散をより低減することができる。
一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）又は実質的にｉ型であることが好ましい。
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、及びＶＯＨを低減することができる。ただし、ソース領域又はドレイン領域に過剰な量の酸素が供給されると、トランジスタ２００のオン電流の低下、又は電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域又はドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
よって、酸化物半導体中において、チャネル形成領域として機能する領域２３０ｂｃは、キャリア濃度が低減され、ｉ型又は実質的にｉ型であることが好ましいが、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域２３０ｂｃの酸素欠損、及びＶＯＨを低減し、領域２３０ｂａ及び領域２３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
そこで、本実施の形態では、酸化物２３０ｂ上に導電体２４２ａ及び導電体２４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域２３０ｂｃの酸素欠損、及びＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、又はＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、又はＲＦ等の高周波を領域２３０ｂｃに照射することもできる。プラズマ、マイクロ波等の作用により、領域２３０ｂｃのＶＯＨを分断し、水素Ｈを領域２３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域２３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域２３０ｂｃの水素濃度を低減することができる。よって、領域２３０ｂｃ中の酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、又はＲＦ等の高周波、酸素プラズマ等の作用は、導電体２４２ａ及び導電体２４２ｂに遮蔽され、領域２３０ｂａ及び領域２３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物２３０ｂ、及び導電体２４２を覆って設けられている、絶縁体２７１、及び絶縁体２８０によって、低減することができる。これにより、マイクロ波処理の際に、領域２３０ｂａ及び領域２３０ｂｂで、ＶＯＨの低減、及び過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
また、絶縁体２５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体２５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率よく領域２３０ｂｃ中へ酸素を注入することができる。
また、領域２３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子又は分子、あるいはイオン）等様々な形態がある。なお、領域２３０ｂｃ中に注入される酸素は、上述の形態のいずれか一又は複数であればよく、特に酸素ラジカルであると好適である。また、絶縁体２５０の膜質を向上させることができるので、トランジスタ２００の信頼性が向上する。
このようにして、酸化物半導体の領域２３０ｂｃで選択的に酸素欠損、及びＶＯＨを除去して、領域２３０ｂｃをｉ型又は実質的にｉ型とすることができる。さらに、ソース領域又はドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂに過剰な酸素が供給されるのを抑制し、導電性を維持することができる。これにより、トランジスタ２００の電気特性の変動を抑制し、基板面内でトランジスタ２００の電気特性がばらつくのを抑制することができる。
以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
また、図２３Ｃに示すように、トランジスタ２００のチャネル幅方向の断面視において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、又は、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体２５０、及び導電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物２３０ｂは、ＣＡＡＣ−ＯＳ等の結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳ等の結晶性を有する酸化物は、不純物及び欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極又はドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
ここで、酸化物２３０ａと酸化物２３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａと酸化物２３０ｂの接合部における伝導帯下端は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａと酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物２３０ａとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物等を用いてもよい。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
酸化物２３０ａ及び酸化物２３０ｂを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、及び高い周波数特性を得ることができる。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の少なくとも一は、水、水素等の不純物が、基板側から、又は、トランジスタ２００の上方からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。又は、対応する物質を、捕獲、及び固着する（ゲッタリングともいう）機能とする。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５としては、水、水素等の不純物、及び酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、又は窒化酸化シリコン等を用いることができる。例えば、絶縁体２１２、絶縁体２７５、及び絶縁体２８３として、より水素バリア性が高い、窒化シリコン等を用いることが好ましい。また、例えば、絶縁体２１４、絶縁体２７１、絶縁体２８２、及び絶縁体２８５として、水素を捕獲及び水素を固着する機能が高い、酸化アルミニウム又は酸化マグネシウム等を用いることが好ましい。これにより、水、水素等の不純物が絶縁体２１２、及び絶縁体２１４を介して、基板側からトランジスタ２００側に拡散するのを抑制することができる。又は、水、水素等の不純物が絶縁体２８５よりも外側に配置されている層間絶縁膜等から、トランジスタ２００側に拡散するのを抑制することができる。又は、絶縁体２２４等に含まれる酸素が、絶縁体２１２、及び絶縁体２１４を介して基板側に、拡散するのを抑制することができる。又は、絶縁体２８０等に含まれる酸素が、絶縁体２８２等を介してトランジスタ２００より上方に、拡散するのを抑制することができる。この様に、トランジスタ２００を、水、水素等の不純物、及び酸素の拡散を抑制する機能を有する絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５で取り囲む構造とすることが好ましい。
ここで、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、又はＭｇＯｙ（ｙは０より大きい任意数）等の金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲又は固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、又はトランジスタ２００の周囲に設けることで、トランジスタ２００に含まれる水素、又はトランジスタ２００の周囲に存在する水素を捕獲又は固着することができる。特にトランジスタ２００のチャネル形成領域に含まれる水素を捕獲又は固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、又はトランジスタ２００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ２００、及び半導体装置を作製することができる。
また、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いてもよい。
また、絶縁体２１２、絶縁体２７５、及び絶縁体２８３の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１２、絶縁体２７５、及び絶縁体２８３の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１２、絶縁体２７５、及び絶縁体２８３が、導電体２０５、導電体２４２、導電体２６０、又は導電体２４６のチャージアップを緩和することができる場合がある。絶縁体２１２、絶縁体２７５、及び絶縁体２８３の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
また、絶縁体２１６、絶縁体２７４、絶縁体２８０、及び絶縁体２８５は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２７４、絶縁体２８０、及び絶縁体２８５として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン等を適宜用いればよい。
導電体２０５は、酸化物２３０、及び導電体２６０と、重なるように配置する。ここで、導電体２０５は、絶縁体２１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。
導電体２０５は、導電体２０５ａ、及び導電体２０５ｂを有する。導電体２０５ａは、当該開口の底面及び側壁に接して設けられる。導電体２０５ｂは、導電体２０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体２０５ｂの上面の高さは、導電体２０５ａの上面の高さ及び絶縁体２１６の上面の高さと概略一致する。
ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体２０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２０５ｂに含まれる水素等の不純物が、絶縁体２２４等を介して、酸化物２３０に拡散するのを防ぐことができる。また、導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウム等を用いることが好ましい。したがって、導電体２０５ａとしては、上記導電性材料を単層又は積層とすればよい。例えば、導電体２０５ａは、窒化チタンを用いればよい。
また、導電体２０５ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２０５ｂは、タングステンを用いればよい。
導電体２０５は、バックゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、酸化物２３０を高純度真性とし、酸化物２３０から不純物が極力排除された状態であるとする場合、導電体２０５、及び／または導電体２６０に電位を与えずに、トランジスタ２００をノーマリーオフとする（トランジスタ２００のしきい値電圧を０Ｖより大きくする）ことが期待できる場合がある。この場合においては、導電体２６０と、導電体２０５とを接続し、同一電位が与えられるようにすると好適である。
また、導電体２０５の電気抵抗率は、上記の導電体２０５に印加する電位を考慮して設計され、導電体２０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６の膜厚は、導電体２０５とほぼ同じになる。ここで、導電体２０５の設計が許す範囲で導電体２０５及び絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚を薄くすることで、絶縁体２１６中に含まれる水素等の不純物の絶対量を低減することができるので、当該不純物が酸化物２３０に拡散するのを低減することができる。
なお、導電体２０５は、図２３Ａに示すように、酸化物２３０の導電体２４２ａ及び導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２３Ｃに示すように、導電体２０５は、酸化物２３０ａ及び酸化物２３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、ゲート電極として機能する導電体２６０の電界と、バックゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、ゲート、及びバックゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方及び他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
トランジスタ２００を、ノーマリーオフとして、且つ上記のＳ−Ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。そのため、トランジスタ２００をＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と捉えることもできる。トランジスタ２００をＳ−Ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、酸化物２３０と、ゲート絶縁膜との界面または界面近傍に形成されるチャネル形成領域を、酸化物２３０のバルク全体とすることができる。別言すると、トランジスタ２００をＳ−Ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、キャリアパスをバルク全体として用いる、いわゆるＢｕｌｋ−Ｆｌｏｗタイプとすることができる。Ｂｕｌｋ−Ｆｌｏｗタイプのトランジスタ構造とすることで、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
また、図２３Ｃに示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
なお、トランジスタ２００では、導電体２０５は、導電体２０５ａ、及び導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
絶縁体２２２、及び絶縁体２２４は、ゲート絶縁体として機能する。
絶縁体２２２は、水素（例えば、水素原子、水素分子等の少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。
絶縁体２２２は、絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。又は、ハフニウム及びジルコニウムを含む酸化物、例えばハフニウムジルコニウム酸化物を用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出及び、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４及び、酸化物２３０が有する酸素と反応することを抑制することができる。
又は、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又は、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物等の、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）等の誘電率が高い物質を用いることができる場合もある。
酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコン、酸化窒化シリコン等を適宜用いればよい。
また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で行ってもよい。又は、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
なお、絶縁体２２２、及び絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体２２４は、酸化物２３０ａと重畳して島状に形成してもよい。この場合、絶縁体２７５が、絶縁体２２４の側面及び絶縁体２２２の上面に接する構成になる。
導電体２４２ａ、及び導電体２４２ｂは酸化物２３０ｂの上面に接して設けられる。導電体２４２ａ及び導電体２４２ｂは、それぞれトランジスタ２００のソース電極又はドレイン電極として機能する。
導電体２４２（導電体２４２ａ、及び導電体２４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物等を用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
なお、酸化物２３０ｂ等に含まれる水素が、導電体２４２ａ又は導電体２４２ｂに拡散する場合がある。特に、導電体２４２ａ及び導電体２４２ｂに、タンタルを含む窒化物を用いることで、酸化物２３０ｂ等に含まれる水素は、導電体２４２ａ又は導電体２４２ｂに拡散しやすく、拡散した水素は、導電体２４２ａ又は導電体２４２ｂが有する窒素と結合することがある。つまり、酸化物２３０ｂ等に含まれる水素は、導電体２４２ａ又は導電体２４２ｂに吸い取られる場合がある。
また、導電体２４２の側面と導電体２４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体２４２とすることで、図２３Ｄに示すような、チャネル幅方向の断面における、導電体２４２の断面積を大きくすることができる。これにより、導電体２４２の導電率を大きくし、トランジスタ２００のオン電流を大きくすることができる。
絶縁体２７１ａは、導電体２４２ａの上面に接して設けられており、絶縁体２７１ｂは、導電体２４２ｂの上面に接して設けられている。絶縁体２７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７１は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７１としては、例えば、酸化アルミニウム又は酸化マグネシウム等の絶縁体を用いればよい。
絶縁体２７５は、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２、及び絶縁体２７１を覆うように設けられる。絶縁体２７５として、水素を捕獲及び水素を固着する機能を有することが好ましい。その場合、絶縁体２７５としては、窒化シリコン又は、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウム又は酸化マグネシウム等の絶縁体を含むことが好ましい。また、例えば、絶縁体２７５として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
上記のような絶縁体２７１及び絶縁体２７５を設けることで、酸素に対するバリア性を有する絶縁体で導電体２４２を包み込むことができる。つまり、絶縁体２２４、及び絶縁体２８０に含まれる酸素が、導電体２４２に拡散するのを防ぐことができる。これにより、絶縁体２２４、及び絶縁体２８０に含まれる酸素によって、導電体２４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
絶縁体２５０は、ゲート絶縁体の一部として機能する。絶縁体２５０は、絶縁体２２４と同様に、絶縁体２５０中の水、水素等の不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、０．５ｎｍ以上１５．０ｎｍ以下とするのがより好ましい。この場合、絶縁体２５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
導電体２６０は、トランジスタ２００のゲート電極として機能する。導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面及び側面を包むように配置されることが好ましい。また、図２３Ｂ及び図２３Ｃに示すように、導電体２６０の上面は、絶縁体２５０の上面と概略一致している。なお、図２３Ｂ及び図２３Ｃでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウム等を用いることが好ましい。
また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
また、トランジスタ２００では、導電体２６０は、絶縁体２８０等に形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
また、図２３Ｃに示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準としたときの、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０等を介して、酸化物２３０ｂのチャネル形成領域の側面及び上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたときの、酸化物２３０ａ及び酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
絶縁体２８０は、絶縁体２７５上に設けられ、絶縁体２５０、及び導電体２６０が設けられる領域に開口が形成されている。また、絶縁体２８０の上面は、平坦化されていてもよい。
層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコン等の材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体２８０は、絶縁体２８０中の水、水素等の不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコン等のシリコンを含む酸化物を適宜用いればよい。
絶縁体２８２は、水、水素等の不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素等の不純物を捕獲する機能を有することが好ましい。また、絶縁体２８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウム等の絶縁体を用いればよい。この場合、絶縁体２８２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体２１２と絶縁体２８３に挟まれた領域内で、絶縁体２８０に接して、水素等の不純物を捕獲する機能を有する、絶縁体２８２を設けることで、絶縁体２８０等に含まれる水素等の不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体２８２として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲又は固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ２００、及び半導体装置を作製することができる。
絶縁体２８３は、水、水素等の不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体２８３は、絶縁体２８２の上に配置される。絶縁体２８３としては、窒化シリコン又は窒化酸化シリコン等の、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体２８３としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体２８３をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体２８３として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法又は、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
導電体２４０ａ及び導電体２４０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａ及び導電体２４０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、絶縁体２８５、絶縁体２８３、絶縁体２８２、絶縁体２８０、絶縁体２７５、及び絶縁体２７１の近傍に配置される第１の導電体には、水、水素等の不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウム等を用いることが好ましい。また、水、水素等の不純物の透過を抑制する機能を有する導電性材料は、単層又は積層で用いてもよい。また、絶縁体２８３より上層に含まれる水、水素等の不純物が、導電体２４０ａ及び導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。
絶縁体２４１ａ及び絶縁体２４１ｂとしては、絶縁体２７５等に用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体２４１ａ及び絶縁体２４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコン等の絶縁体を用いればよい。絶縁体２４１ａ及び絶縁体２４１ｂは、絶縁体２８３、絶縁体２８２、及び絶縁体２７１に接して設けられるので、絶縁体２８０等に含まれる水、水素等の不純物が、導電体２４０ａ及び導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａ及び導電体２４０ｂに吸収されるのを防ぐことができる。
絶縁体２４１ａ及び絶縁体２４１ｂを、図２３Ｂに示すように積層構造にする場合、絶縁体２８０等の開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体２４０の酸化を抑制し、さらに、導電体２４０に水素が混入するのを低減することができる。
また、導電体２４０ａの上面、及び導電体２４０ｂの上面に接して配線として機能する導電体２４６（導電体２４６ａ、及び導電体２４６ｂ）を配置してもよい。導電体２４６は、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
＜結晶構造の分類＞
以下では、酸化物半導体における、結晶構造の分類について、図２５Ａを用いて説明を行う。図２５Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２５Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図２５Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」及び、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜又は基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図２５Ｂに示す。なお、ＧＩＸＤ法は、薄膜法又はＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図２５Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２５Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２５Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
図２５Ｂでは、横軸は２θ［ｄｅｇ．］であり、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］である。図２５Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２５Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜又は基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図２５Ｃに示す。図２５Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２５Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図２５Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図２５Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、等が含まれる。
ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、又はＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つ又は複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタン等から選ばれた一種、又は複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°又はその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成等により変動する場合がある。
また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形等の格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること等によって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下等を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物及び欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ又は非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つ又は複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、及びＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、及び［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。又は、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物等が主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物等が主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、及び良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコン又は炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコン及び炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコン又は炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。又は、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、および当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの一例を、図２６Ａを用いて説明する。
図２６Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１およびスクライブラインＳＣＬ２（ダイシングライン、または切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図２６Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、またはスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図２６Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、および素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図２６Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２６Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る半導体装置などを用いることができる。
図２６Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図２６Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
半導体装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミックス基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰまたはＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２６Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置の応用例について説明する。
本発明の一態様に係る半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケア関連機器などに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る半導体装置を有する電子機器の一例について説明する。なお、図２７Ａ乃至図２７Ｊ、図２８Ａ乃至図２８Ｅには、当該半導体装置を有する電子部品４７００または電子部品４７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
図２７Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図２７Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図２７Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図２７Ａ乃至図２７Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図２７Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
電気冷凍冷蔵庫５８００に本発明の一態様に係る半導体装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該半導体装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図２７Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図２７Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２７Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなる、タッチパネル、スティック、回転式つまみ、またはスライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２７Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、および／または音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
ゲーム機の一例として図２７Ｅに携帯ゲーム機を示す。また、図２７Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
図２７Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した半導体装置は、情報を一時的に保持することができるため、例えば、当該半導体装置を、自動車５７００の自動運転、道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
図２７Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
図２７Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４およびレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した半導体装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
上記実施の形態で説明した半導体装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図２７Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５および上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシングおよび電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図２８Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図２８Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３および基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
上記実施の形態で説明した半導体装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
図２８ＢはＳＤカードの外観の模式図であり、図２８Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、半導体装置および半導体装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
上記実施の形態で説明した半導体装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
図２８ＤはＳＳＤの外観の模式図であり、図２８Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
図２９Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
計算機５６２０は、例えば、図２９Ｂに示す斜視図の構成とすることができる。図２９Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図２９Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２９Ｃには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
上記の各種電子機器などに、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、および／または低消費電力化を図ることができる。また、本発明の一態様の半導体装置は低消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
本実施例では、Ｓｉトランジスタ（ＳｉＦＥＴ）と強誘電性キャパシタ（ＦＥ）を用いた１Ｔ１Ｆ型のメモリセルと、ＯＳトランジスタ（ＯＳＦＥＴ）とＦＥを用いた１Ｔ１Ｆ型のメモリセルサイズについて説明する。
図３０に、ＳｉＦＥＴとＦＥを用いたメモリセルと、ＯＳＦＥＴとＦＥを用いたメモリセルのそれぞれに係る、回路図、設計パラメータ、およびレイアウト図を示す。ＳｉＦＥＴのテクノロジーノードは１３０ｎｍノードを想定し、ＯＳＦＥＴのテクノロジーノードは５５ｎｍノードと７ｎｍノードを想定した。
１３０ｎｍノードにおけるＳｉＦＥＴのチャネル長Ｌとチャネル幅Ｗは、使用可能電圧を３．３Ｖとした場合、Ｌが３５０ｎｍ程度、Ｗが３００ｎｍ程度必要になる。この時のチャネル面積は０．１０５μｍ２である。使用可能電圧が３．３Ｖの場合、ＦＥにおいて十分な分極の反転が実現可能な誘電体の厚さは、おおよそ８~１１ｎｍと見積もられる。
５５ｎｍノードにおけるＯＳＦＥＴでは、Ｌが６０ｎｍでＷが６０ｎｍであっても使用可能電圧を４．５Ｖにできる。この時のチャネル面積は０．００３６μｍ２である。また、７ｎｍノードにおけるＯＳＦＥＴでは、Ｌが３０ｎｍでＷが３０ｎｍであっても、使用可能電圧を４．５Ｖにできる。この時のチャネル面積は０．０００９μｍ２である。また、使用可能電圧が４．５Ｖの場合、ＦＥにおいて十分な分極の反転が実現可能な誘電体の厚さは、おおよそ１０~１２．５ｎｍと見積もられる。
１３０ｎｍノードで作製するＳｉＦＥＴを用いたメモリセルでは、メモリサイズが０．５μｍ２、ＦＥサイズが０．１１２μｍ２になると見積もられる。また、５５ｎｍノードで作製するＯＳＦＥＴを用いたメモリセルでは、メモリサイズが０．１５３μｍ２、ＦＥサイズが０．０５μｍ２になると見積もられる。また、７ｎｍノードで作製するＯＳＦＥＴを用いたメモリセルでは、メモリサイズが０．０１８μｍ２、ＦＥサイズが０．００４μｍ２になると見積もられる。
これらのことから、メモリセルサイズは、ほぼトランジスタの性能によって決まると言える。図３０中のレイアウト図に示すように、メモリセルにＯＳＦＥＴを用いることにより、メモリセルサイズを約１／３、さらに約１／８にすることができる。
また、ＯＳＦＥＴは、ソースとドレイン間の絶縁耐圧が高いため、ＬおよびＷが小さくても使用可能電圧を高めることができる。よって、ＦＥの分極の反転に必要な電圧を十分に供給できる。ＯＳＦＥＴを用いたメモリセルでは使用可能電圧を高めることができるため、ＦＥを構成する強誘電性を有しうる誘電体の膜厚を厚くし、２Ｐｒを高めることができる。よって、メモリセルの信頼性を高めることができる。
本実施例では、１つのトランジスタ（ＦＥＴ）と１つの強誘電性キャパシタ（ＦＥ）を有する１Ｔ１Ｆ型メモリセルの集積化について説明する。図３１Ａ１は、メモリセルの断面模式図であり、図３１Ａ２は、図３１Ａ１に示すメモリセルの平面図である。図３１Ｂ１は、メモリセルの断面模式図であり、図３１Ｂ２は、図３１Ｂ１に示すメモリセルの平面図である。図３１Ｃ１は、メモリセルの断面模式図であり、図３１Ｃ２は、図３１Ｃ１に示すメモリセルの平面図である。
図３１Ａ１および図３１Ａ２は、ＦＥの２Ｐｒが比較的小さい場合のメモリセルを示す。この場合、ＦＥのサイズが大きくなるため、集積度が上がらない。集積度を上げるため、図３１Ｂ１および図３１Ｂ２に示すようなシリンダ型のＦＥが知られている。ただし、シリンダ型のＦＥは製造プロセスが複雑で、強誘電体の結晶性制御が難しいなどの問題がある。図３１Ｃ１および図３１Ｃ２に示すように、２Ｐｒが大きい場合は、ＦＥのサイズを小さくできる。
ＦＥのサイズが小さくなると、ビット線（配線ＢＬ）の配線容量（寄生容量）も小さくする必要がある。図３１Ｄ１は、メモリセルアレイ８１と周辺駆動回路８２を平面状に並べて配置する例を示している。図３１Ｄ１に示す構成では、ビット線の配線容量の低減が難しい。
図３１Ｄ２は、周辺駆動回路８２の上にメモリセルアレイ８１を重ねて配置する例を示している。周辺駆動回路８２の上にメモリセルアレイ８１を重ねて設けることで、ビット線が短くなり、ビット線の配線容量を低減できる。また、占有面積が低減できるため、メモリセルの集積化に好適である。
ここで、長さ４．８μｍのビット線１本に１６個のメモリセル（１６　ｃｅｌｌｓ）が接続する場合を考える（図３１Ｅ参照）。１μｍ当たりのビット線の配線容量を０．５ｆＦ／μｍとすると、長さ４．８μｍのビット線の配線容量は２．４ｆＦになる。ＦＥの２Ｐｒが４０μＣ／ｃｍ２で、ＦＥのサイズが０．００４μｍ２とすると、電荷量が１．６ｆＣでビット線の電位が０．７Ｖ変化する。
図３１Ｆに、１本のビット線に電気的に接続するメモリセルの数と読み出される電圧の関係を示す。メモリセルの数が増えると、読み出される電圧が小さくなることがわかる。メモリセルアレイの微細化、高集積化において、ＳｉＦＥＴよりもＯＳＦＥＴを用いることが好適である。
１０：メモリセル、２０：メモリアレイ、２１：駆動回路、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５１：曲線、５２：曲線、５５：分極、１００：半導体装置、１２０：トランジスタ、１３０：容量素子

Claims (10)

  1. 　トランジスタと、強誘電体を含む容量素子と、を含むメモリセルと、
    　第１乃至第３配線と、を有し、
    　前記トランジスタのゲートは前記第１配線と電気的に接続され、
    　前記トランジスタのソースまたはドレインの一方は前記第２配線と電気的に接続され、
    　前記トランジスタのソースまたはドレインの他方は前記容量素子の一方の電極と電気的に接続され、
    　前記容量素子の他方の電極は前記第３配線と電気的に接続され、
    　前記トランジスタをオン状態またはオフ状態にする電位を前記第１配線に供給する機能と、
    　第１電位または第２電位を前記第２配線に供給する機能と、
    　第３電位、第４電位、または第５電位を前記第３配線に供給する機能と、
    　を備える半導体装置。
  2. 　前記トランジスタは、酸化物半導体を含む請求項１に記載の半導体装置。
  3. 　前記酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含む、請求項１または請求項２に記載の半導体装置。
  4. 　前記強誘電体は、
    　アルミニウム、ガリウム、またはインジウムの少なくとも一と、
    　窒素と、を含む、請求項１乃至請求項３のいずれか一項に記載の半導体装置。
  5. 　前記強誘電体は、
    　アルミニウム、ガリウム、またはインジウムの少なくとも一と、
    　ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、またはクロムの少なくとも一と、
    　マグネシウム、カルシウム、ストロンチウム、亜鉛、またはカドミウムの少なくとも一と、
    　窒素と、を含む、請求項１乃至請求項３のいずれか一項に記載の半導体装置。
  6. 　前記強誘電体は、
    　ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、またはストロンチウムの少なくとも一と、
    　ハフニウムと、酸素と、を含む、請求項１乃至請求項３のいずれか一項に記載の半導体装置。
  7. 　前記第２配線に前記第１電位を供給した後に、前記第２配線をフローティング状態にし、
    　前記第１配線に前記トランジスタをオン状態にする電位を供給し、
    　前記第３配線に前記第３電位を供給した後に、前記第２配線の電位に応じて、前記第２配線に第１電位または第２電位を供給し、
    　前記第３配線に前記第４電位を供給し、
    　その後、前記第２配線に前記第１電位を供給し、前記第３配線に前記第５電位を供給し、
    　前記第１配線に前記トランジスタをオフ状態にする電位を供給する、
    　請求項１乃至請求項６のいずれか一項に記載の半導体装置の駆動方法。
  8. 　前記第１配線に前記トランジスタをオン状態にする電位を供給し、
    　前記第２配線に第２電位を供給し、前記第３配線に前記第４電位を供給し、
    　その後、前記第２配線に前記第１電位を供給し、前記第３配線に前記第５電位を供給し、
    　前記第１配線に前記トランジスタをオフ状態にする電位を供給する、
    　請求項１乃至請求項６のいずれか一項に記載の半導体装置の駆動方法。
  9. 　前記第２電位が前記容量素子の飽和分極電圧の８０％以下である、
    　請求項７または請求項８に記載の半導体装置の駆動方法。
  10. 　前記第１配線に前記トランジスタをオン状態にする電位を供給し、
    　前記第２配線に第１電位を供給し、前記第３配線に前記第３電位を供給し、
    　その後、前記第３配線に前記第５電位を供給し、
    　前記第１配線に前記トランジスタをオフ状態にする電位を供給する、
    　請求項１乃至請求項６のいずれか一項に記載の半導体装置の駆動方法。
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