WO2022049907A1 - センサ装置、受信装置及び送受信システム - Google Patents

センサ装置、受信装置及び送受信システム Download PDF

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clock signal
signal
unit
data
sensor device
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亮太 篠田
貴志 増田
久美子 馬原
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N5/04Synchronising
    • H04N5/06Generation of synchronising signals
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
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    • H04L7/0012Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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    • H04L7/06Speed or phase control by synchronisation signals the synchronisation signals differing from the information signals in amplitude, polarity or frequency or length
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00Television systems
    • H04N7/18Closed-circuit television [CCTV] systems, i.e. systems in which the video signal is not broadcast

Definitions

  • the present disclosure (the present technology) relates to a sensor device, a receiving device, and a transmitting / receiving system.
  • the transmitter has a reference clock signal and transmits a signal at a data rate obtained by multiplying the reference clock signal to the receiver.
  • an endoscope is configured to transmit a reference clock signal or a control signal from a receiver to a transmitter.
  • a technique of adjusting the clock of the oscillator of the stream transmission device from the reception side is also considered (for example, Patent Document 1).
  • the present disclosure has been made in view of such circumstances, and is a sensor device, a receiving device, and a transmission / reception device capable of downsizing and reducing the number of wires for transmitting a signal between the sensor device and the receiving device.
  • the purpose is to provide a system.
  • One aspect of the present disclosure includes an oscillator that oscillates a first clock signal, a data transmission unit that transmits image pickup data synchronized with the first clock signal to an external device via a first signal transmission path, and the first.
  • a second clock signal having a frequency lower than that of the first clock signal is generated by dividing the clock signal, and the second clock signal is sent to the external device as a second signal different from the first signal transmission path.
  • a clock signal transmission unit that transmits via a transmission path and a control signal communication unit that communicates a control signal necessary for controlling the first clock signal between the external device and the external device via the second signal transmission path. It is a sensor device provided with.
  • Another aspect of the present disclosure is a data receiving unit that receives image pickup data transmitted from an external device via the first signal transmission path in synchronization with the first clock signal, and a second based on the first clock signal. Control of the first clock signal based on the comparison result of comparing the clock signal and the second clock signal transmitted from the external device via the second signal transmission path with the reference clock signal.
  • a signal generation unit that generates a control signal necessary for the above, and a control signal communication unit that communicates the control signal generated by the signal generation unit with the external device via the second signal transmission path. It is a receiving device provided.
  • another aspect of the present disclosure is a sensor device having an oscillator that oscillates a first clock signal, a data transmission unit that transmits image pickup data synchronized with the first clock signal, and transmission from the sensor device.
  • a receiving device having a data receiving unit for receiving the imaging data, a first signal transmission path connected between the sensor device and the receiving device and transmitting the imaging data, and the sensor device and the receiving device. It is provided with a second signal transmission path which is connected to and transmits signals other than the image pickup data, and the sensor device divides the first clock signal and has a lower frequency than the first clock signal.
  • a clock signal transmission unit that generates a second clock signal to be generated and transmits the second clock signal to the receiving device via the second signal transmission path, and a control signal necessary for controlling the first clock signal.
  • the receiver has a sensor-side control signal communication unit that communicates with the receiver via the second signal transmission path, and the receiver has the second clock signal transmitted from the sensor device and the second clock signal.
  • a signal generation unit that generates the control signal based on the comparison result of comparing one of the second clock signals based on the first clock signal with the reference clock signal, and the control signal generated by the signal generation unit. It is a transmission / reception system having a reception side control signal transmission unit that communicates with the sensor device via the second signal transmission path.
  • FIG. 3 is a functional block diagram showing a schematic configuration of a sensor device, a receiving device, and a transmission / reception system according to a ninth embodiment of the present technology. It is a functional block diagram which shows the schematic structure of the sensor device, the receiving device and the transmission / reception system according to the tenth embodiment of this technique. It is a functional block diagram which shows the schematic structure of the sensor device, the receiving device and the transmission / reception system according to the eleventh embodiment of this technique.
  • the transmission / reception system 1 includes a sensor device 10A for transmitting predetermined imaging data and a receiving device 10B for receiving imaging data transmitted from the sensor device 10A.
  • the transmission / reception system 1 can be applied to, for example, an endoscope system, and the sensor device 10A transmits the image pickup data captured by the sensor device 10A to the reception device 10B via the signal transmission line NL1.
  • the receiving device 10B processes the image pickup data transmitted from the sensor device 10A and transmits it to, for example, a display device (not shown). Therefore, the sensor device 10A is miniaturized so that it can enter a narrow area such as the inside of a human body. Further, the receiving device 10B has a configuration (details will be described later) capable of receiving image pickup data from the miniaturized sensor device 10A and controlling a clock signal for stable operation of the sensor device 10A.
  • the sensor device 10A includes a data source 12 that generates image pickup data to be transmitted to the reception device 10B, and a transmission unit 11 that transmits image pickup data input from the data source 12 to the reception device 10B.
  • the transmission unit 11 and the data source 12 are formed and laminated on different semiconductor chips.
  • the transmission unit 11 and the data source 12 may be formed in the same semiconductor chip.
  • the data source 12 has, for example, a solid-state image sensor (not shown).
  • the data source 12 is adapted to output to the transmission unit 11 the image pickup data obtained by photographing the external environment in which the sensor device 10A is arranged.
  • the transmission unit 11 provided in the sensor device 10A is transmitted from the receiver device 10B to the oscillator 112 that oscillates the first clock signal CLK1 via the signal transmission path NL2, and the first clock signal CLK1 is transmitted.
  • Register signal (example of control signal) Rs is received by register signal receiving unit (example of control signal communication unit) 114, and register signal Rs is transmitted to the receiving device 10B via the signal transmission path NL2.
  • the receiving device 10B corresponds to an example of an external device in the sensor device 10A.
  • a register is described as "REG”.
  • the frequency divider is described as "Div”.
  • the oscillator 112 is configured so that the oscillation frequency can be changed. As a result, the oscillator 112 can output the first clock signal CLK1 whose frequency has been changed. Unlike the phase-locked loop (PLL), the oscillator 112 does not have a phase comparator, a loop filter, a voltage controlled oscillator, a frequency divider, or the like. Therefore, the sensor device 10A can be downsized as compared with the conventional sensor device having a PLL.
  • PLL phase-locked loop
  • the transmission unit 11 has a register 113 that stores a set value of the frequency of the first clock signal CLK1 oscillated by the oscillator 112.
  • the register 113 stores a plurality of set values associated with each frequency of the first clock signal CLK1.
  • the register 113 reads out the same set value as the set value included in the register signal Rs received by the register signal receiving unit 114 and outputs it to the oscillator 112.
  • the oscillator 112 sets the set value input from the register 113 in a predetermined area. As a result, the oscillator 112 oscillates the first clock signal CLK1 having a frequency corresponding to the set value input from the register 113.
  • the register 113 may store not only the set value of the first clock signal CLK1 but also the set value of each component provided in the sensor device 10A. Further, the register 113 outputs a value to the register signal transmission unit 116 when the receiving device 10B reads another register value, or returns a response (Ack or the like) to a signal written to the register 113. It is output to the register signal transmission unit 116.
  • the register signal transmission unit 116 transmits a register value or a value that returns a response (Ack or the like) to a write signal to the receiving device 10B via the switch 118 and the signal transmission line NL2.
  • the register signal receiving unit 114 When the register signal receiving unit 114 receives the register signal Rs transmitted from the receiving device 10B, the register signal receiving unit 114 writes the received register signal Rs to the register 113.
  • the register signal Rs includes a frequency code. Although the details will be described later, the frequency code is determined by the signal generation unit 134 of the receiving device 10B and reflects the frequency of the first clock signal CLK1 higher / lower than the frequency of the reference clock signal INCK.
  • the first clock signal CLK1 oscillated from the oscillator 112 is output to the data transmission unit 115 and also to the frequency divider 117.
  • the frequency divider 117 divides the input first clock signal CLK1 to generate a second clock signal CLK2 having a frequency lower than that of the first clock signal CLK1.
  • the second clock signal CLK2 is output to one input end of the switch 118.
  • the output of the register signal transmitter 116 is input to the other input end of the switch 118.
  • the switch 118 receives the output of the second clock signal CLK2 and the register signal transmission unit 116 during the initial calibration period from the start of the sensor device 10A to the start of image pickup data transmission. Are alternately switched and output to the signal transmission line NL2.
  • the transmission unit 11 has a data transmission unit 115 that transmits data input from the data source 12 to the reception device 10B.
  • the data transmission unit 115 has a frequency divider 115a that divides the first clock signal CLK1 input from the oscillator 112 to generate a second clock signal CLK2 having a frequency lower than that of the first clock signal CLK1.
  • the frequency divider 115a outputs the second clock signal CLK2 to the data source 12.
  • the data transmission unit 115 converts the imaging data Dp input in parallel format from the data source 12 in synchronization with the second clock signal CLK2 into the serial format imaging data Ds synchronized with the first clock signal CLK1. It has a conversion unit 115b. In addition, in FIG. 1 and other figures, the parallel series conversion part is described as "PS". Further, the data transmission unit 115 has a driver 115c (an example of a transmission drive unit) that transmits the image pickup data Ds in the series format synchronized with the first clock signal CLK1 to the reception device 10B via the signal transmission line NL1. ..
  • the driver 115c converts the single-ended imaging data Ds input in synchronization with the first clock signal CLK1 from the parallel series conversion unit 115b into the differential imaging data Ds, and further converts the single-ended imaging data Ds into the single-ended first clock.
  • the signal CLK1 is converted into a differential system first clock signal CLK1, and the first clock signal CLK1 is embedded in the imaging data Ds and transmitted to the receiving device 10B.
  • the image pickup data Ds in which the high frequency first clock signal CLK1 is embedded can be transmitted at a low voltage.
  • the driver 115c has, for example, a voltage follower configuration, it can perform input / output impedance conversion.
  • the output impedance of the driver 115c is low, the output current can be improved.
  • the signal level of the image pickup data Ds output from the driver 115c decreases (that is, the signal waveform of the image pickup data Ds becomes dull) in the wiring connecting the sensor device 10A and the reception device 10B. It is possible to prevent malfunction due to.
  • the transmission unit 11 has a control unit 111.
  • the control unit 111 comprehensively controls the oscillator 112, the register 113, the register signal reception unit 114, the data transmission unit 115, the register signal transmission unit 116, the frequency divider 117, and the switch 118.
  • the control unit 111 may be configured to also control the data source 12.
  • the receiving device 10B includes a receiving unit 13 that receives a predetermined signal transmitted from the sensor device 10A, and a data processing unit 14 that performs predetermined processing on the data received by the receiving unit 13. I have.
  • the receiving unit 13 and the data processing unit 14 are formed and laminated on different semiconductor chips.
  • the receiving unit 13 and the data processing unit 14 may be formed in the same semiconductor chip.
  • the receiving unit 13 has a data receiving unit 133 that receives the imaging data Ds transmitted from the sensor device 10A in synchronization with the first clock signal CLK1.
  • the data receiving unit 133 has a driver 133a to which the image pickup data Ds transmitted from the driver 115c provided in the data transmitting unit 115 of the sensor device 10A is input.
  • the driver 133a amplifies the input image pickup data Ds and outputs the input image data Ds to the reproduction unit 133b in the subsequent stage.
  • the reproduction unit 133b reproduces the first clock signal CLK1 embedded in the image pickup data Ds from the sensor device 10A and transmitted from the image pickup data Ds.
  • the reproduction unit 133b is adapted to exert, for example, a clock data recovery (CDR) function.
  • CDR clock data recovery
  • the reproduction part which exerts the function of CDR is described as "CDR".
  • the driver 133a converts the differential type imaging data Ds input from the driver 115c into the single-ended type imaging data Ds, and outputs the data to the subsequent reproduction unit 133b.
  • the differential type imaging data Ds input from the driver 115c may be output to the reproduction unit 133b as the differential type.
  • the data receiving unit 133 has a frequency divider 133c that divides the frequency of the first clock signal CLK1 input from the sensor device 10A to generate a second clock signal CLK2 having a frequency lower than that of the first clock signal CLK. ing.
  • the frequency divider 133c has the same configuration as the frequency divider 115a provided in the data transmission unit 115 of the sensor device 10A.
  • the frequency divider 133c divides the first clock signal CLK1 and generates a second clock signal CLK2 having the same frequency as the second clock signal CLK2 generated by the frequency divider 115a.
  • the data receiving unit 133 converts the imaging data Ds input in series format from the sensor device 10A in synchronization with the first clock signal CLK1 into the parallel format imaging data Dp synchronized with the second clock signal CLK2. It has 133d.
  • the series-parallel conversion part is described as "SP”.
  • the series-parallel conversion unit 133d synchronizes with the second clock signal CLK2 generated by the frequency divider 133c and converts the image data Dp into a parallel format.
  • the data receiving unit 133 outputs the second clock signal CLK2 from the frequency divider 133c to the data processing unit 14, and outputs the imaging data Dp in the parallel format.
  • the data receiving unit 133 inputs the second clock signal CLK2 generated by the frequency divider 133c and the image pickup data Dp output from the series-parallel conversion unit 133d and synchronized with the second clock signal CLK2. It can be output to 14.
  • the image pickup data Dp output from the data receiving unit 133 is a signal synchronized with the second clock signal CLK2 generated by the frequency divider 133c.
  • the image pickup data Dp input to the data transmission unit 115 is a signal synchronized with the second clock signal CLK2 generated by the frequency divider 115a.
  • the second clock signal CLK2 generated by the frequency divider 115a of the data transmission unit 115 and the second clock signal CLK2 generated by the frequency divider 133c of the data reception unit 133 have different phases and are strictly different. Does not have the same timing.
  • the second clock signal CLK2 generated by the frequency divider 115a and the second clock signal CLK2 generated by the frequency divider 133c are signals having the same frequency but different frequencies. It is also possible to.
  • the data transmission unit 115 of the transmission unit 11 has a communication speed of 1 Gbps / 20 bit for imaging data Dp input at a communication speed of 50 Mbps / 20 bit (the frequency of the second clock signal CLK2 generated by the frequency divider 115a is 50 MHz). It is assumed that it is configured to be converted into 1 bit of data Ds.
  • the data receiving unit 133 of the receiving unit 13 transmits the image pickup data Ds input at a communication speed of 1 Gbps / 1 bit at a communication speed of 100 Mbps / 10 bit (the frequency of the second clock signal CLK2 generated by the frequency divider 133c is 100 MHz. ) May be configured to be converted into the imaging data Dp.
  • the receiving unit 13 is based on a comparison result of comparing one of the second clock signal CLK2 and the second clock signal CLK2 based on the second clock signal CLK2 and the first clock signal CLK1 transmitted from the sensor device 10A with the reference clock signal INCK, and the first clock. It has a signal generation unit 134 that generates a register signal (an example of a control signal) Rs that controls the signal CLK1.
  • the second clock signal CLK2 is a signal generated by dividing the first clock signal CLK1, it corresponds to a signal based on the first clock signal CLK1.
  • the signal generation part is described as "Fcnt".
  • the receiving unit 13 transmits the register 135 that stores the register signal Rs generated by the signal generation unit 134 and the register signal Rs stored in the register 135 to the sensor device 10A via the signal transmission line NL2. It is transmitted from the transmission unit (an example of the control signal communication unit) 136 and the sensor device 10A via the signal transmission line NL2, and receives Ack and the like at the time of reading the register from the register 113 and writing to the register 113 to register the register. It has a register signal receiving unit (an example of a control signal communication unit) 137 stored in 135.
  • the receiving unit 13 has a switching device 138 interposed between the frequency divider 133c and the signal generating unit 134.
  • a second clock signal CLK2 transmitted from the sensor device 10A via the signal transmission line NL2 is input to one input end of the switch 138.
  • the second clock signal CLK2 output from the frequency divider 133c is input to the other input end of the switch 138.
  • the switch 138 selectively generates a second clock signal CLK2 transmitted from the sensor device 10A and a second clock signal CLK2 output from the frequency divider 133c according to a control instruction from the control unit 131. Output to unit 134.
  • the second clock signal CLK2 output from the switch 138 and the reference clock signal INCK input from the outside of the receiving device 10B are input to the signal generation unit 134.
  • the signal generation unit 134 continues to sequentially compare the frequencies of the input second clock signal CLK2 and the reference clock signal INCK.
  • the signal generation unit 134 has, for example, a counter that operates on the second clock signal CLK2 and a counter that operates on the reference clock signal INCK.
  • the signal generation unit 134 compares the count values counted by the respective counters within a predetermined period, and acquires the frequency difference between the second clock signal CLK2 and the reference clock signal INCK.
  • the signal generation unit 134 outputs the register signal Rs to the register 135 when the frequency difference between the second clock signal CLK2 and the reference clock signal INCK is out of a predetermined error range.
  • the register signal Rs includes a frequency code that reflects that the frequency of the first clock signal CLK1 output from the oscillator 112 is higher / lower than the frequency of the reference clock signal INCK.
  • the register signal transmission unit 136 reads the register signal Rs stored in the register 135 and outputs the register signal Rs to the register signal reception unit 114 via the signal transmission line NL2.
  • the receiving unit 13 has a control unit 131.
  • the control unit 131 comprehensively controls the data reception unit 133, the signal generation unit 134, the register signal transmission unit 136, the register signal reception unit 137, and the switch 138.
  • the data processing unit 14 provided in the receiving device 10B uses the image pickup data Dp input from the data receiving unit 133, the second clock signal CLK2, and the reference clock signal INCK input from the outside of the receiving device 10B to perform predetermined processing. Is designed to be executed. For example, the data processing unit 14 executes rearrangement processing and correction processing of the imaged data Dp in order to display the image captured by the data source 12 on a display device (not shown).
  • the data format of the data signal of the register signal Rs transmitted / received between the sensor device 10A and the receiving device 10B will be described with reference to FIG.
  • the data format for example, Manchester coding may be used.
  • the data format is composed of four parts: preamble, alignment, data and end.
  • a clock signal is embedded in the preamble section. Therefore, by oversampling the preamble portion with a high-frequency clock signal, the period of the transmitted register signal Rs can be obtained. As a result, the sensor device 10A can recognize the period in which the register signal Rs is transmitted. Bit synchronization is taken in the alignment section at the cycle obtained in the preamplifier section. In the first embodiment, for example, all signals of "1" are set in the alignment unit. As a result, the sensor device 10A can synchronize with the transmission cycle by using a clock signal transmitted by the oscillator 112 and having a frequency higher than that of the register signal Rs.
  • Register signals Rs transmitted from the receiving device 10B to the sensor device 10A are set in the data unit. Register signals Rs are set in the data unit according to a predetermined rule. As a result, the sensor device 10A can acquire the information of the register signal Rs set in the data unit and recognize the content of the information. Information indicating that the transmission of the register signal Rs in the cycle is completed is set in the end portion. As a result, the sensor device 10A can recognize that the transmission of the data signal in the cycle is completed.
  • the data signal and the clock signal run in parallel between the sensor device 10A and the receiving device 10B. Therefore, the preamble unit may not be provided in the data format for transmitting the register signal Rs. In this case, the bit alignment is phase-adjusted on the receiving device 10B side. Further, in the source synchronous method, a register address, a register content, a write, a read, a parity, an ac, an ac, and the like may be sent in combination in the data unit.
  • FIG. 3 is a block diagram showing a transmission / reception system according to a comparative example.
  • the transmission / reception system 2000 shown in FIG. 3 includes a sensor device 2010A for transmitting predetermined imaging data and a receiving device 2010B for receiving imaging data transmitted from the sensor device 2010A.
  • the transmission unit 2011 of the sensor device 2010A includes a link unit 2111 and a PLL circuit 2121.
  • the PLL circuit 2121 includes a phase comparator, a loop filter, a voltage controlled oscillator, and the like, and outputs a first clock signal synchronized with a separately provided reference clock INC to the frequency divider 115a.
  • the link unit 2111 is adapted to output a second clock signal having a frequency lower than that of the first clock signal output from the frequency divider 115a to the data source 12. Further, the link unit 2111 performs predetermined processing on the data input from the data source 12 in synchronization with the second clock signal, and synchronizes with the second clock signal to convert the imaging data Dp in the parallel format into parallel series. It is designed to output to the unit 115b.
  • the receiving device 2010B includes an equalizer 2211 and a receiving unit 2212.
  • the equalizer 2211 is a circuit that compensates for the lowered signal level when the signal level of the image pickup data Ds output from the driver 115c is lowered in the wiring connecting the sensor device 2010A and the receiving device 2010B.
  • the receiving unit 2212 is provided with a link unit 2213.
  • the link unit 2213 converts the image pickup data Dp output from the series-parallel conversion unit 133d into a data format that can be processed by the data processing unit 14 in synchronization with the second clock signal output from the frequency divider 133c. It has become.
  • the number of signals between the sensor device 2010A and the receiving device 2010B is increased as compared with the first embodiment, and the number of signals to be cared for is increased (in the example of FIG. 3, the serial clock signal SCK,
  • the reference clock signal INCK and SDI Serial Digital Interface
  • FIG. 4 is a timing chart showing a communication operation between the sensor device 20A and the receiving device 20B, which is executed from the time when the transmission / reception system 1 is started to after the start.
  • FIG. 5 is a flowchart showing a clock signal frequency control process executed from the start of the transmission / reception system 1 to the time after the start of the transmission / reception system 1.
  • the processing flow of the transmission / reception system 1 is divided into an operation at startup (initial calibration) and an operation after startup (normal operation).
  • the enable signal shown in FIG. 4A changes from low to high, and the processing at startup is performed. It is started (OSC Wake up shown in FIG. 4 (b)).
  • Step S1 in FIG. 5 As shown in FIG. 5, in step S1, the sensor device 10A waits for a certain period from the start, sets the frequency of the first clock signal CLK1 to a predetermined value, and shifts the process to step S2.
  • the control unit 111 of the sensor device 10A sets an initial value (for example, a set value) of the frequency of the first clock signal CLK1 as a predetermined value in the set value of the oscillator 112.
  • Step S2 in FIG. 5 In the initial calibration shown in FIG. 4B, the sensor device 10A divides the first clock signal CLK1 having a predetermined frequency set in step S1 into the second clock signal CLK2, and divides the signal transmission line NL2. Is transmitted to the receiving device 10B via.
  • the control unit 111 controls the frequency divider 117 and the switch 118 to transmit the second clock signal CLK2 (clock output shown in FIG. 4C) to the receiving device 10B via the signal transmission line NL2. Send.
  • Step S3 in FIG. 5 the transmission / reception system 1 executes a control process for the second clock signal CLK2 transmitted from the sensor device 10A to the reception device 10B.
  • the receiving device 10B executes a clock signal comparison process for comparing the second clock signal CLK2 transmitted from the sensor device 10A with the reference clock signal INCK.
  • the signal generation unit 134 is controlled by the control unit 131, and the frequency of the second clock signal CLK2 transmitted from the sensor device 10A and the frequency of the reference clock signal INCK input from the outside of the reception device 10B. Get the difference with.
  • Step S4 in FIG. 5 Before executing the clock signal comparison process, in the sensor device 10A, the control unit 111 transmits the second clock signal CLK2 to the receiving device 10B a specified number of times, and then stops the oscillator 112.
  • the control unit 131 receives the second clock signal CLK2 from the sensor device 10A a specified number of times, and after detecting that the oscillator 112 has stopped, the signal generation unit 134 acquires the second clock signal CLK2. Based on the difference between the frequency of the second clock signal CLK2 and the frequency of the reference clock signal INCK, the register signal transmission unit 136 and the register signal reception unit 137 are controlled, and the register signal Rs is transmitted to the sensor device 10A to transmit the register signal Rs to the oscillator 112. Change the set value (initial calibration shown in FIG. 4 (b) and REG communication shown in FIG. 4 (c)).
  • Step S5 in FIG. 5 It is assumed that the frequency difference between the second clock signal CLK2 and the reference clock signal INCK is larger than the resolution of the frequency that can be set by the oscillator 112.
  • the control unit 131 determines that the frequency of the second clock signal CLK2 transmitted from the sensor device 10A is not the optimum value (NO).
  • the receiving device 10B transmits the register signal Rs to the sensor device 10A.
  • the signal generation unit 134 includes a frequency code (NG) indicating that the frequency of the first clock signal CLK1 is not the optimum value in the register signal Rs, and proceeds to the process of step S2.
  • NG frequency code
  • the transmission / reception system 1 drives the frequency difference between the second clock signal CLK2 and the reference clock signal INCK from outside the predetermined error range to within the predetermined error range until the frequency of the first clock signal CLK1 becomes the optimum value. After shifting from step S5 to step S2, the transmission / reception system 1 executes the processes from step S2 to step S5.
  • the control unit 131 determines that the frequency of the first clock signal CLK1 transmitted from the sensor device 10A is the optimum value (YES).
  • Step S6 in FIG. 5 When it is determined that the frequency of the first clock signal CLK1 transmitted from the sensor device 10A is the optimum value, the signal generation unit 134 indicates that the frequency of the first clock signal CLK1 is the optimum value (OK). ) Is included in the register signal Rs.
  • the control unit 131 controls the register signal transmission unit 136 to transmit the register signal Rs to the sensor device 10A.
  • the control unit 111 controls the register signal receiving unit 114 to receive the register signal Rs transmitted from the receiving device 10B, and when the frequency code (OK) is included, the sensor device 10A To the state where the start-up process (initial calibration shown in FIG. 4B) has been completed. As a result, the processing at the time of starting the sensor device 10A and the receiving device 10B is completed, and the sensor device 10A starts the normal operation processing (normal operation shown in FIG. 4B).
  • the sensor device 10A changes the parallel format imaging data Dp to the serial format imaging data Ds, and embeds the first clock signal CLK1 in the imaging data Ds to generate the clock embedding signal EB.
  • the parallel series conversion unit 115b of the data transmission unit 115 is controlled by the control unit 111 and outputs the image pickup data Ds synchronized with the first clock signal CLK1 input from the oscillator 112 to the driver 115c.
  • the driver 115c embeds the imaging data Ds input from the parallel series conversion unit 115b and the first clock signal CLK1 input from the oscillator 112 into the differential imaging data Ds. In this way, the driver 115c generates the clock embedded signal EB.
  • the sensor device 10A outputs the clock embedded signal EB (data shown in FIG. 4D) to the receiving device 10B via the signal transmission line NL1.
  • the data transmission unit 115 is controlled by the control unit 111, and transmits the clock embedded signal EB generated by the driver 115c to the reception device 10B.
  • the receiving device 10B reproduces the first clock signal CLK1 from the clock embedded signal EB transmitted from the sensor device 10A, and converts the serial-format imaging data Ds into the parallel-format imaging data Dp.
  • the data receiving unit 133 of the receiving device 10B is controlled by the control unit 131, and reproduces the first clock signal CLK1 from the clock embedded signal EB transmitted from the sensor device 10A in the reproducing unit 133b.
  • the data receiving unit 133 is controlled by the control unit 131, divides the first clock signal CLK1 reproduced from the clock embedded signal EB by the frequency divider 133c, and generates the second clock signal CLK2. Further, the data receiving unit 133 is controlled by the control unit 131, outputs the imaging data Dp synchronized with the second clock signal CLK2 to the data processing unit 14, and outputs the second clock signal CLK2 to the signal generation unit 138 via the switch 138. Output to 134.
  • the control unit 131 sets the register signal transmission unit 136 and the register signal reception unit 137 based on the difference between the frequency of the second clock signal CLK2 acquired by the signal generation unit 134 and the frequency of the reference clock signal INCK. Under control, the register signal Rs is transmitted to the sensor device 10A, and the set value of the oscillator 112 is changed.
  • Step S8 in FIG. 5 It is assumed that the frequency difference between the second clock signal CLK2 and the reference clock signal INCK is not within the desired range.
  • the control unit 131 determines that the frequency of the second clock signal CLK2 transmitted from the sensor device 10A is not the optimum value (NO).
  • the receiving device 10B transmits the register signal Rs to the sensor device 10A.
  • the signal generation unit 134 includes a frequency code (NG) indicating that the frequency of the first clock signal CLK1 is not the optimum value in the register signal Rs, and proceeds to the process of step S7.
  • NG frequency code
  • the transmission / reception system 1 drives the frequency difference between the second clock signal CLK2 and the reference clock signal INCK from outside the predetermined error range to within the predetermined error range until the frequency of the first clock signal CLK1 becomes the optimum value. After shifting from step S8 to step S7, the transmission / reception system 1 executes a normal operation or a clock signal control operation according to the frequency of the first clock signal CLK1. On the other hand, it is assumed that the frequency of the second clock signal CLK2 and the reference clock signal INCK match as a result of the clock signal comparison processing in the signal generation unit 134.
  • the control unit 131 determines that the frequency of the first clock signal CLK1 transmitted from the sensor device 10A is the optimum value (YES).
  • Step S9 in FIG. 5 When it is determined that the frequency of the first clock signal CLK1 transmitted from the sensor device 10A is the optimum value, the signal generation unit 134 indicates that the frequency of the first clock signal CLK1 is the optimum value (OK). ) Is included in the register signal Rs.
  • the control unit 131 controls the register signal transmission unit 136 to transmit the register signal Rs to the sensor device 10A.
  • the control unit 111 receives the register signal Rs transmitted from the receiving device 10B, and maintains the data communication as it is when the frequency code (OK) is included.
  • the signal generation unit 134 includes initialization information indicating that the initial calibration is returned to the register signal Rs when the frequency difference between the second clock signal CLK2 and the reference clock signal INCK is equal to or higher than a certain frequency.
  • the control unit 131 controls the register signal transmission unit 136 to transmit the register signal Rs to the sensor device 10A.
  • the control unit 111 receives the register signal Rs transmitted from the receiving device 10B, and shifts to the state of executing the initial calibration of the sensor device 10A when the initialization information is included. As a result, the sensor device 10A starts the initial calibration and reconstructs the transmission / reception system 1.
  • the signal transmission line NL2 connecting between the sensor device 10A and the receiving device 10B is separated from the frequency divider 117. Since it can be shared between the transmission of the output second clock signal CLK2 and the communication of the register signal Rs, the wiring structure between the sensor device 10A and the reception device 10B can be simplified.
  • the second clock signal CLK2 output from the frequency divider 117 and the register signal Rs output from the register signal transmission unit 116 are selectively selected.
  • the pin (terminal) for register signal communication and the pin (terminal) for transmitting the second clock signal can be shared.
  • the number of pins (number of terminals) of the sensor device 10A can be reduced, and the size of the sensor device 10A can be reduced.
  • the reproduction unit 133b of the receiving device 10B is a sensor. Since the first clock signal CLK1 transmitted from the device 10A cannot be locked, the first clock signal CLK1 is used from the time of startup until the image pickup data Ds is started to be transmitted to the receiving device. By executing the initial calibration of the clock signal CLK1, the difference between the frequency of the first clock signal CLK1 in the sensor device 10A and the frequency of the reference clock signal INCK in the receiving device 10B is reduced before the transmission of the imaging data Ds is started. be able to. Further, after the imaging data Ds are started to be transmitted to the receiving device 10B, the signal transmission line NL2 can be used only for the communication of the register signal Rs.
  • the transmission / reception system 2 includes a sensor device 20A for transmitting a predetermined signal and a receiving device 20B for receiving a predetermined signal transmitted from the sensor device 20A.
  • the transmission unit 11 of the sensor device 20A has a data transmission unit 215.
  • the data transmission unit 215 has a frequency divider 215a to which the first clock signal CLK1 is input, a parallel series conversion unit 215b, and a driver 215c.
  • the driver 215c of the data transmission unit 215 outputs, for example, the single-ended type imaging data Ds input in synchronization with the first clock signal CLK1 from the parallel series conversion unit 215b to the signal transmission line NL1 as the single-ended method. It has become.
  • the receiving unit 13 of the receiving device 20B has a data receiving unit 233.
  • the data receiving unit 233 includes a driver 233a, a reproducing unit 233b, a frequency divider 233c, and a series-parallel conversion unit 233d.
  • the driver 233a of the data receiving unit 233 outputs the single-ended image pickup data Ds input from the driver 215c of the sensor device 20A to the reproduction unit 233b in the subsequent stage.
  • the same operation and effect as those of the first embodiment can be obtained, and the number of pins (number of terminals) used for input / output in the transmitting unit 11 and the receiving unit 13 can be reduced. be able to.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the third embodiment of the present technology will be described with reference to FIG. 7.
  • the components having the same functions and functions as the sensor device, the receiving device, and the transmitting / receiving system according to the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the third embodiment are provided with a plurality of data transmitting units and a plurality of data receiving units.
  • the transmission / reception system 3 according to the third embodiment includes a sensor device 30A for transmitting a predetermined signal and a receiving device 30B for receiving a predetermined signal transmitted from the sensor device 30A.
  • the transmission unit 31 provided in the sensor device 30A has a plurality of data transmission units 115 (two are shown in FIG. 7). Each of the plurality of data transmission units 115 has the same configuration as the data transmission unit 115 in the first embodiment, and exhibits the same function.
  • the receiving unit 33 provided in the receiving device 30B has a plurality of data receiving units 133 (two are shown in FIG. 7). Each of the plurality of data receiving units 133 has the same configuration as the data receiving unit 133 in the first embodiment, and exhibits the same function.
  • the receiving unit 33 has the same number of data receiving units 133 as the data transmitting unit 115 provided in the transmitting unit 31.
  • the data transmitting unit 115 and the data receiving unit 133 are connected so as to satisfy a one-to-one relationship.
  • the signal generation unit 334 provided in the reception unit 33 is adapted to input each second clock signal CLK2 output from the plurality of data reception units 133 via the switch 338. Further, the signal generation unit 334 compares all of the second clock signals CLK2 input from the plurality of data reception units 133 with the reference clock signal INCK. The signal generation unit 334 may be configured to compare any of the plurality of second clock signals CLK2 with the reference clock signal INCK.
  • the same operation and effect as those of the first embodiment can be obtained, and in the signal generation unit 334 of the reception device 30B, the plurality of data transmission units 115 and the plurality of data reception units 133. Even if the transmission of the first clock signal CLK1 in any of them fails, the first clock signal CLK1 can be controlled by comparing the second clock signal CLK2 with the reference clock signal INCK.
  • the driver 115c of each of the plurality of data transmission units 115 is such that, for example, the single-ended type imaging data Ds input in synchronization with the first clock signal CLK1 from the parallel series conversion unit 115b is output as the single-ended method. It may be configured.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the fourth embodiment of the present technology will be described with reference to FIG.
  • the components having the same functions and functions as the sensor device, the receiving device, and the transmitting / receiving system according to the third embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the fourth embodiment are provided with a plurality of data transmitting units, a plurality of data receiving units, and a frequency divider capable of changing the frequency for each data transmitting unit. ..
  • the transmission / reception system 4 includes a sensor device 40A for transmitting a predetermined signal and a receiving device 40B for receiving a predetermined signal transmitted from the sensor device 40A.
  • the transmission unit 41 provided in the sensor device 40A has a plurality of data transmission units 115 (two are shown in FIG. 8). Each of the plurality of data transmission units 115 has the same configuration as the data transmission unit 115 in the first embodiment, and exhibits the same function.
  • a frequency variable frequency divider 411 is provided in each of the plurality of data transmission units 115.
  • the first clock signal CLK1 output from the oscillator 112 is input to the frequency divider 115a of the data transmission unit 115 after the frequency is changed by the frequency divider 411.
  • the frequency set value set in the frequency divider 411 is stored in the register 113. Then, the optimum frequency setting value is set in the frequency divider 411 by the control by the control unit 111.
  • the receiving unit 43 provided in the receiving device 40B has a plurality of data receiving units 133 (two are shown in FIG. 8). Each of the plurality of data receiving units 133 has the same configuration as the data receiving unit 133 in the first embodiment, and exhibits the same function.
  • the receiving unit 43 has the same number of data receiving units 133 as the data transmitting unit 115 provided in the transmitting unit 41.
  • the data transmitting unit 115 and the data receiving unit 133 are connected so as to satisfy a one-to-one relationship.
  • the signal generation unit 334 provided in the reception unit 43 is adapted to input each second clock signal CLK2 output from the plurality of data reception units 133 via the switch 338.
  • the signal generation unit 334 compares all of the second clock signals CLK2 input from the plurality of data reception units 133 with the reference clock signal INCK.
  • the signal generation unit 334 may be configured to compare any of the plurality of second clock signals CLK2 with the reference clock signal INCK.
  • a plurality of frequency setting values having different setting contents are stored in the register 113 for each lane including the data transmission unit 115 and the data reception unit 133.
  • the control unit 111 monitors the load status for each lane, and for the lane with a large load, the first frequency setting value for setting the low frequency is read from the register 113 and set in the frequency divider 411, and the load is applied.
  • the second frequency setting value for setting the high frequency is read from the register 113 and set in the frequency divider 411.
  • the control unit 111 reads a second frequency setting value for setting a high frequency from the register 113 and sets it in the frequency divider 411, and when the temperature is 40 ° C., It is also possible to read the first frequency setting value for setting the low frequency from the register 113 and set it in the frequency divider 411.
  • a condition for changing the frequency set value for example, a process, a power source, or the like can be used in addition to the temperature.
  • the same operation and effect as those of the third embodiment can be obtained, and the first clock signal CLK1 controlled from the receiving device 40B side according to the conditions such as process, power supply, and temperature. It is possible to change the frequency of the transmission / reception system 4 to operate the transmission / reception system 4 efficiently and stably.
  • the fourth embodiment it is possible to monitor the load status for each lane, change the data rate for each lane according to the load status, and operate the transmission / reception system 4 efficiently.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the fifth embodiment of the present technology will be described with reference to FIG.
  • the components having the same functions and functions as the sensor device, the receiving device, and the transmitting / receiving system according to the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the switching device 138 is deleted in the receiving device 50B, and the second clock signal CLK2 transmitted from the sensor device 50A via the signal transmission line NL2. Is input to the signal generation unit 531 as it is.
  • FIG. 10 is a timing chart showing a communication operation between the sensor device 50A and the receiving device 50B, which is executed from the time when the transmission / reception system 5 is started to after the start.
  • FIG. 11 is a flowchart showing a clock signal frequency control process executed from the start-up of the transmission / reception system 5 to the start-up time.
  • the processing flow of the transmission / reception system 5 is divided into an operation at startup (initial calibration) and an operation after startup (normal operation).
  • the enable signal shown in FIG. 10A changes from low to high, and the process at startup is performed. It is started (OSC Wake up shown in FIG. 10 (b)).
  • Step S51 in FIG. 11 the sensor device 50A waits for a certain period from the start, sets the frequency of the first clock signal CLK1 to a predetermined value, and shifts the process to step S52.
  • the control unit 111 of the sensor device 50A sets an initial value (for example, a set value) of the frequency of the first clock signal CLK1 as a predetermined value in the set value of the oscillator 112.
  • Step S52 in FIG. 11 In the initial calibration shown in FIG. 10B, the sensor device 50A divides the first clock signal CLK1 having a predetermined frequency set in step S51 into the second clock signal CLK2, and divides the signal transmission line NL2. Is transmitted to the receiving device 50B via.
  • the control unit 111 controls the frequency divider 117 and the switch 118 to transmit the second clock signal CLK2 (clock output shown in FIG. 10C) to the receiving device 50B via the signal transmission line NL2. Send.
  • Step S53 in FIG. 11 the transmission / reception system 5 executes a control process for the second clock signal CLK2 transmitted from the sensor device 50A to the reception device 50B.
  • the receiving device 50B executes a clock signal comparison process for comparing the second clock signal CLK2 transmitted from the sensor device 50A with the reference clock signal INCK.
  • the signal generation unit 531 is controlled by the control unit 131, and the frequency of the second clock signal CLK2 transmitted from the sensor device 50A and the frequency of the reference clock signal INCK input from the outside of the reception device 50B. Get the difference with.
  • Step S54 in FIG. 11 Before executing the clock signal comparison process, in the sensor device 50A, the control unit 111 transmits the second clock signal CLK2 to the receiving device 50B a specified number of times, and then stops the oscillator 112.
  • the control unit 131 receives the second clock signal CLK2 from the sensor device 50A a specified number of times to detect that the oscillator 112 has stopped, and then the signal generation unit 531 acquires the second clock signal CLK2. Based on the difference between the frequency of the second clock signal CLK2 and the frequency of the reference clock signal INCK, the register signal transmission unit 136 and the register signal reception unit 137 are controlled to change the set value of the oscillator 112 (FIG. 10B).
  • Step S55 in FIG. 11 It is assumed that the frequency difference between the second clock signal CLK2 and the reference clock signal INCK is larger than the resolution of the frequency that can be set by the oscillator 112.
  • the control unit 131 determines that the frequency of the second clock signal CLK2 transmitted from the sensor device 50A is not the optimum value (NO).
  • the receiving device 50B transmits the register signal Rs to the sensor device 50A.
  • the signal generation unit 531 includes a frequency code (NG) indicating that the frequency of the first clock signal CLK1 is not the optimum value in the register signal Rs, and proceeds to the process of step S52.
  • NG frequency code
  • the transmission / reception system 5 drives the frequency difference between the second clock signal CLK2 and the reference clock signal INCK from outside the predetermined error range to within the predetermined error range until the frequency of the first clock signal CLK1 becomes the optimum value.
  • the transmission / reception system 5 executes the processes from step S52 to step S55 after shifting from step S55 to step S52.
  • the control unit 131 determines that the frequency of the first clock signal CLK1 transmitted from the sensor device 50A is the optimum value (YES).
  • Step S56 in FIG. 11 When it is determined that the frequency of the first clock signal CLK1 transmitted from the sensor device 50A is the optimum value, the signal generation unit 531 indicates that the frequency of the first clock signal CLK1 is the optimum value (OK). ) Is included in the register signal Rs.
  • the control unit 131 controls the register signal transmission unit 136 to transmit the register signal Rs to the sensor device 50A.
  • the control unit 111 controls the register signal receiving unit 114 to receive the register signal Rs transmitted from the receiving device 50B, and when the frequency code (OK) is included, the sensor device 50A To the state where the start-up process (initial calibration shown in FIG. 10B) has been completed. As a result, the processing at the time of starting the sensor device 50A and the receiving device 50B is completed, and the sensor device 50A starts the normal operation processing (normal operation shown in FIG. 10B).
  • the sensor device 50A changes the parallel format image pickup data Dp to the series format image pickup data Ds, and embeds the first clock signal CLK1 in the image pickup data Ds to generate the clock embedding signal EB.
  • the sensor device 50A may be configured so as not to embed the first clock signal CLK1 in the image pickup data Ds.
  • the parallel series conversion unit 115b of the data transmission unit 115 is controlled by the control unit 111 and outputs the image pickup data Ds synchronized with the first clock signal CLK1 input from the oscillator 112 to the driver 115c.
  • the driver 115c embeds the imaging data Ds input from the parallel series conversion unit 115b and the first clock signal CLK1 input from the oscillator 112 into the differential imaging data Ds. In this way, the driver 115c generates the clock embedded signal EB.
  • the sensor device 50A outputs the clock embedded signal EB (data shown in FIG. 10D) to the receiving device 50B via the signal transmission line NL1.
  • the data transmission unit 115 is controlled by the control unit 111, and transmits the clock embedded signal EB generated by the driver 115c to the reception device 50B. Further, in the sensor device 50A, the control unit 111 stops the oscillator 112 after transmitting the second clock signal CLK2 to the receiving device 50B a specified number of times even during normal operation. In the receiving device 50B, the control unit 131 detects that the oscillator 112 has stopped by receiving the clock embedded signal EB and receiving the second clock signal CLK2 from the sensor device 50A a specified number of times.
  • the register signal transmission unit 136 and the register signal reception unit 137 are controlled to control the signal transmission path NL2.
  • the communication of the register signal Rs is executed via the above (normal operation shown in FIG. 10B and clock output and REG communication shown in FIG. 10C), and the set value of the oscillator 112 is changed.
  • the transmission / reception system 5 repeatedly executes the processes from step S52 to step S55.
  • the signal generation unit 531 includes initialization information indicating that the initial calibration is returned to the register signal Rs when the frequency difference between the second clock signal CLK2 and the reference clock signal INCK is equal to or higher than a certain frequency.
  • the control unit 131 controls the register signal transmission unit 136 to transmit the register signal Rs to the sensor device 50A.
  • the control unit 111 receives the register signal Rs transmitted from the receiving device 50B, and shifts to the state of executing the initial calibration of the sensor device 50A when the initialization information is included. As a result, the sensor device 50A starts the initial calibration and reconstructs the transmission / reception system 5.
  • the same operation and effect as those of the first embodiment can be obtained, and the second clock signal CLK2 and the register signal Rs are intermittently operated by using the signal transmission line NL2.
  • the signal generation unit 531 refers to the second clock signal CLK2.
  • the first clock signal CLK1 can be controlled by comparing with the clock signal INCK.
  • the transmission / reception system 6 includes a sensor device 60A for transmitting a predetermined signal and a receiving device 60B for receiving a predetermined signal transmitted from the sensor device 60A.
  • the transmission unit 61 of the sensor device 60A has a data transmission unit 615.
  • the data transmission unit 615 has a frequency divider 615a to which the first clock signal CLK1 is input, a parallel series conversion unit 615b, and a driver 615c.
  • the driver 615c of the data transmission unit 615 outputs, for example, the single-ended type imaging data Ds input synchronously with the first clock signal CLK1 from the parallel series conversion unit 615b to the signal transmission line NL1 as the single-ended method. It has become.
  • the receiving unit 63 of the receiving device 60B has a data receiving unit 633.
  • the data receiving unit 633 includes a driver 633a, a reproducing unit 633b, a frequency divider 633c, and a series-parallel conversion unit 633d.
  • the driver 633a of the data receiving unit 633 outputs the single-ended imaging data Ds input from the driver 615c of the sensor device 60A to the reproduction unit 633b in the subsequent stage.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the seventh embodiment of the present technology will be described with reference to FIG.
  • the components having the same functions and functions as the sensor device, the receiving device, and the transmitting / receiving system according to the fifth embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the seventh embodiment are provided with a plurality of data transmitting units and a plurality of data receiving units.
  • the transmission / reception system 7 includes a sensor device 70A for transmitting a predetermined signal and a receiving device 70B for receiving a predetermined signal transmitted from the sensor device 70A.
  • the transmission unit 71 provided in the sensor device 70A has a plurality of data transmission units 115 (two are shown in FIG. 13). Each of the plurality of data transmission units 115 has the same configuration as the data transmission unit 115 in the first embodiment, and exhibits the same function.
  • the receiving unit 73 provided in the receiving device 70B has a plurality of data receiving units 133 (two are shown in FIG. 13). Each of the plurality of data receiving units 133 has the same configuration as the data receiving unit 133 in the first embodiment, and exhibits the same function.
  • the receiving unit 73 has the same number of data receiving units 133 as the data transmitting unit 115 provided in the transmitting unit 71.
  • the data transmitting unit 115 and the data receiving unit 133 are connected so as to satisfy a one-to-one relationship.
  • each of the plurality of data transmission units 115 is such that, for example, the single-ended type imaging data Ds input in synchronization with the first clock signal CLK1 from the parallel series conversion unit 115b is output as the single-ended method. It may be configured.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the eighth embodiment of the present technology will be described with reference to FIG.
  • the components having the same functions and functions as the sensor device, the receiving device, and the transmitting / receiving system according to the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • a counter (denoted by Fcnt) 811 operating by the first clock signal CLK1 oscillated from the oscillator 112 is used in the transmission unit 81 of the sensor device 80A.
  • a counter (denoted by Fcnt) 811 operating by the first clock signal CLK1 oscillated from the oscillator 112 is used. Have.
  • the counter 811 outputs the counted count value to the data source 82.
  • the data source 82 embeds the input count value in the imaging data Dp and transmits it to the data transmission unit 115.
  • the receiving unit 83 of the receiving device 80B has a signal generation unit 834.
  • the signal generation unit 834 has a function of extracting the count value embedded in the input image pickup data Dp during normal operation.
  • FIG. 15 is a timing chart showing a communication operation between the sensor device 80A and the receiving device 80B, which is executed from the time when the transmission / reception system 8 is started to after the start.
  • FIG. 16 is a timing chart showing a comparison process of count values during normal operation of the transmission / reception system 8.
  • FIG. 17 is a flowchart showing a clock signal frequency control process executed from the start of the transmission / reception system 8 to the time after the start of the transmission / reception system 8.
  • the processing flow of the transmission / reception system 8 is divided into an operation at startup (initial calibration) and an operation after startup (normal operation).
  • the enable signal shown in FIG. 15A changes from low to high, and the processing at startup is performed. It is started (OSC Wake up shown in FIG. 15 (b)).
  • Step S81 in FIG. 17 the sensor device 80A waits for a certain period from the start, sets the frequency of the first clock signal CLK1 to a predetermined value, and shifts the process to step S82.
  • the control unit 111 of the sensor device 80A sets an initial value (for example, a set value) of the frequency of the first clock signal CLK1 as a predetermined value in the set value of the oscillator 112.
  • Step S82 in FIG. 17 In the initial calibration shown in FIG. 15B, the sensor device 80A divides the first clock signal CLK1 having a predetermined frequency set in step S81 into the second clock signal CLK2, and divides the signal transmission line NL2. Is transmitted to the receiving device 80B via. At this time, the control unit 111 controls the frequency divider 117 and the switch 118 to transmit the second clock signal CLK2 (clock output shown in FIG. 15C) to the receiving device 80B via the signal transmission line NL2. Send.
  • Step S83 in FIG. 17 the transmission / reception system 8 executes a control process for the second clock signal CLK2 transmitted from the sensor device 80A to the reception device 80B.
  • the receiving device 80B executes a clock signal comparison process for comparing the second clock signal CLK2 transmitted from the sensor device 80A with the reference clock signal INCK.
  • the signal generation unit 834 is controlled by the control unit 131, and the frequency of the second clock signal CLK2 transmitted from the sensor device 80A and the frequency of the reference clock signal INCK input from the outside of the reception device 80B. Get the difference with.
  • Step S84 in FIG. 17 Before executing the clock signal comparison process, in the sensor device 80A, the control unit 111 transmits the second clock signal CLK2 to the receiving device 80B a specified number of times, and then stops the oscillator 112.
  • the control unit 131 receives the second clock signal CLK2 from the sensor device 80A a specified number of times to detect that the oscillator 112 has stopped, and then the signal generation unit 834 acquires the second clock signal CLK2. Based on the difference between the frequency of the second clock signal CLK2 and the frequency of the reference clock signal INCK, the register signal transmission unit 136 and the register signal reception unit 137 are controlled, and the register signal Rs is transmitted to the sensor device 80A to transmit the register signal Rs to the oscillator 112. The set value is changed (initial calibration shown in FIG. 15 (b) and REG communication shown in FIG. 15 (c)).
  • Step S85 in FIG. 17 It is assumed that the frequency difference between the second clock signal CLK2 and the reference clock signal INCK is larger than the resolution of the frequency that can be set by the oscillator 112.
  • the control unit 131 determines that the frequency of the second clock signal CLK2 transmitted from the sensor device 80A is not the optimum value (NO).
  • the receiving device 80B transmits the register signal Rs to the sensor device 80A.
  • the signal generation unit 834 includes a frequency code (NG) indicating that the frequency of the first clock signal CLK1 is not the optimum value in the register signal Rs, and proceeds to the process of step S82.
  • NG frequency code
  • the transmission / reception system 8 drives the frequency difference between the second clock signal CLK2 and the reference clock signal INCK from outside the predetermined error range to within the predetermined error range until the frequency of the first clock signal CLK1 becomes the optimum value. After shifting from step S85 to step S82, the transmission / reception system 8 repeatedly executes the processes from step S82 to step S85.
  • the control unit 131 determines that the frequency of the first clock signal CLK1 transmitted from the sensor device 80A is the optimum value (YES).
  • Step S86 in FIG. 17 When it is determined that the frequency of the first clock signal CLK1 transmitted from the sensor device 80A is the optimum value, the signal generation unit 834 indicates that the frequency of the first clock signal CLK1 is the optimum value (OK). ) Is included in the register signal Rs.
  • the control unit 131 controls the register signal transmission unit 136 to transmit the register signal Rs to the sensor device 80A.
  • the control unit 111 controls the register signal receiving unit 114 to receive the register signal Rs transmitted from the receiving device 80B, and when the frequency code (OK) is included, the sensor device 80A To the state where the start-up process (initial calibration shown in FIG. 15B) has been completed. As a result, the processing at the time of starting the sensor device 80A and the receiving device 80B is completed, and the sensor device 80A starts the normal operation processing (normal operation shown in FIG. 15B).
  • the sensor device 80A embeds the count value counted by the counter 811 in the parallel format imaging data Dp, changes the parallel format imaging data Dp to the serial format imaging data Ds, and inputs the first clock signal to the imaging data Ds.
  • the clock embedding signal EB is generated by embedding CLK1.
  • the parallel series conversion unit 115b of the data transmission unit 115 is controlled by the control unit 111 and outputs the image pickup data Ds synchronized with the first clock signal CLK1 input from the oscillator 112 to the driver 115c.
  • the driver 115c embeds the imaging data Ds input from the parallel series conversion unit 115b and the first clock signal CLK1 input from the oscillator 112 into the differential imaging data Ds. In this way, the driver 115c generates the clock embedded signal EB.
  • the sensor device 80A outputs the clock embedded signal EB (data shown in FIG. 15D) to the receiving device 80B via the signal transmission line NL1.
  • the data transmission unit 115 is controlled by the control unit 111, and transmits the clock embedded signal EB generated by the driver 115c to the reception device 80B.
  • the receiving device 80B reproduces the first clock signal CLK1 from the clock embedded signal EB transmitted from the sensor device 80A, and converts the serial-format imaging data Ds into the parallel-format imaging data Dp.
  • the data receiving unit 133 is controlled by the control unit 131, outputs the image pickup data Dp synchronized with the second clock signal CLK2 to the data processing unit 14, and outputs the image pickup data Dp to the signal generation unit 834 via the switch 138.
  • Step S88 in FIG. 17 As shown in FIG. 16 (1), when the signal generation unit 834 extracts the count value “00F” from the input image pickup data Dp, the signal generation unit 834 resets the counter operated by the reference clock signal INCK and sets the count value “00F”. Start counting as the initial value.
  • Step S89 in FIG. 17 As shown in FIG. 16 (2), when the signal generation unit 834 extracts the count value “11F” from the input imaging data Dp after a certain period of time, the signal generation unit 834 is counted by a counter operating with the reference clock signal INCK after the time t1. It is determined whether or not the count value is "11F".
  • the control unit 131 controls the register signal transmission unit 136 and the register signal reception unit 137, and the frequency code reflected in the high frequency is a register signal. It is included in Rs and transmitted to the sensor device 80A via the signal transmission line NL2 (FIG. 16 (3)).
  • the control unit 111 when the control unit 111 receives the register signal Rs from the receiving device 80B, the frequency is lower than the frequency set value set in the oscillator 112 when the frequency code reflected in the high frequency is included.
  • the set value is read from the register 113, and the setting is changed to the oscillator 112.
  • Step S90 in FIG. 17 When the control unit 131 determines that the frequency is not in the desired range based on the difference between the count value of the sensor device 80A and the count value of the receiving device 80B (NO), the frequency of the first clock signal CLK1 is not the optimum value.
  • the frequency code (NG) indicating that the frequency code (NG) is included in the register signal Rs, the register signal Rs is transmitted to the sensor device 80A, and the process proceeds to the process of step S87.
  • the transmission / reception system 8 drives the frequency difference between the first clock signal CLK1 and the reference clock signal INCK from outside the predetermined error range to within the predetermined error range until the frequency of the first clock signal CLK1 becomes the optimum value. After shifting from step S90 to step S87, the transmission / reception system 8 executes a normal operation or a clock signal control operation according to the frequency of the first clock signal CLK1.
  • the control unit 131 determines that the frequency of the first clock signal CLK1 transmitted from the sensor device 80A is the optimum value (YES).
  • Step S91 in FIG. 17 When it is determined that the frequency of the first clock signal CLK1 transmitted from the sensor device 80A is the optimum value, the signal generation unit 834 indicates that the frequency of the first clock signal CLK1 is the optimum value (OK). ) Is included in the register signal Rs.
  • the control unit 131 controls the register signal transmission unit 136 to transmit the register signal Rs to the sensor device 80A.
  • the control unit 111 receives the register signal Rs transmitted from the receiving device 80B, and maintains the data communication as it is when the frequency code (OK) is included.
  • the signal generation unit 834 includes initialization information indicating that the initial calibration is returned to the register signal Rs when the frequency difference between the first clock signal CLK1 and the reference clock signal INCK is equal to or higher than a certain frequency.
  • the control unit 131 controls the register signal transmission unit 136 to transmit the register signal Rs to the sensor device 80A.
  • the control unit 111 receives the register signal Rs transmitted from the receiving device 80B, and shifts to the state of executing the initial calibration of the sensor device 80A when the initialization information is included. As a result, the sensor device 80A starts the initial calibration and reconstructs the transmission / reception system 8.
  • the sensor device 80A has a counter 811, the count value within a predetermined period is embedded in the image pickup data Dp, and the reception device 80B is connected to the reception device 80B via the signal transmission path NL1.
  • the transmission is performed, and the reception device 80B compares the count value by the counter operating with the reference clock signal with the count value by the counter 811 of the sensor device 80, and based on the comparison result, the first clock signal CLK1 of the sensor device 80A. Control can be done. Therefore, even if the first clock signal CLK1 cannot be extracted from the reproduction unit 133b of the receiving device 80B during data communication, the first clock signal CLK1 can be controlled.
  • the transmission / reception system 9 includes a sensor device 90A for transmitting a predetermined signal and a receiving device 90B for receiving a predetermined signal transmitted from the sensor device 90A.
  • the transmission unit 91 of the sensor device 90A has a data transmission unit 915.
  • the data transmission unit 915 includes a frequency divider 915a to which the first clock signal CLK1 is input, a parallel series conversion unit 915b, and a driver 915c.
  • the driver 915c of the data transmission unit 915 outputs, for example, the single-ended type imaging data Ds input in synchronization with the first clock signal CLK1 from the parallel series conversion unit 915b to the signal transmission line NL1 as the single-ended method. It has become.
  • the receiving unit 93 of the receiving device 90B has a data receiving unit 933.
  • the data receiving unit 933 includes a driver 933a, a reproducing unit 933b, a frequency divider 933c, and a series-parallel conversion unit 933d.
  • the driver 933a of the data receiving unit 933 outputs the single-ended type imaging data Ds input from the driver 915c of the sensor device 90A to the reproduction unit 933b in the subsequent stage.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the tenth embodiment of the present technology will be described with reference to FIG.
  • the components having the same functions and functions as the sensor device, the receiving device, and the transmitting / receiving system according to the eighth embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the tenth embodiment are provided with a plurality of data transmitting units and a plurality of data receiving units.
  • the transmission / reception system 10 includes a sensor device 100A for transmitting a predetermined signal and a receiving device 100B for receiving a predetermined signal transmitted from the sensor device 100A.
  • the transmission unit 101 provided in the sensor device 100A has a plurality of data transmission units 115 (two are shown in FIG. 19).
  • Each of the plurality of data transmission units 115 has the same configuration as the data transmission unit 115 in the first embodiment, and exhibits the same function.
  • the receiving unit 103 provided in the receiving device 100B has a plurality of data receiving units 133 (two are shown in FIG. 19). Each of the plurality of data receiving units 133 has the same configuration as the data receiving unit 133 in the first embodiment, and exhibits the same function.
  • the receiving unit 103 has the same number of data receiving units 133 as the data transmitting unit 115 provided in the transmitting unit 101.
  • the data transmitting unit 115 and the data receiving unit 133 are connected so as to satisfy a one-to-one relationship.
  • the data source 82 may embed the count value output from the counter 811 in the image pickup data Dp of one lane including the data transmission unit 115 and the data reception unit 133, or may be used for data reception in a certain lane. It may be embedded in multiple lanes assuming that it has failed.
  • the signal generation unit 1034 provided in the reception unit 103 is adapted to input each image pickup data Dp output from the plurality of data reception units 133 via the switch 1038. Further, the signal generation unit 1034 is adapted to compare all the count values included in the image pickup data Dp input from the plurality of data reception units 133 with the count values corresponding to the reference clock signal INCK.
  • the signal generation unit 1034 may be configured to compare any of the count values of the plurality of lanes with the count value corresponding to the reference clock signal INCK.
  • each of the plurality of data transmission units 115 is such that, for example, the single-ended type imaging data Ds input in synchronization with the first clock signal CLK1 from the parallel series conversion unit 115b is output as the single-ended method. It may be configured.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the eleventh embodiment of the present technology will be described with reference to FIG.
  • the components having the same functions and functions as the sensor device, the receiving device, and the transmitting / receiving system according to the tenth embodiment are designated by the same reference numerals and the description thereof will be omitted.
  • the sensor device, the receiving device, and the transmitting / receiving system according to the eleventh embodiment are provided with a plurality of data transmitting units, a plurality of data receiving units, a frequency divider capable of changing the frequency for each data transmitting unit, and a first clock.
  • a counter that operates with the signal CLK1 is provided.
  • the transmission / reception system 110 includes a sensor device 1100A for transmitting a predetermined signal and a reception device 1100B for receiving a predetermined signal transmitted from the sensor device 1100A.
  • the transmission unit 1101 provided in the sensor device 1100A has a plurality of data transmission units 115 (two are shown in FIG. 20).
  • Each of the plurality of data transmission units 115 has the same configuration as the data transmission unit 115 in the first embodiment, and exhibits the same function.
  • a frequency variable frequency divider 11011 is provided in each of the plurality of data transmission units 115.
  • the first clock signal CLK1 output from the oscillator 112 is input to the frequency divider 115a of the data transmission unit 115 and the counter 11012 after the frequency is changed by the frequency divider 11011.
  • the frequency set value set in the frequency divider 11011 is stored in the register 113. Then, the optimum frequency setting value is set in the frequency divider 11011 by the control by the control unit 111.
  • the receiving unit 1103 provided in the receiving device 1100B has a plurality of data receiving units 133 (two are shown in FIG. 20). Each of the plurality of data receiving units 133 has the same configuration as the data receiving unit 133 in the first embodiment, and exhibits the same function.
  • the receiving unit 1103 has the same number of data receiving units 133 as the data transmitting unit 115 provided in the transmitting unit 1101. The data transmitting unit 115 and the data receiving unit 133 are connected so as to satisfy a one-to-one relationship.
  • the signal generation unit 1034 provided in the reception unit 1103 is adapted to input the image pickup data Dp output from the plurality of data reception units 133 via the switch 1038. Further, the signal generation unit 1034 is adapted to compare all the count values included in the image pickup data Dp input from the plurality of data reception units 133 with the count values corresponding to the reference clock signal INCK. The signal generation unit 1034 may be configured to compare any of the count values of the plurality of lanes with the count value corresponding to the reference clock signal INCK.
  • a plurality of frequency setting values having different setting contents are stored in the register 113 for each lane including the data transmission unit 115 and the data reception unit 133.
  • the control unit 111 monitors the load status for each lane, and for the lane with a large load, the first frequency setting value for setting the low frequency is read from the register 113 and set in the frequency divider 11011, and the load is applied.
  • the second frequency setting value for setting the high frequency is read from the register 113 and set in the frequency divider 11011.
  • the control unit 111 reads a second frequency setting value for setting a high frequency from the register 113 and sets it in the frequency divider 11011, and when the temperature is 40 ° C., It is also possible to read the first frequency setting value for setting the low frequency from the register 113 and set it in the frequency divider 11011.
  • a condition for changing the frequency set value for example, a process, a power source, or the like can be used in addition to the temperature.
  • the same operation and effect as those of the fourth and tenth embodiments can be obtained, and the first one controlled from the receiving device 1100B side according to the conditions such as process, power supply, and temperature.
  • the transmission / reception system 110 can be operated efficiently and stably.
  • each of the plurality of data transmission units 115 is such that, for example, the single-ended type imaging data Ds input in synchronization with the first clock signal CLK1 from the parallel series conversion unit 115b is output as the single-ended method. It may be configured.
  • the present disclosure may also have the following structure.
  • An oscillator that oscillates the first clock signal and A data transmission unit that transmits image pickup data synchronized with the first clock signal to an external device via the first signal transmission path, and a data transmission unit.
  • a second clock signal having a frequency lower than that of the first clock signal is generated by dividing the first clock signal, and the second clock signal is sent to the external device to a second signal transmission path different from that of the first signal transmission path.
  • a clock signal transmission unit that transmits via the signal transmission path of 2 and A sensor device including a control signal communication unit that communicates a control signal necessary for controlling the first clock signal with the external device via the second signal transmission path.
  • the second clock signal transmitted from the clock signal transmission unit and the control signal transmitted from the control signal communication unit are selectively switched to the external device via the second signal transmission path.
  • the sensor device according to (1) above which includes a switching unit for outputting.
  • the clock signal transmission unit transmits the second clock signal to the external device via the second signal transmission path from the time of activation until the imaging data is started to be transmitted to the external device.
  • the sensor device according to (1) (4)
  • the data transmission unit A frequency divider that divides the first clock signal input from the oscillator to generate the second clock signal, and A parallel-series conversion unit that converts imaging data input in parallel format in synchronization with the second clock signal into serial-format imaging data synchronized with the first clock signal.
  • the sensor device further comprising a transmission drive unit that transmits the series-type imaging data to the external device via the first signal transmission path.
  • a transmission drive unit that transmits the series-type imaging data to the external device via the first signal transmission path.
  • the data transmission unit transmits a signal in which the first clock signal is embedded in the image pickup data to the external device via the first signal transmission path.
  • a counter that operates on the first clock signal is provided.
  • the data transmission unit transmits a signal in which a count value counted by the counter within a predetermined period is embedded in the imaging data to the external device via the first signal transmission path.
  • Sensor device (7) The sensor device according to any one of (1) to (6), wherein the data transmission unit is provided in plurality.
  • a data receiving unit that receives imaging data transmitted from an external device via the first signal transmission path in synchronization with the first clock signal, and The first clock signal, the second clock signal based on the first clock signal, and the second clock signal transmitted from the external device via the second signal transmission path, and the reference clock signal.
  • a signal generation unit that generates a control signal necessary for controlling the first clock signal based on the comparison result of the comparison.
  • a receiving device including a control signal communication unit that communicates the control signal generated by the signal generation unit with the external device via the second signal transmission path.
  • the data receiving unit is A frequency divider that divides the frequency of the first clock signal input from the external device to generate the second clock signal, and A series-parallel conversion unit that converts data input in series format from the external device via the first signal transmission line in synchronization with the first clock signal into parallel format data synchronized with the second clock signal.
  • the receiving device according to (8) above.
  • the data receiving unit has a reproduction unit that reproduces the first clock signal embedded in the imaging data and transmitted from the external device via the first signal transmission path from the imaging data (8).
  • the receiver described in. (11) It is equipped with a counter that operates on the reference clock signal.
  • the signal generation unit generates the control signal based on a comparison result of comparing the count value counted by the counter within a predetermined period with the count value sent from the external device and corresponding to the first clock signal.
  • the receiving device according to (8) above. (12) The receiving device according to any one of (8) to (11), wherein the data receiving unit is provided in plurality. (13) A sensor device having an oscillator that oscillates a first clock signal and a data transmission unit that transmits image pickup data synchronized with the first clock signal. A receiving device having a data receiving unit for receiving the image pickup data transmitted from the sensor device, and a receiving device.
  • a first signal transmission line connected between the sensor device and the receiving device and transmitting the image pickup data, A second signal transmission path connected between the sensor device and the receiving device and transmitting signals other than imaging data is provided.
  • the sensor device is The first clock signal is divided to generate a second clock signal having a frequency lower than that of the first clock signal, and the second clock signal is transmitted to the receiving device via the second signal transmission path.
  • Clock signal transmitter and It has a sensor-side control signal communication unit that communicates a control signal necessary for controlling the first clock signal with the receiving device via the second signal transmission path.
  • the receiving device is A signal generation unit that generates the control signal based on a comparison result of comparing one of the second clock signal transmitted from the sensor device and the second clock signal based on the first clock signal with the reference clock signal.
  • a transmission / reception system including a receiving side control signal transmission unit that communicates the control signal generated by the signal generation unit with the sensor device via the second signal transmission path.
  • the sensor device is The second clock signal transmitted from the clock signal transmission unit and the control signal transmitted from the sensor-side control signal communication unit are selectively switched to provide the second signal transmission path to the receiving device.
  • the clock signal transmission unit transmits the second clock signal to the receiving device via the second signal transmission path from the time of activation until the imaging data is started to be transmitted to the receiving device.
  • the transmission / reception system according to (13) or (14).
  • the data transmission unit A first frequency divider that divides the first clock signal input from the oscillator to generate a second clock signal having a frequency lower than that of the first clock signal.
  • a parallel-series conversion unit that converts imaging data input in parallel format in synchronization with the second clock signal into serial-format imaging data synchronized with the first clock signal. It is provided with a transmission drive unit that transmits the image pickup data in the series format to the receiver device via the first signal transmission path.
  • the data receiving unit is A second frequency divider that divides the frequency of the first clock signal transmitted from the sensor device to generate the second clock signal, and A series-parallel conversion unit that converts data input in series format from the sensor device via the first signal transmission line in synchronization with the first clock signal into parallel format data synchronized with the second clock signal.
  • the transmission / reception system according to (13) above.
  • the data transmission unit transmits a signal in which the first clock signal is embedded in the image pickup data to the receiving device via the first signal transmission path.
  • the data receiving unit has a reproduction unit that reproduces the first clock signal embedded in the imaging data and transmitted from the sensor device via the first signal transmission path from the imaging data (13). Transmission / reception system described in.
  • the sensor device is A first counter that operates on the first clock signal is provided.
  • the data transmission unit transmits a signal in which the count value counted by the first counter within a predetermined period is embedded in the imaging data to the receiving device via the first signal transmission path.
  • the receiving device is A second counter that operates on the reference clock signal is provided.
  • the signal generation unit controls the control based on a comparison result of comparing the count value counted by the second counter within a predetermined period with the count value sent from the sensor device and counted by the first counter.
  • the transmission / reception system according to (13) above, which generates a signal.
  • a plurality of the data transmission units are provided.
  • the transmission / reception system according to (13), wherein a plurality of the data receiving units are provided.
  • (20) The transmission / reception system according to (19), wherein the plurality of data transmission units can change the frequency of the first clock signal according to a predetermined condition.

Abstract

小型化、センサ装置と受信装置との間の信号を伝送するための配線数の削減を図ることが可能な送受信システムを提供する。センサ装置は、第1クロック信号に同期した撮像データを第1の信号伝送路を介して受信装置へ送信するデータ送信部と、第1クロック信号よりも低い周波数となる第2クロック信号を受信装置へ第2の信号伝送路を介して送信するクロック信号送信部と、第1クロック信号の制御に必要な制御信号を受信装置との間で第2の信号伝送路を介して通信する制御信号通信部とを備える。受信装置は、第1クロック信号に基づく第2クロック信号、及びセンサ装置から第2の信号伝送路を介して送信される第2クロック信号のいずれか1つと、基準クロック信号とを比較した比較結果に基づいて制御信号を生成する信号生成部と、制御信号をセンサ装置との間で第2の信号伝送路を介して通信する制御信号通信部とを備える。

Description

センサ装置、受信装置及び送受信システム
 本開示(本技術)は、センサ装置、受信装置及び送受信システムに関する。
 送信器は、基準クロック信号をもち、この基準クロック信号の逓倍のデータレートの信号を受信器に伝送する。例えば内視鏡では、基準クロック信号や制御信号を受信器から送信器に伝送するように構成されている。また、放送局に代表されるようなストリーム送信側のストリーム送信装置では、ストリーム送信装置の持つ発振器のクロックを、受信側から調整する技術も考えられている(例えば特許文献1)。
特開2001-230750号公報
 しかしながら、送信器と受信器との間で送受信される信号数が増加すると、送信器との間の配線の本数が多くなる。さらに、送信器と受信器との間の配線の本数が多くなると、送信器の各種機能が形成された半導体チップの端子数が多くなる。このため、送信器の小型化を図ることが困難である。
 本開示はこのような事情に鑑みてなされたもので、小型化、センサ装置と受信装置との間の信号を伝送するための配線数の削減を図ることが可能なセンサ装置、受信装置及び送受信システムを提供することを目的とする。
 本開示の一態様は、第1クロック信号を発振する発振器と、前記第1クロック信号に同期した撮像データを第1の信号伝送路を介して外部装置へ送信するデータ送信部と、前記第1クロック信号を分周して前記第1クロック信号よりも低い周波数となる第2クロック信号を生成し、前記第2クロック信号を前記外部装置へ前記第1の信号伝送路とは異なる第2の信号伝送路を介して送信するクロック信号送信部と、前記第1クロック信号の制御に必要な制御信号を前記外部装置との間で前記第2の信号伝送路を介して通信する制御信号通信部とを備えるセンサ装置である。
 本開示の他の態様は、第1クロック信号に同期して外部装置から第1の信号伝送路を介して送信される撮像データを受信するデータ受信部と、前記第1クロック信号に基づく第2クロック信号、及び前記外部装置から第2の信号伝送路を介して送信される前記第2クロック信号のいずれか1つと、基準クロック信号とを比較した比較結果に基づいて前記第1クロック信号の制御に必要な制御信号を生成する信号生成部と、前記信号生成部で生成された前記制御信号を前記外部装置との間で前記第2の信号伝送路を介して通信する制御信号通信部とを備える受信装置である。
 さらに、本開示の他の態様は、第1クロック信号を発振する発振器と、前記第1クロック信号に同期した撮像データを送信するデータ送信部とを有するセンサ装置と、前記センサ装置から送信される前記撮像データを受信するデータ受信部を有する受信装置と、前記センサ装置と前記受信装置との間に接続され、前記撮像データを伝送する第1の信号伝送路と、前記センサ装置と前記受信装置との間に接続され、前記撮像データ以外の信号を伝送する第2の信号伝送路とを備え、前記センサ装置は、前記第1クロック信号を分周して前記第1クロック信号よりも低周波数となる第2クロック信号を生成し、前記第2クロック信号を前記受信装置へ前記第2の信号伝送路を介して送信するクロック信号送信部と、前記第1クロック信号の制御に必要な制御信号を前記受信装置との間で前記第2の信号伝送路を介して通信するセンサ側制御信号通信部とを有し、前記受信装置は、前記センサ装置から送信される前記第2クロック信号、及び前記第1クロック信号に基づく第2クロック信号の一方と、基準クロック信号とを比較した比較結果に基づいて前記制御信号を生成する信号生成部と、前記信号生成部で生成された前記制御信号を前記センサ装置との間で前記第2の信号伝送路を介して通信する受信側制御信号送信部とを有する送受信システムである。
本技術の第1の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第1の実施形態によるセンサ装置、受信装置及び送受信システムにおいて送受信されるデータのフォーマットの一例を示す図である。 比較例によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第1の実施形態による送受信システムの起動時から起動後に至り実行されるセンサ装置と受信装置との間の通信動作を示すタイミングチャートである。 本技術の第1の実施形態による送受信システムの起動時から起動後に至り実行されるクロック信号の周波数の制御処理を示すフローチャートである。 本技術の第2の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第3の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第4の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第5の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第5の実施形態による送受信システムの起動時から起動後に至り実行されるセンサ装置と受信装置との間の通信動作を示すタイミングチャートである。 本技術の第5の実施形態による送受信システムの起動時から起動後に至り実行されるクロック信号の周波数の制御処理を示すフローチャートである。 本技術の第6の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第7の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第8の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第8の実施形態による送受信システムの起動時から起動後に至り実行されるセンサ装置と受信装置との間の通信動作を示すタイミングチャートである。 本技術の第8の実施形態による送受信システムの通常動作時にカウント値の比較処理を示すタイミングチャートである。 本技術の第8の実施形態による送受信システムの起動時から起動後に至り実行されるクロック信号の周波数の制御処理を示すフローチャートである。 本技術の第9の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第10の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。 本技術の第11の実施形態によるセンサ装置、受信装置及び送受信システムの概略構成を示す機能ブロック図である。
 以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。
 なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
 <第1の実施形態> 
 本技術の第1の実施形態によるセンサ装置、受信装置及び送受信システムについて説明する。まず、本実施形態によるセンサ装置、受信装置及び送受信システムの概略構成について図1を用いて説明する。
 図1に示すように、本実施形態による送受信システム1は、所定の撮像データを送信するセンサ装置10Aと、センサ装置10Aから送信される撮像データを受信する受信装置10Bとを備えている。送受信システム1は、例えば内視鏡システムに適用でき、センサ装置10Aで撮像された撮像データをセンサ装置10Aが受信装置10Bに信号伝送路NL1を介して送信するようになっている。受信装置10Bは、センサ装置10Aから送信された撮像データを処理して、例えば表示装置(不図示)に送信するようになっている。このため、センサ装置10Aは、人体内部などの狭い領域にも進入できるように小型化が図られている。また、受信装置10Bは、小型化されたセンサ装置10Aから撮像データを受信したり、センサ装置10Aを安定動作させるためにクロック信号を制御したりできる構成(詳細は後述)を有している。
 本実施形態によるセンサ装置10Aは、受信装置10Bに送信する撮像データを生成するデータソース12と、データソース12から入力される撮像データを受信装置10Bに送信する送信部11とを備えている。本実施形態では、送信部11及びデータソース12は、異なる半導体チップに形成されて積層されている。なお、送信部11及びデータソース12は、同一の半導体チップ内に形成されていてもよい。
 データソース12は、例えば固体撮像素子(不図示)を有している。データソース12は、センサ装置10Aが配置されている外部環境を撮影した撮像データを送信部11に出力するようになっている。
 図1に示すように、センサ装置10Aに備えられた送信部11は、第1クロック信号CLK1を発振する発振器112と、受信装置10Bから信号伝送路NL2を介して送信されて第1クロック信号CLK1が制御されるレジスタ信号(制御信号の一例)Rsを受信するレジスタ信号受信部(制御信号通信部の一例)114と、受信装置10Bへレジスタ信号Rsを信号伝送路NL2を介して送信するレジスタ信号送信部(制御信号通信部の一例)116と、第1クロック信号CLK1を分周して受信装置10Bへ信号伝送路NL2を介して送信する分周器(クロック信号送信部の一例)117とを有している。受信装置10Bは、センサ装置10Aにおいて外部装置の一例に相当する。なお、図1及びその他の図において、レジスタは「REG」と表記されている。また、図1及びその他の図において、分周器は「Div」と表記されている。
 発振器112は、発振周波数を変更できるように構成されている。これにより、発振器112は、周波数を変更させた第1クロック信号CLK1を出力できる。発振器112は、位相同期回路(Phase Locked Loop:PLL)と異なり、位相比較器、ループフィルタ、電圧制御発振器及び分周器などを有していない。このため、センサ装置10Aは、PLLを有する従来のセンサ装置と比較して、小型化を図ることができる。
 送信部11は、発振器112が発振する第1クロック信号CLK1の周波数の設定値を記憶するレジスタ113を有している。レジスタ113は、第1クロック信号CLK1の周波数ごとに対応付けられた複数の設定値を記憶している。レジスタ113は、レジスタ信号受信部114が受信したレジスタ信号Rsに含まれる設定値と同一の設定値を読み出して発振器112に出力する。発振器112は、レジスタ113から入力される設定値を所定領域に設定する。これにより、発振器112は、レジスタ113から入力された設定値に対応する周波数の第1クロック信号CLK1を発振するようになる。レジスタ113は、第1クロック信号CLK1の設定値だけでなく、センサ装置10Aに設けられた各構成要素の設定値を記憶していてもよい。
 また、レジスタ113は、その他のレジスタ値を受信装置10Bが読み出すときに当該レジスタ値をレジスタ信号送信部116に出力し、または、レジスタ113への書き込み信号への返答(Ack等)を返す値をレジスタ信号送信部116に出力する。レジスタ信号送信部116は、レジスタ値または書き込み信号への返答(Ack等)を返す値を切替器118及び信号伝送路NL2を介して受信装置10Bへ送信する。
 レジスタ信号受信部114は、受信装置10Bから送信されたレジスタ信号Rsを受信すると、受信したレジスタ信号Rsをレジスタ113に書き込む。レジスタ信号Rsには、周波数コードが含まれる。詳細は後述するが、周波数コードは、受信装置10Bの信号生成部134により判断され、第1クロック信号CLK1の周波数が基準クロック信号INCKの周波数よりも高い/低いを反映したコードである。
 発振器112から発振される第1クロック信号CLK1は、データ送信部115に出力されると共に、分周器117に出力される。分周器117は、入力される第1クロック信号CLK1を分周して第1クロック信号CLK1よりも低周波数の第2クロック信号CLK2を生成する。第2クロック信号CLK2は、切替器118の一方の入力端に出力される。切替器118の他方の入力端には、レジスタ信号送信部116の出力が入力される。そして、切替器118は、制御部111からの制御指示に従って、センサ装置10Aの起動時から撮像データ送信開始までの初期キャリブレーションの期間に、第2クロック信号CLK2とレジスタ信号送信部116の出力とを交互に切り替えて信号伝送路NL2へ出力する。
 送信部11は、データソース12から入力されるデータを受信装置10Bに送信するデータ送信部115を有している。データ送信部115は、発振器112から入力される第1クロック信号CLK1を分周して第1クロック信号CLK1よりも低周波の第2クロック信号CLK2を生成する分周器115aを有している。分周器115aは、第2クロック信号CLK2をデータソース12に出力するようになっている。
 また、データ送信部115は、第2クロック信号CLK2に同期してデータソース12から並列形式で入力される撮像データDpを第1クロック信号CLK1に同期する直列形式の撮像データDsに変換する並列直列変換部115bを有している。なお、図1及びその他の図において、並列直列変換部は「PS」と表記されている。さらに、データ送信部115は、第1クロック信号CLK1に同期する直列形式の撮像データDsを受信装置10Bに信号伝送路NL1を介して送信するドライバ115c(送信駆動部の一例)を有している。ドライバ115cは、例えば並列直列変換部115bから第1クロック信号CLK1に同期して入力されるシングルエンド方式の撮像データDsを差動方式の撮像データDsに変換し、さらにシングルエンド方式の第1クロック信号CLK1を差動方式の第1クロック信号CLK1に変換し、第1クロック信号CLK1を撮像データDsに埋め込んで受信装置10Bに送信する。これにより、高周波数の第1クロック信号CLK1を埋め込んだ撮像データDsを低電圧で送信できる。また、ドライバ115cは、例えばボルテージフォロアの構成を有している場合、入出力のインピーダンス変換を行うことができる。このため、ドライバ115cは、出力インピーダンスが低くなるので、出力電流の向上を図ることができる。これにより、センサ装置10Aは、センサ装置10Aと受信装置10Bとを接続する配線において、ドライバ115cから出力される撮像データDsの信号レベルが低下する(すなわち、撮像データDsの信号波形が鈍る)ことによる誤動作を防止できる。
 送信部11は、制御部111を有している。制御部111は、発振器112、レジスタ113、レジスタ信号受信部114、データ送信部115、レジスタ信号送信部116、分周器117及び切替器118を統括的に制御するようになっている。なお、制御部111は、データソース12も制御するように構成されていてもよい。
 第1の実施形態による受信装置10Bは、センサ装置10Aから送信される所定信号を受信する受信部13と、受信部13で受信されたデータに対して所定の処理を施すデータ処理部14とを備えている。第1の実施形態では、受信部13及びデータ処理部14は、異なる半導体チップに形成されて積層されている。なお、受信部13及びデータ処理部14は、同一の半導体チップ内に形成されていてもよい。
 受信部13は、第1クロック信号CLK1に同期してセンサ装置10Aから送信される撮像データDsを受信するデータ受信部133を有している。データ受信部133は、センサ装置10Aのデータ送信部115に設けられたドライバ115cから送信された撮像データDsが入力されるドライバ133aを有している。ドライバ133aは、入力された撮像データDsを増幅し、後段の再生部133bに出力する。再生部133bは、センサ装置10Aから撮像データDsに埋め込まれて送信される第1クロック信号CLK1を撮像データDsから再生する。再生部133bは、例えばクロック・データ・リカバリ(Clock Data Recovery : CDR)機能を発揮するようになっている。なお、図1及びその他の図において、CDRの機能を発揮する再生部は「CDR」と表記されている。
 また、ドライバ133aは、ドライバ115cから入力される差動方式の撮像データDsをシングルエンド方式の撮像データDsに変換し、後段の再生部133bに出力する。なお、ドライバ115cから入力される差動方式の撮像データDsを差動方式のまま再生部133bに出力するようにしてもよい。
 データ受信部133は、センサ装置10Aから入力される第1クロック信号CLK1の周波数を分周して第1クロック信号CLKよりも低周波数の第2クロック信号CLK2を生成する分周器133cを有している。分周器133cは、センサ装置10Aのデータ送信部115に設けられた分周器115aと同じ構成を有している。分周器133cは、第1クロック信号CLK1を分周し、分周器115aで生成される第2クロック信号CLK2と同じ周波数の第2クロック信号CLK2を生成するようになっている。
 データ受信部133は、第1クロック信号CLK1に同期してセンサ装置10Aから直列形式で入力される撮像データDsを第2クロック信号CLK2に同期する並列形式の撮像データDpに変換する直列並列変換部133dを有している。なお、図1及びその他の図において、直列並列変換部は「SP」と表記されている。直列並列変換部133dは、分周器133cで生成された第2クロック信号CLK2に同期させて並列形式の撮像データDpに変換する。
 データ受信部133は、データ処理部14に対して、分周器133cから第2クロック信号CLK2を出力し、並列形式の撮像データDpを出力する。これにより、データ受信部133は、分周器133cで生成される第2クロック信号CLK2と、直列並列変換部133dから出力されて当該第2クロック信号CLK2に同期した撮像データDpとをデータ処理部14に出力できる。
 このように、データ受信部133から出力される撮像データDpは、分周器133cで生成される第2クロック信号CLK2に同期した信号である。また、データ送信部115に入力される撮像データDpは、分周器115aで生成される第2クロック信号CLK2に同期した信号である。しかしながら、データ送信部115の分周器115aで生成される第2クロック信号CLK2と、データ受信部133の分周器133cで生成される第2クロック信号CLK2とは、位相が異なっており、厳密には同じタイミングにならない。第1の実施形態では、分周器115aで生成される第2クロック信号CLK2と、分周器133cで生成される第2クロック信号CLK2とは、同じ周波数の信号であるが、異なる周波数の信号とすることも可能である。
 例えば、送信部11のデータ送信部115は、通信速度が50Mbps/20bit(分周器115aで生成される第2クロック信号CLK2の周波数は50MHz)で入力される撮像データDpを通信速度が1Gbps/1bitのデータDsに変換するように構成されていたとする。この場合、受信部13のデータ受信部133は、通信速度が1Gbps/1bitで入力される撮像データDsを通信速度100Mbps/10bit(分周器133cで生成される第2クロック信号CLK2の周波数は100MHz)の撮像データDpに変換するように構成されていてもよい。
 受信部13は、センサ装置10Aから送信される第2クロック信号CLK2及び第1クロック信号CLK1に基づく第2クロック信号CLK2の一方と、基準クロック信号INCKとを比較した比較結果に基づいて第1クロック信号CLK1を制御するレジスタ信号(制御信号の一例)Rsを生成する信号生成部134を有している。ここで、第2クロック信号CLK2は、第1クロック信号CLK1を分周して生成された信号であるため、第1クロック信号CLK1に基づく信号に相当する。なお、図1及びその他の図において、信号生成部は「Fcnt」と表記されている。
 また、受信部13は、信号生成部134で生成されたレジスタ信号Rsを記憶するレジスタ135と、レジスタ135に記憶されたレジスタ信号Rsをセンサ装置10Aに信号伝送路NL2を介して送信するレジスタ信号送信部(制御信号通信部の一例)136と、センサ装置10Aから信号伝送路NL2を介して送信され、レジスタ113からのレジスタ読み出し時や、レジスタ113への書き込み時のAck等を受信してレジスタ135に記憶するレジスタ信号受信部(制御信号通信部の一例)137とを有している。
 さらに、受信部13は、分周器133cと信号生成部134との間に介在される切替器138を有している。切替器138の一方の入力端には、センサ装置10Aから信号伝送路NL2を介して送信される第2クロック信号CLK2が入力される。切替器138の他方の入力端には、分周器133cから出力される第2クロック信号CLK2が入力される。そして、切替器138は、制御部131からの制御指示に従って、センサ装置10Aから送信される第2クロック信号CLK2と、分周器133cから出力される第2クロック信号CLK2とを選択的に信号生成部134に出力する。
 信号生成部134には、切替器138から出力された第2クロック信号CLK2と、受信装置10Bの外部から入力される基準クロック信号INCKが入力される。信号生成部134は、入力される第2クロック信号CLK2及び基準クロック信号INCKの周波数を逐次比較し続ける。信号生成部134は、例えば第2クロック信号CLK2で動作するカウンタと、基準クロック信号INCKで動作するカウンタとを有している。信号生成部134は、所定期間内にそれぞれのカウンタがカウントしたカウント値を比較して、第2クロック信号CLK2及び基準クロック信号INCKの周波数差を取得するようになっている。信号生成部134は、第2クロック信号CLK2及び基準クロック信号INCKの周波数差が所定の誤差範囲外になるとレジスタ信号Rsをレジスタ135に出力するようになっている。レジスタ信号Rsには、発振器112から出力される第1クロック信号CLK1の周波数が基準クロック信号INCKの周波数よりも高い/低いを反映した周波数コードが含まれる。
 レジスタ信号送信部136は、レジスタ135に記憶されたレジスタ信号Rsを読み出して、信号伝送路NL2を介してレジスタ信号Rsをレジスタ信号受信部114に出力する。
 受信部13は、制御部131を有している。制御部131は、データ受信部133、信号生成部134、レジスタ信号送信部136、レジスタ信号受信部137及び切替器138を統括的に制御するようになっている。
 受信装置10Bに備えられたデータ処理部14は、データ受信部133から入力される撮像データDp、第2クロック信号CLK2及び受信装置10Bの外部から入力される基準クロック信号INCKを用いて所定の処理を実行するようになっている。例えば、データ処理部14は、データソース12で撮像された画像を表示装置(不図示)に表示するために、撮像データDpの並び替え処理や補正処理などを実行する。
 次に、センサ装置10Aと受信装置10Bとの間で送受信されるレジスタ信号Rsのデータ信号のデータフォーマットの一例について図2を用いて説明する。データフォーマットとして、例えばマンチェスターコーディングを用いてもよい。
 図2に示すように、データフォーマットは、プリアンブル、アライメント、データ及びエンドの4つの部分で構成されている。プリアンブル部には、クロック信号が埋め込まれている。このため、プリアンブル部を高周波のクロック信号でオーバーサンプリングすることにより、送信されるレジスタ信号Rsの周期が得られる。これにより、センサ装置10Aは、レジスタ信号Rsが送信される周期を認識することができる。アライメント部には、プリアンプル部で得られた周期でビット同期が取られる。第1の実施形態では、アライメント部には例えば全て「1」の信号が設定される。これにより、センサ装置10Aは、発振器112で発信されてレジスタ信号Rsよりも高周波のクロック信号を用いて送信周期と同期をとることができる。
 データ部には、受信装置10Bからセンサ装置10Aに送信されるレジスタ信号Rsが設定される。データ部には、所定の規則に従ってレジスタ信号Rsが設定される。これにより、センサ装置10Aは、データ部に設定されたレジスタ信号Rsの情報を取得するとともに情報の内容を認識することができる。エンド部には、当該周期でのレジスタ信号Rsの送信が終了したことを示す情報が設定される。これにより、センサ装置10Aは、当該周期でのデータ信号の送信が終了したことを認識できる。
 ソースシンクロナス方式では、センサ装置10A及び受信装置10Bの間でデータ信号及びクロック信号が並走されている。このため、レジスタ信号Rsを送信するためのデータフォーマットにプリアンブル部が設けられていなくてもよい。この場合、ビットのアライメントは受信装置10B側で位相調整が行われる。
 また、ソースシンクロナス方式では、データ部でレジスタアドレス、レジスタ内容、書き込み、読み込み、パリティ、アック、ナックなど組み合わせて送ってもよい。
 <比較例> 
 図3は、比較例による送受信システムを示すブロック図である。図3において、上記図1と同一部分には同一符号を付して詳細な説明を省略する。
 図3に示す送受信システム2000は、所定の撮像データを送信するセンサ装置2010Aと、センサ装置2010Aから送信される撮像データを受信する受信装置2010Bとを備えている。
 センサ装置2010Aの送信部2011は、リンク部2111と、PLL回路2121とを備えている。PLL回路2121は、位相比較器、ループフィルタ、電圧制御発振器などを有し、別途提供される基準クロックINCKに同期した第1クロック信号を分周器115aに出力する。リンク部2111は、分周器115aから出力される第1クロック信号より低周波数の第2クロック信号をデータソース12に出力するようになっている。また、リンク部2111は、第2クロック信号に同期してデータソース12から入力されるデータに対して所定の処理を施し、第2クロック信号に同期させて並列形式の撮像データDpを並列直列変換部115bに出力するようになっている。
 受信装置2010Bは、イコライザ2211と、受信部2212とを備えている。イコライザ2211は、センサ装置2010Aと受信装置2010Bとを接続する配線において、ドライバ115cから出力される撮像データDsの信号レベルが低下した場合に、低下した信号レベルを補償する回路である。さらに、受信部2212には、リンク部2213が備えられている。リンク部2213は、分周器133cから出力される第2クロック信号に同期して、直列並列変換部133dから出力される撮像データDpをデータ処理部14が処理可能なデータ形式に変換するようになっている。
 ところで、比較例では、第1の実施形態と比較して、センサ装置2010A-受信装置2010B間の信号本数が多くなり、ケアすべき信号本数の増加(図3の例では、シリアルクロック信号SCK、基準クロック信号INCK及びSDI(Serial Digital Interface)信号)や、センサ装置2010Aが受信に必要なピン数が多いなどの課題があった。
 <第1の実施形態による送受信システムの動作> 
 次に、第1の実施形態によるセンサ装置10A、受信装置10B及び送受信システム1によるクロック信号の周波数の制御処理について図1を参照しつつ図4及び図5を用いて説明する。図4は、送受信システム1の起動時から起動後に至り実行されるセンサ装置20Aと受信装置20Bとの間の通信動作を示すタイミングチャートである。図5は、送受信システム1の起動時から起動後に至り実行されるクロック信号の周波数の制御処理を示すフローチャートである。第1の実施形態では、理解を容易にするため、送受信システム1の処理フローは、起動時(初期キャリブレーション)及び起動後(通常動作)の動作時に分けられている。
 第1の実施形態による送受信システム1では、まず、センサ装置10A及び受信装置10Bに電源が投入されることによって、図4(a)に示すイネーブル信号がローからハイに変化し起動時の処理が開始される(図4(b)に示すOSC Wake up)。
 (図5のステップS1) 
 図5に示すように、ステップS1において、センサ装置10Aは、起動から一定期間まで待って、第1クロック信号CLK1の周波数を所定値に設定し、ステップS2に処理を移行する。センサ装置10Aの制御部111は、発振器112の設定値に所定値として第1クロック信号CLK1の周波数の初期値(例えば設定値)を設定する。
 (図5のステップS2) 
 図4(b)に示す初期キャリブレーションにおいて、センサ装置10Aは、ステップS1において設定された所定値の周波数の第1クロック信号CLK1を、第2クロック信号CLK2に分周して、信号伝送路NL2を介して受信装置10Bに送信する。このとき、制御部111は、分周器117及び切替器118を制御して、受信装置10Bに対し第2クロック信号CLK2(図4(c)に示すクロック出力)を信号伝送路NL2を介して送信する。
 (図5のステップS3) 
 送受信システム1は、ステップS2に引き続いて、センサ装置10Aから受信装置10Bに送信された第2クロック信号CLK2の制御処理を実行する。第2クロック信号CLK2の制御処理では、まず、受信装置10Bは、センサ装置10Aから送信された第2クロック信号CLK2と基準クロック信号INCKとを比較するクロック信号比較処理を実行する。クロック信号比較処理において、信号生成部134は、制御部131に制御され、センサ装置10Aから送信される第2クロック信号CLK2の周波数と、受信装置10Bの外部から入力される基準クロック信号INCKの周波数との差分を取得する。
 (図5のステップS4) 
 クロック信号比較処理を実行する前に、センサ装置10Aにおいて、制御部111は、受信装置10Bへ指定された回数だけ第2クロック信号CLK2を送信した後、発振器112を停止する。
 受信装置10Bにおいて、制御部131は、センサ装置10Aから第2クロック信号CLK2を指定された回数だけ受信することにより、発振器112が停止したことを感知してから、信号生成部134で取得される第2クロック信号CLK2の周波数と基準クロック信号INCKの周波数との差分に基づき、レジスタ信号送信部136及びレジスタ信号受信部137を制御して、センサ装置10Aにレジスタ信号Rsを送信して発振器112の設定値を変更する(図4(b)に示す初期キャリブレーション及び図4(c)に示すREG通信)。
 (図5のステップS5) 
 第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、発振器112で設定可能な周波数の分解能よりも大きかったとする。この場合、制御部131は、センサ装置10Aから送信される第2クロック信号CLK2の周波数が最適値でないと判定する(NO)。これにより、受信装置10Bは、レジスタ信号Rsをセンサ装置10Aに送信する。信号生成部134は、第1クロック信号CLK1の周波数が最適値でないことを示す周波数コード(NG)をレジスタ信号Rsに含め、上記ステップS2の処理に移行する。送受信システム1は、第2クロック信号CLK2と基準クロック信号INCKとの周波数差が所定の誤差範囲外から所定の誤差範囲内となり、さらに第1クロック信号CLK1の周波数が最適値となるまで追い込む。送受信システム1は、ステップS5からステップS2に移行した後、ステップS2からステップS5までの処理を実行する。
 一方、信号生成部134におけるクロック信号比較処理の結果が第2クロック信号CLK2と基準クロック信号INCKとの周波数が一致していたとする。または、信号生成部134における第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、発振器112で設定可能な周波数の分解能よりも小さかったとする。この場合、制御部131は、センサ装置10Aから送信される第1クロック信号CLK1の周波数が最適値であると判定する(YES)。
 (図5のステップS6) 
 センサ装置10Aから送信される第1クロック信号CLK1の周波数が最適値であると判定されると、信号生成部134は、第1クロック信号CLK1の周波数が最適値であることを示す周波数コード(OK)をレジスタ信号Rsに含める。制御部131は、レジスタ信号送信部136を制御して、レジスタ信号Rsをセンサ装置10Aへ送信する。
 センサ装置10Aにおいて、制御部111は、レジスタ信号受信部114を制御して、受信装置10Bから送信されたレジスタ信号Rsを受信し、周波数コード(OK)が含まれている場合に、センサ装置10Aを起動処理(図4(b)に示す初期キャリブレーション)が完了した状態に移行する。これにより、センサ装置10A及び受信装置10Bの起動時の処理が終了し、センサ装置10Aは、通常動作処理(図4(b)に示す通常動作)を開始する。
 (図5のステップS7) 
 センサ装置10Aは、並列形式の撮像データDpを直列形式の撮像データDsに変更するとともに、撮像データDsに第1クロック信号CLK1を埋め込んでクロック埋込信号EBを生成する。データ送信部115の並列直列変換部115bは、制御部111に制御されて、発振器112から入力される第1クロック信号CLK1に同期する撮像データDsをドライバ115cに出力する。ドライバ115cは、並列直列変換部115bから入力される撮像データDs及び発振器112から入力される第1クロック信号CLK1を差動方式の撮像データDsに埋め込む。こうして、ドライバ115cは、クロック埋込信号EBを生成する。
 センサ装置10Aは、クロック埋込信号EB(図4(d)に示すデータ)を信号伝送路NL1を介して受信装置10Bに出力する。データ送信部115は、制御部111に制御され、ドライバ115cで生成されたクロック埋込信号EBを受信装置10Bに送信する。
 受信装置10Bは、センサ装置10Aから送信されたクロック埋込信号EBから第1クロック信号CLK1を再生するとともに、直列形式の撮像データDsを並列形式の撮像データDpに変換する。受信装置10Bのデータ受信部133は、制御部131に制御され、センサ装置10Aから送信されるクロック埋込信号EBから第1クロック信号CLK1を再生部133bにおいて再生する。また、データ受信部133は、制御部131に制御され、クロック埋込信号EBから再生された第1クロック信号CLK1を分周器133cで分周して第2クロック信号CLK2を生成する。さらに、データ受信部133は、制御部131に制御され、第2クロック信号CLK2に同期する撮像データDpをデータ処理部14に出力し、第2クロック信号CLK2を切替器138を介して信号生成部134に出力する。
 受信装置10Bにおいて、制御部131は、信号生成部134で取得される第2クロック信号CLK2の周波数と基準クロック信号INCKの周波数との差分に基づき、レジスタ信号送信部136及びレジスタ信号受信部137を制御して、センサ装置10Aにレジスタ信号Rsを送信し、発振器112の設定値を変更する。
 (図5のステップS8) 
 第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、所望の範囲の周波数でなかったとする。この場合、制御部131は、センサ装置10Aから送信される第2クロック信号CLK2の周波数が最適値でないと判定する(NO)。これにより、受信装置10Bは、レジスタ信号Rsをセンサ装置10Aに送信する。信号生成部134は、第1クロック信号CLK1の周波数が最適値でないことを示す周波数コード(NG)をレジスタ信号Rsに含め、上記ステップS7の処理に移行する。送受信システム1は、第2クロック信号CLK2と基準クロック信号INCKとの周波数差が所定の誤差範囲外から所定の誤差範囲内となり、さらに第1クロック信号CLK1の周波数が最適値となるまで追い込む。送受信システム1は、ステップS8からステップS7に移行した後、第1クロック信号CLK1の周波数に応じて、通常動作又はクロック信号制御動作を実行する。
 一方、信号生成部134におけるクロック信号比較処理の結果が第2クロック信号CLK2と基準クロック信号INCKとの周波数が一致していたとする。または、信号生成部134における第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、発振器112で設定可能な周波数の分解能よりも小さかったとする。この場合、制御部131は、センサ装置10Aから送信される第1クロック信号CLK1の周波数が最適値であると判定する(YES)。
 (図5のステップS9) 
 センサ装置10Aから送信される第1クロック信号CLK1の周波数が最適値であると判定されると、信号生成部134は、第1クロック信号CLK1の周波数が最適値であることを示す周波数コード(OK)をレジスタ信号Rsに含める。制御部131は、レジスタ信号送信部136を制御して、レジスタ信号Rsをセンサ装置10Aへ送信する。
 センサ装置10Aにおいて、制御部111は、受信装置10Bから送信されたレジスタ信号Rsを受信し、周波数コード(OK)が含まれている場合に、データ通信をそのまま維持する。
 なお、信号生成部134は、第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、ある周波数以上の場合に、初期キャリブレーションに戻す旨を示す初期化情報をレジスタ信号Rsに含める。制御部131は、レジスタ信号送信部136を制御して、レジスタ信号Rsをセンサ装置10Aへ送信する。
 センサ装置10Aにおいて、制御部111は、受信装置10Bから送信されたレジスタ信号Rsを受信し、初期化情報が含まれている場合に、センサ装置10Aを初期キャリブレーションを実行する状態に移行する。これにより、センサ装置10Aは、初期キャリブレーションを開始し、送受信システム1を再構築する。
 <第1の実施形態による作用効果> 
 以上のように第1の実施形態によれば、第1クロック信号CLK1の周波数を制御するために、センサ装置10Aと受信装置10Bとの間を接続する信号伝送路NL2を、分周器117から出力される第2クロック信号CLK2の送信用とレジスタ信号Rsの通信用とで共用できるので、センサ装置10Aと受信装置10Bとの間の配線構造を簡素化できる。
 また、上記第1の実施形態によれば、センサ装置10Aにおいて、分周器117から出力される第2クロック信号CLK2と、レジスタ信号送信部116から出力されるレジスタ信号Rsとを、選択的に切り替えて受信装置10Bへ信号伝送路NL2を介して出力する切替器118を備えることで、レジスタ信号通信用のピン(端子)と第2クロック信号送信用のピン(端子)とを共用できることにより、センサ装置10Aのピン数(端子数)を削減でき、センサ装置10Aの小型化を図ることができる。
 さらに、上記第1の実施形態によれば、センサ装置10Aにおける第1クロック信号CLK1の周波数と受信装置10Bにおける基準クロック信号INCKの周波数とがかけ離れている場合、受信装置10Bの再生部133bはセンサ装置10Aから送られてくる第1クロック信号CLK1をロックすることができないため、起動時から撮像データDsが受信装置へ送信開始されるまでの間で、信号伝送路NL2を利用して、第1クロック信号CLK1の初期キャリブレーションを実行することで、撮像データDsの送信開始前に、センサ装置10Aにおける第1クロック信号CLK1の周波数と受信装置10Bにおける基準クロック信号INCKの周波数との差を小さくすることができる。また、撮像データDsが受信装置10Bへ送信開始された後に、信号伝送路NL2をレジスタ信号Rsの通信のみに使用することができる。
 <第2の実施形態> 
 本技術の第2の実施形態によるセンサ装置、受信装置及び送受信システムについて図6を用いて説明する。なお、上記第1の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 図6に示すように、第2の実施形態による送受信システム2は、所定信号を送信するセンサ装置20Aと、センサ装置20Aから送信される所定信号を受信する受信装置20Bとを備えている。
 センサ装置20Aの送信部11は、データ送信部215を有する。データ送信部215は、第1クロック信号CLK1が入力される分周器215aと、並列直列変換部215bと、ドライバ215cとを有する。データ送信部215のドライバ215cは、例えば、並列直列変換部215bから第1クロック信号CLK1に同期して入力されるシングルエンド方式の撮像データDsをシングルエンド方式のまま信号伝送路NL1へ出力するようになっている。
 受信装置20Bの受信部13は、データ受信部233を有する。データ受信部233は、ドライバ233aと、再生部233bと、分周器233cと、直列並列変換部233dとを有する。データ受信部233のドライバ233aは、センサ装置20Aのドライバ215cから入力されるシングルエンド方式の撮像データDsを後段の再生部233bに出力する。
 <第2の実施形態による作用効果> 
 第2の実施形態によれば、上記第1の実施形態と同様の作用効果が得られるとともに、送信部11及び受信部13において、入出力などに用いられるピン数(端子数)の削減を図ることができる。
 <第3の実施形態> 
 本技術の第3の実施形態によるセンサ装置、受信装置及び送受信システムについて図7を用いて説明する。なお、上記第1の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 第3の実施形態によるセンサ装置、受信装置及び送受信システムでは、データ送信部が複数備えられ、データ受信部が複数備えられている。
 図7に示すように第3の実施形態による送受信システム3は、所定信号を送信するセンサ装置30Aと、センサ装置30Aから送信される所定信号を受信する受信装置30Bとを備えている。
 センサ装置30Aに備えられた送信部31は、複数(図7では2つ図示されている)のデータ送信部115を有している。複数のデータ送信部115はそれぞれ、上記第1の実施形態におけるデータ送信部115と同じ構成を有し、同じ機能を発揮するようになっている。
 受信装置30Bに備えられた受信部33は、複数(図7では2つ図示されている)のデータ受信部133を有している。複数のデータ受信部133はそれぞれ、上記第1の実施形態におけるデータ受信部133と同じ構成を有し、同じ機能を発揮するようになっている。受信部33は、送信部31に設けられたデータ送信部115と同じ数のデータ受信部133を有している。データ送信部115及びデータ受信部133は、1対1の関係を満たすように接続されている。
 受信部33に備えられた信号生成部334は、複数のデータ受信部133から出力されるそれぞれの第2クロック信号CLK2が切替器338を介して入力されるようになっている。また、信号生成部334は、複数のデータ受信部133から入力される第2クロック信号CLK2の全てと基準クロック信号INCKとを比較するようになっている。なお、信号生成部334は、複数の第2クロック信号CLK2のいずれかと、基準クロック信号INCKとを比較するように構成されていてもよい。
 <第3の実施形態による作用効果> 
 上記第3の実施形態によれば、上記第1の実施形態と同様の作用効果が得られるとともに、受信装置30Bの信号生成部334において、複数のデータ送信部115及び複数のデータ受信部133のいずれかにおける第1クロック信号CLK1の送信が失敗していても、第2クロック信号CLK2と基準クロック信号INCKとを比較して第1クロック信号CLK1を制御することができる。
 なお、複数のデータ送信部115それぞれのドライバ115cは、例えば並列直列変換部115bから第1クロック信号CLK1に同期して入力されるシングルエンド方式の撮像データDsをシングルエンド方式のまま出力するように構成されていてもよい。
 <第4の実施形態> 
 本技術の第4の実施形態によるセンサ装置、受信装置及び送受信システムについて図8を用いて説明する。なお、上記第3の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 第4の実施形態によるセンサ装置、受信装置及び送受信システムでは、データ送信部が複数備えられ、データ受信部が複数備えられ、データ送信部毎に周波数を変更可能な分周器が備えられている。
 図8に示すように第4の実施形態による送受信システム4は、所定信号を送信するセンサ装置40Aと、センサ装置40Aから送信される所定信号を受信する受信装置40Bとを備えている。
 センサ装置40Aに備えられた送信部41は、複数(図8では2つ図示されている)のデータ送信部115を有している。複数のデータ送信部115はそれぞれ、上記第1の実施形態におけるデータ送信部115と同じ構成を有し、同じ機能を発揮するようになっている。また、複数のデータ送信部115それぞれに、周波数可変型の分周器411が設けられる。発振器112から出力される第1クロック信号CLK1は、分周器411で周波数が変更された後、データ送信部115の分周器115aに入力される。分周器411に設定する周波数設定値は、レジスタ113に記憶されている。そして、制御部111による制御により、分周器411には、最適な周波数設定値が設定されることになる。
 受信装置40Bに備えられた受信部43は、複数(図8では2つ図示されている)のデータ受信部133を有している。複数のデータ受信部133はそれぞれ、上記第1の実施形態におけるデータ受信部133と同じ構成を有し、同じ機能を発揮するようになっている。受信部43は、送信部41に設けられたデータ送信部115と同じ数のデータ受信部133を有している。データ送信部115及びデータ受信部133は、1対1の関係を満たすように接続されている。
 受信部43に備えられた信号生成部334は、複数のデータ受信部133から出力されるそれぞれの第2クロック信号CLK2が切替器338を介して入力されるようになっている。また、信号生成部334は、複数のデータ受信部133から入力される第2クロック信号CLK2の全てと基準クロック信号INCKとを比較するようになっている。なお、信号生成部334は、複数の第2クロック信号CLK2のいずれかと、基準クロック信号INCKとを比較するように構成されていてもよい。
 センサ装置40Aにおいて、データ送信部115及びデータ受信部133からなるレーン毎に設定内容の異なる周波数設定値をレジスタ113に複数記憶する。制御部111は、レーン毎に、負荷状況を監視し、負荷が大きいレーンについては、低周波数に設定するための第1周波数設定値をレジスタ113から読み出して分周器411に設定し、負荷が小さいレーンについては、高周波数に設定するための第2周波数設定値をレジスタ113から読み出して分周器411に設定する。
 また、制御部111は、例えば温度が25℃のときに、高周波数に設定するための第2周波数設定値をレジスタ113から読み出して分周器411に設定し、温度が40℃のときに、低周波数に設定するための第1周波数設定値をレジスタ113から読み出して分周器411に設定することも可能である。なお、周波数設定値の変更条件としては、温度以外に例えばプロセス、電源等を用いることが可能である。
 <第4の実施形態による作用効果> 
 上記第4の実施形態によれば、上記第3の実施形態と同様の作用効果が得られるとともに、プロセス、電源、温度等の条件に応じて、受信装置40B側から制御する第1クロック信号CLK1の周波数を変更し、送受信システム4を効率良く、安定的に動作させることが可能となる。
 また、上記第4の実施形態によれば、レーン毎の負荷状況を監視し、負荷状況に応じて、レーン毎のデータレートを変更し、送受信システム4を効率良く動作させることが可能となる。
 <第5の実施形態> 
 本技術の第5の実施形態によるセンサ装置、受信装置及び送受信システムについて図9を用いて説明する。なお、上記第1の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 第5の実施形態によるセンサ装置50A、受信装置50B及び送受信システム5では、受信装置50Bにおいて、切替器138を削除し、センサ装置50Aから信号伝送路NL2を介して送信される第2クロック信号CLK2をそのまま信号生成部531に入力するようにしている。
 <第5の実施形態による送受信システムの動作> 
 次に、第5の実施形態によるセンサ装置50A、受信装置50B及び送受信システム5によるクロック信号の周波数の制御処理について図9を参照しつつ図10及び図11を用いて説明する。図10は、送受信システム5の起動時から起動後に至り実行されるセンサ装置50Aと受信装置50Bとの間の通信動作を示すタイミングチャートである。図11は、送受信システム5の起動時から起動後に至り実行されるクロック信号の周波数の制御処理を示すフローチャートである。第5の実施形態では、理解を容易にするため、送受信システム5の処理フローは、起動時(初期キャリブレーション)及び起動後(通常動作)の動作時に分けられている。
 第5の実施形態による送受信システム5では、まず、センサ装置50A及び受信装置50Bに電源が投入されることによって、図10(a)に示すイネーブル信号がローからハイに変化し起動時の処理が開始される(図10(b)に示すOSC Wake up)。
 (図11のステップS51) 
 図11に示すように、ステップS51において、センサ装置50Aは、起動から一定期間まで待って、第1クロック信号CLK1の周波数を所定値に設定し、ステップS52に処理を移行する。センサ装置50Aの制御部111は、発振器112の設定値に所定値として第1クロック信号CLK1の周波数の初期値(例えば設定値)を設定する。
 (図11のステップS52) 
 図10(b)に示す初期キャリブレーションにおいて、センサ装置50Aは、ステップS51において設定された所定値の周波数の第1クロック信号CLK1を、第2クロック信号CLK2に分周して、信号伝送路NL2を介して受信装置50Bに送信する。このとき、制御部111は、分周器117及び切替器118を制御して、受信装置50Bに対し第2クロック信号CLK2(図10(c)に示すクロック出力)を信号伝送路NL2を介して送信する。
 (図11のステップS53) 
 送受信システム5は、ステップS52に引き続いて、センサ装置50Aから受信装置50Bに送信された第2クロック信号CLK2の制御処理を実行する。第2クロック信号CLK2の制御処理では、まず、受信装置50Bは、センサ装置50Aから送信された第2クロック信号CLK2と基準クロック信号INCKとを比較するクロック信号比較処理を実行する。クロック信号比較処理において、信号生成部531は、制御部131に制御され、センサ装置50Aから送信される第2クロック信号CLK2の周波数と、受信装置50Bの外部から入力される基準クロック信号INCKの周波数との差分を取得する。
 (図11のステップS54) 
 クロック信号比較処理を実行する前に、センサ装置50Aにおいて、制御部111は、受信装置50Bへ指定された回数だけ第2クロック信号CLK2を送信した後、発振器112を停止する。
 受信装置50Bにおいて、制御部131は、センサ装置50Aから第2クロック信号CLK2を指定された回数だけ受信することにより、発振器112が停止したことを感知してから、信号生成部531で取得される第2クロック信号CLK2の周波数と基準クロック信号INCKの周波数との差分に基づき、レジスタ信号送信部136及びレジスタ信号受信部137を制御して、発振器112の設定値を変更する(図10(b)に示す初期キャリブレーション及び図10(c)に示すREG通信)。
 (図11のステップS55) 
 第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、発振器112で設定可能な周波数の分解能よりも大きかったとする。この場合、制御部131は、センサ装置50Aから送信される第2クロック信号CLK2の周波数が最適値でないと判定する(NO)。これにより、受信装置50Bは、レジスタ信号Rsをセンサ装置50Aに送信する。信号生成部531は、第1クロック信号CLK1の周波数が最適値でないことを示す周波数コード(NG)をレジスタ信号Rsに含め、上記ステップS52の処理に移行する。送受信システム5は、第2クロック信号CLK2と基準クロック信号INCKとの周波数差が所定の誤差範囲外から所定の誤差範囲内となり、さらに第1クロック信号CLK1の周波数が最適値となるまで追い込む。送受信システム5は、ステップS55からステップS52に移行した後、ステップS52からステップS55までの処理を実行する。
 一方、信号生成部531におけるクロック信号比較処理の結果が第2クロック信号CLK2と基準クロック信号INCKとの周波数が一致していたとする。または、信号生成部531における第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、発振器112で設定可能な周波数の分解能よりも小さかったとする。この場合、制御部131は、センサ装置50Aから送信される第1クロック信号CLK1の周波数が最適値であると判定する(YES)。
 (図11のステップS56) 
 センサ装置50Aから送信される第1クロック信号CLK1の周波数が最適値であると判定されると、信号生成部531は、第1クロック信号CLK1の周波数が最適値であることを示す周波数コード(OK)をレジスタ信号Rsに含める。制御部131は、レジスタ信号送信部136を制御して、レジスタ信号Rsをセンサ装置50Aへ送信する。
 センサ装置50Aにおいて、制御部111は、レジスタ信号受信部114を制御して、受信装置50Bから送信されたレジスタ信号Rsを受信し、周波数コード(OK)が含まれている場合に、センサ装置50Aを起動処理(図10(b)に示す初期キャリブレーション)が完了した状態に移行する。これにより、センサ装置50A及び受信装置50Bの起動時の処理が終了し、センサ装置50Aは、通常動作処理(図10(b)に示す通常動作)を開始する。
 (図11のステップS57) 
 センサ装置50Aは、並列形式の撮像データDpを直列形式の撮像データDsに変更するとともに、撮像データDsに第1クロック信号CLK1を埋め込んでクロック埋込信号EBを生成する。なお、センサ装置50Aは、撮像データDsに第1クロック信号CLK1を埋め込まないように構成されてもよい。データ送信部115の並列直列変換部115bは、制御部111に制御されて、発振器112から入力される第1クロック信号CLK1に同期する撮像データDsをドライバ115cに出力する。ドライバ115cは、並列直列変換部115bから入力される撮像データDs及び発振器112から入力される第1クロック信号CLK1を差動方式の撮像データDsに埋め込む。こうして、ドライバ115cは、クロック埋込信号EBを生成する。
 センサ装置50Aは、クロック埋込信号EB(図10(d)に示すデータ)を信号伝送路NL1を介して受信装置50Bに出力する。データ送信部115は、制御部111に制御され、ドライバ115cで生成されたクロック埋込信号EBを受信装置50Bに送信する。また、センサ装置50Aにおいて、制御部111は、通常動作時であっても、受信装置50Bへ指定された回数だけ第2クロック信号CLK2を送信した後、発振器112を停止する。
 受信装置50Bにおいて、制御部131は、クロック埋込信号EBを受信するとともに、センサ装置50Aから第2クロック信号CLK2を指定された回数だけ受信することにより、発振器112が停止したことを感知してから、信号生成部134で取得される第2クロック信号CLK2の周波数と基準クロック信号INCKの周波数との差分に基づき、レジスタ信号送信部136及びレジスタ信号受信部137を制御して、信号伝送路NL2を介してレジスタ信号Rsの通信を実行し(図10(b)に示す通常動作及び図10(c)に示すクロック出力及びREG通信)、発振器112の設定値を変更する。
 以後、送受信システム5は、ステップS52からステップS55までの処理を繰り返し実行する。
 なお、信号生成部531は、第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、ある周波数以上の場合に、初期キャリブレーションに戻す旨を示す初期化情報をレジスタ信号Rsに含める。制御部131は、レジスタ信号送信部136を制御して、レジスタ信号Rsをセンサ装置50Aへ送信する。
 センサ装置50Aにおいて、制御部111は、受信装置50Bから送信されたレジスタ信号Rsを受信し、初期化情報が含まれている場合に、センサ装置50Aを初期キャリブレーションを実行する状態に移行する。これにより、センサ装置50Aは、初期キャリブレーションを開始し、送受信システム5を再構築する。
 <第5の実施形態による作用効果> 
 上記第5の実施形態によれば、上記第1の実施形態と同様の作用効果が得られるとともに、信号伝送路NL2を利用して、第2クロック信号CLK2とレジスタ信号Rsとを間欠動作させて、第1クロック信号CLK1の制御を行うことで、データ通信中に受信装置50Bの再生部133bから第1クロック信号CLK1を抽出できなくても、信号生成部531において、第2クロック信号CLK2と基準クロック信号INCKとを比較して第1クロック信号CLK1を制御することができる。
 <第6の実施形態> 
 本技術の第6の実施形態によるセンサ装置、受信装置及び送受信システムについて図12を用いて説明する。なお、上記第5の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 図12に示すように、第6の実施形態による送受信システム6は、所定信号を送信するセンサ装置60Aと、センサ装置60Aから送信される所定信号を受信する受信装置60Bとを備えている。
 センサ装置60Aの送信部61は、データ送信部615を有する。データ送信部615は、第1クロック信号CLK1が入力される分周器615aと、並列直列変換部615bと、ドライバ615cとを有する。データ送信部615のドライバ615cは、例えば、並列直列変換部615bから第1クロック信号CLK1に同期して入力されるシングルエンド方式の撮像データDsをシングルエンド方式のまま信号伝送路NL1へ出力するようになっている。
 受信装置60Bの受信部63は、データ受信部633を有する。データ受信部633は、ドライバ633aと、再生部633bと、分周器633cと、直列並列変換部633dとを有する。データ受信部633のドライバ633aは、センサ装置60Aのドライバ615cから入力されるシングルエンド方式の撮像データDsを後段の再生部633bに出力する。
 <第6の実施形態による作用効果> 
 第6の実施形態によれば、上記第5の実施形態と同様の作用効果が得られるとともに、送信部61及び受信部63において、入出力などに用いられるピン数(端子数)の削減を図ることができる。
 <第7の実施形態> 
 本技術の第7の実施形態によるセンサ装置、受信装置及び送受信システムについて図13を用いて説明する。なお、上記第5の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 第7の実施形態によるセンサ装置、受信装置及び送受信システムでは、データ送信部が複数備えられ、データ受信部が複数備えられている。
 図13に示すように第7の実施形態による送受信システム7は、所定信号を送信するセンサ装置70Aと、センサ装置70Aから送信される所定信号を受信する受信装置70Bとを備えている。
 センサ装置70Aに備えられた送信部71は、複数(図13では2つ図示されている)のデータ送信部115を有している。複数のデータ送信部115はそれぞれ、上記第1の実施形態におけるデータ送信部115と同じ構成を有し、同じ機能を発揮するようになっている。
 受信装置70Bに備えられた受信部73は、複数(図13では2つ図示されている)のデータ受信部133を有している。複数のデータ受信部133はそれぞれ、上記第1の実施形態におけるデータ受信部133と同じ構成を有し、同じ機能を発揮するようになっている。受信部73は、送信部71に設けられたデータ送信部115と同じ数のデータ受信部133を有している。データ送信部115及びデータ受信部133は、1対1の関係を満たすように接続されている。
 <第7の実施形態による作用効果> 
 上記第7の実施形態によれば、上記第5の実施形態と同様の作用効果が得られる。
 なお、複数のデータ送信部115それぞれのドライバ115cは、例えば並列直列変換部115bから第1クロック信号CLK1に同期して入力されるシングルエンド方式の撮像データDsをシングルエンド方式のまま出力するように構成されていてもよい。
 <第8の実施形態> 
 本技術の第8の実施形態によるセンサ装置、受信装置及び送受信システムについて図14を用いて説明する。なお、上記第1の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 第8の実施形態によるセンサ装置80A、受信装置80B及び送受信システム8では、センサ装置80Aの送信部81において、発振器112から発振される第1クロック信号CLK1で動作するカウンタ(Fcntで表記)811を有している。
 カウンタ811は、カウントしたカウント値をデータソース82に出力するようになっている。データソース82は、入力されるカウント値を撮像データDpに埋め込んでデータ送信部115に送信する。
 受信装置80Bの受信部83において、信号生成部834を有する。信号生成部834は、通常動作時に、入力される撮像データDpに埋め込まれたカウント値を抽出する機能を有する。
 <第8の実施形態による送受信システムの動作> 
 次に、第8の実施形態によるセンサ装置80A、受信装置80B及び送受信システム8によるクロック信号の周波数の制御処理について図14を参照しつつ図15、図16及び図17を用いて説明する。図15は、送受信システム8の起動時から起動後に至り実行されるセンサ装置80Aと受信装置80Bとの間の通信動作を示すタイミングチャートである。図16は、送受信システム8の通常動作時にカウント値の比較処理を示すタイミングチャートである。図17は、送受信システム8の起動時から起動後に至り実行されるクロック信号の周波数の制御処理を示すフローチャートである。第8の実施形態では、理解を容易にするため、送受信システム8の処理フローは、起動時(初期キャリブレーション)及び起動後(通常動作)の動作時に分けられている。
 第8の実施形態による送受信システム8では、まず、センサ装置80A及び受信装置80Bに電源が投入されることによって、図15(a)に示すイネーブル信号がローからハイに変化し起動時の処理が開始される(図15(b)に示すOSC Wake up)。
 (図17のステップS81) 
 図17に示すように、ステップS81において、センサ装置80Aは、起動から一定期間まで待って、第1クロック信号CLK1の周波数を所定値に設定し、ステップS82に処理を移行する。センサ装置80Aの制御部111は、発振器112の設定値に所定値として第1クロック信号CLK1の周波数の初期値(例えば設定値)を設定する。
 (図17のステップS82) 
 図15(b)に示す初期キャリブレーションにおいて、センサ装置80Aは、ステップS81において設定された所定値の周波数の第1クロック信号CLK1を、第2クロック信号CLK2に分周して、信号伝送路NL2を介して受信装置80Bに送信する。このとき、制御部111は、分周器117及び切替器118を制御して、受信装置80Bに対し第2クロック信号CLK2(図15(c)に示すクロック出力)を信号伝送路NL2を介して送信する。
 (図17のステップS83) 
 送受信システム8は、ステップS82に引き続いて、センサ装置80Aから受信装置80Bに送信された第2クロック信号CLK2の制御処理を実行する。第2クロック信号CLK2の制御処理では、まず、受信装置80Bは、センサ装置80Aから送信された第2クロック信号CLK2と基準クロック信号INCKとを比較するクロック信号比較処理を実行する。クロック信号比較処理において、信号生成部834は、制御部131に制御され、センサ装置80Aから送信される第2クロック信号CLK2の周波数と、受信装置80Bの外部から入力される基準クロック信号INCKの周波数との差分を取得する。
 (図17のステップS84) 
 クロック信号比較処理を実行する前に、センサ装置80Aにおいて、制御部111は、受信装置80Bへ指定された回数だけ第2クロック信号CLK2を送信した後、発振器112を停止する。
 受信装置80Bにおいて、制御部131は、センサ装置80Aから第2クロック信号CLK2を指定された回数だけ受信することにより、発振器112が停止したことを感知してから、信号生成部834で取得される第2クロック信号CLK2の周波数と基準クロック信号INCKの周波数との差分に基づき、レジスタ信号送信部136及びレジスタ信号受信部137を制御して、センサ装置80Aにレジスタ信号Rsを送信して発振器112の設定値を変更する(図15(b)に示す初期キャリブレーション及び図15(c)に示すREG通信)。
 (図17のステップS85) 
 第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、発振器112で設定可能な周波数の分解能よりも大きかったとする。この場合、制御部131は、センサ装置80Aから送信される第2クロック信号CLK2の周波数が最適値でないと判定する(NO)。これにより、受信装置80Bは、レジスタ信号Rsをセンサ装置80Aに送信する。信号生成部834は、第1クロック信号CLK1の周波数が最適値でないことを示す周波数コード(NG)をレジスタ信号Rsに含め、上記ステップS82の処理に移行する。送受信システム8は、第2クロック信号CLK2と基準クロック信号INCKとの周波数差が所定の誤差範囲外から所定の誤差範囲内となり、さらに第1クロック信号CLK1の周波数が最適値となるまで追い込む。送受信システム8は、ステップS85からステップS82に移行した後、ステップS82からステップS85までの処理を繰り返し実行する。
 一方、信号生成部834におけるクロック信号比較処理の結果が第2クロック信号CLK2と基準クロック信号INCKとの周波数が一致していたとする。または、信号生成部834における第2クロック信号CLK2と基準クロック信号INCKとの周波数差が、発振器112で設定可能な周波数の分解能よりも小さかったとする。この場合、制御部131は、センサ装置80Aから送信される第1クロック信号CLK1の周波数が最適値であると判定する(YES)。
 (図17のステップS86) 
 センサ装置80Aから送信される第1クロック信号CLK1の周波数が最適値であると判定されると、信号生成部834は、第1クロック信号CLK1の周波数が最適値であることを示す周波数コード(OK)をレジスタ信号Rsに含める。制御部131は、レジスタ信号送信部136を制御して、レジスタ信号Rsをセンサ装置80Aへ送信する。
 センサ装置80Aにおいて、制御部111は、レジスタ信号受信部114を制御して、受信装置80Bから送信されたレジスタ信号Rsを受信し、周波数コード(OK)が含まれている場合に、センサ装置80Aを起動処理(図15(b)に示す初期キャリブレーション)が完了した状態に移行する。これにより、センサ装置80A及び受信装置80Bの起動時の処理が終了し、センサ装置80Aは、通常動作処理(図15(b)に示す通常動作)を開始する。
 (図17のステップS87) 
 センサ装置80Aは、カウンタ811によりカウントされたカウント値を、並列形式の撮像データDpに埋め込み、並列形式の撮像データDpを直列形式の撮像データDsに変更するとともに、撮像データDsに第1クロック信号CLK1を埋め込んでクロック埋込信号EBを生成する。データ送信部115の並列直列変換部115bは、制御部111に制御されて、発振器112から入力される第1クロック信号CLK1に同期する撮像データDsをドライバ115cに出力する。ドライバ115cは、並列直列変換部115bから入力される撮像データDs及び発振器112から入力される第1クロック信号CLK1を差動方式の撮像データDsに埋め込む。こうして、ドライバ115cは、クロック埋込信号EBを生成する。
 センサ装置80Aは、クロック埋込信号EB(図15(d)に示すデータ)を信号伝送路NL1を介して受信装置80Bに出力する。データ送信部115は、制御部111に制御され、ドライバ115cで生成されたクロック埋込信号EBを受信装置80Bに送信する。
 受信装置80Bは、センサ装置80Aから送信されたクロック埋込信号EBから第1クロック信号CLK1を再生するとともに、直列形式の撮像データDsを並列形式の撮像データDpに変換する。データ受信部133は、制御部131に制御され、第2クロック信号CLK2に同期する撮像データDpをデータ処理部14に出力するとともに、切替器138を介して信号生成部834に出力する。
 (図17のステップS88) 
 信号生成部834は、図16(1)で示すように、入力される撮像データDpからカウント値「00F」を抽出すると、基準クロック信号INCKで動作するカウンタをリセットし、カウント値「00F」を初期値としてカウントを開始する。
 (図17のステップS89) 
 信号生成部834は、図16(2)で示すように、一定期間後に、入力される撮像データDpからカウント値「11F」を抽出すると、時間t1後に基準クロック信号INCKで動作するカウンタでカウントされるカウント値が「11F」であるか否かを判定する。ここでは、「11D」であり、センサ装置80Aのカウントが早いので、制御部131はレジスタ信号送信部136及びレジスタ信号受信部137を制御して、周波数が高いに反映された周波数コードをレジスタ信号Rsに含めて、信号伝送路NL2を介してセンサ装置80Aに送信する(図16(3))。
 センサ装置80Aにおいて、制御部111は、受信装置80Bからレジスタ信号Rsを受信すると、周波数が高いに反映された周波数コードが含まれている場合に、発振器112に設定済みの周波数設定値より低い周波数設定値をレジスタ113から読み出して、発振器112に設定変更する。
 (図17のステップS90) 
 制御部131は、センサ装置80Aのカウント値と受信装置80Bのカウント値との差に基づいて、所望の範囲の周波数でないと判定した場合(NO)、第1クロック信号CLK1の周波数が最適値でないことを示す周波数コード(NG)をレジスタ信号Rsに含め、レジスタ信号Rsをセンサ装置80Aに送信し、上記ステップS87の処理に移行する。送受信システム8は、第1クロック信号CLK1と基準クロック信号INCKとの周波数差が所定の誤差範囲外から所定の誤差範囲内となり、さらに第1クロック信号CLK1の周波数が最適値となるまで追い込む。送受信システム8は、ステップS90からステップS87に移行した後、第1クロック信号CLK1の周波数に応じて、通常動作又はクロック信号制御動作を実行する。
 一方、センサ装置80Aのカウント値と受信装置80Bのカウント値とが一致していたとする。または、センサ装置80Aのカウント値と受信装置80Bのカウント値との差から、発振器112で設定可能な周波数の分解能よりも小さかったとする。この場合、制御部131は、センサ装置80Aから送信される第1クロック信号CLK1の周波数が最適値であると判定する(YES)。
 (図17のステップS91) 
 センサ装置80Aから送信される第1クロック信号CLK1の周波数が最適値であると判定されると、信号生成部834は、第1クロック信号CLK1の周波数が最適値であることを示す周波数コード(OK)をレジスタ信号Rsに含める。制御部131は、レジスタ信号送信部136を制御して、レジスタ信号Rsをセンサ装置80Aへ送信する。
 センサ装置80Aにおいて、制御部111は、受信装置80Bから送信されたレジスタ信号Rsを受信し、周波数コード(OK)が含まれている場合に、データ通信をそのまま維持する。
 なお、信号生成部834は、第1クロック信号CLK1と基準クロック信号INCKとの周波数差が、ある周波数以上の場合に、初期キャリブレーションに戻す旨を示す初期化情報をレジスタ信号Rsに含める。制御部131は、レジスタ信号送信部136を制御して、レジスタ信号Rsをセンサ装置80Aへ送信する。
 センサ装置80Aにおいて、制御部111は、受信装置80Bから送信されたレジスタ信号Rsを受信し、初期化情報が含まれている場合に、センサ装置80Aを初期キャリブレーションを実行する状態に移行する。これにより、センサ装置80Aは、初期キャリブレーションを開始し、送受信システム8を再構築する。
 <第8の実施形態による作用効果> 
 上記第8の実施形態によれば、通常動作時において、センサ装置80Aにてカウンタ811を有し、所定期間内のカウント値を撮像データDpに埋め込んで受信装置80Bに信号伝送路NL1を介して送信し、受信装置80Bにて、基準クロック信号で動作するカウンタによるカウント値とセンサ装置80のカウンタ811によるカウント値とを比較し、比較結果に基づいて、センサ装置80Aの第1クロック信号CLK1の制御を行うことができる。従って、データ通信中に受信装置80Bの再生部133bから第1クロック信号CLK1を抽出できなくても、第1クロック信号CLK1を制御することができる。
 <第9の実施形態> 
 本技術の第9の実施形態によるセンサ装置、受信装置及び送受信システムについて図18を用いて説明する。なお、上記第8の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 図18に示すように、第9の実施形態による送受信システム9は、所定信号を送信するセンサ装置90Aと、センサ装置90Aから送信される所定信号を受信する受信装置90Bとを備えている。
 センサ装置90Aの送信部91は、データ送信部915を有する。データ送信部915は、第1クロック信号CLK1が入力される分周器915aと、並列直列変換部915bと、ドライバ915cとを有する。データ送信部915のドライバ915cは、例えば、並列直列変換部915bから第1クロック信号CLK1に同期して入力されるシングルエンド方式の撮像データDsをシングルエンド方式のまま信号伝送路NL1へ出力するようになっている。
 受信装置90Bの受信部93は、データ受信部933を有する。データ受信部933は、ドライバ933aと、再生部933bと、分周器933cと、直列並列変換部933dとを有する。データ受信部933のドライバ933aは、センサ装置90Aのドライバ915cから入力されるシングルエンド方式の撮像データDsを後段の再生部933bに出力する。
 <第9の実施形態による作用効果> 
 第9の実施形態によれば、上記第8の実施形態と同様の作用効果が得られるとともに、送信部91及び受信部93において、入出力などに用いられるピン数(端子数)の削減を図ることができる。
 <第10の実施形態> 
 本技術の第10の実施形態によるセンサ装置、受信装置及び送受信システムについて図19を用いて説明する。なお、上記第8の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 第10の実施形態によるセンサ装置、受信装置及び送受信システムでは、データ送信部が複数備えられ、データ受信部が複数備えられている。
 図19に示すように第10の実施形態による送受信システム10は、所定信号を送信するセンサ装置100Aと、センサ装置100Aから送信される所定信号を受信する受信装置100Bとを備えている。
 センサ装置100Aに備えられた送信部101は、複数(図19では2つ図示されている)のデータ送信部115を有している。複数のデータ送信部115はそれぞれ、上記第1の実施形態におけるデータ送信部115と同じ構成を有し、同じ機能を発揮するようになっている。
 受信装置100Bに備えられた受信部103は、複数(図19では2つ図示されている)のデータ受信部133を有している。複数のデータ受信部133はそれぞれ、上記第1の実施形態におけるデータ受信部133と同じ構成を有し、同じ機能を発揮するようになっている。受信部103は、送信部101に設けられたデータ送信部115と同じ数のデータ受信部133を有している。データ送信部115及びデータ受信部133は、1対1の関係を満たすように接続されている。
 センサ装置100Aにおいて、データソース82は、カウンタ811から出力されるカウント値を、あるデータ送信部115及びデータ受信部133からなる1レーンの撮像データDpに埋め込んでも良いし、あるレーンのデータ受信に失敗していることを想定して複数レーンに埋め込んでも良い。
 受信部103に備えられた信号生成部1034は、複数のデータ受信部133から出力されるそれぞれの撮像データDpが切替器1038を介して入力されるようになっている。また、信号生成部1034は、複数のデータ受信部133から入力される撮像データDpに含まれるカウント値の全てと基準クロック信号INCKに対応するカウント値とを比較するようになっている。なお、信号生成部1034は、複数レーンのカウント値のいずれかと、基準クロック信号INCKに対応するカウント値とを比較するように構成されていてもよい。
 <第10の実施形態による作用効果> 
 上記第10の実施形態によれば、上記第3及び第8の実施形態と同様の作用効果が得られる。
 なお、複数のデータ送信部115それぞれのドライバ115cは、例えば並列直列変換部115bから第1クロック信号CLK1に同期して入力されるシングルエンド方式の撮像データDsをシングルエンド方式のまま出力するように構成されていてもよい。
 <第11の実施形態> 
 本技術の第11の実施形態によるセンサ装置、受信装置及び送受信システムについて図20を用いて説明する。なお、上記第10の実施形態によるセンサ装置、受信装置及び送受信システムと同一の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
 第11の実施形態によるセンサ装置、受信装置及び送受信システムでは、データ送信部が複数備えられ、データ受信部が複数備えられ、データ送信部毎に周波数を変更可能な分周器と、第1クロック信号CLK1で動作するカウンタとが備えられている。
 図20に示すように第11の実施形態による送受信システム110は、所定信号を送信するセンサ装置1100Aと、センサ装置1100Aから送信される所定信号を受信する受信装置1100Bとを備えている。
 センサ装置1100Aに備えられた送信部1101は、複数(図20では2つ図示されている)のデータ送信部115を有している。複数のデータ送信部115はそれぞれ、上記第1の実施形態におけるデータ送信部115と同じ構成を有し、同じ機能を発揮するようになっている。また、複数のデータ送信部115それぞれに、周波数可変型の分周器11011が設けられる。発振器112から出力される第1クロック信号CLK1は、分周器11011で周波数が変更された後、データ送信部115の分周器115a及びカウンタ11012に入力される。分周器11011に設定する周波数設定値は、レジスタ113に記憶されている。そして、制御部111による制御により、分周器11011には、最適な周波数設定値が設定されることになる。
 受信装置1100Bに備えられた受信部1103は、複数(図20では2つ図示されている)のデータ受信部133を有している。複数のデータ受信部133はそれぞれ、上記第1の実施形態におけるデータ受信部133と同じ構成を有し、同じ機能を発揮するようになっている。受信部1103は、送信部1101に設けられたデータ送信部115と同じ数のデータ受信部133を有している。データ送信部115及びデータ受信部133は、1対1の関係を満たすように接続されている。
 受信部1103に備えられた信号生成部1034は、複数のデータ受信部133から出力される撮像データDpが切替器1038を介して入力されるようになっている。また、信号生成部1034は、複数のデータ受信部133から入力される撮像データDpに含まれるカウント値の全てと基準クロック信号INCKに対応するカウント値とを比較するようになっている。なお、信号生成部1034は、複数レーンのカウント値のいずれかと、基準クロック信号INCKに対応するカウント値とを比較するように構成されていてもよい。
 センサ装置1100Aにおいて、データ送信部115及びデータ受信部133からなるレーン毎に設定内容の異なる周波数設定値をレジスタ113に複数記憶する。制御部111は、レーン毎に、負荷状況を監視し、負荷が大きいレーンについては、低周波数に設定するための第1周波数設定値をレジスタ113から読み出して分周器11011に設定し、負荷が小さいレーンについては、高周波数に設定するための第2周波数設定値をレジスタ113から読み出して分周器11011に設定する。
 また、制御部111は、例えば温度が25℃のときに、高周波数に設定するための第2周波数設定値をレジスタ113から読み出して分周器11011に設定し、温度が40℃のときに、低周波数に設定するための第1周波数設定値をレジスタ113から読み出して分周器11011に設定することも可能である。なお、周波数設定値の変更条件としては、温度以外に例えばプロセス、電源等を用いることが可能である。
 <第11の実施形態による作用効果> 
 上記第11の実施形態によれば、上記第4及び第10の実施形態と同様の作用効果が得られるとともに、プロセス、電源、温度等の条件に応じて、受信装置1100B側から制御する第1クロック信号CLK1の周波数を変更し、送受信システム110を効率良く、安定的に動作させることが可能となる。
 また、上記第11の実施形態によれば、レーン毎の負荷状況を監視し、負荷状況に応じて、レーン毎のデータレートを変更し、送受信システム110を効率良く動作させることが可能となる。
 なお、複数のデータ送信部115それぞれのドライバ115cは、例えば並列直列変換部115bから第1クロック信号CLK1に同期して入力されるシングルエンド方式の撮像データDsをシングルエンド方式のまま出力するように構成されていてもよい。
 <その他の実施形態> 
 上記のように、本技術は第1乃至第11の実施形態によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第1乃至第11の実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
 なお、本開示は以下のような構成も取ることができる。 
(1)
 第1クロック信号を発振する発振器と、
 前記第1クロック信号に同期した撮像データを第1の信号伝送路を介して外部装置へ送信するデータ送信部と、
 前記第1クロック信号を分周して前記第1クロック信号よりも低い周波数となる第2クロック信号を生成し、前記第2クロック信号を前記外部装置へ前記第1の信号伝送路とは異なる第2の信号伝送路を介して送信するクロック信号送信部と、
 前記第1クロック信号の制御に必要な制御信号を前記外部装置との間で前記第2の信号伝送路を介して通信する制御信号通信部と
を備えるセンサ装置。
(2)
 前記クロック信号送信部から送信される前記第2クロック信号と、前記制御信号通信部から送信される前記制御信号とを、選択的に切り替えて前記外部装置へ前記第2の信号伝送路を介して出力する切替部を
備える前記(1)に記載のセンサ装置。
(3)
 前記クロック信号送信部は、起動時から前記撮像データが前記外部装置へ送信開始されるまでの間で、前記第2クロック信号を前記外部装置へ前記第2の信号伝送路を介して送信する
前記(1)に記載のセンサ装置。
(4)
 前記データ送信部は、
 前記発振器から入力される前記第1クロック信号を分周して前記第2クロック信号を生成する分周器と、
 前記第2クロック信号に同期して並列形式で入力される撮像データを前記第1クロック信号に同期する直列形式の撮像データに変換する並列直列変換部と、
 前記直列形式の撮像データを前記第1の信号伝送路を介して前記外部装置に送信する送信駆動部と
を備える前記(1)に記載のセンサ装置。
(5)
 前記データ送信部は、前記撮像データに前記第1クロック信号を埋め込んだ信号を前記第1の信号伝送路を介して前記外部装置に送信する
前記(1)に記載のセンサ装置。
(6)
 前記第1クロック信号で動作するカウンタを備え、
 前記データ送信部は、所定期間内に前記カウンタによりカウントしたカウント値を前記撮像データに埋め込んだ信号を、前記第1の信号伝送路を介して前記外部装置に送信する前記(5)に記載のセンサ装置。
(7)
 前記データ送信部は、複数備えられている
前記(1)から(6)のいずれか1に記載のセンサ装置。
(8)
 第1クロック信号に同期して外部装置から第1の信号伝送路を介して送信される撮像データを受信するデータ受信部と、
 前記第1クロック信号、前記第1クロック信号に基づく第2クロック信号、及び前記外部装置から第2の信号伝送路を介して送信される前記第2クロック信号のいずれか1つと、基準クロック信号とを比較した比較結果に基づいて前記第1クロック信号の制御に必要な制御信号を生成する信号生成部と、
 前記信号生成部で生成された前記制御信号を前記外部装置との間で前記第2の信号伝送路を介して通信する制御信号通信部と
を備える受信装置。
(9)
 前記データ受信部は、
 前記外部装置から入力される前記第1クロック信号の周波数を分周して前記第2クロック信号を生成する分周器と、
 前記第1クロック信号に同期して前記外部装置から前記第1の信号伝送路を介して直列形式で入力されるデータを前記第2クロック信号に同期する並列形式のデータに変換する直列並列変換部と
を有する前記(8)に記載の受信装置。
(10)
 前記データ受信部は、前記外部装置から前記第1の信号伝送路を介して前記撮像データに埋め込まれて送信される前記第1クロック信号を前記撮像データから再生する再生部を有する
前記(8)に記載の受信装置。
(11)
 前記基準クロック信号で動作するカウンタを備え、
 前記信号生成部は、所定期間内に前記カウンタによりカウントしたカウント値と、前記外部装置から送られ前記第1クロック信号に対応するカウント値とを比較した比較結果に基づいて前記制御信号を生成する
前記(8)に記載の受信装置。
(12)
 前記データ受信部は、複数備えられている
前記(8)から(11)のいずれか1に記載の受信装置。
(13)
 第1クロック信号を発振する発振器と、前記第1クロック信号に同期した撮像データを送信するデータ送信部とを有するセンサ装置と、
 前記センサ装置から送信される前記撮像データを受信するデータ受信部を有する受信装置と、
 前記センサ装置と前記受信装置との間に接続され、前記撮像データを伝送する第1の信号伝送路と、
 前記センサ装置と前記受信装置との間に接続され、撮像データ以外の信号を伝送する第2の信号伝送路と
を備え、
 前記センサ装置は、
 前記第1クロック信号を分周して前記第1クロック信号よりも低周波数となる第2クロック信号を生成し、前記第2クロック信号を前記受信装置へ前記第2の信号伝送路を介して送信するクロック信号送信部と、
 前記第1クロック信号の制御に必要な制御信号を前記受信装置との間で前記第2の信号伝送路を介して通信するセンサ側制御信号通信部と
を有し、
 前記受信装置は、
 前記センサ装置から送信される前記第2クロック信号、及び前記第1クロック信号に基づく第2クロック信号の一方と、基準クロック信号とを比較した比較結果に基づいて前記制御信号を生成する信号生成部と、
 前記信号生成部で生成された前記制御信号を前記センサ装置との間で前記第2の信号伝送路を介して通信する受信側制御信号送信部と
を有する
送受信システム。
(14)
 前記センサ装置は、
 前記クロック信号送信部から送信される前記第2クロック信号と、前記センサ側制御信号通信部から送信される前記制御信号とを、選択的に切り替えて前記受信装置へ前記第2の信号伝送路を介して出力する切替部を備える
前記(13)に記載の送受信システム。
(15)
 前記クロック信号送信部は、起動時から前記撮像データが前記受信装置へ送信開始されるまでの間で、前記第2クロック信号を前記受信装置へ前記第2の信号伝送路を介して送信する
前記(13)または(14)に記載の送受信システム。
(16)
 前記データ送信部は、
 前記発振器から入力される前記第1クロック信号を分周して前記第1クロック信号よりも低い周波数となる第2クロック信号を生成する第1の分周器と、
 前記第2クロック信号に同期して並列形式で入力される撮像データを前記第1クロック信号に同期する直列形式の撮像データに変換する並列直列変換部と、
 前記直列形式の撮像データを前記第1の信号伝送路を介して前記受信装置に送信する送信駆動部と
を備え、
 前記データ受信部は、
 前記センサ装置から送信される前記第1クロック信号の周波数を分周して前記第2クロック信号を生成する第2の分周器と、
 前記第1クロック信号に同期して前記センサ装置から前記第1の信号伝送路を介して直列形式で入力されるデータを前記第2クロック信号に同期する並列形式のデータに変換する直列並列変換部と
を有する前記(13)に記載の送受信システム。
(17)
 前記データ送信部は、前記撮像データに前記第1クロック信号を埋め込んだ信号を前記第1の信号伝送路を介して前記受信装置に送信し、
 前記データ受信部は、前記センサ装置から前記第1の信号伝送路を介して前記撮像データに埋め込まれて送信される前記第1クロック信号を前記撮像データから再生する再生部を有する
前記(13)に記載の送受信システム。
(18)
 前記センサ装置は、
 前記第1クロック信号で動作する第1のカウンタを備え、
 前記データ送信部は、所定期間内に前記第1のカウンタによりカウントしたカウント値を前記撮像データに埋め込んだ信号を、前記第1の信号伝送路を介して前記受信装置に送信し、
 前記受信装置は、
 前記基準クロック信号で動作する第2のカウンタを備え、
 前記信号生成部は、所定期間内に前記第2のカウンタによりカウントしたカウント値と、前記センサ装置から送られ前記第1のカウンタでカウントされたカウント値とを比較した比較結果に基づいて前記制御信号を生成する
前記(13)に記載の送受信システム。
(19)
 前記データ送信部は、複数備えられ、
 前記データ受信部は、複数備えられる
前記(13)に記載の送受信システム。
(20)
 複数の前記データ送信部は、予め決められた条件に応じて、前記第1クロック信号の周波数を変更可能とする、前記(19)に記載の送受信システム。
 1,2,3,4,5,6,7,8,9,10,110,2000…送受信システム、10A,20A,30A,40A,50A,60A,70A,80A,90A,100A,1100A,2010A…センサ装置、10B,20B,30B,40B,50B,60B,70B,80B,90B,100B,1100B、2010B…受信装置、11,31,41,61,71,81,91,101、1101,2011…送信部、12,82…データソース、13,33,43,63,73,83,93,103,1103,2212…受信部、14…データ処理部、115,215,615,915…データ送信部、111,131…制御部、112…発振器、113,135…レジスタ、114,137…レジスタ信号受信部、115a,117,133c,215a、233c,411、615a,633c,915a,933c,11011…分周器、115b,215b,615b,915b…並列直列変換部、115c,133a,215c,233a,615c,633a、915c,933a…ドライバ、116,136…レジスタ信号送信部、118,138,338,1038…切替器、133,233,633,933…データ受信部、133b,233b,633b,933b…再生部、133d,233d,633d,933d…直列並列変換部、134,334,531,834、1034…信号生成部、811,11012…カウンタ、2111,2213…リンク部、2121…PLL回路、2211…イコライザ、NL1,NL2…信号伝送路

Claims (20)

  1.  第1クロック信号を発振する発振器と、
     前記第1クロック信号に同期した撮像データを第1の信号伝送路を介して外部装置へ送信するデータ送信部と、
     前記第1クロック信号を分周して前記第1クロック信号よりも低い周波数となる第2クロック信号を生成し、前記第2クロック信号を前記外部装置へ前記第1の信号伝送路とは異なる第2の信号伝送路を介して送信するクロック信号送信部と、
     前記第1クロック信号の制御に必要な制御信号を前記外部装置との間で前記第2の信号伝送路を介して通信する制御信号通信部と
    を備えるセンサ装置。
  2.  前記クロック信号送信部から送信される前記第2クロック信号と、前記制御信号通信部から送信される前記制御信号とを、選択的に切り替えて前記外部装置へ前記第2の信号伝送路を介して出力する切替部を
    備える請求項1に記載のセンサ装置。
  3.  前記クロック信号送信部は、起動時から前記撮像データが前記外部装置へ送信開始されるまでの間で、前記第2クロック信号を前記外部装置へ前記第2の信号伝送路を介して送信する
    請求項1に記載のセンサ装置。
  4.  前記データ送信部は、
     前記発振器から入力される前記第1クロック信号を分周して前記第2クロック信号を生成する分周器と、
     前記第2クロック信号に同期して並列形式で入力される撮像データを前記第1クロック信号に同期する直列形式の撮像データに変換する並列直列変換部と、
     前記直列形式の撮像データを前記第1の信号伝送路を介して前記外部装置に送信する送信駆動部と
    を備える請求項1に記載のセンサ装置。
  5.  前記データ送信部は、前記撮像データに前記第1クロック信号を埋め込んだ信号を前記第1の信号伝送路を介して前記外部装置に送信する
    請求項1に記載のセンサ装置。
  6.  前記第1クロック信号で動作するカウンタを備え、
     前記データ送信部は、所定期間内に前記カウンタによりカウントしたカウント値を前記撮像データに埋め込んだ信号を、前記第1の信号伝送路を介して前記外部装置に送信する請求項5に記載のセンサ装置。
  7.  前記データ送信部は、複数備えられている
    請求項1から6のいずれか1項に記載のセンサ装置。
  8.  第1クロック信号に同期して外部装置から第1の信号伝送路を介して送信される撮像データを受信するデータ受信部と、
     前記第1クロック信号に基づく第2クロック信号、及び前記外部装置から第2の信号伝送路を介して送信される前記第2クロック信号のいずれか1つと、基準クロック信号とを比較した比較結果に基づいて前記第1クロック信号の制御に必要な制御信号を生成する信号生成部と、
     前記信号生成部で生成された前記制御信号を前記外部装置との間で前記第2の信号伝送路を介して通信する制御信号通信部と
    を備える受信装置。
  9.  前記データ受信部は、
     前記外部装置から入力される前記第1クロック信号の周波数を分周して前記第2クロック信号を生成する分周器と、
     前記第1クロック信号に同期して前記外部装置から前記第1の信号伝送路を介して直列形式で入力されるデータを前記第2クロック信号に同期する並列形式のデータに変換する直列並列変換部と
    を有する請求項8に記載の受信装置。
  10.  前記データ受信部は、前記外部装置から前記第1の信号伝送路を介して前記撮像データに埋め込まれて送信される前記第1クロック信号を前記撮像データから再生する再生部を有する
    請求項8に記載の受信装置。
  11.  前記基準クロック信号で動作するカウンタを備え、
     前記信号生成部は、所定期間内に前記カウンタによりカウントしたカウント値と、前記外部装置から送られ前記第1クロック信号に対応するカウント値とを比較した比較結果に基づいて前記制御信号を生成する
    請求項8に記載の受信装置。
  12.  前記データ受信部は、複数備えられている
    請求項8から11のいずれか1項に記載の受信装置。
  13.  第1クロック信号を発振する発振器と、前記第1クロック信号に同期した撮像データを送信するデータ送信部とを有するセンサ装置と、
     前記センサ装置から送信される前記撮像データを受信するデータ受信部を有する受信装置と、
     前記センサ装置と前記受信装置との間に接続され、前記撮像データを伝送する第1の信号伝送路と、
     前記センサ装置と前記受信装置との間に接続され、撮像データ以外の信号を伝送する第2の信号伝送路と
    を備え、
     前記センサ装置は、
     前記第1クロック信号を分周して前記第1クロック信号よりも低周波数となる第2クロック信号を生成し、前記第2クロック信号を前記受信装置へ前記第2の信号伝送路を介して送信するクロック信号送信部と、
     前記第1クロック信号の制御に必要な制御信号を前記受信装置との間で前記第2の信号伝送路を介して通信するセンサ側制御信号通信部と
    を有し、
     前記受信装置は、
     前記センサ装置から送信される前記第2クロック信号、及び前記第1クロック信号に基づく第2クロック信号の一方と、基準クロック信号とを比較した比較結果に基づいて前記制御信号を生成する信号生成部と、
     前記信号生成部で生成された前記制御信号を前記センサ装置との間で前記第2の信号伝送路を介して通信する受信側制御信号送信部と
    を有する
    送受信システム。
  14.  前記センサ装置は、
     前記クロック信号送信部から送信される前記第2クロック信号と、前記センサ側制御信号通信部から送信される前記制御信号とを、選択的に切り替えて前記受信装置へ前記第2の信号伝送路を介して出力する切替部を備える
    請求項13に記載の送受信システム。
  15.  前記クロック信号送信部は、起動時から前記撮像データが前記受信装置へ送信開始されるまでの間で、前記第2クロック信号を前記受信装置へ前記第2の信号伝送路を介して送信する
    請求項13または14に記載の送受信システム。
  16.  前記データ送信部は、
     前記発振器から入力される前記第1クロック信号を分周して前記第1クロック信号よりも低い周波数となる第2クロック信号を生成する第1の分周器と、
     前記第2クロック信号に同期して並列形式で入力される撮像データを前記第1クロック信号に同期する直列形式の撮像データに変換する並列直列変換部と、
     前記直列形式の撮像データを前記第1の信号伝送路を介して前記受信装置に送信する送信駆動部と
    を備え、
     前記データ受信部は、
     前記センサ装置から送信される前記第1クロック信号の周波数を分周して前記第2クロック信号を生成する第2の分周器と、
     前記第1クロック信号に同期して前記センサ装置から前記第1の信号伝送路を介して直列形式で入力されるデータを前記第2クロック信号に同期する並列形式のデータに変換する直列並列変換部と
    を有する請求項13に記載の送受信システム。
  17.  前記データ送信部は、前記撮像データに前記第1クロック信号を埋め込んだ信号を前記第1の信号伝送路を介して前記受信装置に送信し、
     前記データ受信部は、前記センサ装置から前記第1の信号伝送路を介して前記撮像データに埋め込まれて送信される前記第1クロック信号を前記撮像データから再生する再生部を有する
    請求項13に記載の送受信システム。
  18.  前記センサ装置は、
     前記第1クロック信号で動作する第1のカウンタを備え、
     前記データ送信部は、所定期間内に前記第1のカウンタによりカウントしたカウント値を前記撮像データに埋め込んだ信号を、前記第1の信号伝送路を介して前記受信装置に送信し、
     前記受信装置は、
     前記基準クロック信号で動作する第2のカウンタを備え、
     前記信号生成部は、所定期間内に前記第2のカウンタによりカウントしたカウント値と、前記センサ装置から送られ前記第1のカウンタでカウントされたカウント値とを比較した比較結果に基づいて前記制御信号を生成する
    請求項13に記載の送受信システム。
  19.  前記データ送信部は、複数備えられ、
     前記データ受信部は、複数備えられる
    請求項13に記載の送受信システム。
  20.  複数の前記データ送信部は、予め決められた条件に応じて、前記第1クロック信号の周波数を変更可能とする、請求項19に記載の送受信システム。
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