WO2022038895A1 - 固体撮像素子、および、撮像装置 - Google Patents

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    • H10F39/80—Constructional details of image sensors
    • H10F39/809—Constructional details of image sensors of hybrid image sensors

Definitions

  • This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image pickup device provided with a comparator and a counter, and an image pickup device.
  • a single-slope type ADC Analog to Digital Converter
  • AD Analog to Digital
  • This single-slope ADC is generally composed of a comparator and a counter that counts based on the comparison result of the comparator.
  • a solid-state image sensor in which a pMOS (p-channel Metal-Oxide-Semiconductor) transistor, a current source, and a logic gate (inverter, etc.) are arranged in this comparator has been proposed (see, for example, Patent Document 1). ..
  • This pMOS transistor compares the pixel signal from the pixel circuit with the reference signal, and outputs the comparison result from the drain via the inverter. This comparison result is initialized to a low level by inputting a high level reference voltage immediately before the start of counting of the counter.
  • the current of the pixel circuit is shared by the comparator, so that the power consumption is reduced as compared with the configuration in which the current source is also provided in the comparator separately from the pixel circuit.
  • This technology was created in view of this situation, and aims to improve the responsiveness of the comparator in a solid-state image sensor equipped with a comparator for each column.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is whether or not the input potential input to the source and the predetermined reference potential input to the gate substantially match.
  • An input transistor that outputs a potential within the range from one to the other of the pair of output potentials from the drain, a first current source that supplies a constant current, a source of the input transistor, and the first one.
  • It is a solid-state imaging device including a first cutoff switch that disconnects the drain of a transistor and connects the connection node and the drain of the input transistor outside the predetermined period. This has the effect of improving responsiveness.
  • the first cutoff switch may include an N-type transistor and a P-type transistor connected in parallel between the drain of the input transistor and the first current source. ..
  • the comparison operation can be performed without being affected by the cutoff switch.
  • the first cutoff switch may include an N-type transistor. This has the effect of reducing the number of transistors.
  • a first output transistor that outputs a potential within the range from a low predetermined potential to the input potential from the drain, and an output-side short-circuit switch that short-circuits the source and drain of the first output transistor within the predetermined period. Further may be provided. This has the effect of improving responsiveness.
  • the auto-zero transistor for connecting the gate and the drain of the input transistor is further provided within the auto-zero period before the predetermined period, and the output-side short-circuit switch is within the auto-zero period and the above.
  • the source and drain of the first output transistor may be short-circuited within a predetermined period. This has the effect of suppressing oscillation during the auto-zero period.
  • the output side short-circuit switch may include an N-type transistor and a P-type transistor connected in parallel between the source and drain of the first output transistor. This has the effect that the source and drain of the first output transistor are short-circuited when the level of the comparison result is about the middle of the power supply potential.
  • the output side short-circuit switch may include an N-type transistor. This has the effect of reducing the number of transistors.
  • the output side short-circuit switch may include a P-type transistor. This has the effect of reducing the number of transistors.
  • the above is based on whether or not the difference between the input potential input to the source and the drain of the first output transistor input to the gate exceeds a predetermined threshold voltage.
  • a second output transistor that outputs a voltage within the range from the predetermined potential to the input potential from the drain may be further provided. As a result, the gain of the comparator is increased, so that the linearity is improved.
  • an input side short-circuit switch for short-circuiting the drain and the source of the input transistor may be further provided within the predetermined period. This has the effect of suppressing deterioration of characteristics.
  • a level shift circuit that outputs an output signal of a pair of shift potentials having a potential difference larger than the predetermined potential and the input potential based on the potential of the drain of the first output transistor, and the above. Further, a logic gate for determining whether or not the output signal is higher than a predetermined threshold value between the pair of shift potentials and outputting the determination result may be provided. This has the effect of improving the degree of freedom in design.
  • one of the pair of shift potentials is a power supply potential higher than the input potential
  • the other is a reference potential lower than the predetermined potential
  • the level shift circuit is the input potential.
  • An N-type transistor in which a gate is connected to the vertical signal line of the above and a source is connected to the dray of the first output transistor, and a power supply-side precharge transistor that initializes the drain potential of the N-type transistor to the power supply potential.
  • a P-type transistor in which a gate is connected to the drain of the N-type transistor and a drain is connected to the logic gate
  • a reference-side precharge transistor that initializes the drain potential of the P-type transistor to the reference potential. May be provided. This has the effect of expanding the voltage circuit with the four transistors.
  • the first output transistor that outputs a potential in the range from a low predetermined potential to the input potential from the drain, the second current source that supplies a constant current, and the first output transistor before the start timing of settling of the reference potential.
  • a second cutoff switch that disconnects the drain of the output transistor 1 from the second current source and connects the drain of the first output transistor and the second current source for a certain period from the start timing.
  • the clamp transistor to which the drain is connected to the second current source, the source of the first output transistor and the source of the clamp transistor are connected before the start timing, and the source of the clamp transistor is connected for a certain period from the start timing. Further, a control switch for disconnecting the source of the first output transistor from the source of the clamp transistor may be further provided. This has the effect of suppressing kickback.
  • a level shift circuit that outputs an output signal of a pair of shift potentials having a potential difference larger than the predetermined potential and the input potential based on the potentials of the connection nodes of the control switch and the clamp transistor is provided. Further may be provided. This has the effect of improving the degree of freedom in design.
  • an input capacitance switching circuit for switching the number of input capacitances connected in parallel to the gate of the input transistor may be further provided. This has the effect of reducing noise.
  • the second aspect of the present technology is an input in which a drain potential corresponding to the input potential is output from the drain when the input potential input to the source and a predetermined reference potential input to the gate substantially match.
  • the third aspect of the present technology is an input transistor that outputs a predetermined clamp potential from the drain when the input potential input to the source and a predetermined reference potential input to the gate substantially match.
  • a solid-state imaging device including an input-side short-circuit switch that short-circuits the source and drain of the input transistor within a predetermined period for initializing the drain potential to a higher level than the clamp potential. This has the effect of improving responsiveness.
  • the fourth aspect of the present technology is the range from one to the other of the pair of output potentials based on whether or not the input potential input to the source and the predetermined reference potential input to the gate substantially match.
  • An input transistor that outputs the potential inside from the drain, a current source that supplies a predetermined constant current, a capacitance inserted between the source of the input transistor and the current source, and a connection between the capacitance and the current source.
  • the drain of the input transistor is disconnected from the connection node within a predetermined period for initializing the node to the lower of the pair of output potentials, and the connection node and the drain of the input transistor are connected outside the predetermined period.
  • It is an image pickup apparatus provided with a cutoff switch to be turned off and a counter for counting a count value over a period until the potential of the connection node is inverted. This has the effect of improving responsiveness.
  • a fifth aspect of the present technology is a transistor comprising a vertical signal line connected to a pixel, a source connected to the vertical signal line, and a gate that receives a signal based on a predetermined reference potential.
  • a sixth aspect of the present technology is a first transistor comprising a vertical signal line connected to a pixel, a source connected to the vertical signal line, and a gate that receives a signal based on a predetermined reference potential.
  • a second transistor comprising a current source to supply a constant current, a source connected to the vertical signal line, and a gate connected to the current source, and the source and drain of the second transistor. It is a solid-state imaging device including a switch connected to and.
  • FIG. 1 is a block diagram showing a configuration example of an image pickup apparatus 100 according to a first embodiment of the present technology.
  • the image pickup device 100 is a device for capturing image data, and includes an optical unit 110, a solid-state image pickup element 200, and a DSP (Digital Signal Processing) circuit 120. Further, the image pickup apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a camera mounted on a smartphone, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects the light from the subject and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 generates image data by photoelectric conversion.
  • the solid-state image sensor 200 supplies the generated image data to the DSP circuit 120 via the signal line 209.
  • the DSP circuit 120 executes predetermined signal processing on the image data.
  • the DSP circuit 120 outputs the processed image data to the frame memory 160 or the like via the bus 150.
  • the display unit 130 displays image data.
  • a liquid crystal panel or an organic EL (ElectroLuminescence) panel is assumed.
  • the operation unit 140 generates an operation signal according to the operation of the user.
  • the bus 150 is a common route for the optical unit 110, the solid-state image sensor 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state image sensor 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a diagram showing an example of a laminated structure of the solid-state image pickup device 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a circuit chip 202 and a light receiving chip 201 laminated on the circuit chip 202. These chips are electrically connected via a connection such as a via. In addition to vias, it can also be connected by Cu-Cu bonding or bumps.
  • FIG. 3 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a vertical scanning circuit 210, a timing control unit 220, a DAC (Digital to Analog Converter) 230, a pixel array unit 240, a column signal processing unit 260, and a horizontal scanning circuit 270.
  • a plurality of pixel circuits 250 are arranged in a two-dimensional grid pattern in the pixel array unit 240.
  • the pixel array unit 240 is arranged on the light receiving chip 201, for example, and the remaining circuits are arranged on the circuit chip 202.
  • the circuit arranged on each chip is not limited to the circuit illustrated in the figure.
  • the vertical scanning circuit 210 sequentially selects and drives the rows in the pixel array unit 240.
  • the timing control unit 220 controls the operation timing of the vertical scanning circuit 210, the DAC 230, the column signal processing unit 260, and the horizontal scanning circuit 270 in synchronization with the vertical synchronization signal VSYNC.
  • the DAC 230 generates a sawtooth wave lamp signal and supplies it to the column signal processing unit 260 as a reference signal.
  • the pixel circuit 250 generates an analog pixel signal by photoelectric conversion under the control of the vertical scanning circuit 210.
  • the pixel circuit 250 in each row outputs a pixel signal to the column signal processing unit 260 via a vertical signal line (not shown).
  • An ADC (not shown) is arranged in each column of the pixel circuit 250 in the column signal processing unit 260.
  • Each of the ADCs converts the pixel signal of the corresponding column into a digital signal and outputs it to the DSP circuit 120 under the control of the horizontal scanning circuit 270.
  • the horizontal scanning circuit 270 controls the column signal processing unit 260 to output digital signals in order.
  • FIG. 4 is a circuit diagram showing a configuration example of the pixel circuit 250 according to the first embodiment of the present technology.
  • the pixel circuit 250 includes a photoelectric conversion element 251, a transfer transistor 252, a reset transistor 253, a floating diffusion layer 254, an amplification transistor 255, and a selection transistor 256. Further, in the pixel array unit 240, vertical signal lines 259 are wired for each row along the vertical direction.
  • the photoelectric conversion element 251 photoelectrically converts incident light to generate an electric charge.
  • the transfer transistor 252 transfers an electric charge from the photoelectric conversion element 251 to the stray diffusion layer 254 according to the drive signal TRG from the vertical scanning circuit 210.
  • the reset transistor 253 is initialized by extracting electric charges from the stray diffusion layer 254 according to the drive signal RST from the vertical scanning circuit 210.
  • the floating diffusion layer 254 accumulates electric charges and generates a voltage according to the amount of electric charges.
  • the amplification transistor 255 amplifies the voltage of the stray diffusion layer 254.
  • the selection transistor 256 outputs an amplified voltage signal as a pixel signal to the column signal processing unit 260 via the vertical signal line 259 according to the drive signal SEL from the vertical scanning circuit 210.
  • FIG. 5 is a block diagram showing a configuration example of the column signal processing unit 260 according to the first embodiment of the present technology.
  • a comparator 300, a counter 261 and a latch 262 are arranged in each column in the column signal processing unit 260.
  • N is an integer
  • the comparator 300, the counter 261 and the latch 262 are arranged N by N.
  • the comparator 300 compares the reference signal from the DAC 230 with the pixel signal from the corresponding column.
  • the potential of the reference signal is hereinafter referred to as the reference potential V RMP
  • the potential of the vertical signal line 259 for transmitting the pixel signal is hereinafter referred to as the input potential V VSL .
  • the comparator 300 supplies an output signal VCO indicating the comparison result to the counter 261 in the corresponding column.
  • the level of the pixel signal when the pixel circuit 250 is initialized (that is, the input potential VVSL ) is hereinafter referred to as “reset level”, and is the pixel signal when the charge is transferred to the floating diffusion layer 254.
  • the level is hereinafter referred to as “signal level”.
  • the counter 261 counts the count value over a period until the output signal VCO is inverted.
  • the counter 261 counts down, for example, over the period until the output signal VCO corresponding to the reset level is inverted, and upcounts over the period until the output signal VCO corresponding to the signal level is inverted.
  • CDS Correlated Double Sampling
  • the counter 261 causes the latch 262 to hold a digital signal indicating the count value.
  • the comparator 300 and the counter 261 realize an AD conversion process for converting an analog pixel signal into a digital signal. That is, the comparator 300 and the counter 261 function as ADCs. ADCs that use comparators and counters in this way are commonly referred to as single-slope ADCs.
  • the counter 261 may perform only one of up-counting and down-counting, and the CDS processing for obtaining the difference may be executed by the circuit in the subsequent stage.
  • the latch 262 holds a digital signal.
  • the latch 262 outputs the held digital signal under the control of the horizontal scanning circuit 270.
  • FIG. 6 is a circuit diagram showing a configuration example of the comparator 300 according to the first embodiment of the present technology.
  • the comparator 300 includes an input capacitance 311, an input transistor 312, an auto-zero transistor 313, a cutoff switch 330, a current source 314, a band limiting capacitance 315, and a clamp transistor 316. Further, the comparator 300 includes an output transistor 317, a current source 318 and a clamp transistor 319, and inverters 340 and 350.
  • the input capacitance 311 is inserted between the DAC 230 and the gate of the input transistor 312.
  • the source of the input transistor 312 is connected to the vertical signal line 259, and the input potential VVSL , which is the potential of the vertical signal line 259, is input to the source. Further, the reference potential VRMP is input to the gate of the input transistor 312 via the input capacitance 311. When the input potential V VSL input to the source and the reference potential V RMP input to the gate substantially match, the input transistor 312 draws a drain voltage corresponding to the input potential V VSL and the reference potential V RMP from the drain. Output.
  • substantially matching means that the potentials of the comparison targets are completely matched, or the difference is within a predetermined allowable value. This allowable value is set to the threshold voltage Vt of the input transistor 312.
  • a pMOS p-channel Metal-Oxide-Semiconductor
  • the auto-zero transistor 313 short-circuits between the gate and drain of the input transistor 312 according to the control signal AZSW from the timing control unit 220.
  • the auto-zero transistor 313 for example, a pMOS transistor is used.
  • This current source 314 supplies a constant current.
  • the current source 314 is realized by an nMOS (n-channel MOS) transistor or the like.
  • the band limiting capacitance 315 is inserted between the vertical signal line 259 (that is, the source of the input transistor) and the current source 314. By arranging the band limiting capacity 315, it is possible to limit a predetermined band such as a low frequency band below the cutoff frequency.
  • the band limiting capacity 315 is an example of the capacity described in the claims.
  • the cutoff switch 330 opens and closes the path between the connection node 329 of the band limiting capacity 315 and the current source 314 and the drain of the input transistor 312 according to the control signals XPAC1 and PAC1 from the timing control unit 220. When the cutoff switch 330 is closed, the drain voltage of the input transistor 312 is output as the comparison result CMP1 from the connection node 329.
  • the clamp transistor 316 is inserted between the source of the input transistor 312 and the connection node 329.
  • a pMOS (n-channel MOS) transistor is used as the clamp transistor 316, and its gate is short-circuited with the drain. Further, it is desirable that the back gate and the source of the clamp transistor 316 are short-circuited.
  • the clamp transistor 316 can suppress a decrease in the drain voltage when the input transistor 312 is in the off state.
  • a potential lower than the input potential V VSL by the amount of the drain-source voltage of the clamp transistor 316 is hereinafter referred to as “clamp potential V CLP ”.
  • the source of the output transistor 317 is connected to the vertical signal line 259, and the input potential VVSL is input to the source. Further, the gate of the output transistor 317 is connected to the drain of the input transistor 312, and the comparison result CMP1 is input.
  • the output transistor 317 for example, a pMOS transistor is used. Further, it is desirable that the back gate of the output transistor 317 and the source are short-circuited.
  • the output transistor 317 outputs a signal indicating whether or not the difference between the input potential VVSL input to the source and the comparison result CMP1 input to the gate exceeds a predetermined threshold voltage as the comparison result CMP2 from the drain. ..
  • the comparison result CMP2 is input to the inverter 340.
  • the output transistor 317 is an example of the second output transistor described in the claims.
  • the drain voltage of the input transistor 312 fluctuates according to the level of the pixel signal. Therefore, when the comparison result CMP1 is input to, for example, a subsequent circuit having a fixed threshold value based on the ground potential, the timing at which the drain voltage is inverted deviates from the ideal timing at which the pixel signal and the reference signal substantially match. It may end up.
  • the drain-source voltage of the input transistor 312 is input as the gate-source voltage of the output transistor 317. Since the fluctuation amount of the drain voltage of the input transistor 312 is equivalent to the fluctuation amount of the voltage of the pixel signal, the comparison result CMP2 from the output transistor 317 is inverted at the ideal timing at which the pixel signal and the reference signal substantially match. ..
  • this comparison result CMP2 is connected to, for example, a subsequent circuit having a fixed threshold value based on the ground potential, the comparison result CMP2 varies depending on the pixel signal level like the comparison result CMP1, but the gain is higher than that of the comparison result CMP1. Since it is high, it is difficult to see the error. In this way, by adding the output transistor 317, it is possible to suppress the error of the inversion timing.
  • the current source 318 is inserted between the drain of the output transistor 317 and the reference potential VSSB to supply a constant current.
  • the current source 318 is realized by an nMOS transistor or the like.
  • the clamp transistor 319 is inserted between the source and drain of the output transistor 317.
  • a pMOS (n-channel MOS) transistor is used as the clamp transistor 319, and its gate is short-circuited with the drain. Further, it is desirable that the back gate and the source of the clamp transistor 319 are short-circuited.
  • the clamp transistor 319 can suppress a decrease in the drain voltage when the output transistor 317 is in the off state. It is assumed that the clamp potential corresponding to the clamp transistor 319 is substantially the same as the clamp potential corresponding to the clamp transistor 316.
  • clamp transistor 316, the output transistor 317 and the clamp transistor 319 are arranged in the comparator 300, a configuration in which at least one of these is not provided is also possible. If the output transistor 317 is not provided, the current source 318 and the clamp transistor 319 become unnecessary.
  • the reference potential V RMP is set higher than at auto-zero at the start of the AD conversion and decreases with the passage of time within the AD conversion period.
  • the AD conversion period is a period for the counter 261 to perform counting.
  • the input transistor 312 of the first stage is turned off, a current flows through the clamp transistor 316, and the clamp potential V CLP lower than the input potential V VSL is compared from the connection node 329 via the cutoff switch 330. It is output as CMP1.
  • the output transistor 317 of the second stage is turned on, and the input potential VVSL is output as the comparison result CMP2.
  • the input transistor 312 of the first stage is turned on.
  • the comparison result CMP1 is inverted to the input potential VVSL .
  • the output transistor 317 of the second stage transitions to the off state, and the comparison result CMP2 is inverted to the clamp potential V CLP .
  • the potential of the comparison result CMP1 is a value within the range from the clamp potential V CLP to the input potential V VSL . Further, within the counting period of the counter 261 (that is, the AD conversion period), the comparison result CMP1 output from the connection node 329 transitions from the low level (clamp potential V CLP ) to the high level (input potential V VSL ). Therefore, it is necessary to initialize the potential of the connection node 329 to a low level immediately before the AD conversion period.
  • the timing control unit 220 controls the cutoff switch 330 to be in the open state for a predetermined pulse period at the timing of initializing to the low level. As a result, the connection node 329 is separated from the drain of the input transistor 312. Further, outside the pulse period, the cutoff switch 330 is controlled to be closed, and the connection node 329 is connected to the drain of the input transistor 312.
  • clamp potential V CLP and the input potential V VSL output from the input transistor 312 are examples of a pair of output potentials described in the claims.
  • the inverter 340 inverts the comparison result CMP2 and supplies the inverted signal to the inverter 350.
  • the inverter 350 inverts the inverting signal from the inverter 340 and supplies it to the counter 261 as an output signal VCO.
  • Inverters 340 and 350 are examples of logic gates described in the claims.
  • FIG. 7 is a circuit diagram showing a configuration example of the cutoff switch 330 and the inverters 340 and 350 according to the first embodiment of the present technology.
  • a is a circuit diagram showing a configuration example of the cutoff switch 330.
  • Reference numeral b in the figure is a circuit diagram showing a configuration example of the inverters 340 and 350.
  • the cutoff switch 330 includes an nMOS transistor 331 and a pMOS transistor 332 connected in parallel between the drain of the input transistor 312 and the current source 314.
  • the control signal XPAC1 is input to the gate of the nMOS transistor 331, and the control signal PAC1 is input to the gate of the pMOS transistor 332.
  • the control signal XPAC1 is a signal whose phase is 180 degrees different from that of PAC1.
  • nMOS transistor 331 is an example of the N-type transistor described in the claims
  • pMOS transistor 332 is an example of the P-type transistor described in the claims.
  • the inverter 340 includes a pMOS transistor 341 and an nMOS transistor 342.
  • the inverter 350 includes a pMOS transistor 351 and an nMOS transistor 352.
  • the pMOS transistor 341 and the nMOS transistor 342 in the inverter 340 are connected in series between the power supply potential VDDC and the reference potential VSSC.
  • the comparison result CMP2 is input to the gate of these transistors.
  • An inverting signal INV is output from the connection node of the pMOS transistor 341 and the nMOS transistor 342 to the inverter 350.
  • the power supply potential VDDB is a power supply potential different from the power supply potential VDDA of the pixel circuit 250.
  • the reference potential VSSC is a potential different from the reference potential VSSB of the comparator 300.
  • the pMOS transistor 351 and the nMOS transistor 352 in the inverter 350 are connected in series between the power supply potential VDDC and the reference potential VSSC.
  • An inverting signal INV is input to the gate of these transistors.
  • the output signal VCO is output from the connection node of the pMOS transistor 351 and the nMOS transistor 352 to the counter 261.
  • Inverters 340 and 350 can convert the power supply potential VDDB in the previous stage to a lower power supply potential VDDC.
  • FIG. 8 is a diagram for explaining the effect of improving responsiveness in the first embodiment of the present technology.
  • a is a circuit diagram showing a configuration example of the comparator 300 of the comparative example in which the cutoff switch 330 is not provided.
  • Reference numeral b in the figure is a circuit diagram showing a configuration example of the comparator 300 according to the first embodiment of the present technology.
  • a comparative example of a configuration in which the drain of the input transistor 312 is connected to the connection node 329 without providing the cutoff switch 330 is assumed.
  • a high level reference potential V RMP higher than the input potential V VSL is used as the input transistor. It is assumed that the input is made in 312.
  • the input transistor 312 shifts to the off state, and the comparison result CMP1 transitions from the high level to the low level.
  • the difference between the reference potential V RMP and the input potential V VSL is relatively small, the input transistor 312 is not completely turned off, but is weakly turned off, and a leak current flows between the drain and the source of the input transistor 312.
  • the band limiting capacity 315 is discharged by the difference current between the leak current of the input transistor 312 and the constant current supplied by the current source 314.
  • the thin arrow a in the figure indicates the differential current and the leak current. Thick arrows indicate constant current.
  • the speed at which the comparison result CMP1 transitions to the low level according to the input is determined by the slew rate and the settling time.
  • the slew rate of the first stage means the falling speed of the potential of the connection node 329 when the band limiting capacity 315 is discharged by the discharge current.
  • the settling time of the first stage means the time until the potential of the connection node 329 transitions to a low level when an RC circuit including the output impedance of the input transistor 312 and the band limiting capacitance 315 is assumed.
  • the larger the discharge current the higher the slew rate and the higher the response speed. Further, the larger the capacity value of the bandwidth limiting capacity 315, the longer the settling time and the lower the response speed.
  • the input transistor 312 since the input transistor 312 is grounded to the source, its output impedance is relatively high at 1 / g ds , where g ds is the drain conductance. Further, in a in the figure, since the discharge is performed by the difference current (thin arrow) between the leak current and the constant current, the discharge current is smaller than that in the case where there is no leak current, and the response speed is lowered. Further, since the parasitic capacitance between the drain and the source of the input transistor 312 appears as a part of the band limiting capacitance 315, the capacitance value becomes larger than that when there is no parasitic capacitance, and the response speed decreases. The dotted line capacitance in the figure indicates the parasitic capacitance.
  • the cutoff switch 330 when the cutoff switch 330 is provided and opened, the leak current is cut off, so that the discharge current becomes larger than in the comparative example. Further, since the input transistor 312 is disconnected, the capacitance value becomes smaller by the amount of the parasitic capacitance between the drain and the source. As a result, the response speed is increased as compared with the comparative example, and the responsiveness is improved.
  • FIG. 9 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the alternate long and short dash line in the figure shows the potential (input potential V VSL ) of the vertical signal line 259.
  • the DAC 230 sets the reference potential V RMP to the auto-zero potential VAZ . Further, the timing control unit 220 lowers the control signal AZSW to a low level. As a result, the comparison results CMP1 and CMP2 have an auto-zero potential VAZ . Further, the control signal PAC1 is controlled at a low level, and the control signal XPAC1 is controlled at a high level. As a result, the cutoff switch 330 is closed.
  • the timing control unit 220 sets the control signal AZSW to a high level. Further, in the timing T1, the timing control unit 220 sets the control signal PAC1 at a high level and the control signal XPAC1 at a low level over a predetermined pulse period. As a result, the cutoff switch 330 is opened.
  • the DAC 230 raises the reference potential V RMP higher than at auto zero.
  • the input transistor 312 is turned off, and the comparison result CMP1 of the clamp potential V CLP is output.
  • the clamp potential at this time is higher than the clamp potential corresponding to the signal level, and this potential is defined as VCLPH .
  • the output transistor 317 is turned on and outputs the CMP2, which is the comparison result of the reset level VVSLL .
  • the inverter 350 outputs a high-level output signal VCO.
  • the comparison results CMP1, CMP2, and the output signal VCO do not actually make an instantaneous transition from one of the high level and the low level to the other, and it takes a predetermined time according to a time constant or the like until the transition is completed. ..
  • the waveform is described as an instantaneous transition.
  • the DAC 230 lowers the reference potential VRMP with the passage of time. This period corresponds to the reset level AD conversion period. It is assumed that the difference between the reference potential V RMP and the input potential V VSL becomes less than the threshold voltage Vt of the input transistor 312 at the timing T3 within this period. At this time, the input transistor 312 transitions to the ON state, and the comparison result CMP1 is inverted to the reset level VVSLL . The output transistor 317 transitions to the off state, and the comparison result CMP2 is inverted to the clamp potential VCLPH . The output signal VCO is inverted to the low level.
  • the timing control unit 220 sets the control signal PAC1 to a high level and the control signal XPAC1 to a low level over a predetermined pulse period. As a result, the cutoff switch 330 is opened.
  • the DAC 230 raises the reference potential VRMP to be higher than that at the time of auto zero.
  • the input transistor 312 is turned off, and the comparison result CMP1 of the clamp potential V CLP is output.
  • the clamp potential at this time is lower than the clamp potential corresponding to the black level, and this potential is defined as V CLPL .
  • the output transistor 317 is turned on and outputs the comparison result CMP2 of the signal level VVSLL .
  • the inverter 350 outputs a high-level output signal VCO.
  • the DAC 230 lowers the reference potential VRMP over time. This period corresponds to the signal level AD conversion period. It is assumed that the difference between the reference potential V RMP and the input potential V VSL becomes less than the threshold voltage Vt at the timing T7 within this period. At this time, the comparison result CMP1 is inverted to the signal level VVSLL , and the comparison result CMP2 is inverted to the clamp potential VCLPL . The output signal VCO is inverted to the low level.
  • the timing control unit 220 controls the cutoff switch 330 in the open state over a predetermined pulse period at the timings T1 and T5 immediately before the AD conversion period.
  • FIG. 10 is an example of a timing chart when a black level is input within the signal level conversion period in the first embodiment of the present technology.
  • a is a diagram showing an example of the waveform of the potential of the vertical signal line 259 (input potential V VSL ) and the reference potential V RMP .
  • b is a diagram showing an example of the waveform of the comparison result CMP1 in the comparative example without the cutoff switch 330.
  • c is a diagram showing an example of the waveform of the comparison result CMP1 in the first embodiment provided with the cutoff switch 330.
  • a black level that is substantially the same as the reset level is input as the signal level.
  • the slope when the comparison result CMP1 transitions from the high level to the low level is gentle, and the time until the transition to the low level becomes long.
  • the thick line in the figure shows the trajectory of the transition from high level to low level. Further, immediately after the timings T2 and T6, since the transition to the high level is started before the clamp potential is lowered, the transition from the low level to the high level is started at the time of reset level conversion and at the time of signal level conversion. The amplitude is different. In the figure, the line segments with arrows at both ends indicate the magnitude of the amplitude. This may deteriorate the characteristics of the comparator 300.
  • the slope at the time of transition from high level to low level becomes steep due to the cutoff of leakage current and parasitic capacitance, and the slope becomes low level.
  • the time to transition is shortened.
  • the transition to the high level is started after the voltage drops to the clamp potential, the amplitude from the low level to the high level becomes the same at the time of reset level conversion and at the time of signal level conversion. As a result, deterioration of the characteristics of the comparator 300 can be suppressed.
  • FIG. 11 is an example of a timing chart when a white level is input within the signal level conversion period in the first embodiment of the present technology.
  • a is a diagram showing an example of the waveform of the potential of the vertical signal line 259 (input potential V VSL ) and the reference potential V RMP .
  • b is a diagram showing an example of the waveform of the comparison result CMP1 in the comparative example without the cutoff switch 330.
  • c is a diagram showing an example of the waveform of the comparison result CMP1 in the first embodiment provided with the cutoff switch 330.
  • a white level lower than the reset level is input as the signal level.
  • the time until the comparison result CMP1 transitions to the low level becomes long. Further, the amplitude from the low level to the high level differs between the time of reset level conversion and the time of signal level conversion.
  • the cutoff switch 330 when the cutoff switch 330 is provided as illustrated in c in the figure, the time until the transition to the low level is shortened due to the cutoff of the leak current and the parasitic capacitance. Further, the amplitude from the low level to the high level becomes the same when the reset level is converted and when the signal level is converted.
  • FIG. 12 is a flowchart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the vertical scanning circuit 210 selects a read line and exposes it (step S911).
  • the cutoff switch 330 disconnects the input transistor 312 from the connection node 329 within the pulse period (step S912).
  • the column signal processing unit 260 AD-converts the reset level for each column (step S913).
  • the cutoff switch 330 disconnects the input transistor 312 from the connection node 329 within the pulse period (step S914).
  • the column signal processing unit 260 AD-converts the signal level for each column (step S915). Then, the vertical scanning circuit 210 determines whether or not the read line is the last line (step S916).
  • step S916: No If the read row is not the last row (step S916: No), the solid-state image sensor 200 repeats steps S911 and subsequent steps. On the other hand, when the read row is the final row (step S916: Yes), the solid-state image sensor 200 ends the operation for imaging.
  • timing chart illustrated in FIG. 9 corresponds to steps S912 to S915 in FIG.
  • steps S911 to S916 are repeatedly executed in synchronization with the vertical synchronization signal.
  • the cutoff switch 330 disconnects the input transistor 312 from the connection node 329, the leakage current of the input transistor 312 is cut off and the parasitic capacitance is disconnected from the connection node 329. Can be done. Thereby, the responsiveness of the comparator 300 can be improved.
  • the cutoff switch 330 including the nMOS transistor 331 and the pMOS transistor 332 is arranged for each column.
  • the number of transistors is larger than in the case where the cutoff switch 330 is realized by one transistor.
  • the solid-state image sensor 200 of the first modification of the first embodiment is different from the first embodiment in that a cutoff switch 330 including only the nMOS transistor 331 is used.
  • FIG. 13 is a circuit diagram showing a configuration example of the comparator 300 in the first modification of the first embodiment of the present technology.
  • the comparator 300 of the first modification of the first embodiment is different from the first embodiment in that the cutoff switch 330 including only the nMOS transistor 331 is arranged.
  • the waveform of the control signal XPAC1 that controls the nMOS transistor 331 is the same as that of the first embodiment.
  • the number of transistors can be reduced as compared with the case where a pair of transistors (nMOS transistor 331 and pMOS transistor 332) are used.
  • the cutoff switch 330 composed of only the nMOS transistor 331 is used, the number of transistors is increased as compared with the case where a pair of transistors are used. Can be reduced.
  • the cutoff switch 330 including the nMOS transistor 331 and the pMOS transistor 332 is arranged for each column.
  • the number of transistors is larger than in the case where the cutoff switch 330 is realized by one transistor.
  • the solid-state image sensor 200 of the second modification of the first embodiment is different from the first embodiment in that a cutoff switch 330 including only the pMOS transistor 332 is used.
  • FIG. 14 is a circuit diagram showing a configuration example of the comparator 300 in the second modification of the first embodiment of the present technology.
  • the comparator 300 of the second modification of the first embodiment is different from the first embodiment in that the cutoff switch 330 including only the pMOS transistor 332 is arranged.
  • the waveform of the control signal PAC1 that controls the pMOS transistor 332 is the same as that of the first embodiment.
  • the number of transistors can be reduced as compared with the case where a pair of transistors (nMOS transistor 331 and pMOS transistor 332) are used.
  • the cutoff switch 330 can be realized by using only the nMOS transistor 331 or only the pMOS transistor 332.
  • the nMOS transistor 331 is used.
  • the pMOS transistor 332 is used.
  • both the nMOS transistor 331 and the pMOS transistor 332 are used as in the first embodiment.
  • the cutoff switch 330 composed of only the pMOS transistor 332 is used, the number of transistors is increased as compared with the case where a pair of transistors are used. Can be reduced.
  • Second Embodiment> In the first embodiment described above, the time required for the comparison result CMP1 to transition to the low level is shortened by the cutoff switch 330. However, with the cutoff switch 330, it may not be possible to sufficiently increase the response speed until the CMP2 of the second stage comparison result reaches a high level.
  • the solid-state image sensor 200 of the second embodiment is different from the first embodiment in that the responsiveness is improved by short-circuiting the source and drain of the output transistor 317.
  • FIG. 15 is a circuit diagram showing a configuration example of the comparator 300 according to the second embodiment of the present technology.
  • the comparator 300 of the second embodiment is different from the first embodiment in that the output side short circuit switch 360 is provided instead of the cutoff switch 330. Further, the drain of the input transistor 312 of the second embodiment is connected to the connection node 329.
  • the output-side short-circuit switch 360 opens and closes a path between the source of the output transistor 317 (in other words, the vertical signal line 259) and its drain according to the control signals XPAC2 and PAC2 from the timing control unit 220.
  • the output-side short-circuit switch 360 includes, for example, an nMOS transistor 361 and a pMOS transistor 362 connected in parallel between the source and drain of the output transistor 317.
  • the control signal PAC2 is input to the gate of the nMOS transistor 361, and the control signal XPAC2 is input to the gate of the pMOS transistor 362.
  • the control signal XPAC2 is a signal whose phase is 180 degrees different from that of PAC2.
  • nMOS transistor 361 is an example of the N-type transistor described in the claims
  • pMOS transistor 362 is an example of the P-type transistor described in the claims.
  • the potential of the second-stage comparison result CMP2 is a value within the range from the clamp potential V CLP to the input potential V VSL . Further, within the counting period (AD conversion period) of the counter 261 the comparison result CMP2 from the drain of the output transistor 317 transitions from the high level (input potential V VSL ) to the low level (clamp potential V CLP ). Therefore, it is necessary to initialize the drain of the output transistor 317 to a high level immediately before the AD conversion period.
  • the speed at which the comparison result CMP2 transitions to a high level according to the input is determined by the slew rate and the settling time.
  • the slew rate of the second stage means the rising speed of the drain when the parasitic capacitance on the drain side of the output transistor 317 is charged by the charging current from the output transistor 317.
  • the second-stage settling time means the time until the drain potential transitions to a high level when an RC circuit including the output impedance of the output transistor 317 and the parasitic capacitance is assumed.
  • the dotted line capacitance in the figure indicates the parasitic capacitance.
  • comparison result CMP2 of the second stage is linked to the comparison result CMP1 of the first stage, and when the response speed of the first stage decreases, the response speed of the second stage also decreases.
  • the timing control unit 220 controls the output side short-circuit switch 360 to be closed for a predetermined pulse period at the timing of initializing to a high level.
  • the source (vertical signal line 259) of the output transistor 317 and the drain are short-circuited. Since the potential of the vertical signal line 259 is at a high level (input potential VVSL ), the speed at which the comparison result CMP2 transitions to the high level can be increased by a short circuit. Further, even in the auto-zero period, the output side short-circuit switch 360 is controlled to be in the closed state.
  • FIG. 16 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the second embodiment of the present technology.
  • timing control unit 220 sets the control signal PAC2 to a high level and the control signal XPAC2 to a low level. As a result, the cutoff switch 330 is closed.
  • the timing control unit 220 keeps the control signal PAC2 at the high level and the control signal XPAC2 at the low level.
  • the control signal PAC2 is controlled to a low level and the control signal XPAC2 is controlled to a high level.
  • the cutoff switch 330 is opened.
  • the timing control unit 220 sets the control signal PAC2 to a high level and the control signal XPAC1 to a low level over a predetermined pulse period. As a result, the output side short-circuit switch 360 is closed. After the pulse period elapses, the control signal PAC2 is controlled to a low level and the control signal XPAC2 is controlled to a high level. As a result, the cutoff switch 330 is opened.
  • the timing control unit 220 controls the output side short-circuit switch 360 in the closed state for a predetermined pulse period at the timings T1 and T5 immediately before the AD conversion period.
  • the speed (response speed) at which the comparison result CMP2 transitions to a high level can be increased.
  • the timing control unit 220 controls the output side short-circuit switch 360 to the closed state even within the auto-zero period from the timing T0 to the timing T1.
  • a loop circuit is formed by the input transistor 312 of the first stage, the output transistor 317 of the second stage, and the vertical signal line 259, and the loop circuit may oscillate within the auto-zero period.
  • the output side short-circuit switch 360 by controlling the output side short-circuit switch 360 to be in the closed state even during the auto-zero period, oscillation within the auto-zero period can be suppressed.
  • FIG. 17 is an example of a timing chart when a black level is input within the signal level conversion period in the second embodiment of the present technology.
  • a is a diagram showing an example of the waveform of the potential of the vertical signal line 259 (input potential V VSL ) and the reference potential V RMP .
  • b is a diagram showing an example of the waveform of the comparison result CMP2 in the comparative example without the output side short-circuit switch 360.
  • c is a diagram showing an example of the waveform of the comparison result CMP2 in the second embodiment provided with the output side short-circuit switch 360.
  • a black level that is substantially the same as the reset level is input as the signal level.
  • the slope when the comparison result CMP2 transitions from the low level to the high level is gentle, and the time until the transition to the high level becomes long. ..
  • the thick line in the figure shows the trajectory of the transition from low level to high level.
  • the amplitude from the high level to the low level increases between the time of reset level conversion and the time of signal level conversion. different. This may deteriorate the characteristics of the comparator 300.
  • FIG. 18 is an example of a timing chart when a white level is input within the signal level conversion period in the second embodiment of the present technology.
  • a is a diagram showing an example of the waveform of the potential of the vertical signal line 259 (input potential V VSL ) and the reference potential V RMP .
  • b is a diagram showing an example of the waveform of the comparison result CMP2 in the comparative example without the output side short-circuit switch 360.
  • c is a diagram showing an example of the waveform of the comparison result CMP2 in the second embodiment provided with the output side short-circuit switch 360.
  • a white level lower than the reset level is input as the signal level.
  • the time until the comparison result CMP2 transitions to the high level becomes long. Further, the amplitude from the high level to the low level differs between the time of reset level conversion and the time of signal level conversion.
  • the output side short circuit switch 360 is provided as illustrated in c in the figure, the time until the transition to the high level is shortened due to the short circuit. Further, the amplitude from the high level to the low level becomes the same at the time of conversion of the reset level and at the time of conversion of the signal level.
  • the comparison result CMP2 is set to the potential (high level) of the source.
  • the transition speed can be increased. Thereby, the responsiveness can be improved.
  • the output side short-circuit switch 360 including the nMOS transistor 361 and the pMOS transistor 362 is arranged for each column.
  • the number of transistors is larger than in the case where the output side short-circuit switch 360 is realized by one transistor.
  • the solid-state image sensor 200 of the first modification of the second embodiment is different from the first embodiment in that the output side short-circuit switch 360 including only the nMOS transistor 361 is used.
  • FIG. 19 is a circuit diagram showing a configuration example of the comparator 300 in the first modification of the second embodiment of the present technology.
  • the comparator 300 of the first modification of the second embodiment is different from the second embodiment in that the output side short circuit switch 360 including only the nMOS transistor 361 is arranged.
  • the waveform of the control signal PAC2 that controls the nMOS transistor 361 is the same as that of the second embodiment.
  • the number of transistors can be reduced as compared with the case where a pair of transistors (nMOS transistor 361 and pMOS transistor 362) are used.
  • the output side short-circuit switch 360 composed of only the nMOS transistor 361 is used, the transistor is compared with the case where a pair of transistors is used. The number can be reduced.
  • the output side short-circuit switch 360 including the nMOS transistor 361 and the pMOS transistor 362 is arranged for each column.
  • the number of transistors is larger than in the case where the output side short-circuit switch 360 is realized by one transistor.
  • the solid-state image sensor 200 of the second modification of the second embodiment is different from the first embodiment in that the output side short-circuit switch 360 including only the pMOS transistor 362 is used.
  • FIG. 20 is a circuit diagram showing a configuration example of the comparator 300 in the second modification of the second embodiment of the present technology.
  • the comparator 300 of the second modification of the second embodiment is different from the second embodiment in that the output side short circuit switch 360 including only the pMOS transistor 362 is arranged.
  • the waveform of the control signal XPAC2 that controls the pMOS transistor 362 is the same as that of the second embodiment.
  • the number of transistors can be reduced as compared with the case where a pair of transistors (nMOS transistor 361 and pMOS transistor 362) are used.
  • the output side short-circuit switch 360 can be realized by using only the nMOS transistor 361 or only the pMOS transistor 362.
  • Second stage comparison result When the level of CMP2 is relatively low, the nMOS transistor 361 is used. On the other hand, when the level of the CMP2 in the second stage is relatively high, the pMOS transistor 362 is used. Further, when the level of the comparison result CMP2 is about the middle of the power supply potential VDDB, both the nMOS transistor 361 and the pMOS transistor 362 are used as in the second embodiment.
  • the transistor is compared with the case where a pair of transistors is used. The number can be reduced.
  • the time required for the comparison result CMP1 to transition to the low level is shortened by the cutoff switch 330.
  • the cutoff switch 330 alone may not be able to sufficiently increase the response speed until the CMP2 in the second stage comparison result reaches a high level.
  • the solid-state image sensor 200 of the third embodiment is different from the first embodiment in that the responsiveness is further improved by adding a switch that short-circuits the source and drain of the output transistor 317.
  • FIG. 21 is a circuit diagram showing a configuration example of the comparator 300 according to the third embodiment of the present technology.
  • the comparator 300 of the third embodiment is different from the first embodiment in that it further includes an output side short circuit switch 360.
  • This output-side short-circuit switch 360 is realized only by the pMOS transistor 362, as in the second modification of the second embodiment.
  • the third embodiment is an application of the second modification of the second embodiment to the first embodiment.
  • the speed at which the output of the second stage transitions to the high level can be increased, and the responsiveness of the comparator 300 can be further improved.
  • nMOS transistor 331 and the pMOS transistor 332 are provided in the cutoff switch 330, only one of these may be provided.
  • the output side short-circuit switch 360 is realized only by the pMOS transistor 362, but the configuration is not limited to this. Both the nMOS transistor 361 and the pMOS transistor 362 may be provided in the output side short-circuit switch 360, or only the nMOS transistor 361 may be provided.
  • FIG. 22 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the third embodiment of the present technology.
  • the timing control unit 220 further supplies the control signal XPAC2 to control the output side short-circuit switch 360.
  • the waveform of the control signal XPAC2 is the same as that of the second modification of the second embodiment.
  • the comparison result CMP2 is set to the potential (high level) of the source.
  • the transition speed can be increased. Thereby, the responsiveness can be further improved.
  • FIG. 23 is a circuit diagram showing a configuration example of the comparator 300 according to the fourth embodiment of the present technology.
  • the comparator 300 of the fourth embodiment is different from the third embodiment in that the inverter 340 is not arranged and the output transistor 320, the current source 321 and the clamp transistor 322 are provided.
  • the source of the output transistor 320 is connected to the vertical signal line 259, and the input potential VVSL is input to the source. Further, the gate of the output transistor 320 is connected to the drain of the second stage output transistor 317, and the comparison result CMP2 is input.
  • the output transistor 320 of the third stage for example, a pMOS transistor is used. Further, it is desirable that the back gate of the output transistor 320 and the source are short-circuited.
  • the output transistor 320 outputs a signal indicating whether or not the difference between the input potential VVSL input to the source and the comparison result CMP2 input to the gate exceeds a predetermined threshold voltage as the comparison result CMP3 from the drain. ..
  • the comparison result CMP3 is input to the inverter 350.
  • the output transistor 320 is an example of the second output transistor described in the claims.
  • the current source 321 is inserted between the drain of the output transistor 320 and the reference potential VSSB to supply a constant current.
  • the current source 321 is realized by an nMOS transistor or the like.
  • the clamp transistor 322 is inserted between the source and drain of the output transistor 320.
  • a pMOS transistor is used as the clamp transistor 322, the gate of which is shorted to the drain. Further, it is desirable that the back gate and the source of the clamp transistor 322 are short-circuited.
  • the inverter 340 is reduced because the output transistor 320 is added to the third stage.
  • both the cutoff switch 330 and the output side short-circuit switch 360 are arranged, only one of them can be arranged. Further, both the cutoff switch 330 and the output side short-circuit switch 360 may be provided with both an nMOS transistor and a pMOS transistor, or only one of them may be provided.
  • the output transistor 320 for determining whether or not the difference between the input potential VVSL and the comparison result CMP2 exceeds a predetermined threshold voltage is added to the third stage. Therefore, the gain of the comparator 300 is increased and the linearity is improved.
  • the cutoff switch 330 disconnects the drain of the input transistor 312 from the connection node 329 immediately before the AD conversion, and the input transistor 312 has transitioned to the off state.
  • the drain of the input transistor 312 in the off state becomes a high impedance node. Since the potential of the high impedance node fluctuates easily due to capacitive coupling, the potential of the gate of the input transistor 312 fluctuates due to the fluctuation, and the characteristics of the comparator 300 may deteriorate.
  • the solid-state image sensor 200 of the fifth embodiment is different from the third embodiment in that the deterioration of the characteristics is suppressed by the short circuit between the source and the drain of the input transistor 312.
  • FIG. 24 is a circuit diagram showing a configuration example of the comparator 300 according to the fifth embodiment of the present technology.
  • the comparator 300 of the fifth embodiment further includes an input side short circuit switch 370.
  • the input side short-circuit switch 370 opens and closes the path between the source (vertical signal line 259) and the drain of the input transistor 312 according to the control signals PAC1 and XPAC1.
  • the input side short-circuit switch 370 includes, for example, an nMOS transistor 371 and a pMOS transistor 372 connected in parallel between the source and the drain of the input transistor 312.
  • the control signal PAC1 is input to the gate of the nMOS transistor 371, and the control signal XPAC1 is input to the gate of the pMOS transistor 372.
  • the input side short-circuit switch 370 is closed when the cutoff switch 330 is opened, short-circuiting the source and drain of the input transistor 312. As a result, it is possible to prevent the drain of the input transistor 312 from becoming a high impedance node and suppress deterioration of characteristics.
  • both the cutoff switch 330 and the output side short-circuit switch 360 are arranged, only one of them can be arranged. Further, both the nMOS transistor and the pMOS transistor may be provided in each of the cutoff switch 330, the output side short circuit switch 360, and the input side short circuit switch 370, or only one of them may be provided. Further, the fourth embodiment can be applied to the fifth embodiment.
  • the input side short-circuit switch 370 short-circuits the source and drain of the input transistor 312, it is possible to prevent the drain from being in a high impedance state. .. As a result, deterioration of the characteristics of the comparator 300 can be suppressed.
  • the output transistor 317 inputs the comparison result CMP2 to the inverter 340, but if the voltage range thereof is narrow, the inverter 340 may malfunction or a leak current may occur.
  • the solid-state image sensor 200 of the sixth embodiment is different from the third embodiment in that a level shift circuit for expanding the voltage range is added.
  • FIG. 25 is a circuit diagram showing a configuration example of the comparator 300 according to the sixth embodiment of the present technology.
  • the comparator 300 of the sixth embodiment is different from the third embodiment in that it does not include the inverter 340 and further includes the level shift circuit 380.
  • the level shift circuit 380 outputs one of a pair of potentials (in other words, high level and low level) having a potential difference larger than that of the input potential V VSL and the clamp potential V CLP as an output signal to the inverter 350 based on the comparison result CMP2. do.
  • the high level is set, for example, to a power supply potential higher than the input potential VVSL .
  • the low level is set, for example, to a reference potential lower than the clamp potential V CLP .
  • the input potential V VSL and the clamp potential V CLP are examples of the pair of output potentials described in the claims.
  • the power supply potential and the reference potential are examples of the pair of shift potentials described in the claims.
  • the level shift circuit 380 By providing the level shift circuit 380, the voltage range on the input side of the inverter 350 can be expanded as compared with the third embodiment. By expanding the voltage range, the difference between the lower limit and the upper limit of the range and the threshold value of the inverter 350 becomes sufficiently large, and it is possible to prevent malfunction and leakage current of the inverter 350. As a result, design restrictions for preventing malfunction and leakage current of the inverter 350 are alleviated, and the degree of freedom in design is improved.
  • the level shift circuit 380 expands both the power supply side and the ground side, but only one of them may be expanded.
  • both the cutoff switch 330 and the output side short-circuit switch 360 are arranged, only one of them can be arranged. Further, both the nMOS transistor and the pMOS transistor may be provided in each of the cutoff switch 330, the output side short circuit switch 360, and the input side short circuit switch 370, or only one of them may be provided. Further, the fourth embodiment and the fifth embodiment can be applied to the sixth embodiment.
  • FIG. 26 is a circuit diagram showing a configuration example of the level shift circuit 380 according to the sixth embodiment of the present technology.
  • the level shift circuit 380 includes a precharge transistor 381 and an nMOS transistor 382, a pMOS transistor 384 and a precharge transistor 385.
  • a precharge transistor 381 for example, a pMOS transistor is used.
  • a precharge transistor 385 for example, an nMOS transistor is used.
  • the source of the precharge transistor 381 is connected to the power supply potential VDDB, and the control signal PreChg1 from the timing control unit 220 is input to the gate.
  • the drain of the precharge transistor 381 is connected to the drain of the nMOS transistor 382.
  • the power supply potential VDDB is a potential different from the power supply potential VDDA of the pixel circuit 250 and the power supply potential VDDC of the inverter.
  • the gate of the nMOS transistor 382 is connected to the vertical signal line 259, and the comparison result CMP2 from the output transistor 317 is input to the source. Further, the connection node of the precharge transistor 381 and the nMOS transistor 382 is connected to the gate of the pMOS transistor 384, and the output signal nOUT is output from the connection node. The back gate and source of the nMOS transistor 382 are short-circuited.
  • the source of the pMOS transistor 384 is connected to the power supply potential VDDB, and the gate is connected to the connection node of the precharge transistor 381 and the nMOS transistor 382.
  • the output signal pOUT is output from the connection node of the pMOS transistor 384 and the precharge transistor 381.
  • the drain of the pMOS transistor 384 is connected to the drain of the precharge transistor 385.
  • the source of the precharge transistor 385 is connected to the reference potential VSSB, and the control signal PreChg2 is input to the gate. Further, the connection node of the pMOS transistor 384 and the precharge transistor 385 is connected to the inverter 350, and the output signal pOUT is output from the connection node.
  • the precharge transistor 381 is an example of the power supply side precharge transistor described in the claims.
  • the nMOS transistor 382 is an example of the N-type transistor described in the claims.
  • the pMOS transistor 384 is an example of the P-type transistor described in the claims.
  • the precharge transistor 385 is an example of the reference side precharge transistor described in the claims.
  • the timing control unit 220 turns on the precharge transistors 381 and 385 by the control signals PreChg1 and PreChg2.
  • the precharge transistor 381 in the ON state precharges the parasitic capacitance 383 and initializes the drain of the nMOS transistor 382 to the power supply potential VDDB.
  • the precharge transistor 385 in the ON state precharges the parasitic capacitance 386 and initializes the drain of the nMOS transistor 382 to the reference potential VSSB. Further, during the AD conversion period, the precharge transistors 381 and 385 are controlled to the off state.
  • the comparison result CMP2 becomes the input potential VVSL (high level).
  • the nMOS transistor 382 is turned off, and the precharged power supply potential VDDB of the parasitic capacitance 383 is output as an output signal nOUT.
  • the pMOS transistor 384 is turned off, and the precharged reference potential VSSB of the parasitic capacitance 386 is output as the output signal pOUT.
  • the nMOS transistor 382 transitions to the ON state, and the potential of the output signal nOUT is inverted to the clamp potential V CLP .
  • the pMOS transistor 384 transitions to the ON state, and the potential of the output signal pOUT is inverted to the power supply potential VDDB.
  • the configuration may be such that the pMOS transistor 384 and the precharge transistor 385 are not provided.
  • the inverter 340 is added, and the output signal nOUT is output to the inverter 340. Further, the back gate of the nMOS transistor 382 can be grounded.
  • FIG. 27 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the sixth embodiment of the present technology.
  • the timing control unit 220 sets the control signal PreChg1 to a low level and the control signal PreChg2 to a high level between the timing T0 and immediately after the timing T1 (when the pulse period has elapsed from the timing T1). As a result, the precharge transistors 381 and 385 are precharged. Until the subsequent timing T5, the control signal PreChg1 is controlled to a high level, and the control signal PreChg2 is controlled to a low level.
  • the timing control unit 220 sets the control signal PreChg1 to a low level and the control signal PreChg2 to a high level from the timing T5 over a pulse period to precharge the precharge transistors 381 and 385.
  • the control signal PreChg1 is controlled to a high level
  • the control signal PreChg2 is controlled to a low level.
  • the output of the second stage becomes the auto-zero potential VAZ . Therefore, when the output side short-circuit switch 360 is opened during that period, the nMOS transistor 382 There is a potential difference between the gate and the source. Due to this potential difference, the nMOS transistor 382 is turned on, and a leak current may flow from the power supply potential VDDB to the precharge transistor 381, the nMOS transistor 382, and the current source 318. However, as illustrated in the figure, during the auto-zero period, the output side short-circuit switch 360 is controlled to the closed state by the control signal XPAC2, so that the nMOS transistor 382 is turned off. By closing the output-side short-circuit switch 360 within the auto-zero period in this way, it is possible to prevent leakage current in addition to suppressing oscillation.
  • the inverter 350 since the level shift circuit 380 outputs one of a pair of potentials having a potential difference larger than that of the input potential V VSL and the clamp potential V CLP , the inverter 350 The voltage range on the input side of the can be expanded. By expanding the voltage range, the difference between the lower limit and the upper limit of the range and the threshold value of the inverter 350 becomes sufficiently large, and it is possible to prevent malfunction and leakage current of the inverter 350. As a result, design restrictions on the power supply voltage and the threshold value for preventing malfunction and leakage current are alleviated, and the degree of freedom in design can be improved.
  • the lamp signal whose level (reference potential VRMP ) gradually decreases within the AD conversion period is used, but a lamp signal whose level gradually increases can also be used.
  • the solid-state image sensor 200 of the seventh embodiment is different from the first embodiment in that a lamp signal whose level gradually rises is used.
  • FIG. 28 is a circuit diagram showing a configuration example of the comparator 300 according to the seventh embodiment of the present technology.
  • the comparator 300 of the seventh embodiment is different from the first embodiment in that it does not include the cutoff switch 330 and the inverter 350, and further includes the input side short circuit switch 370.
  • the input side short circuit switch 370 opens and closes the path between the source (vertical signal line 259) and the drain of the input transistor 312 according to the control signals PAC1 and XPAC1.
  • the input side short-circuit switch 370 includes, for example, an nMOS transistor 371 and a pMOS transistor 372 connected in parallel between the source and the drain of the input transistor 312.
  • the control signal PAC1 is input to the gate of the nMOS transistor 371, and the control signal XPAC1 is input to the gate of the pMOS transistor 372.
  • FIG. 29 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the seventh embodiment of the present technology.
  • the DAC 230 sets the reference potential V RMP to the auto-zero potential VAZ . Further, the timing control unit 220 lowers the control signal AZSW to a low level. As a result, the comparison results CMP1 and CMP2 have an auto-zero potential VAZ . Further, the control signal PAC1 is controlled at a low level, and the control signal XPAC1 is controlled at a high level. As a result, the input side short-circuit switch 370 is opened.
  • the timing control unit 220 sets the control signal AZSW to a high level. Further, in the timing T1, the timing control unit 220 sets the control signal PAC1 at a high level and the control signal XPAC1 at a low level over a predetermined pulse period. As a result, the input side short-circuit switch 370 is closed.
  • the DAC 230 lowers the reference potential VRMP below that at autozero. As a result, the input transistor 312 is turned on, and the comparison result CMP1 of the reset level VVSLH is output. During this period, the output transistor 317 is turned off, and the comparison result CMP2 of the clamp potential VCLPH is output. Further, the inverter 350 outputs a high-level output signal VCO.
  • the DAC 230 raises the reference potential VRMP with the passage of time. This period corresponds to the reset level AD conversion period. It is assumed that the difference between the reference potential V RMP and the input potential V VSL becomes less than the threshold voltage Vt of the input transistor 312 at the timing T3 within this period. At this time, the input transistor 312 transitions to the off state, and the comparison result CMP1 is inverted to the clamp potential VCLPH . The output transistor 317 transitions to the on state, and the comparison result CMP2 is inverted to the reset level VVSLH . The output signal VCO is inverted to the low level.
  • the timing control unit 220 sets the control signal PAC1 to a high level and the control signal XPAC1 to a low level over a predetermined pulse period. As a result, the input side short-circuit switch 370 is closed.
  • the DAC 230 lowers the reference potential VRMP to be lower than that at the time of auto zero.
  • the input transistor 312 is turned on, and the comparison result CMP1 of the signal level VVSLL is output.
  • the output transistor 317 is turned off, and the comparison result CMP2 of the clamp potential V CLPL is output.
  • the inverter 350 outputs a high-level output signal VCO.
  • the DAC 230 raises the reference potential VRMP with the passage of time. This period corresponds to the signal level AD conversion period. It is assumed that the difference between the reference potential V RMP and the input potential V VSL becomes less than the threshold voltage Vt at the timing T7 within this period. At this time, the comparison result CMP1 is inverted to the clamp potential V CLPL , and the comparison result CMP2 is inverted to the signal level V VSLL . The output signal VCO is inverted to the low level.
  • the responsiveness can be improved by the input side short-circuit switch 370.
  • the input side short-circuit switch 370 including the nMOS transistor 371 and the pMOS transistor 372 is arranged for each column.
  • the number of transistors is larger than in the case where the input side short-circuit switch 370 is realized by one transistor.
  • the solid-state image sensor 200 of the first modification of the seventh embodiment is different from the seventh embodiment in that the input side short-circuit switch 370 including only the nMOS transistor 371 is used.
  • FIG. 30 is a circuit diagram showing a configuration example of the comparator 300 in the first modification of the seventh embodiment of the present technology.
  • the comparator 300 of the first modification of the seventh embodiment is different from the first embodiment in that the input side short circuit switch 370 composed of only the nMOS transistor 371 is arranged.
  • the waveform of the control signal PAC1 that controls the nMOS transistor 371 is the same as that of the seventh embodiment.
  • the transistor is compared with the case where a pair of transistors is used. The number can be reduced.
  • the input side short-circuit switch 370 including the nMOS transistor 371 and the pMOS transistor 372 is arranged for each column.
  • the number of transistors is larger than in the case where the input side short-circuit switch 370 is realized by one transistor.
  • the solid-state image sensor 200 of the second modification of the seventh embodiment is different from the first embodiment in that the input side short-circuit switch 370 including only the pMOS transistor 372 is used.
  • FIG. 31 is a circuit diagram showing a configuration example of the comparator 300 in the second modification of the seventh embodiment of the present technology.
  • the comparator 300 of the second modification of the seventh embodiment is different from the seventh embodiment in that the input side short circuit switch 370 composed of only the pMOS transistor 372 is arranged.
  • the waveform of the control signal XPAC1 that controls the pMOS transistor 372 is the same as that of the seventh embodiment.
  • the transistor is compared with the case where a pair of transistors is used. The number can be reduced.
  • the two-stage transistor of the input transistor 312 and the output transistor 317 is arranged, but a third-stage transistor having the same configuration as the output transistor 317 can be added.
  • the solid-state image sensor 200 of the third modification of the seventh embodiment is different from the seventh embodiment in that a third-stage transistor is added.
  • FIG. 32 is a block diagram showing a configuration example of the comparator 300 in the third modification of the seventh embodiment of the present technology.
  • the comparator 300 of the third modification of the seventh embodiment includes a comparator circuit 310 and inverters 340 and 350.
  • FIG. 33 is a circuit diagram showing a configuration example of the comparison circuit 310 in the third modification of the seventh embodiment of the present technology.
  • the comparison circuit 310 includes an input capacitance 311, an input transistor 312, an auto-zero transistor 313, an input side short-circuit switch 370, a current source 314, a band limiting capacitance 315, and a clamp transistor 316 in the first stage. Further, the comparison circuit 310 includes an output transistor 317, a current source 318, and a clamp transistor 319 in the second stage.
  • the comparison circuit 310 includes an output transistor 320, a current source 321 and a clamp transistor 322 and an output side short-circuit switch 360 in the third stage.
  • the circuit configurations of the first stage and the second stage in FIG. 33 are the same as those illustrated in FIG. 31. Further, the circuit configuration of the third stage in FIG. 33 is the same as that in which the output side short-circuit switch 360 is added to the third stage of FIG. 23.
  • the output-side short-circuit switch 360 opens and closes the path between the source (vertical signal line 259) and the drain of the output transistor 320 according to the control signal XPAC3.
  • the waveform of the control signal XPAC3 is the same as that of the control signal XPAC1. It should be noted that the output side short-circuit switch 360 can be realized by using only the nMOS transistor, only the pMOS transistor, or both of them.
  • comparison circuit 310 has three stages, it can also have four or more stages. In this case, a short-circuit switch can be provided in odd-numbered stages.
  • the output side short-circuit switch 360 short-circuits the source and drain of the output transistor 317, so that the potential (high level) of the source is short-circuited. )
  • the transition speed of CMP3 can be increased. Thereby, the responsiveness can be further improved.
  • the comparison result CMP2 is input to the inverter 340, but if the voltage range is narrow, the inverter 340 may malfunction or a leak current may occur.
  • the solid-state image sensor 200 of the fourth modification of the seventh embodiment is different from the seventh embodiment in that a level shift circuit for expanding the voltage range is added.
  • FIG. 34 is a block diagram showing a configuration example of the comparator 300 in the fourth modification of the seventh embodiment of the present technology.
  • the comparator 300 of the third modification of the seventh embodiment includes a comparator circuit 310, a level shift circuit 380, and an inverter 340.
  • the configuration of the comparison circuit 310 is the same as that illustrated in FIG. 33.
  • the circuit configuration of the level shift circuit 380 is the same as that illustrated in FIG. 26.
  • FIG. 35 is a timing chart showing an example of the operation of the solid-state image sensor 200 in the fourth modification of the seventh embodiment of the present technology.
  • the waveforms of the control signals AZSW and XPAC1 are the same as those illustrated in FIG. 29.
  • the timing control unit 220 lowers the control signal XPAC3 to a low level for a period until the timing at which the control signal XPAC1 immediately after the timing T1 becomes high level. As a result, the output side short-circuit switch 360 is closed.
  • the timing control unit 220 sets the control signal XPAC3 to a high level at the timing when the control signal XPAC1 immediately after the timing T1 becomes a high level. As a result, the output side short-circuit switch 360 is opened. Further, at the timing T5, the timing control unit 220 lowers the control signal XPAC1 to a low level over a predetermined pulse period.
  • the waveform of the first-stage comparison result CMP1 is the same as that illustrated in FIG. 29.
  • the comparison result CMP2 in the second stage has an auto-zero potential VAZ over the period up to the timing T3.
  • the waveform of the comparison result CMP2 after the timing T3 is the same as that illustrated in FIG. 29.
  • the waveforms of the control signals PreChg1 and PreChg2 are the same as those illustrated in FIG. 27.
  • the waveform of the output signal VCO is the same as that illustrated in FIG.
  • the level shift circuit 380 has one of a pair of potentials having a potential difference larger than that of the input potential V VSL and the clamp potential V CLP . Since the output is performed, the voltage range on the input side of the inverter 340 can be expanded.
  • a comparative example is a configuration in which the clamp transistor 319 and the inverters 340 and 350 are reduced from the circuit of the third embodiment illustrated in FIG. 21.
  • FIG. 36 is a circuit diagram showing a configuration example of the comparator 300 in the comparative example.
  • the parasitic capacitance of the output node of the first-stage comparison result CMP1 is 402, and the parasitic capacitance of the output node of the second-stage comparison result CMP2 is 403.
  • FIG. 37 is a timing chart showing an example of the operation of the solid-state image sensor 200 in the comparative example.
  • the DAC 230 sets the reference potential V RMP to a neutral auto-zero potential VAZ .
  • the reference potential V RMP rises once at the POF edge of the timing T1
  • the reference potential V RMP gradually decreases in the P-phase slope period.
  • the reason for raising once at the POF edge is to ensure that the reversal operation occurs at the slope portion by shaking in the opposite direction.
  • the count value is counted over a period until the output signal VCO when the pixel circuit 250 is reset is inverted within this P-phase slope period.
  • the input potential V VSL decreases according to the amount of signal charge transferred by the transfer transistor 252, and then the reference potential V RMP rises once at the timing T5 of the POF edge, and then gradually decreases in the D-phase slope period. Will be.
  • the count value is counted over the period until the output signal VCO when the signal charge is transferred is inverted.
  • the amount of the net signal charge is obtained as a digital value. In the figure, the amount of signal charge is 0, and the input potential VVSL is not lowered.
  • the timing control unit 220 turns the cutoff switch 330 off (open state) from the timings T1 and T5 for a short period of time by the control signal XPAC1.
  • the output side short-circuit switch 360 in the second stage is turned on when the reference potential V RMP is at the potential at the time of auto zero, and the comparison result CMP 2 in the second stage is fixed to the input potential V VSL . This is because the circuit oscillates depending on the conditions if the second stage amplifier is enabled in the neutral state.
  • the causes of the above kickback are as follows. First, when the potential of the first-stage comparison result CMP1 is lowered by the POF edge or the DOF edge, the parasitic capacitance of the first stage (401 in FIG. 36) is discharged. Since a part of the current drawn by the first-stage current source 314 is used for its discharge, the current drawn from the vertical signal line 259 is reduced for a short period of time. At this time, the potential ( VVSL ) of the vertical signal line 259 temporarily rises (that is, kickback) because a part of the electric charge that continues to flow from the pixel side loses its place and charges the parasitic capacitance of the vertical signal line 259. Occurs).
  • FIG. 38 is a circuit diagram showing a configuration example of the comparator 300 according to the eighth embodiment of the present technology.
  • a cutoff switch 410, a control switch 420, and a clamp transistor 430 are added.
  • the cutoff switch 410 is inserted between the output transistor 317 and the current source 318.
  • the cutoff switch 410 shifts to either an open state or a closed state according to the control signals XPAC2A and PAC2A from the timing control unit 220.
  • the cutoff switch 410 includes, for example, an nMOS transistor 411 and a pMOS transistor 412 connected in parallel between the output transistor 317 and the current source 318.
  • the control signal XPAC2A is input to the gate of the nMOS transistor 411, and the control signal PAC2A is input to the gate of the pMOS transistor 412.
  • the cutoff switch 410 may include only one of the nMOS transistor 411 and the pMOS transistor 412.
  • the clamp transistor 430 is P-shaped, the gate and drain are connected to the current source 318, and the source is connected to the control switch 420.
  • the control switch 420 is inserted between the source of the output transistor 317 and the source of the clamp transistor 430.
  • the control switch 420 shifts to either an open state or a closed state according to the control signal XPAC2.
  • the control switch 420 includes, for example, a pMOS transistor 422.
  • the control switch 420 may include an nMOS transistor instead of the pMOS transistor 422, or may include both the nMOS transistor 422 and the pMOS transistor.
  • the cutoff switch 330 is an example of the first cutoff switch described in the claims, and the cutoff switch 410 is an example of the second cutoff switch described in the claims.
  • the current source 314 is an example of the first current source described in the scope of the patent claim, and the current source 318 is an example of the second current source described in the scope of the patent claim.
  • FIG. 39 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the eighth embodiment of the present technology.
  • the comparison result CMP2 of the second stage is lowered before the settling period of the reference potential VRMP . Further, at the POF edge and the DOF edge, the comparison result CMP1 of the first stage decreases and at the same time the comparison result CMP2 of the second stage increases.
  • the cutoff switch 410 and the control switch 420 operate exclusively so that either one of them is in the ON state.
  • the control switch 420 side Before the settling period (timing T1 to T2, etc.), the control switch 420 side is turned on, so that the current of the second-stage current source 318 flows through the second-stage clamp transistor 430. Then, the potential of the second-stage comparison result CMP2 settles down from the input potential VVSL by the amount of the gate-source voltage of the clamp transistor 430.
  • the cutoff switch 410 side is turned on, so that the current of the second-stage current source 318 flows to the second-stage input side, and the potential of the second-stage comparison result CMP2. Is the inverting amplifier output according to the comparison result CMP1 of the first stage. Since the potential of the first-stage comparison result CMP1 is lowered during the settling period, the second-stage comparison result CMP1 is increased.
  • the parasitic capacitance 401 of the first stage is discharged and at the same time the parasitic capacitance 402 of the second stage is charged, and these charge / discharge currents cancel each other out from the vertical signal line 259.
  • the change in the current that is applied is suppressed.
  • the occurrence of kickback can be suppressed.
  • the size of the second-stage clamp transistor 430 the potential when the potential of the second-stage comparison result CMP2 is lowered can be adjusted, so it is possible to design so that the canceling effect is maximized. can.
  • the settling period of the P-phase and D-phase lamp signals can be shortened. As a result, it is possible to avoid an increase in the AD conversion time, and it is possible to suppress a decrease in the frame rate and an increase in the average power consumption.
  • N-type clamp transistors 441 and 442 can be further added.
  • the clamp transistor 441 is connected in parallel with the P-type clamp transistor 316.
  • the clamp transistor 442 is connected in parallel with the control switch 420 and the clamp transistor 430.
  • the first-stage clamp transistor 441 is provided to prevent the drain potential of the first-stage current source 314 from dropping too much and changing the current value when the input potential VVSL drops beyond the dynamic range due to an excessive input. ..
  • the second-stage clamp transistor 442 also has a role of protecting the second-stage current source 318, but here, after the second-stage comparison result CMP2 is inverted, its potential drops and the transistor of the current source 318 becomes It is provided to prevent the transition to the linear region.
  • the output transistor 317 outputs the comparison result CMP2, but if the voltage range is narrow, there is a possibility that the logic gate (inverter or the like) in the subsequent stage may malfunction or leak current may occur.
  • the solid-state image sensor 200 of the first modification of the eighth embodiment is different from the third embodiment in that a level shift circuit for expanding the voltage range is added.
  • FIG. 41 is a circuit diagram showing a configuration example of the comparator 300 in the first modification of the eighth embodiment of the present technology.
  • the comparator 300 in the first modification of this eighth embodiment differs from the eighth embodiment in that it further includes a level shift circuit 380 and a NAND gate 450.
  • the circuit configuration of the level shift circuit 380 is the same as the circuit illustrated in FIG. 26.
  • the NAND gate 450 outputs the negative logical product of the output signal pOUT of the level shift circuit 380 and the enable signal EN as an output signal VCO.
  • the NAND gate 450 is an example of the logic gate described in the claims.
  • the node connected to the source of the third-stage nMOS transistor 382 is not the node of the second-stage comparison result CMP2 but the connection node of the control switch 420 and the clamp transistor 430. Let the output of this connection node be CMP2'.
  • the connection is made between the gate and the source of the nMOS transistor 382 in FIG. 26 by connecting the source to the node of the comparison result CMP2 and lowering the potential of the comparison result CMP2 before the settling period of the lamp signal. This is because the potential difference opens and turns on.
  • this settling period is the period during which the precharge transistor 381 in the third stage illustrated in FIG. 26 is in the ON state, a through current flows in the third stage, resulting in a malfunction.
  • the third stage nMOS transistor 382 can be correctly turned off before the settling period.
  • N-type clamp transistors 441 and 442 can be further added.
  • FIG. 42 is a timing chart showing an example of the operation of the solid-state image sensor in the first modification of the eighth embodiment of the present technology.
  • the thick alternate long and short dash line in the figure shows the fluctuation of the output CMP2'of the connection node of the control switch 420 and the clamp transistor 430.
  • the enable signal EN is controlled to a low level (disable) until the end of the settling period (timing T2 or T6), and is controlled to a high level (enabled) from the end of the settling period to the end of the slope period. As illustrated in the figure, kickback is suppressed.
  • the level shift circuit 380 has one of a pair of potentials having a potential difference larger than that of the input potential V VSL and the clamp potential V CLP . Since it is output, the voltage range on the input side can be expanded.
  • FIG. 43 is a circuit diagram showing a configuration example of the comparator 300 in the second modification of the eighth embodiment of the present technology.
  • the comparator 300 of the second modification of the eighth embodiment is different from the first modification of the eighth embodiment in that the buffer 460 and the input capacitance switching circuit 470 are further provided.
  • the buffer 460 is inserted between the DAC 230 and the input capacitance switching circuit 470.
  • FIG. 44 is a circuit diagram showing a configuration example of the input capacitance switching circuit 470 in the second modification of the eighth embodiment of the present technology.
  • the input capacity switching circuit 470 includes input capacities 471 to 474 and switches 475 to 478.
  • each of the input capacitances 471 to 474 is commonly connected to the gate of the input transistor 312.
  • the other end of the input capacitance 471 is connected to the output terminal of the buffer 460.
  • the switch 475 opens and closes the path between the other end of the input capacitance 471 and the other end of the input capacitance 474 according to the control of the timing control unit 220.
  • the switch 476 opens and closes the path between the other end of the input capacitance 472 and the other end of the input capacitance 473 according to the control of the timing control unit 220.
  • the switch 477 opens and closes the path between the other end of the input capacitance 473 and the other end of the input capacitance 474 according to the control of the timing control unit 220.
  • the switch 478 opens and closes the path between the other end of the input capacitance 474 and the ground potential according to the control of the timing control unit 220.
  • the input capacitance switching circuit 470 can switch the number of input capacitances connected in parallel to the gate of the input transistor 312 to any one of 1 to 4. As a result, it is possible to reduce the noise of the buffer 460 of the lamp signal and the noise of the lamp signal common to the columns. In this case, it is desirable to increase the slope of the lamp signal by the amount attenuated by the capacitive voltage divider.
  • the number of input capacities is not limited to four.
  • M is an integer
  • M-1 switches are provided.
  • the input capacitance switching circuit 470 can be added to the circuit of FIG. 38 in which the level shift circuit 380 is not provided. Further, N-type clamp transistors 441 and 442 can be further added.
  • the noise can be further reduced.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 45 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 46 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the image pickup unit 12101, 12102, 12103, 12104, 12105 is provided.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the image pickup unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 46 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the image pickup units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and pattern matching processing is performed on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the image pickup unit 12031 among the configurations described above.
  • the image pickup apparatus 100 of FIG. 1 can be applied to the image pickup unit 12031. "etc).
  • the responsiveness of the comparator 300 can be improved, the frame rate can be increased, and a moving image that is easier to see can be obtained, so that the driver's fatigue can be reduced. become.
  • the present technology can have the following configurations.
  • a potential within the range from one to the other of the pair of output potentials is output from the drain based on whether or not the input potential input to the source and the predetermined reference potential input to the gate substantially match.
  • a first current source that supplies a constant current
  • the capacitance inserted between the source of the input transistor and the first current source,
  • the drain of the input transistor is disconnected from the connection node within a predetermined period for initializing the connection node of the capacitance and the first current source to the lower of the pair of output potentials, and the said outside the predetermined period.
  • a solid-state imaging device including a first cutoff switch that connects a connection node and a drain of the input transistor.
  • the solid-state image pickup device includes an N-type transistor and a P-type transistor connected in parallel between the drain of the input transistor and the first current source. .. (3) The solid-state image pickup device according to (1) above, wherein the first cutoff switch includes an N-type transistor. (4) The solid-state image pickup device according to (1) above, wherein the first cutoff switch includes a P-type transistor. (5) The input from a predetermined potential lower than the input potential based on whether or not the difference between the input potential input to the source and the potential of the connection node input to the gate exceeds a predetermined threshold voltage.
  • the first output transistor that outputs the potential within the range up to the potential from the drain
  • the solid-state imaging device according to any one of (1) to (4), further comprising an output-side short-circuit switch that short-circuits the source and drain of the first output transistor within the predetermined period.
  • An auto-zero transistor for connecting the gate and drain of the input transistor is further provided within the auto-zero period before the predetermined period.
  • the solid-state image pickup device according to (5) above, wherein the output-side short-circuit switch short-circuits the source and drain of the first output transistor within the auto-zero period and the predetermined period.
  • the solid-state image pickup device includes an N-type transistor and a P-type transistor connected in parallel between the source and drain of the first output transistor.
  • the output side short-circuit switch includes an N-type transistor.
  • the solid-state imaging device according to any one of (5) to (8) above, further comprising a second output transistor that outputs a voltage within the range up to (5) to (8).
  • the solid-state image pickup device according to any one of (5) to (9), further comprising an input-side short-circuit switch that short-circuits the drain and the source of the input transistor within the predetermined period.
  • (11) A level shift circuit that outputs an output signal of a pair of shift potentials having a potential difference larger than the predetermined potential and the input potential based on the potential of the drain of the first output transistor. 4.
  • the method according to any one of (5) to (10) above, further comprising a logic gate for determining whether or not the output signal is higher than a predetermined threshold value between the pair of shift potentials and outputting the determination result.
  • the level shift circuit is An N-type transistor in which a gate is connected to the vertical signal line of the input potential and a source is connected to the dray of the first output transistor.
  • a power supply side precharge transistor that initializes the drain potential of the N-type transistor to the power supply potential
  • a P-type transistor having a gate connected to the drain of the N-type transistor and a drain connected to the logic gate.
  • the first output transistor that outputs the potential within the range up to the potential from the drain, and The drain of the first output transistor is disconnected from the second current source before the start timing of the settling of the second current source and the reference potential to supply a constant current, and the drain of the first output transistor is disconnected from the second current source for a certain period from the start timing.
  • the (13) further includes a level shift circuit that outputs an output signal of a pair of shift potentials having a potential difference larger than the predetermined potential and the input potential based on the potentials of the connection nodes of the control switch and the clamp transistor. )
  • the solid-state image pickup device according to (13) or (14), further comprising an input capacity switching circuit for switching the number of input capacities connected in parallel to the gate of the input transistor.
  • the input transistor that outputs the drain potential corresponding to the input potential from the drain, and the input transistor.
  • a potential within the range from the predetermined potential to the input potential is measured from the drain based on whether or not the difference between the input potential input to the source and the drain potential input to the gate exceeds a predetermined threshold voltage.
  • a solid-state image pickup device including an output-side short-circuit switch that short-circuits the source and drain of the first output transistor within a predetermined period for initializing the drain of the first output transistor to the input potential.
  • An input transistor that outputs a predetermined clamp potential from the drain when the input potential input to the source and a predetermined reference potential input to the gate substantially match.
  • a solid-state image pickup device including an input-side short-circuit switch that short-circuits the source and drain of the input transistor within a predetermined period for initializing the potential of the drain to the input potential.
  • a potential within the range from one to the other of the pair of output potentials is output from the drain based on whether or not the input potential input to the source and the predetermined reference potential input to the gate substantially match.
  • the input transistor With the input transistor With a current source that supplies a predetermined constant current, The capacitance inserted between the source of the input transistor and the current source, The drain of the input transistor is disconnected from the connection node within a predetermined period for initializing the connection node of the capacitance and the current source to the lower of the pair of output potentials, and the connection node is connected to the connection node outside the predetermined period.
  • a cutoff switch that connects to the drain of the input transistor An image pickup apparatus including a counter that counts a count value over a period until the potential of the connection node is reversed.
  • the vertical signal line connected to the pixel and A transistor comprising a source connected to the vertical signal line and a gate receiving a signal based on a predetermined reference potential.
  • a current source that supplies a constant current
  • a solid-state image sensor comprising a switch connected to a connection node of the capacitance and the current source and a drain of the transistor.
  • the vertical signal line connected to the pixel and A first transistor comprising a source connected to the vertical signal line and a gate receiving a signal based on a predetermined reference potential.
  • a second transistor comprising a source connected to the vertical signal line and a gate connected to the current source.
  • a solid-state image sensor including a switch connected to the source and drain of the second transistor.

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Abstract

カラム毎に比較器を設けた固体撮像素子において、比較器の応答性を改善する。　入力トランジスタは、ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致するか否かに基づいて一対の出力電位の一方から他方までの範囲内の電位をドレインから出力する。第１の電流源は、一定の電流を供給する。容量は、入力トランジスタのソースと第１の電流源との間に挿入される。遮断スイッチは、容量および第１の電流源の接続ノードを一対の出力電位のうち低い方に初期化するための所定期間内に接続ノードから入力トランジスタのドレインを切り離し、所定期間外に接続ノードと前記入力トランジスタのドレインとを接続する。

Description

固体撮像素子、および、撮像装置
　本技術は、固体撮像素子に関する。詳しくは、比較器およびカウンタを設けた固体撮像素子、および、撮像装置に関する。
　従来より、固体撮像素子などにおいては、構造が簡易であることから、シングルスロープ型のＡＤＣ（Analog to Digital Converter）がＡＤ（Analog to Digital）変換に用いられることが多い。このシングルスロープ型のＡＤＣは、一般的には比較器と、その比較器の比較結果に基づいて計数を行うカウンタとから構成される。この比較器内に、例えば、ｐＭＯＳ（p-channel Metal-Oxide-Semiconductor）トランジスタ、電流源および論理ゲート（インバータなど）を配置した固体撮像素子が提案されている（例えば、特許文献１参照。）。このｐＭＯＳトランジスタは、画素回路からの画素信号と参照信号とを比較し、その比較結果をドレインからインバータを介して出力する。この比較結果は、カウンタの計数開始直前において、ハイレベルの参照電圧の入力によりローレベルに初期化される。
米国特許出願公開第２０１８／０１０３２２２号
　上述の固体撮像素子では、画素回路の電流を比較器が共用することにより、画素回路と別途に比較器にも電流源を設ける構成と比較して消費電力の削減を図っている。しかしながら、上述の固体撮像素子では、初期化の際に、出力がハイレベルからローレベルに遷移する速度を速く（言い換えれば、比較器の応答性を改善）することが困難である。応答性を改善するために参照電圧の値を十分に高くすると、オフ状態のｐＭＯＳトランジスタのリーク電流は低下するものの、消費電力が増大してしまう。
　本技術はこのような状況に鑑みて生み出されたものであり、カラム毎に比較器を設けた固体撮像素子において、比較器の応答性を改善することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致するか否かに基づいて一対の出力電位の一方から他方までの範囲内の電位をドレインから出力する入力トランジスタと、一定の電流を供給する第１の電流源と、前記入力トランジスタのソースと前記第１の電流源との間に挿入された容量と、前記容量および前記第１の電流源の接続ノードを前記一対の出力電位のうち低い方に初期化するための所定期間内に前記接続ノードから前記入力トランジスタのドレインを切り離し、前記所定期間外に前記接続ノードと前記入力トランジスタのドレインとを接続する第１の遮断スイッチとを具備する固体撮像素子である。これにより、応答性が改善するという作用をもたらす。
　また、この第１の側面において、前記第１の遮断スイッチは、前記入力トランジスタのドレインと前記第１の電流源との間において並列に接続されたＮ型トランジスタおよびＰ型トランジスタを備えてもよい。これにより、遮断スイッチの影響を受けることなく比較動作を行うことができる。
　また、この第１の側面において、上記第１の遮断スイッチは、Ｎ型トランジスタを備えてもよい。これにより、トランジスタの個数が削減されるという作用をもたらす。
　また、この第１の側面において、ソースに入力された上記入力電位とゲートに入力された上記接続ノードの電位との間の差が所定の閾値電圧を超えるか否かに基づいて上記入力電位より低い所定電位から上記入力電位までの範囲内の電位をドレインから出力する第１の出力トランジスタと、上記所定期間内に上記第１の出力トランジスタのソースとドレインとを短絡する出力側短絡スイッチとをさらに具備してもよい。これにより、応答性が改善するという作用をもたらす。
　また、この第１の側面において、上記所定期間の前のオートゼロ期間内に上記入力トランジスタのゲートとドレインとを接続するオートゼロトランジスタをさらに具備し、上記出力側短絡スイッチは、上記オートゼロ期間内と上記所定期間内とに上記第１の出力トランジスタのソースとドレインとを短絡してもよい。これにより、オートゼロ期間の発振が抑制されるという作用をもたらす。
　また、この第１の側面において、上記出力側短絡スイッチは、上記第１の出力トランジスタのソースとドレインとの間において並列に接続されたＮ型トランジスタおよびＰ型トランジスタを備えてもよい。これにより、比較結果のレベルが電源電位の中間程度である場合に第１の出力トランジスタのソースとドレインとが短絡されるという作用をもたらす。
　また、この第１の側面において、上記出力側短絡スイッチは、Ｎ型トランジスタを備えてもよい。これにより、トランジスタの個数が削減されるという作用をもたらす。
　また、この第１の側面において、上記出力側短絡スイッチは、Ｐ型トランジスタを備えてもよい。これにより、トランジスタの個数が削減されるという作用をもたらす。
　また、この第１の側面において、ソースに入力された上記入力電位とゲートに入力された上記第１の出力トランジスタのドレインとの間の差が所定の閾値電圧を超えるか否かに基づいて上記所定電位から上記入力電位までの範囲内の電圧をドレインから出力する第２の出力トランジスタをさらに具備してもよい。これにより、比較器のゲインが上がることから線形性が良くなる。
　また、この第１の側面において、上記所定期間内に上記入力トランジスタのドレインとソースとを短絡する入力側短絡スイッチをさらに具備してもよい。これにより、特性劣化が抑制されるという作用をもたらす。
　また、この第１の側面において、上記第１の出力トランジスタのドレインの電位に基づいて上記所定電位および上記入力電位よりも電位差の大きな一対のシフト電位の出力信号を出力するレベルシフト回路と、上記一対のシフト電位の間の所定の閾値より上記出力信号が高いか否かを判定して判定結果を出力する論理ゲートとをさらに具備してもよい。これにより、設計自由度が向上するという作用をもたらす。
　また、この第１の側面において、上記一対のシフト電位の一方は、上記入力電位より高い電源電位であり、他方は、上記所定電位より低い基準電位であり、上記レベルシフト回路は、上記入力電位の垂直信号線にゲートが接続され、上記第１の出力トランジスタのドレイにソースが接続されるＮ型トランジスタと、上記Ｎ型トランジスタのドレインの電位を上記電源電位に初期化する電源側プリチャージトランジスタと、上記Ｎ型トランジスタのドレインにゲートが接続され、上記論理ゲートにドレインが接続されたＰ型トランジスタと、上記Ｐ型トランジスタのドレインの電位を上記基準電位に初期化する基準側プリチャージトランジスタとを備えてもよい。これにより、４つのトランジスタによって電圧回路が拡大されるという作用をもたらす。
　また、この第１の側面において、ソースに入力された前記入力電位とゲートに入力された前記接続ノードの電位との間の差が所定の閾値電圧を超えるか否かに基づいて前記入力電位より低い所定電位から前記入力電位までの範囲内の電位をドレインから出力する第１の出力トランジスタと、一定の電流を供給する第２の電流源と前記参照電位のセトリングの開始タイミングの前に前記第１の出力トランジスタのドレインを前記第２の電流源から切り離し、前記開始タイミングから一定期間に亘って前記第１の出力トランジスタのドレインと前記第２の電流源とを接続する第２の遮断スイッチと、前記第２の電流源にドレインが接続されたクランプトランジスタと、前記開始タイミングの前に前記第１の出力トランジスタのソースと前記クランプトランジスタのソースとを接続し、前記開始タイミングから一定期間に亘って前記第１の出力トランジスタのソースを前記クランプトランジスタのソースから切り離す制御スイッチとをさらに具備してもよい。これにより、キックバックが抑制されるという作用をもたらす。
　また、この第１の側面において、前記制御スイッチおよび前記クランプトランジスタの接続ノードの電位に基づいて前記所定電位および前記入力電位よりも電位差の大きな一対のシフト電位の出力信号を出力するレベルシフト回路をさらに具備してもよい。これにより、設計自由度が向上するという作用をもたらす。
　また、この第１の側面において、前記入力トランジスタのゲートに並列に接続される入力容量の個数を切り替える入力容量切替回路をさらに具備してもよい。これにより、ノイズが低減するという作用をもたらす。
　また、本技術の第２の側面は、ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致する場合には上記入力電位に応じたドレイン電位をドレインから出力する入力トランジスタと、ソースに入力された上記入力電位とゲートに入力された上記ドレイン電位との間の差が所定の閾値電圧を超えるか否かに基づいて所定電位から上記入力電位までの範囲内の電位をドレインから出力する第１の出力トランジスタと、上記第１の出力トランジスタのドレインを上記入力電位に初期化するための所定期間内に上記第１の出力トランジスタのソースとドレインとを短絡する出力側短絡スイッチとを具備する固体撮像素子である。これにより、応答性が改善するという作用をもたらす。
　また、本技術の第３の側面は、ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致する場合には所定のクランプ電位をドレインから出力する入力トランジスタと、前記ドレインの電位を前記クランプ電位より高いハイレベルに初期化するための所定期間内に前記入力トランジスタのソースとドレインとを短絡する入力側短絡スイッチとを具備する固体撮像素子である。これにより、応答性が改善するという作用をもたらす。
　また、本技術の第４の側面は、ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致するか否かに基づいて一対の出力電位の一方から他方までの範囲内の電位をドレインから出力する入力トランジスタと、所定の定電流を供給する電流源と、上記入力トランジスタのソースと上記電流源との間に挿入された容量と、上記容量および上記電流源の接続ノードを上記一対の出力電位のうち低い方に初期化するための所定期間内に上記接続ノードから上記入力トランジスタのドレインを切り離し、上記所定期間外に上記接続ノードと上記入力トランジスタのドレインとを接続する遮断スイッチと、上記接続ノードの電位が反転するまでの期間に亘って計数値を計数するカウンタとを具備する撮像装置である。これにより、応答性が改善するという作用をもたらす。
　また、本技術の第５の側面は、画素に接続された垂直信号線と、前記垂直信号線に接続されたソースと所定の参照電位に基づいた信号を受けるゲートとを具備するトランジスタと、一定の電流を供給する電流源と、前記トランジスタのソースと前記電流源との間に挿入された容量と、前記容量および前記電流源の接続ノードと前記トランジスタのドレインとに接続されたスイッチとを具備する固体撮像素子である
　また、本技術の第６の側面は、画素に接続された垂直信号線と、前記垂直信号線に接続されたソースと所定の参照電位に基づいた信号を受けるゲートとを具備する第１のトランジスタと、一定の電流を供給する電流源と、前記垂直信号線に接続されたソースと前記電流源に接続されたゲートとを具備する第２のトランジスタと、前記第２のトランジスタの前記ソースとドレインとに接続されたスイッチとを具備する固体撮像素子である。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態における遮断スイッチとインバータとの一構成例を示す回路図である。 本技術の第１の実施の形態における応答性の改善効果を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における信号レベルの変換期間内に黒レベルが入力された場合のタイミングチャートの一例である。 本技術の第１の実施の形態における信号レベルの変換期間内に白レベルが入力された場合のタイミングチャートの一例である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における比較器の一構成例を示す回路図である。 本技術の第２の実施の形態における比較器の一構成例を示す回路図である。 本技術の第２の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における信号レベルの変換期間内に黒レベルが入力された場合のタイミングチャートの一例である。 本技術の第２の実施の形態における信号レベルの変換期間内に白レベルが入力された場合のタイミングチャートの一例である。 本技術の第２の実施の形態の第１の変形例における比較器の一構成例を示す回路図である。 本技術の第２の実施の形態の第２の変形例における比較器の一構成例を示す回路図である。 本技術の第３の実施の形態における比較器の一構成例を示す回路図である。 本技術の第３の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における比較器の一構成例を示す回路図である。 本技術の第５の実施の形態における比較器の一構成例を示す回路図である。 本技術の第６の実施の形態における比較器の一構成例を示す回路図である。 本技術の第６の実施の形態におけるレベルシフト回路の一構成例を示す回路図である。 本技術の第６の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における比較器の一構成例を示す回路図である。 本技術の第７の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態の第１の変形例における比較器の一構成例を示す回路図である。 本技術の第７の実施の形態の第２の変形例における比較器の一構成例を示す回路図である。 本技術の第７の実施の形態の第３の変形例における比較器の一構成例を示すブロック図である。 本技術の第７の実施の形態の第３の変形例における比較回路の一構成例を示す回路図である。 本技術の第７の実施の形態の第３の変形例における比較器の一構成例を示すブロック図である。 本技術の第７の実施の形態の第３の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 比較例における比較器の一構成例を示す回路図である。 比較例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第８の実施の形態における比較器の一構成例を示す回路図である。 本技術の第８の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第８の実施の形態におけるＮ型のクランプトランジスタを追加した比較器の一構成例を示す回路図である。 本技術の第８の実施の形態の第１の変形例における比較器の一構成例を示す回路図である。 本技術の第８の実施の形態の第１の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第８の実施の形態の第２の変形例における比較器の一構成例を示す回路図である。 本技術の第８の実施の形態の第２の変形例における入力容量切替回路の一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（遮断スイッチにより応答速度を高速化する例）
　２．第２の実施の形態（短絡スイッチにより応答速度を高速化する例）
　３．第３の実施の形態（遮断スイッチおよび出力側短絡スイッチにより応答速度を高速化する例）
　４．第４の実施の形態（３段目のトランジスタを追加し、遮断スイッチおよび出力側短絡スイッチにより応答速度を高速化する例）
　５．第５の実施の形態（入力側短絡スイッチを追加し、遮断スイッチおよび出力側短絡スイッチにより応答速度を高速化する例）
　６．第６の実施の形態（レベルシフト回路を設け、遮断スイッチおよび出力側短絡スイッチにより応答速度を高速化する例）
　７．第７の実施の形態（異なる波形のランプ信号に対応し、短絡スイッチにより応答速度を高速化する例）
　８．第８の実施の形態（遮断スイッチ、クランプトランジスタおよび制御スイッチによりキックバックを抑制する例）
　９．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、スマートフォンに搭載されるカメラや、車載カメラなどが想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、光電変換により画像データを生成するものである。この固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　［固体撮像素子の構成例］
　図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１０、タイミング制御部２２０、ＤＡＣ（Digital to Analog Converter）２３０、画素アレイ部２４０、カラム信号処理部２６０および水平走査回路２７０を備える。画素アレイ部２４０には、複数の画素回路２５０が二次元格子状に配列される。
　画素アレイ部２４０は、例えば、受光チップ２０１に配置され、残りの回路は回路チップ２０２に配置される。なお、それぞれのチップに配置する回路は、同図に例示したものに限定されない。
　垂直走査回路２１０は、画素アレイ部２４０内の行を順に選択して駆動するものである。
　タイミング制御部２２０は、垂直同期信号ＶＳＹＮＣに同期して、垂直走査回路２１０、ＤＡＣ２３０、カラム信号処理部２６０および水平走査回路２７０の動作タイミングを制御するものである。
　ＤＡＣ２３０は、のこぎり波状のランプ信号を生成し、参照信号としてカラム信号処理部２６０に供給するものである。
　画素回路２５０は、垂直走査回路２１０の制御に従って、光電変換によりアナログの画素信号を生成するものである。各列の画素回路２５０は、垂直信号線（不図示）を介してカラム信号処理部２６０に画素信号を出力する。
　カラム信号処理部２６０には、画素回路２５０の列ごとにＡＤＣ（不図示）が配置される。ＡＤＣのそれぞれは、対応する列の画素信号をデジタル信号に変換し、水平走査回路２７０の制御に従ってＤＳＰ回路１２０に出力する。
　水平走査回路２７０は、カラム信号処理部２６０を制御して、デジタル信号を順に出力させるものである。
　［画素回路の構成例］
　図４は、本技術の第１の実施の形態における画素回路２５０の一構成例を示す回路図である。この画素回路２５０は、光電変換素子２５１、転送トランジスタ２５２、リセットトランジスタ２５３、浮遊拡散層２５４、増幅トランジスタ２５５および選択トランジスタ２５６を備える。また、画素アレイ部２４０において、垂直方向に沿って垂直信号線２５９が列ごとに配線されている。
　光電変換素子２５１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２５２は、垂直走査回路２１０からの駆動信号ＴＲＧに従って、光電変換素子２５１から浮遊拡散層２５４へ電荷を転送するものである。
　リセットトランジスタ２５３は、垂直走査回路２１０からの駆動信号ＲＳＴに従って、浮遊拡散層２５４から電荷を引き抜いて初期化するものである。
　浮遊拡散層２５４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２５５は、浮遊拡散層２５４の電圧を増幅するものである。
　選択トランジスタ２５６は、垂直走査回路２１０からの駆動信号ＳＥＬに従って、増幅された電圧の信号を画素信号としてカラム信号処理部２６０へ垂直信号線２５９を介して出力するものである。
　［カラム信号処理部の構成例］
　図５は、本技術の第１の実施の形態におけるカラム信号処理部２６０の一構成例を示すブロック図である。このカラム信号処理部２６０には、比較器３００、カウンタ２６１およびラッチ２６２が列ごとに配置される。列数がＮ（Ｎは、整数）である場合には、比較器３００、カウンタ２６１およびラッチ２６２は、Ｎ個ずつ配置される。
　比較器３００は、ＤＡＣ２３０からの参照信号と、対応する列からの画素信号とを比較するものである。参照信号の電位を以下、参照電位ＶＲＭＰとし、画素信号を伝送する垂直信号線２５９の電位を以下、入力電位ＶＶＳＬとする。この比較器３００は、比較結果を示す出力信号ＶＣＯを、対応する列のカウンタ２６１に供給する。
　また、画素回路２５０が初期化されたときの画素信号のレベル（すなわち、入力電位ＶＶＳＬ）を、以下、「リセットレベル」と称し、浮遊拡散層２５４へ電荷が転送されたときの画素信号のレベルを、以下、「信号レベル」と称する。
　カウンタ２６１は、出力信号ＶＣＯが反転するまでの期間に亘って計数値を計数するものである。このカウンタ２６１は、例えば、リセットレベルに対応する出力信号ＶＣＯが反転するまでの期間に亘ってダウンカウントし、信号レベルに対応する出力信号ＶＣＯが反転するまでの期間に亘ってアップカウントする。これにより、リセットレベルと信号レベルとの差分を求めるＣＤＳ（Correlated Double Sampling）処理が実現される。
　そして、カウンタ２６１は、計数値を示すデジタル信号をラッチ２６２に保持させる。比較器３００およびカウンタ２６１により、アナログの画素信号をデジタル信号に変換するＡＤ変換処理が実現される。すなわち、比較器３００およびカウンタ２６１は、ＡＤＣとして機能する。このように比較器およびカウンタを用いるＡＤＣは、一般に、シングルスロープ型のＡＤＣと呼ばれる。
　なお、ＣＤＳ処理をアップカウントおよびダウンカウントにより実現しているが、この構成に限定されない。カウンタ２６１がアップカウントおよびダウンカウントのいずれかのみを行い、差分を求めるＣＤＳ処理を後段の回路が実行する構成としてもよい。
　ラッチ２６２は、デジタル信号を保持するものである。このラッチ２６２は、水平走査回路２７０の制御に従って、保持したデジタル信号を出力する。
　［比較器の構成例］
　図６は、本技術の第１の実施の形態における比較器３００の一構成例を示す回路図である。この比較器３００は、入力容量３１１、入力トランジスタ３１２、オートゼロトランジスタ３１３、遮断スイッチ３３０、電流源３１４、帯域制限容量３１５、および、クランプトランジスタ３１６を備える。さらに、比較器３００は、出力トランジスタ３１７、電流源３１８およびクランプトランジスタ３１９と、インバータ３４０および３５０とを備える。
　入力容量３１１は、ＤＡＣ２３０と、入力トランジスタ３１２のゲートとの間に挿入される。
　入力トランジスタ３１２のソースは、垂直信号線２５９に接続され、そのソースには垂直信号線２５９の電位である入力電位ＶＶＳＬが入力される。また、入力トランジスタ３１２のゲートには、入力容量３１１を介して、参照電位ＶＲＭＰが入力される。入力トランジスタ３１２は、ソースに入力された入力電位ＶＶＳＬとゲートに入力された参照電位ＶＲＭＰとが略一致するときに、その入力電位ＶＶＳＬと参照電位ＶＲＭＰに応じたドレイン電圧をドレインから出力する。ここで、「略一致」とは、比較対象の各々の電位が完全一致、または、差分が所定の許容値以内であることを意味する。この許容値は、入力トランジスタ３１２の閾値電圧Ｖｔに設定される。この入力トランジスタ３１２として、例えば、ｐＭＯＳ（p-channel Metal-Oxide-Semiconductor）トランジスタが用いられる。
　オートゼロトランジスタ３１３は、タイミング制御部２２０からの制御信号ＡＺＳＷに従って、入力トランジスタ３１２のゲートと、ドレインとの間を短絡するものである。オートゼロトランジスタ３１３として、例えば、ｐＭＯＳトランジスタが用いられる。
　この電流源３１４は、一定の電流を供給するものである。この電流源３１４は、ｎＭＯＳ（n-channel MOS）トランジスタなどにより実現される。
　帯域制限容量３１５は、垂直信号線２５９（すなわち、入力トランジスタのソース）と、電流源３１４との間に挿入される。帯域制限容量３１５の配置により、遮断周波数未満の低周波数帯域などの所定の帯域を制限することができる。なお、帯域制限容量３１５は、特許請求の範囲に記載の容量の一例である。
　遮断スイッチ３３０は、タイミング制御部２２０からの制御信号ＸＰＡＣ１およびＰＡＣ１に従って、帯域制限容量３１５および電流源３１４の接続ノード３２９と、入力トランジスタ３１２のドレインとの間の経路を開閉するものである。遮断スイッチ３３０が閉状態の際に、接続ノード３２９から、入力トランジスタ３１２のドレイン電圧が比較結果ＣＭＰ１として出力される。
　クランプトランジスタ３１６は、入力トランジスタ３１２のソースと接続ノード３２９との間に挿入される。クランプトランジスタ３１６として、ｐＭＯＳ（n-channel MOS）トランジスタが用いられ、そのゲートは、ドレインと短絡される。また、クランプトランジスタ３１６のバックゲートとソースとは、短絡することが望ましい。このクランプトランジスタ３１６により、入力トランジスタ３１２がオフ状態のときの、そのドレイン電圧の低下を抑制することができる。入力電位ＶＶＳＬよりも、クランプトランジスタ３１６のドレイン－ソース間電圧の分だけ低い電位を以下、「クランプ電位ＶＣＬＰ」と称する。
　出力トランジスタ３１７のソースは、垂直信号線２５９に接続され、そのソースには入力電位ＶＶＳＬが入力される。また、出力トランジスタ３１７のゲートは、入力トランジスタ３１２のドレインに接続され、比較結果ＣＭＰ１が入力される。この出力トランジスタ３１７として、例えば、ｐＭＯＳトランジスタが用いられる。また、出力トランジスタ３１７のバックゲートとソースとは短絡することが望ましい。
　出力トランジスタ３１７は、ソースに入力された入力電位ＶＶＳＬとゲートに入力された比較結果ＣＭＰ１との間の差が所定の閾値電圧を超えるか否かを示す信号を比較結果ＣＭＰ２としてドレインから出力する。この比較結果ＣＭＰ２は、インバータ３４０に入力される。なお、出力トランジスタ３１７は、特許請求の範囲に記載の第２の出力トランジスタの一例である。
　ここで、画素信号と参照信号とが略一致する際、入力トランジスタ３１２のドレイン電圧（すなわち、比較結果ＣＭＰ１）は、画素信号のレベルに応じて変動する。このため、比較結果ＣＭＰ１を、例えば、接地電位基準の固定された閾値を持つ後段回路に入力した場合、ドレイン電圧の反転するタイミングが、画素信号および参照信号が略一致する理想的なタイミングからずれてしまうことがある。
　同図の接続により、入力トランジスタ３１２のドレイン－ソース間電圧が、出力トランジスタ３１７のゲート－ソース間電圧として入力される。入力トランジスタ３１２のドレイン電圧の変動量は、画素信号の電圧の変動量と同等であるため、出力トランジスタ３１７からの比較結果ＣＭＰ２は、画素信号および参照信号が略一致する理想的なタイミングで反転する。この比較結果ＣＭＰ２を、例えば、接地電位基準の固定された閾値を持つ後段回路に接続した場合、比較結果ＣＭＰ２は比較結果ＣＭＰ１と同様に画素信号レベルによって変動するが、比較結果ＣＭＰ１よりもゲインが高いため誤差が見えにくくなる。このように、出力トランジスタ３１７の追加により、反転タイミングの誤差を抑制することができる。
　電流源３１８は、出力トランジスタ３１７のドレインと、基準電位ＶＳＳＢとの間に挿入され、一定の電流を供給する。電流源３１８は、ｎＭＯＳトランジスタなどにより実現される。
　クランプトランジスタ３１９は、出力トランジスタ３１７のソースとドレインとの間に挿入される。クランプトランジスタ３１９として、ｐＭＯＳ（n-channel MOS）トランジスタが用いられ、そのゲートは、ドレインと短絡される。また、クランプトランジスタ３１９のバックゲートとソースとは、短絡することが望ましい。このクランプトランジスタ３１９により、出力トランジスタ３１７がオフ状態のときの、そのドレイン電圧の低下を抑制することができる。クランプトランジスタ３１９に対応するクランプ電位は、クランプトランジスタ３１６に対応するクランプ電位と略同一であるものとする。
　なお、比較器３００内に、クランプトランジスタ３１６、出力トランジスタ３１７およびクランプトランジスタ３１９を配置しているが、これらの少なくとも１つを設けない構成とすることもできる。出力トランジスタ３１７を設けない場合、電流源３１８およびクランプトランジスタ３１９は不要となる。
　参照電位ＶＲＭＰは、ＡＤ変換の開始時にオートゼロ時より高く設定され、ＡＤ変換期間内において時間の経過に伴って低下する。ここで、ＡＤ変換期間は、カウンタ２６１が計数を行うための期間である。ＡＤ変換期間の開始時に１段目の入力トランジスタ３１２はオフ状態となり、クランプトランジスタ３１６に電流が流れ、遮断スイッチ３３０を介して接続ノード３２９から、入力電位ＶＶＳＬより低いクランプ電位ＶＣＬＰが比較結果ＣＭＰ１として出力される。２段目の出力トランジスタ３１７は、オン状態となり、入力電位ＶＶＳＬを比較結果ＣＭＰ２として出力する。
　そして、参照電位ＶＲＭＰが下がり、上記略一致状態である、入力トランジスタ３１２のゲート電位が入力電位ＶＶＳＬから入力トランジスタ３１２の閾値Ｖｔを引いた値低くなると、１段目の入力トランジスタ３１２はオン状態に遷移し、比較結果ＣＭＰ１は、入力電位ＶＶＳＬに反転する。２段目の出力トランジスタ３１７はオフ状態に遷移し、比較結果ＣＭＰ２は、クランプ電位ＶＣＬＰに反転する。
　このように、比較結果ＣＭＰ１の電位は、クランプ電位ＶＣＬＰから入力電位ＶＶＳＬまでの範囲内の値である。また、カウンタ２６１の計数期間（すなわち、ＡＤ変換期間）内に、接続ノード３２９から出力される比較結果ＣＭＰ１は、ローレベル（クランプ電位ＶＣＬＰ）からハイレベル（入力電位ＶＶＳＬ）に遷移する。このため、ＡＤ変換期間の直前に、接続ノード３２９の電位をローレベルに初期化する必要がある。タイミング制御部２２０は、そのローレベルに初期化するタイミングにおいて、所定のパルス期間に亘って遮断スイッチ３３０を開状態に制御する。これにより、接続ノード３２９は、入力トランジスタ３１２のドレインから切り離される。また、パルス期間外では、遮断スイッチ３３０は閉状態に制御され、接続ノード３２９は、入力トランジスタ３１２のドレインと接続される。
　なお、入力トランジスタ３１２から出力されるクランプ電位ＶＣＬＰおよび入力電位ＶＶＳＬは、特許請求の範囲に記載の一対の出力電位の一例である。
　インバータ３４０は、比較結果ＣＭＰ２を反転し、反転信号をインバータ３５０に供給するものである。インバータ３５０は、インバータ３４０からの反転信号を反転し、出力信号ＶＣＯとしてカウンタ２６１に供給するものである。
　なお、インバータ３４０や３５０の代わりに、バッファやＮＯＲ（否定論理和）ゲートなどの他の論理ゲートを設けることもできる。インバータ３４０および３５０は、特許請求の範囲に記載の論理ゲートの一例である。
　［遮断スイッチおよびインバータの構成例］
　図７は、本技術の第１の実施の形態における遮断スイッチ３３０とインバータ３４０および３５０との一構成例を示す回路図である。同図におけるａは、遮断スイッチ３３０の一構成例を示す回路図である。同図におけるｂは、インバータ３４０および３５０の一構成例を示す回路図である。
　同図におけるａに例示するように、遮断スイッチ３３０は、入力トランジスタ３１２のドレインと、電流源３１４との間において、並列に接続されたｎＭＯＳトランジスタ３３１およびｐＭＯＳトランジスタ３３２を備える。ｎＭＯＳトランジスタ３３１のゲートには、制御信号ＸＰＡＣ１が入力され、ｐＭＯＳトランジスタ３３２のゲートには制御信号ＰＡＣ１が入力される。制御信号ＸＰＡＣ１は、位相がＰＡＣ１と１８０度異なる信号である。
　なお、ｎＭＯＳトランジスタ３３１は、特許請求の範囲に記載のＮ型トランジスタの一例であり、ｐＭＯＳトランジスタ３３２は、特許請求の範囲に記載のＰ型トランジスタの一例である。
　また、同図におけるｂに例示するように、インバータ３４０は、ｐＭＯＳトランジスタ３４１およびｎＭＯＳトランジスタ３４２を備える。インバータ３５０は、ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２を備える。
　インバータ３４０内のｐＭＯＳトランジスタ３４１およびｎＭＯＳトランジスタ３４２は、電源電位ＶＤＤＣと基準電位ＶＳＳＣとの間において直列に接続される。これらのトランジスタのゲートには、比較結果ＣＭＰ２が入力される。ｐＭＯＳトランジスタ３４１およびｎＭＯＳトランジスタ３４２の接続ノードからインバータ３５０へ、反転信号ＩＮＶが出力される。ここで、電源電位ＶＤＤＢは、画素回路２５０の電源電位ＶＤＤＡと異なる電源電位である。また、基準電位ＶＳＳＣは、比較器３００の基準電位ＶＳＳＢと異なる電位である。
　インバータ３５０内のｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２は、電源電位ＶＤＤＣと基準電位ＶＳＳＣとの間において直列に接続される。これらのトランジスタのゲートには、反転信号ＩＮＶが入力される。ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２の接続ノードからカウンタ２６１へ出力信号ＶＣＯが出力される。
　インバータ３４０および３５０により、その前段の電源電位ＶＤＤＢを、より低い電源電位ＶＤＤＣに変換することができる。
　図８は、本技術の第１の実施の形態における応答性の改善効果を説明するための図である。同図におけるａは、遮断スイッチ３３０を設けない比較例の比較器３００の一構成例を示す回路図である。同図におけるｂは、本技術の第１の実施の形態における比較器３００の一構成例を示す回路図である。
　同図におけるａに例示するように、遮断スイッチ３３０を設けず、入力トランジスタ３１２のドレインが接続ノード３２９に接続された構成の比較例を想定する。この比較例において、接続ノード３２９の電位をハイレベル（入力電位ＶＶＳＬ）からローレベル（クランプ電位ＶＣＬＰ）に遷移させるために、入力電位ＶＶＳＬ以上のハイレベルの参照電位ＶＲＭＰが入力トランジスタ３１２に入力されたものとする。
　ハイレベルの参照電位ＶＲＭＰが入力されると、入力トランジスタ３１２はオフ状態に移行し、比較結果ＣＭＰ１はハイレベルからローレベルに遷移する。ただし、参照電位ＶＲＭＰと入力電位ＶＶＳＬとの差は比較的小さいため、入力トランジスタ３１２は完全にオフせず、弱くオフして入力トランジスタ３１２のドレイン－ソース間にリーク電流が流れる。
　また、電流源３１４は一定の電流を供給するため、入力トランジスタ３１２のリーク電流と電流源３１４の供給する定電流との差分の電流により、帯域制限容量３１５が放電される。同図におけるａの細い矢印は、差分の電流およびリーク電流を示す。太い矢印は、定電流を示す。
　入力に応じて比較結果ＣＭＰ１がローレベルに遷移する速度（すなわち、応答速度）は、スルーレートとセトリングタイムとにより決定される。１段目のスルーレートは、帯域制限容量３１５を放電電流により放電した際の接続ノード３２９の電位の立下りの速度を意味する。１段目のセトリングタイムは、入力トランジスタ３１２の出力インピーダンスと、帯域制限容量３１５とを含むＲＣ回路を想定した際に接続ノード３２９の電位がローレベルに遷移するまでの時間を意味する。放電電流が大きいほどスルーレートが向上し、応答速度が上昇する。また、帯域制限容量３１５の容量値が大きいほどセトリングタイムは長くなり、応答速度が低下する。
　特に入力トランジスタ３１２は、ソース接地であるため、ドレインコンダクタンスをｇｄｓとすると、その出力インピーダンスは１／ｇｄｓと比較的高い。また、同図におけるａでは、リーク電流および定電流の差分の電流（細い矢印）により放電されるため、リーク電流の無い場合よりも放電電流が小さくなり、応答速度が低下する。また、入力トランジスタ３１２のドレイン－ソース間の寄生容量が帯域制限容量３１５の一部に見えるため、寄生容量が無い場合よりも容量値が大きくなり、応答速度が低下する。同図における点線の容量は寄生容量を示す。
　これに対して、同図におけるｂに例示するように、遮断スイッチ３３０を設けて開状態にした場合、リーク電流が遮断されるため、比較例よりも放電電流が大きくなる。また、入力トランジスタ３１２が切り離されるため、そのドレイン－ソース間の寄生容量の分だけ、容量値が小さくなる。これにより、比較例よりも応答速度が上昇し、応答性が改善される。
　［固体撮像素子の動作例］
　図９は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。同図における一点鎖線は、垂直信号線２５９の電位（入力電位ＶＶＳＬ）を示す。
　タイミングＴ０からタイミングＴ１までのオートゼロ期間においてＤＡＣ２３０は、参照電位ＶＲＭＰをオートゼロ電位ＶＡＺにする。また、タイミング制御部２２０は、制御信号ＡＺＳＷをローレベルにする。これにより、比較結果ＣＭＰ１およびＣＭＰ２は、オートゼロ電位ＶＡＺとなる。また、制御信号ＰＡＣ１はローレベルに制御され、制御信号ＸＰＡＣ１はハイレベルに制御される。これにより、遮断スイッチ３３０は閉状態となる。
　タイミングＴ１乃至Ｔ８においてタイミング制御部２２０は、制御信号ＡＺＳＷをハイレベルにする。また、タイミングＴ１においてタイミング制御部２２０は、所定のパルス期間に亘って、制御信号ＰＡＣ１をハイレベルにし、制御信号ＸＰＡＣ１をローレベルにする。これにより、遮断スイッチ３３０は開状態となる。
　タイミングＴ１からＴ２までの期間内にＤＡＣ２３０は、参照電位ＶＲＭＰをオートゼロ時より高くする。これにより、入力トランジスタ３１２はオフ状態となり、クランプ電位ＶＣＬＰの比較結果ＣＭＰ１を出力する。このときのクランプ電位は、信号レベルに対応するクランプ電位より高く、この電位をＶＣＬＰＨとする。この期間内に出力トランジスタ３１７は、オン状態となり、リセットレベルＶＶＳＬＬの比較結果ＣＭＰ２を出力する。また、インバータ３５０は、ハイレベルの出力信号ＶＣＯを出力する。
　ここで、比較結果ＣＭＰ１、ＣＭＰ２および出力信号ＶＣＯは、実際にはハイレベルおよびローレベルの一方から他方へ瞬時に遷移せず、遷移が完了するまでに、時定数などに応じた所定時間を要する。しかし、同図では、説明の便宜上、瞬時に遷移するものとして波形が記載されている。
　そして、タイミングＴ２乃至Ｔ４の期間内にＤＡＣ２３０は、参照電位ＶＲＭＰを時間の経過に伴って低下させる。この期間は、リセットレベルのＡＤ変換期間に該当する。この期間内のタイミングＴ３で、参照電位ＶＲＭＰと入力電位ＶＶＳＬとの差が、入力トランジスタ３１２の閾値電圧Ｖｔ未満になったものとする。このときに、入力トランジスタ３１２は、オン状態に遷移し、比較結果ＣＭＰ１は、リセットレベルＶＶＳＬＬに反転する。出力トランジスタ３１７は、オフ状態に遷移し、比較結果ＣＭＰ２は、クランプ電位ＶＣＬＰＨに反転する。出力信号ＶＣＯは、ローレベルに反転する。
　タイミングＴ５においてタイミング制御部２２０は、所定のパルス期間に亘って、制御信号ＰＡＣ１をハイレベルにし、制御信号ＸＰＡＣ１をローレベルにする。これにより、遮断スイッチ３３０は開状態となる。
　また、タイミングＴ５からＴ６までの期間内にＤＡＣ２３０は、参照電位ＶＲＭＰをオートゼロ時より高くする。これにより、入力トランジスタ３１２はオフ状態となり、クランプ電位ＶＣＬＰの比較結果ＣＭＰ１を出力する。このときのクランプ電位は、黒レベルに対応するクランプ電位より低く、この電位をＶＣＬＰＬとする。この期間内に出力トランジスタ３１７は、オン状態となり、信号レベルＶＶＳＬＬの比較結果ＣＭＰ２を出力する。また、インバータ３５０は、ハイレベルの出力信号ＶＣＯを出力する。
　そして、タイミングＴ６乃至Ｔ８の期間内にＤＡＣ２３０は、参照電位ＶＲＭＰを時間の経過に伴って低下させる。この期間は、信号レベルのＡＤ変換期間に該当する。この期間内のタイミングＴ７で、参照電位ＶＲＭＰと入力電位ＶＶＳＬとの差が閾値電圧Ｖｔ未満になったものとする。このときに、比較結果ＣＭＰ１は、信号レベルＶＶＳＬＬに反転し、比較結果ＣＭＰ２は、クランプ電位ＶＣＬＰＬに反転する。出力信号ＶＣＯは、ローレベルに反転する。
　同図に例示したように、タイミング制御部２２０は、ＡＤ変換期間の直前のタイミングＴ１やＴ５において、所定のパルス期間に亘って遮断スイッチ３３０を開状態に制御する。
　図１０は、本技術の第１の実施の形態における信号レベルの変換期間内に黒レベルが入力された場合のタイミングチャートの一例である。同図におけるａは、垂直信号線２５９の電位（入力電位ＶＶＳＬ）と、参照電位ＶＲＭＰとの波形の一例を示す図である。同図におけるｂは、遮断スイッチ３３０の無い比較例における比較結果ＣＭＰ１の波形の一例を示す図である。同図におけるｃは、遮断スイッチ３３０を設けた第１の実施の形態における比較結果ＣＭＰ１の波形の一例を示す図である。
　同図におけるａの一点鎖線に例示するように、信号レベルとして、リセットレベルと略同一の黒レベルが入力される。
　同図におけるｂに例示するように、遮断スイッチ３３０の無い比較例では、比較結果ＣＭＰ１がハイレベルからローレベルに遷移する際の傾きが緩やかでローレベルに遷移するまでの時間が長くなる。同図における太線は、ハイレベルからローレベルに遷移する際の軌跡を示す。また、タイミングＴ２やＴ６の直後において、クランプ電位まで低下しないうちに、ハイレベルへの遷移を開始するため、リセットレベルの変換時と、信号レベルの変換時とで、ローレベルからハイレベルまでの振幅が異なる。同図における両端が矢印の線分は振幅の大きさを示す。これにより、比較器３００の特性が劣化するおそれがある。
　これに対して、同図におけるｃに例示するように、遮断スイッチ３３０を設けた場合、リーク電流や寄生容量の遮断により、ハイレベルからローレベルに遷移する際の傾きが急峻となり、ローレベルに遷移するまでの時間が短くなる。また、クランプ電位まで低下してからハイレベルへの遷移を開始するため、リセットレベルの変換時と、信号レベルの変換時とで、ローレベルからハイレベルまでの振幅が同一になる。これにより、比較器３００の特性劣化を抑制することができる。
　図１１は、本技術の第１の実施の形態における信号レベルの変換期間内に白レベルが入力された場合のタイミングチャートの一例である。同図におけるａは、垂直信号線２５９の電位（入力電位ＶＶＳＬ）と、参照電位ＶＲＭＰとの波形の一例を示す図である。同図におけるｂは、遮断スイッチ３３０の無い比較例における比較結果ＣＭＰ１の波形の一例を示す図である。同図におけるｃは、遮断スイッチ３３０を設けた第１の実施の形態における比較結果ＣＭＰ１の波形の一例を示す図である。
　同図におけるａの一点鎖線に例示するように、信号レベルとして、リセットレベルより低い白レベルが入力される。
　同図におけるｂに例示するように、遮断スイッチ３３０の無い比較例では、比較結果ＣＭＰ１がローレベルに遷移するまでの時間が長くなる。また、リセットレベルの変換時と、信号レベルの変換時とで、ローレベルからハイレベルまでの振幅が異なる。
　これに対して、同図におけるｃに例示するように、遮断スイッチ３３０を設けた場合、リーク電流や寄生容量の遮断により、ローレベルに遷移するまでの時間が短くなる。また、リセットレベルの変換時と、信号レベルの変換時とで、ローレベルからハイレベルまでの振幅が同一になる。
　図１２は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　垂直走査回路２１０は、読出し行を選択し、露光させる（ステップＳ９１１）。遮断スイッチ３３０は、パルス期間内に、入力トランジスタ３１２を接続ノード３２９から切り離す（ステップＳ９１２）。カラム信号処理部２６０は、列ごとにリセットレベルをＡＤ変換する（ステップＳ９１３）。遮断スイッチ３３０は、パルス期間内に、入力トランジスタ３１２を接続ノード３２９から切り離す（ステップＳ９１４）。カラム信号処理部２６０は、列ごとに信号レベルをＡＤ変換する（ステップＳ９１５）。そして、垂直走査回路２１０は、読出し行が最終行であるか否かを判断する（ステップＳ９１６）。
　読出し行が最終行でない場合（ステップＳ９１６：Ｎｏ）、固体撮像素子２００は、ステップＳ９１１以降を繰り返す。一方、読出し行が最終行である場合（ステップＳ９１６：Ｙｅｓ）、固体撮像素子２００は、撮像のための動作を終了する。
　なお、図９に例示したタイミングチャートの動作は、図１２のステップＳ９１２乃至Ｓ９１５に相当する。
　複数の画像データを連続して撮像する際には、ステップＳ９１１乃至Ｓ９１６が垂直同期信号に同期して繰り返し実行される。
　このように本技術の第１の実施の形態によれば、遮断スイッチ３３０が入力トランジスタ３１２を接続ノード３２９から切り離すため、入力トランジスタ３１２のリーク電流を遮断し、寄生容量を接続ノード３２９から切り離すことができる。これにより、比較器３００の応答性を改善することができる。
　［第１の変形例］
　上述の第１の実施の形態では、ｎＭＯＳトランジスタ３３１およびｐＭＯＳトランジスタ３３２からなる遮断スイッチ３３０をカラム毎に配置していた。しかし、この構成では、１つのトランジスタで遮断スイッチ３３０を実現する場合と比較して、トランジスタの個数が多くなる。この第１の実施の形態の第１の変形例の固体撮像素子２００は、ｎＭＯＳトランジスタ３３１のみからなる遮断スイッチ３３０を用いる点において第１の実施の形態と異なる。
　図１３は、本技術の第１の実施の形態の第１の変形例における比較器３００の一構成例を示す回路図である。この第１の実施の形態の第１の変形例の比較器３００は、ｎＭＯＳトランジスタ３３１のみからなる遮断スイッチ３３０が配置されている点において第１の実施の形態と異なる。ｎＭＯＳトランジスタ３３１を制御する制御信号ＸＰＡＣ１の波形は、第１の実施の形態と同様である。
　ｎＭＯＳトランジスタ３３１のみで遮断スイッチ３３０を実現することより、一対のトランジスタ（ｎＭＯＳトランジスタ３３１およびｐＭＯＳトランジスタ３３２）を用いる場合と比較してトランジスタの個数を削減することができる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、ｎＭＯＳトランジスタ３３１のみからなる遮断スイッチ３３０を用いるため、一対のトランジスタを用いる場合と比較してトランジスタの個数を削減することができる。
　［第２の変形例］
　上述の第１の実施の形態では、ｎＭＯＳトランジスタ３３１およびｐＭＯＳトランジスタ３３２からなる遮断スイッチ３３０をカラム毎に配置していた。しかし、この構成では、１つのトランジスタで遮断スイッチ３３０を実現する場合と比較して、トランジスタの個数が多くなる。この第１の実施の形態の第２の変形例の固体撮像素子２００は、ｐＭＯＳトランジスタ３３２のみからなる遮断スイッチ３３０を用いる点において第１の実施の形態と異なる。
　図１４は、本技術の第１の実施の形態の第２の変形例における比較器３００の一構成例を示す回路図である。この第１の実施の形態の第２の変形例の比較器３００は、ｐＭＯＳトランジスタ３３２のみからなる遮断スイッチ３３０が配置されている点において第１の実施の形態と異なる。ｐＭＯＳトランジスタ３３２を制御する制御信号ＰＡＣ１の波形は、第１の実施の形態と同様である。
　ｐＭＯＳトランジスタ３３２のみで遮断スイッチ３３０を実現することより、一対のトランジスタ（ｎＭＯＳトランジスタ３３１およびｐＭＯＳトランジスタ３３２）を用いる場合と比較してトランジスタの個数を削減することができる。
　図１４および図１５に例示したように、ｎＭＯＳトランジスタ３３１のみ、または、ｐＭＯＳトランジスタ３３２のみのいずれでも遮断スイッチ３３０を実現することができる。１段目の比較結果ＣＭＰ１のレベルが比較的低い場合には、ｎＭＯＳトランジスタ３３１が用いられる。一方、１段目の比較結果ＣＭＰ１のレベルが比較的高い場合には、ｐＭＯＳトランジスタ３３２が用いられる。また、比較結果ＣＭＰ２のレベルが電源電位ＶＤＤＢの中間程度である場合には、第１の実施の形態と同様にｎＭＯＳトランジスタ３３１およびｐＭＯＳトランジスタ３３２の両方が用いられる。
　このように、本技術の第１の実施の形態の第２の変形例によれば、ｐＭＯＳトランジスタ３３２のみからなる遮断スイッチ３３０を用いるため、一対のトランジスタを用いる場合と比較してトランジスタの個数を削減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、遮断スイッチ３３０により比較結果ＣＭＰ１がローレベルに遷移するまでの時間を短くしていた。しかし、遮断スイッチ３３０では、２段目の比較結果ＣＭＰ２がハイレベルになるまでの応答速度を十分に早くすることができないことがある。この第２の実施の形態の固体撮像素子２００は、出力トランジスタ３１７のソースおよびドレインの短絡により応答性を改善する点において第１の実施の形態と異なる。
　図１５は、本技術の第２の実施の形態における比較器３００の一構成例を示す回路図である。この第２の実施の形態の比較器３００は、遮断スイッチ３３０の代わりに出力側短絡スイッチ３６０を備える点において第１の実施の形態と異なる。また、第２の実施の形態の入力トランジスタ３１２のドレインは、接続ノード３２９と接続される。
　出力側短絡スイッチ３６０は、タイミング制御部２２０からの制御信号ＸＰＡＣ２およびＰＡＣ２に従って、出力トランジスタ３１７のソース（言い換えれば、垂直信号線２５９）と、そのドレインとの間の経路を開閉するものである。
　出力側短絡スイッチ３６０は、例えば、出力トランジスタ３１７のソースとドレインとの間において、並列に接続されたｎＭＯＳトランジスタ３６１およびｐＭＯＳトランジスタ３６２を備える。制御信号ＰＡＣ２は、ｎＭＯＳトランジスタ３６１のゲートに入力され、制御信号ＸＰＡＣ２は、ｐＭＯＳトランジスタ３６２のゲートに入力される。制御信号ＸＰＡＣ２は、位相がＰＡＣ２と１８０度異なる信号である。
　なお、ｎＭＯＳトランジスタ３６１は、特許請求の範囲に記載のＮ型トランジスタの一例であり、ｐＭＯＳトランジスタ３６２は、特許請求の範囲に記載のＰ型トランジスタの一例である。
　２段目の比較結果ＣＭＰ２の電位は、クランプ電位ＶＣＬＰから入力電位ＶＶＳＬまでの範囲内の値である。また、カウンタ２６１の計数期間（ＡＤ変換期間）内に、出力トランジスタ３１７のドレインからの比較結果ＣＭＰ２は、ハイレベル（入力電位ＶＶＳＬ）からローレベル（クランプ電位ＶＣＬＰ）に遷移する。このため、ＡＤ変換期間の直前に、出力トランジスタ３１７のドレインをハイレベルに初期化する必要がある。
　ここで、入力に応じて比較結果ＣＭＰ２がハイレベルに遷移する速度（すなわち、応答速度）は、スルーレートとセトリングタイムとにより決定される。２段目のスルーレートは、出力トランジスタ３１７のドレイン側の寄生容量を、出力トランジスタ３１７からの充電電流により充電した際のドレインの立ち上がりの速度を意味する。２段目のセトリングタイムは、出力トランジスタ３１７の出力インピーダンスと、寄生容量とを含むＲＣ回路を想定した際にドレインの電位がハイレベルに遷移するまでの時間を意味する。同図における点線の容量は、寄生容量を示す。
　また、２段目の比較結果ＣＭＰ２は、１段目の比較結果ＣＭＰ１に連動し、１段目の応答速度が低下すると２段目の応答速度も低下する。
　タイミング制御部２２０は、ハイレベルに初期化するタイミングにおいて、所定のパルス期間に亘って出力側短絡スイッチ３６０を閉状態に制御する。これにより、出力トランジスタ３１７のソース（垂直信号線２５９）とドレインとが短絡される。垂直信号線２５９の電位は、ハイレベル（入力電位ＶＶＳＬ）であるため、短絡により、比較結果ＣＭＰ２がハイレベルに遷移する速度を上昇させることができる。また、オートゼロ期間においても、出力側短絡スイッチ３６０は閉状態に制御される。
　図１６は、本技術の第２の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　タイミングＴ０からタイミングＴ１までのオートゼロ期間において、タイミング制御部２２０は、制御信号ＰＡＣ２をハイレベルにし、制御信号ＸＰＡＣ２をローレベルにする。これにより、遮断スイッチ３３０は閉状態となる。
　そして、タイミングＴ１からパルス期間が経過するまで、タイミング制御部２２０は、制御信号ＰＡＣ２をハイレベルにし、制御信号ＸＰＡＣ２をローレベルにしたままにする。そのパルス期間経過後は、制御信号ＰＡＣ２はローレベルに制御され、制御信号ＸＰＡＣ２はハイレベルに制御される。これにより、遮断スイッチ３３０は開状態となる。
　リセットレベルの変換期間経過時のタイミングＴ５においてタイミング制御部２２０は、所定のパルス期間に亘って、制御信号ＰＡＣ２をハイレベルにし、制御信号ＸＰＡＣ１をローレベルにする。これにより、出力側短絡スイッチ３６０は閉状態となる。そのパルス期間経過後は、制御信号ＰＡＣ２はローレベルに制御され、制御信号ＸＰＡＣ２はハイレベルに制御される。これにより、遮断スイッチ３３０は開状態となる。
　同図に例示したように、タイミング制御部２２０は、ＡＤ変換期間の直前のタイミングＴ１やＴ５において、所定のパルス期間に亘って出力側短絡スイッチ３６０を閉状態に制御する。これにより、比較結果ＣＭＰ２がハイレベルに遷移する速度（応答速度）を上昇させることができる。
　また、タイミング制御部２２０は、タイミングＴ０からタイミングＴ１までのオートゼロ期間内にも出力側短絡スイッチ３６０を閉状態に制御する。１段目の入力トランジスタ３１２と２段目の出力トランジスタ３１７と垂直信号線２５９とでループ回路が形成され、そのループ回路がオートゼロ期間内に発振するおそれがある。しかし、オートゼロ期間内にも出力側短絡スイッチ３６０を閉状態に制御することにより、オートゼロ期間内の発振を抑制することができる。
　図１７は、本技術の第２の実施の形態における信号レベルの変換期間内に黒レベルが入力された場合のタイミングチャートの一例である。同図におけるａは、垂直信号線２５９の電位（入力電位ＶＶＳＬ）と、参照電位ＶＲＭＰとの波形の一例を示す図である。同図におけるｂは、出力側短絡スイッチ３６０の無い比較例における比較結果ＣＭＰ２の波形の一例を示す図である。同図におけるｃは、出力側短絡スイッチ３６０を設けた第２の実施の形態における比較結果ＣＭＰ２の波形の一例を示す図である。
　同図におけるａに例示するように、信号レベルとして、リセットレベルと略同一の黒レベルが入力される。
　同図におけるｂに例示するように、出力側短絡スイッチ３６０の無い比較例では、比較結果ＣＭＰ２がローレベルからハイレベルに遷移する際の傾きが緩やかでハイレベルに遷移するまでの時間が長くなる。同図における太線は、ローレベルからハイレベルに遷移する際の軌跡を示す。
　また、タイミングＴ６の直後において、リセットレベルに達しないうちに、ローレベルへの遷移を開始するため、リセットレベルの変換時と、信号レベルの変換時とで、ハイレベルからローレベルまでの振幅が異なる。これにより、比較器３００の特性が劣化するおそれがある。
　これに対して、同図におけるｃに例示するように、出力側短絡スイッチ３６０を設けた場合、出力トランジスタ３１７のソース（垂直信号線２５９）とドレインとの短絡により、ハイレベルに遷移するまでの時間が短くなる。また、リセットレベルに達してからローレベルへの遷移を開始するため、リセットレベルの変換時と、信号レベルの変換時とで、ハイレベルからローレベルまでの振幅が同一になる。これにより、比較器３００の特性劣化を抑制することができる。
　図１８は、本技術の第２の実施の形態における信号レベルの変換期間内に白レベルが入力された場合のタイミングチャートの一例である。同図におけるａは、垂直信号線２５９の電位（入力電位ＶＶＳＬ）と、参照電位ＶＲＭＰとの波形の一例を示す図である。同図におけるｂは、出力側短絡スイッチ３６０の無い比較例における比較結果ＣＭＰ２の波形の一例を示す図である。同図におけるｃは、出力側短絡スイッチ３６０を設けた第２の実施の形態における比較結果ＣＭＰ２の波形の一例を示す図である。
　同図におけるａに例示するように、信号レベルとして、リセットレベルより低い白レベルが入力される。
　同図におけるｂに例示するように、出力側短絡スイッチ３６０の無い比較例では、比較結果ＣＭＰ２がハイレベルに遷移するまでの時間が長くなる。また、リセットレベルの変換時と、信号レベルの変換時とで、ハイレベルからローレベルまでの振幅が異なる。
　これに対して、同図におけるｃに例示するように、出力側短絡スイッチ３６０を設けた場合、短絡により、ハイレベルに遷移するまでの時間が短くなる。また、リセットレベルの変換時と、信号レベルの変換時とで、ハイレベルからローレベルまでの振幅が同一になる。
　このように、本技術の第２の実施の形態によれば、出力側短絡スイッチ３６０が、出力トランジスタ３１７のソースとドレインとを短絡するため、そのソースの電位（ハイレベル）に比較結果ＣＭＰ２が遷移する速度を速くすることができる。これにより、応答性を改善することができる。
　［第１の変形例］
　上述の第２の実施の形態では、ｎＭＯＳトランジスタ３６１およびｐＭＯＳトランジスタ３６２からなる出力側短絡スイッチ３６０をカラム毎に配置していた。しかし、この構成では、１つのトランジスタで出力側短絡スイッチ３６０を実現する場合と比較して、トランジスタの個数が多くなる。この第２の実施の形態の第１の変形例の固体撮像素子２００は、ｎＭＯＳトランジスタ３６１のみからなる出力側短絡スイッチ３６０を用いる点において第１の実施の形態と異なる。
　図１９は、本技術の第２の実施の形態の第１の変形例における比較器３００の一構成例を示す回路図である。この第２の実施の形態の第１の変形例の比較器３００は、ｎＭＯＳトランジスタ３６１のみからなる出力側短絡スイッチ３６０が配置されている点において第２の実施の形態と異なる。ｎＭＯＳトランジスタ３６１を制御する制御信号ＰＡＣ２の波形は、第２の実施の形態と同様である。
　ｎＭＯＳトランジスタ３６１のみで出力側短絡スイッチ３６０を実現することより、一対のトランジスタ（ｎＭＯＳトランジスタ３６１およびｐＭＯＳトランジスタ３６２）を用いる場合と比較してトランジスタの個数を削減することができる。
　このように、本技術の第２の実施の形態の第１の変形例によれば、ｎＭＯＳトランジスタ３６１のみからなる出力側短絡スイッチ３６０を用いるため、一対のトランジスタを用いる場合と比較してトランジスタの個数を削減することができる。
　［第２の変形例］
　上述の第２の実施の形態では、ｎＭＯＳトランジスタ３６１およびｐＭＯＳトランジスタ３６２からなる出力側短絡スイッチ３６０をカラム毎に配置していた。しかし、この構成では、１つのトランジスタで出力側短絡スイッチ３６０を実現する場合と比較して、トランジスタの個数が多くなる。この第２の実施の形態の第２の変形例の固体撮像素子２００は、ｐＭＯＳトランジスタ３６２のみからなる出力側短絡スイッチ３６０を用いる点において第１の実施の形態と異なる。
　図２０は、本技術の第２の実施の形態の第２の変形例における比較器３００の一構成例を示す回路図である。この第２の実施の形態の第２の変形例の比較器３００は、ｐＭＯＳトランジスタ３６２のみからなる出力側短絡スイッチ３６０が配置されている点において第２の実施の形態と異なる。ｐＭＯＳトランジスタ３６２を制御する制御信号ＸＰＡＣ２の波形は、第２の実施の形態と同様である。
　ｐＭＯＳトランジスタ３６２のみで出力側短絡スイッチ３６０を実現することより、一対のトランジスタ（ｎＭＯＳトランジスタ３６１およびｐＭＯＳトランジスタ３６２）を用いる場合と比較してトランジスタの個数を削減することができる。
　図１９および図２０に例示したように、ｎＭＯＳトランジスタ３６１のみ、または、ｐＭＯＳトランジスタ３６２のみのいずれでも出力側短絡スイッチ３６０を実現することができる。２段目の比較結果ＣＭＰ２のレベルが比較的低い場合には、ｎＭＯＳトランジスタ３６１が用いられる。一方、２段目の比較結果ＣＭＰ２のレベルが比較的高い場合には、ｐＭＯＳトランジスタ３６２が用いられる。また、比較結果ＣＭＰ２のレベルが電源電位ＶＤＤＢの中間程度である場合には、第２の実施の形態と同様にｎＭＯＳトランジスタ３６１およびｐＭＯＳトランジスタ３６２の両方が用いられる。
　このように、本技術の第２の実施の形態の第２の変形例によれば、ｐＭＯＳトランジスタ３６２のみからなる出力側短絡スイッチ３６０を用いるため、一対のトランジスタを用いる場合と比較してトランジスタの個数を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、遮断スイッチ３３０により比較結果ＣＭＰ１がローレベルに遷移するまでの時間を短くしていた。しかし、遮断スイッチ３３０のみでは、２段目の比較結果ＣＭＰ２がハイレベルになるまでの応答速度を十分に早くすることができないことがある。この第３の実施の形態の固体撮像素子２００は、出力トランジスタ３１７のソースおよびドレインを短絡するスイッチの追加により、応答性をさらに改善する点において第１の実施の形態と異なる。
　図２１は、本技術の第３の実施の形態における比較器３００の一構成例を示す回路図である。この第３の実施の形態の比較器３００は、出力側短絡スイッチ３６０をさらに備える点において第１の実施の形態と異なる。この出力側短絡スイッチ３６０は、第２の実施の形態の第２の変形例と同様に、ｐＭＯＳトランジスタ３６２のみにより実現される。第３の実施の形態は、第１の実施の形態に第２の実施の形態の第２の変形例を適用したものである。
　出力側短絡スイッチ３６０の追加により、２段目の出力がハイレベルに遷移する速度を速くして、比較器３００の応答性をさらに改善することができる。
　なお、遮断スイッチ３３０内にｎＭＯＳトランジスタ３３１およびｐＭＯＳトランジスタ３３２の両方を設けているが、これらの一方のみを設けてもよい。
　また、ｐＭＯＳトランジスタ３６２のみにより出力側短絡スイッチ３６０を実現しているが、この構成に限定されない。出力側短絡スイッチ３６０内にｎＭＯＳトランジスタ３６１およびｐＭＯＳトランジスタ３６２の両方を設けてもよいし、ｎＭＯＳトランジスタ３６１のみを設けてもよい。
　図２２は、本技術の第３の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミング制御部２２０は、制御信号ＸＰＡＣ２をさらに供給し、出力側短絡スイッチ３６０を制御する。制御信号ＸＰＡＣ２の波形は、第２の実施の形態の第２の変形例と同様である。
　このように、本技術の第３の実施の形態によれば、出力側短絡スイッチ３６０が、出力トランジスタ３１７のソースとドレインとを短絡するため、そのソースの電位（ハイレベル）に比較結果ＣＭＰ２が遷移する速度を速くすることができる。これにより、応答性をさらに改善することができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、入力トランジスタ３１２および出力トランジスタ３１７の２段のトランジスタを配置していたが、出力トランジスタ３１７と同等の構成の３段目のトランジスタを追加することもできる。この第４の実施の形態の固体撮像素子２００は、３段目のトランジスタを追加した点において第３の実施の形態と異なる。
　図２３は、本技術の第４の実施の形態における比較器３００の一構成例を示す回路図である。この第４の実施の形態の比較器３００は、インバータ３４０が配置されず、出力トランジスタ３２０、電流源３２１およびクランプトランジスタ３２２を備える点において第３の実施の形態と異なる。
　出力トランジスタ３２０のソースは、垂直信号線２５９に接続され、そのソースには入力電位ＶＶＳＬが入力される。また、出力トランジスタ３２０のゲートは、２段目の出力トランジスタ３１７のドレインに接続され、比較結果ＣＭＰ２が入力される。３段目の出力トランジスタ３２０として、例えば、ｐＭＯＳトランジスタが用いられる。また、出力トランジスタ３２０のバックゲートとソースとは短絡することが望ましい。
　出力トランジスタ３２０は、ソースに入力された入力電位ＶＶＳＬとゲートに入力された比較結果ＣＭＰ２との間の差が所定の閾値電圧を超えるか否かを示す信号を比較結果ＣＭＰ３としてドレインから出力する。この比較結果ＣＭＰ３は、インバータ３５０に入力される。なお、出力トランジスタ３２０は、特許請求の範囲に記載の第２の出力トランジスタの一例である。
　電流源３２１は、出力トランジスタ３２０のドレインと、基準電位ＶＳＳＢとの間に挿入され、一定の電流を供給する。電流源３２１は、ｎＭＯＳトランジスタなどにより実現される。
　クランプトランジスタ３２２は、出力トランジスタ３２０のソースとドレインとの間に挿入される。クランプトランジスタ３２２として、ｐＭＯＳトランジスタが用いられ、そのゲートは、ドレインと短絡される。また、クランプトランジスタ３２２のバックゲートとソースとは、短絡することが望ましい。
　ＡＤ変換期間の直前に２段目の出力側短絡スイッチ３６０がオン状態に遷移すると、３段目のゲート－ソース間電圧がゼロに近くなり、出力トランジスタ３２０は強制的にオフ状態となり、比較結果ＣＭＰ３はクランプ電位に遷移する。このため、１段目と異なり、３段目に遮断スイッチ３３０は不要である。
　同図に例示するように、出力トランジスタ３２０を３段目に追加したため、インバータ３４０は削減される。
　なお、遮断スイッチ３３０および出力側短絡スイッチ３６０の両方を配置しているが、いずれか一方のみを配置することもできる。また、遮断スイッチ３３０および出力側短絡スイッチ３６０のそれぞれには、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの両方を設けてもよいし、それらの一方のみを設けてもよい。
　また、出力トランジスタ３２０と同等のトランジスタをさらに追加し、４段以上にすることもできる。この場合、４段目以降において偶数段には出力側短絡スイッチ３６０と同等のスイッチを設けた方がよいが、奇数段にはなくてもよい。
　このように、本技術の第４の実施の形態では、入力電位ＶＶＳＬと比較結果ＣＭＰ２との間の差が所定の閾値電圧を超えるか否かを判断する出力トランジスタ３２０を３段目に追加したため、比較器３００のゲインが上がり、線形性が良くなる。
　＜５．第５の実施の形態＞
　上述の第３の実施の形態では、遮断スイッチ３３０が、ＡＤ変換の直前に入力トランジスタ３１２のドレインを接続ノード３２９から切り離し、入力トランジスタ３１２はオフ状態に遷移していた。しかし、この構成では、オフ状態の入力トランジスタ３１２のドレインがハイインピーダンスのノードになってしまう。ハイインピーダンスのノードは、容量カップリングにより容易に電位が変動するため、その変動に起因して入力トランジスタ３１２のゲートの電位が変動し、比較器３００の特性が劣化するおそれがある。この第５の実施の形態の固体撮像素子２００は、入力トランジスタ３１２のソースとドレインとの短絡により、特性劣化を抑制した点において第３の実施の形態と異なる。
　図２４は、本技術の第５の実施の形態における比較器３００の一構成例を示す回路図である。この第５の実施の形態の比較器３００は、入力側短絡スイッチ３７０をさらに備える。
　入力側短絡スイッチ３７０は、制御信号ＰＡＣ１およびＸＰＡＣ１に従って、入力トランジスタ３１２のソース（垂直信号線２５９）とドレインとの間の経路を開閉するものである。
　また、入力側短絡スイッチ３７０は、例えば、入力トランジスタ３１２のソースとドレインとの間において、並列に接続されたｎＭＯＳトランジスタ３７１およびｐＭＯＳトランジスタ３７２を備える。制御信号ＰＡＣ１は、ｎＭＯＳトランジスタ３７１のゲートに入力され、制御信号ＸＰＡＣ１は、ｐＭＯＳトランジスタ３７２のゲートに入力される。
　制御信号ＰＡＣ１およびＸＰＡＣ１に従って、入力側短絡スイッチ３７０は、遮断スイッチ３３０が開状態になるときに閉状態となり、入力トランジスタ３１２のソースとドレインとを短絡する。これにより、入力トランジスタ３１２のドレインがハイインピーダンスのノードになることを防止し、特性劣化を抑制することができる。
　なお、遮断スイッチ３３０および出力側短絡スイッチ３６０の両方を配置しているが、いずれか一方のみを配置することもできる。また、遮断スイッチ３３０、出力側短絡スイッチ３６０および入力側短絡スイッチ３７０のそれぞれには、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの両方を設けてもよいし、それらの一方のみを設けてもよい。また、第５の実施の形態に第４の実施の形態を適用することもできる。
　このように本技術の第５の実施の形態によれば、入力側短絡スイッチ３７０が入力トランジスタ３１２のソースとドレインとを短絡するため、そのドレインがハイインピーダンス状態になることを防止することができる。これにより、比較器３００の特性劣化を抑制することができる。
　＜６．第６の実施の形態＞
　上述の第３の実施の形態では、出力トランジスタ３１７が比較結果ＣＭＰ２をインバータ３４０に入力していたが、その電圧範囲が狭いと、インバータ３４０の誤動作やリーク電流が生じるおそれがある。この第６の実施の形態の固体撮像素子２００は、電圧範囲を拡大するレベルシフト回路を追加した点において第３の実施の形態と異なる。
　図２５は、本技術の第６の実施の形態における比較器３００の一構成例を示す回路図である。この第６の実施の形態の比較器３００は、インバータ３４０を備えず、レベルシフト回路３８０をさらに備える点において第３の実施の形態と異なる。
　レベルシフト回路３８０は、比較結果ＣＭＰ２に基づいて入力電位ＶＶＳＬおよびクランプ電位ＶＣＬＰよりも電位差の大きい一対の電位（言い換えれば、ハイレベルおよびローレベル）のいずれかを出力信号としてインバータ３５０に出力する。ハイレベルは、例えば、入力電位ＶＶＳＬよりも高い電源電位に設定される。ローレベルは、例えば、クランプ電位ＶＣＬＰより低い基準電位に設定される。なお、入力電位ＶＶＳＬおよびクランプ電位ＶＣＬＰは、特許請求の範囲に記載の一対の出力電位の一例である。電源電位および基準電位は、特許請求の範囲に記載の一対のシフト電位の一例である。
　レベルシフト回路３８０を設けることにより、インバータ３５０の入力側の電圧範囲を第３の実施の形態よりも拡大することができる。電圧範囲の拡大により、その範囲の下限や上限とインバータ３５０の閾値との差が十分に大きくなり、インバータ３５０の誤動作やリーク電流を防止することができる。これにより、インバータ３５０の誤動作やリーク電流を防止するための設計上の制約が緩和され、設計自由度が向上する。なお、レベルシフト回路３８０は、電源側、接地側の両方を拡大しているが、一方のみを拡大してもよい。
　なお、遮断スイッチ３３０および出力側短絡スイッチ３６０の両方を配置しているが、いずれか一方のみを配置することもできる。また、遮断スイッチ３３０、出力側短絡スイッチ３６０および入力側短絡スイッチ３７０のそれぞれには、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの両方を設けてもよいし、それらの一方のみを設けてもよい。また、第６の実施の形態に第４の実施の形態や第５の実施の形態を適用することもできる。
　図２６は、本技術の第６の実施の形態におけるレベルシフト回路３８０の一構成例を示す回路図である。
　レベルシフト回路３８０は、プリチャージトランジスタ３８１およびｎＭＯＳトランジスタ３８２、ｐＭＯＳトランジスタ３８４およびプリチャージトランジスタ３８５を備える。プリチャージトランジスタ３８１として、例えば、ｐＭＯＳトランジスタが用いられる。プリチャージトランジスタ３８５として、例えば、ｎＭＯＳトランジスタが用いられる。
　プリチャージトランジスタ３８１のソースは、電源電位ＶＤＤＢに接続され、ゲートには、タイミング制御部２２０からの制御信号ＰｒｅＣｈｇ１が入力される。プリチャージトランジスタ３８１のドレインは、ｎＭＯＳトランジスタ３８２のドレインに接続される。ここで、電源電位ＶＤＤＢは、画素回路２５０の電源電位ＶＤＤＡや、インバータの電源電位ＶＤＤＣと異なる電位である。
　ｎＭＯＳトランジスタ３８２のゲートは、垂直信号線２５９に接続され、ソースには、出力トランジスタ３１７からの比較結果ＣＭＰ２が入力される。また、プリチャージトランジスタ３８１およびｎＭＯＳトランジスタ３８２の接続ノードは、ｐＭＯＳトランジスタ３８４のゲートに接続され、その接続ノードから出力信号ｎＯＵＴが出力される。ｎＭＯＳトランジスタ３８２のバックゲートおよびソースは短絡されている。
　ｐＭＯＳトランジスタ３８４のソースは、電源電位ＶＤＤＢに接続され、ゲートは、プリチャージトランジスタ３８１およびｎＭＯＳトランジスタ３８２の接続ノードに接続される。ｐＭＯＳトランジスタ３８４およびプリチャージトランジスタ３８１の接続ノードからは、出力信号ｐＯＵＴが出力される。ｐＭＯＳトランジスタ３８４のドレインは、プリチャージトランジスタ３８５のドレインに接続される。
　プリチャージトランジスタ３８５のソースは、基準電位ＶＳＳＢに接続され、ゲートには、制御信号ＰｒｅＣｈｇ２が入力される。また、ｐＭＯＳトランジスタ３８４およびプリチャージトランジスタ３８５の接続ノードは、インバータ３５０に接続され、その接続ノードから出力信号ｐＯＵＴが出力される。
　なお、プリチャージトランジスタ３８１は、特許請求の範囲に記載の電源側プリチャージトランジスタの一例である。ｎＭＯＳトランジスタ３８２は、特許請求の範囲に記載のＮ型トランジスタの一例である。ｐＭＯＳトランジスタ３８４は、特許請求の範囲に記載のＰ型トランジスタの一例である。プリチャージトランジスタ３８５は、特許請求の範囲に記載の基準側プリチャージトランジスタの一例である。
　タイミング制御部２２０は、ＡＤ変換期間の直前において、制御信号ＰｒｅＣｈｇ１およびＰｒｅＣｈｇ２によりプリチャージトランジスタ３８１および３８５をオン状態にする。オン状態のプリチャージトランジスタ３８１は、寄生容量３８３をプリチャージして、ｎＭＯＳトランジスタ３８２のドレインを電源電位ＶＤＤＢに初期化する。また、オン状態のプリチャージトランジスタ３８５は、寄生容量３８６をプリチャージして、ｎＭＯＳトランジスタ３８２のドレインを基準電位ＶＳＳＢに初期化する。また、ＡＤ変換期間中において、プリチャージトランジスタ３８１および３８５は、オフ状態に制御される。
　ＡＤ変換の開始時に比較結果ＣＭＰ２が入力電位ＶＶＳＬ（ハイレベル）となる。このとき、ｎＭＯＳトランジスタ３８２はオフ状態となり、プリチャージされた寄生容量３８３の電源電位ＶＤＤＢが、出力信号ｎＯＵＴとして出力される。この出力信号ｎＯＵＴに応じて、ｐＭＯＳトランジスタ３８４はオフ状態となり、プリチャージされた寄生容量３８６の基準電位ＶＳＳＢが、出力信号ｐＯＵＴとして出力される。
　そして、比較結果ＣＭＰ２がクランプ電位ＶＣＬＰ（ローレベル）に反転すると、ｎＭＯＳトランジスタ３８２はオン状態に遷移し、出力信号ｎＯＵＴの電位は、クランプ電位ＶＣＬＰに反転する。そして、この出力信号ｎＯＵＴに応じて、ｐＭＯＳトランジスタ３８４はオン状態に遷移し、出力信号ｐＯＵＴの電位は、電源電位ＶＤＤＢに反転する。
　なお、ｐＭＯＳトランジスタ３８４およびプリチャージトランジスタ３８５を設けない構成とすることもできる。この場合には、インバータ３４０が追加され、出力信号ｎＯＵＴがインバータ３４０へ出力される。また、ｎＭＯＳトランジスタ３８２のバックゲートを接地することもできる。
　図２７は、本技術の第６の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　タイミング制御部２２０は、タイミングＴ０からタイミングＴ１の直後（タイミングＴ１からパルス期間が経過したとき）までの間に、制御信号ＰｒｅＣｈｇ１をローレベルにし、制御信号ＰｒｅＣｈｇ２をハイレベルにする。これにより、プリチャージトランジスタ３８１および３８５がプリチャージを行う。その後のタイミングＴ５までにおいて、制御信号ＰｒｅＣｈｇ１はハイレベルに、制御信号ＰｒｅＣｈｇ２はローレベルに制御される。
　また、タイミング制御部２２０は、タイミングＴ５からパルス期間に亘って制御信号ＰｒｅＣｈｇ１をローレベルにし、制御信号ＰｒｅＣｈｇ２をハイレベルにしてプリチャージトランジスタ３８１および３８５にプリチャージさせる。その後のタイミングＴ８までにおいて、制御信号ＰｒｅＣｈｇ１はハイレベルに、制御信号ＰｒｅＣｈｇ２はローレベルに制御される。
　同図においてタイミングＴ０からタイミングＴ１までのオートゼロ期間は、２段目の出力（比較結果ＣＭＰ２）がオートゼロ電位ＶＡＺとなるため、その期間に出力側短絡スイッチ３６０を開状態にすると、ｎＭＯＳトランジスタ３８２のゲート－ソース間に電位差が生じる。この電位差により、ｎＭＯＳトランジスタ３８２がオン状態となり、電源電位ＶＤＤＢから、プリチャージトランジスタ３８１、ｎＭＯＳトランジスタ３８２および電流源３１８にリーク電流が流れるおそれがある。しかし、同図に例示するように、オートゼロ期間内は、制御信号ＸＰＡＣ２により出力側短絡スイッチ３６０が閉状態に制御されるため、ｎＭＯＳトランジスタ３８２をオフ状態となる。このように、オートゼロ期間内に出力側短絡スイッチ３６０を閉状態にすることにより、発振の抑制に加えて、リーク電流を防止することができる。
　このように、本技術の第６の実施の形態によれば、レベルシフト回路３８０が、入力電位ＶＶＳＬおよびクランプ電位ＶＣＬＰよりも電位差の大きい一対の電位のいずれかを出力するため、インバータ３５０の入力側の電圧範囲を拡大することができる。電圧範囲の拡大により、その範囲の下限や上限とインバータ３５０の閾値との差が十分に大きくなり、インバータ３５０の誤動作やリーク電流を防止することができる。これにより、誤動作やリーク電流を防止するための、電源電圧や閾値に関する設計上の制約が緩和され、設計自由度を向上させることができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、ＡＤ変換期間内にレベル（参照電位ＶＲＭＰ）が徐々に低下するランプ信号を用いていたが、レベルが徐々に上昇するランプ信号を用いることもできる。この第７の実施の形態の固体撮像素子２００は、レベルが徐々に上昇するランプ信号を用いる点において第１の実施の形態と異なる。
　図２８は、本技術の第７の実施の形態における比較器３００の一構成例を示す回路図である。この第７の実施の形態の比較器３００は、遮断スイッチ３３０およびインバータ３５０を備えず、入力側短絡スイッチ３７０をさらに備える点において第１の実施の形態と異なる。
　入力側短絡スイッチ３７０は、制御信号ＰＡＣ１およびＸＰＡＣ１に従って、入力トランジスタ３１２のソース（垂直信号線２５９）とドレインとの間の経路を開閉する。
　また、入力側短絡スイッチ３７０は、例えば、入力トランジスタ３１２のソースとドレインとの間において、並列に接続されたｎＭＯＳトランジスタ３７１およびｐＭＯＳトランジスタ３７２を備える。制御信号ＰＡＣ１は、ｎＭＯＳトランジスタ３７１のゲートに入力され、制御信号ＸＰＡＣ１は、ｐＭＯＳトランジスタ３７２のゲートに入力される。
　図２９は、本技術の第７の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　タイミングＴ０からタイミングＴ１までのオートゼロ期間においてＤＡＣ２３０は、参照電位ＶＲＭＰをオートゼロ電位ＶＡＺにする。また、タイミング制御部２２０は、制御信号ＡＺＳＷをローレベルにする。これにより、比較結果ＣＭＰ１およびＣＭＰ２は、オートゼロ電位ＶＡＺとなる。また、制御信号ＰＡＣ１はローレベルに制御され、制御信号ＸＰＡＣ１はハイレベルに制御される。これにより入力側短絡スイッチ３７０は開状態となる。
　タイミングＴ１乃至Ｔ８においてタイミング制御部２２０は、制御信号ＡＺＳＷをハイレベルにする。また、タイミングＴ１においてタイミング制御部２２０は、所定のパルス期間に亘って、制御信号ＰＡＣ１をハイレベルにし、制御信号ＸＰＡＣ１をローレベルにする。これにより、入力側短絡スイッチ３７０は閉状態となる。
　タイミングＴ１からＴ２までの期間内にＤＡＣ２３０は、参照電位ＶＲＭＰをオートゼロ時より低くする。これにより、入力トランジスタ３１２はオン状態となり、リセットレベルＶＶＳＬＨの比較結果ＣＭＰ１を出力する。この期間内に出力トランジスタ３１７は、オフ状態となり、クランプ電位ＶＣＬＰＨの比較結果ＣＭＰ２を出力する。また、インバータ３５０は、ハイレベルの出力信号ＶＣＯを出力する。
　そして、タイミングＴ２乃至Ｔ４の期間内にＤＡＣ２３０は、参照電位ＶＲＭＰを時間の経過に伴って上昇させる。この期間は、リセットレベルのＡＤ変換期間に該当する。この期間内のタイミングＴ３で、参照電位ＶＲＭＰと入力電位ＶＶＳＬとの差が、入力トランジスタ３１２の閾値電圧Ｖｔ未満になったものとする。このときに、入力トランジスタ３１２は、オフ状態に遷移し、比較結果ＣＭＰ１は、クランプ電位ＶＣＬＰＨに反転する。出力トランジスタ３１７は、オン状態に遷移し、比較結果ＣＭＰ２は、リセットレベルＶＶＳＬＨに反転する。出力信号ＶＣＯは、ローレベルに反転する。
　タイミングＴ５においてタイミング制御部２２０は、所定のパルス期間に亘って、制御信号ＰＡＣ１をハイレベルにし、制御信号ＸＰＡＣ１をローレベルにする。これにより、入力側短絡スイッチ３７０は閉状態となる。
　また、タイミングＴ５からＴ６までの期間内にＤＡＣ２３０は、参照電位ＶＲＭＰをオートゼロ時より低くする。これにより、入力トランジスタ３１２はオン状態となり、信号レベルＶＶＳＬＬの比較結果ＣＭＰ１を出力する。この期間内に出力トランジスタ３１７は、オフ状態となり、クランプ電位ＶＣＬＰＬの比較結果ＣＭＰ２を出力する。また、インバータ３５０は、ハイレベルの出力信号ＶＣＯを出力する。
　そして、タイミングＴ６乃至Ｔ８の期間内にＤＡＣ２３０は、参照電位ＶＲＭＰを時間の経過に伴って上昇させる。この期間は、信号レベルのＡＤ変換期間に該当する。この期間内のタイミングＴ７で、参照電位ＶＲＭＰと入力電位ＶＶＳＬとの差が閾値電圧Ｖｔ未満になったものとする。このときに、比較結果ＣＭＰ１は、クランプ電位ＶＣＬＰＬに反転し、比較結果ＣＭＰ２は、信号レベルＶＶＳＬＬに反転する。出力信号ＶＣＯは、ローレベルに反転する。
　同図に例示するように、レベルが徐々に上昇するランプ信号を用いる場合は、１段目の出力がハイレベルに遷移する速度を速くする必要があるため、１段目に入力側短絡スイッチ３７０が設けられる。この場合、ローレベルに遷移する速度を速くするための遮断スイッチ３３０は不要となる。
　このように、本技術の第７の実施の形態によれば、レベルが徐々に上昇するランプ信号を用いるため、入力側短絡スイッチ３７０により応答性を改善することができる。
　［第１の変形例］
　上述の第７の実施の形態では、ｎＭＯＳトランジスタ３７１およびｐＭＯＳトランジスタ３７２からなる入力側短絡スイッチ３７０をカラム毎に配置していた。しかし、この構成では、１つのトランジスタで入力側短絡スイッチ３７０を実現する場合と比較して、トランジスタの個数が多くなる。この第７の実施の形態の第１の変形例の固体撮像素子２００は、ｎＭＯＳトランジスタ３７１のみからなる入力側短絡スイッチ３７０を用いる点において第７の実施の形態と異なる。
　図３０は、本技術の第７の実施の形態の第１の変形例における比較器３００の一構成例を示す回路図である。この第７の実施の形態の第１の変形例の比較器３００は、ｎＭＯＳトランジスタ３７１のみからなる入力側短絡スイッチ３７０が配置されている点において第１の実施の形態と異なる。ｎＭＯＳトランジスタ３７１を制御する制御信号ＰＡＣ１の波形は、第７の実施の形態と同様である。
　このように、本技術の第７の実施の形態の第１の変形例によれば、ｎＭＯＳトランジスタ３７１のみからなる入力側短絡スイッチ３７０を用いるため、一対のトランジスタを用いる場合と比較してトランジスタの個数を削減することができる。
　［第２の変形例］
　上述の第７の実施の形態では、ｎＭＯＳトランジスタ３７１およびｐＭＯＳトランジスタ３７２からなる入力側短絡スイッチ３７０をカラム毎に配置していた。しかし、この構成では、１つのトランジスタで入力側短絡スイッチ３７０を実現する場合と比較して、トランジスタの個数が多くなる。この第７の実施の形態の第２の変形例の固体撮像素子２００は、ｐＭＯＳトランジスタ３７２のみからなる入力側短絡スイッチ３７０を用いる点において第１の実施の形態と異なる。
　図３１は、本技術の第７の実施の形態の第２の変形例における比較器３００の一構成例を示す回路図である。この第７の実施の形態の第２の変形例の比較器３００は、ｐＭＯＳトランジスタ３７２のみからなる入力側短絡スイッチ３７０が配置されている点において第７の実施の形態と異なる。ｐＭＯＳトランジスタ３７２を制御する制御信号ＸＰＡＣ１の波形は、第７の実施の形態と同様である。
　このように、本技術の第７の実施の形態の第２の変形例によれば、ｐＭＯＳトランジスタ３７２のみからなる入力側短絡スイッチ３７０を用いるため、一対のトランジスタを用いる場合と比較してトランジスタの個数を削減することができる。
　［第３の変形例］
　上述の第７の実施の形態では、入力トランジスタ３１２および出力トランジスタ３１７の２段のトランジスタを配置していたが、出力トランジスタ３１７と同等の構成の３段目のトランジスタを追加することもできる。この第７の実施の形態の第３の変形例の固体撮像素子２００は、３段目のトランジスタを追加した点において第７の実施の形態と異なる。
　図３２は、本技術の第７の実施の形態の第３の変形例における比較器３００の一構成例を示すブロック図である。この第７の実施の形態の第３の変形例の比較器３００は、比較回路３１０と、インバータ３４０および３５０とを備える。
　図３３は、本技術の第７の実施の形態の第３の変形例における比較回路３１０の一構成例を示す回路図である。この比較回路３１０は、１段目において、入力容量３１１、入力トランジスタ３１２、オートゼロトランジスタ３１３、入力側短絡スイッチ３７０、電流源３１４、帯域制限容量３１５、および、クランプトランジスタ３１６を備える。また、比較回路３１０は、２段目において、出力トランジスタ３１７、電流源３１８およびクランプトランジスタ３１９を備える。比較回路３１０は、３段目において、出力トランジスタ３２０、電流源３２１、クランプトランジスタ３２２および出力側短絡スイッチ３６０を備える。
　図３３の１段目および２段目の回路構成は、図３１に例示したものと同様である。また、図３３の３段目の回路構成は、図２３の３段目に出力側短絡スイッチ３６０を追加したものと同様である。出力側短絡スイッチ３６０は、制御信号ＸＰＡＣ３に従って、出力トランジスタ３２０のソース（垂直信号線２５９）とドレインとの間の経路を開閉する。制御信号ＸＰＡＣ３の波形は、制御信号ＸＰＡＣ１と同様である。なお、ｎＭＯＳトランジスタのみ、ｐＭＯＳトランジスタのみ、あるいは、それらの両方のいずれでも出力側短絡スイッチ３６０を実現することができる。
　なお、比較回路３１０を３段としているが、４段以上とすることもできる。この場合、奇数段に短絡スイッチを設けることができる。
　このように、本技術の第７の実施の形態の第３の変形例によれば、出力側短絡スイッチ３６０が、出力トランジスタ３１７のソースとドレインとを短絡するため、そのソースの電位（ハイレベル）に比較結果ＣＭＰ３が遷移する速度を速くすることができる。これにより、応答性をさらに改善することができる。
　［第４の変形例］
　上述の第７の実施の形態では、比較結果ＣＭＰ２をインバータ３４０に入力していたが、その電圧範囲が狭いと、インバータ３４０の誤動作やリーク電流が生じるおそれがある。この第７の実施の形態の第４の変形例の固体撮像素子２００は、電圧範囲を拡大するレベルシフト回路を追加した点において第７の実施の形態と異なる。
　図３４は、本技術の第７の実施の形態の第４の変形例における比較器３００の一構成例を示すブロック図である。この第７の実施の形態の第３の変形例の比較器３００は、比較回路３１０、レベルシフト回路３８０およびインバータ３４０を備える。比較回路３１０の構成は、図３３に例示したものと同様である。レベルシフト回路３８０の回路構成は、図２６に例示したものと同様である。
　図３５は、本技術の第７の実施の形態の第４の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　制御信号ＡＺＳＷおよびＸＰＡＣ１の波形は、図２９に例示したものと同様である。タイミング制御部２２０は、タイミングＴ１直後の制御信号ＸＰＡＣ１がハイレベルになるタイミングまでの期間に亘って、制御信号ＸＰＡＣ３をローレベルにする。これにより、出力側短絡スイッチ３６０は閉状態となる。
　タイミング制御部２２０は、タイミングＴ１直後の制御信号ＸＰＡＣ１がハイレベルになるタイミングで制御信号ＸＰＡＣ３をハイレベルにする。これにより、出力側短絡スイッチ３６０は開状態となる。また、タイミングＴ５においてタイミング制御部２２０は、所定のパルス期間に亘って、制御信号ＸＰＡＣ１をローレベルにする。
　１段目の比較結果ＣＭＰ１の波形は、図２９に例示したものと同様である。２段目の比較結果ＣＭＰ２は、タイミングＴ３までの期間に亘ってオートゼロ電位ＶＡＺとなる。タイミングＴ３以降の比較結果ＣＭＰ２の波形は、図２９に例示したものと同様である。
　制御信号ＰｒｅＣｈｇ１およびＰｒｅＣｈｇ２の波形は、図２７に例示したものと同様である。出力信号ＶＣＯの波形は、図２９に例示したものと同様である。
　このように、本技術の第７の実施の形態の第４の変形例によれば、レベルシフト回路３８０が、入力電位ＶＶＳＬおよびクランプ電位ＶＣＬＰよりも電位差の大きい一対の電位のいずれかを出力するため、インバータ３４０の入力側の電圧範囲を拡大することができる。
　＜８．第８の実施の形態＞
　上述の第３の実施の形態では、出力側短絡スイッチ３６０により出力トランジスタ３１７のソースとドレインとを短絡していた。しかし、この構成では、入力電位ＶＶＳＬがセトリングの際に変動するおそれがある。図２１に例示した第３の実施の形態の回路から、クランプトランジスタ３１９とインバータ３４０および３５０とを削減した構成を比較例とする。
　図３６は、比較例における比較器３００の一構成例を示す回路図である。１段目の比較結果ＣＭＰ１の出力ノードの寄生容量を４０２とし、２段目の比較結果ＣＭＰ２の出力ノードの寄生容量を４０３とする。
　図３７は、比較例における固体撮像素子２００の動作の一例を示すタイミングチャートである。まず、タイミングＴ０からＴ１までのオートゼロ期間内にＤＡＣ２３０は、参照電位ＶＲＭＰを中立のオートゼロ電位ＶＡＺにする。その後、参照電位ＶＲＭＰがタイミングＴ１のＰＯＦエッジで一度上がってから、参照電位ＶＲＭＰが徐々に減少するＰ相スロープ期間となる。ＰＯＦエッジで一度上げるのは逆方向に振っておくことでスロープ部分で確実に反転動作が起こるようにするためである。このＰ相スロープ期間内で画素回路２５０がリセットされた際の出力信号ＶＣＯが反転するまでの期間に亘って計数値が計数される。
　その後、転送トランジスタ２５２により転送された信号電荷量に応じて、入力電位ＶＶＳＬが低下し、その後に参照電位ＶＲＭＰがＰＯＦエッジのタイミングＴ５で一度上がってから、徐々に減少するＤ相スロープ期間となる。このＤ相スロープ期間内に、信号電荷が転送された際の出力信号ＶＣＯが反転するまでの期間に亘って計数値が計数される。ＣＤＳ処理により、Ｄ相スロープ期間の計数値からＰ相スロープ期間の計数値を引くと、正味の信号電荷の量がデジタル値として得られる。なお、同図では、信号電荷の量が０であり、入力電位ＶＶＳＬが低下していない状態である。
　この回路動作において、ＰＯＦエッジやＤＯＦエッジで参照電位ＶＲＭＰが上がると１段目の比較結果ＣＭＰ１は下がりはじめ、クランプトランジスタ３１６がオン状態に移行したところで下げ止まる。この１段目の比較結果ＣＭＰ１の立下りを早めるために、タイミング制御部２２０は、制御信号ＸＰＡＣ１により遮断スイッチ３３０をタイミングＴ１やＴ５から短期間に亘ってオフ状態（開状態）にしている。
　一方で、２段目の出力側短絡スイッチ３６０は、参照電位ＶＲＭＰがオートゼロ時の電位にあるときにオン状態となって２段目の比較結果ＣＭＰ２を入力電位ＶＶＳＬに固定する。これは、中立状態の時に２段目のアンプを有効にしておくと条件によっては回路が発振してしまうためである。
　この比較例の回路では，ＰＯＦエッジとＤＯＦエッジを起点に垂直信号線２５９の電位（入力電位ＶＶＳＬ）に電位変動（キックバック）が発生することが問題となる。キックバックによる入力電位ＶＶＳＬのずれが静定してからスロープ期間に移行するために、Ｐ相、Ｄ相のスロープ期間直前のセトリング期間（タイミングＴ１乃至Ｔ２とタイミングＴ５乃至Ｔ６）を長くする必要がある。それがＡＤ変換時間の増加となり、フレームレートの低下や平均消費電力の増加をもたらしてしまう。また、キックバックの静定が不十分だとＰ相やＤ相のスロープ期間内の計数値がセトリング誤差によってずれるが、Ｐ相、Ｄ相間やカラム間のミスマッチのためにある程度以上のセトリング誤差はＣＤＳで除去しきれなくなる。この結果、オフセットや縦筋といった画質低下を生じてしまう。
　上記のキックバックが生じる原因は、次の通りである。まず、ＰＯＦエッジやＤＯＦエッジによって１段目の比較結果ＣＭＰ１の電位が下がった際に１段目の寄生容量（図３６の４０１）が放電される。１段目の電流源３１４が引く電流の一部が、その放電に使われるために、垂直信号線２５９から引かれる電流が短期間減少する。このとき、画素側から流れ続ける電荷の一部が行き場を失って垂直信号線２５９の寄生容量を充電するために、垂直信号線２５９の電位（ＶＶＳＬ）が一時的に上がる（すなわち、キックバックが生じる）。
　図３８は、本技術の第８の実施の形態における比較器３００の一構成例を示す回路図である。キックバックを抑制するために、第８の実施の形態では、遮断スイッチ４１０、制御スイッチ４２０およびクランプトランジスタ４３０を追加している。
　遮断スイッチ４１０は、出力トランジスタ３１７と電流源３１８との間に挿入される。この遮断スイッチ４１０は、タイミング制御部２２０からの制御信号ＸＰＡＣ２ＡおよびＰＡＣ２Ａに従って、開状態および閉状態のいずれかに移行する。遮断スイッチ４１０は、例えば、出力トランジスタ３１７と電流源３１８との間において、並列に接続されたｎＭＯＳトランジスタ４１１およびｐＭＯＳトランジスタ４１２を備える。ｎＭＯＳトランジスタ４１１のゲートに制御信号ＸＰＡＣ２Ａが入力され、ｐＭＯＳトランジスタ４１２のゲートに制御信号ＰＡＣ２Ａが入力される。なお、遮断スイッチ４１０は、ｎＭＯＳトランジスタ４１１およびｐＭＯＳトランジスタ４１２の一方のみを備えてもよい。
　クランプトランジスタ４３０はＰ型であり、ゲートおよびドレインが電流源３１８に接続され、ソースが制御スイッチ４２０に接続される。制御スイッチ４２０は、出力トランジスタ３１７のソースとクランプトランジスタ４３０のソースとの間に挿入される。この制御スイッチ４２０は、制御信号ＸＰＡＣ２に従って、開状態および閉状態のいずれかに移行する。また、制御スイッチ４２０は、例えば、ｐＭＯＳトランジスタ４２２を備える。なお、制御スイッチ４２０は、ｐＭＯＳトランジスタ４２２の代わりにｎＭＯＳトランジスタを備えてもよいし、ｎＭＯＳトランジスタ４２２およびｐＭＯＳトランジスタの両方を備えてもよい。
　なお、遮断スイッチ３３０は、特許請求の範囲に記載の第１の遮断スイッチの一例であり、遮断スイッチ４１０は、特許請求の範囲に記載の第２の遮断スイッチの一例である。電流源３１４は、特許請求の範囲に記載の第１の電流源の一例であり、電流源３１８は、特許請求の範囲に記載の第２の電流源の一例である。
　図３９は、本技術の第８の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。キックバックを抑えるために、第８実施形態では、参照電位ＶＲＭＰのセトリング期間の前に２段目の比較結果ＣＭＰ２を下げておくようにしている。さらに、ＰＯＦエッジとＤＯＦエッジにおいて１段目の比較結果ＣＭＰ１が下がると同時に２段目の比較結果ＣＭＰ２が上がるようにしている。
　遮断スイッチ４１０と制御スイッチ４２０とは、どちらか１つがオン状態となるように排他的に動作する。セトリング期間（タイミングＴ１乃至Ｔ２など）の前では、制御スイッチ４２０側がオン状態になることで、２段目の電流源３１８の電流は、２段目のクランプトランジスタ４３０に流れる。そして、２段目の比較結果ＣＭＰ２の電位は、入力電位ＶＶＳＬから、クランプトランジスタ４３０のゲート－ソース間電圧の分だけ低下したところに落ち着く。セトリング期間と、それに続くスロープ期間では、遮断スイッチ４１０側がオン状態になることで、２段目の電流源３１８の電流は、２段目の入力側に流れ、２段目の比較結果ＣＭＰ２の電位は、１段目の比較結果ＣＭＰ１に応じた反転アンプ出力となる。セトリング期間には１段目の比較結果ＣＭＰ１の電位は下がっているので２段目の比較結果ＣＭＰ１は上がることになる。
　これによって，ＰＯＦエッジとＤＯＦエッジにおいて，１段目の寄生容量４０１が放電されると同時に２段目の寄生容量４０２が充電され、これらの充放電電流が相殺することで垂直信号線２５９から引かれる電流の変化が抑制される。この結果、キックバックの発生を抑えることができる。この際、２段目のクランプトランジスタ４３０のサイズを調整することで２段目の比較結果ＣＭＰ２の電位を下げておく時の電位を調整できるので、相殺効果が最大となるように設計することができる。
　キックバックを抑えることでＰ相とＤ相のランプ信号のセトリング期間を短くすることができる。その結果、ＡＤ変換時間の増加を回避でき、フレームレートの低下や平均消費電力の増加が抑えられる。
　なお、図４０に例示するように、Ｎ型のクランプトランジスタ４４１および４４２をさらに追加することもできる。クランプトランジスタ４４１は、Ｐ型のクランプトランジスタ３１６と並列に接続される。クランプトランジスタ４４２は、制御スイッチ４２０およびクランプトランジスタ４３０と並列に接続される。
　１段目のクランプトランジスタ４４１は、過大入力によってダイナミックレンジを超えて入力電位ＶＶＳＬが下がった時に、１段目の電流源３１４のドレイン電位が下がりすぎて電流値が変わるのを防ぐために設けられる。２段目のクランプトランジスタ４４２も同様に２段目の電流源３１８を保護する役目があるが、こちらは２段目の比較結果ＣＭＰ２が反転した後に、その電位が下がって電流源３１８のトランジスタが線形領域に移行しないために設けられる。
　このように、本技術の第８の実施の形態によれば、遮断スイッチ４１０、制御スイッチ４２０およびクランプトランジスタ４３０を追加したため、キックバックを抑制することができる。
　［第１の変形例］
　上述の第８の実施の形態では、出力トランジスタ３１７が比較結果ＣＭＰ２を出力していたが、その電圧範囲が狭いと、後段の論理ゲート（インバータなど）の誤動作やリーク電流が生じるおそれがある。この第８の実施の形態の第１の変形例の固体撮像素子２００は、電圧範囲を拡大するレベルシフト回路を追加した点において第３の実施の形態と異なる。
　図４１は、本技術の第８の実施の形態の第１の変形例における比較器３００の一構成例を示す回路図である。この第８の実施の形態の第１の変形例における比較器３００は、レベルシフト回路３８０およびＮＡＮＤゲート４５０をさらに備える点において第８の実施の形態と異なる。レベルシフト回路３８０の回路構成は、図２６に例示した回路と同様である。ＮＡＮＤゲート４５０は、レベルシフト回路３８０の出力信号ｐＯＵＴとイネーブル信号ＥＮとの否定論理積を出力信号ＶＣＯとして出力するものである。なお、ＮＡＮＤゲート４５０は、特許請求の範囲に記載の論理ゲートの一例である。
　ただし、図４１では、３段目のｎＭＯＳトランジスタ３８２のソースに接続するノードを、２段目の比較結果ＣＭＰ２のノードでなく、制御スイッチ４２０およびクランプトランジスタ４３０の接続ノードとしている。この接続ノードの出力をＣＭＰ２'とする。このように接続するのは、ソースを比較結果ＣＭＰ２のノードに接続すると、ランプ信号のセトリング期間の前に比較結果ＣＭＰ２の電位を下げたことにより、図２６のｎＭＯＳトランジスタ３８２のゲート－ソース間の電位差が開いてオン状態になってしまうためである。
　このセトリング期間は、図２６に例示した３段目のプリチャージトランジスタ３８１がオン状態になっている期間であるため、３段目に貫通電流が流れてしまい、誤動作となる。制御スイッチ４２０およびクランプトランジスタ４３０の接続ノードをｎＭＯＳトランジスタ３８２のソースに接続することにより、セトリング期間の前では、正しく、３段目のｎＭＯＳトランジスタ３８２をオフ状態にすることができる。
　なお、Ｎ型のクランプトランジスタ４４１および４４２をさらに追加することもできる。
　図４２は、本技術の第８の実施の形態の第１の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。同図における太い一点鎖線は、制御スイッチ４２０およびクランプトランジスタ４３０の接続ノードの出力ＣＭＰ２'の変動を示す。イネーブル信号ＥＮは、セトリング期間の終了時（タイミングＴ２やＴ６）までローレベル（ディセーブル）に制御され、セトリング期間の終了時からスロープ期間の終了時までハイレベル（イネーブル）に制御される。同図に例示するように、キックバックは抑制されている。
　このように、本技術の第８の実施の形態の第１の変形例によれば、レベルシフト回路３８０が、入力電位ＶＶＳＬおよびクランプ電位ＶＣＬＰよりも電位差の大きい一対の電位のいずれかを出力するため、入力側の電圧範囲を拡大することができる。
　［第２の変形例］
　上述の第８の実施の形態の第１の変形例では、ＤＡＣ２３０と入力トランジスタ３１２のゲートとの間に１個の入力容量３１１を挿入していたが、この構成では、ノイズを十分に減衰することができないことがある。この第８の実施の形態の第２の変形例の比較器３００は、入力容量切替回路４７０を追加した点において第８の実施の形態の第１の変形例と異なる。
　図４３は、本技術の第８の実施の形態の第２の変形例における比較器３００の一構成例を示す回路図である。この第８の実施の形態の第２の変形例の比較器３００は、バッファ４６０および入力容量切替回路４７０をさらに備える点において第８の実施の形態の第１の変形例と異なる。バッファ４６０は、ＤＡＣ２３０と入力容量切替回路４７０との間に挿入される。
　図４４は、本技術の第８の実施の形態の第２の変形例における入力容量切替回路４７０の一構成例を示す回路図である。この入力容量切替回路４７０は、入力容量４７１乃至４７４と、スイッチ４７５乃至４７８とを備える。
　入力容量４７１乃至４７４のそれぞれの一端は、入力トランジスタ３１２のゲートに共通に接続される。入力容量４７１の他端は、バッファ４６０の出力端子に接続される。スイッチ４７５は、タイミング制御部２２０の制御に従って入力容量４７１の他端と、入力容量４７４の他端との間の経路を開閉するものである。スイッチ４７６は、タイミング制御部２２０の制御に従って入力容量４７２の他端と、入力容量４７３の他端との間の経路を開閉するものである。スイッチ４７７は、タイミング制御部２２０の制御に従って入力容量４７３の他端と、入力容量４７４の他端との間の経路を開閉するものである。スイッチ４７８は、タイミング制御部２２０の制御に従って入力容量４７４の他端と接地電位との間の経路を開閉するものである。
　同図に例示する回路により、入力容量切替回路４７０は、入力トランジスタ３１２のゲートに並列に接続される入力容量の個数を１乃至４のいずれかに切り替えることができる。これにより、ランプ信号のバッファ４６０のノイズや、カラム共通のランプ信号に乗るノイズを低減させることができる。この場合、ランプ信号の傾きは容量分圧によって減衰される分大きくしておくことが望ましい。
　なお、入力容量の個数は、４つに限定されない。入力容量の個数がＭ（Ｍは、整数）個の場合、Ｍ－１個のスイッチが設けられる。また、レベルシフト回路３８０を設けていない図３８の回路に入力容量切替回路４７０を追加することもできる。また、Ｎ型のクランプトランジスタ４４１および４４２をさらに追加することもできる。
　このように、本技術の第８の実施の形態の第２の変形例によれば、入力容量切替回路４７０を追加したため、ノイズをさらに低減することができる。
　＜９．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４６は、撮像部１２０３１の設置位置の例を示す図である。
　図４６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。」等）。撮像部１２０３１に本開示に係る技術を適用することにより、比較器３００の応答性を改善してフレームレートを高くし、より見やすい動画を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致するか否かに基づいて一対の出力電位の一方から他方までの範囲内の電位をドレインから出力する入力トランジスタと、
　一定の電流を供給する第１の電流源と、
　前記入力トランジスタのソースと前記第１の電流源との間に挿入された容量と、
　前記容量および前記第１の電流源の接続ノードを前記一対の出力電位のうち低い方に初期化するための所定期間内に前記接続ノードから前記入力トランジスタのドレインを切り離し、前記所定期間外に前記接続ノードと前記入力トランジスタのドレインとを接続する第１の遮断スイッチと
を具備する固体撮像素子。
（２）前記第１の遮断スイッチは、前記入力トランジスタのドレインと前記第１の電流源との間において並列に接続されたＮ型トランジスタおよびＰ型トランジスタを備える
前記（１）記載の固体撮像素子。
（３）前記第１の遮断スイッチは、Ｎ型トランジスタを備える
前記（１）記載の固体撮像素子。
（４）前記第１の遮断スイッチは、Ｐ型トランジスタを備える
前記（１）記載の固体撮像素子。
（５）ソースに入力された前記入力電位とゲートに入力された前記接続ノードの電位との間の差が所定の閾値電圧を超えるか否かに基づいて前記入力電位より低い所定電位から前記入力電位までの範囲内の電位をドレインから出力する第１の出力トランジスタと、
　前記所定期間内に前記第１の出力トランジスタのソースとドレインとを短絡する出力側短絡スイッチと
をさらに具備する前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記所定期間の前のオートゼロ期間内に前記入力トランジスタのゲートとドレインとを接続するオートゼロトランジスタをさらに具備し、
　前記出力側短絡スイッチは、前記オートゼロ期間内と前記所定期間内とに前記第１の出力トランジスタのソースとドレインとを短絡する
前記（５）記載の固体撮像素子。
（７）前記出力側短絡スイッチは、前記第１の出力トランジスタのソースとドレインとの間において並列に接続されたＮ型トランジスタおよびＰ型トランジスタを備える
前記（５）記載の固体撮像素子。
（８）前記出力側短絡スイッチは、Ｎ型トランジスタを備える
前記（５）記載の固体撮像素子。
（９）ソースに入力された前記入力電位とゲートに入力された前記第１の出力トランジスタのドレインとの間の差が所定の閾値電圧を超えるか否かに基づいて前記所定電位から前記入力電位までの範囲内の電圧をドレインから出力する第２の出力トランジスタをさらに具備する
前記（５）から（８）のいずれかに記載の固体撮像素子。
（１０）前記所定期間内に前記入力トランジスタのドレインとソースとを短絡する入力側短絡スイッチをさらに具備する
前記（５）から（９）のいずれかに記載の固体撮像素子。
（１１）前記第１の出力トランジスタのドレインの電位に基づいて前記所定電位および前記入力電位よりも電位差の大きな一対のシフト電位の出力信号を出力するレベルシフト回路と、
　前記一対のシフト電位の間の所定の閾値より上記出力信号が高いか否かを判定して判定結果を出力する論理ゲートと
をさらに具備する
前記（５）から（１０）のいずれかに記載の固体撮像素子。
（１２）前記一対のシフト電位の一方は、前記入力電位より高い電源電位であり、他方は、前記所定電位より低い基準電位であり、
　前記レベルシフト回路は、
　前記入力電位の垂直信号線にゲートが接続され、前記第１の出力トランジスタのドレイにソースが接続されるＮ型トランジスタと、
　前記Ｎ型トランジスタのドレインの電位を前記電源電位に初期化する電源側プリチャージトランジスタと、
　前記Ｎ型トランジスタのドレインにゲートが接続され、前記論理ゲートにドレインが接続されたＰ型トランジスタと、
　前記Ｐ型トランジスタのドレインの電位を前記基準電位に初期化する基準側プリチャージトランジスタと
を備える前記（１１）記載の固体撮像素子。
（１３）ソースに入力された前記入力電位とゲートに入力された前記接続ノードの電位との間の差が所定の閾値電圧を超えるか否かに基づいて前記入力電位より低い所定電位から前記入力電位までの範囲内の電位をドレインから出力する第１の出力トランジスタと、
　一定の電流を供給する第２の電流源と
　前記参照電位のセトリングの開始タイミングの前に前記第１の出力トランジスタのドレインを前記第２の電流源から切り離し、前記開始タイミングから一定期間に亘って前記第１の出力トランジスタのドレインと前記第２の電流源とを接続する第２の遮断スイッチと、
　前記第２の電流源にドレインが接続されたクランプトランジスタと、
　前記開始タイミングの前に前記第１の出力トランジスタのソースと前記クランプトランジスタのソースとを接続し、前記開始タイミングから一定期間に亘って前記第１の出力トランジスタのソースを前記クランプトランジスタのソースから切り離す制御スイッチと
をさらに具備する前記（１）記載の固体撮像素子。
（１４）前記制御スイッチおよび前記クランプトランジスタの接続ノードの電位に基づいて前記所定電位および前記入力電位よりも電位差の大きな一対のシフト電位の出力信号を出力するレベルシフト回路をさらに具備する前記（１３）記載の固体撮像素子。
（１５）前記入力トランジスタのゲートに並列に接続される入力容量の個数を切り替える入力容量切替回路をさらに具備する前記（１３）または（１４）に記載の固体撮像素子。
（１６）ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致する場合には前記入力電位に応じたドレイン電位をドレインから出力する入力トランジスタと、
　ソースに入力された前記入力電位とゲートに入力された前記ドレイン電位との間の差が所定の閾値電圧を超えるか否かに基づいて所定電位から前記入力電位までの範囲内の電位をドレインから出力する第１の出力トランジスタと、
　前記第１の出力トランジスタのドレインを前記入力電位に初期化するための所定期間内に前記第１の出力トランジスタのソースとドレインとを短絡する出力側短絡スイッチと
を具備する固体撮像素子。
（１７）ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致する場合には所定のクランプ電位をドレインから出力する入力トランジスタと、
　前記ドレインの電位を前記入力電位に初期化するための所定期間内に前記入力トランジスタのソースとドレインとを短絡する入力側短絡スイッチと
を具備する固体撮像素子。
（１８）ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致するか否かに基づいて一対の出力電位の一方から他方までの範囲内の電位をドレインから出力する入力トランジスタと、
　所定の定電流を供給する電流源と、
　前記入力トランジスタのソースと前記電流源との間に挿入された容量と、
　前記容量および前記電流源の接続ノードを前記一対の出力電位のうち低い方に初期化するための所定期間内に前記接続ノードから前記入力トランジスタのドレインを切り離し、前記所定期間外に前記接続ノードと前記入力トランジスタのドレインとを接続する遮断スイッチと、
　前記接続ノードの電位が反転するまでの期間に亘って計数値を計数するカウンタと
を具備する撮像装置。
（１９）画素に接続された垂直信号線と、
　前記垂直信号線に接続されたソースと所定の参照電位に基づいた信号を受けるゲートとを具備するトランジスタと、
　一定の電流を供給する電流源と、
　前記トランジスタのソースと前記電流源との間に挿入された容量と、
　前記容量および前記電流源の接続ノードと前記トランジスタのドレインとに接続されたスイッチと
を具備する固体撮像素子。
（２０）画素に接続された垂直信号線と、
　前記垂直信号線に接続されたソースと所定の参照電位に基づいた信号を受けるゲートとを具備する第１のトランジスタと、
　一定の電流を供給する電流源と、
　前記垂直信号線に接続されたソースと前記電流源に接続されたゲートとを具備する第２のトランジスタと、
　前記第２のトランジスタの前記ソースとドレインとに接続されたスイッチと
を具備する固体撮像素子。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　受光チップ
　２０２　回路チップ
　２１０　垂直走査回路
　２２０　タイミング制御部
　２３０　ＤＡＣ
　２４０　画素アレイ部
　２５０　画素回路
　２５１　光電変換素子
　２５２　転送トランジスタ
　２５３　リセットトランジスタ
　２５４　浮遊拡散層
　２５５　増幅トランジスタ
　２５６　選択トランジスタ
　２６０　カラム信号処理部
　２６１　カウンタ
　２６２　ラッチ
　２７０　水平走査回路
　３００　比較器
　３１０　比較回路
　３１１、４７１～４７４　入力容量
　３１２　入力トランジスタ
　３１３　オートゼロトランジスタ
　３１４、３１８、３２１　電流源
　３１５　帯域制限容量
　３１６、３１９、３２２、４３０、４４１、４４２　クランプトランジスタ
　３１７、３２０　出力トランジスタ
　３３０、４１０　遮断スイッチ
　３３１、３４２、３５２、３６１、３７１、３８２、４１１　ｎＭＯＳトランジスタ
　３３２、３４１、３５１、３６２、３７２、３８４、４１２、４２２　ｐＭＯＳトランジスタ
　３４０、３５０　インバータ
　３６０　出力側短絡スイッチ
　３７０　入力側短絡スイッチ
　３８０　レベルシフト回路
　３８１、３８５　プリチャージトランジスタ
　３８３、３８６、４０１、４０２　寄生容量
　４２０　制御スイッチ
　４５０　ＮＡＮＤゲート
　４６０　バッファ
　４７０　入力容量切替回路
　４７５～４７８　スイッチ
　１２０３１　撮像部

Claims (20)

  1. 　ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致するか否かに基づいて一対の出力電位の一方から他方までの範囲内の電位をドレインから出力する入力トランジスタと、
    　一定の電流を供給する第１の電流源と、
    　前記入力トランジスタのソースと前記第１の電流源との間に挿入された容量と、
    　前記容量および前記第１の電流源の接続ノードを前記一対の出力電位のうち低い方に初期化するための所定期間内に前記接続ノードから前記入力トランジスタのドレインを切り離し、前記所定期間外に前記接続ノードと前記入力トランジスタのドレインとを接続する第１の遮断スイッチと
    を具備する固体撮像素子。
  2. 　前記第１の遮断スイッチは、前記入力トランジスタのドレインと前記第１の電流源との間において並列に接続されたＮ型トランジスタおよびＰ型トランジスタを備える
    請求項１記載の固体撮像素子。
  3. 　前記第１の遮断スイッチは、Ｎ型トランジスタを備える
    請求項１記載の固体撮像素子。
  4. 　前記第１の遮断スイッチは、Ｐ型トランジスタを備える
    請求項１記載の固体撮像素子。
  5. 　ソースに入力された前記入力電位とゲートに入力された前記接続ノードの電位との間の差が所定の閾値電圧を超えるか否かに基づいて前記入力電位より低い所定電位から前記入力電位までの範囲内の電位をドレインから出力する第１の出力トランジスタと、
    　前記所定期間内に前記第１の出力トランジスタのソースとドレインとを短絡する出力側短絡スイッチと
    をさらに具備する請求項１記載の固体撮像素子。
  6. 　前記所定期間の前のオートゼロ期間内に前記入力トランジスタのゲートとドレインとを接続するオートゼロトランジスタをさらに具備し、
    　前記出力側短絡スイッチは、前記オートゼロ期間内と前記所定期間内とに前記第１の出力トランジスタのソースとドレインとを短絡する
    請求項５記載の固体撮像素子。
  7. 　前記出力側短絡スイッチは、前記第１の出力トランジスタのソースとドレインとの間において並列に接続されたＮ型トランジスタおよびＰ型トランジスタを備える
    請求項５記載の固体撮像素子。
  8. 　前記出力側短絡スイッチは、Ｎ型トランジスタを備える
    請求項５記載の固体撮像素子。
  9. 　ソースに入力された前記入力電位とゲートに入力された前記第１の出力トランジスタのドレインとの間の差が所定の閾値電圧を超えるか否かに基づいて前記所定電位から前記入力電位までの範囲内の電圧をドレインから出力する第２の出力トランジスタをさらに具備する
    請求項５記載の固体撮像素子。
  10. 　前記所定期間内に前記入力トランジスタのドレインとソースとを短絡する入力側短絡スイッチをさらに具備する
    請求項５記載の固体撮像素子。
  11. 　前記第１の出力トランジスタのドレインの電位に基づいて前記所定電位および前記入力電位よりも電位差の大きな一対のシフト電位の出力信号を出力するレベルシフト回路と、
    　前記一対のシフト電位の間の所定の閾値より上記出力信号が高いか否かを判定して判定結果を出力する論理ゲートと
    をさらに具備する
    請求項５記載の固体撮像素子。
  12. 　前記一対のシフト電位の一方は、前記入力電位より高い電源電位であり、他方は、前記所定電位より低い基準電位であり、
    　前記レベルシフト回路は、
    　前記入力電位の垂直信号線にゲートが接続され、前記第１の出力トランジスタのドレイにソースが接続されるＮ型トランジスタと、
    　前記Ｎ型トランジスタのドレインの電位を前記電源電位に初期化する電源側プリチャージトランジスタと、
    　前記Ｎ型トランジスタのドレインにゲートが接続され、前記論理ゲートにドレインが接続されたＰ型トランジスタと、
    　前記Ｐ型トランジスタのドレインの電位を前記基準電位に初期化する基準側プリチャージトランジスタと
    を備える請求項１１記載の固体撮像素子。
  13. 　ソースに入力された前記入力電位とゲートに入力された前記接続ノードの電位との間の差が所定の閾値電圧を超えるか否かに基づいて前記入力電位より低い所定電位から前記入力電位までの範囲内の電位をドレインから出力する第１の出力トランジスタと、
    　一定の電流を供給する第２の電流源と
    　前記参照電位のセトリングの開始タイミングの前に前記第１の出力トランジスタのドレインを前記第２の電流源から切り離し、前記開始タイミングから一定期間に亘って前記第１の出力トランジスタのドレインと前記第２の電流源とを接続する第２の遮断スイッチと、
    　前記第２の電流源にドレインが接続されたクランプトランジスタと、
    　前記開始タイミングの前に前記第１の出力トランジスタのソースと前記クランプトランジスタのソースとを接続し、前記開始タイミングから一定期間に亘って前記第１の出力トランジスタのソースを前記クランプトランジスタのソースから切り離す制御スイッチと
    をさらに具備する請求項１記載の固体撮像素子。
  14. 　前記制御スイッチおよび前記クランプトランジスタの接続ノードの電位に基づいて前記所定電位および前記入力電位よりも電位差の大きな一対のシフト電位の出力信号を出力するレベルシフト回路をさらに具備する請求項１３記載の固体撮像素子。
  15. 　前記入力トランジスタのゲートに並列に接続される入力容量の個数を切り替える入力容量切替回路をさらに具備する請求項１３記載の固体撮像素子。
  16. 　ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致する場合には前記入力電位に応じたドレイン電位をドレインから出力する入力トランジスタと、
    　ソースに入力された前記入力電位とゲートに入力された前記ドレイン電位との間の差が所定の閾値電圧を超えるか否かに基づいて所定電位から前記入力電位までの範囲内の電位をドレインから出力する第１の出力トランジスタと、
    　前記第１の出力トランジスタのドレインを前記入力電位に初期化するための所定期間内に前記第１の出力トランジスタのソースとドレインとを短絡する出力側短絡スイッチと
    を具備する固体撮像素子。
  17. 　ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致する場合には所定のクランプ電位をドレインから出力する入力トランジスタと、
    　前記ドレインの電位を前記クランプ電位より高いハイレベルに初期化するための所定期間内に前記入力トランジスタのソースとドレインとを短絡する入力側短絡スイッチと
    を具備する固体撮像素子。
  18. 　ソースに入力された入力電位とゲートに入力された所定の参照電位とが略一致するか否かに基づいて一対の出力電位の一方から他方までの範囲内の電位をドレインから出力する入力トランジスタと、
    　所定の定電流を供給する電流源と、
    　前記入力トランジスタのソースと前記電流源との間に挿入された容量と、
    　前記容量および前記電流源の接続ノードを前記一対の出力電位のうち低い方に初期化するための所定期間内に前記接続ノードから前記入力トランジスタのドレインを切り離し、前記所定期間外に前記接続ノードと前記入力トランジスタのドレインとを接続する遮断スイッチと、
    　前記接続ノードの電位が反転するまでの期間に亘って計数値を計数するカウンタと
    を具備する撮像装置。
  19. 　画素に接続された垂直信号線と、
    　前記垂直信号線に接続されたソースと所定の参照電位に基づいた信号を受けるゲートとを具備するトランジスタと、
    　一定の電流を供給する電流源と、
    　前記トランジスタのソースと前記電流源との間に挿入された容量と、
    　前記容量および前記電流源の接続ノードと前記トランジスタのドレインとに接続されたスイッチと
    を具備する固体撮像素子。
  20. 　画素に接続された垂直信号線と、
    　前記垂直信号線に接続されたソースと所定の参照電位に基づいた信号を受けるゲートとを具備する第１のトランジスタと、
    　一定の電流を供給する電流源と、
    　前記垂直信号線に接続されたソースと前記電流源に接続されたゲートとを具備する第２のトランジスタと、
    　前記第２のトランジスタの前記ソースとドレインとに接続されたスイッチと
    を具備する固体撮像素子。
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