WO2022004988A1 - 전자 장치 및 그 전자 장치의 제어 방법 - Google Patents

전자 장치 및 그 전자 장치의 제어 방법 Download PDF

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WO2022004988A1
WO2022004988A1 PCT/KR2021/003199 KR2021003199W WO2022004988A1 WO 2022004988 A1 WO2022004988 A1 WO 2022004988A1 KR 2021003199 W KR2021003199 W KR 2021003199W WO 2022004988 A1 WO2022004988 A1 WO 2022004988A1
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clock frequency
electronic device
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maximum clock
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김희태
권순규
김민성
김민수
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삼성전자 주식회사
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • Various embodiments disclosed in this document relate to an electronic device and a method for controlling the electronic device.
  • a sudden momentary power loss (SMPL) reset may be applied to an electronic device such as a portable terminal.
  • the SMPL reset may be a method of turning off the electronic device by cutting off power supplied to the electronic device when a current flows through the electronic device by a specified value or more.
  • the SMPL reset may be one of power-off simulations in which the electronic device is turned off when the voltage of the battery of the electronic device is equal to or less than a specified value.
  • the SMPL reset may prevent damage to the circuit and/or the battery of the electronic device due to a short circuit and/or a battery inside the electronic device or excessive flow of a load current of the electronic device.
  • an auto ship mode may be applied to an electronic device including a battery.
  • the automatic loading mode may be a technology of turning off the electronic device when the battery capacity of the electronic device is less than or equal to a specified value.
  • the automatic shipping mode can prevent swelling of the battery.
  • the automatic shipping mode may increase the length of time the electronic device can be stored after it is manufactured until it is delivered to the user.
  • An SMPL warning function can be applied to reduce the occurrence of SMPL reset and/or automatic shipping mode during use of the electronic device.
  • the SMPL warning function may be a function in which the processor hardware controls a clock supplied to the central processing unit (CPU) to prevent the SMPL reset before the voltage of the battery of the electronic device decreases below a value at which the SMPL reset occurs.
  • the SMPL warning function may hardware-control the clock of the processor once before the voltage of the battery of the electronic device reaches a value at which the SMPL reset occurs.
  • the SMPL warning function can prevent a one-time SMPL reset when the voltage of the battery of the electronic device is momentarily reduced.
  • the voltage of the battery of the electronic device may be continuously less than or equal to the specified value.
  • a direct current resistance (DCR) of a battery of an electronic device may increase.
  • the DC resistance increases and the voltage of the battery may continuously be below the specified value.
  • the voltage of the battery remains below a specified value, which can cause an automatic shipping mode.
  • the SMPL alert function can control the clock supplied to the processor's central processing unit.
  • the current flowing through other blocks of the processor such as a graphics processing unit (GPU), a neural processing unit (NPU), a bus (BUS), or other components of an electronic device such as a display increases, resulting in a voltage drop (drop) ), the voltage of the battery may decrease below the specified value. It may not be easy for the SMPL warning function to prevent the SMPL reset when the voltage of the battery decreases below a specified value due to an increase in current flowing to other blocks of the processor.
  • Various embodiments disclosed in this document provide an electronic device that prevents turn-off of the electronic device by SMPL reset even when the voltage of the battery of the electronic device is continuously below a specified value.
  • An electronic device includes a processor including a central processing unit (CPU) and a plurality of blocks (intellectual property blocks, IP blocks) and a memory operatively connected to the processor wherein, when the memory is executed, the processor obtains a first voltage level of the electronic device, and when the obtained first voltage level is equal to or less than a specified first threshold voltage, the clock supplied to the central processing unit Decrease the clock frequency of the first clock signal, and when the obtained first voltage level is equal to or less than the first threshold voltage after a first time has elapsed, set in the central processing unit and/or each of the plurality of blocks One or more instructions for decreasing at least one of the plurality of maximum clock frequencies may be stored.
  • CPU central processing unit
  • IP blocks integer property blocks
  • the method of controlling an electronic device includes the steps of acquiring a first voltage level of the electronic device, and when the acquired first voltage level is equal to or less than a specified first threshold voltage, the electronic device reducing a clock frequency of a first clock that is a clock signal supplied to a central processing unit of a processor of and/or reducing at least one of a plurality of maximum clock frequencies set in each of the plurality of blocks of the processor.
  • the maximum clock frequency set by dynamic voltage frequency scaling may be reduced.
  • the maximum clock frequency may be decreased to reduce a drop in the voltage level of the battery.
  • the SMPL reset can be reduced by reducing the voltage level drop of the battery to keep the voltage level of the battery higher than the value at which the SMPL reset occurs. Accordingly, it is possible to reduce a phenomenon in which the electronic device is turned off during use of the electronic device, thereby increasing the use stability of the electronic device.
  • SMPL reset may be reduced even when the voltage of the battery is maintained below a specified value in a low-temperature environment.
  • FIG. 1 is a block diagram of an electronic device in a network environment according to various embodiments of the present disclosure
  • FIG. 2 is a diagram illustrating an electronic device including a battery and a processor according to an embodiment.
  • FIG. 3 is a flowchart illustrating a method of controlling an electronic device according to an exemplary embodiment.
  • FIG. 4 is a diagram illustrating an electronic device including a battery, a power management module, and a processor according to an embodiment.
  • FIG. 5 is a flowchart illustrating a method of controlling an electronic device according to an exemplary embodiment.
  • FIG. 6 is a diagram illustrating an electronic device including a battery, a power management module, a processor, and a temperature measurement unit according to an embodiment.
  • FIG. 7 is a flowchart illustrating a method of controlling an electronic device according to an exemplary embodiment.
  • FIG. 8 is a flowchart illustrating a method of controlling an electronic device according to an exemplary embodiment.
  • FIG. 9 is a diagram illustrating an electronic device including a battery, a processor, a display module, a camera module, and a sound output module according to an embodiment.
  • FIG. 1 is a block diagram of an electronic device 101 in a network environment 100 according to various embodiments.
  • an electronic device 101 communicates with an electronic device 102 through a first network 198 (eg, a short-range wireless communication network) or a second network 199 . It may communicate with the electronic device 104 or the server 108 through (eg, a long-distance wireless communication network). According to an embodiment, the electronic device 101 may communicate with the electronic device 104 through the server 108 .
  • a first network 198 eg, a short-range wireless communication network
  • a second network 199 e.g., a second network 199
  • the electronic device 101 may communicate with the electronic device 104 through the server 108 .
  • the electronic device 101 includes a processor 120 , a memory 130 , an input module 150 , a sound output module 155 , a display module 160 , an audio module 170 , and a sensor module ( 176), interface 177, connection terminal 178, haptic module 179, camera module 180, power management module 188, battery 189, communication module 190, subscriber identification module 196 , or an antenna module 197 may be included.
  • at least one of these components eg, the connection terminal 178
  • may be omitted or one or more other components may be added to the electronic device 101 .
  • some of these components are integrated into one component (eg, display module 160 ). can be
  • the processor 120 for example, executes software (eg, a program 140) to execute at least one other component (eg, a hardware or software component) of the electronic device 101 connected to the processor 120 . It can control and perform various data processing or operations. According to one embodiment, as at least part of data processing or operation, the processor 120 converts commands or data received from other components (eg, the sensor module 176 or the communication module 190 ) to the volatile memory 132 . may be stored in the volatile memory 132 , and may process commands or data stored in the volatile memory 132 , and store the result data in the non-volatile memory 134 .
  • software eg, a program 140
  • the processor 120 converts commands or data received from other components (eg, the sensor module 176 or the communication module 190 ) to the volatile memory 132 .
  • the volatile memory 132 may be stored in the volatile memory 132 , and may process commands or data stored in the volatile memory 132 , and store the result data in the non-volatile memory 134 .
  • the processor 120 is the main processor 121 (eg, a central processing unit or an application processor) or a secondary processor 123 (eg, a graphic processing unit, a neural network processing unit) a neural processing unit (NPU), an image signal processor, a sensor hub processor, or a communication processor).
  • the main processor 121 e.g, a central processing unit or an application processor
  • a secondary processor 123 eg, a graphic processing unit, a neural network processing unit
  • NPU neural processing unit
  • an image signal processor e.g., a sensor hub processor, or a communication processor.
  • the main processor 121 e.g, a central processing unit or an application processor
  • a secondary processor 123 eg, a graphic processing unit, a neural network processing unit
  • NPU neural processing unit
  • an image signal processor e.g., a sensor hub processor, or a communication processor.
  • the main processor 121 e.g, a central processing unit or an application processor
  • a secondary processor 123
  • the auxiliary processor 123 is, for example, on behalf of the main processor 121 while the main processor 121 is in an inactive (eg, sleep) state, or the main processor 121 is active (eg, executing an application). ), together with the main processor 121, at least one of the components of the electronic device 101 (eg, the display module 160, the sensor module 176, or the communication module 190) It is possible to control at least some of the related functions or states.
  • the co-processor 123 eg, an image signal processor or a communication processor
  • may be implemented as part of another functionally related component eg, the camera module 180 or the communication module 190. have.
  • the auxiliary processor 123 may include a hardware structure specialized for processing an artificial intelligence model.
  • Artificial intelligence models can be created through machine learning. Such learning may be performed, for example, in the electronic device 101 itself on which artificial intelligence is performed, or may be performed through a separate server (eg, the server 108).
  • the learning algorithm may include, for example, supervised learning, unsupervised learning, semi-supervised learning, or reinforcement learning, but in the above example not limited
  • the artificial intelligence model may include a plurality of artificial neural network layers.
  • Artificial neural networks include deep neural networks (DNNs), convolutional neural networks (CNNs), recurrent neural networks (RNNs), restricted boltzmann machines (RBMs), deep belief networks (DBNs), bidirectional recurrent deep neural networks (BRDNNs), It may be one of deep Q-networks or a combination of two or more of the above, but is not limited to the above example.
  • the artificial intelligence model may include, in addition to, or alternatively, a software structure in addition to the hardware structure.
  • the memory 130 may store various data used by at least one component of the electronic device 101 (eg, the processor 120 or the sensor module 176 ).
  • the data may include, for example, input data or output data for software (eg, the program 140 ) and instructions related thereto.
  • the memory 130 may include a volatile memory 132 or a non-volatile memory 134 .
  • the program 140 may be stored as software in the memory 130 , and may include, for example, an operating system 142 , middleware 144 , or an application 146 .
  • the input module 150 may receive a command or data to be used in a component (eg, the processor 120 ) of the electronic device 101 from the outside (eg, a user) of the electronic device 101 .
  • the input module 150 may include, for example, a microphone, a mouse, a keyboard, a key (eg, a button), or a digital pen (eg, a stylus pen).
  • the sound output module 155 may output a sound signal to the outside of the electronic device 101 .
  • the sound output module 155 may include, for example, a speaker or a receiver.
  • the speaker can be used for general purposes such as multimedia playback or recording playback.
  • the receiver may be used to receive an incoming call. According to one embodiment, the receiver may be implemented separately from or as part of the speaker.
  • the display module 160 may visually provide information to the outside (eg, a user) of the electronic device 101 .
  • the display module 160 may include, for example, a control circuit for controlling a display, a hologram device, or a projector and a corresponding device.
  • the display module 160 may include a touch sensor configured to sense a touch or a pressure sensor configured to measure the intensity of a force generated by the touch.
  • the audio module 170 may convert a sound into an electric signal or, conversely, convert an electric signal into a sound. According to an embodiment, the audio module 170 acquires a sound through the input module 150 , or an external electronic device (eg, a sound output module 155 ) connected directly or wirelessly with the electronic device 101 . A sound may be output through the electronic device 102 (eg, a speaker or headphones).
  • an external electronic device eg, a sound output module 155
  • a sound may be output through the electronic device 102 (eg, a speaker or headphones).
  • the sensor module 176 detects an operating state (eg, power or temperature) of the electronic device 101 or an external environmental state (eg, user state), and generates an electrical signal or data value corresponding to the sensed state. can do.
  • the sensor module 176 may include, for example, a gesture sensor, a gyro sensor, a barometric pressure sensor, a magnetic sensor, an acceleration sensor, a grip sensor, a proximity sensor, a color sensor, an IR (infrared) sensor, a biometric sensor, It may include a temperature sensor, a humidity sensor, or an illuminance sensor.
  • the interface 177 may support one or more designated protocols that may be used by the electronic device 101 to directly or wirelessly connect with an external electronic device (eg, the electronic device 102 ).
  • the interface 177 may include, for example, a high definition multimedia interface (HDMI), a universal serial bus (USB) interface, an SD card interface, or an audio interface.
  • HDMI high definition multimedia interface
  • USB universal serial bus
  • SD card interface Secure Digital Card
  • the connection terminal 178 may include a connector through which the electronic device 101 can be physically connected to an external electronic device (eg, the electronic device 102 ).
  • the connection terminal 178 may include, for example, an HDMI connector, a USB connector, an SD card connector, or an audio connector (eg, a headphone connector).
  • the haptic module 179 may convert an electrical signal into a mechanical stimulus (eg, vibration or movement) or an electrical stimulus that the user can perceive through tactile or kinesthetic sense.
  • the haptic module 179 may include, for example, a motor, a piezoelectric element, or an electrical stimulation device.
  • the camera module 180 may capture still images and moving images. According to an embodiment, the camera module 180 may include one or more lenses, image sensors, image signal processors, or flashes.
  • the power management module 188 may manage power supplied to the electronic device 101 .
  • the power management module 188 may be implemented as, for example, at least a part of a power management integrated circuit (PMIC).
  • PMIC power management integrated circuit
  • the battery 189 may supply power to at least one component of the electronic device 101 .
  • battery 189 may include, for example, a non-rechargeable primary cell, a rechargeable secondary cell, or a fuel cell.
  • the communication module 190 is a direct (eg, wired) communication channel or a wireless communication channel between the electronic device 101 and an external electronic device (eg, the electronic device 102, the electronic device 104, or the server 108). It can support establishment and communication performance through the established communication channel.
  • the communication module 190 may include one or more communication processors that operate independently of the processor 120 (eg, an application processor) and support direct (eg, wired) communication or wireless communication.
  • the communication module 190 is a wireless communication module 192 (eg, a cellular communication module, a short-range wireless communication module, or a global navigation satellite system (GNSS) communication module) or a wired communication module 194 (eg, : It may include a LAN (local area network) communication module, or a power line communication module).
  • GNSS global navigation satellite system
  • a corresponding communication module among these communication modules is a first network 198 (eg, a short-range communication network such as Bluetooth, wireless fidelity (WiFi) direct, or infrared data association (IrDA)) or a second network 199 (eg, legacy It may communicate with the external electronic device 104 through a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (eg, a telecommunication network such as a LAN or a WAN).
  • a first network 198 eg, a short-range communication network such as Bluetooth, wireless fidelity (WiFi) direct, or infrared data association (IrDA)
  • a second network 199 eg, legacy It may communicate with the external electronic device 104 through a cellular network, a 5G network, a next-generation communication network, the Internet, or a computer network (eg, a telecommunication network such as a LAN or a WAN).
  • a telecommunication network
  • the wireless communication module 192 uses the subscriber information (eg, International Mobile Subscriber Identifier (IMSI)) stored in the subscriber identification module 196 within a communication network such as the first network 198 or the second network 199 .
  • the electronic device 101 may be identified or authenticated.
  • the wireless communication module 192 may support a 5G network after a 4G network and a next-generation communication technology, for example, a new radio access technology (NR).
  • NR access technology includes high-speed transmission of high-capacity data (eMBB (enhanced mobile broadband)), minimization of terminal power and access to multiple terminals (mMTC (massive machine type communications)), or high reliability and low latency (URLLC (ultra-reliable and low-latency) -latency communications)).
  • eMBB enhanced mobile broadband
  • mMTC massive machine type communications
  • URLLC ultra-reliable and low-latency
  • the wireless communication module 192 may support a high frequency band (eg, mmWave band) to achieve a high data rate, for example.
  • a high frequency band eg, mmWave band
  • the wireless communication module 192 includes various technologies for securing performance in a high-frequency band, for example, beamforming, massive multiple-input and multiple-output (MIMO), all-dimensional multiplexing. It may support technologies such as full dimensional MIMO (FD-MIMO), an array antenna, analog beam-forming, or a large scale antenna.
  • the wireless communication module 192 may support various requirements specified in the electronic device 101 , an external electronic device (eg, the electronic device 104 ), or a network system (eg, the second network 199 ).
  • the wireless communication module 192 may include a peak data rate (eg, 20 Gbps or more) for realizing eMBB, loss coverage (eg, 164 dB or less) for realizing mMTC, or U-plane latency for realizing URLLC ( Example: downlink (DL) and uplink (UL) each 0.5 ms or less, or round trip 1 ms or less).
  • a peak data rate eg, 20 Gbps or more
  • loss coverage eg, 164 dB or less
  • U-plane latency for realizing URLLC
  • the antenna module 197 may transmit or receive a signal or power to the outside (eg, an external electronic device).
  • the antenna module 197 may include an antenna including a conductor formed on a substrate (eg, a PCB) or a radiator formed of a conductive pattern.
  • the antenna module 197 may include a plurality of antennas (eg, an array antenna). In this case, at least one antenna suitable for a communication method used in a communication network such as the first network 198 or the second network 199 is connected from the plurality of antennas by, for example, the communication module 190 . can be selected. A signal or power may be transmitted or received between the communication module 190 and an external electronic device through the selected at least one antenna.
  • other components eg, a radio frequency integrated circuit (RFIC)
  • RFIC radio frequency integrated circuit
  • the antenna module 197 may form a mmWave antenna module.
  • the mmWave antenna module comprises a printed circuit board, an RFIC disposed on or adjacent to a first side (eg, bottom side) of the printed circuit board and capable of supporting a designated high frequency band (eg, mmWave band); and a plurality of antennas (eg, an array antenna) disposed on or adjacent to a second side (eg, top or side) of the printed circuit board and capable of transmitting or receiving signals of the designated high frequency band. can do.
  • peripheral devices eg, a bus, general purpose input and output (GPIO), serial peripheral interface (SPI), or mobile industry processor interface (MIPI)
  • GPIO general purpose input and output
  • SPI serial peripheral interface
  • MIPI mobile industry processor interface
  • the command or data may be transmitted or received between the electronic device 101 and the external electronic device 104 through the server 108 connected to the second network 199 .
  • Each of the external electronic devices 102 or 104 may be the same as or different from the electronic device 101 .
  • all or a part of operations executed in the electronic device 101 may be executed in one or more external electronic devices 102 , 104 , or 108 .
  • the electronic device 101 may perform the function or service itself instead of executing the function or service itself.
  • one or more external electronic devices may be requested to perform at least a part of the function or the service.
  • One or more external electronic devices that have received the request may execute at least a part of the requested function or service, or an additional function or service related to the request, and transmit a result of the execution to the electronic device 101 .
  • the electronic device 101 may process the result as it is or additionally and provide it as at least a part of a response to the request.
  • cloud computing distributed computing, mobile edge computing (MEC), or client-server computing technology may be used.
  • the electronic device 101 may provide an ultra-low latency service using, for example, distributed computing or mobile edge computing.
  • the external electronic device 104 may include an Internet of things (IoT) device.
  • Server 108 may be an intelligent server using machine learning and/or neural networks.
  • the external electronic device 104 or the server 108 may be included in the second network 199 .
  • the electronic device 101 may be applied to an intelligent service (eg, smart home, smart city, smart car, or health care) based on 5G communication technology and IoT-related technology.
  • the second is a diagram 200 illustrating an electronic device 101 including a battery 189 and a processor 120 according to an exemplary embodiment.
  • the processor 120 may be operationally connected to the battery 189 .
  • the processor 120 according to an embodiment includes a voltage acquisition unit 210 , a voltage comparator 220 , a clock control unit 230 , a central processing unit (CPU) 240 , and a first block (intellectual property).
  • the first block 251, the second block 252, and/or the third block 253 is a circuit, element, module, and/or a bus (BUS).
  • the first block 251 may be a graphic processing unit (GPU).
  • the second block 252 may be a neural processing unit (NPU).
  • the third block 253 may be a bus (BUS).
  • the processor 120 may include a plurality of blocks such as a multimedia card (MMC) and/or universal flash storage (UFS).
  • the processor 120 may be an application processor (AP).
  • the third block 253 may include a group of signal lines for data communication.
  • the third block 253 may include at least one or a combination of two or more of an address bus, a data bus, and a control bus.
  • the voltage obtaining unit 210 may receive first control from the central processing unit 240 (eg, the main processor 121 of FIG. 1 ).
  • the first control may be performed through an interrupt handler.
  • the interrupt handler may be executed in software by the central processing unit 240 .
  • the voltage obtaining unit 210 may obtain a first voltage level.
  • the first voltage level may be a voltage level of the battery 189 .
  • the voltage obtaining unit 210 may be connected to the battery 189 .
  • the voltage obtaining unit 210 may receive information related to the first voltage level.
  • the voltage obtaining unit 210 may be a voltage measuring circuit branched from the output terminal of the battery 189 .
  • the processor 120 may measure the voltage of the output terminal of the battery 189 by using the voltage obtaining unit 210 .
  • the processor 120 may acquire the first voltage level of the electronic device 101 using the voltage acquisition unit 210 .
  • the voltage obtaining unit 210 may receive the second control from the central processing unit 240 .
  • the second control may be performed through an interrupt handler.
  • the voltage comparator 220 may receive the first voltage level of the electronic device 101 obtained by the voltage acquirer 210 .
  • the voltage comparator 220 may compare the received first voltage level with a first threshold voltage that is a set voltage level.
  • the first threshold voltage may be a voltage level equal to or less than the voltage level of the battery 189 when the electronic device 101 performs a normal operation.
  • the first threshold voltage may be a voltage level greater than or equal to the voltage level of the battery 189 at which a sudden momentary power loss (SMPL) reset occurs.
  • SMPL sudden momentary power loss
  • the SMPL reset may be a method of turning off the electronic device by cutting off power supplied to the electronic device when a current flows through the electronic device by a specified value or more.
  • the first threshold voltage may be a voltage level greater than or equal to the voltage level of the battery 189 at which the automatic shipping mode occurs.
  • the automatic loading mode may be a technology of turning off the electronic device when the battery capacity of the electronic device is less than or equal to a specified value.
  • the voltage comparator 220 may transmit a comparison result of the first voltage level and the first threshold voltage to the clock controller 230 .
  • the voltage obtaining unit 210 may receive the second control from the central processing unit 240 .
  • the second control may be performed through an interrupt handler.
  • the clock controller 230 may receive a comparison result between the first voltage level and the first threshold voltage.
  • the clock controller 230 may set the maximum clock frequency of the first clock, the maximum clock frequency of the second clock, the maximum clock frequency of the third clock, and/or the maximum clock frequency of the fourth clock.
  • the first clock may be a clock signal supplied to the central processing unit 240 .
  • the second clock may be a clock signal supplied to the first block 251 .
  • the third clock may be a clock signal supplied to the second block 252 .
  • the fourth clock may be a clock signal supplied to the third block 253 .
  • the maximum clock frequency may be a maximum clock frequency value set through dynamic voltage frequency scaling (DVFS) in a frequency range of a clock signal.
  • the maximum clock frequency may be a maximum clock frequency value of a dynamic voltage frequency scaling policy applied to the central processing unit and/or block to which the clock signal is supplied.
  • the maximum clock frequency may be a maximum value that is set independently of the dynamic voltage frequency scaling itself.
  • the processor 120 may reduce the clock frequency of the first clock that is the clock signal supplied to the central processing unit 240 of the processor 120 when the first voltage level is equal to or less than a specified first threshold voltage. .
  • the processor 120 may decrease the clock frequency of the first clock when the first voltage level enters below the first threshold voltage.
  • the processor 120 may decrease the clock frequency of the first clock by a value stored in a register inside the processor 120 or a set ratio. For example, when the first voltage level is equal to or less than the first threshold voltage, the processor 120 may reduce the clock frequency of the first clock by half.
  • the processor 120 may adjust the clock frequency of the first clock to 1/3, 2/3, 1/4, 3/4, 1/5, 2/ It can be reduced to 5, 3/5, or 4/5.
  • the clock controller 230 may receive third control from the central processing unit 240 .
  • the third control may be performed through an interrupt handler.
  • the central processing unit 240 controls the clock controller 230 to control the plurality of maximum clock frequencies set through dynamic voltage frequency scaling. At least one of the maximum clock frequencies may be decreased.
  • the processor 120 uses the central processing unit 240 and/or a plurality of blocks (eg, the first At least one of the maximum clock frequencies of each of the block 251 , the second block 252 , and the third block 253 may be decreased.
  • the central processing unit 240 uses the interrupt handler to determine if the first voltage level is less than or equal to the first threshold voltage after the first time has elapsed, the first maximum clock frequency, the second maximum clock frequency, the third maximum clock frequency, and/ Alternatively, at least one of the fourth maximum clock frequencies may be decreased.
  • the central processing unit 240 may set each of the plurality of maximum clock frequencies through dynamic voltage frequency scaling.
  • the first maximum clock frequency may be the maximum clock frequency set in the central processing unit 240 .
  • the second maximum clock frequency may be the maximum clock frequency set in the first block 251 .
  • the third maximum clock frequency may be the maximum clock frequency set in the second block 252 .
  • the fourth maximum clock frequency may be the maximum clock frequency set in the third block 253 .
  • the central processing unit 240 determines the first maximum clock frequency by the value stored in the register inside the processor 120 or the set ratio; At least one of the second maximum clock frequency, the third maximum clock frequency, and/or the fourth maximum clock frequency may be decreased. For example, if the first voltage level is less than or equal to a first threshold voltage after a first time period has elapsed, the central processing unit 240 may be configured to generate a first maximum clock frequency, a second maximum clock frequency, a third maximum clock frequency, and/or At least one of the fourth maximum clock frequencies may be reduced by half.
  • the central processing unit 240 decreases at least one of the first maximum clock frequency, the second maximum clock frequency, the third maximum clock frequency, and/or the fourth maximum clock frequency so that the central processing unit 240 is reduced. , a voltage drop occurring in the first block 251 , the second block 252 , and/or the second block 253 may be reduced.
  • the central processing unit 240 may reduce the voltage drop of the battery 189 by reducing at least one of the first maximum clock frequency, the second maximum clock frequency, the third maximum clock frequency, and/or the fourth maximum clock frequency. have.
  • the central processing unit 240 may reduce the voltage drop of the battery 189 to maintain the first voltage level that is the voltage level of the battery 189 higher than the first threshold voltage.
  • the central processing unit 240 may reduce the SMPL reset by maintaining the voltage level of the battery 189 higher than the first threshold voltage.
  • the central processing unit 240 may maintain the voltage level of the battery 189 above the first threshold voltage to reduce the occurrence of the automatic shipping mode. Accordingly, the central processing unit 240 may reduce a phenomenon in which the electronic device 101 is turned off while the electronic device 101 is being used, thereby increasing the use stability of the electronic device 101 .
  • FIG. 3 is a flowchart 300 illustrating a control method of an electronic device (eg, the electronic device 101 of FIG. 2 ) according to an exemplary embodiment.
  • the processor of the electronic device 101 obtains the first voltage level of the electronic device 101 according to an embodiment.
  • the first voltage level may be a voltage level of a battery (eg, the battery 189 of FIG. 2 ).
  • the central processing unit eg, the central processing unit 240 of FIG. 2 ) of the processor 120 first controls the voltage acquisition unit (eg, the voltage acquisition unit 210 of FIG. 2 ) inside the processor 120 ). can be performed.
  • the central processing unit 240 may measure the voltage of the output terminal of the battery 189 by using the voltage obtaining unit 210 .
  • the processor 120 of the electronic device 101 sends the processor 120 of the electronic device 101 to the central processing unit 240 of the processor 120 of the electronic device 101 when the first voltage level is equal to or less than the specified first threshold voltage.
  • the clock frequency of the first clock that is the supplied clock signal may be decreased.
  • the central processing unit 240 of the processor 120 may perform the second control on the voltage comparator (eg, the voltage obtainer 210 of FIG. 2 ) inside the processor 120 .
  • the processor 120 may decrease the clock frequency of the first clock by a value stored in a register inside the processor 120 or a set ratio.
  • the processor 120 of the electronic device 101 when the first voltage level is equal to or less than the first threshold voltage after the first time elapses, the central processing unit 240 and/or the plurality of blocks At least one of a plurality of maximum clock frequencies set in each of the two blocks (eg, the first block 251 , the second block 252 , and the third block 253 of FIG. 2 ) may be reduced. .
  • the central processing unit 240 of the processor 120 may perform a third control on the clock control unit (eg, the clock control unit 230 of FIG. 2 ) inside the processor 120 .
  • the central processing unit 240 uses the clock control unit 230 to generate a first maximum clock frequency, a second maximum clock frequency, and a third maximum clock frequency. , and/or at least one of the fourth maximum clock frequency may be decreased.
  • the power management module 188 may be a power management integrated circuit (PMIC).
  • the processor 120 includes an interrupt obtaining unit 410 , a warning signal level determining unit 420 , a clock control unit 230 , a central processing unit 240 , a first block 251 , a second block 252 , and/or Alternatively, a third block 253 may be included.
  • the power management module 188 may acquire the first voltage level.
  • the first voltage level may be a voltage level of the battery 189 .
  • the power management module 188 may measure a voltage of an output terminal of the battery 189 .
  • the power management module 188 may generate an interrupt signal related to the first voltage level.
  • the power management module 188 may transmit an interrupt signal to the processor 120 .
  • the interrupt signal may be enabled when the first voltage level is less than or equal to a specified first threshold voltage.
  • the interrupt signal may be in a high state when the first voltage level is within a voltage level range when the electronic device 101 performs a normal operation.
  • the interrupt signal may be enabled while changing to a low state when the first voltage level is equal to or less than a specified first threshold voltage.
  • the interrupt acquisition unit 410 may acquire an interrupt signal.
  • the interrupt acquisition unit 410 may be implemented as an interrupt acquisition pin and/or a terminal.
  • the processor 120 may obtain the first voltage level by obtaining an interrupt signal enabled from the power management module 188 when the first voltage level is equal to or less than the first threshold voltage. When the interrupt signal is not in the enabled state, the processor 120 may determine that the first voltage level is higher than the first threshold voltage. The processor 120 may determine that the first voltage level is equal to or less than the first threshold voltage when the interrupt signal is in the enabled state.
  • the interrupt obtaining unit 410 may transmit an interrupt signal to the warning signal level determining unit 420 .
  • the warning signal level determiner 420 may receive a fourth control from the central processing unit 240 .
  • the fourth control may be performed through an interrupt handler.
  • the central processing unit 240 may perform the fourth control using the power management module 188 .
  • the warning signal level determiner 420 may set the level of the warning signal.
  • the warning signal may indicate when the first voltage level is equal to or less than the first threshold voltage.
  • the warning signal may inform that the SMPL reset may be applied when the first voltage level is below the first threshold voltage.
  • the warning signal level determiner 420 may change the level of the warning signal when the first voltage level is equal to or less than the first threshold voltage.
  • the warning signal level determiner 420 may change the level of the warning signal from the high level to the low level when the first voltage level is equal to or less than the first threshold voltage.
  • the warning signal level determiner 420 may transmit the warning signal to the clock control unit 230 .
  • the clock controller 230 may receive a fifth control from the central processing unit 240 .
  • the fifth control may be performed through an interrupt handler.
  • the central processing unit 240 may perform the fifth control using the power management module 188 .
  • the clock controller 230 may receive a warning signal.
  • the clock controller 230 may determine whether the first voltage level is equal to or less than the first threshold voltage according to the level of the warning signal. When it is determined that the first voltage level is equal to or less than the first threshold voltage, the clock controller 230 decreases at least one of the first maximum clock frequency, the second maximum clock frequency, the third maximum clock frequency, and/or the fourth maximum clock frequency can do it
  • the central processing unit 240 may set each of the plurality of maximum clock frequencies through dynamic voltage frequency scaling.
  • the clock controller 230 may set the maximum clock frequency for the central processing unit 240 as the first maximum clock frequency.
  • the clock controller 230 may control the first clock so that the maximum clock frequency of the first clock supplied to the central processing unit 240 does not exceed the first maximum clock frequency.
  • the clock controller 230 may set the maximum clock frequency for the first block 251 as the second maximum clock frequency.
  • the clock controller 230 may control the second clock so that the maximum clock frequency of the second clock supplied to the first block 251 does not exceed the second maximum clock frequency.
  • the clock controller 230 may set the maximum clock frequency for the second block 252 as the second maximum clock frequency.
  • the clock controller 230 may control the third clock so that the maximum clock frequency of the third clock supplied to the second block 252 does not exceed the third maximum clock frequency.
  • the clock controller 230 may set the maximum clock frequency for the third block 253 as the fourth maximum clock frequency.
  • the clock controller 230 may control the second clock so that the maximum clock frequency of the fourth clock supplied to the third block 253 does not exceed the fourth maximum clock frequency.
  • FIG. 5 is a flowchart 500 illustrating a method of controlling an electronic device (eg, the electronic device 101 of FIG. 4 ) according to an exemplary embodiment.
  • the processor eg, the processor 120 of FIG. 4
  • the processor 120 of the electronic device 101 of the electronic device 101 may obtain an interrupt from the power management module (eg, the power management module 188 of FIG. 4 ). have.
  • the processor 120 may determine that the first voltage level is equal to or less than the first threshold voltage.
  • the first voltage level may be a voltage level of a battery (eg, the battery 189 of FIG. 4 ).
  • the processor 120 of the electronic device 101 may determine the level of the warning signal based on the interrupt.
  • the central processing unit 240 of the processor 120 may perform a fourth control on the warning signal level determining unit (eg, the warning signal level determining unit 420 of FIG. 4 ) based on the interrupt.
  • the warning signal level determiner 420 may activate the warning signal when it is determined that the first voltage level is equal to or less than the first threshold voltage.
  • the warning signal level determiner 420 may change the level of the warning signal to the low level when the level of the interrupt signal is the low level.
  • the processor 120 of the electronic device 101 may decrease at least one of the plurality of maximum clock frequencies based on the warning signal.
  • the central processing unit 240 of the processor 120 may perform a fifth control on the clock controller (eg, the clock controller 230 of FIG. 4 ) when the first voltage level is equal to or less than the first threshold voltage.
  • the clock controller 230 may decrease the maximum clock frequency by a value stored in a register inside the processor 120 or a set ratio. For example, the clock controller 230 may reduce the maximum clock frequency by half when the first voltage level is equal to or less than the first threshold voltage.
  • FIG. 6 is a diagram 600 illustrating an electronic device 101 including a battery 189 , a power management module 188 , a processor 120 , and a temperature measurement unit 630 according to an embodiment.
  • the power management module 189 may measure the first voltage level.
  • the first voltage level may be a voltage level of the battery 189 .
  • the power management module 189 may generate an SMPL warning signal when the first voltage level is equal to or less than the first threshold voltage.
  • the SMPL warning signal may be a warning signal that the processor 120 adjusts the clock before the electronic device 101 is turned off due to an SMPL reset.
  • the level of the SMPL warning signal may change. For example, when the first voltage level is equal to or less than the first threshold voltage, the level of the SMPL warning signal may change from a high level to a low level.
  • the power management module 189 may transmit an SMPL warning signal to the register 610 of the processor 120 .
  • the register 610 may receive the SMPL warning signal.
  • the register 610 may generate an SMPL warning interrupt request (SMPL WARN IRQ) according to the level of the SMPL warning signal.
  • Register 610 may pass an SMPL alert interrupt request to a clock divider 620 of processor 120 .
  • the register 610 may transmit an SMPL warning interrupt request to the clock controller 230 .
  • the clock divider 620 may control the first clock in response to the SMPL warning interrupt request.
  • the clock divider 620 may decrease the clock frequency of the first clock supplied to the central processing unit 240 when the SMPL warning interrupt request is received.
  • the clock divider 620 may reduce the clock frequency of the first clock by half.
  • the clock control unit 230 may receive the SMPL warning interrupt request.
  • the clock controller 230 may receive from the clock divider 620 information related to when the clock frequency of the first clock is halved.
  • the clock controller 230 may check whether the SMPL warning interrupt request is maintained after a first time has elapsed from the point in time when the clock divider 620 reduces the clock frequency of the first clock by half.
  • the temperature measuring unit 630 may measure the temperature of the battery 189 .
  • the temperature measuring unit 630 may measure a temperature around the battery 189 .
  • the temperature measuring unit 630 may include a thermistor.
  • the temperature measuring unit 630 may be disposed separately from the processor 120 .
  • the temperature measuring unit 630 may be disposed adjacent to the battery 189 .
  • the temperature measuring unit 630 may transmit the temperature of the battery 189 to the period setting unit 640 .
  • the period setting unit 640 may set the first time.
  • the period setting unit 640 may be disposed separately from the processor 120 . However, the present invention is not limited thereto, and the period setting unit 640 may be included in the processor 120 .
  • the period setting unit 640 may receive the temperature of the battery 189 for the first time.
  • the period setting unit 640 may transmit the set first time to the timer 650 .
  • the period setting unit 640 may set the first time according to the temperature of the battery 189 .
  • the period setting unit 640 may determine that the battery 189 is in a room temperature state.
  • the cycle setting unit 640 may determine that the battery 189 is in a low temperature state.
  • the period setting unit 640 may set the first time as the first value in the room temperature state.
  • the period setting unit 640 may set the first time as the second value in the low temperature state.
  • the first value may be set according to a time when the electronic device 101 is turned off by an SMPL reset operation or an automatic shipping mode in a room temperature state.
  • the second value may be set according to a time when the electronic device 101 is turned off by an SMPL reset operation or an automatic shipping mode in a low temperature state.
  • a room temperature state when the first voltage level is lower than the first threshold voltage, the electronic device 101 may be turned off after about 100 ms.
  • the electronic device 101 in a low temperature state, when the first voltage level is lower than the first threshold voltage, the electronic device 101 may be turned off after about 1 second.
  • the period setting unit 640 may determine that the first time has elapsed when the time during which the first voltage level is lower than the first threshold voltage is maintained for about 10% of the time when the electronic device 101 is turned off. Accordingly, the period setting unit 640 may set the first value to 10 ms and set the second value to 100 ms.
  • the timer 650 may receive a sixth control from the central processing unit 240 .
  • the sixth control may be performed through an interrupt handler.
  • the central processing unit 240 may perform the sixth control using the power management module 188 .
  • the timer 650 may receive the first time set from the period setting unit 640 .
  • the timer 650 may be included in the processor 120 .
  • the present invention is not limited thereto, and the timer 650 may be disposed separately from the processor 120 .
  • the timer 650 may measure the elapsed time from the time when the first time is received from the period setting unit 640 .
  • the timer 650 may be replaced with a counter or may be disposed in the processor 120 like a counter.
  • a counter (not shown) may count the number of reductions in the maximum clock frequency.
  • the elapsed time may be continuously measured from the time the first time is received.
  • the elapsed time may be discontinuously measured from the time when the first time is received.
  • the timer 650 and the counter are included, the elapsed time and the critical time from the time when the first time is received can be more accurately measured.
  • the counter may have a value that increases every time a predetermined period elapses from the time when the first time is received from the period setting unit 640 .
  • the clock controller 230 may receive a seventh control from the central processing unit 240 .
  • the seventh control may be performed through an interrupt handler.
  • the central processing unit 240 may perform the seventh control using the power management module 188 . If the SMPL warning interrupt request is maintained even after the first time has elapsed, the clock control unit 230 controls one of the central processing unit 240 , the first block 251 , the second block 252 , and the third block 253 . At least one or more maximum clock frequencies may be decreased.
  • the central processing unit 240 of the processor 120 uses the clock control unit 230 to control the central processing unit 240, the first block 251, and the second block ( 252 ), and at least one of the third block 253 may decrease the maximum clock frequency.
  • a counter (not shown) may count the number of times the maximum clock frequency is decreased.
  • the central processing unit 240 may calculate the number of times of decreasing the maximum clock frequency in the counter. For example, the timer 650 may increase the number of reductions by one every time the maximum clock frequency decreases by one.
  • the central processing unit 240 of the processor 120 may calculate the number of reductions in the maximum clock frequency in the counter.
  • the central processing unit 240 of the processor 120 may decrease the first maximum clock frequency when the number of reductions measured by the counter is less than the specified first number and the first time elapses.
  • the central processing unit 240 may increase the number of decrements when the number of decrements in the counter is less than the specified first number and the first time elapses.
  • the first number of times may be a number of times previously stored in the register 610 to decrease the first maximum clock frequency. For example, if it is desirable to control the first maximum clock frequency 10 times, the register 610 may store the first frequency 10 times.
  • the central processing unit 240 may decrease the first maximum clock frequency when the number of reductions measured by the timer 650 is less than 10 times.
  • the central processing unit 240 of the processor 120 is the central processing unit 240 when the number of times of decrease of the maximum clock frequency measured by the timer 650 is equal to or greater than the first number and the first time elapses.
  • the first maximum clock frequency, the second maximum clock frequency, the third maximum clock frequency, and the fourth maximum that are the maximum clock frequencies set in the first block 251 , the second block 252 , and the third block 253 , respectively You can reduce the clock frequency.
  • the central processing unit 240 may decrease all of the first maximum clock frequency, the second maximum clock frequency, the third maximum clock frequency, and the fourth maximum clock frequency when the number of times of decrement of the counter is greater than or equal to the first number. have.
  • the central processing unit 240 is configured to prevent turn-off of the electronic device 101 when the number of counter decrements is equal to or greater than the first count and the first voltage level is less than or equal to the first threshold voltage. All of the block 251 , the second block 252 , and the third block 253 may be determined to be in a state requiring control.
  • the central processing unit 240 of the processor 120 decreases the voltage level of the battery 189 while the number of times of decreasing the maximum clock frequency of the counter is greater than or equal to the first number and less than or equal to the second number of times greater than the first number.
  • the first maximum clock frequency and the second maximum clock frequency may be decreased.
  • the central processing unit 240 determines the first maximum clock frequency, the second maximum clock frequency, and a third maximum clock frequency may be decreased.
  • the central processing unit 240 generates a first maximum clock frequency, a second maximum clock frequency, a third maximum clock frequency, and a fourth maximum when the number of times of decrement of the counter is equal to or greater than the third number and the first voltage level is equal to or less than the first threshold voltage. You can reduce the clock frequency.
  • the central processing unit 240 may additionally control the maximum clock frequency to prevent turn-off of the electronic device 101 as the number of times of decreasing the maximum clock frequency of the counter increases.
  • the central processing unit 240 of the processor 120 may stepwise decrease the at least one maximum clock frequency in proportion to the number of times the first time elapses.
  • the central processing unit 240 may decrease at least one maximum clock frequency by one step by a ratio or a value stored in the register 610 .
  • the central processing unit 240 may reduce the at least one maximum clock frequency by half in proportion to the number of times the first time elapses.
  • the processor 120 may reduce at least one of the first maximum clock frequency, the second maximum clock frequency, the third maximum clock frequency, and the fourth maximum clock frequency by half in proportion to the number of times the first time elapses.
  • the central processing unit 240 of the processor 120 may be set to reduce the maximum clock frequency set in a block having a large current consumption among the plurality of blocks 251 , 252 , and 253 .
  • the third block 253 may consume the most current
  • the second block 252 may consume the next largest current
  • the first block 251 may consume the least current.
  • the third block 253 It is possible to decrease the fourth maximum clock frequency set in .
  • the second block 252 If the number of times of decreasing the maximum clock frequency of the counter is equal to or greater than the second number and equal to or less than the third number greater than the second number, and the voltage level of the battery 189 is equal to or less than the first voltage, the second block 252 . It is possible to additionally decrease the third maximum clock frequency set in .
  • the central processing unit 240 additionally decreases the second maximum clock frequency set in the first block 251 when the number of times of decrease of the maximum clock frequency of the counter is equal to or greater than the third number and the voltage level of the battery 189 is equal to or less than the first voltage. can do it
  • FIG. 7 is a flowchart 700 illustrating a control method of an electronic device (eg, the electronic device 101 of FIG. 6 ) according to an exemplary embodiment.
  • the processor (eg, the processor 120 of FIG. 6 ) of the electronic device 101 may obtain an SMPL warning signal in operation 710 .
  • the SMPL warning signal may be activated by changing the level of the SMPL warning signal in the power management module 188 .
  • the first voltage level may be a battery (eg, the battery 189 of FIG. 6 ).
  • the central processing unit 240 of the processor 120 may determine that the first voltage level is equal to or less than the first threshold voltage.
  • the electronic device 101 may set the first time based on the temperature of the battery 189 .
  • the temperature measuring unit eg, the temperature measuring unit 630 of FIG. 6
  • the period setting unit 640 may receive the temperature of the battery 189 and set the first time.
  • the period setting unit 640 may set the first time to be proportional to the time taken until the electronic device 101 is turned off according to the temperature of the battery 189.
  • the period setting unit ( The 640 may set the first time to 100 ms when the time required for the electronic device 101 to turn off is about 1 second when the battery 189 is in the room temperature mode.
  • the period setting unit 640 may set the first time to 10 ms when the time required for the electronic device 101 to turn off is about 100 ms when the battery 189 is in the low-temperature mode.
  • the processor 120 of the electronic device 101 may calculate the number of reductions while decreasing the maximum clock frequency of the first clock.
  • the central processing unit 240 of the processor 120 may decrease the first maximum clock frequency when the voltage of the battery 189 is equal to or less than the first voltage.
  • the central processing unit 240 may count the number of times the first maximum clock frequency is decreased by using the counter.
  • the processor 120 of the electronic device 101 may additionally decrease the plurality of maximum clock frequencies when the number of counter decrements reaches the first number. If the first voltage level is equal to or less than the first threshold voltage until the number of times of decreasing the maximum clock frequency of the counter reaches the first number of times, the central processing unit 240 of the processor 120 performs the first block 251, the second block Additional control may be performed on the maximum clock frequencies set in 252 and the third block 253 .
  • FIG. 8 is a flowchart 800 illustrating a control method of an electronic device (eg, the electronic device 101 of FIG. 6 ) according to an exemplary embodiment.
  • the electronic device 101 may enable the SMPL warning interrupt request in operation 810 .
  • the power management module eg, the power management module 188 of FIG. 6
  • the first voltage level may be the voltage level of the battery (eg, the battery 189 in FIG. 6 ).
  • the power management module 188 warns that an SMPL reset may occur when the first voltage level is below the first threshold voltage.
  • the signal may be transmitted to a processor (eg, the processor 120 of FIG. 6 ).
  • the processor 120 may change the level of the SMPL warning interrupt request when receiving the SMPL warning signal. For example, when receiving the SMPL warning signal, the processor 120 may change the level of the SMPL warning interrupt request from a high level to a low level.
  • the electronic device 101 may disable the SMPL warning interrupt request in operation 820 .
  • the processor 120 of the electronic device 101 may recognize that the first voltage level is equal to or less than the first threshold voltage and generate an SMPL warning signal.
  • the processor 120 When the processor 120 generates the SMPL warning signal, the SMPL warning interrupt request may be restored to a disabled state.
  • the electronic device 101 decreases the frequency of the central processing unit (eg, the central processing unit 240 of FIG. 6 ) in hardware and a timer (eg, the timer 650 of FIG. 6 )) can start
  • the processor 120 may reduce the frequency of the clock supplied to the central processing unit by a value specified in a register (eg, the register 610 of FIG. 6 ) or a specified ratio.
  • the processor 120 may start a counter of the timer 650 to perform additional control on the maximum clock frequency of the clock.
  • the electronic device 101 may determine whether the SMPL alert maintains a low level while the first time period elapses. If the first voltage level remains below the first threshold voltage, the SMPL warning may remain at a low level. When the SMPL warning maintains the low level, the central processing unit 240 of the processor 120 may determine that additional control related to the first voltage level is required. The central processing unit 240 may proceed to operation 840 if the SMPL warning maintains a low level while the first time period elapses (operation 830 - YES). If the SMPL warning changes to a high level before the first time period elapses (operation 830 - NO), the central processing unit 240 may proceed to operation 850 .
  • the electronic device 101 may decrease the maximum clock frequency of the central processing unit 240 .
  • the central processing unit 240 of the processor 120 may decrease the first maximum clock frequency set in the central processing unit 240 through dynamic voltage frequency scaling.
  • the central processing unit 240 may decrease the first maximum clock frequency whenever the first time elapses.
  • the central processing unit 240 may decrease the first maximum clock frequency by a specified value or a specified ratio. For example, the central processing unit 240 may reduce the first maximum clock frequency by half.
  • the electronic device 101 may calculate the number of reductions in the maximum clock frequency.
  • the counter may count the number of decrements of the maximum clock frequency.
  • the central processing unit 240 of the processor 120 may calculate the number of times of decreasing the maximum clock frequency in the counter.
  • the central processing unit 240 may increase the number of decrements of the counter by one after the first time has elapsed.
  • the electronic device 101 restores the maximum clock frequencies and initializes the timer 650 .
  • the central processing unit 240 of the processor 120 may determine that the first voltage level exceeds the first threshold voltage when the SMPL warning changes to the high level. When the first voltage level exceeds the first threshold voltage, the central processing unit 240 may determine that the voltage of the battery 189 returns to the normal range. When the first voltage level exceeds the first threshold voltage, the central processing unit 240 may be set to restore a plurality of maximum clock frequencies set on dynamic voltage frequency scaling. The central processing unit 240 may restore the maximum clock frequency set in the central processing unit 240 to an original value when the first voltage level exceeds the first threshold voltage.
  • the electronic device 101 may determine whether the SMPL warning maintains a low level while the number of decrease reaches the first number. If the first voltage level remains below the first threshold voltage, the SMPL warning may remain at a low level. If the SMPL warning is maintained at a low level until the number of times of decrease of the maximum clock frequency measured by the timer 650 reaches the first number, the processor 120 adds a plurality of blocks (eg, : It can be determined that additional control is required for the first block 251, the second block 252, and the third block 253 of Fig. 6. The processor 120 determines that the number of reductions is based on the first number of times.
  • a plurality of blocks eg, : It can be determined that additional control is required for the first block 251, the second block 252, and the third block 253 of Fig. 6.
  • the process may proceed to operation 870.
  • the processor 120 determines if the SMPL warning changes to the high level before the number of decrements reaches the first number of times. (Operation 860 - NO) The process may proceed to operation 850 .
  • the electronic device 101 may decrease the maximum clock frequency of the central processing unit 240 .
  • the central processing unit 240 of the processor 120 may decrease the first maximum clock frequency set in the central processing unit 240 by dynamic voltage frequency scaling.
  • the central processing unit 240 may decrease the first maximum clock frequency whenever the first time elapses.
  • the central processing unit 240 may decrease the first maximum clock frequency by a specified value or a specified ratio. For example, the central processing unit 240 may reduce the first maximum clock frequency by half.
  • the electronic device 101 may decrease the maximum clock frequency of the graphic processing device (eg, the first block 251 of FIG. 6 ) in operation 870 .
  • the central processing unit 240 of the processor 120 may decrease the second maximum clock frequency set by the dynamic voltage frequency scaling in the graphic processing unit 251 .
  • the central processing unit 240 may decrease the second maximum clock frequency equal to the first maximum clock frequency.
  • the present invention is not limited thereto, and the central processing unit 240 may set the second maximum clock frequency separately from the first maximum clock frequency.
  • the central processing unit 240 may decrease the second maximum clock frequency whenever the first time elapses.
  • the central processing unit 240 may decrease the second maximum clock frequency by a specified value or a specified ratio. For example, the central processing unit 240 may reduce the second maximum clock frequency by half.
  • the electronic device 101 may decrease the maximum clock frequency of the neural network processing device (eg, the second block 252 of FIG. 6 ).
  • the central processing unit 240 of the processor 120 may decrease the third maximum clock frequency set by the dynamic voltage frequency scaling in the neural network processing unit 252 .
  • the central processing unit 240 may reduce the third maximum clock frequency to be equal to the first maximum clock frequency and the second maximum clock frequency.
  • the present invention is not limited thereto, and the central processing unit 240 may set the third maximum clock frequency separately from the first maximum clock frequency and/or the second maximum clock frequency.
  • the central processing unit 240 may decrease the third maximum clock frequency each time the first time elapses.
  • the central processing unit 240 may decrease the third maximum clock frequency by a specified value or a specified ratio. For example, the central processing unit 240 may reduce the third maximum clock frequency by half.
  • the electronic device 101 may decrease the maximum clock frequency of the bus (eg, the third block 253 of FIG. 6 ).
  • the central processing unit 240 of the processor 120 may decrease the fourth maximum clock frequency set by the dynamic voltage frequency scaling on the bus 253 .
  • the central processing unit 240 may decrease the fourth maximum clock frequency such as the first maximum clock frequency, the second maximum clock frequency, and the third maximum clock frequency.
  • the present invention is not limited thereto, and the central processing unit 240 may set the fourth maximum clock frequency separately from the first maximum clock frequency, the second maximum clock frequency, and/or the third maximum clock frequency.
  • the central processing unit 240 may decrease the fourth maximum clock frequency each time the first time elapses.
  • the central processing unit 240 may decrease the fourth maximum clock frequency by a specified value or a specified ratio. For example, the central processing unit 240 may reduce the fourth maximum clock frequency by half.
  • the electronic device 101 may determine whether the SMPL warning has changed to a high level.
  • the SMPL warning may change to a high level when the first voltage level changes to be higher than the first threshold voltage.
  • additional information for the central processing unit 240 and a plurality of blocks eg, the first block 251 , the second block 252 , and the third block 253 of FIG. 6 ) It may determine that the control is no longer required
  • the central processing unit 240 of the processor 120 may proceed to operation 850 when the SMPL warning changes to a high level (operation 880 - YES).
  • the central processing unit 240 may return to operation 870 if the SMPL alert remains at a low level (operation 880 - NO), and the central processing unit 240 processes the central processing unit 240 and The maximum clock frequency of clocks set in the plurality of blocks 251 , 252 , and 253 may be reduced.
  • the timer (timer 650 in FIG. 6 ) may be replaced with another counter (not shown).
  • the processor 120 may count internal or external clocks of the processor 120 , and when the number reaches a predetermined number, the value of another counter may be incremented. For example, if another counter is more than a specified number of times (eg, 100 times) and the first voltage level is less than or equal to the first threshold voltage, the central processing unit 240 and/or the plurality of blocks 251 , 252 , 253), at least one of the maximum clock frequencies set in each may be decreased.
  • a specified number of times eg, 100 times
  • the central processing unit 240 and/or the plurality of blocks 251 , 252 , 253 at least one of the maximum clock frequencies set in each may be decreased.
  • the counter (not shown) may be replaced with another timer.
  • the processor 120 may further reduce the maximum clock frequencies of the plurality of blocks 251 , 252 , and 253 when the voltage level of the battery 189 is below the second voltage for a second time.
  • the processor 120 may further reduce the maximum clock frequencies of the plurality of blocks 251 , 252 , and 253 when the voltage level of the battery 189 is below the third voltage for a third time. have.
  • FIG. 9 is a diagram 900 illustrating an electronic device 101 including a battery 189 , a processor 120 , a display module 160 , a camera module 180 , and a sound output module 155 according to an embodiment. )to be.
  • the electronic device 101 may further include a display (eg, a display module 160 , a camera (eg, the camera module 180 ), and a speaker (eg, the sound output module 155 )).
  • a display eg, a display module 160 , a camera (eg, the camera module 180 ), and a speaker (eg, the sound output module 155 )
  • the electronic device 101 may have various modules for performing various functions.
  • the processor 120 may acquire the first voltage level.
  • the first voltage level may be a voltage level of the battery 189 .
  • the processor 120 may detect a case in which the first voltage level is equal to or less than a specified first threshold voltage.
  • the processor 120 may measure the time from when the first voltage level becomes less than or equal to the first threshold voltage.
  • the processor 120 may determine whether the first time has elapsed when the first voltage level is less than or equal to the first threshold voltage.
  • the processor 120 determines whether the brightness of the display 160, the resolution of the camera 180, and the volume of the speaker 155 are selected. It may be set to decrease at least one or more. In an embodiment, when the first voltage level is equal to or less than the first threshold voltage after the first time has elapsed, the processor 120 may control to reduce the load current of the battery 189 . The processor 120 may decrease the luminance of the display 160 to reduce the load current of the battery 189 . The processor 120 may reduce the resolution of the camera 180 in order to reduce the load current of the battery 189 .
  • the processor 120 may decrease the volume of the speaker 155 in order to reduce the load current of the battery 189 .
  • the processor 120 may control the display 160 , the camera 180 , and/or the speaker 155 to reduce the load current of the battery 189 so that the first voltage level remains higher than the first threshold voltage.
  • An electronic device (eg, the electronic device 101 of FIG. 2 ) according to various embodiments includes a central processing unit (CPU) (eg, the central processing unit 240 of FIG. 2 ) and a plurality of blocks (intellectual property) block, IP block) (eg, a plurality of blocks 251 , 252 , 253 of FIG. 2 ) including a processor (eg, the processor 120 of FIG. 2 ) and operatively connected to the processor 120 a memory (eg, the memory 130 of FIG.
  • CPU central processing unit
  • IP block eg, a plurality of blocks 251 , 252 , 253 of FIG. 2
  • processor eg, the processor 120 of FIG. 2
  • memory eg, the memory 130 of FIG.
  • the processor 120 acquires a first voltage level of the electronic device 101 , and When the obtained first voltage level is less than or equal to the specified first threshold voltage, the clock frequency of the first clock that is the clock signal supplied to the central processing unit 240 is reduced, and the first voltage level after a first time has elapsed to decrease the maximum clock frequency of at least one of the plurality of maximum clock frequencies set in each of the central processing unit 240 and/or the plurality of blocks 251 , 252 , and 253 when it is equal to or less than the first threshold voltage may store one or more instructions.
  • the electronic device 101 may further include a battery (eg, the battery 189 of FIG. 2 ), and the first voltage level may be the voltage of the battery 189 .
  • a battery eg, the battery 189 of FIG. 2
  • the first voltage level may be the voltage of the battery 189 .
  • the processor 120 when the memory 130 is executed, the processor 120 measures the voltage of the output terminal of the battery 189 using the voltage acquisition unit 210 to obtain the first voltage level. It is possible to further store instructions for obtaining .
  • the electronic device 101 further includes a power management module (eg, the power management module 188 of FIG. 4 ), and the memory 130, when executed, the processor 120 , an instruction for obtaining the first voltage level of the battery 189 by obtaining an interrupt signal that is enabled when the first voltage level is less than or equal to the first voltage from the power management module 188 can be saved
  • a power management module eg, the power management module 188 of FIG. 4
  • the memory 130 may further store an instruction that, when executed, causes the processor 120 to set the first time based on the temperature of the battery 189 .
  • the processor 120 sets each of the plurality of maximum clock frequencies through dynamic voltage frequency scaling (DVFS), and the When the first voltage level is equal to or less than the first threshold voltage after a first time has elapsed, a first maximum clock frequency set in the central processing unit 240, graphic processing among the plurality of blocks 251 , 252 , and 253
  • a second maximum clock frequency set in a graphic processing unit (GPU) (eg, the first block 251 of FIG. 2 ), a neural processing unit among the plurality of blocks 251 , 252 , 253;
  • a third maximum clock frequency set in the NPU eg, the second block 252 of FIG. 2
  • a bus eg, the third block of FIG. 2
  • An instruction for decreasing at least one of the fourth maximum clock frequencies set in (253)) may be further stored.
  • the processor 120 decreases the first maximum clock frequency when the first time elapses and counts the number of times the first maximum clock frequency is decreased. and further storing instructions for decreasing the first maximum clock frequency, the second maximum clock frequency, the third maximum clock frequency, and the fourth maximum clock frequency when the number of reduction is greater than or equal to a specified first number can
  • the memory 130 when executed, causes the processor 120 to reduce a maximum clock frequency set in a block having a large current consumption among the plurality of blocks 251 , 252 , and 253 . You can store more instructions.
  • the memory 130 when executed, generates an instruction for the processor 120 to decrease the at least one maximum clock frequency in stages in proportion to the number of times the first time has elapsed. You can save more.
  • the memory 130 when executed, causes the processor 120 to restore the reduced at least one maximum clock frequency when the first voltage level exceeds the first threshold voltage. You can store more instructions.
  • a display eg, the display module 160 of FIG. 9
  • a camera eg, the camera module 180 of FIG. 9
  • a speaker eg, the sound output module 155 of FIG. 9
  • the processor 120 causes the luminance of the display 160 when the first voltage level is equal to or less than the first threshold voltage after the first time has elapsed;
  • An instruction for decreasing at least one of a resolution of the camera 180 and a volume of the speaker 155 may be further stored.
  • the method of controlling the electronic device 101 includes an operation of acquiring a first voltage level of the electronic device 101 (eg, operation 310 of FIG. 3 ), and a second method to which the acquired first voltage level is designated.
  • An operation of reducing the clock frequency of a first clock that is a clock signal supplied to the central processing unit 240 of the processor 120 of the electronic device 101 when the voltage is less than or equal to 1 threshold voltage eg, operation 320 of FIG.
  • each of the plurality of blocks 251 , 252 , and 253 of the central processing unit 240 and/or the processor 120 and decreasing at least one maximum clock frequency among the plurality of maximum clock frequencies (eg, operation 330 of FIG. 3 ).
  • the first voltage level may be a voltage level of the battery 189 .
  • the operation of acquiring the first voltage level includes measuring the voltage of the output terminal of the battery 189 using the voltage acquisition unit 210 inside the processor 120 .
  • the operation of obtaining the first voltage level is enabled from the power management module 188 of the electronic device 101 when the first voltage level is equal to or less than the first threshold voltage. It may include an operation of obtaining an interrupt signal.
  • the electronic device may have various types of devices.
  • the electronic device may include, for example, a portable communication device (eg, a smart phone), a computer device, a portable multimedia device, a portable medical device, a camera, a wearable device, or a home appliance device.
  • a portable communication device eg, a smart phone
  • a computer device e.g., a smart phone
  • a portable multimedia device e.g., a portable medical device
  • a camera e.g., a portable medical device
  • a camera e.g., a portable medical device
  • a camera e.g., a portable medical device
  • a wearable device e.g., a smart bracelet
  • a home appliance device e.g., a home appliance
  • first, second, or first or second may be used simply to distinguish the element from other elements in question, and may refer to elements in other aspects (e.g., importance or order) is not limited. It is said that one (eg, first) component is “coupled” or “connected” to another (eg, second) component, with or without the terms “functionally” or “communicatively”. When referenced, it means that one component can be connected to the other component directly (eg by wire), wirelessly, or through a third component.
  • module used in various embodiments of this document may include a unit implemented in hardware, software, or firmware, and is interchangeable with terms such as, for example, logic, logic block, component, or circuit.
  • a module may be an integrally formed part or a minimum unit or a part of the part that performs one or more functions.
  • the module may be implemented in the form of an application-specific integrated circuit (ASIC).
  • ASIC application-specific integrated circuit
  • one or more instructions stored in a storage medium may be implemented as software (eg, the program 140) including
  • a processor eg, processor 120
  • a device eg, electronic device 101
  • the one or more instructions may include code generated by a compiler or code executable by an interpreter.
  • the device-readable storage medium may be provided in the form of a non-transitory storage medium.
  • 'non-transitory' only means that the storage medium is a tangible device and does not contain a signal (eg, electromagnetic wave), and this term refers to the case where data is semi-permanently stored in the storage medium and It does not distinguish between temporary storage cases.
  • a signal eg, electromagnetic wave
  • the method according to various embodiments disclosed in this document may be provided as included in a computer program product.
  • Computer program products may be traded between sellers and buyers as commodities.
  • the computer program product is distributed in the form of a machine-readable storage medium (eg compact disc read only memory (CD-ROM)), or via an application store (eg Play StoreTM) or on two user devices ( It can be distributed online (eg download or upload), directly between smartphones (eg smartphones).
  • a part of the computer program product may be temporarily stored or temporarily generated in a machine-readable storage medium such as a memory of a server of a manufacturer, a server of an application store, or a relay server.
  • each component (eg, module or program) of the above-described components may include a singular or a plurality of entities, and some of the plurality of entities may be separately disposed in other components. have.
  • one or more components or operations among the above-described corresponding components may be omitted, or one or more other components or operations may be added.
  • a plurality of components eg, a module or a program
  • the integrated component may perform one or more functions of each component of the plurality of components identically or similarly to those performed by the corresponding component among the plurality of components prior to the integration. .
  • operations performed by a module, program, or other component are executed sequentially, in parallel, repeatedly, or heuristically, or one or more of the operations are executed in a different order, or omitted. or one or more other operations may be added.

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Abstract

중앙 처리 장치(central processing unit, CPU) 및 복수의 블록(intellectual property block, IP block)들을 포함하는 프로세서 및 상기 프로세서와 작동적으로 연결된 메모리를 포함하고, 상기 메모리는, 실행 시에, 상기 프로세서가, 상기 전자 장치의 제1 전압 레벨을 획득하고, 상기 획득된 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 상기 중앙 처리 장치에 공급되는 클럭 신호인 제1 클럭의 클럭 주파수를 감소시키고, 및 제1 시간이 경과한 후 상기 획득된 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 중앙 처리 장치 및/또는 상기 복수의 블록들 각각에 설정된 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시키도록 하는 하나 이상의 인스트럭션들(instructions)을 저장하는 전자 장치가 개시될 수 있다. 이 외에도 명세서를 통해 파악되는 다양한 실시 예가 가능하다.

Description

전자 장치 및 그 전자 장치의 제어 방법
본 문서에서 개시되는 다양한 실시 예들은, 전자 장치 및 그 전자 장치의 제어 방법에 관한 것이다.
휴대용 단말기와 같은 전자 장치에는 SMPL(sudden momentary power loss) 리셋(reset)이 적용될 수 있다. SMPL 리셋은 전자 장치에 전류가 지정된 값 이상 흐르는 경우 전자 장치에 공급되는 전력을 차단하여 전자 장치를 턴-오프 하는 방법일 수 있다. SMPL 리셋은 전자 장치의 배터리의 전압이 지정된 값 이하인 경우 전자 장치를 턴-오프 하는 전원 오프 시뮬레이션 중 하나일 수 있다. SMPL 리셋은 전자 장치 내부의 회로 및/또는 배터리에서 단락(short)이 발생하거나 또는 전자 장치의 부하(load) 전류가 과도하게 흘러서 전자 장치의 회로 및/또는 배터리가 손상되는 것을 방지할 수 있다.
또한 배터리가 포함된 전자 장치에는 자동 선적 모드(auto ship mode)가 적용될 수 있다. 자동 선적 모드는 전자 장치의 배터리의 용량이 지정된 값 이하인 경우 전자 장치를 턴-오프 하는 기술일 수 있다. 자동 선적 모드는 배터리의 스웰링(swelling)을 방지할 수 있다. 자동 선적 모드는 전자 장치가 제조된 후 사용자에게 전달될 때까지 전자 장치를 보관할 수 있는 기간을 증가시킬 수 있다.
한편, 전자 장치의 사용 중 SMPL 리셋 및/또는 자동 선적 모드가 발생하는 경우 전자 장치가 사용 중 턴-오프 되어 사용자의 사용에 불편함이 발생할 수 있다. 전자 장치의 사용 중 SMPL 리셋 및/또는 자동 선적 모드이 발생하는 것을 감소시키기 위해 SMPL 경고 기능을 적용할 수 있다. SMPL 경고 기능은 전자 장치의 배터리의 전압이 SMPL 리셋이 발생하는 값 이하로 감소하기 전 프로세서가 중앙 처리 장치(CPU)에 공급되는 클럭을 하드웨어적으로 제어하여 SMPL 리셋을 방지하는 기능일 수 있다.
SMPL 경고 기능은 전자 장치의 배터리의 전압이 SMPL 리셋이 발생하는 값에 도달하기 이전에 프로세서의 클럭을 하드웨어적으로 1회 제어할 수 있다. SMPL 경고 기능은 전자 장치의 배터리의 전압이 순간적으로 감소하는 경우 SMPL 리셋을 1회적으로 방지할 수 있다. 전자 장치에 흐르는 부하 전류가 지속적으로 지정된 값 이상인 상태인 경우 전자 장치의 배터리의 전압이 지속적으로 지정된 값 이하일 수 있다. 전자 장치의 배터리의 전압이 지속적으로 지정된 값 이하인 상황에서는 SMPL 경고 기능을 이용하여 SMPL 리셋을 방지하는 것이 용이하지 않을 수 있다. 이에 따라 전자 장치의 사용 중 SMPL 리셋에 의하여 전자 장치가 턴-오프 되어 전자 장치의 사용 안정성이 감소할 수 있다.
또한, 저온 환경에서는 전자 장치의 배터리의 직류 저항(direct current resistance, DCR)이 증가할 수 있다. 저온 환경에서는 부하 전류가 증가하지 않더라도 직류 저항이 증가하여 배터리의 전압이 지속적으로 지정된 값 이하일 수 있다. 저온 환경에서는 배터리의 전압이 지정된 값 이하로 유지되어 자동 선적 모드가 발생할 수 있다. 저온 환경에서는 SMPL 경고 기능을 이용하여 자동 선적 모드에 의한 전자 장치의 턴-오프를 감소시키는 것이 용이하지 않을 수 있다.
또한, SMPL 경고 기능은 프로세서의 중앙 처리 장치에 공급되는 클럭을 제어할 수 있다. 그래픽 처리 장치(GPU), 신경 처리 장치(NPU), 버스(BUS)와 같은 프로세서의 다른 블록(IP block)들, 또는 디스플레이와 같은 전자 장치의 다른 구성 요소에 흐르는 전류가 증가하여 전압 강하(drop)가 증가하는 경우 배터리의 전압이 지정된 값 이하로 감소할 수 있다. SMPL 경고 기능은 프로세서의 다른 블록들에 흐르는 전류가 증가하여 배터리의 전압이 지정된 값 이하로 감소하는 경우 SMPL 리셋을 방지하는 것이 용이하지 않을 수 있다.
본 문서에 개시되는 다양한 실시 예들은, 전자 장치의 배터리의 전압이 지속적으로 지정된 값 이하인 상황에서도 SMPL 리셋에 의한 전자 장치의 턴-오프를 방지하는 전자 장치를 제공하고자 한다.
본 문서에 개시되는 일 실시 예에 따른 전자 장치는, 중앙 처리 장치(central processing unit, CPU) 및 복수의 블록(intellectual property block, IP block)들을 포함하는 프로세서 및 상기 프로세서와 작동적으로 연결된 메모리를 포함하고, 상기 메모리는, 실행 시에, 상기 프로세서가, 상기 전자 장치의 제1 전압 레벨을 획득하고, 상기 획득된 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 상기 중앙 처리 장치에 공급되는 클럭 신호인 제1 클럭의 클럭 주파수를 감소시키고, 및 제1 시간이 경과한 후 상기 획득된 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 중앙 처리 장치 및/또는 상기 복수의 블록들 각각에 설정된 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시키도록 하는 하나 이상의 인스트럭션들(instructions)을 저장할 수 있다.
또한, 본 문서에 개시되는 일 실시 예에 따른 전자 장치의 제어 방법은, 상기 전자 장치의 제1 전압 레벨을 획득하는 동작, 상기 획득된 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 상기 전자 장치의 프로세서의 중앙 처리 장치에 공급되는 클럭 신호인 제1 클럭의 클럭 주파수를 감소시키는 동작, 및 제1 시간이 경과한 후 상기 획득된 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 중앙 처리 장치 및/또는 상기 프로세서의 복수의 블록들 각각에 설정된 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시키는 동작을 포함할 수 있다.
본 문서에 개시되는 실시 예들에 따르면, 전자 장치의 배터리의 전압 레벨이 제1 전압 이하인 경우 동적 전압 주파수 스케일링 상으로 설정된 최대 클럭 주파수를 감소시킬 수 있다. 배터리의 전압 레벨이 제1 전압 이하를 유지하는 경우 최대 클럭 주파수를 감소시켜 배터리의 전압 레벨 강하를 감소시킬 수 있다. 배터리의 전압 레벨 강하를 감소시켜 배터리의 전압 레벨을 SMPL 리셋이 발생하는 값보다 높게 유지하여 SMPL 리셋을 감소시킬 수 있다. 이에 따라 전자 장치의 사용 중 전자 장치가 턴-오프 되는 현상을 감소시켜 전자 장치의 사용 안정성을 증가시킬 수 있다.
또한, 본 문서에 개시되는 실시 예들에 따르면, 저온 환경에서는 배터리의 전압이 지정된 값 이하로 유지되는 경우에도 SMPL 리셋을 감소시킬 수 있다.
또한, 본 문서에 개시되는 실시 예들에 따르면, 프로세서의 다른 블록들 또는 디스플레이와 같은 전자 장치의 다른 구성 요소에 흐르는 전류가 증가하여 전압 강하가 증가하여 배터리의 전압이 지정된 값 이하로 감소하는 경우에도 SMPL 리셋을 감소시킬 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 다양한 실시 예에 따른 네트워크 환경 내의 전자 장치의 블록도이다.
도 2는 일 실시 예에 따른 배터리 및 프로세서를 포함하는 전자 장치를 나타낸 도면이다.
도 3은 일 실시 예에 따른 전자 장치의 제어 방법을 나타낸 흐름도이다.
도 4는 일 실시 예에 따른 배터리, 전력 관리 모듈, 및 프로세서를 포함하는 전자 장치를 나타낸 도면이다.
도 5는 일 실시 예에 따른 전자 장치의 제어 방법을 나타낸 흐름도이다.
도 6은 일 실시 예에 따른 배터리, 전력 관리 모듈, 프로세서, 및 온도 측정부를 포함하는 전자 장치를 나타낸 도면이다.
도 7은 일 실시 예에 따른 전자 장치의 제어 방법을 나타낸 흐름도이다.
도 8은 일 실시 예에 따른 전자 장치의 제어 방법을 나타낸 흐름도이다.
도 9는 일 실시 예에 따른 배터리, 프로세서, 디스플레이 모듈, 카메라 모듈, 및 음향 출력 모듈을 포함하는 전자 장치를 나타낸 도면이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.
도 1은, 다양한 실시예들에 따른, 네트워크 환경(100) 내의 전자 장치(101)의 블록도이다. 도 1을 참조하면, 네트워크 환경(100)에서 전자 장치(101)는 제 1 네트워크(198)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(102)와 통신하거나, 또는 제 2 네트워크(199)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(104) 또는 서버(108)와 통신할 수 있다. 일실시예에 따르면, 전자 장치(101)는 서버(108)를 통하여 전자 장치(104)와 통신할 수 있다. 일실시예에 따르면, 전자 장치(101)는 프로세서(120), 메모리(130), 입력 모듈(150), 음향 출력 모듈(155), 디스플레이 모듈(160), 오디오 모듈(170), 센서 모듈(176), 인터페이스(177), 연결 단자(178), 햅틱 모듈(179), 카메라 모듈(180), 전력 관리 모듈(188), 배터리(189), 통신 모듈(190), 가입자 식별 모듈(196), 또는 안테나 모듈(197)을 포함할 수 있다. 어떤 실시예에서는, 전자 장치(101)에는, 이 구성요소들 중 적어도 하나(예: 연결 단자(178))가 생략되거나, 하나 이상의 다른 구성요소가 추가될 수 있다. 어떤 실시예에서는, 이 구성요소들 중 일부들(예: 센서 모듈(176), 카메라 모듈(180), 또는 안테나 모듈(197))은 하나의 구성요소(예: 디스플레이 모듈(160))로 통합될 수 있다.
프로세서(120)는, 예를 들면, 소프트웨어(예: 프로그램(140))를 실행하여 프로세서(120)에 연결된 전자 장치(101)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일실시예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(120)는 다른 구성요소(예: 센서 모듈(176) 또는 통신 모듈(190))로부터 수신된 명령 또는 데이터를 휘발성 메모리(132)에 저장하고, 휘발성 메모리(132)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(134)에 저장할 수 있다. 일실시예에 따르면, 프로세서(120)는 메인 프로세서(121)(예: 중앙 처리 장치 또는 어플리케이션 프로세서) 또는 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(123)(예: 그래픽 처리 장치, 신경망 처리 장치(NPU: neural processing unit), 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 예를 들어, 전자 장치(101)가 메인 프로세서(121) 및 보조 프로세서(123)를 포함하는 경우, 보조 프로세서(123)는 메인 프로세서(121)보다 저전력을 사용하거나, 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(123)는 메인 프로세서(121)와 별개로, 또는 그 일부로서 구현될 수 있다.
보조 프로세서(123)는, 예를 들면, 메인 프로세서(121)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(121)를 대신하여, 또는 메인 프로세서(121)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(121)와 함께, 전자 장치(101)의 구성요소들 중 적어도 하나의 구성요소(예: 디스플레이 모듈(160), 센서 모듈(176), 또는 통신 모듈(190))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일실시예에 따르면, 보조 프로세서(123)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성요소(예: 카메라 모듈(180) 또는 통신 모듈(190))의 일부로서 구현될 수 있다. 일실시예에 따르면, 보조 프로세서(123)(예: 신경망 처리 장치)는 인공지능 모델의 처리에 특화된 하드웨어 구조를 포함할 수 있다. 인공지능 모델은 기계 학습을 통해 생성될 수 있다. 이러한 학습은, 예를 들어, 인공지능이 수행되는 전자 장치(101) 자체에서 수행될 수 있고, 별도의 서버(예: 서버(108))를 통해 수행될 수도 있다. 학습 알고리즘은, 예를 들어, 지도형 학습(supervised learning), 비지도형 학습(unsupervised learning), 준지도형 학습(semi-supervised learning) 또는 강화 학습(reinforcement learning)을 포함할 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은, 복수의 인공 신경망 레이어들을 포함할 수 있다. 인공 신경망은 심층 신경망(DNN: deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), RBM(restricted boltzmann machine), DBN(deep belief network), BRDNN(bidirectional recurrent deep neural network), 심층 Q-네트워크(deep Q-networks) 또는 상기 중 둘 이상의 조합 중 하나일 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은 하드웨어 구조 이외에, 추가적으로 또는 대체적으로, 소프트웨어 구조를 포함할 수 있다.
메모리(130)는, 전자 장치(101)의 적어도 하나의 구성요소(예: 프로세서(120) 또는 센서 모듈(176))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(140)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(130)는, 휘발성 메모리(132) 또는 비휘발성 메모리(134)를 포함할 수 있다.
프로그램(140)은 메모리(130)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(142), 미들 웨어(144) 또는 어플리케이션(146)을 포함할 수 있다.
입력 모듈(150)은, 전자 장치(101)의 구성요소(예: 프로세서(120))에 사용될 명령 또는 데이터를 전자 장치(101)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 모듈(150)은, 예를 들면, 마이크, 마우스, 키보드, 키(예: 버튼), 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.
음향 출력 모듈(155)은 음향 신호를 전자 장치(101)의 외부로 출력할 수 있다. 음향 출력 모듈(155)은, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있다. 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일실시예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.
디스플레이 모듈(160)은 전자 장치(101)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 디스플레이 모듈(160)은, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일실시예에 따르면, 디스플레이 모듈(160)은 터치를 감지하도록 설정된 터치 센서, 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 압력 센서를 포함할 수 있다.
오디오 모듈(170)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일실시예에 따르면, 오디오 모듈(170)은, 입력 모듈(150)을 통해 소리를 획득하거나, 음향 출력 모듈(155), 또는 전자 장치(101)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(102))(예: 스피커 또는 헤드폰)를 통해 소리를 출력할 수 있다.
센서 모듈(176)은 전자 장치(101)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일실시예에 따르면, 센서 모듈(176)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.
인터페이스(177)는 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일실시예에 따르면, 인터페이스(177)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.
연결 단자(178)는, 그를 통해서 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일실시예에 따르면, 연결 단자(178)는, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.
햅틱 모듈(179)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일실시예에 따르면, 햅틱 모듈(179)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.
카메라 모듈(180)은 정지 영상 및 동영상을 촬영할 수 있다. 일실시예에 따르면, 카메라 모듈(180)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.
전력 관리 모듈(188)은 전자 장치(101)에 공급되는 전력을 관리할 수 있다. 일실시예에 따르면, 전력 관리 모듈(188)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.
배터리(189)는 전자 장치(101)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 일실시예에 따르면, 배터리(189)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.
통신 모듈(190)은 전자 장치(101)와 외부 전자 장치(예: 전자 장치(102), 전자 장치(104), 또는 서버(108)) 간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(190)은 프로세서(120)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일실시예에 따르면, 통신 모듈(190)은 무선 통신 모듈(192)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(194)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제 1 네트워크(198)(예: 블루투스, WiFi(wireless fidelity) direct 또는 IrDA(infrared data association)와 같은 근거리 통신 네트워크) 또는 제 2 네트워크(199)(예: 레거시 셀룰러 네트워크, 5G 네트워크, 차세대 통신 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부의 전자 장치(104)와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성요소(예: 단일 칩)로 통합되거나, 또는 서로 별도의 복수의 구성요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(192)은 가입자 식별 모듈(196)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크 내에서 전자 장치(101)를 확인 또는 인증할 수 있다.
무선 통신 모듈(192)은 4G 네트워크 이후의 5G 네트워크 및 차세대 통신 기술, 예를 들어, NR 접속 기술(new radio access technology)을 지원할 수 있다. NR 접속 기술은 고용량 데이터의 고속 전송(eMBB(enhanced mobile broadband)), 단말 전력 최소화와 다수 단말의 접속(mMTC(massive machine type communications)), 또는 고신뢰도와 저지연(URLLC(ultra-reliable and low-latency communications))을 지원할 수 있다. 무선 통신 모듈(192)은, 예를 들어, 높은 데이터 전송률 달성을 위해, 고주파 대역(예: mmWave 대역)을 지원할 수 있다. 무선 통신 모듈(192)은 고주파 대역에서의 성능 확보를 위한 다양한 기술들, 예를 들어, 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO(multiple-input and multiple-output)), 전차원 다중입출력(FD-MIMO: full dimensional MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 또는 대규모 안테나(large scale antenna)와 같은 기술들을 지원할 수 있다. 무선 통신 모듈(192)은 전자 장치(101), 외부 전자 장치(예: 전자 장치(104)) 또는 네트워크 시스템(예: 제 2 네트워크(199))에 규정되는 다양한 요구사항을 지원할 수 있다. 일실시예에 따르면, 무선 통신 모듈(192)은 eMBB 실현을 위한 Peak data rate(예: 20Gbps 이상), mMTC 실현을 위한 손실 Coverage(예: 164dB 이하), 또는 URLLC 실현을 위한 U-plane latency(예: 다운링크(DL) 및 업링크(UL) 각각 0.5ms 이하, 또는 라운드 트립 1ms 이하)를 지원할 수 있다.
안테나 모듈(197)은 신호 또는 전력을 외부(예: 외부의 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일실시예에 따르면, 안테나 모듈(197)은 서브스트레이트(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 안테나를 포함할 수 있다. 일실시예에 따르면, 안테나 모듈(197)은 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다. 이런 경우, 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(190)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(190)과 외부의 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시예에 따르면, 방사체 이외에 다른 부품(예: RFIC(radio frequency integrated circuit))이 추가로 안테나 모듈(197)의 일부로 형성될 수 있다.
다양한 실시예에 따르면, 안테나 모듈(197)은 mmWave 안테나 모듈을 형성할 수 있다. 일실시예에 따르면, mmWave 안테나 모듈은 인쇄 회로 기판, 상기 인쇄 회로 기판의 제 1 면(예: 아래 면)에 또는 그에 인접하여 배치되고 지정된 고주파 대역(예: mmWave 대역)을 지원할 수 있는 RFIC, 및 상기 인쇄 회로 기판의 제 2 면(예: 윗 면 또는 측 면)에 또는 그에 인접하여 배치되고 상기 지정된 고주파 대역의 신호를 송신 또는 수신할 수 있는 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다.
상기 구성요소들 중 적어도 일부는 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))을 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.
일실시예에 따르면, 명령 또는 데이터는 제 2 네트워크(199)에 연결된 서버(108)를 통해서 전자 장치(101)와 외부의 전자 장치(104)간에 송신 또는 수신될 수 있다. 외부의 전자 장치(102, 또는 104) 각각은 전자 장치(101)와 동일한 또는 다른 종류의 장치일 수 있다. 일실시예에 따르면, 전자 장치(101)에서 실행되는 동작들의 전부 또는 일부는 외부의 전자 장치들(102, 104, 또는 108) 중 하나 이상의 외부의 전자 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(101)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부의 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부의 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(101)로 전달할 수 있다. 전자 장치(101)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 모바일 에지 컴퓨팅(MEC: mobile edge computing), 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다. 전자 장치(101)는, 예를 들어, 분산 컴퓨팅 또는 모바일 에지 컴퓨팅을 이용하여 초저지연 서비스를 제공할 수 있다. 다른 실시예에 있어서, 외부의 전자 장치(104)는 IoT(internet of things) 기기를 포함할 수 있다. 서버(108)는 기계 학습 및/또는 신경망을 이용한 지능형 서버일 수 있다. 일실시예에 따르면, 외부의 전자 장치(104) 또는 서버(108)는 제 2 네트워크(199) 내에 포함될 수 있다. 전자 장치(101)는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스(예: 스마트 홈, 스마트 시티, 스마트 카, 또는 헬스 케어)에 적용될 수 있다.
도 2는 일 실시 예에 따른 배터리(189) 및 프로세서(120)를 포함하는 전자 장치(101)를 나타낸 도면(200)이다. 프로세서(120)는 배터리(189)와 작동적으로 연결될(operationally connected) 수 있다. 일 실시 예에 따른 프로세서(120)는 전압 획득부(210), 전압 비교부(220), 클럭 제어부(230), 중앙 처리 장치(central processing unit, CPU)(240), 제1 블록(intellectual property block, IP block)(251), 제2 블록(252), 및/또는 제3 블록(253)을 포함할 수 있다. 제1 블록(251), 제2 블록(252), 및/또는 제3 블록(253)은 시스템 온 칩(system on chip, SOC)으로 구성된 프로세서(120)에서 지정된 기능을 수행하는 회로, 소자, 모듈, 및/또는 버스(BUS) 일 수 있다. 제1 블록(251)은 그래픽 처리 장치(graphic processing unit, GPU)일 수 있다. 제2 블록(252)은 신경망 처리 장치(neural processing unit, NPU)일 수 있다. 제3 블록(253)은 버스(BUS)일 수 있다. 그러나 이에 한정되지 않으며, 프로세서(120)는 MMC(multimedia card) 및/또는 UFS(universal flash storage)와 같은 복수의 블록들을 포함할 수 있다. 예를 들어, 프로세서(120)는 어플리케이션 프로세서(application processor, AP)일 수 있다.
일 실시 예에서, 제3 블록(253)(예: 버스(BUS))은 데이터 통신을 위한 신호선들의 집단을 포함할 수 있다. 예를 들어, 제3 블록(253)은 어드레스버스(address bus), 데이터 버스(data bus), 제어 버스(control bus)중 적어도 하나 또는 둘 이상의 조합을 포함할 수 있다.
일 실시 예에서, 전압 획득부(210)는 중앙 처리 장치(240)(예: 도 1의 메인 프로세서(121))로부터 제1 제어를 받을 수 있다. 제1 제어는 인터럽트 핸들러(interrupt handler)를 통해 수행할 수 있다. 인터럽트 핸들러는 중앙 처리 장치(240)에 의해 소프트웨어적으로 실행될 수 있다. 전압 획득부(210)는 제1 전압 레벨을 획득할 수 있다. 제1 전압 레벨은 배터리(189)의 전압 레벨일 수 있다. 전압 획득부(210)는 배터리(189)와 연결될 수 있다. 전압 획득부(210)는 제1 전압 레벨과 관련된 정보를 수신할 수 있다. 전압 획득부(210)는 배터리(189)의 출력 단자로부터 분기된 전압 측정 회로일 수 있다. 프로세서(120)는 전압 획득부(210)를 이용하여 배터리(189)의 출력 단자의 전압을 측정할 수 있다. 프로세서(120)는 전압 획득부(210)를 이용하여 전자 장치(101)의 제1 전압 레벨을 획득할 수 있다.
일 실시 예에서, 전압 획득부(210)는 중앙 처리 장치(240)로부터 제2 제어를 받을 수 있다. 제2 제어는 인터럽트 핸들러를 통해 수행할 수 있다. 전압 비교부(220)는 전압 획득부(210)가 획득한 전자 장치(101)의 제1 전압 레벨을 수신할 수 있다. 전압 비교부(220)는 수신한 제1 전압 레벨을 설정된 전압 레벨인 제1 임계 전압과 비교할 수 있다. 제1 임계 전압은 전자 장치(101)가 일반적인 동작을 수행하는 경우의 배터리(189)의 전압 레벨 이하의 전압 레벨일 수 있다. 제1 임계 전압은 SMPL(sudden momentary power loss) 리셋(reset)이 발생하는 배터리(189)의 전압 레벨 이상의 전압 레벨일 수 있다. SMPL 리셋은 전자 장치에 전류가 지정된 값 이상 흐르는 경우 전자 장치에 공급되는 전력을 차단하여 전자 장치를 턴-오프 하는 방법일 수 있다. 제1 임계 전압은 자동 선적 모드가 발생하는 배터리(189)의 전압 레벨 이상의 전압 레벨일 수 있다. 자동 선적 모드는 전자 장치의 배터리의 용량이 지정된 값 이하인 경우 전자 장치를 턴-오프 하는 기술일 수 있다. 전압 비교부(220)는 제1 전압 레벨과 제1 임계 전압의 비교 결과를 클럭 제어부(230)로 전달할 수 있다.
일 실시 예에서, 전압 획득부(210)는 중앙 처리 장치(240)로부터 제2 제어를 받을 수 있다. 제2 제어는 인터럽트 핸들러를 통해 수행할 수 있다. 클럭 제어부(230)는 제1 전압 레벨과 제1 임계 전압의 비교 결과를 수신할 수 있다. 클럭 제어부(230)는 제1 클럭의 최대 클럭 주파수, 제2 클럭의 최대 클럭 주파수, 제3 클럭의 최대 클럭 주파수, 및/또는 제4 클럭의 최대 클럭 주파수를 설정할 수 있다. 제1 클럭은 중앙 처리 장치(240)에 공급되는 클럭 신호일 수 있다. 제2 클럭은 제1 블록(251)에 공급되는 클럭 신호일 수 있다. 제3 클럭은 제2 블록(252)에 공급되는 클럭 신호일 수 있다. 제4 클럭은 제3 블록(253)에 공급되는 클럭 신호일 수 있다. 최대 클럭 주파수는 클럭 신호가 갖는 주파수 범위 중 동적 전압 주파수 스케일링(dynamic voltage frequency scaling, DVFS)을 통해 설정된 최대 클럭 주파수 값일 수 있다. 최대 클럭 주파수는 클럭 신호가 공급되는 중앙 처리 장치 및/또는 블록에 적용되는 동적 전압 주파수 스케일링 정책의 최대 클럭 주파수 값일 수 있다. 최대 클럭 주파수는 동적 전압 주파수 스케일링 자체와 별도로 설정되는 최대 값일 수 있다.
일 실시 예에서, 프로세서(120)는 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 프로세서(120)의 중앙 처리 장치(240)에 공급되는 클럭 신호인 제1 클럭의 클럭 주파수를 감소시킬 수 있다. 프로세서(120)는 제1 전압 레벨이 제1 임계 전압 이하로 진입하는 경우 제1 클럭의 클럭 주파수를 감소시킬 수 있다. 프로세서(120)는 제1 전압 레벨이 제1 임계 전압 이하인 경우 프로세서(120) 내부의 레지스터(register)에 저장된 값 또는 설정된 비율만큼 제1 클럭의 클럭 주파수를 감소시킬 수 있다. 예를 들어, 프로세서(120)는 제1 전압 레벨이 제1 임계 전압 이하인 경우 제1 클럭의 클럭 주파수를 절반으로 감소시킬 수 있다. 다른 예를 들어, 프로세서(120)는 제1 전압 레벨이 제1 임계 전압 이하인 경우 제1 클럭의 클럭 주파수를 1/3, 2/3, 1/4, 3/4, 1/5, 2/5, 3/5, 또는 4/5로 감소시킬 수 있다.
일 실시 예에서, 클럭 제어부(230)는 중앙 처리 장치(240)로부터 제3 제어를 받을 수 있다. 제3 제어는 인터럽트 핸들러를 통해 수행할 수 있다.
일 실시 예에서, 중앙 처리 장치(240)는 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 경우 클럭 제어부(230)를 제어하여 동적 전압 주파수 스케일링을 통해 설정된 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시킬 수 있다. 프로세서(120)는 중앙 처리 장치(240)를 이용하여 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 경우 중앙 처리 장치(240) 및/또는 복수의 블록들(예: 제1 블록(251), 제2 블록(252), 및 제3 블록(253)) 각각의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 인터럽트 핸들러를 이용하여 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 경우 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및/또는 제4 최대 클럭 주파수 중 적어도 하나를 감소시킬 수 있다.
일 실시 예에서, 중앙 처리 장치(240)는 복수의 최대 클럭 주파수들 각각을 동적 전압 주파수 스케일링을 통해 설정할 수 있다. 제1 최대 클럭 주파수는 중앙 처리 장치(240)에 설정된 최대 클럭 주파수일 수 있다. 제2 최대 클럭 주파수는 제1 블록(251)에 설정된 최대 클럭 주파수일 수 있다. 제3 최대 클럭 주파수는 제2 블록(252)에 설정된 최대 클럭 주파수일 수 있다. 제4 최대 클럭 주파수는 제3 블록(253)에 설정된 최대 클럭 주파수일 수 있다.
일 실시 예에서, 중앙 처리 장치(240)는 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 경우 프로세서(120) 내부의 레지스터에 저장된 값 또는 설정된 비율만큼 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및/또는 제4 최대 클럭 주파수 중 적어도 하나를 감소시킬 수 있다. 예를 들어, 중앙 처리 장치(240)는 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 경우 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및/또는 제4 최대 클럭 주파수 중 적어도 하나를 절반으로 감소시킬 수 있다.
일 실시 예에서, 중앙 처리 장치(240)는 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및/또는 제4 최대 클럭 주파수 중 적어도 하나를 감소시켜 중앙 처리 장치(240), 제1 블록(251), 제2 블록(252), 및/또는 제2 블록(253)에서 발생하는 전압 강하를 감소시킬 수 있다. 중앙 처리 장치(240)는 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및/또는 제4 최대 클럭 주파수 중 적어도 하나를 감소시켜 배터리(189)의 전압 강하를 감소시킬 수 있다. 중앙 처리 장치(240)는 배터리(189)의 전압 강하를 감소시켜 배터리(189)의 전압 레벨인 제1 전압 레벨을 제1 임계 전압보다 높게 유지할 수 있다. 중앙 처리 장치(240)는 배터리(189)의 전압 레벨을 제1 임계 전압보다 높게 유지하여 SMPL 리셋을 감소시킬 수 있다. 중앙 처리 장치(240)는 배터리(189)의 전압 레벨을 제1 임계 전압보다 높게 유지하여 자동 선적 모드가 발생하는 것을 감소시킬 수 있다. 이에 따라 중앙 처리 장치(240)는 전자 장치(101)의 사용 중 전자 장치(101)가 턴-오프 되는 현상을 감소시켜 전자 장치(101)의 사용 안정성을 증가시킬 수 있다.
도 3은 일 실시 예에 따른 전자 장치(예: 도 2의 전자 장치(101))의 제어 방법을 나타낸 흐름도(300)이다.
일 실시 예에 따른 전자 장치(101)의 프로세서(예: 도 2의 프로세서(120))는 동작 310에서, 전자 장치(101)의 제1 전압 레벨을 획득할 수 있다. 제1 전압 레벨은 배터리(예: 도 2의 배터리(189))의 전압 레벨일 수 있다. 프로세서(120)의 중앙 처리 장치((예: 도 2의 중앙 처리 장치(240)))는 프로세서(120) 내부의 전압 획득부(예: 도 2의 전압 획득부(210))에 제1 제어를 수행할 수 있다. 중앙 처리 장치(240)는 전압 획득부(210)를 이용하여 배터리(189)의 출력 단자의 전압을 측정할 수 있다.
일 실시 예에 따른 전자 장치(101)의 프로세서(120)는 동작 320에서, 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 전자 장치(101)의 프로세서(120)의 중앙 처리 장치(240)에 공급되는 클럭 신호인 제1 클럭의 클럭 주파수를 감소시킬 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 프로세서(120) 내부의 전압 비교부(예: 도 2의 전압 획득부(210))에 제2 제어를 수행할 수 있다. 프로세서(120)는 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 프로세서(120) 내부의 레지스터에 저장된 값 또는 설정된 비율로 제1 클럭의 클럭 주파수를 감소시킬 수 있다.
일 실시 예에 따른 전자 장치(101)의 프로세서(120)는 동작 330에서, 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 경우 중앙 처리 장치(240) 및/또는 복수의 블록들(예: 도 2의 제1 블록(251), 제2 블록(252), 및 제3 블록(253)) 각각에 설정된 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시킬 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 프로세서(120) 내부의 클럭 제어부(예: 도 2의 클럭 제어부(230))에 제3 제어를 수행할 수 있다. 중앙 처리 장치(240)는 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 경우 클럭 제어부(230)를 이용하여 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및/또는 제4 최대 클럭 주파수 중 적어도 하나를 감소시킬 수 있다.
도 4는 일 실시 예에 따른 배터리(189), 전력 관리 모듈(188), 및 프로세서(120)를 포함하는 전자 장치(100)를 나타낸 도면(400)이다. 전력 관리 모듈(188)은 PMIC(power management integrated circuit)일 수 있다. 프로세서(120)는 인터럽트 획득부(410), 경고 신호 레벨 결정부(420), 클럭 제어부(230), 중앙 처리 장치(240), 제1 블록(251), 제2 블록(252), 및/또는 제3 블록(253)을 포함할 수 있다.
일 실시 예에서, 전력 관리 모듈(188)은 제1 전압 레벨을 획득할 수 있다. 제1 전압 레벨은 배터리(189)의 전압 레벨일 수 있다. 전력 관리 모듈(188)은 배터리(189)의 출력 단자의 전압을 측정할 수 있다. 전력 관리 모듈(188)은 제1 전압 레벨과 관련된 인터럽트(interrupt) 신호를 생성할 수 있다. 전력 관리 모듈(188)은 인터럽트 신호를 프로세서(120)로 전달할 수 있다.
일 실시 예에서, 인터럽트 신호는 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 인에이블 될 수 있다. 인터럽트 신호는 제1 전압 레벨이 전자 장치(101)가 일반적인 동작을 수행하는 경우의 전압 레벨 범위인 경우 하이(high) 상태일 수 있다. 인터럽트 신호는 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 로우(low) 상태로 변화하면서 인에이블 될 수 있다.
일 실시 예에서, 인터럽트 획득부(410)는 인터럽트 신호를 획득할 수 있다. 인터럽트 획득부(410)는 인터럽트 획득 핀(pin) 및/또는 단자로 구현될 수 있다. 프로세서(120)는 전력 관리 모듈로(188)부터 제1 전압 레벨이 제1 임계 전압 이하인 경우 인에이블 되는 인터럽트 신호를 획득하여 제1 전압 레벨을 획득할 수 있다. 프로세서(120)는 인터럽트 신호가 인에이블 상태가 아닌 경우 제1 전압 레벨이 제1 임계 전압보다 높은 것으로 판단할 수 있다. 프로세서(120)는 인터럽트 신호가 인에이블 상태인 경우 제1 전압 레벨이 제1 임계 전압 이하인 것으로 판단할 수 있다. 인터럽트 획득부(410)는 인터럽트 신호를 경고 신호 레벨 결정부(420)로 전달할 수 있다.
일 실시 예에서, 경고 신호 레벨 결정부(420)는 중앙 처리 장치(240)로부터 제4 제어를 받을 수 있다. 예를 들어, 제4 제어는 인터럽트 핸들러를 통해 수행할 수 있다. 그러나 이에 한정되지 않으며, 중앙 처리 장치(240)는 제4 제어를 전력 관리 모듈(188)을 이용하여 수행할 수도 있다. 경고 신호 레벨 결정부(420)는 경고 신호의 레벨을 설정할 수 있다. 경고 신호는 제1 전압 레벨이 제1 임계 전압 이하인 경우를 알릴 수 있다. 경고 신호는 제1 전압 레벨이 제1 임계 전압 이하인 경우 SMPL 리셋이 적용될 수 있음을 알릴 수 있다. 경고 신호 레벨 결정부(420)는 제1 전압 레벨이 제1 임계 전압 이하인 경우 경고 신호의 레벨을 변화시킬 수 있다. 경고 신호 레벨 결정부(420)는 제1 전압 레벨이 제1 임계 전압 이하인 경우 경고 신호의 레벨을 하이 레벨에서 로우 레벨로 변화시킬 수 있다. 경고 신호 레벨 결정부(420)는 경고 신호를 클럭 제어부(230)로 전달할 수 있다.
일 실시 예에서, 클럭 제어부(230)는 중앙 처리 장치(240)로부터 제5 제어를 받을 수 있다. 예를 들어, 제5 제어는 인터럽트 핸들러를 통해 수행할 수 있다. 그러나 이에 한정되지 않으며, 중앙 처리 장치(240)는 제5 제어를 전력 관리 모듈(188)을 이용하여 수행할 수도 있다. 클럭 제어부(230)는 경고 신호를 수신할 수 있다. 클럭 제어부(230)는 경고 신호의 레벨에 따라 제1 전압 레벨이 제1 임계 전압 이하인지 여부를 판단할 수 있다. 클럭 제어부(230)는 제1 전압 레벨이 제1 임계 전압 이하인 것으로 판단한 경우 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및/또는 제4 최대 클럭 주파수 중 적어도 하나를 감소시킬 수 있다.
일 실시 예에서, 중앙 처리 장치(240)는 복수의 최대 클럭 주파수들 각각을 동적 전압 주파수 스케일링을 통해 설정할 수 있다. 클럭 제어부(230)는 중앙 처리 장치(240)에 대한 최대 클럭 주파수를 제1 최대 클럭 주파수로 설정할 수 있다. 클럭 제어부(230)는 중앙 처리 장치(240)에 공급되는 제1 클럭의 최대 클럭 주파수가 제1 최대 클럭 주파수를 넘지 않도록 제1 클럭을 제어할 수 있다. 클럭 제어부(230)는 제1 블록(251)에 대한 최대 클럭 주파수를 제2 최대 클럭 주파수로 설정할 수 있다. 클럭 제어부(230)는 제1 블록(251)에 공급되는 제2 클럭의 최대 클럭 주파수가 제2 최대 클럭 주파수를 넘지 않도록 제2 클럭을 제어할 수 있다. 클럭 제어부(230)는 제2 블록(252)에 대한 최대 클럭 주파수를 제2 최대 클럭 주파수로 설정할 수 있다. 클럭 제어부(230)는 제2 블록(252)에 공급되는 제3 클럭의 최대 클럭 주파수가 제3 최대 클럭 주파수를 넘지 않도록 제3 클럭을 제어할 수 있다. 클럭 제어부(230)는 제3 블록(253)에 대한 최대 클럭 주파수를 제4 최대 클럭 주파수로 설정할 수 있다. 클럭 제어부(230)는 제3 블록(253)에 공급되는 제4 클럭의 최대 클럭 주파수가 제4 최대 클럭 주파수를 넘지 않도록 제2 클럭을 제어할 수 있다. 클럭 제어부(230)는 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 것으로 판단한 경우 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및/또는 제4 최대 클럭 주파수 중 적어도 하나를 감소시킬 수 있다.
도 5는 일 실시 예에 따른 전자 장치(예: 도 4의 전자 장치(101))의 제어 방법을 나타낸 흐름도(500)이다.
일 실시 예에 따른 전자 장치(101)의 프로세서(예: 도 4의 프로세서(120))는 동작 510에서, 전력 관리 모듈(예: 도 4의 전력 관리 모듈(188))로부터 인터럽트를 획득할 수 있다. 프로세서(120)는 인터럽트 신호의 레벨이 로우 레벨인 경우 제1 전압 레벨이 제1 임계 전압 이하인 것으로 판단할 수 있다. 제1 전압 레벨은 배터리(예: 도 4의 배터리(189))의 전압 레벨일 수 있다.
일 실시 예에 따른 전자 장치(101)의 프로세서(120)는 동작 520에서, 인터럽트에 기반하여 경고 신호의 레벨을 결정할 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 인터럽트에 기반하여 경고 신호 레벨 결정부(예: 도 4의 경고 신호 레벨 결정부(420))에 대한 제4 제어를 수행할 수 있다. 경고 신호 레벨 결정부(420)는 제1 전압 레벨이 제1 임계 전압 이하인 것으로 판단한 경우 경고 신호를 활성화시킬 수 있다. 경고 신호 레벨 결정부(420)는 인터럽트 신호의 레벨이 로우 레벨인 경우 경고 신호의 레벨을 로우 레벨로 변화시킬 수 있다.
일 실시 예에 따른 전자 장치(101)의 프로세서(120)는 동작 530에서, 경고 신호에 기반하여 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시킬 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 제1 전압 레벨이 제1 임계 전압 이하인 경우 클럭 제어부(예: 도 4의 클럭 제어부(230))에 대한 제5 제어를 수행할 수 있다. 클럭 제어부(230)는 프로세서(120) 내부의 레지스터에 저장된 값 또는 설정된 비율만큼 최대 클럭 주파수를 감소시킬 수 있다. 예를 들어, 클럭 제어부(230)는 제1 전압 레벨이 제1 임계 전압 이하인 경우 최대 클럭 주파수를 절반으로 감소시킬 수 있다.
도 6은 일 실시 예에 따른 배터리(189), 전력 관리 모듈(188), 프로세서(120), 및 온도 측정부(630)를 포함하는 전자 장치(101)를 나타낸 도면(600)이다.
일 실시 예에서, 전력 관리 모듈(189)은 제1 전압 레벨을 측정할 수 있다. 제1 전압 레벨은 배터리(189)의 전압 레벨일 수 있다. 전력 관리 모듈(189)은 제1 전압 레벨이 제1 임계 전압 이하인 경우 SMPL 경고 신호를 생성할 수 있다. SMPL 경고 신호는 SMPL 리셋이 발생하여 전자 장치(101)가 턴-오프 되기 이전에 프로세서(120)가 클럭을 조정하는 경고 신호일 수 있다. 제1 전압 레벨이 제1 임계 전압 이하인 경우 SMPL 경고 신호의 레벨이 변화할 수 있다. 예를 들어, 제1 전압 레벨이 제1 임계 전압 이하인 경우 SMPL 경고 신호의 레벨이 하이 레벨에서 로우 레벨로 변화할 수 있다. 전력 관리 모듈(189)은 프로세서(120)의 레지스터(610)에 SMPL 경고 신호를 전달할 수 있다.
일 실시 예에서, 레지스터(610)는 SMPL 경고 신호를 수신할 수 있다. 레지스터(610)는 SMPL 경고 신호의 레벨에 따라 SMPL 경고 인터럽트 요청(SMPL WARN IRQ)을 생성할 수 있다. 레지스터(610)는 SMPL 경고 인터럽트 요청을 프로세서(120)의 클럭 분주기(clock divider)(620)로 전달할 수 있다. 레지스터(610)는 SMPL 경고 인터럽트 요청을 클럭 제어부(230)로 전달할 수 있다.
일 실시 예에서, 클럭 분주기(620)는 SMPL 경고 인터럽트 요청에 대응하여 제1 클럭을 제어할 수 있다. 클럭 분주기(620)는 SMPL 경고 인터럽트 요청이 수신되는 경우 중앙 처리 장치(240)에 공급되는 제1 클럭의 클럭 주파수를 감소시킬 수 있다. 클럭 분주기(620)는 제1 클럭의 클럭 주파수를 절반으로 감소시킬 수 있다.
일 실시 예에서, 클럭 제어부(230)는 SMPL 경고 인터럽트 요청을 수신할 수 있다. 클럭 제어부(230)는 클럭 분주기(620)로부터 제1 클럭의 클럭 주파수를 절반으로 감소시킨 시점과 관련된 정보를 수신할 수 있다. 클럭 제어부(230)는 클럭 분주기(620)가 제1 클럭의 클럭 주파수를 절반으로 감소시킨 시점으로부터 제1 시간이 경과한 이후에 SMPL 경고 인터럽트 요청이 유지되는지 여부를 확인할 수 있다.
일 실시 예에서, 온도 측정부(630)는 배터리(189)의 온도를 측정할 수 있다. 온도 측정부(630)는 배터리(189)의 주변의 온도를 측정할 수 있다. 온도 측정부(630)는 서미스터(thermistor)를 포함할 수 있다. 온도 측정부(630)는 프로세서(120)와 별도로 배치될 수 있다. 온도 측정부(630)는 배터리(189)와 인접하도록 배치될 수 있다. 온도 측정부(630)는 배터리(189)의 온도를 주기 설정부(640)로 전달할 수 있다.
일 실시 예에서, 주기 설정부(640)는 제1 시간을 설정할 수 있다. 주기 설정부(640)는 프로세서(120)와 별도로 배치될 수 있다. 그러나 이에 한정되지 않으며, 주기 설정부(640)는 프로세서(120)에 포함될 수 있다. 주기 설정부(640)는 제1 시간을 배터리(189)의 온도를 수신할 수 있다. 주기 설정부(640)는 설정한 제1 시간을 타이머(650)로 전달할 수 있다.
일 실시 예에서, 주기 설정부(640)는 배터리(189)의 온도에 따라 제1 시간을 설정할 수 있다. 주기 설정부(640)는 배터리(189)의 온도가 제1 온도 이상인 경우 상온 상태로 판단할 수 있다. 주기 설정부(640)는 배터리(189)의 온도가 제1 온도 미만인 경우 저온 상태로 판단할 수 있다. 주기 설정부(640)는 상온 상태에서 제1 시간을 제1 값으로 설정할 수 있다. 주기 설정부(640)는 저온 상태에서 제1 시간을 제2 값으로 설정할 수 있다.
일 실시 예에서, 제1 값은 상온 상태에서 SMPL 리셋 동작 또는 자동 선적 모드에 의하여 전자 장치(101)가 턴-오프 되는 시간에 따라 설정될 수 있다. 제2 값은 저온 상태에서 SMPL 리셋 동작 또는 자동 선적 모드에 의하여 전자 장치(101)가 턴-오프 되는 시간에 따라 설정될 수 있다. 예를 들어, 상온 상태에서는 제1 전압 레벨이 제1 임계 전압보다 낮은 경우 약 100㎳ 이후 전자 장치(101)가 턴-오프 될 수 있다. 다른 예로, 저온 상태에서는 제1 전압 레벨이 제1 임계 전압보다 낮은 경우 약 1초 이후 전자 장치(101)가 턴-오프 될 수 있다. 주기 설정부(640)는 제1 전압 레벨이 제1 임계 전압보다 낮은 시간이 전자 장치(101)가 턴-오프 되는 시간의 약 10% 동안 유지되는 경우 제1 시간이 경과한 것으로 판단할 수 있다. 이에 따라, 주기 설정부(640)는 제1 값을 10㎳로 설정하고, 제2 값을 100㎳로 설정할 수 있다.
일 실시 예에서, 타이머(650)는 중앙 처리 장치(240)로부터 제6 제어를 받을 수 있다. 예를 들어, 제6 제어는 인터럽트 핸들러를 통해 수행할 수 있다. 그러나 이에 한정되지 않으며, 중앙 처리 장치(240)는 제6 제어를 전력 관리 모듈(188)을 이용하여 수행할 수도 있다. 타이머(650)는 주기 설정부(640)로부터 설정된 제1 시간을 수신할 수 있다. 타이머(650)는 프로세서(120) 내부에 포함될 수 있다. 그러나 이에 한정되지 않으며, 타이머(650)는 프로세서(120)와 별도로 배치될 수 있다. 타이머(650)는 주기 설정부(640)로부터 제1 시간을 수신한 시점부터 경과한 시간을 측정할 수 있다.
일 실시 예에서, 타이머(650)는 카운터(counter)로 대체되거나, 카운터와 같이 프로세서(120) 내에 배치될 수 있다. 카운터 (미도시)로 최대 클럭 주파수의 감소 횟수를 계산할 수 있다. 타이머(650)만 배치된 경우, 제1 시간을 수신한 시점부터 경과 시간을 연속적으로 측정할 수 있다. 카운터만 배치된 경우, 제1 시간을 수신한 시점부터 경과 시점을 불연속적으로 측정할 수 있다. 타이머(650) 및 카운터가 모두 포함된 경우, 제1 시간을 수신한 시점부터 경과 시간 및 임계 시점을 보다 정확하게 측정할 수 있다. 예를 들어, 카운터만 배치된 경우, 카운터는 주기 설정부(640)로부터 제1 시간을 수신한 시점부터 일정 주기가 경과할 때마다 증가하는 값을 가질 수 있다.
일 실시 예에서, 클럭 제어부(230)는 중앙 처리 장치(240)로부터 제7 제어를 받을 수 있다. 예를 들어, 제7 제어는 인터럽트 핸들러를 통해 수행할 수 있다. 그러나 이에 한정되지 않으며, 중앙 처리 장치(240)는 제7 제어를 전력 관리 모듈(188)을 이용하여 수행할 수도 있다. 클럭 제어부(230)는 제1 시간이 경과한 이후에도 SMPL 경고 인터럽트 요청이 유지되는 경우 중앙 처리 장치(240), 제1 블록(251), 제2 블록(252), 및 제3 블록(253) 중 적어도 하나 이상의 최대 클럭 주파수를 감소시킬 수 있다.
일 실시 예에서, 프로세서(120)의 중앙 처리 장치(240)는 클럭 제어부(230)를 이용하여 제1 시간이 경과하는 경우 중앙 처리 장치(240), 제1 블록(251), 제2 블록(252), 및 제3 블록(253) 중 적어도 하나 이상의 최대 클럭 주파수를 감소시킬 수 있다. 카운터(미도시)는 최대 클럭 주파수의 감소 횟수를 계산할 수 있다. 중앙 처리 장치(240)는 카운터에서 최대 클럭 주파수의 감소 횟수를 계산할 수 있다. 예를 들어, 타이머(650)는 최대 클럭 주파수가 1회 감소할 때마다 감소 횟수를 1회씩 증가시킬 수 있다.
일 실시 예에서, 프로세서(120)의 중앙 처리 장치(240)는 카운터에서 최대 클럭 주파수의 감소 횟수를 계산할 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 카운터에서 측정한 감소 횟수가 지정된 제1 횟수 미만이고 제1 시간이 경과하는 경우 제1 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 카운터에서 감소 횟수가 지정된 제1 횟수 미만이고 제1 시간이 경과하는 경우 감소 횟수를 증가시킬 수 있다. 제1 횟수는 제1 최대 클럭 주파수를 감소시키도록 레지스터(610)에 미리 저장된 횟수일 수 있다. 예를 들어, 제1 최대 클럭 주파수를 10회 제어하는 것이 바람직한 경우, 레지스터(610)에는 제1 횟수를 10회로 저장할 수 있다. 중앙 처리 장치(240)는 타이머(650)에서 측정한 감소 횟수가 10회 미만인 경우 제1 최대 클럭 주파수를 감소시킬 수 있다.
일 실시 예에서, 프로세서(120)의 중앙 처리 장치(240)는 타이머(650)에서 측정한 최대 클럭 주파수의 감소 횟수가 제1 횟수 이상이고 제1 시간이 경과하는 경우 중앙 처리 장치(240), 제1 블록(251), 제2 블록(252), 및 제3 블록(253) 각각에 설정된 최대 클럭 주파수인 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및 제4 최대 클럭 주파수를 감소시킬 수 있다. 예를 들어, 중앙 처리 장치(240)는 카운터의 감소 횟수가 제1 횟수 이상인 경우 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및 제4 최대 클럭 주파수를 모두 감소시킬 수 있다. 중앙 처리 장치(240)는 카운터의 감소 횟수가 제1 카운트 이상이면서 제1 전압 레벨이 제1 임계 전압 이하인 경우 전자 장치(101)의 턴-오프를 방지하기 위해 중앙 처리 장치(240), 제1 블록(251), 제2 블록(252), 및 제3 블록(253) 모두 제어가 필요한 상태로 판단할 수 있다.
일 실시 예에서, 프로세서(120)의 중앙 처리 장치(240)는 카운터의 최대 클럭 주파수의 감소 횟수가 제1 횟수 이상이고 제1 횟수보다 큰 제2 횟수 이하이면서 배터리(189)의 전압 레벨이 제1 전압 이하인 경우 제1 최대 클럭 주파수 및 제2 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 카운터의 감소 횟수가 제2 횟수 이상이고 제2 횟수보다 큰 제3 횟수 이하이면서 제1 전압 레벨이 제1 임계 전압 이하인 경우 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 및 제3 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 카운터의 감소 횟수가 제3 횟수 이상이면서 제1 전압 레벨이 제1 임계 전압 이하인 경우 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및 제4 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 카운터의 최대 클럭 주파수의 감소 횟수가 증가할수록 전자 장치(101)의 턴-오프를 방지하기 위해 최대 클럭 주파수를 추가적으로 제어할 수 있다.
일 실시 예에서, 프로세서(120)의 중앙 처리 장치(240)는 제1 시간이 경과하는 횟수에 비례하여 적어도 하나의 최대 클럭 주파수를 단계적으로 감소시킬 수 있다. 중앙 처리 장치(240)는 레지스터(610)에 저장된 비율 또는 값만큼 적어도 하나의 최대 클럭 주파수를 1단계(step) 감소시킬 수 있다. 예를 들어, 중앙 처리 장치(240)는 제1 시간이 경과하는 횟수에 비례하여 적어도 하나의 최대 클럭 주파수를 절반으로 감소시킬 수 있다. 프로세서(120)는 제1 시간이 경과하는 횟수에 비례하여 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 제3 최대 클럭 주파수, 및 제4 최대 클럭 주파수 중 적어도 하나를 절반으로 감소시킬 수 있다.
일 실시 예에서, 프로세서(120)의 중앙 처리 장치(240)는 복수의 블록들(251, 252, 253) 중 소비 전류가 큰 블록에 설정된 최대 클럭 주파수를 감소시키도록 설정될 수 있다. 예를 들어, 제3 블록(253)이 가장 많은 전류를 소비하고, 제2 블록(252)이 다음으로 많은 전류를 소비하고, 제1 블록(251)이 가장 적은 전류를 소비할 수 있다. 중앙 처리 장치(240)는 카운터의 최대 클럭 주파수의 감소 횟수가 제1 횟수 이상이고 제1 횟수보다 큰 제2 횟수 이하이면서 배터리(189)의 전압 레벨이 제1 전압 이하인 경우 제3 블록(253)에 설정된 제4 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 카운터의 최대 클럭 주파수의 감소 횟수가 제2 횟수 이상이고 제2 횟수보다 큰 제3 횟수 이하이면서 배터리(189)의 전압 레벨이 제1 전압 이하인 경우 제2 블록(252)에 설정된 제3 최대 클럭 주파수를 추가적으로 감소시킬 수 있다. 중앙 처리 장치(240)는 카운터의 최대 클럭 주파수의 감소 횟수가 제3 횟수 이상이면서 배터리(189)의 전압 레벨이 제1 전압 이하인 경우 제1 블록(251)에 설정된 제2 최대 클럭 주파수를 추가적으로 감소시킬 수 있다.
도 7은 일 실시 예에 따른 전자 장치(예: 도 6의 전자 장치(101))의 제어 방법을 나타낸 흐름도(700)이다.
일 실시 예에 따른 전자 장치(101)의 프로세서(예: 도 6의 프로세서(120))는 동작 710에서, SMPL 경고 신호를 획득할 수 있다. 제1 전압 레벨이 제1 임계 전압 이하인 경우 전력 관리 모듈(188)에서 SMPL 경고 신호의 레벨을 변화시켜 SMPL 경고 신호를 활성화할 수 있다. 제1 전압 레벨은 배터리(예: 도 6의 배터리(189))일 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 활성화된 SMPL 경고 신호를 수신하는 경우 제1 전압 레벨이 제1 임계 전압 이하인 것으로 판단할 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 720에서, 배터리(189)의 온도에 기반하여 제1 시간을 설정할 수 있다. 온도 측정부(예: 도 6의 온도 측정부(630)는 배터리(189)의 온도를 측정할 수 있다. 주기 설정부(640)는 배터리(189)의 온도를 수신하여 제1 시간을 설정할 수 있다. 주기 설정부(640)는 배터리(189)의 온도에 따라 전자 장치(101)가 턴-오프 되기까지 소요되는 시간에 비례하도록 제1 시간을 설정할 수 있다. 예를 들어, 주기 설정부(640)는 배터리(189)가 상온 모드인 경우 전자 장치(101)가 턴-오프 되기까지 소요되는 시간이 약 1초인 경우 제1 시간을 100㎳로 설정할 수 있다. 다른 예로, 주기 설정부(640)는 배터리(189)가 저온 모드인 경우 전자 장치(101)가 턴-오프 되기까지 소요되는 시간이 약 100㎳인 경우 제1 시간을 10㎳로 설정할 수 있다.
일 실시 예에 따른 전자 장치(101)의 프로세서(120)는 동작 730에서, 제1 클럭의 최대 클럭 주파수를 감소시키면서 감소 횟수를 계산할 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 배터리(189)의 전압이 제1 전압 이하인 경우 제1 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 제1 최대 클럭 주파수를 감소시킨 횟수를 카운터에서 계산할 수 있다.
일 실시 예에 따른 전자 장치(101)의 프로세서(120)는 동작 740에서, 카운터의 감소 횟수가 제1 횟수에 도달하는 경우 복수의 최대 클럭 주파수들을 추가적으로 감소시킬 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 카운터의 최대 클럭 주파수의 감소 횟수가 제1 횟수에 도달할 때까지 제1 전압 레벨이 제1 임계 전압 이하인 경우 제1 블록(251), 제2 블록(252), 및 제3 블록(253)에 설정된 최대 클럭 주파수들에 대한 추가적인 제어를 수행할 수 있다.
도 8은 일 실시 예에 따른 전자 장치(예: 도 6의 전자 장치(101))의 제어 방법을 나타낸 흐름도(800)이다.
일 실시 예에 따른 전자 장치(101)는 동작 810에서, SMPL 경고 인터럽트 요청을 인에이블 할 수 있다. 전력 관리 모듈(예: 도 6의 전력 관리 모듈(188))은 제1 전압 레벨을 측정할 수 있다. 제1 전압 레벨은 배터리(예: 도 6의 배터리(189))의 전압 레벨일 수 있다 .전력 관리 모듈(188)은 제1 전압 레벨이 제1 임계 전압 이하인 경우 SMPL 리셋이 발생할 수 있다는 SMPL 경고 신호를 프로세서(예: 도 6의 프로세서(120))로 전달할 수 있다. 프로세서(120)는 SMPL 경고 신호를 수신하는 경우 SMPL 경고 인터럽트 요청의 레벨을 변화시킬 할 수 있다. 예를 들어, 프로세서(120)는 SMPL 경고 신호를 수신하는 경우 SMPL 경고 인터럽트 요청의 레벨을 하이 레벨에서 로우 레벨로 변화시킬 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 820에서, SMPL 경고 인터럽트 요청을 디스에이블 할 수 있다. 전자 장치(101)의 프로세서(120)는 SMPL 경고 인터럽트 요청을 수신한 경우 제1 전압 레벨이 제1 임계 전압 이하인 것을 알고 SMPL 경고 신호를 생성할 수 있다. 프로세서(120)는 SMPL 경고 신호를 생성한 경우 SMPL 경고 인터럽트 요청은 디스에이블 상태로 원복할 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 820에서, 하드웨어적으로 중앙 처리 장치(예: 도 6의 중앙 처리 장치(240)) 주파수를 감소시키고 타이머(예: 도 6의 타이머(650))를 시작할 수 있다. 프로세서(120)는 레지스터(예: 도 6의 레지스터(610))에 지정된 값 또는 지정된 비율만큼 중앙 처리 장치에 공급되는 클럭의 주파수를 감소시킬 수 있다. 프로세서(120)는 클럭의 최대 클럭 주파수에 대한 추가적인 제어를 수행하기 위한 타이머(650)의 카운터를 시작할 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 830에서, 제1 시간이 경과하는 동안 SMPL 경고가 로우 레벨을 유지하는지 여부를 확인할 수 있다. 제1 전압 레벨이 제1 임계 전압 이하인 상태를 유지하는 경우 SMPL 경고가 로우 레벨을 유지할 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 SMPL 경고가 로우 레벨을 유지하는 경우 제1 전압 레벨과 관련된 추가적인 제어가 필요한 경우로 판단할 수 있다. 중앙 처리 장치(240)는 제1 시간이 경과하는 동안 SMPL 경고가 로우 레벨을 유지하는 경우(동작 830 - YES) 동작 840으로 진행할 수 있다. 중앙 처리 장치(240)는 제1 시간이 경과하기 이전에 SMPL 경고가 하이 레벨로 변화하는 경우(동작 830 - NO) 동작 850으로 진행할 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 840에서, 중앙 처리 장치(240)의 최대 클럭 주파수를 감소시킬 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 중앙 처리 장치(240)에 동적 전압 주파수 스케일링을 통해 설정된 제1 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 제1 최대 클럭 주파수를 제1 시간이 경과할 때마다 감소시킬 수 있다. 중앙 처리 장치(240)는 제1 최대 클럭 주파수를 지정된 값 또는 지정된 비율만큼 감소시킬 수 있다. 예를 들어, 중앙 처리 장치(240)는 제1 최대 클럭 주파수를 절반으로 감소시킬 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 840에서, 최대 클럭 주파수의 감소 횟수를 계산할 수 있다. 카운터는 최대 클럭 주파수의 감소 횟수를 계산할 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 제1 최대 클럭 주파수를 감소시키는 경우 카운터에서 최대 클럭 주파수의 감소 횟수를 계산할 수 있다. 중앙 처리 장치(240)는 제1 시간이 경과하여 카운터의 감소 횟수를 1회 증가시킬 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 850에서, 최대 클럭 주파수들을 원복하고 타이머(650)를 초기화할 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 SMPL 경고가 하이 레벨로 변화하는 경우 제1 전압 레벨이 제1 임계 전압을 초과하는 것으로 판단할 수 있다. 중앙 처리 장치(240)는 제1 전압 레벨이 제1 임계 전압을 초과하는 경우 배터리(189)의 전압이 정상 범위로 돌아온 것으로 판단할 수 있다. 중앙 처리 장치(240)는 제1 전압 레벨이 제1 임계 전압을 초과하는 경우 동적 전압 주파수 스케일링 상으로 설정된 복수의 최대 클럭 주파수들을 원복하도록 설정될 수 있다. 중앙 처리 장치(240)는 제1 전압 레벨이 제1 임계 전압을 초과하는 경우 중앙 처리 장치(240)에 설정된 최대 클럭 주파수를 원래 값으로 복원할 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 860에서, 감소 횟수가 제1 횟수에 도달하는 동안 SMPL 경고가 로우 레벨을 유지하는지 여부를 확인할 수 있다. 제1 전압 레벨이 제1 임계 전압 이하인 상태를 유지하는 경우 SMPL 경고가 로우 레벨을 유지할 수 있다. 프로세서(120)는 타이머(650)에서 측정한 최대 클럭 주파수의 감소 횟수가 제1 횟수에 도달할 때까지 SMPL 경고가 로우 레벨을 유지하는 경우 중앙 처리 장치(240)에 더하여 복수의 블록들(예: 도 6의 제1 블록(251), 제2 블록(252), 및 제3 블록(253)에 대한 추가적인 제어가 필요한 경우로 판단할 수 있다. 프로세서(120)는 감소 횟수가 제1 횟수에 도달하는 동안 SMPL 경고가 로우 레벨을 유지하는 경우(동작 860 - YES) 동작 870으로 진행할 수 있다. 프로세서(120)는 감소 횟수가 제1 횟수에 도달하기 이전에 SMPL 경고가 하이 레벨로 변화하는 경우(동작 860 - NO) 동작 850으로 진행할 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 870에서, 중앙 처리 장치(240)의 최대 클럭 주파수를 감소시킬 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 중앙 처리 장치(240)에 동적 전압 주파수 스케일링으로 설정된 제1 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 제1 최대 클럭 주파수를 제1 시간이 경과할 때마다 감소시킬 수 있다. 중앙 처리 장치(240)는 제1 최대 클럭 주파수를 지정된 값 또는 지정된 비율만큼 감소시킬 수 있다. 예를 들어, 중앙 처리 장치(240)는 제1 최대 클럭 주파수를 절반으로 감소시킬 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 870에서, 그래픽 처리 장치(예: 도 6의 제1 블록(251))의 최대 클럭 주파수를 감소시킬 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 그래픽 처리 장치(251)에 동적 전압 주파수 스케일링으로 설정된 제2 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 제2 최대 클럭 주파수를 제1 최대 클럭 주파수와 같이 감소시킬 수 있다. 그러나 이에 한정되지 않으며, 중앙 처리 장치(240)는 제2 최대 클럭 주파수를 제1 최대 클럭 주파수와 별도로 설정할 수 있다. 중앙 처리 장치(240)는 제2 최대 클럭 주파수를 제1 시간이 경과할 때마다 감소시킬 수 있다. 중앙 처리 장치(240)는 제2 최대 클럭 주파수를 지정된 값 또는 지정된 비율만큼 감소시킬 수 있다. 예를 들어, 중앙 처리 장치(240)는 제2 최대 클럭 주파수를 절반으로 감소시킬 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 870에서, 신경망 처리 장치(예: 도 6의 제2 블록(252))의 최대 클럭 주파수를 감소시킬 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 신경망 처리 장치(252)에 동적 전압 주파수 스케일링으로 설정된 제3 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 제3 최대 클럭 주파수를 제1 최대 클럭 주파수 및 제2 최대 클럭 주파수와 같이 감소시킬 수 있다. 그러나 이에 한정되지 않으며, 중앙 처리 장치(240)는 제3 최대 클럭 주파수를 제1 최대 클럭 주파수 및/또는 제2 최대 클럭 주파수와 별도로 설정할 수 있다. 중앙 처리 장치(240)는 제3 최대 클럭 주파수를 제1 시간이 경과할 때마다 감소시킬 수 있다. 중앙 처리 장치(240)는 제3 최대 클럭 주파수를 지정된 값 또는 지정된 비율만큼 감소시킬 수 있다. 예를 들어, 중앙 처리 장치(240)는 제3 최대 클럭 주파수를 절반으로 감소시킬 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 870에서, 버스(예: 도 6의 제3 블록(253))의 최대 클럭 주파수를 감소시킬 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 버스 (253)에 동적 전압 주파수 스케일링으로 설정된 제4 최대 클럭 주파수를 감소시킬 수 있다. 중앙 처리 장치(240)는 제4 최대 클럭 주파수를 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 및 제3 최대 클럭 주파수와 같이 감소시킬 수 있다. 그러나 이에 한정되지 않으며, 중앙 처리 장치(240)는 제4 최대 클럭 주파수를 제1 최대 클럭 주파수, 제2 최대 클럭 주파수, 및/또는 제3 최대 클럭 주파수와 별도로 설정할 수 있다. 중앙 처리 장치(240)는 제4 최대 클럭 주파수를 제1 시간이 경과할 때마다 감소시킬 수 있다. 중앙 처리 장치(240)는 제4 최대 클럭 주파수를 지정된 값 또는 지정된 비율만큼 감소시킬 수 있다. 예를 들어, 중앙 처리 장치(240)는 제4 최대 클럭 주파수를 절반으로 감소시킬 수 있다.
일 실시 예에 따른 전자 장치(101)는 동작 880에서, SMPL 경고가 하이 레벨로 변화하였는지 여부를 확인할 수 있다. 제1 전압 레벨이 제1 임계 전압보다 높게 변화하는 경우 SMPL 경고가 하이 레벨로 변화할 수 있다. SMPL 경고가 하이 레벨로 변화하는 경우 중앙 처리 장치(240) 및 복수의 블록들(예: 도 6의 제1 블록(251), 제2 블록(252), 및 제3 블록(253)에 대한 추가적인 제어가 더 이상 필요하지 않다고 판단할 수 있다. 프로세서(120)의 중앙 처리 장치(240)는 SMPL 경고가 하이 레벨로 변화하는 경우(동작 880 - YES) 동작 850으로 진행할 수 있다. 중앙 처리 장치(240)는 SMPL 경고가 로우 레벨을 유지하는 경우(동작 880 - NO) 동작 870으로 되돌아갈 수 있다. 중앙 처리 장치(240)는 SMPL 경고가 하이 레벨로 변화할 때까지 중앙 처리 장치(240) 및 복수의 블록들(251, 252, 253)에 설정된 클럭들의 최대 클럭 주파수를 감소시킬 수 있다.
일 실시예에 따르면, 타이머(도 6의 타이머(650))는 다른(another) 카운터(미도시)로 대체될 수도 있다. 예를 들어, 프로세서(120)는 프로세서(120)의 내부 또는 외부의 클럭을 세어서, 일정한 개수가 되면 다른(another) 카운터의 값을 증가시킬 수 있다. 예를 들어, 다른(another) 카우터가 지정된 횟수(예: 100회) 이상이고 제1 전압 레벨이 제1 임계 전압 이하인 경우 중앙 처리 장치(240) 및/또는 복수의 블록들(251, 252, 253) 각각에서 설정된 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시킬 수 있다.
일 실시예에 따르면, 카운터(미도시)는 다른(another) 타이머로 대체될 수도 있다. 예를 들어, 프로세서(120)는 배터리(189)의 전압 레벨이 제2 전압 이하로 제2 시간이 경과하는 경우 복수의 블록들(251, 252, 253)의 최대 클럭 주파수들을 추가적으로 감소시킬 수 있다. 다른 예를 들어, 프로세서(120)는 배터리(189)의 전압 레벨이 제3 전압 이하로 제3 시간이 경과하는 경우 복수의 블록들(251, 252, 253)의 최대 클럭 주파수들을 추가적으로 감소시킬 수 있다.
도 9는 일 실시 예에 따른 배터리(189), 프로세서(120), 디스플레이 모듈(160), 카메라 모듈(180), 및 음향 출력 모듈(155)을 포함하는 전자 장치(101)를 나타낸 도면(900)이다.
일 실시 예에서, 전자 장치(101)는 디스플레이(예: 디스플레이 모듈(160), 카메라(예: 카메라 모듈(180)), 및 스피커(예: 음향 출력 모듈(155))를 더 포함할 수 있다. 전자 장치(101)는 다양한 기능을 수행하기 위한 다양한 모듈들을 가질 수 있다.
일 실시 예에서, 프로세서(120)는 제1 전압 레벨을 획득할 수 있다. 제1 전압 레벨은 배터리(189)의 전압 레벨일 수 있다. 프로세서(120)는 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우를 감지할 수 있다. 프로세서(120)는 제1 전압 레벨이 제1 임계 전압 이하로 된 시점부터 시간을 측정할 수 있다. 프로세서(120)는 제1 전압 레벨이 제1 임계 전압 이하로 제1 시간이 경과하였는지 여부를 판단할 수 있다.
일 실시 예에서, 프로세서(120)는 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 경우 디스플레이(160)의 휘도, 카메라(180)의 해상도, 및 스피커(155)의 음량 중 적어도 하나 이상을 감소시키도록 설정될 수 있다. 일 실시 예에서, 프로세서(120)는 제1 시간이 경과한 후 제1 전압 레벨이 제1 임계 전압 이하인 경우 배터리(189)의 부하 전류를 감소시키기 위한 제어를 수행할 수 있다. 프로세서(120)는 배터리(189)의 부하 전류를 감소시키기 위하여 디스플레이(160)의 휘도를 감소시킬 수 있다. 프로세서(120)는 배터리(189)의 부하 전류를 감소시키기 위하여 카메라(180)의 해상도를 감소시킬 수 있다. 프로세서(120)는 배터리(189)의 부하 전류를 감소시키기 위하여 스피커(155)의 음량을 감소시킬 수 있다. 프로세서(120)는 배터리(189)의 부하 전류를 감소시켜 제1 전압 레벨이 제1 임계 전압보다 높은 상태를 유지하도록 디스플레이(160), 카메라(180), 및/또는 스피커(155)를 제어할 수 있다.
다양한 실시 예에 따른 전자 장치(예: 도 2의 전자 장치(101))는 중앙 처리 장치(central processing unit, CPU)(예: 도 2의 중앙 처리 장치(240)) 및 복수의 블록(intellectual property block, IP block)들(예: 도 2의 복수의 블록들(251, 252, 253))을 포함하는 프로세서(예: 도 2의 프로세서(120)) 및 상기 프로세서(120)와 작동적으로 연결된 메모리(예: 도 1의 메모리(130))를 포함하고, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 상기 전자 장치(101)의 제1 전압 레벨을 획득하고, 상기 획득된 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 상기 중앙 처리 장치(240)에 공급되는 클럭 신호인 제1 클럭의 클럭 주파수를 감소시키고, 및 제1 시간이 경과한 후 상기 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 중앙 처리 장치(240) 및/또는 상기 복수의 블록들(251, 252, 253) 각각에 설정된 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시키도록 하는 하나 이상의 인스트럭션들(instructions)을 저장할 수 있다.
일 실시 예에서, 상기 전자 장치(101)는 배터리(예: 도 2의 배터리(189))를 더 포함하고, 상기 제1 전압 레벨은 상기 배터리(189)의 전압일 수 있다.
일 실시 예에서, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 전압 획득부(210)를 이용하여 상기 배터리(189)의 출력 단자의 전압을 측정하여 상기 제1 전압 레벨을 획득하도록 하는 인스트럭션을 더 저장할 수 있다.
일 실시 예에서, 상기 전자 장치(101)는 전력 관리 모듈(예: 도 4의 전력 관리 모듈(188))을 더 포함하고, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 상기 전력 관리 모듈(188)로부터 상기 제1 전압 레벨이 상기 제1 전압 이하인 경우 인에이블 되는 인터럽트(interrupt) 신호를 획득하여 상기 배터리(189)의 상기 제1 전압 레벨을 획득하도록 하는 인스트럭션을 더 저장할 수 있다.
일 실시 예에서, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 상기 제1 시간을 상기 배터리(189)의 온도에 기반하여 설정하도록 하는 인스트럭션을 더 저장할 수 있다.
일 실시 예에서, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 상기 복수의 최대 클럭 주파수들 각각을 동적 전압 주파수 스케일링(dynamic voltage frequency scaling, DVFS)을 통해 설정하고, 상기 제1 시간이 경과한 후 상기 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 중앙 처리 장치(240)에 설정된 제1 최대 클럭 주파수, 상기 복수의 블록들(251, 252, 253) 중 그래픽 처리 장치(graphic processing unit, GPU)(예: 도 2의 제1 블록(251))에 설정된 제2 최대 클럭 주파수, 상기 복수의 블록들(251, 252, 253) 중 신경 처리 장치(neural processing unit, NPU)(예: 도 2의 제2 블록(252))에 설정된 제3 최대 클럭 주파수, 및 상기 복수의 블록들(251, 252, 253) 중 버스(BUS)(예: 도 2의 제3 블록(253))에 설정된 제4 최대 클럭 주파수 중 적어도 하나 이상을 감소시키도록 하는 인스트럭션을 더 저장할 수 있다.
일 실시 예에서, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 상기 제1 시간이 경과하는 경우 상기 제1 최대 클럭 주파수를 감소시키면서 상기 제1 최대 클럭 주파수의 감소 횟수를 계산하고, 상기 감소 횟수가 지정된 제1 횟수 이상인 경우 상기 제1 최대 클럭 주파수, 상기 제2 최대 클럭 주파수, 상기 제3 최대 클럭 주파수, 및 상기 제4 최대 클럭 주파수를 감소시키도록 하는 인스트럭션을 더 저장할 수 있다.
일 실시 예에서, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 상기 복수의 블록들(251, 252, 253) 중 소비 전류가 큰 블록에 설정된 최대 클럭 주파수를 감소시키도록 하는 인스트럭션을 더 저장할 수 있다.
일 실시 예에서, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 상기 제1 시간이 경과하는 횟수에 비례하여 상기 적어도 하나의 최대 클럭 주파수를 단계적으로 감소시키도록 하는 인스트럭션을 더 저장할 수 있다.
일 실시 예에서, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 상기 제1 전압 레벨이 상기 제1 임계 전압을 초과하는 경우 상기 감소된 적어도 하나의 최대 클럭 주파수를 원복하도록 하는 인스트럭션을 더 저장할 수 있다.
일 실시 예에서, 디스플레이(예: 도 9의 디스플레이 모듈(160)), 카메라(예: 도 9의 카메라 모듈(180)), 및 스피커(예: 도 9의 음향 출력 모듈(155))를 더 포함하고, 상기 메모리(130)는, 실행 시에, 상기 프로세서(120)가, 상기 제1 시간이 경과한 후 상기 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 디스플레이(160)의 휘도, 상기 카메라(180)의 해상도, 및 상기 스피커(155)의 음량 중 적어도 하나 이상을 감소시키도록 하는 인스트럭션을 더 저장할 수 있다.
다양한 실시 예에 따른 전자 장치(101)의 제어 방법은, 상기 전자 장치(101)의 제1 전압 레벨을 획득하는 동작(예: 도 3의 동작 310), 상기 획득된 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 상기 전자 장치(101)의 프로세서(120)의 중앙 처리 장치(240)에 공급되는 클럭 신호인 제1 클럭의 클럭 주파수를 감소시키는 동작(예: 도 3의 동작 320), 및 제1 시간이 경과한 후 상기 획득된 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 중앙 처리 장치(240) 및/또는 상기 프로세서(120)의 복수의 블록들(251, 252, 253) 각각에 설정된 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시키는 동작(예: 도 3의 동작 330)을 포함할 수 있다.
일 실시 예에서, 상기 제1 전압 레벨은 배터리(189)의 전압 레벨일 수 있다.
일 실시 예에서, 상기 제1 전압 레벨을 획득하는 동작(동작 310)은, 상기 프로세서(120) 내부의 전압 획득부(210)를 이용하여 상기 배터리(189)의 출력 단자의 전압을 측정하는 동작을 포함할 수 있다.
일 실시 예에서, 상기 제1 전압 레벨을 획득하는 동작(동작 310)은, 상기 전자 장치(101)의 전력 관리 모듈(188)로부터 상기 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 인에이블 되는 인터럽트 신호를 획득하는 동작을 포함할 수 있다.
본 문서에 개시된 다양한 실시예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치(예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시예들로 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 문서의 다양한 실시예들에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일실시예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 문서의 다양한 실시예들은 기기(machine)(예: 전자 장치(101)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(136) 또는 외장 메모리(138))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(140))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(101))의 프로세서(예: 프로세서(120))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, ‘비일시적’은 저장 매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.
일실시예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory(CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어™)를 통해 또는 두 개의 사용자 장치들(예: 스마트 폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있으며, 복수의 개체 중 일부는 다른 구성요소에 분리 배치될 수도 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

Claims (15)

  1. 전자 장치에 있어서,
    중앙 처리 장치(central processing unit, CPU) 및 복수의 블록(intellectual property block, IP block)들을 포함하는 프로세서, 및
    상기 프로세서와 작동적으로 연결된 메모리를 포함하고,
    상기 메모리는, 실행 시에, 상기 프로세서가,
    상기 전자 장치의 제1 전압 레벨을 획득하고,
    상기 획득된 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 상기 중앙 처리 장치에 공급되는 클럭 신호인 제1 클럭의 클럭 주파수를 감소시키고, 및
    제1 시간이 경과한 후 상기 획득된 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 중앙 처리 장치 및/또는 상기 복수의 블록들 각각에 설정된 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시키도록 하는 하나 이상의 인스트럭션들(instructions)을 저장하는, 전자 장치.
  2. 청구항 1에 있어서,
    배터리를 더 포함하고,
    상기 제1 전압 레벨은 상기 배터리의 전압 레벨인, 전자 장치.
  3. 청구항 2에 있어서,
    상기 메모리는, 실행 시에, 상기 프로세서가,
    전압 획득부를 이용하여 상기 배터리의 출력 단자의 전압을 측정하여 상기 제1 전압 레벨을 획득하도록 하는 인스트럭션을 더 저장하는, 전자 장치.
  4. 청구항 1에 있어서,
    전력 관리 모듈을 더 포함하고,
    상기 메모리는, 실행 시에, 상기 프로세서가,
    상기 전력 관리 모듈로부터 상기 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 인에이블 되는 인터럽트(interrupt) 신호를 획득하여 상기 제1 전압 레벨을 획득하도록 하는 인스트럭션을 더 저장하는, 전자 장치.
  5. 청구항 2에 있어서, 상기 메모리는, 실행 시에, 상기 프로세서가,
    상기 제1 시간을 상기 배터리의 온도에 기반하여 설정하도록 하는 인스트럭션을 더 저장하는, 전자 장치.
  6. 청구항 1에 있어서, 상기 메모리는, 실행 시에, 상기 프로세서가,
    상기 복수의 최대 클럭 주파수들 각각을 동적 전압 주파수 스케일링(dynamic voltage frequency scaling, DVFS)을 통해 설정하고,
    상기 제1 시간이 경과한 후 상기 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 중앙 처리 장치에 설정된 제1 최대 클럭 주파수, 상기 복수의 블록들 중 그래픽 처리 장치(graphic processing unit, GPU)에 설정된 제2 최대 클럭 주파수, 상기 복수의 블록들 중 신경 처리 장치(neural processing unit, NPU)에 설정된 제3 최대 클럭 주파수, 및 상기 복수의 블록들 중 버스(BUS)에 설정된 제4 최대 클럭 주파수 중 적어도 하나 이상을 감소시키도록 하는 인스트럭션을 더 저장하는, 전자 장치.
  7. 청구항 8에 있어서,
    상기 메모리는, 실행 시에, 상기 프로세서가,
    상기 제1 시간이 경과하는 경우 상기 제1 최대 클럭 주파수를 감소시키면서 상기 제1 최대 클럭 주파수의 감소 횟수를 계산하고,
    상기 감소 횟수가 지정된 제1 횟수 이상인 경우 상기 제1 최대 클럭 주파수, 상기 제2 최대 클럭 주파수, 상기 제3 최대 클럭 주파수, 및 상기 제4 최대 클럭 주파수를 감소시키도록 하는 인스트럭션을 더 저장하는, 전자 장치.
  8. 청구항 1에 있어서,
    상기 메모리는, 실행 시에, 상기 프로세서가,
    상기 복수의 블록들 중 소비 전류가 큰 블록에 설정된 최대 클럭 주파수를 감소시키도록 하는 인스트럭션을 더 저장하는, 전자 장치.
  9. 청구항 1에 있어서,
    상기 메모리는, 실행 시에, 상기 프로세서가,
    상기 제1 시간이 경과하는 횟수에 비례하여 상기 적어도 하나의 최대 클럭 주파수를 단계적으로 감소시키도록 하는 인스트럭션을 더 저장하는, 전자 장치.
  10. 청구항 1에 있어서,
    상기 메모리는, 실행 시에, 상기 프로세서가,
    상기 제1 전압 레벨이 상기 제1 임계 전압을 초과하는 경우 상기 감소된 적어도 하나의 최대 클럭 주파수를 원복하도록 하는 인스트럭션을 더 저장하는, 전자 장치.
  11. 청구항 1에 있어서,
    디스플레이;
    카메라; 및
    스피커를 더 포함하고,
    상기 메모리는, 실행 시에, 상기 프로세서가,
    상기 제1 시간이 경과한 후 상기 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 디스플레이의 휘도, 상기 카메라의 해상도, 및 상기 스피커의 음량 중 적어도 하나 이상을 감소시키도록 하는 인스트럭션을 더 저장하는, 전자 장치.
  12. 전자 장치의 제어 방법에 있어서,
    상기 전자 장치의 제1 전압 레벨을 획득하는 동작;
    상기 획득된 제1 전압 레벨이 지정된 제1 임계 전압 이하인 경우 상기 전자 장치의 프로세서의 중앙 처리 장치에 공급되는 클럭 신호인 제1 클럭의 클럭 주파수를 감소시키는 동작; 및
    제1 시간이 경과한 후 상기 획득된 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 상기 중앙 처리 장치 및/또는 상기 프로세서의 복수의 블록들 각각에 설정된 복수의 최대 클럭 주파수들 중 적어도 하나의 최대 클럭 주파수를 감소시키는 동작을 포함하는 방법.
  13. 청구항 12에 있어서,
    상기 제1 전압 레벨은 배터리의 전압 레벨인 방법.
  14. 청구항 13에 있어서, 상기 제1 전압 레벨을 획득하는 동작은,
    상기 프로세서 내부의 전압 획득부를 이용하여 상기 배터리의 출력 단자의 전압을 측정하는 동작을 포함하는 방법.
  15. 청구항 12에 있어서, 상기 제1 전압 레벨을 획득하는 동작은,
    상기 전자 장치의 전력 관리 모듈로부터 상기 제1 전압 레벨이 상기 제1 임계 전압 이하인 경우 인에이블 되는 인터럽트 신호를 획득하는 동작을 포함하는 방법.
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