WO2022003845A1 - 表示装置および表示装置の製造方法 - Google Patents
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Definitions
- This disclosure relates to a display device and a method for manufacturing the display device.
- Patent Document 1 discloses a display device that bends the vicinity of the end portion.
- the bent area of the display device is provided with a lead-out wiring that electrically connects the display area and the terminal provided at the end of the frame area.
- the cut surface of the bent region may be cracked and the lead-out wiring provided in the bent region may be broken.
- One aspect of the present disclosure is to obtain a display device and a method for manufacturing a display device in which wiring is unlikely to be broken even if a crack is formed in the bent region.
- the display device includes a display area for an image, a terminal area provided with a plurality of terminals, and a bending area that is a region between the display area and the terminal area and is bendable.
- the bent region covers a first resin layer, a plurality of relay wirings provided on the first resin layer and provided between the display region and the terminal region, and the plurality of relay wirings. It has a second resin layer provided on the first resin layer, and the first resin layer and the second resin layer in the bent region are relayed at both ends of the plurality of relay wirings in a plan view.
- a plurality of slits having a depth from the surface of the second resin layer to the first resin layer are formed outside the wiring.
- a method of manufacturing a display device includes a display area of an image, a terminal area provided with a plurality of terminals, and a bent area that is a region between the display area and the terminal area and is bent.
- a method for manufacturing a display device comprising the above, wherein the process includes a step of forming the bent region, and the step of forming the bent region includes a step of forming a first resin layer and a step of forming the display on the first resin layer.
- the second step includes a step of forming a plurality of relay wires between the region and the terminal region, and a step of covering the plurality of relay wires and forming a second resin layer on the first resin layer.
- the first resin layer and the second resin layer are formed on the first resin layer and the second resin layer from the surface of the second resin layer to the outside of the relay wirings at both ends of the plurality of relay wirings in a plan view.
- a plurality of slits having a depth reaching one resin layer are formed.
- FIG. 1 It is a top view which shows the outline of the display panel provided in the display device which concerns on Embodiment 1.
- FIG. It is sectional drawing of the vicinity of a sub pixel in the display panel of the display device which concerns on Embodiment 1.
- FIG. It is schematic cross-sectional view which shows the state which the display panel of the display device which concerns on Embodiment 1 is bent.
- FIG. It is a top view which shows the schematic structure of the vicinity of both ends of the bent area of the display panel which concerns on embodiment.
- FIG. It is sectional drawing cut in the C1-C1 line shown in FIG.
- FIG. 1 shows the state of the process of individualizing the display device which concerns on Embodiment 1.
- FIG. 5 is a cross-sectional view in which the lead-out wiring at one end near the bent region according to the second embodiment is cut in the Y direction.
- FIG. 5 is a cross-sectional view in which a lead-out wiring at one end in the bent region according to the second embodiment is cut in the X direction.
- FIG. 1 is a plan view showing an outline of a display panel 2 included in the display device 1 according to the first embodiment. As shown in FIG. 1, the display device 1 according to the present embodiment includes a display panel 2.
- the display panel 2 includes an image display area DA and a frame-shaped frame area (non-display area) NA surrounding the display area DA. Further, the display panel 2 includes a terminal area TA provided in the frame area NA, a plurality of lead-out wirings 61, and a bent area BA. Further, a plurality of slits SL are formed in the bent region BA.
- the display panel 2 is surrounded by, for example, four ends EB1, EB2, EB3, and EB4, and is a quadrangle in a plan view.
- the end EB1 and the end EB2 are long sides facing each other, and the end EB3 and the end EB4 are short sides facing each other.
- the planar shape of the display panel 2 is not limited to a quadrangle, and may be another shape.
- the display panel 2 is formed as a panel having a size larger than that of the display panel 2, and then the end portions EB1, EB2, EB3, and EB4 are cut by a laser or the like in the step of individualizing the display panel 2. As a result, it is formed to have a desired size.
- the direction from the display area DA to the terminal area TA (the direction in which each of the ends EB1 and EB2 extends, the vertical direction from the top of the paper to the bottom in FIG. 1) is the Y direction (first direction).
- the direction in which each of the end portions EB3 and EB4 extends (horizontal direction from left to right toward the paper surface in FIG. 1) is defined as the X direction (second direction).
- the Y direction and the X direction are orthogonal to each other.
- a plurality of sub-pixel SPs are arranged in a matrix in the display area DA.
- the plurality of sub-pixels SP include, for example, a red sub-pixel that emits red light, a green sub-pixel that emits green light, a blue sub-pixel that emits blue light, and the like.
- the terminal area TA is an area in which a plurality of terminals 60 are provided side by side.
- the terminal region TA is, for example, in the vicinity of one end EB4 of the display panel 2 and extends along the end EB4.
- the plurality of terminals 60 provided in the terminal area TA are electrically connected to a plurality of terminals such as a circuit provided outside the display panel 2 or a plurality of wirings.
- the plurality of terminals 60 are, for example, in the vicinity of one end EB4 of the display panel 2 and are arranged along the end EB4.
- a region between the bent region BA, the display region DA, and the terminal region TA which is a region that can be bent.
- the bent region BA extends continuously so as to connect both ends EB1 and EB2.
- the bent region BA is provided so as to extend in the X direction.
- the longitudinal direction of the bent region BA is the X direction
- the lateral direction orthogonal to the longitudinal direction is the Y direction.
- the display panel 2 can bend the bent region BA by, for example, 180 ° by including a flexible base material having flexibility.
- the display panel 2 does not include a flexible base material having flexibility on the entire surface, but includes at least a flexible base material having flexibility in the bending region BA so that the bending region BA can be bent. It may be.
- Each of the plurality of lead-out wiring 61s is provided between the display area DA and the terminal area TA.
- Each of the plurality of lead-out wiring 61 extends from the display area DA to the frame area NA, passes through the bending area BA, and is electrically connected to the plurality of terminals 60 in the terminal area TA.
- the input signals input to the plurality of terminals 60 from the external circuit of the display panel 2 may be supplied to the display area DA, or the output signals output from the display area DA may be supplied to the display area DA via the plurality of lead wires 61. It can be supplied to the terminal 60.
- Each of the plurality of lead-out wiring 61 extends in the Y direction and is provided side by side in the X direction.
- Each of the plurality of lead-out wiring 61 includes a first lead-out wiring W1, a second lead-out wiring W2, and a relay wiring W3, respectively.
- each of the plurality of first lead-out wirings W1 is electrically connected to a wiring or a thin film transistor provided in the display area DA, extends from the display area DA toward the bending region BA, and ends at the other end. The portion is provided in the frame region NA near the bending region BA.
- One end of each of the plurality of second lead-out wires W2 is electrically connected to the terminal 60, extends from the terminal 60 in the direction of the bending region BA, and the other end is a frame near the bending region BA. It is provided in the area NA.
- a plurality of relay wirings W3 are provided between the display area DA and the terminal area TA.
- Each of the plurality of relay wirings W3 has one end electrically connected to the other end of the first lead-out wiring W1 and extends through the bending region BA, and the other end is the second lead-out wiring. It is electrically connected to the other end of W2. As a result, the relay wiring W3 electrically connects the first lead-out wiring W1 and the second lead-out wiring W2. Each of the plurality of relay wirings W3 extends so as to intersect the longitudinal direction (X direction) of the bending region BA.
- the lead-out wires 61 at both ends may be referred to as lead-out wires 61B1 and 61B2.
- the lead-out wirings 61 at both ends the side closer to the end portion EB1 is referred to as a lead-out wiring 61B1, and the side closer to the end portion EB2 is referred to as a lead-out wiring 61B2.
- first lead-out wiring W1 of the lead-out wiring 61B1 may be referred to as a first lead-out wiring W1B1
- second lead-out wiring W2 may be referred to as a second lead-out wiring W2B1
- the relay wiring W3 may be referred to as a relay wiring W3B1.
- first lead-out wiring W1 of the lead-out wiring 61B2 may be referred to as a first lead-out wiring W1B1
- the second lead-out wiring W2 may be referred to as a second lead-out wiring W2B2
- the relay wiring W3 may be referred to as a relay wiring W3B2.
- the plurality of slits SL are formed outside the lead-out wirings 61B1 and 61B2 at both ends of the bending region BA. That is, the plurality of slits SL are formed in the bent region BA between the lead-out wiring 61B1 and the end portion EB1 of the end portions EB1 to EB4 close to the lead-out wiring 61B1. Further, the plurality of slits SL are formed in the bent region BA between the lead-out wiring 61B2 and the end portion EB2 of the end portions EB1 to EB4 close to the lead-out wiring 61B2.
- the plurality of slits SL prevent the cracks formed when the end portions EB1 and EB2 are cut from reaching the lead-out wirings 61B1 and 61B2 and causing disconnection. Details of the plurality of slits SL will be described later.
- FIG. 2 is a cross-sectional view of the vicinity of the sub-pixel SP in the display panel 2 of the display device 1 according to the first embodiment.
- the display panel 2 includes, for example, a second film 10, a base material 3 provided on the second film 10, a base coat layer 14 provided on the base material 3, and a TFT provided on the base coat layer 14.
- Thin Film Transistor) layer 4 a plurality of light emitting elements 5 and banks 25 provided on the TFT layer 4, a sealing layer 6 provided on the plurality of light emitting elements 5 and banks 25, and a sealing layer 6 on top.
- the first film 7 provided in the above is provided.
- the second film 10 protects the back surface (lower surface) of the display panel 2 and has flexibility.
- the second film 10 is configured to contain, for example, a resin material such as polyethylene terephthalate (PET).
- the base material 3 is continuously provided on the entire surface of the display panel 2 and is a base member in the display panel 2.
- the base material 3 has flexibility.
- the base material 3 is placed on the first base material resin layer 11 provided on the second film 10, the buffer layer 12 provided on the first base material resin layer 11, and the buffer layer 12. It is a multi-layer structure including the provided second base material resin layer 13.
- the first base material resin layer 11 and the second base material resin layer 13 are each composed of a resin material such as polyimide.
- the buffer layer 12 is an inorganic insulating layer composed of, for example, an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
- the first base material resin layer 11 and the second base material resin layer 13 are base members provided on the entire surface of the display panel 2, for example, they do not have to be patterned. That is, the first base material resin layer 11 and the second base material resin layer 13 may not contain the photosensitive material. Therefore, the first base material resin layer 11 and the second base material resin layer 13 have stronger heat resistance than the resin layer containing the photosensitive material, and can be cured at a high temperature. As a result, the first base material resin layer 11 and the second base material resin layer 13 are less likely to crack on the cut surface when cut by a laser or the like, as compared with the resin layer containing a photosensitive material. ..
- the base material 3 may have, for example, a single-layer structure composed of only the first base material resin layer 11 or a multi-layer structure having four or more layers.
- the base coat layer 14 prevents moisture or impurities from being mixed into the TFT layer 4 and the light emitting element 5.
- the base coat layer 14 is an inorganic insulating layer composed of, for example, an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
- the TFT layer 4 includes a semiconductor layer 20, a gate insulating layer 21, a gate electrode GE, a first inorganic insulating layer 22, a capacitive electrode CE, a second inorganic insulating layer 23, a source electrode SE, and a drain electrode DE. , The first flattening layer 24 and the like. Further, the TFT layer 4 includes a gate wiring GW which is the same layer as the gate electrode GE, and further includes a source wiring (not shown) which is the same layer as the source electrode SE and the drain electrode DE.
- the sub-pixel SP is driven by the semiconductor layer 20, the gate insulating layer 21, the gate electrode GE, the first inorganic insulating layer 22, the second inorganic insulating layer 23, the source electrode SE, and the drain electrode DE.
- a plurality of thin film transistors Tr are configured.
- the semiconductor layer 20 is on the base coat layer 14 and is formed at least in the formation region of the thin film transistor Tr.
- the semiconductor layer 20 is configured to include, for example, low-temperature Poly Silicon (LTPS) or an oxide semiconductor.
- LTPS low-temperature Poly Silicon
- the oxide semiconductor contains at least one metal element among In, Ga and Zn.
- the gate insulating layer 21 covers the semiconductor layer 20 and is provided on the base coat layer 14.
- a plurality of gate electrodes GE are provided on the gate insulating layer 21 in the formation region of the thin film transistor Tr.
- a plurality of gate wiring GWs which are the same layer as the gate electrode GE are provided on the gate insulating layer 21. Each of the plurality of gate wiring GWs is connected to the gate electrode GE.
- the first inorganic insulating layer 22 covers the gate electrode GE and the gate wiring GW, and is provided on the gate insulating layer 21.
- the capacitive electrode CE is provided on the first inorganic insulating layer 22 so as to overlap a part of the gate wiring GW.
- the capacitance electrode CE forms a capacitance with the overlapping gate wiring GW.
- the second inorganic insulating layer 23 covers the capacitive electrode CE and is provided on the first inorganic insulating layer 22 on the entire surface of the display region DA.
- the gate insulating layer 21, the first inorganic insulating layer 22, and the second inorganic insulating layer 23 are each composed of an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
- the drain electrode DE and the source electrode SE are in the same layer, and are provided on the second inorganic insulating layer 23 in a plurality of regions where the thin film transistor Tr is formed.
- the drain electrode DE is connected to the drain region of the semiconductor layer 20 and the source electrode SE is connected to the source region of the semiconductor layer 20 through the contact holes formed in the first inorganic insulating layer 22 and the second inorganic insulating layer 23. ..
- a plurality of source wirings (not shown) which are the same layers as the drain electrode DE and the source electrode SE are provided. Each of the plurality of source wirings is connected to the source electrode SE.
- a plurality of source wirings and a plurality of gate wiring GWs are provided so as to intersect each other in the display area DA in a plan view.
- the plurality of source wirings are connected to a source driver (not shown), and the source driver supplies a source signal corresponding to the emission luminance of each of the plurality of sub-pixel SPs.
- the plurality of gate wiring GWs are connected to a gate driver (not shown), and a gate signal for selecting a sub-pixel SP to emit light from the plurality of sub-pixel SPs is supplied from the gate driver.
- the gate electrode GE, the gate wiring GW, the capacitance electrode CE, the drain electrode DE, the source electrode SE, and the source wiring are each composed of a conductive material.
- a conductive material for example, a metal material such as aluminum, tungsten, molybdenum, tantalum, chromium, titanium, copper or an alloy thereof can be used.
- the first flattening layer 24 covers the drain electrode DE, the source electrode SE, and the source wiring, is on the second inorganic insulating layer 23, and is provided on the entire surface of the display area DA. That is, the first flattening layer 24 covers a plurality of thin film transistor Trs.
- the first flattening layer 24 is a resin layer composed of, for example, a resin material such as polyimide or acrylic. Further, the first flattening layer 24 is patterned by, for example, a photolithography method by containing a photosensitive material.
- the plurality of light emitting elements 5 and the bank 25 are provided on the first flattening layer 24.
- Each of the plurality of light emitting elements 5 is provided for each sub-pixel SP.
- Each of the plurality of light emitting elements 5 is, for example, a first electrode 30, a first charge injection layer 31, a light emitting layer 32, a second charge injection layer 33, and a second electrode, which are sequentially laminated on the first flattening layer 24.
- Includes 34 for example, the first electrode 30, the first charge injection layer 31, the light emitting layer 32, and the second charge injection layer 33 are provided in an island shape for each light emitting element 5.
- the second electrode 34 is provided on the entire surface of the second charge injection layer 33 and the bank 25.
- the bank 25 covers the peripheral end portion (edge portion) of the first electrode 30. As a result, the bank 25 prevents the peripheral end portion of the first electrode 30 and the second electrode 34 from being short-circuited.
- the banks 25 are provided in a grid pattern in the display area DA (see FIG. 1) in a plan view. That is, the light emitting element 5 provided in the opening surrounded by the bank 25 corresponds to the sub-pixel SP.
- the bank 25 is a resin layer composed of, for example, a resin material such as polyimide or acrylic. Further, the bank 25 is patterned by, for example, a photolithography method by containing a photosensitive material.
- the first electrode 30 is connected to the source electrode SE through a contact hole formed in the first flattening layer 24.
- the first electrode 30 is, for example, an anode.
- the first electrode 30 is, for example, a reflective electrode that reflects visible light.
- the first electrode 30 has, for example, a reflective layer containing a metal material such as aluminum, copper, gold, or silver having a high reflectance of visible light, and a transparent conductive material such as ITO, IZO, ZnO, AZO, BZO, or GZO. It is configured as a laminated structure with a transparent layer including.
- the first electrode 30 may have a single-layer structure including a reflective layer.
- the second electrode 34 is, for example, a cathode.
- the second electrode 34 is, for example, a transparent electrode that transmits visible light.
- the second electrode 34 includes, for example, a transparent conductive material such as ITO, IZO, ZnO, AZO, BZO, or GZO.
- the first charge injection layer 31 is provided between the first electrode 30 and the light emitting layer 32.
- the first charge injection layer 31 is, for example, a hole injection layer for injecting holes into the light emitting layer 32.
- the second charge injection layer 33 is provided between the second electrode 34 and the light emitting layer 32.
- the second charge injection layer 33 is, for example, an electron injection layer for injecting electrons into the light emitting layer 32.
- another layer such as a hole transport layer may be provided between the first charge injection layer 31 and the light emitting layer 32.
- another layer such as an electron transport layer may be provided between the second charge injection layer 33 and the light emitting layer 32.
- at least one of the first charge injection layer 31 and the second charge injection layer 33 may be omitted.
- the light emitting layer 32 is provided between the first electrode 30 and the second electrode 34. In the present embodiment, the light emitting layer 32 is provided between the first charge injection layer 31 and the second charge injection layer 33.
- the light emitting layer 32 emits visible light based on, for example, the holes injected from the first charge injection layer 31 and the electrons injected from the second charge injection layer 33. For example, the light emitting layer 32 emits red light, green light, or blue light.
- the light emitting layer 32 may be, for example, an organic EL layer containing an organic EL (electro-luminescence) material, or a quantum dot layer containing a plurality of quantum dots that emit EL light.
- the stacking order of the light emitting elements 5 is not limited to the order described above, and for example, the second electrode 34, the second charge injection layer 33, the light emitting layer 32, and the first charge injection layer are placed on the first flattening layer 24 in this order.
- 31 and the first electrode 30 may be laminated. Further, for example, even if the first electrode 30 is a cathode, the first charge injection layer 31 is an electron injection layer, the second charge injection layer 33 is a hole injection layer, and the second electrode 34 is an anode. good. Further, the first electrode 30 may be a transparent electrode and the second electrode 34 may be a reflecting electrode.
- the sealing layer 6 prevents moisture, impurities, etc. from being mixed into the light emitting element 5.
- the sealing layer 6 covers the entire surface of the display area DA.
- the sealing layer 6 includes, for example, an inorganic film 40 provided on the second electrode 34, an organic film 41 provided on the inorganic film 40, and an inorganic film 42 provided on the organic film 41.
- the inorganic films 40 and 42 are inorganic insulating layers composed of, for example, an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
- the organic film 41 is a resin layer composed of, for example, a resin material such as polyimide or acrylic.
- the first film 7 is provided on the sealing layer 6.
- the first film 7 protects the surface (upper surface) of the display panel 2 and has flexibility.
- the first film 7 is configured to contain, for example, a resin material such as polyethylene terephthalate (PET).
- FIG. 3 is a schematic cross-sectional view showing a state in which the display panel 2 of the display device 1 according to the first embodiment is bent. Note that FIG. 3 omits the illustration of the first film 7.
- the display device 1 includes a circuit board 70 electrically connected to the display panel 2 in addition to the display panel 2.
- the circuit board 70 is, for example, a board on which an IC chip is mounted, and is arranged so as to overlap the back surface of the display panel 2.
- the bending region BA is bent by, for example, 180 °.
- the plurality of terminals 60 on the display panel 2 are electrically connected to each of the plurality of terminals provided on the circuit board 70 provided on the back surface side of the display panel 2.
- the curvature for bending the bending region BA may be arbitrarily designed, but as an example, it is about 0.1 mm or more and 1.0 mm or less. Thereby, the display device 1 having a narrow frame can be obtained.
- FIG. 4 is a plan view showing a schematic configuration in the vicinity of both ends EB1 and EB2 of the bent region BA of the display panel 2 according to the first embodiment.
- FIG. 5 is a cross-sectional view taken along the line B1-B1 shown in FIG.
- the first lead-out wiring W1 and the second lead-out wiring W2 are in the same layer as the gate electrode GE, and the relay wiring W3 is in the same layer as the drain electrode DE and the source electrode SE.
- the relay wiring W3 has a first contact having one end formed on a first inorganic insulating layer (first insulating layer) 22 and a second inorganic insulating layer (first insulating layer) 23 covering the first lead-out wiring W1. It is electrically connected to the end of the first lead-out wiring W1 through the hole CH1. Further, the other end of the relay wiring W3 is formed on a second inorganic insulating layer (first insulating layer) 22 and a second inorganic insulating layer (first insulating layer) 23 that cover the second lead-out wiring W2. It is electrically connected to the end of the second lead-out wiring W2 through the contact hole CH2.
- the base material 3 provided on the second film 10 (that is, the first base material resin layer 11, the buffer layer 12, and the second base material resin layer 13) is provided, and the base material 3 is provided.
- a base coat layer 14 is provided on the base coat layer 14, a gate insulating layer 21 is provided on the base coat layer 14, and a first lead-out wiring W1 and a second lead-out wiring W2 are provided on the gate insulating layer 21.
- the first inorganic insulating layer 22 is provided on the gate insulating layer 21 and the second inorganic insulating layer 23 is provided on the first inorganic insulating layer 22 so as to cover the first lead-out wiring W1 and the second lead-out wiring W2.
- the first flattening layer 24 is provided on the second inorganic insulating layer 23, and the resin layer 25B which is the same layer as the bank 25 is provided on the first flattening layer 24. Further, the bent region BA is provided with a packed bed 65 in which a plurality of relay wirings W3 are laminated on the surface.
- an opening HA is formed in a region overlapping the bent region BA.
- the first base material resin layer 11, the buffer layer 12, and the second base material resin layer 13, which are the base materials 3, are continuously provided on the entire surface of the display panel 2 including the bent region BA.
- the back surface of the first base material resin layer 11 is exposed in the bent region BA by the opening HA formed in the second film 10.
- the base coat layer (second insulating layer) 14 provided under the first lead-out wiring W1 and the second lead-out wiring W2 has an opening HB formed in a region overlapping the bent region BA.
- the gate insulating layer (second insulating layer) 21 provided under the first lead-out wiring W1 and the second lead-out wiring W2 an opening HC is formed in a region overlapping the bent region BA.
- an opening HD is formed in a region overlapping the bent region BA.
- an opening HE is formed in a region overlapping the bent region BA.
- the surface of the second base material resin layer 13 in the bent region BA is exposed by the openings HB to HE.
- the lengths of the openings HB to HE in the Y direction are substantially the same. Further, for example, the length of the opening HB to HE in the Y direction is substantially the same as the length of the opening HA in the Y direction. As an example, the length BAa of the bent region BA in the Y direction is substantially the same as the length of the openings HA to HE in the Y direction. Further, the openings HA to HE extend continuously in the X direction so as to connect both ends EB1 and EB2. That is, in the bent region BA, the openings HA to HE extend in a direction intersecting the plurality of relay wirings W3.
- the length in the Y direction between the end of the first lead-out wiring W1 (the end near the bending region BA) and the end of the second lead-out wiring W2 (the end near the bending region BA) is It is longer than the length of the openings HB to HE in the Y direction. That is, the end of the first lead-out wiring W1 (the end on the side close to the bent region BA) and the end of the second lead-out wiring W2 (the end on the side close to the bent region BA) are the first inorganic insulating layers, respectively. It is covered with 22 and the second inorganic insulating layer 23.
- the packed layer 65 includes the surface of the second base material resin layer 13 exposed in the bent region BA, the opening HB formed in the base coat layer 14, and the opening HC formed in the gate insulating layer 21. 1 It is provided in a region surrounded by the opening HD formed in the inorganic insulating layer 22 and the opening HE formed in the second inorganic insulating layer 23.
- the packed bed 65 extends continuously in the X direction so as to connect both ends EB1 and EB2.
- the packed layer 65 is a resin layer composed of, for example, a resin material such as polyimide or acrylic. Further, the packed bed 65 is patterned by, for example, a photolithography method by containing a photosensitive material. A relay wiring W3 extending in the Y direction is provided on the packed bed 65.
- the first flattening layer 24 covers the relay wiring W3 and is provided on the packed layer 65 and the second inorganic insulating layer 23.
- the resin layer 25B is provided in the bending region BA in order to reinforce the bending region BA.
- the resin layer 25B is, for example, the same layer as the bank 25 in the display area DA, and is provided separately from the bank 25.
- the resin layer 25B in the bent region BA may be omitted.
- a layer (base coat layer 14, gate insulating layer 21, first inorganic insulating layer 22 and second inorganic insulating layer 22) formed by using an inorganic material having a weaker resistance to bending than a resin layer. It is preferable that the inorganic insulating layer 23) is not formed except for the buffer layer 12 contained in the base material 3.
- FIG. 6 is a cross-sectional view taken along the line C1-C1 shown in FIG.
- FIG. 7 is a diagram showing a state of a process of individualizing the display device 1 according to the embodiment.
- the bent region BA for example, the packed bed 65, the first flattening layer 24, and the resin layer 25B are laminated in this order on the base material 3 as described above. There is. That is, the bent region BA has a laminated structure in which a plurality of resin layers are laminated.
- the display panel 2 is formed into a size larger than a desired size, and then the four ends EB1 to EB4 are brought into a desired size by a laser or the like in the step of disassembling the display panel 2. Be disconnected.
- the packed layer 65, the first flattening layer 24, and the resin layer 25B each contain a photosensitive material for patterning. Therefore, the packed layer 65, the first flattening layer 24, and the resin layer 25B have a resin layer that does not contain a photosensitive material (for example, the first base material resin layer 11 and the second base material resin layer 13). In comparison, the heat resistance is weak, and it cannot be cured at a relatively high temperature, for example, about 250 ° C.
- the packed layer 65, the first flattening layer 24, and the resin layer 25B are combined with the resin layer containing no photosensitive material (for example, the first base material resin layer 11 and the second base material resin layer 13).
- the resin layer containing no photosensitive material for example, the first base material resin layer 11 and the second base material resin layer 13.
- crack CR may be formed in the inward direction of each of the packed bed 65 and the first flattening layer 24 from the end portions EB1 and EB2 which are cut surfaces.
- the packed layer 65 (first resin layer) and the first flattening layer 24 (second resin layer) in the bent region BA are formed. From the surface of the first flattening layer 24 (second resin layer) to the packed layer 65 (first resin layer) outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W in a plan view. A plurality of slits SL having a depth are formed.
- the end portions EB1 and EB2 in the bent region BA overlap with the slits SL at both ends of the slit SL, respectively. That is, the end portions EB1 and EB2 in the bent region BA are not covered with the packed bed 65 and are exposed. In other words, the slits SL at both ends coincide with the cutting line when cutting the ends EB1 and EB2.
- the ends EB1 and EB2 in the bent region BA may be covered with the packed bed 65.
- the plurality of slits SL penetrates the packed bed 65 in the Y direction.
- the plurality of slits SL are formed so as to extend along the Y direction (that is, along the ends EB1 and EB2), and at least one of the plurality of slits SLs is a length SLa in the Y direction. Is preferably the same as the length 65a of the packed bed 65 in the Y direction. According to this, the crack CR from entering the inside of the packed bed 65 from the ends EB1 and EB2 of the packed bed 65 can be more reliably suppressed by at least one of the plurality of slits SL. Therefore, it is possible to more reliably suppress the disconnection of the plurality of relay wirings W3 due to the crack CR.
- all of the plurality of slits SL penetrate the packed bed 65 in the Y direction, but at least one of the plurality of slit SLs may penetrate the packed bed 65 in the Y direction.
- At least one of the plurality of slits SL has a depth that penetrates the first flattening layer 24 (second resin layer) and the packed layer 65 (first resin layer). preferable.
- at least one bottom surface SLb of the plurality of slits SL is the surface of the second base material resin layer 13.
- the resin layer 25B is further provided on the first flattening layer 24 in the bent region BA. Therefore, it is preferable that at least one of the plurality of slits SL has a depth that allows the resin layer 25B to penetrate in addition to the first flattening layer 24 and the packed bed 65. As a result, it is possible to more reliably suppress the crack CR that has entered from the end portions EB1 and EB2 from entering further inward, and to prevent the plurality of relay wirings W3 from being disconnected.
- all of the plurality of slits SLs have a depth that penetrates the first flattening layer 24 and the packed layer 65, but at least one of the plurality of slits SLs has the first flattening layer 24 and the packed bed.
- the depth may be any as long as it penetrates the layer 65.
- the packed bed 65 in the bent region BA has a thickness of 65T2 outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W3, and the relay wirings W3B1 at both ends.
- the thickness of the area surrounded by W3B2 is the same as 65T1.
- the first flattening layer 24 in the bent region BA is a region surrounded by the thickness 24T2 outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W3 and the relay wirings W3B1 and W3B2 at both ends.
- the thickness is the same as 24T1.
- the resin layer 25B in the bent region BA has a thickness of 25BT2 outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W3 and a thickness of 25BT1 in the region surrounded by the relay wirings W3B1 and W3B2 at both ends. Is the same.
- FIG. 8 is a cross-sectional view of a bent region according to a modified example of the first embodiment.
- FIG. 8 shows a modified example of the cross section cut along the C1-C1 line shown in FIG.
- the thickness 65T2 outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W3 is surrounded by the relay wirings W3B1 and W3B2 at both ends.
- the thickness of the area may be thinner than 65T1.
- the thickness 24T2 outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W3 is the thickness of the region surrounded by the relay wirings W3B1 and W3B2 at both ends. It may be thinner than 24T1.
- the crack CR entered from the end portions EB1 and EB2 is more reliably suppressed from entering further inward, and the plurality of relay wirings W3 are disconnected. It can be suppressed.
- the resin layer 25B in the bent region BA has a thickness 25BT2 outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W3 from the thickness 25BT1 in the region surrounded by the relay wirings W3B1 and W3B2 at both ends. May be thin.
- the crack CR entered from the end portions EB1 and EB2 is more reliably suppressed from entering further inward, and the disconnection of the plurality of relay wirings W3 is suppressed. Can be done.
- a photolithography method using a gray tone mask or a halftone mask is used. It can be carried out.
- a part of the relay wiring W3 may be thinner than the drain electrode, the source electrode and the source wiring in the same layer as the relay wiring W3.
- FIG. 9 is a diagram showing a flow of a manufacturing process of the display device 1 according to the embodiment.
- the base material 3 is formed on a translucent support substrate (for example, mother glass) (step S11). That is, the first base material resin layer 11 is formed by applying a resin material such as polyimide to the surface of the support substrate and heating it. Next, the buffer layer 12 is formed on the surface of the first base material resin layer 11 by a CVD method using an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride. Next, the second base material resin layer 13 is formed on the surface of the buffer layer 12 by applying a resin material such as polyimide and heating it.
- the first base material resin layer 11 and the second base material resin layer 13 do not contain, for example, a photosensitive material, and are formed by heating at a relatively high temperature of about 500 ° C.
- the base coat layer 14 is formed on the surface of the base material 3 by a CVD method using an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride (step S12).
- the semiconductor layer 16 is formed in the formation region of the thin film transistor Tr by using polysilicon, an oxide semiconductor material, or the like (step S13).
- the gate insulating layer 21 is formed on the surface of the base coat layer 14 by covering the semiconductor layer 16 by a CVD method using an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride (step S14).
- a metal material such as aluminum, tungsten, molybdenum, tantalum, chromium, titanium, or copper or an alloy thereof is formed on the surface of the gate insulating layer 21 by a sputtering method or the like, and the gate electrode GE is formed by a photolithography method.
- the gate wiring GW, the first lead-out wiring W1, and the second lead-out wiring W2 are formed (step S15). As described above, the gate electrode GE, the gate wiring GW, the first lead-out wiring W1, and the second lead-out wiring W2 are formed of the same material in the same process, that is, in the same layer.
- the gate electrode GE, the gate wiring GW, the first lead-out wiring W1, and the second lead-out wiring W2 are covered by CVD using an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride to cover the gate.
- the first inorganic insulating layer 22 is formed on the surface of the insulating layer 21 (step S16).
- a metal material such as aluminum, tungsten, molybdenum, tantalum, chromium, titanium, or copper or an alloy thereof is formed on the surface of the first inorganic insulating layer 22 by a sputtering method or the like, and a capacitance is formed by a photolithography method.
- the electrode CE is formed (step S17).
- the second inorganic insulating layer 23 is formed on the surface of the first inorganic insulating layer 22 by covering the capacitive electrode CE by CVD using an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride. (Step S18).
- Step S19 the second inorganic insulating layer 23, the first inorganic insulating layer 22, the gate insulating layer 21, and the base coat layer 14 in the bent region BA are removed by etching to collectively form the openings HB to HE.
- Step S19 the surface of the second base material resin layer 13 is exposed in the bent region BA.
- step S20 by a photolithography method using a resin material such as polyimide or acrylic, the inside of the region surrounded by the openings HB to HE on the exposed surface of the second base material resin layer 13 in the bent region BA.
- the packed bed 65 is formed in (step S20).
- a metal material such as aluminum, tungsten, molybdenum, tantalum, chromium, titanium, or copper or an alloy thereof is formed on the surface of the second inorganic insulating layer 23 by a sputtering method or the like, and a drain electrode is formed by a photolithography method.
- the DE, the source electrode SE, and the source wiring are formed, and the relay wiring W3 is formed on the surface of the packed layer 65 in the same layer (step S21).
- a plurality of relay wirings W3 are formed between the display area DA and the terminal area TA.
- the drain electrode DE, the source electrode SE, the source wiring, and the relay wiring W3 are formed of the same material, that is, in the same layer in the same process.
- the drain electrode DE is connected to the drain region of the semiconductor layer 20 through a contact hole previously formed so as to penetrate the first inorganic insulating layer 22 and the second inorganic insulating layer 23.
- the source electrode SE is connected to the source region of the semiconductor layer 20.
- the thin film transistor Tr is formed in the display area DA.
- one end of the relay wiring W3 is the first through the first contact hole CH1 formed in advance so as to penetrate the first inorganic insulating layer 22 and the second inorganic insulating layer 23. It is connected to one end of the lead-out wiring W1, and through the second contact hole CH2, the other end of the relay wiring W3 is connected to one end of the second lead-out wiring W2.
- a plurality of relay wirings W3 are arranged side by side in the direction in which the bent region BA extends, and are formed on the surface of the packed bed 65. As a result, the plurality of relay wirings W3 electrically connect the display area DA and the terminal area TA through the bending area BA. As a result, a plurality of lead-out wirings 61 are formed in the frame area NA.
- the thin film transistor Tr and the relay wiring W3 are covered with a photolithography method using polyimide or a resin material such as acrylic, and the first flat surface is formed on the surface of the second inorganic insulating layer 23 and the surface of the packed layer 65.
- the packed bed 24 is formed (step S22).
- the first electrode 30, the bank 25, the light emitting element 5, and the resin layer 25B are formed on the surface of the first flattening layer 24 (step S23).
- a reflective layer containing a metal material such as aluminum, copper, gold, or silver and a transparent layer containing ITO, IZO, ZnO, AZO, BZO, GZO, or the like are provided in the first flattening layer 24, respectively.
- the first electrode 30 is formed in the formation region of the light emitting element 5 by patterning on the surface by a photolithography method. As a result, the first electrode 30 is connected to the drain electrode DE through a contact hole previously formed so as to penetrate the first flattening layer 24.
- the peripheral end portion (edge portion) of the first electrode 30 is covered and the surface of the first flattening layer 24 is covered.
- the banks 25 are formed in a grid pattern, and the resin layer 25B is formed on the surface of the first flattening layer 24 in the vicinity of the bent region BA.
- the first charge injection layer 31, the light emitting layer 32, and the second charge injection layer 33 are sequentially placed in the region on the first electrode 30 and surrounded by the banks 25 by, for example, a thin-film deposition method.
- a second electrode 34 is formed on the surface of the bank 25 and the surface of the second charge injection layer 33 by a transparent conductive material such as ITO, IZO, ZnO, AZO, BZO, or GZO by a vapor deposition method or the like.
- a transparent conductive material such as ITO, IZO, ZnO, AZO, BZO, or GZO by a vapor deposition method or the like.
- the packed layer 65, the first flattening layer 24, and the resin layer 25B are placed on the resin layer 25B outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W3 in a plan view.
- a plurality of slits SL having a depth extending from the surface of the to the packed bed 65 are formed (step S24).
- the plurality of slits SL can be formed by, for example, etching.
- a plurality of slits SL are formed so as to have a depth from the surface of the first flattening layer 24 to the packed bed 65.
- the packed layer 65 is cut out in the depth direction so that the surface of the second base material resin layer 13 under the packed layer 65 is exposed on the bottom surface SLb of the plurality of slits SL.
- Slit SL is formed.
- the step S24 for forming the plurality of slits SL may be performed after forming the bank 25 and the resin layer 25B and before the step S30 for individualizing, which will be described later.
- the sealing layer 6 is formed (step S25). That is, the inorganic film 40, the organic film 41, and the inorganic film 42 are laminated in order on the surfaces of the second electrode 34 and the first flattening layer 24.
- the inorganic films 40 and 42 are formed by, for example, by a CVD method or the like, using an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
- the organic film 41 is formed by an inkjet method or the like using a resin material such as polyimide or acrylic.
- the first film 7 containing a resin material such as polyethylene terephthalate (PET) is attached to the surface of the sealing layer 6 (step S26).
- the support substrate is peeled off from the back surface of the first base material resin layer 11 by irradiating the first base material resin layer 11 from the back surface side of the support substrate through, for example, a laser (step S27).
- the second film 10 containing a resin material such as polyethylene terephthalate (PET) is attached to the back surface of the first base material resin layer 11 from which the support substrate has been peeled off (step S28).
- the ends EB1 to EB4 which are the outer edges of the display panel 2, are cut by a laser or the like so that the display panel 2 has a desired size.
- the display panel 2 is fragmented into a desired size (step S29).
- the packed layer 65, the first flattening layer 24, and the resin layer 25B are covered with the resin layer 25B outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W3 in a plan view.
- the opening HA is formed in the region of the second film 10 that overlaps with the bent region BA (step S30).
- the bent region BA of the individualized display panel 2 is bent by, for example, 180 ° (step S31).
- the plurality of terminals 60 in the terminal region TA are electrically connected to each of the plurality of terminals provided on the circuit board 70 provided on the back surface side of the display panel 2. As a result, the display device 1 is completed.
- FIG. 10 is a cross-sectional view of the vicinity of the sub-pixel SP in the display panel 2 of the display device 1 according to the second embodiment.
- the planar shape of the display panel 2 of the display device 1 according to the second embodiment is the same as that of FIG.
- the TFT layer 4 in the display panel 2 may further include an intermediate electrode M4 and a second flattening layer 26.
- the intermediate electrode M4 is provided in an island shape on the first flattening layer 24, and is electrically connected to the drain electrode DE through a contact hole formed in the first flattening layer 24.
- the intermediate electrode M4 electrically connects the drain electrode DE and the first electrode 30.
- wiring such as lead-out wiring is provided in the same layer as the intermediate electrode M4.
- the wiring of the intermediate electrode M4 and the same layer as the intermediate electrode M4 is configured to include a conductive material.
- a metal material such as aluminum, tungsten, molybdenum, tantalum, chromium, titanium, copper or an alloy thereof can be used.
- the second flattening layer 26 covers the intermediate electrode M4 and is provided on the first flattening layer 24 on the entire surface of the display area DA.
- the second flattening layer 26 is a resin layer composed of, for example, a resin material such as polyimide or acrylic. Further, the second flattening layer 26 contains, for example, a photosensitive material, and is patterned by, for example, a photolithography method.
- the plurality of light emitting elements 5 and the bank 25 are provided on the second flattening layer 26 in the present embodiment.
- the first electrode 30 is connected to the intermediate electrode M4 through a contact hole formed in the second flattening layer 26. That is, the first electrode 30 is electrically connected to the drain electrode DE via the intermediate electrode M4.
- FIG. 11 is a cross-sectional view of the lead-out wiring 61B1 at one end in the vicinity of the bending region BA according to the second embodiment cut in the Y direction.
- the first lead-out wiring W1 and the second lead-out wiring W2 are in the same layer as the source electrode SE and the drain electrode DE, and the relay wiring W3 is in the same layer as the intermediate electrode M4. be.
- the relay wiring W3 has one end passing through the first contact hole CH1 formed in the first flattening layer (first insulating layer) 24 covering the first lead-out wiring W1 and the end portion of the first lead-out wiring W1. It is electrically connected. Further, the other end of the relay wiring W3 passes through the second contact hole CH2 formed in the first flattening layer (first insulating layer) 24 covering the second lead wiring W2, and the end of the second lead wiring W2. Is electrically connected to.
- the base material 3 provided on the second film 10 (that is, the first base material resin layer 11, the buffer layer 12, and the second base material resin layer 13) is provided, and the base material 3 is provided.
- a base coat layer 14 is provided on the base coat layer 14, a gate insulating layer 21 is provided on the base coat layer 14, a first inorganic insulating layer 22 is provided on the gate insulating layer 21, and a second inorganic insulating layer 22 is provided on the first inorganic insulating layer 22.
- a layer 23 is provided, and a first lead-out wiring W1 and a second lead-out wiring W2 are provided on the second inorganic insulating layer 23.
- a first flattening layer 24 is provided so as to cover the first lead-out wiring W1 and the second lead-out wiring W2, a second flattening layer 26 is provided on the first flattening layer 24, and a second flattening layer is provided.
- a resin layer 25B which is the same layer as the bank 25 is provided on the 26.
- the bent region BA is provided with a first flattening layer 24 on which a plurality of relay wirings W3 are laminated on the surface.
- the base coat layer (second insulating layer) 14 provided under the first lead-out wiring W1 and the second lead-out wiring W2 has an opening HB formed in a region overlapping the bent region BA.
- the gate insulating layer (second insulating layer) 21 provided under the first lead-out wiring W1 and the second lead-out wiring W2 an opening HC is formed in a region overlapping the bent region BA.
- an opening HD is formed in a region overlapping the bent region BA.
- an opening HE is formed in a region overlapping the bent region BA.
- the first flattening layer 24 is formed on the surface of the second base material resin layer 13 exposed in the bent region BA, the opening HB formed in the base coat layer 14, and the gate insulating layer 21. It is provided in a region surrounded by the opening HC formed, the opening HD formed in the first inorganic insulating layer 22, and the opening HE formed in the second inorganic insulating layer 23.
- the first flattening layer 24 in the bent region BA extends continuously in the X direction so as to connect both ends EB1 and EB2.
- a relay wiring W3 extending in the Y direction is provided on the first flattening layer 24 in the bent region BA.
- the first flattening layer 24 provided in the bent region BA and the first flattening layer 24 provided in the display region DA are not connected and are separated.
- the second flattening layer 26 is provided on the first flattening layer 24 so as to cover the relay wiring W3 in the same layer as the intermediate electrode M4.
- the second flattening layer 26 provided in the display area DA and the second flattening layer 26 provided in the vicinity of the bent area BA may not be connected to each other.
- the resin layer 25B is, for example, the same layer as the bank 25 in the display area DA, and is provided separately from the bank 25.
- the resin layer 25B in the bent region BA may be omitted.
- FIG. 12 is a cross-sectional view of the lead-out wiring 61B1 at one end in the bent region according to the second embodiment cut in the X direction.
- the first flattening layer 24 (first resin layer) and the second flattening layer 26 (second resin layer) in the bent region BA In the plan view, the surface of the second flattening layer 26 (second resin layer) to the first flattening layer 24 (first resin) is outside the relay wirings W3B1 and W3B2 at both ends of the plurality of relay wirings W. A plurality of slits SL having a depth leading to the layer) are formed.
- the first flattening layer 24 and the second flattening layer in the bent region BA are formed from the ends EB1 and EB2 in the bent region BA. 26 Even if the crack CR enters in the direction toward the inside of each, it is possible to suppress the crack CR from entering the inside more than the plurality of slits SL. As a result, it is possible to prevent the plurality of relay wirings W3 from being disconnected due to the crack CR.
- the plurality of slits SL penetrates the first flattening layer 24 in the Y direction.
- the plurality of slits SL are formed so as to extend along the Y direction (that is, along the ends EB1 and EB2), and at least one of the plurality of slits SLs has a length in the Y direction.
- the length of the first flattening layer 24 in the bent region BA is the same as the length in the Y direction.
- At least one of the plurality of slits SLs prevents the crack CR from entering the inside of the first flattening layer 24 in the bent region BA from the ends EB1 and EB2 of the first flattening layer 24 in the bent region BA. This can be suppressed more reliably. Therefore, it is possible to more reliably suppress the disconnection of the plurality of relay wirings W3 due to the crack CR.
- all of the plurality of slits SL penetrate the first flattening layer 24 in the bent region BA in the Y direction.
- At least one of the plurality of slits SL has a depth that penetrates the second flattening layer 26 (second resin layer) and the first flattening layer 24 (first resin layer). It is preferable to have.
- at least one bottom surface SLb of the plurality of slits SL is the surface of the second base material resin layer 13.
- crack CR is generated from the ends EB1 and EB2 of the second flattening layer 26 and the first flattening layer 24 to the inside of the second flattening layer 26 and the first flattening layer 24, respectively. Entering can be more reliably suppressed by at least one of the plurality of slits SL. Therefore, it is possible to more reliably suppress the disconnection of the plurality of relay wirings W3 due to the crack CR.
- At least one of the plurality of slits SL has a depth that penetrates the resin layer 25B in addition to the second flattening layer 26 and the first flattening layer 24. As a result, it is possible to more reliably suppress the crack CR that has entered from the end portions EB1 and EB2 from entering further inward, and to prevent the plurality of relay wirings W3 from being disconnected.
- all of the plurality of slits SL have a depth that penetrates the first flattening layer 24 and the packed bed 65.
- FIG. 13 is a plan view showing a schematic configuration in the vicinity of both ends EB1 and EB2 of the bent region BA of the display panel 2 according to the modified example of the second embodiment.
- FIG. 14 is a cross-sectional view of the bent region BA according to the modified example of the second embodiment.
- FIG. 15 is a cross-sectional view of a bent region BA according to another modification of the second embodiment. 14 and 15 show a cross section of the D1-D1 line in FIG.
- the film thickness of the second flattening film 24 provided in the bent region BA may be as thin as possible.
- the film thickness of the second flattening film 24 in the bent region BA is substantially the same as the film thickness of the second flattening film 24 provided on the base coat layer 14 in the vicinity of the bent region BA. ing.
- the second flattening film 24 in the bent region BA is provided so as to cover the end portion of the base coat layer 14 in the bent region BA.
- the second flattening film 24 is not formed in the central portion of the bent region BA, and the relay wiring W3 is provided on the surface of the second base material resin layer 13.
- the film thickness of the resin layer (for example, the second flattening layer 26) in the bent region BA is made as thin as possible to form the bent region BA when the bent region BA is bent. It is possible to suppress an increase in the load applied to each layer. As a result, the bending region BA can be easily bent.
- 1 Display device 2 Display panel, 3 Base material, 4 TFT layer, 5 Light emitting element, 6 Sealing layer, 7 1st film, 10 2nd film, 11 1st base material resin layer, 12 Buffer layer, 13 2nd Base resin layer, 14 base coat layer (second insulating layer), 20 semiconductor layer, 21 gate insulating layer (second insulating layer), 22 first inorganic insulating layer (first insulating layer, second insulating layer), 23rd 2 Inorganic insulating layer (1st insulating layer, 2nd insulating layer), 24 1st flattening layer (1st insulating layer, 1st resin layer), 25 banks, 25B resin layer, 26 2nd flattening layer (2nd) Resin layer), 60 terminals, 61 lead-out wiring, 65 filled layer (first resin layer), BA bent area, CH1 first contact hole, CH2 second contact hole, CR crack, DA display area, DE drain electrode, EB1 to EB4 end, GE gate electrode, GW gate wiring, HA to HE opening, M
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Abstract
表示装置は、画像の表示領域と、複数の端子が設けられた端子領域と、前記表示領域および前記端子領域の間の領域であって折り曲げられる折り曲げ領域とを備え、前記折り曲げ領域は、第1樹脂層と、前記第1樹脂層上に設けられ、前記表示領域と前記端子領域との間に設けられた複数の中継配線と、前記複数の中継配線を覆い、前記第1樹脂層上に設けられた第2樹脂層と、を有し、前記折り曲げ領域における前記第1樹脂層および前記第2樹脂層には、平面視において前記複数の中継配線のうち両端の中継配線よりも外側に、前記第2樹脂層の表面から前記第1樹脂層へ至る深さを有する複数のスリットが形成されている。
Description
本開示は、表示装置および表示装置の製造方法に関する。
特許文献1には、端部近傍を折り曲げる表示装置が開示されている。
表示装置の折り曲げ領域には、表示領域と、額縁領域の端部に設けられた端子とを電気的に接続する引き出し配線が設けられている。しかし表示装置を所望のサイズに切断したとき、折り曲げ領域の切断面にクラックが入り、折り曲げ領域に設けられている引き出し配線が断線する場合がある。本開示の一態様は、折り曲げ領域にクラックが入ったとしても配線が断線し難い表示装置および表示装置の製造方法を得ることである。
本開示の一態様に係る表示装置は、画像の表示領域と、複数の端子が設けられた端子領域と、前記表示領域および前記端子領域の間の領域であって折り曲げられる折り曲げ領域とを備え、前記折り曲げ領域は、第1樹脂層と、前記第1樹脂層上に設けられ、前記表示領域と前記端子領域との間に設けられた複数の中継配線と、前記複数の中継配線を覆い、前記第1樹脂層上に設けられた第2樹脂層と、を有し、前記折り曲げ領域における前記第1樹脂層および前記第2樹脂層には、平面視において前記複数の中継配線のうち両端の中継配線よりも外側に、前記第2樹脂層の表面から前記第1樹脂層へ至る深さを有する複数のスリットが形成されている。
本開示の一態様に係る表示装置の製造方法は、画像の表示領域と、複数の端子が設けられた端子領域と、前記表示領域および前記端子領域の間の領域であって折り曲げられる折り曲げ領域とを備える表示装置の製造方法であり、前記折り曲げ領域を形成する工程を有し、前記折り曲げ領域を形成する工程は、第1樹脂層を形成する工程と、前記第1樹脂層上に、前記表示領域と前記端子領域との間に複数の中継配線を形成する工程と、前記複数の中継配線を覆い、前記第1樹脂層上に第2樹脂層を形成する工程と、を含み、前記第2樹脂層を形成する工程では、前記第1樹脂層および前記第2樹脂層に、平面視において前記複数の中継配線のうち両端の中継配線よりも外側に、前記第2樹脂層の表面から前記第1樹脂層へ至る深さを有する複数のスリットを形成する。
本開示の一態様によると、折り曲げ領域にクラックが入ったとしても配線が断線し難い表示装置および表示装置の製造方法を得ることができる。
〔実施形態1〕
本開示の実施形態1について説明する。なお、以下の説明では、「同層」とは同一の工程にて同材料を用いて形成されていることを意味する。
本開示の実施形態1について説明する。なお、以下の説明では、「同層」とは同一の工程にて同材料を用いて形成されていることを意味する。
図1は、実施形態1に係る表示装置1が備える表示パネル2の概略を表す平面図である。図1に示すように、本実施形態に係る表示装置1は、表示パネル2を備える。
表示パネル2は、画像の表示領域DAと、表示領域DAの周囲を囲む枠状の額縁領域(非表示領域)NAとを備えている。また、表示パネル2は、額縁領域NAに設けられた、端子領域TAと、複数の引き出し配線61と、折り曲げ領域BAとを備えている。また、折り曲げ領域BAには、複数のスリットSLが形成されている。
表示パネル2は、例えば、4つの端部EB1・EB2・EB3・EB4に囲まれ、平面視において四角形である。平面視において、端部EB1および端部EB2は互い対向する長辺であり、端部EB3および端部EB4は互い対向する短辺である。なお、表示パネル2の平面形状は四角形に限定されず、他の形状であってもよい。表示パネル2は、例えば、後述するように、表示パネル2よりも大きいサイズのパネルとして形成された後、個片化する工程において、端部EB1・EB2・EB3・EB4がレーザ等で切断されることで、所望のサイズとなるように形成される。
なお、本実施形態では、表示領域DAから端子領域TAへの方向(端部EB1・EB2それぞれが伸びる方向、図1においては紙面上から下へ向かう縦方向)をY方向(第1方向)とし、端部EB3・EB4それぞれが伸びる方向(図1においては紙面向かって左から右へ向かう横方向)をX方向(第2方向)とする。Y方向とX方向とは互いに直交する方向である。
表示領域DAには、複数のサブ画素SPがマトリクス状に配置されている。複数のサブ画素SPは、例えば、赤色光を出射する赤サブ画素、緑色光を出射する緑サブ画素、および、青色光を出射する青サブ画素などを含む。
端子領域TAは、複数の端子60が並んで設けられた領域である。端子領域TAは、例えば、表示パネル2のうち一つの端部EB4近傍であって、端部EB4に沿って伸びている。端子領域TAに設けられた複数の端子60は、後述するように、表示パネル2の外部に設けられた回路等の複数の端子または複数の配線等と電気的に接続される。複数の端子60は、例えば、表示パネル2のうち一つの端部EB4近傍であって、端部EB4に沿って並んでいる。
折り曲げ領域BA、表示領域DAと、端子領域TAとの間の領域であって、折り曲げられる領域である。例えば、折り曲げ領域BAは、両端部EB1・EB2同士を繋ぐように連続して伸びている。折り曲げ領域BAは、X方向に伸びて設けられている。換言すると、折り曲げ領域BAの長手方向はX方向であり、長手方向に直交する短手方向はY方向である。
例えば、表示パネル2は、可撓性を有するフレキシブルな基材を含むことで、折り曲げ領域BAを、例えば、180°折り曲げることが可能となっている。なお、表示パネル2は、全面に可撓性を有するフレキシブルな基材を含むのではなく、少なくとも折り曲げ領域BAに可撓性を有するフレキシブルな基材を含むことで、折り曲げ領域BAが折り曲げ可能となっていてもよい。
複数の引き出し配線61は、それぞれ、表示領域DAと端子領域TAとの間に設けられている。複数の引き出し配線61は、それぞれ、表示領域DA内から額縁領域NAへ伸び、折り曲げ領域BAを通って、端子領域TAにおける複数の端子60と電気的に接続されている。これにより、複数の引き出し配線61を介して、表示パネル2の外部回路から複数の端子60へ入力された入力信号を表示領域DAへ供給したり、表示領域DAから出力された出力信号を複数の端子60へ供給したりすることができる。
複数の引き出し配線61は、それぞれ、Y方向に伸び、X方向に並んで設けられている。複数の引き出し配線61は、それぞれ、第1引き出し配線W1と、第2引き出し配線W2と、中継配線W3とを備えている。
複数の第1引き出し配線W1は、それぞれ、一方の端部が、表示領域DAに設けられた配線または薄膜トランジスタなどと電気的に接続され、表示領域DAから折り曲げ領域BAの方向へ伸び、他方の端部が、折り曲げ領域BA近傍の額縁領域NAに設けられている。複数の第2引き出し配線W2は、それぞれ、一方の端部が端子60と電気的に接続されており、端子60から折り曲げ領域BAの方向へ伸び、他方の端部が、折り曲げ領域BA近傍の額縁領域NAに設けられている。複数の中継配線W3は、表示領域DAと端子領域TAとの間に設けられている。複数の中継配線W3は、それぞれ、一方の端部が、第1引き出し配線W1の他方の端部と電気的に接続され、折り曲げ領域BAを通って伸び、他方の端部が、第2引き出し配線W2の他方の端部と電気的に接続されている。これにより、中継配線W3は、第1引き出し配線W1と第2引き出し配線W2とを電気的に接続する。複数の中継配線W3は、それぞれ、折り曲げ領域BAの長手方向(X方向)と交差するように伸びている。
なお、Y方向に並ぶ複数の引き出し配線61のうち、両端の引き出し配線61を、引き出し配線61B1・61B2と称する場合がある。両端の引き出し配線61のうち、端部EB1に近い側を引き出し配線61B1と称し、端部EB2に近い側を引き出し配線61B2と称する。
また、引き出し配線61B1が有する、第1引き出し配線W1を第1引き出し配線W1B1と称し、第2引き出し配線W2を第2引き出し配線W2B1と称し、中継配線W3を中継配線W3B1と称する場合がある。また、引き出し配線61B2が有する、第1引き出し配線W1を第1引き出し配線W1B1と称し、第2引き出し配線W2を第2引き出し配線W2B2と称し、中継配線W3を中継配線W3B2と称する場合がある。
複数のスリットSLは、折り曲げ領域BAのうち、両端の引き出し配線61B1・61B2よりも外側に形成されている。すなわち、複数のスリットSLは、折り曲げ領域BAにおける、引き出し配線61B1と、端部EB1~EB4のうち引き出し配線61B1に近い端部EB1との間の領域に形成されている。また、複数のスリットSLは、折り曲げ領域BAにおける、引き出し配線61B2と、端部EB1~EB4のうち引き出し配線61B2に近い端部EB2との間の領域に形成されている。この複数のスリットSLは、端部EB1・EB2を切断したときに入ったクラックが、引き出し配線61B1・61B2にまで到達して断線してしまうことを抑制する。この複数のスリットSLの詳細は後述する。
図2は、実施形態1に係る表示装置1の表示パネル2におけるサブ画素SP近傍の断面図である。表示パネル2は、例えば、第2フィルム10と、第2フィルム10上に設けられた基材3と、基材3上に設けられたベースコート層14と、ベースコート層14上に設けられたTFT(Thin Film Transistor)層4と、TFT層4上に設けられた複数の発光素子5およびバンク25と、複数の発光素子5およびバンク25上に設けられた封止層6と、封止層6上に設けられた第1フィルム7とを備えている。
第2フィルム10は、表示パネル2の裏面(下面)を保護し、可撓性(フレキシブル性)を有する。第2フィルム10は、例えば、ポリエチレンテレフタレート(PET)などの樹脂材料を含んで構成されている。
基材3は、表示パネル2の全面に連続して設けられており、表示パネル2においてベースとなる部材である。基材3は、可撓性(フレキシブル性)を有する。本実施形態では、基材3は、第2フィルム10上に設けられた第1基材樹脂層11と、第1基材樹脂層11上に設けられたバッファ層12と、バッファ層12上に設けられた第2基材樹脂層13とを含む多層構造である。
第1基材樹脂層11および第2基材樹脂層13は、それぞれ、例えば、ポリイミド等の樹脂材料を含んで構成されている。バッファ層12は、例えば、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を含んで構成される無機絶縁層である。
第1基材樹脂層11および第2基材樹脂層13は、例えば、表示パネル2の全面に設けられるベースとなる部材であるため、パターニングされなくてもよい。すなわち、第1基材樹脂層11および第2基材樹脂層13には感光性材料が含有されていなくてもよい。このため、第1基材樹脂層11および第2基材樹脂層13は、感光性材料が含有された樹脂層と比べて、熱耐性が強く、高温で硬化させることができる。この結果、第1基材樹脂層11および第2基材樹脂層13は、感光性材料が含有された樹脂層と比べて、レーザなどで切断されたときに、切断面にクラックが入りにくくなる。
なお、基材3は、例えば、第1基材樹脂層11のみにより構成された単層構造であってもよいし、4層以上の多層構造であってもよい。
ベースコート層14は、水分または不純物などが、TFT層4および発光素子5に混入することを防ぐ。ベースコート層14は、例えば、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を含んで構成される無機絶縁層である。
TFT層4は、半導体層20と、ゲート絶縁層21と、ゲート電極GEと、第1無機絶縁層22と、容量電極CEと、第2無機絶縁層23と、ソース電極SEおよびドレイン電極DEと、第1平坦化層24とを含む。また、TFT層4は、ゲート電極GEと同層であるゲート配線GWを含み、さらに、ソース電極SEおよびドレイン電極DEと同層であるソース配線(不図示)を含む。
半導体層20と、ゲート絶縁層21と、ゲート電極GEと、第1無機絶縁層22と、第2無機絶縁層23と、ソース電極SEおよびドレイン電極DEとによって、サブ画素SPを駆動させるための複数の薄膜トランジスタTrが構成されている。
半導体層20は、ベースコート層14上であって、少なくとも薄膜トランジスタTrの形成領域に形成されている。半導体層20は、例えば、低温ポリシリコン(LTPS:Low-temperature Poly Silicon)、または、酸化物半導体を含んで構成されている。酸化物半導体は、In、Ga、Znのうち少なくとも1種の金属元素を含む。
ゲート絶縁層21は、半導体層20を覆い、ベースコート層14上に設けられている。ゲート電極GEは、ゲート絶縁層21上に複数、薄膜トランジスタTrの形成領域に設けられている。また、ゲート絶縁層21上に、ゲート電極GEと同層である複数のゲート配線GWが設けられている。複数のゲート配線GWそれぞれは、ゲート電極GEと接続されている。
第1無機絶縁層22は、ゲート電極GEおよびゲート配線GWを覆い、ゲート絶縁層21上に設けられている。容量電極CEは、第1無機絶縁層22上であって、ゲート配線GWの一部と重なるように設けられている。容量電極CEは、重なっているゲート配線GWとの間に容量を形成する。第2無機絶縁層23は、容量電極CEを覆い、第1無機絶縁層22上であって表示領域DAの全面に設けられている。
ゲート絶縁層21、第1無機絶縁層22、および、第2無機絶縁層23は、それぞれ、例えば、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を含んで構成されている。
ドレイン電極DEおよびソース電極SEは、同層であり、第2無機絶縁層23上に複数、薄膜トランジスタTrの形成領域に設けられている。第1無機絶縁層22および第2無機絶縁層23に形成されたコンタクトホールを通して、ドレイン電極DEは半導体層20のドレイン領域と接続され、ソース電極SEは半導体層20のソース領域と接続されている。また、第2無機絶縁層23上に、ドレイン電極DEおよびソース電極SEと同層である複数のソース配線(不図示)が設けられている。複数のソース配線それぞれは、ソース電極SEと接続されている。
複数のソース配線および複数のゲート配線GWは、平面視において、表示領域DA内で互いに交差するように設けられている。複数のソース配線は、図示しないソースドライバと接続されており、ソースドライバから、複数のサブ画素SPそれぞれの発光輝度に対応したソース信号が供給される。複数のゲート配線GWは、図示しないゲートドライバと接続されており、ゲートドライバから、複数のサブ画素SPのうち発光させるサブ画素SPを選択するためのゲート信号が供給される。
ゲート電極GE、ゲート配線GW、容量電極CE、ドレイン電極DE、ソース電極SE、および、ソース配線は、それぞれ、導電性材料を含んで構成されている。導電性材料としては、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅などの金属材料またはそれらの合金などを用いることができる。
第1平坦化層24は、ドレイン電極DE、ソース電極SE、および、ソース配線を覆い、第2無機絶縁層23上であって、表示領域DAの全面に設けられている。すなわち、第1平坦化層24は、複数の薄膜トランジスタTrを覆っている。第1平坦化層24は、例えば、ポリイミド、または、アクリルなどの樹脂材料を含んで構成された樹脂層である。また、第1平坦化層24は、例えば、感光性材料を含有することで、例えば、フォトリソグラフィ法などによってパターニングされる。
複数の発光素子5およびバンク25は、第1平坦化層24上に設けられている。複数の発光素子5それぞれは、サブ画素SP毎に設けられている。複数の発光素子5それぞれは、例えば、第1平坦化層24上に、順に積層された、第1電極30、第1電荷注入層31、発光層32、第2電荷注入層33および第2電極34を含む。例えば、第1電極30、第1電荷注入層31、発光層32、第2電荷注入層33は、発光素子5毎に島状に設けられている。例えば、第2電極34は、第2電荷注入層33上およびバンク25上に全面に設けられている。
バンク25は、第1電極30の周端部(エッジ部)を覆う。これにより、バンク25は、第1電極30の周端部と、第2電極34とが短絡してしまうことを防止する。バンク25は、平面視において、表示領域DA(図1参照)内において格子状に設けられている。すなわち、バンク25に囲まれた開口に設けられた発光素子5がサブ画素SPに対応する。バンク25は、例えば、ポリイミド、または、アクリルなどの樹脂材料を含んで構成された樹脂層である。また、バンク25は、例えば、感光性材料を含有することで、フォトリソグラフィ法などによってパターニングされる。
第1電極30は、第1平坦化層24に形成されたコンタクトホールを通して、ソース電極SEと接続されている。第1電極30は、例えば、陽極である。
第1電極30は、例えば、可視光を反射する反射電極である。第1電極30は、例えば、可視光の反射率の高いアルミニウム、銅、金、または銀などの金属材料を含む反射層と、透明導電材料であるITO、IZO、ZnO、AZO、BZO、またはGZOなどを含む透明層との積層構造として構成されている。なお、第1電極30は反射層を含む単層構造であってもよい。
第2電極34は、例えば、陰極である。第2電極34は、例えば、可視光を透過する透明電極である。第2電極34は、例えば、透明導電材料であるITO、IZO、ZnO、AZO、BZO、またはGZOなどを含む。
第1電荷注入層31は、第1電極30と発光層32との間に設けられている。第1電荷注入層31は、例えば、正孔を発光層32へ注入するための正孔注入層である。
第2電荷注入層33は、第2電極34と発光層32との間に設けられている。第2電荷注入層33は、例えば、電子を発光層32へ注入するための電子注入層である。なお、第1電荷注入層31と発光層32との間に正孔輸送層などの他の層が設けられていてもよい。また、第2電荷注入層33と発光層32との間に電子輸送層などの他の層が設けられていてもよい。また、第1電荷注入層31および第2電荷注入層33の少なくとも一方を省略してもよい。
発光層32は、第1電極30と第2電極34との間に設けられている。本実施形態において、発光層32は、第1電荷注入層31と第2電荷注入層33との間に設けられている。発光層32は、例えば、第1電荷注入層31から注入された正孔と、第2電荷注入層33から注入された電子とに基づいて可視光を発光する。例えば、発光層32は、赤色光、緑色光、または、青色光を発光する。発光層32は、例えば、有機EL(electro-luminescence)材料を含有する有機EL層であってもよいし、EL発光する複数の量子ドットを含有する量子ドット層であってもよい。
なお、発光素子5の積層順は、上述した順に限らず、例えば、第1平坦化層24上に、順に、第2電極34、第2電荷注入層33、発光層32、第1電荷注入層31、および、第1電極30が積層されていてもよい。また、例えば、第1電極30が陰極であり、第1電荷注入層31が電子注入層であり、第2電荷注入層33が正孔注入層であり、第2電極34が陽極であってもよい。また、第1電極30が透明電極であり、第2電極34が反射電極であってもよい。
封止層6は、水分または不純物などが発光素子5に混入することを防ぐ。封止層6は、表示領域DAの全面を覆っている。封止層6は、例えば、第2電極34上に設けられた無機膜40と、無機膜40上に設けられた有機膜41と、有機膜41上に設けられた無機膜42とを含む。無機膜40・42は、例えば、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を含んで構成される無機絶縁層である。有機膜41は、例えば、ポリイミド、または、アクリルなどの樹脂材料を含んで構成された樹脂層である。
第1フィルム7は、封止層6上に設けられている。第1フィルム7は、表示パネル2の表面(上面)を保護し、可撓性(フレキシブル性)を有する。第1フィルム7は、例えば、ポリエチレンテレフタレート(PET)などの樹脂材料を含んで構成されている。
図3は、実施形態1に係る表示装置1の表示パネル2が折り曲げられた状態を表す概略的な断面図である。なお、図3では、第1フィルム7の図示などを省略している。図3に示すように、表示装置1は、表示パネル2に加え、表示パネル2と電気的に接続される回路基板70を備えている。回路基板70は、例えばICチップが搭載された基板などであり、表示パネル2の裏面と重なるように配置されている。そして、表示パネル2は、折り曲げ領域BAが、例えば180°折り曲げられる。これにより、表示パネル2における複数の端子60が、表示パネル2の裏面側に設けられた回路基板70に設けられた複数の端子それぞれと電気的に接続される。折り曲げ領域BAを折り曲げる曲率は、任意に設計されればよいが、一例としては、0.1mm以上1.0mm以下程度である。これにより、狭額縁化された表示装置1を得ることができる。
次に、図4および図5を用いて、折り曲げ領域BA近傍の額縁領域NAの構成を説明する。図4は、実施形態1に係る表示パネル2の折り曲げ領域BAの両端部EB1・EB2近傍の概略構成を表す平面図である。図5は、図4に示すB1‐B1線に切った断面図である。
例えば、引き出し配線61のうち、第1引き出し配線W1および第2引き出し配線W2はゲート電極GEと同層であり、中継配線W3はドレイン電極DEおよびソース電極SEと同層である。
中継配線W3は、一方の端部が、第1引き出し配線W1を覆う第1無機絶縁層(第1絶縁層)22および第2無機絶縁層(第1絶縁層)23に形成された第1コンタクトホールCH1を通して、第1引き出し配線W1の端部と電気的に接続されている。また、中継配線W3の他方の端部は、第2引き出し配線W2を覆う第1無機絶縁層(第1絶縁層)22および第2無機絶縁層(第1絶縁層)23に形成された第2コンタクトホールCH2を通して、第2引き出し配線W2の端部と電気的に接続されている。
額縁領域NAには、第2フィルム10上に設けられた基材3(すなわち、第1基材樹脂層11、バッファ層12、および、第2基材樹脂層13)が設けられ、基材3上にベースコート層14が設けられ、ベースコート層14上にゲート絶縁層21が設けられ、ゲート絶縁層21上に第1引き出し配線W1および第2引き出し配線W2が設けられている。さらに、第1引き出し配線W1および第2引き出し配線W2を覆って、ゲート絶縁層21上に第1無機絶縁層22が設けられ、第1無機絶縁層22上に第2無機絶縁層23が設けられ、第2無機絶縁層23上に第1平坦化層24が設けられ、第1平坦化層24上にバンク25と同層の樹脂層25Bが設けられている。さらに、折り曲げ領域BAには、表面に複数の中継配線W3が積層された充填層65が設けられている。
第2フィルム10には、折り曲げ領域BAと重なる領域に開口部HAが形成されている。基材3である、第1基材樹脂層11、バッファ層12、および、第2基材樹脂層13は、折り曲げ領域BAを含め表示パネル2の全面に連続して設けられている。第1基材樹脂層11は、第2フィルム10に形成された開口部HAにより、折り曲げ領域BAにおいて裏面が露出している。
第1引き出し配線W1および第2引き出し配線W2の下層に設けられたベースコート層(第2絶縁層)14には、折り曲げ領域BAと重なる領域に開口部HBが形成されている。第1引き出し配線W1および第2引き出し配線W2の下層に設けられたゲート絶縁層(第2絶縁層)21には、折り曲げ領域BAと重なる領域に開口部HCが形成されている。第1引き出し配線W1および第2引き出し配線W2の上層に設けられた第1無機絶縁層(第1絶縁層)22には、折り曲げ領域BAと重なる領域に開口部HDが形成されている。第1引き出し配線W1および第2引き出し配線W2の上層に設けられた第2無機絶縁層(第1絶縁層)23には、折り曲げ領域BAと重なる領域に開口部HEが形成されている。
開口部HB~HEにより、折り曲げ領域BAにおける第2基材樹脂層13の表面は露出している。
例えば、開口部HB~HEのY方向の長さは、略同じである。また、例えば、開口部HB~HEのY方向の長さは、開口部HAのY方向の長さと略同じである。一例として、折り曲げ領域BAのY方向の長さBAaは、開口部HA~HEのY方向の長さと略同じである。また、開口部HA~HEは、X方向に、両端部EB1・EB2同士を繋ぐように連続して伸びている。すなわち、折り曲げ領域BAにおいて、開口部HA~HEは、複数の中継配線W3と交差する方向に伸びる。
例えば、第1引き出し配線W1の端部(折り曲げ領域BAに近い側の端部)および第2引き出し配線W2の端部(折り曲げ領域BAに近い側の端部)間のY方向の長さは、開口部HB~HEのY方向の長さよりも長い。すなわち、第1引き出し配線W1の端部(折り曲げ領域BAに近い側の端部)および第2引き出し配線W2の端部(折り曲げ領域BAに近い側の端部)は、それぞれ、第1無機絶縁層22および第2無機絶縁層23に覆われている。
充填層65は、折り曲げ領域BAにおいて露出している第2基材樹脂層13の表面と、ベースコート層14に形成された開口部HBと、ゲート絶縁層21に形成された開口部HCと、第1無機絶縁層22に形成された開口部HDと、第2無機絶縁層23に形成された開口部HEとに囲まれた領域に設けられている。充填層65は、X方向に、両端部EB1・EB2同士を繋ぐように連続して伸びている。
充填層65は、例えば、ポリイミド、または、アクリルなどの樹脂材料を含んで構成された樹脂層である。また、充填層65は、例えば、感光性材料を含有することで、フォトリソグラフィ法などによってパターニングされる。充填層65上に、Y方向に伸びる中継配線W3が設けられている。
第1平坦化層24は、中継配線W3を覆って、充填層65、第2無機絶縁層23上に設けられている。
樹脂層25Bは、折り曲げ領域BAを補強するために折り曲げ領域BAに設けられている。樹脂層25Bは、例えば、表示領域DA内のバンク25と同層であり、バンク25とは分離して設けられている。なお、折り曲げ領域BAにおける樹脂層25Bを省略した構成としてもよい。
このように、例えば、折り曲げ領域BAにおいて、樹脂層よりも折り曲げに対する耐性が弱い、無機絶材料を用いて形成された層(ベースコート層14、ゲート絶縁層21、第1無機絶縁層22および第2無機絶縁層23)は、基材3に含まれるバッファ層12を除いて形成されていないことが好ましい。
次に、図4~図7を用いて、折り曲げ領域BAに形成された複数のスリットSLの詳細について説明する。図6は、図4に示すC1‐C1線に切った断面図である。図7は、実施形態に係る表示装置1の個片化する工程の様子を表す図である。
図4および図5に示すように、折り曲げ領域BAにおいては、上述のように、基材3上に、例えば、充填層65、第1平坦化層24、および、樹脂層25Bが順に積層されている。すなわち、折り曲げ領域BAにおいては、複数の樹脂層が積層された積層構造となっている。
そして、図7に示すように、表示パネル2は、所望のサイズよりも大きいサイズに形成されたあと、個片化する工程において、4つの端部EB1~EB4がレーザなどにより、所望のサイズに切断される。
ここで、充填層65、第1平坦化層24、および、樹脂層25Bは、それぞれ、パターニングするための感光性材料が含有されている。このため、充填層65、第1平坦化層24、および、樹脂層25Bは、感光性材料が含有されていない樹脂層(例えば第1基材樹脂層11および第2基材樹脂層13)と比べて、熱耐性が弱く、例えば250℃程度などのように、比較的、高温で硬化させることができない。
この結果、充填層65、第1平坦化層24、および、樹脂層25Bは、感光性材料が含有されていない樹脂層(例えば第1基材樹脂層11および第2基材樹脂層13)と比べて、折り曲げ領域BAにおいて、切断面である端部EB1・EB2から、充填層65および第1平坦化層24それぞれの内側へ向かう方向にクラックCRが入る場合がある。
そこで、図4および図6に示すように、本実施形態に係る表示パネル2においては、折り曲げ領域BAにおける充填層65(第1樹脂層)および第1平坦化層24(第2樹脂層)には、平面視において複数の中継配線Wのうち両端の中継配線W3B1・W3B2よりも外側に、第1平坦化層24(第2樹脂層)の表面から充填層65(第1樹脂層)へ至る深さを有する複数のスリットSLが形成されている。
これにより、個片化する工程において表示パネル2が所望のサイズに切断される際、折り曲げ領域BAにおいて、端部EB1・EB2から、充填層65および第1平坦化層24それぞれの内側へ向かう方向にクラックCRが入ったとしても、複数のスリットSLよりもさらに内部へクラックCRが入ることを抑制することができる。これにより、複数の中継配線W3がクラックCRによって断線することを抑制することができる。
一例として、折り曲げ領域BAにおける端部EB1・EB2は、それぞれスリットSLのうち両端のスリットSLと重なっている。すなわち、折り曲げ領域BAにおける端部EB1・EB2は、充填層65に覆われておらず、露出している。換言すると、両端のスリットSLは、端部EB1・EB2を切断する際の切断線と一致している。なお、折り曲げ領域BAにおける端部EB1・EB2は、充填層65に覆われていてもよい。
このように、端部EB1・EB2それぞれがスリットSLと重なることで、端部EB1・EB2が切断された際に、充填層65および第1平坦化層24それぞれの内側へ向かう方向にクラックCRが入ることを、より確実に防止することができる。
また、本実施形態においては、複数のスリットSLのうち少なくとも1つは、Y方向に充填層65を貫通していることが好ましい。換言すると、複数のスリットSLは、Y方向に沿って(すなわち、端部EB1・EB2に沿って)伸びて形成されており、複数のスリットSLのうち少なくとも1つは、Y方向の長さSLaは、充填層65のY方向の長さ65aと同じであることが好ましい。これによると、充填層65の端部EB1・EB2から充填層65の内側へクラックCRが入ることを、複数のスリットSLのうち少なくとも1つによって、より確実に抑制することができる。このため、複数の中継配線W3がクラックCRによって断線することを、より確実に抑制することができる。
なお、複数のスリットSLの全てが、Y方向に充填層65を貫通していることが好ましいが、複数のスリットSLのうち少なくとも1つが、Y方向に充填層65を貫通していればよい。
また、本実施形態においては、複数のスリットSLのうち少なくとも1つは、第1平坦化層24(第2樹脂層)および充填層65(第1樹脂層)を貫通する深さであることが好ましい。換言すると、折り曲げ領域BAにおいて、複数のスリットSLのうち少なくとも1つの底面SLbは、第2基材樹脂層13の表面であることが好ましい。これにより、折り曲げ領域BAにおいて、第1平坦化層24および充填層65それぞれの端部EB1・EB2から、第1平坦化層24および充填層65それぞれの内側へクラックCRが入ることを、複数のスリットSLのうち少なくとも1つによって、より確実に抑制することができる。このため、複数の中継配線W3がクラックCRによって断線することを、より確実に抑制することができる。
ここで、本実施形態では、折り曲げ領域BAにおいて、第1平坦化層24上に、さらに、樹脂層25Bが設けられているものとして説明した。そこで、複数のスリットSLのうち少なくとも1つは、さらに、第1平坦化層24および充填層65に加えて樹脂層25Bも貫通する深さであることが好ましい。これによって、より確実に、端部EB1・EB2から入ったクラックCRが、さらに内側へ入ることを抑制し、複数の中継配線W3が断線することを抑制することができる。
なお、複数のスリットSLの全てが、第1平坦化層24および充填層65を貫通する深さであることが好ましいが、複数のスリットSLのうち少なくとも1つが、第1平坦化層24および充填層65を貫通する深さであればよい。
なお、図4および図6に示すように、例えば、折り曲げ領域BAにおける充填層65は、複数の中継配線W3のうち両端の中継配線W3B1・W3B2より外側の厚さ65T2と、両端の中継配線W3B1・W3B2に囲まれた領域の厚さ65T1とは同じである。また、例えば、折り曲げ領域BAにおける第1平坦化層24は、複数の中継配線W3のうち両端の中継配線W3B1・W3B2より外側の厚さ24T2と、両端の中継配線W3B1・W3B2に囲まれた領域の厚さ24T1とは同じである。また、折り曲げ領域BAにおける樹脂層25Bは、複数の中継配線W3のうち両端の中継配線W3B1・W3B2より外側の厚さ25BT2と、両端の中継配線W3B1・W3B2に囲まれた領域の厚さ25BT1とは同じである。
図8は、実施形態1の変形例に係る折り曲げ領域の断面図である。図8は、図4に示すC1‐C1線に切った断面の変形例を表している。
図4および図8に示すように、折り曲げ領域BAにおける充填層65は、複数の中継配線W3のうち両端の中継配線W3B1・W3B2より外側の厚さ65T2が、両端の中継配線W3B1・W3B2に囲まれた領域の厚さ65T1よりも薄くてもよい。これにより、折り曲げ領域BAの充填層65において、より確実に、端部EB1・EB2から入ったクラックCRが、さらに内側へ入ることを抑制し、複数の中継配線W3が断線することを抑制することができる。
また、折り曲げ領域BAにおける第1平坦化層24は、複数の中継配線W3のうち両端の中継配線W3B1・W3B2より外側の厚さ24T2が、両端の中継配線W3B1・W3B2に囲まれた領域の厚さ24T1よりも薄くてもよい。これにより、折り曲げ領域BAの第1平坦化層24において、より確実に、端部EB1・EB2から入ったクラックCRが、さらに内側へ入ることを抑制し、複数の中継配線W3が断線することを抑制することができる。
また、折り曲げ領域BAにおける樹脂層25Bは、複数の中継配線W3のうち両端の中継配線W3B1・W3B2より外側の厚さ25BT2が、両端の中継配線W3B1・W3B2に囲まれた領域の厚さ25BT1よりも薄くてもよい。これにより、折り曲げ領域BAの樹脂層25Bにおいて、より確実に、端部EB1・EB2から入ったクラックCRが、さらに内側へ入ることを抑制し、複数の中継配線W3が断線することを抑制することができる。
この樹脂層25B、第1平坦化層24、および、充填層65それぞれの一部の膜厚の厚さを薄くするには、例えば、グレートーンマスクまたはハーフトーンマスクを用いたフォトリソグラフィ法などによって行うことができる。
また、中継配線W3の一部を、中継配線W3と同層のドレイン電極、ソース電極およびソース配線よりも、薄くしてもよい。
次に、表示装置1の製造方法について説明する。図9は、実施形態に係る表示装置1の製造工程のフローを表す図である。
まず、透光性の支持基板(例えばマザーガラス)上に基材3を形成する(工程S11)。すなわち、支持基板の表面に、ポリイミドなどの樹脂材料を塗布し加熱することで第1基材樹脂層11を形成する。次に、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を用いたCVD法などにより、第1基材樹脂層11の表面にバッファ層12を形成する。次に、ポリイミドなどの樹脂材料を塗布し加熱することでバッファ層12の表面に第2基材樹脂層13を形成する。第1基材樹脂層11および第2基材樹脂層13は、例えば、感光性材料を含まず、500℃程度の比較的高温で加熱することで形成する。
次に、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を用いたCVD法などにより、基材3の表面にベースコート層14を形成する(工程S12)。次に、薄膜トランジスタTrの形成領域に、ポリシリコンまたは酸化物半導体材料などを用いて半導体層16を形成する(工程S13)。
次に、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を用いたCVD法などにより、半導体層16を覆って、ベースコート層14の表面にゲート絶縁層21を形成する(工程S14)。次に、スパッタリング法などにより、ゲート絶縁層21の表面に、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅などの金属材料またはそれらの合金を形成し、フォトリソグラフィ法により、ゲート電極GE、ゲート配線GW、第1引き出し配線W1、および、第2引き出し配線W2を形成する(工程S15)。このように、ゲート電極GE、ゲート配線GW、第1引き出し配線W1、および、第2引き出し配線W2は、同じ工程にて同一材料により、すなわち、同層に形成される。
次に、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を用いたCVDなどにより、ゲート電極GE、ゲート配線GW、第1引き出し配線W1、および、第2引き出し配線W2を覆って、ゲート絶縁層21の表面に、第1無機絶縁層22を形成する(工程S16)。次に、スパッタリング法などにより、第1無機絶縁層22の表面に、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅などの金属材料またはそれらの合金を成膜し、フォトリソグラフィ法により、容量電極CEを形成する(工程S17)。次に、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を用いたCVDなどにより、容量電極CEを覆って、第1無機絶縁層22の表面に、第2無機絶縁層23を形成する(工程S18)。
次に、折り曲げ領域BAにおける、第2無機絶縁層23、第1無機絶縁層22、ゲート絶縁層21、および、ベースコート層14をエッチングにより除去することで、開口部HB~HEを一括で形成する(工程S19)。これにより、折り曲げ領域BAにおいて、第2基材樹脂層13の表面が露出する。
次に、ポリイミド、または、アクリルなどの樹脂材料を用いたフォトリソグラフィ法などにより、折り曲げ領域BAにおける、第2基材樹脂層13の露出した表面上、開口部HB~HEに囲まれた領域内に、充填層65を形成する(工程S20)。
次に、スパッタリング法などにより、第2無機絶縁層23の表面に、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅などの金属材料またはそれらの合金を成膜し、フォトリソグラフィ法によりドレイン電極DE、ソース電極SE、ソース配線を形成し、充填層65の表面に中継配線W3を、それぞれ同層に形成する(工程S21)。これにより、表示領域DAと端子領域TAとの間に、複数の中継配線W3が形成される。このように、ドレイン電極DE、ソース電極SE、ソース配線、および、中継配線W3は、同じ工程にて同一材料により、すなわち、同層に形成される。
ここで、表示領域DAにおいては、予め第1無機絶縁層22および第2無機絶縁層23を貫通するように形成されているコンタクトホールを通して、ドレイン電極DEは半導体層20のドレイン領域と接続され、ソース電極SEは半導体層20のソース領域と接続される。これにより、表示領域DA内における薄膜トランジスタTrが形成される。
また、折り曲げ領域BA近傍においては、予め第1無機絶縁層22および第2無機絶縁層23を貫通するように形成されている第1コンタクトホールCH1を通して、中継配線W3の一方の端部は第1引き出し配線W1の一方の端部と接続され、第2コンタクトホールCH2を通して、中継配線W3の他方の端部は第2引き出し配線W2の一方の端部と接続される。中継配線W3は、折り曲げ領域BAが伸びる方向に、複数並んで、充填層65の表面に形成される。これにより、複数の中継配線W3は、表示領域DAと端子領域TAとを、折り曲げ領域BAを通って電気的に接続する。この結果、額縁領域NAに、複数の引き出し配線61が形成される。
次に、ポリイミド、または、アクリルなどの樹脂材料を用いたフォトリソグラフィ法などにより、薄膜トランジスタTrおよび中継配線W3を覆って、第2無機絶縁層23の表面および充填層65の表面に、第1平坦化層24を形成する(工程S22)。
次に、第1平坦化層24の表面に、第1電極30、バンク25、発光素子5、樹脂層25Bを形成する(工程S23)。
すなわち、例えば、アルミニウム、銅、金、または銀などの金属材料を含む反射層と、ITO、IZO、ZnO、AZO、BZO、またはGZOなどを含む透明層とをそれぞれ、第1平坦化層24の表面に、フォトリソグラフィ法によりパターニングすることで、発光素子5の形成領域に、第1電極30を形成する。これにより、予め第1平坦化層24を貫通するように形成されているコンタクトホールを通して、第1電極30はドレイン電極DEと接続される。
そして、ポリイミド、または、アクリルなどの樹脂材料を用いたフォトリソグラフィ法などにより、表示領域DAにおいては、第1電極30の周端部(エッジ部)を覆って第1平坦化層24の表面に格子状にバンク25を形成し、折り曲げ領域BA近傍においては第1平坦化層24の表面に樹脂層25Bを形成する。
そして、表示領域DAにおいて、第1電極30上であってバンク25に囲まれた領域に、例えば蒸着法などにより、順に、第1電荷注入層31、発光層32、第2電荷注入層33を形成する。そして、ITO、IZO、ZnO、AZO、BZO、またはGZOなどの透明導電材料を蒸着法などにより、バンク25の表面および第2電荷注入層33の表面に第2電極34を形成する。これにより、表示領域DAにおいて複数の発光素子5が形成される。
次に、折り曲げ領域BA近傍において、充填層65、第1平坦化層24および樹脂層25Bに、平面視において複数の中継配線W3のうち両端の中継配線W3B1・W3B2よりも外側に、樹脂層25Bの表面から充填層65へ至る深さを有する複数のスリットSLを形成する(工程S24)。複数のスリットSLは、例えば、エッチングなどにより形成することができる。
なお、折り曲げ領域BAに樹脂層25Bを形成しない場合は、複数のスリットSLを、第1平坦化層24の表面から充填層65へ至る深さを有するように形成する。本実施形態では、複数のスリットSLの底面SLbに、充填層65の下層の第2基材樹脂層13の表面が露出するように、深さ方向に、充填層65を抜き切るように、複数のスリットSLを形成する。なお、複数のスリットSLを形成する工程S24は、バンク25および樹脂層25Bを形成した後、後述する個片化する工程S30の前までに行えばよい。
次に、封止層6を形成する(工程S25)。すなわち、第2電極34および第1平坦化層24の表面に無機膜40と、有機膜41と、無機膜42とを順に積層する。無機膜40・42は、例えば、CVD法などにより、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を用いて形成される。有機膜41は、ポリイミド、または、アクリルなどの樹脂材料を用いてインクジェット法などにより形成される。
次に、封止層6の表面に、ポリエチレンテレフタレート(PET)などの樹脂材料を含む第1フィルム7を貼り付ける(工程S26)。次に、支持基板越しに、支持基板の裏面側から第1基材樹脂層11へ、例えば、レーザを照射することで、第1基材樹脂層11の裏面から支持基板を剥離する(工程S27)。次に、支持基板を剥離した第1基材樹脂層11の裏面に、ポリエチレンテレフタレート(PET)などの樹脂材料を含む第2フィルム10を貼り付ける(工程S28)。
次に、表示パネル2が所望のサイズになるように、表示パネル2の外縁である端部EB1~EB4を、レーザなどにより切断する。これにより、表示パネル2は所望のサイズに個片化される(工程S29)。ここで、折り曲げ領域BA近傍において、充填層65、第1平坦化層24および樹脂層25Bに、平面視において複数の中継配線W3のうち両端の中継配線W3B1・W3B2よりも外側に、樹脂層25Bの表面から充填層65へ至る深さを有する複数のスリットSLが形成されているため、端部EB1・EB2からクラックCRが入ったとしても、クラックCRによって、折り曲げ領域BAにおける複数の中継配線W3が断線してしまうことを抑制することができる。
次に、第2フィルム10のうち折り曲げ領域BAと重なる領域に開口部HAを形成する(工程S30)。次に、個片化された表示パネル2のうち折り曲げ領域BAを、例えば、180°折り曲げる(工程S31)。そして、端子領域TAにおける複数の端子60を、表示パネル2の裏面側に設けられた回路基板70に設けられた複数の端子それぞれと電気的に接続する。これにより、表示装置1が完成する。
〔実施形態2〕
本開示の実施形態2について説明する。なお、実施形態1と異なる点を中心に説明し、実施形態1と重複する内容については説明を省略する。図10は、実施形態2に係る表示装置1の表示パネル2におけるサブ画素SP近傍の断面図である。なお、実施形態2に係る表示装置1の表示パネル2における平面形状は、図1と同様である。
本開示の実施形態2について説明する。なお、実施形態1と異なる点を中心に説明し、実施形態1と重複する内容については説明を省略する。図10は、実施形態2に係る表示装置1の表示パネル2におけるサブ画素SP近傍の断面図である。なお、実施形態2に係る表示装置1の表示パネル2における平面形状は、図1と同様である。
図10に示すように、表示パネル2におけるTFT層4は、さらに、中間電極M4および第2平坦化層26を備えていてもよい。
中間電極M4は、第1平坦化層24上に島状に設けられ、第1平坦化層24に形成されたコンタクトホールを通してドレイン電極DEと電気的に接続されている。中間電極M4は、ドレイン電極DEと第1電極30とを電気的に接続する。また、額縁領域NAには、中間電極M4と同層に引き出し配線などの配線が設けられている。中間電極M4および中間電極M4と同層の配線は、導電性材料を含んで構成されている。導電性材料としては、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅などの金属材料またはそれらの合金などを用いることができる。
第2平坦化層26は、中間電極M4を覆って第1平坦化層24上であって、表示領域DAの全面に設けられている。第2平坦化層26は、例えば、ポリイミド、または、アクリルなどの樹脂材料を含んで構成された樹脂層である。また、第2平坦化層26は、例えば、感光性材料を含有することで、例えば、フォトリソグラフィ法などによってパターニングされる。
複数の発光素子5およびバンク25は、本実施形態においては、第2平坦化層26上に設けられている。第1電極30は、第2平坦化層26に形成されたコンタクトホールを通して、中間電極M4と接続されている。すなわち、第1電極30は、中間電極M4を介して、ドレイン電極DEと電気的に接続されている。
図11は、実施形態2に係る折り曲げ領域BA近傍の一方の端の引き出し配線61B1をY方向に切った断面図である。
実施形態2においては、例えば、引き出し配線61のうち、第1引き出し配線W1および第2引き出し配線W2はソース電極SEおよびドレイン電極DEと同層であり、中継配線W3は中間電極M4と同層である。
中継配線W3は、一方の端部が、第1引き出し配線W1を覆う第1平坦化層(第1絶縁層)24に形成された第1コンタクトホールCH1を通して、第1引き出し配線W1の端部と電気的に接続されている。また、中継配線W3の他方の端部は、第2引き出し配線W2を覆う第1平坦化層(第1絶縁層)24に形成された第2コンタクトホールCH2を通して、第2引き出し配線W2の端部と電気的に接続されている。
額縁領域NAには、第2フィルム10上に設けられた基材3(すなわち、第1基材樹脂層11、バッファ層12、および、第2基材樹脂層13)が設けられ、基材3上にベースコート層14が設けられ、ベースコート層14上にゲート絶縁層21が設けられ、ゲート絶縁層21上に第1無機絶縁層22が設けられ、第1無機絶縁層22上に第2無機絶縁層23が設けられ、第2無機絶縁層23上に第1引き出し配線W1および第2引き出し配線W2が設けられている。さらに、第1引き出し配線W1および第2引き出し配線W2を覆って、第1平坦化層24が設けられ、第1平坦化層24上に第2平坦化層26が設けられ、第2平坦化層26上にバンク25と同層の樹脂層25Bが設けられている。さらに、折り曲げ領域BAには、表面に複数の中継配線W3が積層された第1平坦化層24が設けられている。
第1引き出し配線W1および第2引き出し配線W2の下層に設けられたベースコート層(第2絶縁層)14には、折り曲げ領域BAと重なる領域に開口部HBが形成されている。第1引き出し配線W1および第2引き出し配線W2の下層に設けられたゲート絶縁層(第2絶縁層)21には、折り曲げ領域BAと重なる領域に開口部HCが形成されている。第1引き出し配線W1および第2引き出し配線W2の下層に設けられた第1無機絶縁層(第2絶縁層)22には、折り曲げ領域BAと重なる領域に開口部HDが形成されている。第1引き出し配線W1および第2引き出し配線W2の下層に設けられた第2無機絶縁層(第2絶縁層)23には、折り曲げ領域BAと重なる領域に開口部HEが形成されている。
折り曲げ領域BAにおいて、第1平坦化層24は、折り曲げ領域BAにおいて露出している第2基材樹脂層13の表面と、ベースコート層14に形成された開口部HBと、ゲート絶縁層21に形成された開口部HCと、第1無機絶縁層22に形成された開口部HDと、第2無機絶縁層23に形成された開口部HEとに囲まれた領域に設けられている。折り曲げ領域BAにおける第1平坦化層24は、X方向に、両端部EB1・EB2同士を繋ぐように連続して伸びている。折り曲げ領域BAにおける第1平坦化層24上に、Y方向に伸びる中継配線W3が設けられている。
なお、折り曲げ領域BAに設けられた第1平坦化層24と、表示領域DA内に設けられた第1平坦化層24とは、接続されておらず分離されている。
第2平坦化層26は、中間電極M4と同層の中継配線W3を覆って、第1平坦化層24上に設けられている。なお、表示領域DA内に設けられた第2平坦化層26と、折り曲げ領域BA近傍に設けられた第2平坦化層26とは繋がっていなくてもよい。
樹脂層25Bは、例えば、表示領域DA内のバンク25と同層であり、バンク25とは分離して設けられている。なお、折り曲げ領域BAにおける樹脂層25Bを省略した構成としてもよい。
図12は、実施形態2に係る折り曲げ領域における一方の端の引き出し配線61B1をX方向に切った断面図である。
図11および図12に示すように、本実施形態に係る表示パネル2においては、折り曲げ領域BAにおける第1平坦化層24(第1樹脂層)および第2平坦化層26(第2樹脂層)には、平面視において複数の中継配線Wのうち両端の中継配線W3B1・W3B2よりも外側に、第2平坦化層26(第2樹脂層)の表面から第1平坦化層24(第1樹脂層)へ至る深さを有する複数のスリットSLが形成されている。
これにより、個片化する工程において表示パネル2が所望のサイズに切断される際、折り曲げ領域BAにおいて、端部EB1・EB2から、折り曲げ領域BAにおける第1平坦化層24および第2平坦化層26それぞれの内側へ向かう方向にクラックCRが入ったとしても、複数のスリットSLよりもさらに内部へクラックCRが入ることを抑制することができる。これにより、複数の中継配線W3がクラックCRによって断線することを抑制することができる。
また、本実施形態においては、複数のスリットSLのうち少なくとも1つは、Y方向に第1平坦化層24を貫通していることが好ましい。換言すると、複数のスリットSLは、Y方向に沿って(すなわち、端部EB1・EB2に沿って)伸びて形成されており、複数のスリットSLのうち少なくとも1つは、Y方向の長さは、折り曲げ領域BAにおける第1平坦化層24のY方向の長さと同じであることが好ましい。これによると、折り曲げ領域BAにおける第1平坦化層24の端部EB1・EB2から折り曲げ領域BAにおける第1平坦化層24の内側へクラックCRが入ることを、複数のスリットSLのうち少なくとも1つによって、より確実に抑制することができる。このため、複数の中継配線W3がクラックCRによって断線することを、より確実に抑制することができる。
なお、複数のスリットSLの全てが、Y方向に、折り曲げ領域BAにおける第1平坦化層24を貫通していることが好ましい。
また、本実施形態においては、複数のスリットSLのうち少なくとも1つは、第2平坦化層26(第2樹脂層)および第1平坦化層24(第1樹脂層)を貫通する深さであることが好ましい。換言すると、折り曲げ領域BAにおいて、複数のスリットSLのうち少なくとも1つの底面SLbは、第2基材樹脂層13の表面であることが好ましい。これにより、折り曲げ領域BAにおいて、第2平坦化層26および第1平坦化層24それぞれの端部EB1・EB2から、第2平坦化層26および第1平坦化層24それぞれの内側へクラックCRが入ることを、複数のスリットSLのうち少なくとも1つによって、より確実に抑制することができる。このため、複数の中継配線W3がクラックCRによって断線することを、より確実に抑制することができる。
また、複数のスリットSLのうち少なくとも1つは、第2平坦化層26および第1平坦化層24に加え樹脂層25Bも貫通する深さであることが好ましい。これによって、より確実に、端部EB1・EB2から入ったクラックCRが、さらに内側へ入ることを抑制し、複数の中継配線W3が断線することを抑制することができる。
なお、複数のスリットSLの全てが、第1平坦化層24および充填層65を貫通する深さであることが好ましい。
図13は、実施形態2の変形例に係る表示パネル2の折り曲げ領域BAの両端部EB1・EB2近傍の概略構成を表す平面図である。図14は、実施形態2の変形例に係る折り曲げ領域BAの断面図である。図15は、実施形態2の他の変形例に係る折り曲げ領域BAの断面図である。図14および図15は、図13におけるD1-D1線の断面を表している。
図13~図15に示すように、折り曲げ領域BAに設けられる第2平坦化膜24は、なるべく膜厚を薄くしてもよい。
図14に示す例では、折り曲げ領域BA内の第2平坦化膜24の膜厚は、折り曲げ領域BA近傍のベースコート層14上に設けられた第2平坦化膜24の膜厚と略同一となっている。
図15に示す例では、折り曲げ領域BA内の第2平坦化膜24は、折り曲げ領域BA内におけるベースコート層14の端部を覆う程度に設けられている。そして、折り曲げ領域BAの中央部分では、第2平坦化膜24は形成されておらず、第2基材樹脂層13の表面に、中継配線W3が設けられている。
図13~図15に示すように、折り曲げ領域BA内の樹脂層(例えば第2平坦化層26)の膜厚をなるべく薄くすることにより、折り曲げ領域BAを折り曲げた時に、折り曲げ領域BAを構成する各層に加わる負荷が大きくなることを抑制することができる。この結果、折り曲げ領域BAを折り曲げやすくすることができる。
また、上記実施形態や変形例に登場した各要素を、矛盾が生じない範囲で、適宜に組み合わせてもよい。
1 表示装置、2 表示パネル、3 基材、4 TFT層、5 発光素子、6 封止層、7 第1フィルム、10 第2フィルム、11 第1基材樹脂層、12 バッファ層、13 第2基材樹脂層、14 ベースコート層(第2絶縁層)、20 半導体層、21 ゲート絶縁層(第2絶縁層)、22 第1無機絶縁層(第1絶縁層、第2絶縁層)、23 第2無機絶縁層(第1絶縁層、第2絶縁層)、24 第1平坦化層(第1絶縁層、第1樹脂層)、25 バンク、25B 樹脂層、26 第2平坦化層(第2樹脂層)、60 端子、61 引き出し配線、65 充填層(第1樹脂層)、BA 折り曲げ領域、CH1 第1コンタクトホール、CH2 第2コンタクトホール、CR クラック、DA 表示領域、
DE ドレイン電極、EB1~EB4 端部、GE ゲート電極、GW ゲート配線、HA~HE 開口部、M4 中間電極、NA 額縁領域、SE ソース電極、SL スリット、SP サブ画素、TA 端子領域、W1 第1引き出し配線、W2 第2引き出し配線、W3 中継配線
DE ドレイン電極、EB1~EB4 端部、GE ゲート電極、GW ゲート配線、HA~HE 開口部、M4 中間電極、NA 額縁領域、SE ソース電極、SL スリット、SP サブ画素、TA 端子領域、W1 第1引き出し配線、W2 第2引き出し配線、W3 中継配線
Claims (12)
- 画像の表示領域と、複数の端子が設けられた端子領域と、前記表示領域および前記端子領域の間の領域であって折り曲げられる折り曲げ領域とを備え、
前記折り曲げ領域は、
第1樹脂層と、
前記第1樹脂層上に設けられ、前記表示領域と前記端子領域との間に設けられた複数の中継配線と、
前記複数の中継配線を覆い、前記第1樹脂層上に設けられた第2樹脂層と、を有し、
前記折り曲げ領域における前記第1樹脂層および前記第2樹脂層には、平面視において前記複数の中継配線のうち両端の中継配線よりも外側に、前記第2樹脂層の表面から前記第1樹脂層へ至る深さを有する複数のスリットが形成されている、表示装置。 - 前記表示領域から前記端子領域への方向を第1方向とすると、
前記複数のスリットのうち少なくとも1つは、前記第1方向に、前記第1樹脂層を貫通している、請求項1に記載の表示装置。 - 前記複数のスリットのうち少なくとも1つは、前記第2樹脂層および前記第1樹脂層を貫通する深さである、請求項1または2に記載の表示装置。
- 前記折り曲げ領域における、前記両端の中継配線よりも外側の両端部は、前記複数のスリットのうち両端のスリットと重なっている、請求項1から3の何れか1項に記載の表示装置。
- 前記折り曲げ領域における前記第1樹脂層は、前記複数の中継配線のうち両端の中継配線より外側の厚さが、前記両端の中継配線に囲まれた領域の厚さよりも薄い、請求項1から4の何れか1項に記載の表示装置。
- 前記折り曲げ領域における前記第2樹脂層は、前記複数の中継配線のうち両端の中継配線より外側の厚さが、前記両端の中継配線に囲まれた領域の厚さよりも薄い、請求項1から5の何れか1項に記載の表示装置。
- 前記表示領域から前記折り曲げ領域の方向へ伸びる複数の第1引き出し配線と、
前記複数の端子それぞれから前記折り曲げ領域の方向へ伸びる複数の第2引き出し配線と、
前記複数の第1引き出し配線および前記複数の第2引き出し配線を覆う第1絶縁層と、を備え、
前記複数の中継配線のぞれぞれは、
一方の端部が、前記第1絶縁層に形成された複数の第1コンタクトホールを通して前記複数の第1引き出し配線それぞれと電気的に接続され、
他方の端部が、前記第1絶縁層に形成された複数の第2コンタクトホールを通して前記複数の第2引き出し配線それぞれと電気的に接続されている、請求項1から6の何れか1項に記載の表示装置。 - 前記第1引き出し配線および前記複数の第2引き出し配線の下層に設けられた第2絶縁層をさらに備え、
前記折り曲げ領域において、前記第2絶縁層は、前記複数の中継配線と交差する方向に伸びる開口部を有する、請求項7に記載の表示装置。 - 前記表示領域は、ゲート電極および前記ゲート電極とは異なる層であるソース電極およびドレイン電極を含む複数の薄膜トランジスタを備え、
前記複数の第1引き出し配線および前記複数の第2引き出し配線は、前記ゲート電極と同層に設けられており、
前記複数の中継配線は、前記ソース電極およびドレイン電極と同層に設けられている、請求項7または8に記載の表示装置。 - 前記表示領域は、
ゲート電極および前記ゲート電極とは異なる層であるソース電極およびドレイン電極を含む複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆い、樹脂材料を含む第1平坦化層と、
前記第1平坦化層上に島状に設けられ、前記第1平坦化層に形成されたコンタクトホールを通して前記ドレイン電極と電気的に接続された中間電極と、
前記中間電極を覆い前記第1平坦化層上に設けられ、樹脂材料を含む第2平坦化層と、
前記第2平坦化層上に島状に設けられた陽極または陰極と、を備え、
前記複数の第1引き出し配線および前記複数の第2引き出し配線は、前記ソース電極および前記ドレイン電極と同層に設けられており、
前記複数の中継配線は、前記中間電極と同層に設けられている、請求項7または8に記載の表示装置。 - 画像の表示領域と、複数の端子が設けられた端子領域と、前記表示領域および前記端子領域の間の領域であって折り曲げられる折り曲げ領域とを備える表示装置の製造方法は、
前記折り曲げ領域を形成する工程を有し、前記折り曲げ領域を形成する工程は、
第1樹脂層を形成する工程と、
前記第1樹脂層上に、前記表示領域と前記端子領域との間に複数の中継配線を形成する工程と、
前記複数の中継配線を覆い、前記第1樹脂層上に第2樹脂層を形成する工程と、
前記第1樹脂層および前記第2樹脂層に、平面視において前記複数の中継配線のうち両端の中継配線よりも外側に、前記第2樹脂層の表面から前記第1樹脂層へ至る深さを有する複数のスリットを形成する工程とを含む、表示装置の製造方法。 - 前記複数のスリットを形成した後、前記複数のスリットの外側の縁部を含むように、前記第1樹脂層および前記第2樹脂層を切断し、前記表示領域、前記折り曲げ領域、および前記端子領域を有する表示パネルを個片化する工程と、
前記個片化したあと、前記表示パネルにおける前記折り曲げ領域を折り曲げる工程と、を有する、請求項11に記載の表示装置の製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160172427A1 (en) * | 2014-12-10 | 2016-06-16 | Lg Display Co., Ltd. | Flexible display device with bridged wire traces |
US20170194580A1 (en) * | 2015-12-30 | 2017-07-06 | Samsung Display Co., Ltd. | Flexible display device |
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JP2018124503A (ja) * | 2017-02-03 | 2018-08-09 | 株式会社ジャパンディスプレイ | 表示装置 |
WO2019138849A1 (ja) * | 2018-01-12 | 2019-07-18 | 株式会社ジャパンディスプレイ | 表示装置 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160172427A1 (en) * | 2014-12-10 | 2016-06-16 | Lg Display Co., Ltd. | Flexible display device with bridged wire traces |
US20170194580A1 (en) * | 2015-12-30 | 2017-07-06 | Samsung Display Co., Ltd. | Flexible display device |
JP2018098085A (ja) * | 2016-12-15 | 2018-06-21 | 株式会社ジャパンディスプレイ | 表示装置 |
JP2018124503A (ja) * | 2017-02-03 | 2018-08-09 | 株式会社ジャパンディスプレイ | 表示装置 |
WO2019138849A1 (ja) * | 2018-01-12 | 2019-07-18 | 株式会社ジャパンディスプレイ | 表示装置 |
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