WO2021235733A1 - 릴레이 제어 장치 및 방법 - Google Patents

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WO2021235733A1
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control signal
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최장혁
강도혁
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주식회사 엘지에너지솔루션
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    • H02J7/0031—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits using battery or load disconnect circuits

Definitions

  • the present invention relates to a relay control apparatus and method, and more particularly, to a relay control apparatus and method capable of maintaining the operation state of a plurality of relays even when a processor is reset due to a system error.
  • a cell assembly made of a single module by connecting a plurality of secondary batteries, a BMS that controls the charge/discharge of the cell assembly and monitors the state of each secondary battery, a battery pack that combines the cell assembly and the BMS into one pack, and a cell assembly Research on various parts and devices such as relays that connect the motor to a load such as a motor is in progress.
  • a relay connecting the cell assembly and the load may be provided in the power system.
  • the power system may be responsible for stably supplying power between the battery and the load by selectively opening and closing at least one relay.
  • the present invention has been devised to solve the above problems, and an object of the present invention is to provide a relay control apparatus and method capable of maintaining a relay in a closed state even when a system error occurs.
  • a relay control apparatus includes: a processor configured to output a first control signal for controlling an operation state of a first relay and a second control signal for controlling an operation state of a second relay; a monitoring unit connected to the processor to monitor an operation state of the processor and output a retain signal for maintaining the operation state of the first relay and the second relay according to the operation state of the processor; and receiving the first control signal and the second control signal from the processor, receiving the retain signal from the monitoring unit, and receiving the first control signal, the second control signal and the retain signal.
  • a relay state determination unit configured to output.
  • the processor may be configured to further output a third control signal for determining a relay control signal output from the relay state determining unit.
  • the relay state determiner based on the signal level of the third control signal received from the processor, converts some of the first control signal, the second control signal, and the retain signal to the first relay control signal and the retain signal. It may be configured to output as a second relay control signal.
  • the processor may be configured to output the third control signal to the relay state determiner when the operation state is a reset state.
  • the third control signal may be preset such that the signal level maintains the first signal level.
  • the relay state determination unit outputs the first control signal as the first relay control signal and outputs the second control signal as the second relay control signal when the third control signal is not received from the processor can be configured to
  • the relay state determining unit may be configured to output the retain signal as the first relay control signal and the second relay control signal when receiving the third control signal from the processor.
  • the monitoring unit may output the signal level of the retain signal as a second signal level for a predetermined time when the operating state of the processor is the reset state, and adjust the signal level of the retain signal after the predetermined time. It may be configured to output at a first signal level.
  • the relay state determining unit may be configured to maintain operating states of the first relay and the second relay when the signal level of the retain signal is the second signal level.
  • the relay state determining unit may be configured to change operation states of the first relay and the second relay when the signal level of the retain signal is the first signal level.
  • a battery pack according to another aspect of the present invention may include a relay control device according to an aspect of the present invention.
  • a vehicle according to another aspect of the present invention may include the relay control device according to an aspect of the present invention.
  • a relay control method in the processor, a first signal for outputting a first control signal for controlling the operation state of the first relay and a second control signal for controlling the operation state of the second relay output stage;
  • a second connected to the processor to monitor the operating state of the processor, and output a retain signal configured to maintain the operating state of the first relay and the second relay according to the operating state of the processor signal output step; and in the relay state determination unit, a first relay control signal for controlling an operation state of the first relay based on the first control signal, the second control signal, and the retain signal, and an operation state of the second relay It may include a relay control signal output step of outputting a second relay control signal to control.
  • the processor after the step of outputting the second signal, the processor further outputs a third control signal for determining the relay control signal output from the relay state determining unit. It may include further steps.
  • step of outputting the relay control signal based on the signal level of the third control signal, some of the first control signal, the second control signal, and the retain signal are applied to the first relay control signal and the second relay It may be a step of outputting the control signal.
  • the operating state of the processor when the operating state of the processor is reset to a predetermined time elapses, the operating state of the plurality of relays is changed to a turn-off state to prevent wastage of system resources and energy. There is this.
  • FIG. 1 is a diagram schematically illustrating a relay control apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram schematically illustrating an exemplary configuration of a relay control apparatus according to an embodiment of the present invention.
  • FIG 3 is a diagram schematically illustrating an embodiment when the signal level of the third control signal is maintained at the first signal level.
  • FIG. 4 is a diagram schematically illustrating a comparative example when the signal level of the third control signal is not maintained at the first signal level.
  • FIG. 5 is a diagram illustrating in more detail a relay state determining unit according to an embodiment of the present invention.
  • FIG. 6 is a diagram schematically illustrating an exemplary configuration of a relay state determination unit according to an embodiment of the present invention.
  • FIG. 7 is a diagram schematically illustrating another exemplary configuration of a relay state determining unit according to an embodiment of the present invention.
  • FIG. 8 is a diagram schematically illustrating a relay control method according to an embodiment of the present invention.
  • a term such as a processor described in the specification means a unit for processing at least one function or operation, which may be implemented as hardware or software, or a combination of hardware and software.
  • FIG. 1 is a diagram schematically illustrating a relay control apparatus 100 according to an embodiment of the present invention.
  • 2 is a diagram schematically illustrating an exemplary configuration of a relay control apparatus 100 according to an embodiment of the present invention.
  • the relay control apparatus 100 may include a processor 110 , a monitoring unit 120 , and a relay state determining unit 130 .
  • the processor 110 is configured to output a first control signal CS1 for controlling the operating state of the first relay 200 and a second control signal CS2 for controlling the operating state of the second relay 300 can be
  • the first relay 200 and the second relay 300 may be relays connecting a battery and a load. More specifically, the first relay 200 may be a high voltage side relay as a high side relay. In addition, the second relay 300 may be a low-voltage side relay as a low-side relay.
  • the processor 110 may output the first control signal CS1 to control the operation state of the first relay 200 to the turn-on state or the turn-off state. Also, when the processor 110 is in the normal state, the processor 110 may output the second control signal CS2 to control the operation state of the second relay 300 to the turn-on state or the turn-off state.
  • the operation state of each of the first relay 200 and the second relay 300 may be controlled according to the respective signal levels of the first control signal CS1 and the second control signal CS2 .
  • the monitoring unit 120 may be connected to the processor 110 and configured to monitor the operating state of the processor 110 .
  • the monitoring unit 120 may be connected to communicate with the processor 110 .
  • the monitoring unit 120 may monitor whether the operating state of the processor 110 is a normal state or a reset state.
  • the reset state means a state in which driving of the processor 110 is restarted.
  • the monitoring unit 120 may be connected to the processor 110 to monitor the operating state of the processor 110 .
  • the monitoring unit 120 is configured to output a retain signal RS for maintaining the operating states of the first relay 200 and the second relay 300 according to the operating state of the processor 110 .
  • the retain signal RS may be a signal for maintaining the operating states of the first relay 200 and the second relay 300 in the current state. For example, when the operating states of the first relay 200 and the second relay 300 are turned-on and the monitoring unit 120 outputs the retain signal RS, the first relay 200 and the second The operation state of the relay 300 may be maintained in a turn-on state. Conversely, when the operating state of the first relay 200 and the second relay 300 is a turn-off state, and the monitoring unit 120 outputs the retain signal RS, the first relay 200 and the second The operation state of the relay 300 may be maintained in a turn-off state.
  • the relay state determination unit 130 may be configured to receive the first control signal CS1 and the second control signal CS2 from the processor 110 .
  • the relay state determining unit 130 is electrically connected to the processor 110 to receive the first control signal CS1 and the second control signal CS2 from the processor 110 .
  • the relay state determining unit 130 may be configured to receive the retain signal RS from the monitoring unit 120 .
  • the relay state determining unit 130 may be electrically connected to the monitoring unit 120 to receive the retain signal RS from the monitoring unit 120 .
  • the relay state determination unit 130 controls the operation state of the first relay 200 based on the received first control signal CS1, the second control signal CS2, and the retain signal RS. It may be configured to output a first relay control signal RCS1 and a second relay control signal RCS2 for controlling an operation state of the second relay 300 .
  • the first relay control signal RCS1 is a signal that is output to the first relay 200 to determine the operating state of the first relay 200 .
  • the second relay control signal RCS2 is output to the second relay 300 to determine the operating state of the second relay 300 .
  • the relay state determiner 130 may select the first control signal CS1 as the first relay control signal RCS1 and select the second control signal CS2 as the second relay control signal RCS2 . Conversely, the relay state determiner 130 may select the retain signal RS as the first relay control signal RCS1 and the second relay control signal RCS2 . The first relay control signal RCS1 and the second relay control signal RCS2 selected by the relay state determiner 130 may be determined by the third control signal CS3 received from the processor 110 .
  • the processor 110 may be configured to further output a third control signal CS3 for determining a relay control signal output from the relay state determining unit 130 .
  • the processor 110 may be configured to output the third control signal CS3 to the relay state determiner 130 when the operation state is a reset state.
  • the processor 110 may immediately output the third control signal CS3 to the relay state determiner 130 .
  • the relay state determination unit 130 based on the signal level of the third control signal (CS3) received from the processor 110, the first control signal (CS1), the second control signal ( CS2) and a portion of the retain signal RS may be output as the first relay control signal RCS1 and the second relay control signal RCS2.
  • the signal level may be divided into a low level and a high level.
  • a high level may mean a signal level greater than or equal to a predetermined reference level
  • a low level may mean a signal level greater than or equal to 0 and less than the reference level.
  • the relay state determination unit 130 determines whether the signal level of the third control signal CS3 is a high level or a low level, depending on whether the first control signal CS1, the second control signal CS2, and the A first relay control signal RCS1 and a second relay control signal RCS2 may be selected from among the tain signals RS.
  • the relay control apparatus 100 may control the operation states of the first relay 200 and the second relay 300 to be maintained even when the processor 110 is unexpectedly reset.
  • the processor 110 may be unintentionally reset due to a system error while the relay control device 100 is provided in the vehicle and the vehicle is running.
  • the operating state of the processor 110 is the reset state, if the operating states of the first relay 200 and the second relay 300 that are in the turn-on state are changed to the turn-off state, an unexpected accident occurs. There are problems that may arise. Therefore, the relay control device 100 maintains the operating states of the first relay 200 and the second relay 300 even if the processor 110 is reset due to a system error to prevent unexpected accidents in advance. can
  • the processor 110 provided in the relay control device 100 is an application-specific integrated circuit (ASIC), other chipsets, logic circuits, registers, and communication known in the art to execute various control logics performed in the present invention. It may optionally include a modem, a data processing device, and the like. Also, when the control logic is implemented in software, the processor 110 may be implemented as a set of program modules. In this case, the program module may be stored in the memory and executed by the processor 110 . The memory may be inside or outside the processor 110 , and may be connected to the processor 110 by various well-known means.
  • ASIC application-specific integrated circuit
  • the third control signal CS3 may be preset such that the signal level maintains the first signal level.
  • the first signal level may mean a low level. That is, the signal level may be divided into a low level that is a first signal level and a high level that is a second signal level.
  • the signal level of the third control signal CS3 output from the processor 110 maintains the first signal level (low level). can be set to
  • 3 is a diagram schematically illustrating an embodiment when the signal level of the third control signal CS3 is maintained at the first signal level.
  • 4 is a diagram schematically illustrating a comparative example when the signal level of the third control signal CS3 is not maintained at the first signal level.
  • FIGS. 3 and 4 show the first control signal CS1 , the second control signal CS2 , the third control signal CS3 , the first output value Q1 , and the second output value output as time passes.
  • Q2 a retain signal (RS), a first relay control signal (RCS1) and a second relay control signal (RCS2) is a view showing.
  • the first relay The control signal RCS1 and the second relay control signal RCS2 may be constantly maintained. That is, the operating states of the first relay 200 and the second relay 300 may be maintained.
  • the signal level of the third control signal CS3 is initially maintained at the first signal level, but may then be transitioned to the second signal level.
  • the signal level of the third control signal CS3 output at time t1 is the first signal level, but the signal level of the third control signal CS3 may transition to the second signal level at time t11. This may be because in the comparative example of FIG. 4 , the signal level of the third control signal CS3 is not set to be maintained at the first signal level.
  • the processor 110 when the processor 110 is first reset, that is, from time t1 to time t2, the first relay control signal RCS1 and the second relay control signal RCS2 are constant. can be maintained That is, from time t1 to time t2, the operating states of the first relay 200 and the second relay 300 may be maintained. This is because the first output value Q1 and the second output value Q2 of the flip-flop 131 included in the relay state determiner 130 remain the same.
  • the processor 110 when the processor 110 is reset a second time or more, that is, at time t2, the third control signal CS3 having the first signal level is output, and even though the retain signal RS is output, the first relay control Signal levels of the signal RCS1 and the second relay control signal RCS2 may be changed.
  • the signal level of the third control signal CS3 transitions from the second signal level to the first signal level at time t2, the first output value Q1 and the second output value Q2 of the flip-flop 131 are because it has been changed.
  • the signal level of the third control signal CS3 may transition from the first signal level to the second signal level at time t21.
  • the signal level of the third control signal CS3 may transition from the second signal level to the first signal level at time t3 .
  • the first output value Q1 and the second output value Q2 of the flip-flop 131 may be changed again. That is, although the processor 110 is reset 3rd time at time t3, since the first output value Q1 and the second output value Q2 of the flip-flop 131 are changed, the first relay control signal RCS1 and the second relay The signal level of the control signal RCS2 may also be changed.
  • the signal level of the third control signal CS3 may transition from the first signal level to the second signal level at time t31.
  • the relay control apparatus 100 even when the processor 110 is reset a second time or more, the first relay 200 and the second relay 300 ) has the advantage of maintaining the operating state.
  • the relay state determining unit 130 outputs the first control signal CS1 as the first relay control signal RCS1 when the third control signal CS3 is not received from the processor 110 . and outputting the second control signal CS2 as the second relay control signal RCS2.
  • the relay state determining unit 130 receives the third control signal CS3 from the processor 110 , the first relay control signal RCS1 and the second relay control signal RCS2 are may be configured to output the retain signal RS.
  • the monitoring unit 120 outputs the retain signal RS to the relay state determining unit 130, and the processor 110 is the relay state determining unit ( 130 , the third control signal CS3 may be output. That is, when the relay state determiner 130 receives the third control signal CS3 from the processor 110 , the operation state of the processor 110 may be a reset state. Conversely, when the relay state determiner 130 does not receive the third control signal CS3 from the processor 110 , the operation state of the processor 110 may be a normal state.
  • the relay state determination unit 130 when the relay state determination unit 130 receives the third control signal CS3, it outputs the retain signal RS as the first relay control signal RCS1 and the second relay control signal RCS2. , it is possible to maintain the operating state of the first relay 200 and the second relay 300 . Conversely, when the relay state determination unit 130 does not receive the third control signal CS3, it outputs the first control signal CS1 as the first relay control signal RCS1, and the second relay control signal ( The second control signal CS2 may be output to the RCS2 . That is, the relay state determination unit 130, according to the first control signal (CS1) and the second control signal (CS2) received from the processor 110, the first relay 200 and the second relay 300, respectively You can control the operating state of
  • the monitoring unit 120 may be configured to output the signal level of the retain signal RS as a second signal level for a predetermined time when the operating state of the processor 110 is the reset state. In addition, the monitoring unit 120 may be configured to output the signal level of the retain signal RS as a first signal level after the predetermined time period.
  • the monitoring unit 120 when it is determined that the operating state of the processor 110 is the reset state, the monitoring unit 120 outputs the retain signal RS having the second signal level (high level) for a predetermined time and for a predetermined time. Thereafter, the retain signal RS having the first signal level (low level) may be output.
  • the first signal level may include zero. That is, the monitoring unit 120 may output the retain signal RS having the second signal level for a predetermined time period, and may not output the retain signal RS after the predetermined time period.
  • the relay state determining unit 130 maintains the operating states of the first relay 200 and the second relay 300 when the signal level of the retain signal RS is the second signal level. It can be configured to And, the relay state determination unit 130, when the signal level of the retain signal RS is the first signal level, the operation state of the first relay 200 and the second relay 300 can be configured to change.
  • the signal level of the retain signal RS is changed from the second signal level to the first signal level at time t0.
  • the operating state of the processor 110 is continuously reset.
  • the monitoring unit 120 outputs the retain signal RS to the relay state determining unit 130, and the processor 110 is the relay state determining unit ( 130 , the third control signal CS3 may be output.
  • the retain signal RS may have a second signal level from time t1 to time t0, and may have a first signal level after time t0.
  • the third control signal CS3 may have a first signal level from time t1.
  • the relay state determination unit 130 outputs a retain signal RS having a second signal level as a first relay control signal RCS1 and a second relay control signal RCS2 from time t1 to time t0,
  • the operating states of the first relay 200 and the second relay 300 may be maintained in a turn-on state.
  • the relay state determination unit 130 outputs the retain signal RS having the first signal level as the first relay control signal RCS1 and the second relay control signal RCS2 from the time t0, and the first relay (200) and the operation state of the second relay 300 may be changed to a turn-off state.
  • the monitoring unit 120 maintains the turn-on state of the operating states of the first relay 200 and the second relay 300 only for a predetermined period of time.
  • the retain signal RS having the second signal level may be output for a predetermined time.
  • the monitoring unit 120 may change the signal level of the output retain signal RS to change the operating state of the first relay 200 and the second relay 300 to a turn-off state.
  • the third control signal CS3 having the first signal level is continuously output when the processor 110 is in the reset state, the operating states of the first relay 200 and the second relay 300 are turned - Can be kept off. Accordingly, waste of system resources and energy in a situation in which the processor 110 is continuously reset can be prevented.
  • 5 is a diagram illustrating in more detail the relay state determining unit 130 according to an embodiment of the present invention.
  • 6 is a diagram schematically illustrating an exemplary configuration of the relay state determining unit 130 according to an embodiment of the present invention.
  • the relay state determining unit 130 may include a flip-flop 131 and a buffer unit 132 .
  • the flip-flop 131 is a logic circuit capable of storing and maintaining 1-bit information.
  • the flip-flop 131 may be a D flip-flop.
  • the RS flip-flop 131 the JK flip-flop 131 , or the T flip-flop 131 may be applied.
  • the flip-flop 131 will be described as the D flip-flop 131 .
  • the flip-flop 131 may include a data terminal D, a club terminal, a first output terminal Q, and a second output terminal Q'.
  • the second control signal CS2 is input to the data terminal D
  • the third control signal CS3 is input to the clock terminal C
  • the second control signal CS2 and the third control signal CS3 are
  • the first output value Q1 may be output from the first output terminal Q and the second output value Q2 may be outputted from the second output terminal Q' according to the signal level.
  • the first output value Q1 and the second output value Q2 may be input to the buffer unit 132 .
  • the first output value Q1 and the second output value Q2 may have opposite signal levels. That is, when the signal level of the first output value Q1 is the first signal level, the signal level of the second output value Q2 is the second signal level.
  • the buffer unit 132 may receive the first control signal CS1 and the second control signal CS2 from the processor 110 . Also, the buffer unit 132 may receive the first output value Q1 and the second output value Q2 from the flip-flop 131 , and may receive the retain signal RS from the monitoring unit 120 . In addition, the buffer unit 132 may output the first relay control signal RCS1 for controlling the operation state of the first relay 200 to the first relay 200 . Also, the buffer unit 132 may output the second relay control signal RCS2 for controlling the operation state of the second relay 300 to the second relay 300 .
  • the relay state determining unit 130 includes the flip-flop 131 and the buffer unit 132 , even when the operating state of the processor 110 is reset, the signal level of the third control signal CS3 and the retain signal ( The operation state of the first relay 200 and the second relay 300 may be maintained according to the signal level of the RS).
  • the buffer unit 132 may include a plurality of buffers.
  • the buffer unit 132 may include a first buffer, a second buffer, a third buffer, and a fourth buffer.
  • the first buffer may be configured to receive the retain signal RS and the first output value Q1 , and determine whether to output the retain signal RS according to the signal level of the first output value Q1 . For example, when the signal level of the first output value Q1 is the second signal level (high level), the retain signal RS may be output through the first buffer. Conversely, when the signal level of the first output value Q1 is the first signal level (low level), the retain signal RS may not be output through the first buffer.
  • the second buffer may be configured to receive the first control signal CS1 and the second output value Q2, and to determine whether to output the first control signal CS1 according to the signal level of the second output value Q2. . For example, when the signal level of the second output value Q2 is the second signal level, the first control signal CS1 may be output through the second buffer. Conversely, when the signal level of the second output value Q2 is the first signal level, the first control signal CS1 may not be output through the second buffer.
  • the output line of the first buffer and the output line of the second buffer may be integrated with each other. That is, the first buffer and the second buffer respectively receive the first output value Q1 and the second output value Q2 having opposite signal levels. Accordingly, when the retain signal RS is output from the first buffer, the first control signal CS1 may not be output from the second buffer. For example, when the signal level of the first output value Q1 input to the first buffer is the second signal level (high level), the signal level of the second output value Q2 input to the second buffer is the first signal level ( low level).
  • the first relay control signal RCS1 may be output as the first control signal CS1 or the retain signal RS.
  • the signal level of the third control signal CS3 input to the clock terminal C of the flip-flop 131 may always be set to the first signal level.
  • the signal level of the first output value Q1 output from the flip-flop 131 may always be the second signal level
  • the signal level of the second output value Q2 may always be the first signal level. Therefore, when the processor 110 is in the reset state, since the retain signal RS is output from the first buffer as the first relay control signal RCS1, the operation state of the first relay 200 can be maintained. have.
  • the third buffer may be configured to receive the second control signal CS2 and the second output value Q2, and to determine whether to output the second control signal CS2 according to the signal level of the second output value Q2. . For example, when the signal level of the second output value Q2 is the second signal level, the second control signal CS2 may be output through the third buffer. Conversely, when the signal level of the second output value Q2 is the first signal level, the second control signal CS2 may not be output through the third buffer.
  • the fourth buffer may be configured to receive the retain signal RS and the first output value Q1 , and determine whether to output the retain signal RS according to the signal level of the first output value Q1 . For example, when the signal level of the first output value Q1 is the second signal level (high level), the retain signal RS may be output through the fourth buffer. Conversely, when the signal level of the first output value Q1 is the first signal level (low level), the retain signal RS may not be output through the fourth buffer.
  • the output line of the third buffer and the output line of the fourth buffer may also be integrated.
  • the third buffer and the fourth buffer receive the second output value Q2 and the first output value Q1 having opposite signal levels, respectively. Accordingly, when the second control signal CS2 is output from the third buffer, the retain signal RS is not output from the fourth buffer. Conversely, when the second control signal CS2 is not output from the third buffer, the retain signal RS is output from the fourth buffer. That is, the second relay control signal RCS2 is the second control signal CS2 output from the third buffer or the retain signal RS output from the fourth buffer.
  • the signal level of the first output value Q1 output from the flip-flop 131 is always the second signal based on the signal level of the third control signal CS3 . It can be a level. Therefore, when the processor 110 is in the reset state, since the retain signal RS is output from the fourth buffer as the second relay control signal RCS2, the operation state of the second relay 300 can be maintained. have.
  • FIG. 7 is a diagram schematically illustrating another exemplary configuration of the relay state determining unit 130 according to an embodiment of the present invention.
  • the relay state determining unit 130 may further include a gate unit 133 .
  • the gate unit 133 may be configured to be connected between at least one of the first relay 200 and the second relay 300 and the buffer unit 132 .
  • the gate unit 133 may be connected between the buffer unit 132 and the second relay 300 .
  • the gate unit 133 may receive the third relay control signal RCS3 from the buffer unit 132 and receive the retain signal RS from the monitoring unit 120 .
  • the gate unit 133 may output the second relay control signal RCS2 to the second relay 300 based on the signal levels of the third relay control signal RCS3 and the retain signal RS. .
  • the retain signal RS when the operating state of the processor 110 is the reset state, the retain signal RS may be output from the fourth buffer of the buffer unit 132 . That is, the third relay control signal RCS3 may be the retain signal RS output from the fourth buffer.
  • the second relay control signal RCS2 output from the gate unit 133 is reset. It may be a tain signal RS. Accordingly, the retain signal RS is input to the second relay 300 , and the operation state of the second relay 300 may be maintained.
  • the relay control apparatus 100 may be applied to a Battery Management System (BMS). That is, the BMS according to the present invention may include the relay control apparatus 100 described above. In this configuration, at least some of each component of the relay control device 100 may be implemented by supplementing or adding functions of the configuration included in the conventional BMS.
  • the processor 110 , the monitoring unit 120 , and the relay state determining unit 130 of the relay control apparatus 100 may be implemented as components of the BMS.
  • the relay control device 100 according to the present invention may be provided in a battery pack. That is, the battery pack according to the present invention may include the above-described relay control device 100 and one or more battery cells. In addition, the battery pack may further include electrical equipment (relay, fuse, etc.) and a case.
  • the battery cell means one independent cell that has a negative terminal and a positive terminal and is physically separable.
  • one pouch-type lithium polymer cell may be regarded as a battery cell.
  • the battery pack may include one or more battery modules in which one or more battery cells are connected in series and/or in parallel.
  • the relay control apparatus 100 may be provided in a vehicle. Therefore, the relay control device 100 may control the relay so that the relay connecting the battery and the vehicle is not opened but kept closed even when the processor 110 is reset due to a system error while driving the vehicle. .
  • FIG. 8 is a diagram schematically illustrating a relay control method according to an embodiment of the present invention. Each step of the relay control method according to an embodiment of the present invention may be performed by the relay control apparatus 100 .
  • the relay control method may include a first signal output step S100 , a second signal output step S200 , a third signal output step S300 , and a relay control signal output step S400 . .
  • the first signal output step S100 is a first control signal CS1 for controlling the operation state of the first relay 200 and a second control signal CS2 for controlling the operation state of the second relay 300 . As a step of outputting , it may be performed by the processor 110 .
  • the second signal output step (S200) is connected to the processor 110 to monitor the operating state of the processor 110, and according to the operating state of the processor 110, the first relay 200 and the second 2 As a step of outputting the retain signal RS configured to maintain the operation state of the relay 300 , it may be performed by the monitoring unit 120 .
  • the monitoring unit 120 may monitor the operating state of the processor 110 , and when the operating state of the processor 110 is in the reset state, the monitoring unit 120 may output the retain signal RS to the relay state determining unit 130 .
  • the third signal output step S300 may be performed after the second signal output step S200 .
  • the third signal output step (S300) is a step of further outputting a third control signal (CS3) for determining the relay control signal output from the relay state determining unit (130), by the processor (110) can be performed.
  • CS3 third control signal
  • the processor 110 may output the third control signal CS3 to the relay state determiner 130 as soon as the operation state becomes the reset state.
  • the signal level of the third control signal CS3 may be set to always maintain the first signal level (low level).
  • the relay control signal output step S400 controls the operation state of the first relay 200 based on the first control signal CS1, the second control signal CS2, and the retain signal RS. outputting the first relay control signal RCS1 and the second relay control signal RCS2 for controlling the operation state of the second relay 300 , and may be performed by the relay state determination unit 130 . .
  • the relay control signal output step (S400), based on the signal level of the third control signal (CS3), the first control signal (CS1), the second control signal (CS2), and the It may be a step of outputting a portion of the tain signal RS as the first relay control signal RCS1 and the second relay control signal RCS2.
  • the retain signal RS may be output as the first relay control signal RCS1 and the second relay control signal RCS2 . Accordingly, the operating state of the first relay 200 and the second relay 300 may be maintained or changed according to the signal level of the retain signal RS.
  • the processor 110 is reset when the operating states of the first relay 200 and the second relay 300 are turned on.
  • the signal level of the retain signal RS may be the second signal level.
  • the retain signal RS is input to the first relay 200 and the second relay 300 , the operating states of the first relay 200 and the second relay 300 are maintained in the turn-on state.
  • the signal level of the retain signal RS may be transitioned to the first signal level.
  • the retain signal RS is input to the first relay 200 and the second relay 300 , the operating states of the first relay 200 and the second relay 300 are turned off. can be changed.
  • the relay control method has an advantage in that, when the processor 110 is reset, the operation state of the plurality of relays is maintained, thereby preventing an accident due to the reset of the processor 110. .
  • the operation state of the plurality of relays is changed to a turn-off state to prevent wastage of system resources and energy.
  • the embodiment of the present invention described above is not implemented only through the apparatus and method, and may be implemented through a program for realizing a function corresponding to the configuration of the embodiment of the present invention or a recording medium in which the program is recorded.
  • the implementation can be easily implemented by those skilled in the art to which the present invention pertains from the description of the above-described embodiments.

Abstract

본 발명의 일 실시예에 따른 릴레이 제어 장치 및 방법은, 시스템 오류가 발생하여 프로세서가 리셋되더라도 릴레이를 닫힌 상태로 유지시킬 수 있는 릴레이 제어 장치 및 방법을 제공한다. 따라서, 본 발명의 일 실시예에 따른 릴레이 제어 장치 및 방법은 프로세서가 리셋되는 경우에 복수의 릴레이의 동작 상태를 유지시켜, 프로세서의 리셋으로 인한 사고를 방지할 수 있는 장점이 있다. 또한, 소정의 시간이 경과하도록 프로세서의 동작 상태가 리셋 상태이면, 복수의 릴레이의 동작 상태를 턴-오프 상태로 변경되기 때문에 시스템 자원 및 에너지 낭비가 방지될 수 있는 장점이 있다.

Description

릴레이 제어 장치 및 방법
본 출원은 2020년 05월 20일자로 출원된 한국 특허 출원번호 제10-2020-0060432호에 대한 우선권주장출원으로서, 해당 출원의 명세서 및 도면에 개시된 모든 내용은 인용에 의해 본 출원에 원용된다.
본 발명은 릴레이 제어 장치 및 방법에 관한 것으로서, 보다 상세하게는, 시스템 오류에 의해 프로세서가 리셋되더라도 복수의 릴레이의 동작 상태를 유지시킬 수 있는 릴레이 제어 장치 및 방법에 관한 것이다.
근래에 들어서, 노트북, 비디오 카메라, 휴대용 전화기 등과 같은 휴대용 전자 제품의 수요가 급격하게 증대되고, 에너지 저장용 축전지, 로봇, 위성 등의 개발이 본격화됨에 따라, 반복적인 충방전이 가능한 고성능 이차 전지에 대한 연구가 활발히 진행되고 있다.
이에 따라 모바일 기기, 전기차, 하이브리드 자동차, 전력 저장 장치, 무정전 전원 장치 등에 대한 기술 개발과 수요가 증가함에 따라 에너지원으로서의 이차 전지의 수요가 급격히 증가하고 있다. 특히 전기차나 하이브리드 자동차에 사용되는 이차 전지는 고출력, 대용량 이차 전지로서, 이에 대한 많은 연구가 진행되고 있다.
또한, 이차 전지에 대한 많은 수요와 함께 이차 전지와 관련된 주변 부품이나 장치에 대한 연구도 함께 이루어지고 있다. 즉, 복수의 이차 전지를 연결하여 하나의 모듈로 만든 셀 어셈블리, 셀 어셈블리의 충방전을 제어하고 각 이차 전지의 상태를 모니터링하는 BMS, 셀 어셈블리와 BMS를 하나의 팩으로 만든 배터리 팩, 셀 어셈블리를 모터와 같은 부하와 연결하는 릴레이 등 다양한 부품과 장치에 대한 연구가 진행되고 있다.
이러한 셀 어셈블리와 부하를 연결하는 릴레이는 전원 시스템에 구비될 수 있다. 또한, 상기 전원 시스템은, 적어도 하나의 릴레이를 선택적으로 개폐함으로써 배터리와 부하 사이의 안정적인 전원 공급을 담당할 수 있다. 이러한 전원 시스템이 차량에 구비되는 경우, 전원 시스템의 안전과 관련하여, 차량 주행 중에 시스템적인 오류에 의하여 릴레이가 개방되지 않고 릴레이가 닫힌 상태로 유지되도록 하는 것이 중요하다.
따라서, 당업계에서는 시스템의 오류에도 불구하고 효과적으로 릴레이를 닫힌 상태로 유지시킬 수 있는 기술이 요구되고 있다. 이러한 요구 조건은 회로의 복잡성을 증가시킨다.
본 발명은, 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 시스템 오류가 발생하더라도 릴레이를 닫힌 상태로 유지시킬 수 있는 릴레이 제어 장치 및 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허청구범위에 나타난 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 측면에 따른 릴레이 제어 장치는 제1 릴레이의 동작 상태를 제어하기 위한 제1 제어 신호 및 제2 릴레이의 동작 상태를 제어하기 위한 제2 제어 신호를 출력하도록 구성된 프로세서; 상기 프로세서와 연결되어 상기 프로세서의 동작 상태를 모니터링하고, 상기 프로세서의 동작 상태에 따라 상기 제1 릴레이 및 상기 제2 릴레이의 동작 상태를 유지시키기 위한 리테인 신호를 출력하도록 구성된 모니터링부; 및 상기 프로세서로부터 상기 제1 제어 신호 및 상기 제2 제어 신호를 수신하고, 상기 모니터링부로부터 상기 리테인 신호를 수신하며, 수신한 상기 제1 제어 신호, 상기 제2 제어 신호 및 상기 리테인 신호에 기반하여 상기 제1 릴레이의 동작 상태를 제어하는 제1 릴레이 제어 신호 및 상기 제2 릴레이의 동작 상태를 제어하는 제2 릴레이 제어 신호를 출력하도록 구성된 릴레이 상태 결정부를 포함할 수 있다.
상기 프로세서는, 상기 릴레이 상태 결정부에서 출력되는 릴레이 제어 신호를 결정하는 제3 제어 신호를 더 출력하도록 구성될 수 있다.
상기 릴레이 상태 결정부는, 상기 프로세서로부터 수신한 상기 제3 제어 신호의 신호 레벨에 기반하여, 상기 제1 제어 신호, 상기 제2 제어 신호 및 상기 리테인 신호 중 일부를 상기 제1 릴레이 제어 신호 및 상기 제2 릴레이 제어 신호로 출력하도록 구성될 수 있다.
상기 프로세서는, 상기 동작 상태가 리셋 상태인 경우, 상기 제3 제어 신호를 상기 릴레이 상태 결정부로 출력하도록 구성될 수 있다.
상기 제3 제어 신호는, 상기 신호 레벨이 제1 신호 레벨을 유지하도록 미리 설정될 수 있다.
상기 릴레이 상태 결정부는, 상기 프로세서로부터 상기 제3 제어 신호를 수신하지 않은 경우, 상기 제1 릴레이 제어 신호로 상기 제1 제어 신호를 출력하고, 상기 제2 릴레이 제어 신호로 상기 제2 제어 신호를 출력하도록 구성될 수 있다.
상기 릴레이 상태 결정부는, 상기 프로세서로부터 상기 제3 제어 신호를 수신한 경우, 상기 제1 릴레이 제어 신호 및 상기 제2 릴레이 제어 신호로 상기 리테인 신호를 출력하도록 구성될 수 있다.
상기 모니터링부는, 상기 프로세서의 동작 상태가 상기 리셋 상태인 경우, 소정의 시간 동안 상기 리테인 신호의 신호 레벨을 제2 신호 레벨로 출력하고, 상기 소정의 시간 이후에는 상기 리테인 신호의 신호 레벨을 제1 신호 레벨로 출력하도록 구성될 수 있다.
상기 릴레이 상태 결정부는, 상기 리테인 신호의 신호 레벨이 상기 제2 신호 레벨인 경우, 상기 제1 릴레이 및 상기 제2 릴레이의 동작 상태를 유지시키도록 구성될 수 있다.
상기 릴레이 상태 결정부는, 상기 리테인 신호의 신호 레벨이 상기 제1 신호 레벨인 경우, 상기 제1 릴레이 및 상기 제2 릴레이의 동작 상태를 변경시키도록 구성될 수 있다.
본 발명의 다른 측면에 따른 배터리 팩은 본 발명의 일 측면에 따른 릴레이 제어 장치를 포함할 수 있다.
본 발명의 또 다른 측면에 따른 자동차는 본 발명의 일 측면에 따른 릴레이 제어 장치를 포함할 수 있다.
본 발명의 또 다른 측면에 따른 릴레이 제어 방법은 프로세서에서, 제1 릴레이의 동작 상태를 제어하기 위한 제1 제어 신호 및 제2 릴레이의 동작 상태를 제어하기 위한 제2 제어 신호를 출력하는 제1 신호 출력 단계; 모니터링부에서, 상기 프로세서와 연결되어 상기 프로세서의 동작 상태를 모니터링하고, 상기 프로세서의 동작 상태에 따라 상기 제1 릴레이 및 상기 제2 릴레이의 동작 상태를 유지시키도록 구성된 리테인 신호를 출력하는 제2 신호 출력 단계; 및 릴레이 상태 결정부에서, 상기 제1 제어 신호, 상기 제2 제어 신호 및 상기 리테인 신호에 기반하여 상기 제1 릴레이의 동작 상태를 제어하는 제1 릴레이 제어 신호 및 상기 제2 릴레이의 동작 상태를 제어하는 제2 릴레이 제어 신호를 출력하는 릴레이 제어 신호 출력 단계를 포함할 수 있다.
본 발명의 또 다른 측면에 따른 릴레이 제어 방법은 상기 제2 신호 출력 단계 이후, 상기 프로세서에서, 상기 릴레이 상태 결정부에서 출력되는 릴레이 제어 신호를 결정하는 제3 제어 신호를 더 출력하는 제3 신호 출력 단계를 더 포함할 수 있다.
상기 릴레이 제어 신호 출력 단계는, 상기 제3 제어 신호의 신호 레벨에 기반하여, 상기 제1 제어 신호, 상기 제2 제어 신호 및 상기 리테인 신호 중 일부를 상기 제1 릴레이 제어 신호 및 상기 제2 릴레이 제어 신호로 출력하는 단계일 수 있다.
본 발명의 일 측면에 따르면, 프로세서가 리셋되는 경우에 복수의 릴레이의 동작 상태를 유지시켜, 프로세서의 리셋으로 인한 사고를 방지할 수 있는 장점이 있다.
또한, 본 발명의 일 측면에 따르면, 소정의 시간이 경과하도록 프로세서의 동작 상태가 리셋 상태이면, 복수의 릴레이의 동작 상태를 턴-오프 상태로 변경하여 시스템 자원 및 에너지 낭비를 방지할 수 있는 장점이 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서에 첨부되는 다음의 도면들은 후술되는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 릴레이 제어 장치를 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 릴레이 제어 장치의 예시적 구성을 개략적으로 도시한 도면이다.
도 3은 제3 제어 신호의 신호 레벨을 제1 신호 레벨로 유지될 때의 실시예를 개략적으로 도시한 도면이다.
도 4는 제3 제어 신호의 신호 레벨이 제1 신호 레벨로 유지되지 않을 때의 비교예를 개략적으로 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 릴레이 상태 결정부를 보다 구체적으로 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 릴레이 상태 결정부의 예시적 구성을 개략적으로 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 릴레이 상태 결정부의 다른 예시적 구성을 개략적으로 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 릴레이 제어 방법을 개략적으로 도시한 도면이다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
또한, 본 발명을 설명함에 있어 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
제1, 제2 등과 같이 서수를 포함하는 용어들은, 다양한 구성요소들 중 어느 하나를 나머지와 구별하는 목적으로 사용되는 것이고, 그러한 용어들에 의해 구성요소들을 한정하기 위해 사용되는 것은 아니다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
또한, 명세서에 기재된 프로세서와 같은 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 릴레이 제어 장치(100)를 개략적으로 도시한 도면이다. 도 2는 본 발명의 일 실시예에 따른 릴레이 제어 장치(100)의 예시적 구성을 개략적으로 도시한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 릴레이 제어 장치(100)는 프로세서(110), 모니터링부(120) 및 릴레이 상태 결정부(130)를 포함할 수 있다.
프로세서(110)는 제1 릴레이(200)의 동작 상태를 제어하기 위한 제1 제어 신호(CS1) 및 제2 릴레이(300)의 동작 상태를 제어하기 위한 제2 제어 신호(CS2)를 출력하도록 구성될 수 있다.
예컨대, 제1 릴레이(200) 및 제2 릴레이(300)는 배터리와 부하를 연결하는 릴레이일 수 있다. 보다 구체적으로, 제1 릴레이(200)는 하이 사이드 릴레이로서 고전압측 릴레이일 수 있다. 그리고, 제2 릴레이(300)는 로우 사이드 릴레이로서 저전압측 릴레이일 수 있다.
프로세서(110)는 정상 상태일 때, 제1 제어 신호(CS1)를 출력하여 제1 릴레이(200)의 동작 상태를 턴-온 상태 또는 턴-오프 상태로 제어할 수 있다. 그리고, 프로세서(110)는 정상 상태일 때, 제2 제어 신호(CS2)를 출력하여 제2 릴레이(300)의 동작 상태를 턴-온 상태 또는 턴-오프 상태로 제어할 수 있다. 여기서, 제1 릴레이(200) 및 제2 릴레이(300) 각각의 동작 상태는 제1 제어 신호(CS1)와 제2 제어 신호(CS2) 각각의 신호 레벨에 따라 제어될 수 있다.
모니터링부(120)는 상기 프로세서(110)와 연결되어 상기 프로세서(110)의 동작 상태를 모니터링하도록 구성될 수 있다.
구체적으로, 모니터링부(120)는 프로세서(110)와 통신 가능하도록 연결될 수 있다. 그리고, 모니터링부(120)는 프로세서(110)의 동작 상태가 정상 상태인지 또는 리셋 상태인지를 모니터링할 수 있다. 여기서, 리셋 상태란 프로세서(110)의 구동이 재시작되는 상태를 의미한다.
예컨대, 도 2의 실시예에서, 모니터링부(120)는 프로세서(110)와 연결되어, 프로세서(110)의 동작 상태를 모니터링할 수 있다.
또한, 모니터링부(120)는 상기 프로세서(110)의 동작 상태에 따라 상기 제1 릴레이(200) 및 상기 제2 릴레이(300)의 동작 상태를 유지시키기 위한 리테인 신호(RS)를 출력하도록 구성될 수 있다.
구체적으로, 리테인 신호(RS)는 제1 릴레이(200)와 제2 릴레이(300)의 동작 상태를 현재 상태로 유지시키기 위한 신호일 수 있다. 예컨대, 제1 릴레이(200)와 제2 릴레이(300)의 동작 상태가 턴-온 상태이고, 모니터링부(120)가 리테인 신호(RS)를 출력하면, 제1 릴레이(200)와 제2 릴레이(300)의 동작 상태는 턴-온 상태로 유지될 수 있다. 반대로, 제1 릴레이(200)와 제2 릴레이(300)의 동작 상태가 턴-오프 상태이고, 모니터링부(120)가 리테인 신호(RS)를 출력하면, 제1 릴레이(200)와 제2 릴레이(300)의 동작 상태는 턴-오프 상태로 유지될 수 있다.
릴레이 상태 결정부(130)는 상기 프로세서(110)로부터 상기 제1 제어 신호(CS1) 및 상기 제2 제어 신호(CS2)를 수신하도록 구성될 수 있다.
예컨대, 도 2의 실시예에서, 릴레이 상태 결정부(130)는 프로세서(110)와 전기적으로 연결되어, 프로세서(110)로부터 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 수신할 수 있다.
또한, 릴레이 상태 결정부(130)는 상기 모니터링부(120)로부터 상기 리테인 신호(RS)를 수신하도록 구성될 수 있다.
예컨대, 도 2의 실시예에서, 릴레이 상태 결정부(130)는 모니터링부(120)와 전기적으로 연결되어, 모니터링부(120)로부터 리테인 신호(RS)를 수신할 수 있다.
릴레이 상태 결정부(130)는 수신한 상기 제1 제어 신호(CS1), 상기 제2 제어 신호(CS2) 및 상기 리테인 신호(RS)에 기반하여 상기 제1 릴레이(200)의 동작 상태를 제어하는 제1 릴레이 제어 신호(RCS1) 및 상기 제2 릴레이(300)의 동작 상태를 제어하는 제2 릴레이 제어 신호(RCS2)를 출력하도록 구성될 수 있다.
여기서, 제1 릴레이 제어 신호(RCS1)는 제1 릴레이(200)로 출력되어 제1 릴레이(200)의 동작 상태를 결정하는 신호이다. 마찬가지로, 제2 릴레이 제어 신호(RCS2)는 제2 릴레이(300)로 출력되어 제2 릴레이(300)의 동작 상태를 결정하는 신호이다.
릴레이 상태 결정부(130)는 제1 릴레이 제어 신호(RCS1)로 제1 제어 신호(CS1)를 선택하고, 제2 릴레이 제어 신호(RCS2)로 제2 제어 신호(CS2)를 선택할 수 있다. 반대로, 릴레이 상태 결정부(130)는 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)로 리테인 신호(RS)를 선택할 수도 있다. 릴레이 상태 결정부(130)에 의해서 선택되는 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)는 프로세서(110)로부터 수신하는 제3 제어 신호(CS3)에 의해 결정될 수 있다.
구체적으로, 상기 프로세서(110)는, 상기 릴레이 상태 결정부(130)에서 출력되는 릴레이 제어 신호를 결정하는 제3 제어 신호(CS3)를 더 출력하도록 구성될 수 있다. 바람직하게, 상기 프로세서(110)는, 상기 동작 상태가 리셋 상태인 경우, 상기 제3 제어 신호(CS3)를 상기 릴레이 상태 결정부(130)로 출력하도록 구성될 수 있다.
예컨대, 도 2의 실시예에서, 프로세서(110)의 동작 상태가 리셋 상태가 되면, 프로세서(110)는 릴레이 상태 결정부(130)에게 제3 제어 신호(CS3)를 즉시 출력할 수 있다.
그리고, 상기 릴레이 상태 결정부(130)는, 상기 프로세서(110)로부터 수신한 상기 제3 제어 신호(CS3)의 신호 레벨에 기반하여, 상기 제1 제어 신호(CS1), 상기 제2 제어 신호(CS2) 및 상기 리테인 신호(RS) 중 일부를 상기 제1 릴레이 제어 신호(RCS1) 및 상기 제2 릴레이 제어 신호(RCS2)로 출력하도록 구성될 수 있다.
여기서, 신호 레벨이란 로우 레벨과 하이 레벨로 구분될 수 있다. 하이 레벨은 미리 정해진 기준 레벨 이상의 신호 레벨을 의미하며, 로우 레벨은 0 이상 기준 레벨 미만의 신호 레벨을 의미할 수 있다.
즉, 릴레이 상태 결정부(130)는 제3 제어 신호(CS3)의 신호 레벨이 하이 레벨인지 또는 로우 레벨인지에 따라 상기 제1 제어 신호(CS1), 상기 제2 제어 신호(CS2) 및 상기 리테인 신호(RS) 중에서 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)를 선택할 수 있다.
본 발명의 일 실시예에 따른 릴레이 제어 장치(100)는 프로세서(110)가 예상치 못하게 리셋되는 경우에도 제1 릴레이(200)와 제2 릴레이(300)의 동작 상태가 유지되도록 제어할 수 있다. 예컨대, 릴레이 제어 장치(100)가 차량에 구비되고 차량이 운행되는 중에, 시스템 오류에 의해서 프로세서(110)가 의도치 않게 리셋될 수 있다. 이러한 경우, 프로세서(110)의 동작 상태가 리셋 상태이기 때문에, 턴-온 상태인 제1 릴레이(200)와 제2 릴레이(300)의 동작 상태를 턴-오프 상태로 변경하게 된다면, 예상치 못한 사고가 발생될 수 있는 문제가 있다. 따라서, 릴레이 제어 장치(100)는 프로세서(110)가 시스템 오류에 의해서 리셋되더라도, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 그대로 유지시켜, 예상치 못한 사고를 미연에 방지할 수 있다.
한편, 릴레이 제어 장치(100)에 구비된 프로세서(110)는 본 발명에서 수행되는 다양한 제어 로직들을 실행하기 위해 당업계에 알려진 ASIC(application-specific integrated circuit), 다른 칩셋, 논리 회로, 레지스터, 통신 모뎀, 데이터 처리 장치 등을 선택적으로 포함할 수 있다. 또한, 상기 제어 로직이 소프트웨어로 구현될 때, 상기 프로세서(110)는 프로그램 모듈의 집합으로 구현될 수 있다. 이때, 프로그램 모듈은 메모리에 저장되고, 프로세서(110)에 의해 실행될 수 있다. 상기 메모리는 프로세서(110) 내부 또는 외부에 있을 수 있고, 잘 알려진 다양한 수단으로 프로세서(110)와 연결될 수 있다.
바람직하게, 상기 제3 제어 신호(CS3)는, 상기 신호 레벨이 제1 신호 레벨을 유지하도록 미리 설정될 수 있다. 여기서, 제1 신호 레벨은 로우 레벨을 의미할 수 있다. 즉, 신호 레벨은 제1 신호 레벨인 로우 레벨과 제2 신호 레벨인 하이 레벨로 구분될 수 있다.
예컨대, 도 2의 실시예에서, 프로세서(110)의 동작 상태가 리셋 상태일 때, 프로세서(110)로부터 출력되는 제3 제어 신호(CS3)의 신호 레벨은 제1 신호 레벨(로우 레벨)을 유지하도록 설정될 수 있다.
도 3은 제3 제어 신호(CS3)의 신호 레벨을 제1 신호 레벨로 유지될 때의 실시예를 개략적으로 도시한 도면이다. 도 4는 제3 제어 신호(CS3)의 신호 레벨이 제1 신호 레벨로 유지되지 않을 때의 비교예를 개략적으로 도시한 도면이다.
구체적으로, 도 3 및 도 4는 시간이 흐름에 따라 출력되는 제1 제어 신호(CS1), 제2 제어 신호(CS2), 제3 제어 신호(CS3), 제1 출력값(Q1), 제2 출력값(Q2), 리테인 신호(RS), 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)를 도시한 도면이다.
도 3 및 도 4에서, 제1 제어 신호(CS1), 제2 제어 신호(CS2), 제3 제어 신호(CS3), 제1 출력값(Q1), 제2 출력값(Q2), 리테인 신호(RS), 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2) 각각의 신호 레벨 또는 출력값은 로우 레벨을 의미하는 제1 신호 레벨과 하이 레벨을 의미하는 제2 신호 레벨로 설명될 수 있다.
또한, 도 3 및 도 4에서, 프로세서(110)가 t1 시점에서 1차 리셋되고, t2 시점에서 2차 리셋되며, t3 시점에서 3차 리셋되었다고 가정한다.
도 3의 실시예에서, 제3 제어 신호(CS3)의 신호 레벨은 제1 신호 레벨로 유지되도록 설정되었기 때문에, 프로세서(110)가 1차 리셋, 2차 리셋 및 3차 리셋되더라도, 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)는 일정하게 유지될 수 있다. 즉, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태가 유지될 수 있다.
반면, 도 4의 비교예에서, 제3 제어 신호(CS3)의 신호 레벨은 초기에는 제1 신호 레벨로 유지되지만, 이후에는 제2 신호 레벨로 천이될 수 있다. 예컨대, t1 시점에서 출력된 제3 제어 신호(CS3)의 신호 레벨은 제1 신호 레벨이지만, t11 시점 에서 제3 제어 신호(CS3)의 신호 레벨이 제2 신호 레벨로 천이될 수 있다. 이는, 도 4의 비교예에서는 제3 제어 신호(CS3)의 신호 레벨이 제1 신호 레벨로 유지되도록 설정되지 않았기 때문일 수 있다.
보다 구체적으로, 도 4의 비교예에서, 프로세서(110)가 1차 리셋된 경우, 즉, t1 시점 내지 t2 시점에서는 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)가 일정하게 유지될 수 있다. 즉, t1 시점 내지 t2 시점에서는 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태가 유지될 수 있다. 이는 릴레이 상태 결정부(130)에 포함된 플립플롭(131)의 제1 출력값(Q1) 및 제2 출력값(Q2)이 동일하게 유지되기 때문이다.
반면, 프로세서(110)가 2차 이상 리셋된 경우, 즉, t2 시점에서는 제1 신호 레벨을 갖는 제3 제어 신호(CS3)가 출력되고, 리테인 신호(RS)가 출력되더라도, 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)의 신호 레벨이 변경될 수 있다. 이는, t2 시점에서 제3 제어 신호(CS3)의 신호 레벨이 제2 신호 레벨에서 제1 신호 레벨로 천이됨에 따라, 플립플롭(131)의 제1 출력값(Q1) 및 제2 출력값(Q2)이 변경되었기 때문이다. 그리고, t21 시점에서 제3 제어 신호(CS3)의 신호 레벨은 제1 신호 레벨에서 제2 신호 레벨로 천이될 수 있다.
이후, 프로세서(110)가 t3 시점에서 3차 리셋된 경우, t3 시점에서 제3 제어 신호(CS3)의 신호 레벨은 제2 신호 레벨에서 제1 신호 레벨로 천이될 수 있다. 이 경우, 플립플롭(131)의 제1 출력값(Q1) 및 제2 출력값(Q2)이 다시 변경될 수 있다. 즉, t3 시점에서 프로세서(110)가 3차 리셋되었지만, 플립플롭(131)의 제1 출력값(Q1) 및 제2 출력값(Q2)이 변경되었기 때문에 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)의 신호 레벨도 변경될 수 있다. 그리고, t31 시점에서 제3 제어 신호(CS3)의 신호 레벨은 제1 신호 레벨에서 제2 신호 레벨로 천이될 수 있다.
따라서, 도 4의 비교예는 프로세서(110)가 1차 리셋된 경우에는 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 유지시켜 예상치 못한 사고를 방지할 수 있지만, 프로세서(110)가 2차 이상 리셋되는 경우에는 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 유지시킬 수 없는 문제가 있다.
반면, 도 3의 실시예와 같이, 본 발명의 일 실시예에 따른 릴레이 제어 장치(100)는 프로세서(110)가 2차 이상 리셋되는 경우에도, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 유지시킬 수 있는 장점이 있다.
상기 릴레이 상태 결정부(130)는, 상기 프로세서(110)로부터 상기 제3 제어 신호(CS3)를 수신하지 않은 경우, 상기 제1 릴레이 제어 신호(RCS1)로 상기 제1 제어 신호(CS1)를 출력하고, 상기 제2 릴레이 제어 신호(RCS2)로 상기 제2 제어 신호(CS2)를 출력하도록 구성될 수 있다.
반대로, 상기 릴레이 상태 결정부(130)는, 상기 프로세서(110)로부터 상기 제3 제어 신호(CS3)를 수신한 경우, 상기 제1 릴레이 제어 신호(RCS1) 및 상기 제2 릴레이 제어 신호(RCS2)로 상기 리테인 신호(RS)를 출력하도록 구성될 수 있다.
바람직하게, 프로세서(110)의 동작 상태가 리셋 상태일 때, 모니터링부(120)는 릴레이 상태 결정부(130)로 리테인 신호(RS)를 출력하고, 프로세서(110)는 릴레이 상태 결정부(130)로 제3 제어 신호(CS3)를 출력할 수 있다. 즉, 릴레이 상태 결정부(130)가 프로세서(110)로부터 제3 제어 신호(CS3)를 수신한 경우는, 프로세서(110)의 동작 상태가 리셋 상태인 경우일 수 있다. 반대로, 릴레이 상태 결정부(130)가 프로세서(110)로부터 제3 제어 신호(CS3)를 수신하지 않은 경우는, 프로세서(110)의 동작 상태가 정상 상태인 경우일 수 있다.
따라서, 릴레이 상태 결정부(130)는, 제3 제어 신호(CS3)를 수신한 경우, 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)로 리테인 신호(RS)를 출력하여, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 유지시킬 수 있다. 반대로, 릴레이 상태 결정부(130)는, 제3 제어 신호(CS3)를 수신하지 않은 경우, 제1 릴레이 제어 신호(RCS1)로 제1 제어 신호(CS1)를 출력하고, 제2 릴레이 제어 신호(RCS2)로 제2 제어 신호(CS2)를 출력할 수 있다. 즉, 릴레이 상태 결정부(130)는, 프로세서(110)로부터 수신한 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)에 따라, 제1 릴레이(200) 및 제2 릴레이(300) 각각의 동작 상태를 제어할 수 있다.
상기 모니터링부(120)는, 상기 프로세서(110)의 동작 상태가 상기 리셋 상태인 경우, 소정의 시간 동안 상기 리테인 신호(RS)의 신호 레벨을 제2 신호 레벨로 출력하도록 구성될 수 있다. 그리고, 모니터링부(120)는 상기 소정의 시간 이후에는 상기 리테인 신호(RS)의 신호 레벨을 제1 신호 레벨로 출력하도록 구성될 수 있다.
예컨대, 모니터링부(120)는 프로세서(110)의 동작 상태가 리셋 상태로 판단된 경우, 소정의 시간 동안 제2 신호 레벨(하이 레벨)을 갖는 리테인 신호(RS)를 출력하고, 소정의 시간 이후에는 제1 신호 레벨(로우 레벨)을 갖는 리테인 신호(RS)를 출력할 수 있다.
앞서 설명한 바와 같이, 제1 신호 레벨은 0을 포함할 수 있다. 즉, 모니터링부(120)는 소정의 시간 동안 제2 신호 레벨을 갖는 리테인 신호(RS)를 출력하고, 소정의 시간 이후에는 리테인 신호(RS)를 출력하지 않을 수도 있다.
상기 릴레이 상태 결정부(130)는, 상기 리테인 신호(RS)의 신호 레벨이 상기 제2 신호 레벨인 경우, 상기 제1 릴레이(200) 및 상기 제2 릴레이(300)의 동작 상태를 유지시키도록 구성될 수 있다. 그리고, 상기 릴레이 상태 결정부(130)는, 상기 리테인 신호(RS)의 신호 레벨이 상기 제1 신호 레벨인 경우, 상기 제1 릴레이(200) 및 상기 제2 릴레이(300)의 동작 상태를 변경시키도록 구성될 수 있다.
예컨대, 도 3의 실시예에서, t0 시점에 리테인 신호(RS)의 신호 레벨이 제2 신호 레벨에서 제1 신호 레벨로 변경된다고 가정한다. 그리고, 프로세서(110)의 동작 상태는 계속해서 리셋 상태라고 가정한다. 이 경우, 프로세서(110)의 동작 상태가 리셋 상태이기 때문에, 모니터링부(120)는 릴레이 상태 결정부(130)로 리테인 신호(RS)를 출력하고, 프로세서(110)는 릴레이 상태 결정부(130)로 제3 제어 신호(CS3)를 출력할 수 있다. 여기서, 리테인 신호(RS)는 t1 시점부터 t0 시점까지 제2 신호 레벨을 갖고, t0 시점 이후부터는 제1 신호 레벨을 가질 수 있다. 그리고, 제3 제어 신호(CS3)는 t1 시점부터 제1 신호 레벨을 가질 수 있다. 따라서, 릴레이 상태 결정부(130)는 t1 시점부터 t0 시점까지 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)로 제2 신호 레벨을 갖는 리테인 신호(RS)를 출력하여, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 턴-온 상태로 유지시킬 수 있다. 그리고, 릴레이 상태 결정부(130)는 t0 시점부터는 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)로 제1 신호 레벨을 갖는 리테인 신호(RS)를 출력하여, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 턴-오프 상태로 변경시킬 수 있다.
즉, 모니터링부(120)는, 프로세서(110)의 동작 상태가 리셋 상태인 경우, 소정의 시간 동안만 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태가 턴-온 상태를 유지할 수 있도록, 소정의 시간 동안 제2 신호 레벨을 갖는 리테인 신호(RS)를 출력할 수 있다.
예컨대, 프로세서(110)의 리셋이 계속해서 반복되는 경우에도 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 턴-온 상태로 계속 유지시킬 수 없는 문제가 있다. 이 경우, 프로세서(110)는 리셋되고 있는 상태이기 때문에, 제1 제어 신호(CS1), 제2 제어 신호(CS2) 및 제3 제어 신호(CS3)의 신호 레벨을 변경할 수 없다. 따라서, 모니터링부(120)는 출력되는 리테인 신호(RS)의 신호 레벨을 변경하여 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 턴-오프 상태로 변경시킬 수 있다. 그리고, 프로세서(110)가 리셋 상태일 경우에 제1 신호 레벨을 가지는 제3 제어 신호(CS3)가 계속해서 출력되기 때문에, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태는 턴-오프 상태로 유지될 수 있다. 따라서, 프로세서(110)가 계속해서 리셋되는 상황에서의 시스템 자원 및 에너지의 낭비가 방지될 수 있다.
도 5는 본 발명의 일 실시예에 따른 릴레이 상태 결정부(130)를 보다 구체적으로 도시한 도면이다. 도 6은 본 발명의 일 실시예에 따른 릴레이 상태 결정부(130)의 예시적 구성을 개략적으로 도시한 도면이다.
도 5 및 도 6을 참조하면, 릴레이 상태 결정부(130)는 플립플롭(131) 및 버퍼부(132)를 포함할 수 있다.
플립플롭(131)은 1 비트(Bit)의 정보를 보관 및 유지할 수 있는 논리 회로이다. 예컨대, 도 6의 실시예에서, 플립플롭(131)은 D 플립플롭(131)(D flip-flop)일 수 있다. 이외에도, 플립플롭(131)은 RS 플립플롭(131), JK 플립플롭(131) 또는 T 플립플롭(131)이 적용될 수도 있다. 이하에서는, 설명의 편의를 위하여, 플립플롭(131)이 D 플립플롭(131)인 것으로 설명한다.
도 6의 실시예에서, 플립플롭(131)은 데이터 단자(D), 클럽 단자, 제1 출력 단자(Q) 및 제2 출력 단자(Q')를 포함할 수 있다. 데이터 단자(D)로 제2 제어 신호(CS2)가 입력되고, 클럭 단자(C)로 제3 제어 신호(CS3)가 입력되며, 제2 제어 신호(CS2) 및 제3 제어 신호(CS3)의 신호 레벨에 따라 제1 출력 단자(Q)로부터 제1 출력값(Q1)이 출력되며, 제2 출력 단자(Q')로부터 제2 출력값(Q2)이 출력될 수 있다. 제1 출력값(Q1) 및 제2 출력값(Q2)은 버퍼부(132)로 입력될 수 있다. 여기서, 제1 출력값(Q1)과 제2 출력값(Q2)은 신호 레벨이 서로 반대일 수 있다. 즉, 제1 출력값(Q1)의 신호 레벨이 제1 신호 레벨이면, 제2 출력값(Q2)의 신호 레벨은 제2 신호 레벨이다.
버퍼부(132)는 프로세서(110)로부터 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 수신할 수 있다. 또한, 버퍼부(132)는 플립플롭(131)으로부터 제1 출력값(Q1) 및 제2 출력값(Q2)을 수신하며, 모니터링부(120)로부터 리테인 신호(RS)를 수신할 수 있다. 그리고, 버퍼부(132)는 제1 릴레이(200)의 동작 상태를 제어하는 제1 릴레이 제어 신호(RCS1)를 제1 릴레이(200)로 출력할 수 있다. 또한, 버퍼부(132)는 제2 릴레이(300)의 동작 상태를 제어하는 제2 릴레이 제어 신호(RCS2)를 제2 릴레이(300)로 출력할 수 있다.
릴레이 상태 결정부(130)는 플립플롭(131) 및 버퍼부(132)를 포함함으로써, 프로세서(110)의 동작 상태가 리셋 상태더라도, 제3 제어 신호(CS3)의 신호 레벨 및 리테인 신호(RS)의 신호 레벨에 따라 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태를 유지시킬 수 있다.
보다 구체적으로, 버퍼부(132)는 복수의 버퍼를 포함할 수 있다. 예컨대, 버퍼부(132)는 제1 버퍼, 제2 버퍼, 제3 버퍼 및 제4 버퍼를 포함할 수 있다.
제1 버퍼는 리테인 신호(RS) 및 제1 출력값(Q1)을 수신하고, 제1 출력값(Q1)의 신호 레벨에 따라 리테인 신호(RS)의 출력 여부가 결정되도록 구성될 수 있다. 예컨대, 제1 출력값(Q1)의 신호 레벨이 제2 신호 레벨(하이 레벨)이면, 제1 버퍼를 통해서 리테인 신호(RS)가 출력될 수 있다. 반대로, 제1 출력값(Q1)의 신호 레벨이 제1 신호 레벨(로우 레벨)이면, 제1 버퍼를 통해서 리테인 신호(RS)가 출력되지 않을 수 있다.
제2 버퍼는 제1 제어 신호(CS1) 및 제2 출력값(Q2)을 수신하고, 제2 출력값(Q2)의 신호 레벨에 따라 제1 제어 신호(CS1)의 출력 여부가 결정되도록 구성될 수 있다. 예컨대, 제2 출력값(Q2)의 신호 레벨이 제2 신호 레벨이면, 제2 버퍼를 통해서 제1 제어 신호(CS1)가 출력될 수 있다. 반대로, 제2 출력값(Q2)의 신호 레벨이 제1 신호 레벨이면, 제2 버퍼를 통해서 제1 제어 신호(CS1)가 출력되지 않을 수 있다.
그리고, 제1 버퍼의 출력 라인과 제2 버퍼의 출력 라인은 서로 통합될 수 있다. 즉, 제1 버퍼와 제2 버퍼는 신호 레벨이 서로 반대인 제1 출력값(Q1)과 제2 출력값(Q2)을 각각 수신한다. 따라서, 제1 버퍼에서 리테인 신호(RS)가 출력되는 경우, 제2 버퍼에서 제1 제어 신호(CS1)가 출력되지 않을 수 있다. 예컨대, 제1 버퍼에 입력되는 제1 출력값(Q1)의 신호 레벨이 제2 신호 레벨(하이 레벨)인 경우, 제2 버퍼에 입력되는 제2 출력값(Q2)의 신호 레벨은 제1 신호 레벨(로우 레벨)이기 때문이다.
따라서, 제1 출력값(Q1) 및 제2 출력값(Q2)의 신호 레벨에 따라서, 제1 릴레이 제어 신호(RCS1)는 제1 제어 신호(CS1) 또는 리테인 신호(RS)로 출력될 수 있다. 그리고, 프로세서(110)가 리셋 상태인 경우, 플립플롭(131)의 클럭 단자(C)로 입력되는 제3 제어 신호(CS3)의 신호 레벨은 항상 제1 신호 레벨로 설정될 수 있다. 이 경우, 플립플롭(131)에서 출력되는 제1 출력값(Q1)의 신호 레벨은 항상 제2 신호 레벨이고, 제2 출력값(Q2)의 신호 레벨은 항상 제1 신호 레벨일 수 있다. 따라서, 프로세서(110)가 리셋 상태인 경우에는, 제1 릴레이 제어 신호(RCS1)로 제1 버퍼로부터 리테인 신호(RS)가 출력되기 때문에, 제1 릴레이(200)의 동작 상태가 유지될 수 있다.
제3 버퍼는 제2 제어 신호(CS2) 및 제2 출력값(Q2)을 수신하고, 제2 출력값(Q2)의 신호 레벨에 따라 제2 제어 신호(CS2)의 출력 여부가 결정되도록 구성될 수 있다. 예컨대, 제2 출력값(Q2)의 신호 레벨이 제2 신호 레벨이면, 제3 버퍼를 통해서 제2 제어 신호(CS2)가 출력될 수 있다. 반대로, 제2 출력값(Q2)의 신호 레벨이 제1 신호 레벨이면, 제3 버퍼를 통해서 제2 제어 신호(CS2)가 출력되지 않을 수 있다.
제4 버퍼는 리테인 신호(RS) 및 제1 출력값(Q1)을 수신하고, 제1 출력값(Q1)의 신호 레벨에 따라 리테인 신호(RS)의 출력 여부가 결정되도록 구성될 수 있다. 예컨대, 제1 출력값(Q1)의 신호 레벨이 제2 신호 레벨(하이 레벨)이면, 제4 버퍼를 통해서 리테인 신호(RS)가 출력될 수 있다. 반대로, 제1 출력값(Q1)의 신호 레벨이 제1 신호 레벨(로우 레벨)이면, 제4 버퍼를 통해서 리테인 신호(RS)가 출력되지 않을 수 있다.
제1 버퍼 및 제2 버퍼와 마찬가지로, 제3 버퍼의 출력 라인 및 제4 버퍼의 출력 라인도 통합될 수 있다. 제3 버퍼와 제4 버퍼는 신호 레벨이 서로 반대인 제2 출력값(Q2)과 제1 출력값(Q1)을 각각 수신한다. 따라서, 제3 버퍼에서 제2 제어 신호(CS2)가 출력되는 경우, 제4 버퍼에서는 리테인 신호(RS)가 출력되지 않는다. 반대로, 제3 버퍼에서 제2 제어 신호(CS2)가 출력되지 않는 경우, 제4 버퍼에서는 리테인 신호(RS)가 출력된다. 즉, 제2 릴레이 제어 신호(RCS2)는 제3 버퍼에서 출력되는 제2 제어 신호(CS2) 또는 제4 버퍼에서 출력되는 리테인 신호(RS)이다.
앞서 설명한 바와 같이, 프로세서(110)가 리셋 상태인 경우, 제3 제어 신호(CS3)의 신호 레벨에 기반하여 플립플롭(131)에서 출력되는 제1 출력값(Q1)의 신호 레벨은 항상 제2 신호 레벨일 수 있다. 따라서, 프로세서(110)가 리셋 상태인 경우에는, 제2 릴레이 제어 신호(RCS2)로 제4 버퍼로부터 리테인 신호(RS)가 출력되기 때문에, 제2 릴레이(300)의 동작 상태가 유지될 수 있다.
도 7은 본 발명의 일 실시예에 따른 릴레이 상태 결정부(130)의 다른 예시적 구성을 개략적으로 도시한 도면이다.
도 5 및 도 7을 참조하면, 릴레이 상태 결정부(130)는 게이트부(133)를 더 포함할 수 있다.
게이트부(133)는 제1 릴레이(200) 및 제2 릴레이(300) 중 적어도 하나와 버퍼부(132) 사이에 연결되도록 구성될 수 있다.
도 7의 실시예에서, 게이트부(133)는 버퍼부(132)와 제2 릴레이(300) 사이에 연결될 수 있다. 게이트부(133)는 버퍼부(132)로부터 제3 릴레이 제어 신호(RCS3)를 수신하고, 모니터링부(120)로부터 리테인 신호(RS)를 수신할 수 있다. 그리고, 게이트부(133)는 제3 릴레이 제어 신호(RCS3) 및 리테인 신호(RS)의 신호 레벨에 기반하여, 제2 릴레이 제어 신호(RCS2)를 제2 릴레이(300)로 출력할 수 있다.
앞선 실시예와 같이, 프로세서(110)의 동작 상태가 리셋 상태인 경우, 버퍼부(132)의 제4 버퍼로부터 리테인 신호(RS)가 출력될 수 있다. 즉, 제3 릴레이 제어 신호(RCS3)는 제4 버퍼로부터 출력된 리테인 신호(RS)일 수 있다. 이 경우, 게이트부(133)로는 버퍼부(132) 및 모니터링부(120)에 의한 리테인 신호(RS)가 입력되므로, 게이트부(133)에서 출력되는 제2 릴레이 제어 신호(RCS2)는 리테인 신호(RS)일 수 있다. 따라서, 제2 릴레이(300)로 리테인 신호(RS)가 입력되어, 제2 릴레이(300)의 동작 상태가 유지될 수 있다.
본 발명에 따른 릴레이 제어 장치(100)는, BMS(Battery Management System)에 적용될 수 있다. 즉, 본 발명에 따른 BMS는, 상술한 릴레이 제어 장치(100)를 포함할 수 있다. 이러한 구성에 있어서, 릴레이 제어 장치(100)의 각 구성요소 중 적어도 일부는, 종래 BMS에 포함된 구성의 기능을 보완하거나 추가함으로써 구현될 수 있다. 예를 들어, 릴레이 제어 장치(100)의 프로세서(110), 모니터링부(120) 및 릴레이 상태 결정부(130)는 BMS의 구성요소로서 구현될 수 있다.
또한, 본 발명에 따른 릴레이 제어 장치(100)는, 배터리 팩에 구비될 수 있다. 즉, 본 발명에 따른 배터리 팩은, 상술한 릴레이 제어 장치(100) 및 하나 이상의 배터리 셀을 포함할 수 있다. 또한, 배터리 팩은, 전장품(릴레이, 퓨즈 등) 및 케이스 등을 더 포함할 수 있다.
여기서, 배터리 셀은, 음극 단자와 양극 단자를 구비하며, 물리적으로 분리 가능한 하나의 독립된 셀을 의미한다. 일 예로, 파우치형 리튬 폴리머 셀 하나가 배터리 셀로 간주될 수 있다. 또한, 배터리 팩은 하나 이상의 배터리 셀이 직렬 및/또는 병렬로 연결되어 구비된 하나 이상의 배터리 모듈이 포함될 수도 있다.
또한, 본 발명에 따른 릴레이 제어 장치(100)는, 자동차에 구비될 수 있다. 따라서, 릴레이 제어 장치(100)는, 자동차 주행 중에 시스템적인 오류에 의하여 프로세서(110)가 리셋되는 경우에도, 배터리와 자동차를 연결하는 릴레이가 개방되지 않고 닫힌 상태로 유지되도록 릴레이를 제어할 수 있다.
도 8은 본 발명의 일 실시예에 따른 릴레이 제어 방법을 개략적으로 도시한 도면이다. 본 발명의 일 실시예에 따른 릴레이 제어 방법의 각 단계는 릴레이 제어 장치(100)에 의해서 수행될 수 있다.
도 8을 참조하면, 릴레이 제어 방법은 제1 신호 출력 단계(S100), 제2 신호 출력 단계(S200), 제3 신호 출력 단계(S300) 및 릴레이 제어 신호 출력 단계(S400)를 포함할 수 있다.
제1 신호 출력 단계(S100)는 제1 릴레이(200)의 동작 상태를 제어하기 위한 제1 제어 신호(CS1) 및 제2 릴레이(300)의 동작 상태를 제어하기 위한 제2 제어 신호(CS2)를 출력하는 단계로서, 프로세서(110)에 의해서 수행될 수 있다.
제2 신호 출력 단계(S200)는, 상기 프로세서(110)와 연결되어 상기 프로세서(110)의 동작 상태를 모니터링하고, 상기 프로세서(110)의 동작 상태에 따라 상기 제1 릴레이(200) 및 상기 제2 릴레이(300)의 동작 상태를 유지시키도록 구성된 리테인 신호(RS)를 출력하는 단계로서, 모니터링부(120)에 의해서 수행될 수 있다.
모니터링부(120)는 프로세서(110)의 동작 상태를 모니터링하고, 프로세서(110)의 동작 상태가 리셋 상태가 되면 릴레이 상태 결정부(130)로 리테인 신호(RS)를 출력할 수 있다.
제3 신호 출력 단계(S300)는, 상기 제2 신호 출력 단계(S200) 이후에 수행될 수 있다. 구체적으로, 제3 신호 출력 단계(S300)는, 상기 릴레이 상태 결정부(130)에서 출력되는 릴레이 제어 신호를 결정하는 제3 제어 신호(CS3)를 더 출력하는 단계로서, 프로세서(110)에 의해서 수행될 수 있다.
프로세서(110)는 동작 상태가 리셋 상태가 되는 즉시, 릴레이 상태 결정부(130)로 제3 제어 신호(CS3)를 출력할 수 있다. 바람직하게, 제3 제어 신호(CS3)의 신호 레벨은 항상 제1 신호 레벨(로우 레벨)을 유지하도록 설정될 수 있다.
릴레이 제어 신호 출력 단계(S400)는, 상기 제1 제어 신호(CS1), 상기 제2 제어 신호(CS2) 및 상기 리테인 신호(RS)에 기반하여 상기 제1 릴레이(200)의 동작 상태를 제어하는 제1 릴레이 제어 신호(RCS1) 및 상기 제2 릴레이(300)의 동작 상태를 제어하는 제2 릴레이 제어 신호(RCS2)를 출력하는 단계로서, 릴레이 상태 결정부(130)에 의해서 수행될 수 있다.
보다 구체적으로, 상기 릴레이 제어 신호 출력 단계(S400)는, 상기 제3 제어 신호(CS3)의 신호 레벨에 기반하여, 상기 제1 제어 신호(CS1), 상기 제2 제어 신호(CS2) 및 상기 리테인 신호(RS) 중 일부를 상기 제1 릴레이 제어 신호(RCS1) 및 상기 제2 릴레이 제어 신호(RCS2)로 출력하는 단계일 수 있다.
예컨대, 제3 제어 신호(CS3)의 신호 레벨이 제1 신호 레벨인 경우, 제1 릴레이 제어 신호(RCS1) 및 제2 릴레이 제어 신호(RCS2)로 리테인 신호(RS)가 출력될 수 있다. 따라서, 제1 릴레이(200) 및 제2 릴레이(300)는 리테인 신호(RS)의 신호 레벨에 따라 동작 상태가 유지되거나 변경될 수 있다.
구체적으로, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태가 턴-온 상태일 때, 프로세서(110)가 리셋되었다고 가정한다. 이 경우, 리테인 신호(RS)의 신호 레벨은 제2 신호 레벨일 수 있다. 그리고, 리테인 신호(RS)가 제1 릴레이(200) 및 제2 릴레이(300)에게 입력되기 때문에, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태는 턴-온 상태로 유지될 수 있다.
이후, 소정의 시간이 지난 후에도 프로세서(110)의 동작 상태가 리셋 상태이면, 리테인 신호(RS)의 신호 레벨은 제1 신호 레벨로 천이될 수 있다. 이 경우, 리테인 신호(RS)가 제1 릴레이(200) 및 제2 릴레이(300)에게 입력되기 때문에, 제1 릴레이(200) 및 제2 릴레이(300)의 동작 상태는 턴-오프 상태로 변경될 수 있다.
따라서, 본 발명의 일 실시예에 따른 릴레이 제어 방법은 프로세서(110)가 리셋되는 경우에 복수의 릴레이의 동작 상태를 유지시켜, 프로세서(110)의 리셋으로 인한 사고를 방지할 수 있는 장점이 있다. 또한, 소정의 시간이 경과하도록 프로세서(110)의 동작 상태가 리셋 상태이면, 복수의 릴레이의 동작 상태를 턴-오프 상태로 변경하여 시스템 자원 및 에너지 낭비를 방지할 수 있는 장점이 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
또한, 이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니라, 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수 있다.
(부호의 설명)
100: 릴레이 제어 장치
110: 프로세서
120: 모니터링부
130: 릴레이 상태 결정부
131: 플립플롭
132: 버퍼부
133: 게이트부
200: 제1 릴레이
300: 제2 릴레이

Claims (11)

  1. 제1 릴레이의 동작 상태를 제어하기 위한 제1 제어 신호 및 제2 릴레이의 동작 상태를 제어하기 위한 제2 제어 신호를 출력하도록 구성된 프로세서;
    상기 프로세서와 연결되어 상기 프로세서의 동작 상태를 모니터링하고, 상기 프로세서의 동작 상태에 따라 상기 제1 릴레이 및 상기 제2 릴레이의 동작 상태를 유지시키기 위한 리테인 신호를 출력하도록 구성된 모니터링부; 및
    상기 프로세서로부터 상기 제1 제어 신호 및 상기 제2 제어 신호를 수신하고, 상기 모니터링부로부터 상기 리테인 신호를 수신하며, 수신한 상기 제1 제어 신호, 상기 제2 제어 신호 및 상기 리테인 신호에 기반하여 상기 제1 릴레이의 동작 상태를 제어하는 제1 릴레이 제어 신호 및 상기 제2 릴레이의 동작 상태를 제어하는 제2 릴레이 제어 신호를 출력하도록 구성된 릴레이 상태 결정부를 포함하고,
    상기 프로세서는,
    상기 릴레이 상태 결정부에서 출력되는 릴레이 제어 신호를 결정하는 제3 제어 신호를 더 출력하도록 구성되고,
    상기 릴레이 상태 결정부는,
    상기 프로세서로부터 수신한 상기 제3 제어 신호의 신호 레벨에 기반하여, 상기 제1 제어 신호, 상기 제2 제어 신호 및 상기 리테인 신호 중 일부를 상기 제1 릴레이 제어 신호 및 상기 제2 릴레이 제어 신호로 출력하도록 구성된 것을 특징으로 하는 릴레이 제어 장치.
  2. 제1항에 있어서,
    상기 프로세서는,
    상기 동작 상태가 리셋 상태인 경우, 상기 제3 제어 신호를 상기 릴레이 상태 결정부로 출력하도록 구성된 것을 특징으로 하는 릴레이 제어 장치.
  3. 제2항에 있어서,
    상기 제3 제어 신호는,
    상기 신호 레벨이 제1 신호 레벨을 유지하도록 미리 설정된 것을 특징으로 하는 릴레이 제어 장치.
  4. 제3항에 있어서,
    상기 릴레이 상태 결정부는,
    상기 프로세서로부터 상기 제3 제어 신호를 수신하지 않은 경우, 상기 제1 릴레이 제어 신호로 상기 제1 제어 신호를 출력하고, 상기 제2 릴레이 제어 신호로 상기 제2 제어 신호를 출력하도록 구성된 것을 특징으로 하는 릴레이 제어 장치.
  5. 제3항에 있어서,
    상기 릴레이 상태 결정부는,
    상기 프로세서로부터 상기 제3 제어 신호를 수신한 경우, 상기 제1 릴레이 제어 신호 및 상기 제2 릴레이 제어 신호로 상기 리테인 신호를 출력하도록 구성된 것을 특징으로 하는 릴레이 제어 장치.
  6. 제5항에 있어서,
    상기 모니터링부는,
    상기 프로세서의 동작 상태가 상기 리셋 상태인 경우, 소정의 시간 동안 상기 리테인 신호의 신호 레벨을 제2 신호 레벨로 출력하고, 상기 소정의 시간 이후에는 상기 리테인 신호의 신호 레벨을 제1 신호 레벨로 출력하도록 구성된 것을 특징으로 하는 릴레이 제어 장치.
  7. 제6항에 있어서,
    상기 릴레이 상태 결정부는,
    상기 리테인 신호의 신호 레벨이 상기 제2 신호 레벨인 경우, 상기 제1 릴레이 및 상기 제2 릴레이의 동작 상태를 유지시키도록 구성된 것을 특징으로 하는 릴레이 제어 장치.
  8. 제6항에 있어서,
    상기 릴레이 상태 결정부는,
    상기 리테인 신호의 신호 레벨이 상기 제1 신호 레벨인 경우, 상기 제1 릴레이 및 상기 제2 릴레이의 동작 상태를 변경시키도록 구성된 것을 특징으로 하는 릴레이 제어 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 따른 릴레이 제어 장치를 포함하는 배터리 팩.
  10. 제1항 내지 제8항 중 어느 한 항에 따른 릴레이 제어 장치를 포함하는 자동차.
  11. 프로세서에서, 제1 릴레이의 동작 상태를 제어하기 위한 제1 제어 신호 및 제2 릴레이의 동작 상태를 제어하기 위한 제2 제어 신호를 출력하는 제1 신호 출력 단계;
    모니터링부에서, 상기 프로세서와 연결되어 상기 프로세서의 동작 상태를 모니터링하고, 상기 프로세서의 동작 상태에 따라 상기 제1 릴레이 및 상기 제2 릴레이의 동작 상태를 유지시키도록 구성된 리테인 신호를 출력하는 제2 신호 출력 단계; 및
    릴레이 상태 결정부에서, 상기 제1 제어 신호, 상기 제2 제어 신호 및 상기 리테인 신호에 기반하여 상기 제1 릴레이의 동작 상태를 제어하는 제1 릴레이 제어 신호 및 상기 제2 릴레이의 동작 상태를 제어하는 제2 릴레이 제어 신호를 출력하는 릴레이 제어 신호 출력 단계를 포함하고,
    상기 제2 신호 출력 단계 이후, 상기 프로세서에서, 상기 릴레이 상태 결정부에서 출력되는 릴레이 제어 신호를 결정하는 제3 제어 신호를 더 출력하는 제3 신호 출력 단계를 더 포함하고,
    상기 릴레이 제어 신호 출력 단계는, 상기 제3 제어 신호의 신호 레벨에 기반하여, 상기 제1 제어 신호, 상기 제2 제어 신호 및 상기 리테인 신호 중 일부를 상기 제1 릴레이 제어 신호 및 상기 제2 릴레이 제어 신호로 출력하는 단계인 것을 특징으로 하는 릴레이 제어 방법.
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