WO2021230003A1 - メモリモジュール - Google Patents

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WO2021230003A1
WO2021230003A1 PCT/JP2021/015770 JP2021015770W WO2021230003A1 WO 2021230003 A1 WO2021230003 A1 WO 2021230003A1 JP 2021015770 W JP2021015770 W JP 2021015770W WO 2021230003 A1 WO2021230003 A1 WO 2021230003A1
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address
controller
write
read
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PCT/JP2021/015770
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晴彦 寺田
陽太郎 森
理市 西野
禎之 柴原
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ソニーセミコンダクタソリューションズ株式会社
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Publication date
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Definitions

  • This disclosure relates to memory modules.
  • ReRAM Resistive RAM
  • the ReRAM records information according to the state of the resistance value of the cell that changes with the application of voltage.
  • the Xp-ReRAM crosspoint ReRAM
  • VR Resistance changing element
  • SE Selection element
  • a memory module provided with the above-mentioned semiconductor storage device and a controller for controlling access to the above-mentioned semiconductor storage device is required to have a high read speed comparable to that of a DRAM. Therefore, it is desirable to provide a memory module capable of obtaining a high read speed.
  • the memory module includes a non-volatile memory, address lookup information, and a controller.
  • the non-volatile memory has two address bus terminals and a plurality of writable non-volatile memory cells.
  • the address lookup information is mapping information showing a correspondence relationship between a physical address and a logical address that specifies a data storage area based on some of a plurality of memory cells.
  • the second physical address which is the rest of the physical addresses obtained by conversion, is used as the address bus terminal (second address bus terminal) of the other system of the two address bus terminals.
  • the data corresponding to the physical address obtained by the conversion is read from the non-volatile memory by inputting to the non-volatile memory.
  • the first physical address which is a part of the physical address
  • the second physical address is input to the non-volatile memory via the second address bus terminal, and then the rest of the physical addresses.
  • the data corresponding to the physical address is read out from the non-volatile memory.
  • the first logical address which is a part of the logical addresses included in the read command
  • the first physical address is non-volatile via the first address bus terminal.
  • the second logical address which is the rest of the logical addresses included in the read command, is converted into the second physical address.
  • the non-volatile memory only one address bus terminal is provided in the non-volatile memory, and at least the second logical address is used as compared with the case where address conversion and address input to the non-volatile memory are performed in order.
  • the time required for reading can be shortened by the time required for translating to the second physical address.
  • FIG. 5 is an enlarged perspective view showing a schematic configuration example of the memory cell array of FIG. It is a figure which shows the operation example of the memory cell of FIG. It is a figure which shows the functional block example of the memory module of FIG.
  • FIG. 1 shows a schematic configuration example of the memory module 200 according to the embodiment of the present disclosure.
  • the memory module 200 includes, for example, a controller 210, a DRAM 220, and a 3DXP package group 230.
  • the DRAM 220 is provided separately from the controller 210 and the 3DXP package group 230.
  • the DRAM 220 holds the Volume address lookup information 221 which is mapping information indicating the correspondence between the Volume address which is a part of the physical address and the logical address.
  • the controller 210 has a built-in SRAM 211.
  • the SRAM 211 holds the Row address lookup information 211A, which is mapping information indicating the correspondence between the Row address, which is a part of the physical address, and the logical address.
  • SRAM 211 corresponds to a specific example of the "first storage unit” of the present disclosure.
  • the DRAM 220 corresponds to a specific example of the “second storage unit” of the present disclosure.
  • the Row address corresponds to a specific example of the "first physical address” of the present disclosure.
  • the Volume address corresponds to a specific example of the "second physical address” of the present disclosure.
  • the Row address lookup information 211A and the Column address lookup information 221 correspond to a specific example of the "address lookup information" of the present disclosure.
  • the Row address lookup information 211A corresponds to a specific example of the "first address lookup information” of the present disclosure.
  • the Volume address lookup information 221 corresponds to a specific example of the "second address lookup information” of the present disclosure.
  • the 3DXP package group 230 stores user data and various control data input from the host computer 100.
  • the control data includes, for example, metadata, address management data, error correction data, and the like.
  • the 3DXP package group 230 has, for example, a plurality of (for example, 11) 3DXP packages 230-i (1 ⁇ i ⁇ x).
  • the 3DXP package 230-i corresponds to a specific example of the "nonvolatile memory" of the present disclosure.
  • the 3DXP package 230-i has, for example, a plurality of (eg, 4) 3DXP dies 230-j (1 ⁇ j ⁇ y), as shown in FIG.
  • Each 3DXP die 230-j controls access to a plurality of (for example, 16) banks 232-k (1 ⁇ k ⁇ z) and each bank 232-k, for example, as shown in FIG. It has a Periphery circuit 233 and an interface circuit 234 that communicates with the controller 210.
  • Each bank 232-k includes, for example, as shown in FIG. 4, a tile 235 including a memory cell array having a 1-bit access unit (for example, a memory cell array configured including a 32 Bbit memory cell MC), and these. It has a microcontroller 236 that controls the tile 235 of the.
  • Each bank 232-k cooperates with the tile 235 group under the control of the microcontroller 236 to realize access to a data block having a predetermined byte size (for example, 32 bytes) as a whole.
  • Each tile 235 has, for example, a memory cell array 241 composed of two layers of memory cell array 241a and 241b, as shown in FIGS. 5 and 6.
  • the memory cells 241a and 241b each have one bit at each intersection of the upper word line UWL and the bit line BL and each intersection of the lower word line LWL and the bit line BL, for example, as shown in FIG. It has a memory cell MC.
  • the memory cell MC is a writable non-volatile memory.
  • the memory cell MC has a series structure of a resistance changing element VR (Variable Resistor) that records 1-bit information depending on the state of high and low resistance values and a selection element SE (Selector Element) having bidirectional diode characteristics.
  • VR Variable Resistor
  • SE Switchector Element
  • Each tile 235 has, for example, a WL driver 242, a BL driver 243, an R / W voltage switch 244, an R / W latch 245 and a sense amplifier 246, as shown in FIG.
  • the WL driver 242 applies a predetermined voltage to each word line WL based on the control signal (word line address WLA) by the microcontroller 236.
  • the voltage Vinh_wl (for example, 0V) applied to the non-selected word line WL is input to the WL driver 242.
  • the BL driver 243 selects a plurality of bit line BLs from the plurality of bit line BLs based on the control signal (bit line address BLA) by the microcontroller 236.
  • the voltage Vinh_bl (for example, 0V) applied to the non-selected bit line BL is input to the BL driver 243.
  • the R / W voltage switch 244 is a node GWL, GBL to which the selected word line WL and bit line BL are connected based on the control signal Ctrl by the microcontroller 236 and the write data WDATA by the R / W latch 245. Switch the voltage.
  • the R / W latch 245 outputs the write data WDATA input from the Periphery circuit 233 and the interface circuit 234 to the R / W voltage switch 244.
  • the R / W latch 245 further outputs the read data RDATA input from the sense amplifier 246 to the Periphery circuit 233 and the interface circuit 234.
  • the sense amplifier 246 compares the voltage of the node GWL obtained from the WL driver 242 with the Vref (for example, about -1V) based on the control signal Ctrl of the microcontroller 236, and the resistance changing element VR is in a low resistance state (LRS). It is determined whether it is in a high resistance state (HRS). The sense amplifier 246 generates logic 0 when the resistance changing element VR is in the low resistance state (LRS), and generates logic 1 when the resistance changing element VR is in the high resistance state (HRS). Generates read data RDATA. The sense amplifier 246 outputs the generated read data RDATA to the R / W latch 245.
  • Vref for example, about -1V
  • FIG. 7 shows the IV characteristics of the memory cell MC. It is assumed that the voltage across the memory cell MC is swept from 0V when the resistance changing element VR is in the low resistance state (LRS). At this time, when the voltage across the memory cell MC drops at 4V and a current suddenly flows through the memory cell MC, this phenomenon is called snap, and the snap voltage Vth_LRS becomes 4V. When the resistance changing element VR is in the high resistance state (HRS), the snap voltage Vth_HRS becomes higher than the snap voltage Vth_LRS, for example, 6V.
  • HRS high resistance state
  • the resistance changing element VR snaps when the resistance changing element VR is in the low resistance state (LRS), and the resistance changing element VR is in the high resistance state (HRS). Sometimes the resistance changing element VR does not snap. Therefore, the memory cell MC can be read out by distinguishing the presence or absence of the snap.
  • HRS high resistance state
  • the resistance changing element VR is snapped and a current of about 50 ⁇ A is passed through the memory cell MC in a predetermined direction, the resistance changing element VR is in a low resistance state (HRS). It changes to LRS).
  • the resistance changing element VR When the resistance changing element VR is in the low resistance state (LRS), when the resistance changing element VR is snapped and a current of about 30 ⁇ A is passed through the memory cell MC in a predetermined direction, the resistance changing element VR is in the high resistance state (LRS). HRS).
  • the tile 235 When reading the memory cell MC, for example, the tile 235 is floated after charging the lower word line LWL0 to -2.5V. Further, the tile 235 applies + 2.5V to the bit line BL0, for example.
  • the resistance changing element VR of the memory cell MC at the intersection of the lower word line LWL0 and the bit line BL0 is in the low resistance state (LRS)
  • the resistance changing element VR snaps and the parasitic capacitance of the lower word line LWL0 becomes large.
  • the potential of the lower word line LWL0 rises to around 0V.
  • the resistance changing element VR of the memory cell MC at the intersection of the lower word line LWL0 and the bit line BL0 is in the high resistance state (HRS)
  • the resistance changing element VR does not snap and a slight leakage current is generated in the lower word line LWL0.
  • the potential of the lower word line LWL0 is kept around -2V just by flowing.
  • the tile 235 uses, for example, a sense amplifier 246 to compare the potential of the lower word line LWL0 with Vref (for example, about -1V), and the resistance changing element VR is in a low resistance state (LRS) or has a high resistance. Determine if it is a state (HRS).
  • the tile 235 generates, for example, logic 0 when the resistance changing element VR is in the low resistance state (LRS), and generates logic 1 when the resistance changing element VR is in the high resistance state (HRS). As a result, read data RDATA is generated.
  • the tile 235 outputs, for example, the generated read data RDATA to the Periphery circuit 233.
  • the Set Verify Latch and the Reset Verify Latch are set to 0.
  • (Set) For tile 235, for example, when Set Verify Set is 1, + 3.5 V is applied to the bit line BL0 and ⁇ 3.5 V is applied to the lower word line LWL0. As a result, the resistance changing element VR of the memory cell MC at the intersection of the lower word line LWL0 and the bit line BL0 changes from the high resistance state (HRS) to the low resistance state (LRS). In this way, the memory cell MC is set.
  • the tile 235 is, for example, Set Verif. When yLatch is 0, nothing is done to the memory cell MC at the intersection of the lower word line LWL0 and the bit line BL0.
  • (Reset) For tile 235, for example, when Set Verify Set is 1, ⁇ 3.0 V is applied to the bit line BL0 and + 3.0 V is applied to the lower word line LWL0. As a result, the resistance changing element VR of the memory cell MC at the intersection of the lower word line LWL0 and the bit line BL0 changes from the low resistance state (LRS) to the high resistance state (HRS). In this way, the memory cell MC is reset.
  • the tile 235 is, for example, Set Veri. When fyLatch is 0, nothing is done to the memory cell MC at the intersection of the lower word line LWL0 and the bit line BL0.
  • the tile 235 determines, for example, the state of the resistance changing element VR after reset, and compares the read data RDATA obtained as a result of the determination with the write data WDATA again.
  • the tile 235 sets the values of the Set Verify Latch and the Reset Verify Latch in the same manner as in the case of Pre-read, for example, based on the comparison result. For example, when both the Set Verify Latch and the Reset Verify Latch are 0, the tile 235 determines that the writing is successful. For example, when any one of the Set Verify Latch and the Reset Verify Latch is 1, the tile 235 determines that the writing has failed, and executes the Set operation, the Reset operation, and the Verify operation again. This series of operations is called Verify Loop.
  • FIG. 8 shows in detail an example of the internal configuration of the controller 210 in the memory module 200.
  • the data unit handled by each bank 232-k included in the 3DXP package 230-i is very small with respect to the data unit accessed by the host computer 100, for example, 32 bytes.
  • the controller 210 distributes the access granularity of the host computer 100 to a plurality of banks 232-k and reads / writes.
  • the controller 210 is periodically or every predetermined access.
  • BG background Read / Write
  • FG background Read / Write
  • the controller 210 first obtains existing data from each 3DXP package 230-i. The read data (read data) is partially rewritten, and the data generated by the rewriting (write data) is written in each 3DXP package 230-i.
  • the controller 210 is provided, for example, for each 3DXP package 230-i, and has a plurality of (for example, 11) interface units 219-i (1 ⁇ i ⁇ x) for communicating with the 3DXP package 230-i. It has a DRAM interface unit 212 that controls communication with the DRAM 220.
  • the controller 210 further includes, for example, an ECC control unit 218, an ECP control unit 217, an XOR control unit 216, a CRC & address check unit 215, a write buffer unit 214, and a wear leveling unit 213. Has.
  • the functions of the respective components will be described in detail when the functions of the controller 210 are described.
  • FIG. 9 shows an example of a sector which is a unit for encoding / decoding ECC and XOR parity.
  • the host computer 100 transmits, for example, 256 bytes of user data and 8 bytes of metadata to the controller 210.
  • the metadata is information for data management generally used in an enterprise memory system, and includes, for example, address information, a CRC checksum used by the host computer 100, a version number, a time stamp, and the like.
  • the controller 210 records, for example, 264 bytes of user data received from the host computer 100 with a 4-byte logical address added to the 3DXP package 230-i. There are two purposes for this. First, if the logical address is recorded in the 3DXP package 230-i for each write, the address lookup is recorded at the time of recovery (restart) from the power cutoff. The purpose is to restore the data on the DRAM 220 and the SRAM 211 where the data is erased, and the second is to check that the correct address can be accessed at the time of reading.
  • the 4-byte logical address was obtained by taking an XOR in bits by bit with the 32-bit CRC generated by the data part (256 bytes of user data and 8-byte metadata) in the sector and the logical address. It may be data.
  • the controller 210 uses the data unit (256 bytes of user data, 8 bytes of metadata) and the 4-byte logical address in the sector as the payload to generate 45 bytes of ECC parity based on the BCH code.
  • ECC parity There are two purposes of ECC parity, the first is to correct bit errors that occur randomly in the transmission line via the interface section, etc. when writing the 3DXP package 230-i, and the second is to correct 3DXP.
  • the occurrence of bit defects is allowed up to a predetermined number of bits, and data reliability is ensured by error correction at the time of reading. be.
  • the controller 210 further generates an ECP (Error-Correction Pointer) indicating a defective bit position when there are a predetermined number or more of write defects in a sector, and a 7-byte patch of a bit string that should be originally written to the defective position indicated by the ECP. Is added to the sector as.
  • the controller 210 further generates a 32-byte XOR parity by XOR operation based on a 320-byte code word consisting of user data, metadata, a logical address, an ECC parity, and a patch.
  • the controller 210 records the XOR parity on a channel different from the channel on which the user data in the sector is recorded.
  • the controller 210 records, for example, user data and XOR parity in a sector at different locations of the channel number, die ID, and bank address in the 3DXP package group 230.
  • XOR parity is a data protection means similar to RAID 5 used in HDDs (Hard Disk Drives) and SSDs (Solid State Drives), and the purpose of XOR parity is for multiple (for example, 11 channels) 3DXP packages 230-i.
  • the purpose is to prevent data loss even when all the bits are lost due to an accidental failure or the like.
  • ECC and ECP can deal with bit-wise defects, but cannot deal with large-grained failures as described above.
  • correct data can be decoded based on the data read from other channels that have not failed (for example, 3DXP packages 230-i of other 10 channels).
  • the controller 210 treats the above total of 352 bytes as one sector, divides the sector into 11 sectors by 32 bytes, and divides the 11 32-byte data obtained by the division into 3DXP packages 230-i via different interface units. Record in.
  • FIG. 10 shows an example of a pin configuration provided in each 3DXP package 230-i.
  • Each 3DXP package 230-i is provided with two address bus terminals, one address bus terminal (ca1) is provided with, for example, four, and the other address bus terminal (ca2) is provided with, for example, two. It is provided.
  • the address bus terminal ca1 corresponds to a specific example of the "first address bus terminal" of the present disclosure.
  • the address bus terminal ca2 corresponds to a specific example of the "second address bus terminal" of the present disclosure.
  • the controller 210 inputs the die ID, the command, the bank address, and the Row address in a plurality of clock cycles (for example, 6 clock cycles (6ns)) via the address bus terminal (ca1). , Send to each 3DXP package 230-i.
  • the controller 210 for example, as shown in FIG. 11, transfers the parity and the Colomn address via the address bus terminal (ca2) in a plurality of clock cycles (for example, 6 clock cycles (6ns)) in each 3DXP package 230-.
  • the controller 210 further has a common control pin for the address bus terminals (ca1) of the two 3DXP packages 230-i in the 3DXP package group 230, for example, as shown in FIG. That is, the controller 210 transfers data (die ID, command, bank address, and Row address) to the address bus terminals (ca1) of the two 3DXP packages 230-i in the 3DXP package group 230 via a common control pin. Send. Even if the controller 210 simultaneously transmits the same data (die ID, command, bank address, and Row address) to the address bus terminals (ca1) of the two 3DXP packages 230-i in the 3DXP package group 230, for example. good.
  • the controller 210 for example, has data (die ID, command, bank address, and Row address) for one of the 3DXP packages 230-i with respect to the address bus terminals (ca1) of the two 3DXP packages 230-i in the 3DXP package group 230. ), And then the data (die ID, command, bank address and Row address) for the other 3DXP package 230-i may be transmitted.
  • the controller 210 further has a common control pin for the address bus terminals (ca2) of the two 3DXP packages 230-i in the 3DXP package group 230, for example, as shown in FIG. That is, the controller 210 transmits data (parity and Colomn address) to the address bus terminals (ca2) of the two 3DXP packages 230-i in the 3DXP package group 230 via a common control pin. The controller 210 may simultaneously transmit the same data (parity and Colomn address) to, for example, the address bus terminals (ca2) of the two 3DXP packages 230-i in the 3DXP package group 230.
  • the controller 210 for example, has data (die ID, command, bank address, and Row address) for one of the 3DXP packages 230-i with respect to the address bus terminals (ca1) of the two 3DXP packages 230-i in the 3DXP package group 230. ) Is transmitted, and then the data (parity and Controller address) for one of the 3DXP packages 230-i is transmitted to the address bus terminals (ca2) of the two 3DXP packages 230-i in the 3DXP package group 230. good.
  • the controller 210 for example, has data (die ID, command, bank address, and Row address) for the other 3DXP package 230-i with respect to the address bus terminal (ca1) of the two 3DXP packages 230-i in the 3DXP package group 230. ) Is transmitted, and then the data (parity and Controller address) for the other 3DXP package 230-i is transmitted to the address bus terminals (ca2) of the two 3DXP packages 230-i in the 3DXP package group 230. good.
  • each 3DXP package 230-i for example, a die ID, a command, a bank address, and a Row address for each 3DXP package 230-i.
  • Parity and Row addresses can be reduced in the number of pins in each 3DXP package 230-i as compared to the case where they are transmitted by separate pins.
  • FIG. 12 shows an example of the read operation in the 3DXP package group 230.
  • the controller 210 holds the Volume address lookup information 221 which is the mapping information indicating the correspondence between the Volume address which is a part of the physical address and the logical address on the DRAM 220.
  • the controller 210 further holds the Row address lookup information 211A, which is mapping information indicating the correspondence between the Row address, which is a part of the physical address, and the logical address, on the SRAM 211 built in the controller 210. ing.
  • the controller 210 refers to the Volume address lookup information 221 on the DRAM 220 at a predetermined timing (for example, for each Read), and changes the Volume address lookup information 221 based on a predetermined algorithm. The controller 210 performs address translation using the changed Volume address lookup information 221.
  • the controller 210 When the controller 210 receives a read command including a logical address from the host computer 100, the controller 210 converts the logical address included in the read command into a physical address by using the Volume address lookup information 221 and the Row address lookup information 211A. The controller 210 inputs the Row address, which is a part of the physical addresses obtained by the conversion, to each 3DXP package 230-i via one of the address bus terminals (ca1). The controller 210 then inputs the remaining Coreum address of the physical addresses obtained by the translation to each 3DXP package 230-i via the other address bus terminal (ca2). As a result, the controller 210 reads the data corresponding to the physical address obtained by the conversion from each 3DXP package 230-i.
  • the controller 210 when the controller 210 receives a read command including a logical address from the host computer 100, the controller 210 reads the Row address lookup information 211A from the SRAM 211 and is based on the read Row address lookup information 211A. Then, a part of the logical address is converted into a Row address.
  • the controller 210 inputs the Row address or the like obtained by the conversion to each 3DXP package 230-i via the address bus terminal (ca1). Each 3DXP package 230-i decodes the Row address or the like input via the address bus terminal (ca1) and sets it in the memory cell array 241.
  • the controller 210 reads and reads the Volume address lookup information 221 from the DRAM 220 within the period (for example, 20 ns + 50 ns) in which each 3DXP package 230-i decodes the Row address and the like and statically indeterminates the WL voltage of the memory cell array 241. Based on the Row address lookup information 211A, a part of the logical address is converted into a Volume address. The controller 210 inputs the Volume address or the like obtained by the conversion to each 3DXP package 230-i via the address bus terminal (ca2).
  • the controller 210 inputs the Volume address or the like to the address bus terminal (for example, after 50 ns) from the time when the Row address or the like is input to each 3DXP package 230-i via the address bus terminal (ca1). Input to each 3DXP package 230-i via ca2). Each 3DXP package 230-i decodes the Volume address or the like input via the address bus terminal (ca2), sets the Row address or the like in the memory cell array 241 and then statically indeterminates the WL voltage of the memory cell array 241. Let it be fixed.
  • each 3DXP package 230-i requires a period (for example, 50 nm + 20 nm) for the controller 210 to read the Volume address lookup information 221 from the DRAM 220 and each 3DXP package 230-i to decode the Volume address and the like. It is within the period (for example, 20 ns + 50 ns) in which the Row address and the like are decoded and the WL voltage of the memory cell array 241 is settled.
  • the process in the sense amplifier 246 for example, 20 ns
  • the process in the R / W latch 245 for example, 30 ns
  • the process of decoding the read data input from the R / W latch 245 in the controller 210 for example, 20 ns.
  • the time (read latency) required for the host computer 100 to read data from the memory module 200 is equal to or shorter than the average read latency (about 300 ns) of the DRAM (for example, 200 ns). ) Can be.
  • an 8 kbyte section is a conversion unit.
  • the conversion unit (for example, 8 kbyte section) of the Group address lookup information 221 accesses one bank 232-k of one die 231-j through one channel (3DXP package 230-i).
  • Data unit for example, 32 bytes
  • ⁇ number of 3DXP packages 230-i included in 3DXP package group 230 that is, number of channels
  • 3DXP package group 230 that is, number of channels
  • 11 channels for example, 11 channels
  • the memory cell MC on the same Row (word line WL) is targeted for recording because the address information obtained from the Row address lookup information 211A of the SRAM 211 is the Row address. Further, the reason why the 32 sectors are grouped together is that the DRAM capacity required for the Volume address lookup information 221 is set to a realistic value (for example, less than 4 Gb).
  • the controller 210 may define blocks for every 128 sections (for example, 512 kbytes) in the Volume address lookup information 221 and perform counter-based inter-block swap.
  • the controller 210 has, for example, a plurality of counters assigned to each block, and when any of the counters exceeds a predetermined threshold value, the block corresponding to the counter exceeding the predetermined threshold value is used.
  • Address translation may be performed based on a predetermined algorithm.
  • the controller 210 refers to, for example, the Volume address lookup information 221 on the DRAM 220 at a predetermined timing (for example, for each Read), and addresses the Volume address lookup information 221 based on a predetermined algorithm. The conversion may be performed.
  • the block size needs to be defined to be 512 kbytes or less.
  • the larger the block size the smaller the SRAM capacity required for the Row address lookup information 211A. Therefore, the block size is the memory cell MC provided on the same Row (word line WL) in one tile 235.
  • the total size of the above for example, 512 kbytes is preferable.
  • FIG. 13 shows an example of a read operation and a write operation in the 3DXP package group 230.
  • the controller 210 does not write all the write data including the user data to one 3DXP package 230-i, but distributes it to a plurality of 3DXP packages 230-i. And write.
  • the controller 210 receives the write command including the user data
  • the controller 210 distributes and writes the write data including the received user data to the plurality of 3DXP packages 230-i.
  • the controller 210 receives, for example, a write command including user data
  • the controller 210 distributes one sector (352 bytes) of write data including the received user data to 11 3DXP packages 230-i, for example, 32 bytes each. And write.
  • the controller 210 does not read all the read data including the user data from one 3DXP package 230-i, but distributes it to a plurality of 3DXP packages 230-i.
  • the 32-byte data written in the above is read from a plurality of 3DXP packages 230-i.
  • the controller 210 reads, for example, 32 bytes of data distributed and written in 11 3DXP packages 230-i from 11 3DXP packages 230-i.
  • the controller 210 performs parallel write to write to a plurality of 3DXP packages 230-i at the same timing at the time of writing. For example, the controller 210 performs parallel read reading from a plurality of 3DXP packages 230-i at the same timing at the time of reading.
  • the controller 210 may perform serial write for sequentially writing 32 bytes of data to a plurality of 3DXP packages 230-i, for example, when writing.
  • the controller 210 performs serial read to sequentially read 32 bytes of data distributed and written from a plurality of 3DXP packages 230-i to a plurality of 3DXP packages 230-i as needed at the time of reading. May be good.
  • the above-mentioned parallel write, parallel read, serial write, and serial read will be described in detail below.
  • the controller 210 When the controller 210 receives a user data read request from the host computer 100, for example, as shown in FIG. 13 (2), the controller 210 has 10 channels excluding the writing (Busy) channel (3DXP package 230-i). From (10 3DXP packages 230-i), data for 10 channels (10 3DXP packages 230-i) (for example, 320 bytes of data) among the sectors to which the address included in the read request belongs can be obtained at the same timing. Read (parallel read). That is, when the controller 210 receives a read command during serial write, the serial write busy among the data in the data unit including the data storage area corresponding to the logical address included in the received read command.
  • the data excluding the data obtained from the channel (3DXP package 230-i) is busy with the serial write channel (3DXP package 230-i).
  • Parallel read is performed to read from a plurality of channels (3DXP package 230-i) excluding.
  • the controller 210 uses the 32-byte XOR parity contained in the 10 data read from the 10 channels, for example, to read the data from the channel being written (Busy) (3DXP package 230-i).
  • Restore eg 32 bytes of data. That is, for example, the controller 210 uses the XOR parity contained in the data obtained by performing the parallel read, and the data scheduled to be read from the writing (Busy) channel (3DXP package 230-i) (for example, 32). Bytes of data) to restore.
  • the controller 210 extracts, for example, the data corresponding to the address included in the read request from the data including the data obtained by the restoration, and transmits the data to the host computer 100.
  • the controller 210 contains 256 bytes of user data, for example, as shown in FIG. 13 (3), without a request from the host computer 100 (ie, in the background) when certain conditions are met. Read the data of one sector. For example, as shown in (3) of FIG. 13, the controller 210 has 11 channels (11 3DXP packages 230-i) so that the bushies of a plurality of channels do not overlap each other with the data to be read. Read one channel at a time, for example, 32 bytes at a time (serial read).
  • the controller reads the data of the data unit including the data storage area corresponding to the predetermined address from the plurality of channels (3DXP package 230-i) so that the bushes of the plurality of non-volatile memories do not overlap each other. I do.
  • the controller 210 receives 64 bytes of user data from the host computer 100 while performing the background read (BGRead) in FIG. 13 (3).
  • BGRead background read
  • the controller 210 is, for example, from 10 channels (10 3DXP packages 230-i) excluding the channel being read (Busy) (3DXP package 230-i), as shown in FIG. 13 (4).
  • 10 channels (10 3DXP packages 230-i) of data are read at the same timing (parallel read).
  • the serial read causes busy among the data in the data unit including the data storage area where the received user data is to be written.
  • the data excluding the data obtained from the channel (3DXP package 230-i) is the channel (3DXP package 230-i) that is busy due to the serial read among the plurality of channels (3DXP package 230-i).
  • the controller 210 uses the 32-byte XOR parity contained in 10 data read from 10 channels (10 3DXP packages 230-i), for example, to read (Busy) channels (3DXP packages). Restore the data (for example, 32 bytes of data) that was planned to be read from 230-i). Subsequently, the controller 210 receives 64 bytes of data from the host computer 100 for 64 bytes of data corresponding to the address included in the write request among the data of one sector including the data obtained by restoration, for example. Overwrite user data.
  • the controller 210 writes, for example, the data of one sector obtained by overwriting in a distributed manner for each channel, for example, 32 bytes so that the bushes of the plurality of channels do not overlap each other (serial write). That is, for example, the controller 210 uses the XOR parity contained in the data obtained by performing the parallel read, and the data scheduled to be read from the channel being read (Busy) (3DXP package 230-i) (for example, 32). (Byte data) is restored, the received user data is overwritten on the data including the data obtained by the restoration, and the data obtained by the restoration is applied to a plurality of channels (3DXP package 230-i). Write in a distributed manner.
  • the controller 210 receives a write request including 128 bytes of user data from the host computer 100 while performing the serial write in FIG. 13 (4).
  • the controller 210 is, for example, from 10 channels (10 3DXP packages 230-i) excluding the writing (Busy) channel (3DXP package 230-i), as shown in FIG. 13 (5).
  • 10 channels (10 3DXP packages 230-i) of data are read at the same timing (parallel read).
  • the controller 210 uses the 32-byte XOR parity contained in the 10 data read from the 10 channels, for example, to read the data from the channel being written (Busy) (3DXP package 230-i). Restore (eg 32 bytes of data). Subsequently, the controller 210 receives 64 bytes of data from the host computer 100 for 128 bytes of data corresponding to the address included in the write request among the data of one sector including the data obtained by restoration, for example. Overwrite user data. Subsequently, the controller 210 transfers the data of one sector obtained by overwriting, for example, one channel at a time to 11 channels (11 3DXP packages 230-i) so that the bushes of a plurality of channels do not overlap each other. For example, 32 bytes are distributed and written (serial write).
  • the controller 210 receives a write request including 256 bytes of user data from the host computer 100 while performing the serial write in FIG. 13 (5). Suppose it is received. At this time, for example, as shown in FIG. 13 (6), the controller 210 generates write data of one sector including 256 bytes of user data, and then temporarily suspends the serial write that is already being executed. The generated write data of one sector may be written at the same timing (parallel write).
  • the controller 210 has a write buffer unit 214, for example, as shown in FIG.
  • the write buffer unit 214 is a buffer for storing data waiting to be written when a write request is received from the host computer 100.
  • the controller 210 receives a write request including 256 bytes of user data
  • the free space of the write buffer unit 214 is not sufficient for the received data.
  • the controller 210 receives, for example, a write request including 256 bytes of user data, and the write buffer unit 214 has sufficient free space for the received data, the serial write being executed is completed. After that, it is preferable to write the write data of one sector at the same timing.
  • the free space of the write buffer unit 214 is managed by, for example, the amount of unwritten data Que provided in the write buffer unit 214. For example, each time the controller 210 receives a write request from the host computer 100, the value of the unwritten data amount Que is increased according to the received data amount, and each time the write according to the write request is completed, the controller 210 writes. Decreases the value of the unwritten data amount Que according to the completed data amount. For example, when the numerical value of the unwritten data amount Que exceeds a predetermined threshold value, the controller 210 determines that the free space of the write buffer unit 214 is not sufficient, temporarily suspends the serial write during execution, and performs a new write process. Is executed by parallel write.
  • the controller 210 determines that there is sufficient free space in the write buffer unit 214, and after the serial write being executed is completed, a new one is newly created. Write processing is executed.
  • the controller 210 corrects errors by using two layers of ECC code words when writing data to the 3DXP package group 230 and reading data from the 3DXP package group 230.
  • FIG. 14 shows an example of a two-layer ECC codeword.
  • FIG. 15 shows an example of a functional block of a circuit that reads data using two layers of ECC codewords.
  • FIG. 15 illustrates an example of a functional block when reading data from any 10 channels out of 11 channels.
  • FIG. 16 shows an example of a functional block of a circuit that writes data using two layers of ECC codewords.
  • the smaller codeword (ECC1 codeword) includes parity that enables error correction with a relatively low number of bits.
  • the ECC1 codeword includes, for example, ECC1 parity that allows error correction up to a 2-bit error.
  • the ECC1 codeword is, for example, 286-bit data composed of 32 bytes of user data, 1 byte of metadata, a 4-bit logical address, and 18-bit ECC1 parity.
  • the 18-bit ECC1 parity enables error correction up to 2 bit errors in the ECC1 codeword.
  • the ECC2 codeword includes parity that allows error correction with a relatively high number of bits.
  • the ECC2 codeword includes, for example, ECC2 parity that allows error correction up to a 5-bit error.
  • the ECC2 codeword is composed of, for example, eight ECC1 codewords (ECC1 codeword A to ECC1 codeword H) and 278 bytes of ECC2 parity.
  • ECC1 codeword A to ECC1 codeword H ECC1 codeword A to ECC1 codeword H
  • 278 bytes of ECC2 parity The 278-byte ECC2 parity enables error correction up to a 5-bit error in an ECC2 codeword.
  • the controller 210 includes, for example, as shown in FIG. 15, an XOR control unit 216, an ECP control unit 217, an ECC control unit 218 including eight ECC1 decoders and one ECC2 decoder, a CRC & address check unit 215, and the like. It has a separation unit 222.
  • the XOR control unit 216 has the function of an XOR decoder.
  • the XOR control unit 216 receives a user data read request from the host computer 100, it receives a user data read request from 10 channels (10 3DXP packages 230-i) excluding the writing (Busy) channel (3DXP package 230-i).
  • 10 channels (10 3DXP packages 230-i) excluding the writing (Busy) channel (3DXP package 230-i).
  • data for 10 channels (10 3DXP packages 230-i) for example, 320 bytes of data
  • the XOR control unit 216 is scheduled to read from the writing (Busy) channel based on the 32-byte XOR parity included in the read data for 10 channels and the data Ch_info indicating the writing (Busy) channel. Restore the data (for example, 32 bytes of data). The XOR control unit 216 overwrites the restored 32 bytes of the restored 32 bytes of the input 10 channels of data with respect to the 32 bytes of XOR parity. The XOR control unit 216 outputs 320 bytes of data obtained by overwriting to the ECP control unit 217.
  • the ECP control unit 217 When 320 bytes of data are input from the XOR control unit 216, the ECP control unit 217 is based on a 7-byte patch included in the input 320 bytes of data and a data pointer indicating the position of a defective bit. Of the 320 bytes of data input from the XOR control unit 216, the data excluding the 7-byte patch (313 bytes of data) recovers the data lost due to the defective bit. The restored 313 bytes of data correspond to the ECC2 codeword shown in FIG. The ECP control unit 217 outputs 313 bytes of data (ECC2 codeword) to the ECC control unit 218.
  • ECC2 codeword 313 bytes of data
  • the ECC control unit 218 has eight ECC1 decoders and one ECC2 decoder.
  • the ECC control unit 218 extracts 27 bytes of ECC2 parity from the input ECC2 codeword.
  • the ECC control unit 218 further divides the data (286 bytes of data) excluding the 27 bytes of ECC2 parity among the input ECC2 codewords into eight data (286 bits of data).
  • the 286-bit data after division corresponds to the ECC1 codeword shown in FIG.
  • the ECC control unit 218 outputs eight 286-bit data (ECC1 codewords) to the ECC1 decoder one by one. Each ECC1 decoder corrects errors up to 2 bits in the input ECC1 codeword based on the 18-bit ECC1 parity contained in the input ECC1 codeword. Each ECC1 decoder outputs the corrected 286-bit data (ECC1 codeword) to the ECC2 decoder.
  • the ECC2 decoder is out of the eight ECC1 codewords (286 bytes of data) input based on the eight ECC1 codewords (286 bytes of data) input from each ECC1 decoder and the 27 bytes of ECC2 parity. , 27 bytes of data excluding ECC2 parity, corrects errors up to 5 bits.
  • the ECC2 decoder outputs the corrected 268 bytes of data to the CRC & address check unit 215.
  • the CRC & address check unit 215 compares the input 268 byte data address with the logical address to be accessed from the host computer 100, and makes an error. Check for the presence of. When the CRC & address check unit 215 confirms that there is no error, it outputs 268 bytes of data to the separation unit 222.
  • the separation unit 222 transmits data (user data + metadata) corresponding to the logical address to be accessed from the host computer 100 to the host computer 100 from the input 268 bytes of data.
  • the data to be transmitted to the host computer 100 is, for example, 66 bytes of data (64 bytes of user data + 2 bytes of metadata), 132 bytes of data (128 bytes of user data + 4 bytes of metadata), and 264 bytes of data (24 bytes of data). 258 bytes of user data + 8 bytes of metadata).
  • the controller 210 includes, for example, as shown in FIG. 16, a write buffer unit 214, a CRC & address check unit 215, an ECC control unit 218 including eight ECC1 encoders and one ECC2 encoder, and an ECP control unit 217. It has an XOR control unit 216 and a separation unit 222.
  • the write buffer unit 214 When a write request including data (user data + metadata) is input from the host computer 100, the write buffer unit 214 responds to the input write request when the size of the write request is 66 bytes or 132 bytes. Read the data part (256 bytes of user data, 8 bytes of metadata) in the sector to which the included address belongs. The write buffer unit 214 overwrites the read data unit with the data received from the host computer 100, and temporarily stores the 264 bytes of data obtained thereby. When the size of the write request is 264 bytes, the write buffer unit 214 does not perform the above reading, and temporarily stores the data received from the host computer 100 as it is in the write buffer unit 214. At this time, the write buffer unit 214 updates the unwritten data amount Que as necessary. The write buffer unit 214 outputs data (user data + metadata) to the CRC & address check unit 215 at a predetermined timing.
  • the CRC & address check unit 215 When 264 bytes of data are input from the write buffer unit 214, the CRC & address check unit 215 generates a 32-bit CRC based on the input 264 bytes of data.
  • the CRC & address check unit 215 takes an XOR in bits by bit with the generated 32-bit CRC and the logical address value, thereby generating a 4-byte logical address.
  • the CRC & address check unit 215 outputs 268 bytes of data consisting of 264 bytes of data input from the write buffer unit 214 and the generated 4-byte logical address to the ECC control unit 218.
  • the ECC control unit 218 has eight ECC1 encoders and one ECC2 encoder.
  • the ECC control unit 218 divides the input 268 bytes of data into eight data (268-bit data).
  • the ECC control unit 218 outputs eight divided data (268-bit data) to the ECC1 encoder one by one.
  • Each ECC1 encoder generates 18-bit ECC parity from the input 268-bit data based on the BCH code.
  • Each ECC1 encoder uses the input 268-bit data and the generated 18-bit ECC parity to generate 286-bit data.
  • the generated 286-bit data corresponds to the ECC1 codeword shown in FIG. That is, when the controller 210 receives a write command including user data, it uses the received user data and ECC parity that is generated based on the received user data and enables error correction with a relatively low number of bits. Generate multiple ECC1 codewords.
  • Each ECC1 encoder outputs the generated 286-bit data (ECC1 codeword) to the ECC2 encoder.
  • ECC1 codeword When an ECC1 codeword is input from each ECC1 encoder, the ECC2 encoder generates 27 bytes of ECC2 parity based on the eight input ECC1 codewords.
  • the ECC2 encoder uses eight ECC1 codewords input from each ECC1 encoder and 27 bytes of ECC2 parity to generate 313 bytes of ECC2 codewords. That is, the controller 210 uses an ECC2 codeword using a plurality of generated ECC1 codewords and an ECC2 parity generated based on the generated plurality of ECC1 codewords, which enables error correction with a relatively high number of bits. To generate.
  • the ECC2 encoder outputs the generated ECC2 codeword to the ECP control unit 217.
  • the ECP control unit 217 generates a 7-byte patch based on the 313-byte ECC2 codeword and the data pointer indicating the position of the defective bit.
  • the ECP control unit 217 generates 320 bytes of data using the 313-byte ECC2 codeword and the generated 7-byte patch.
  • the ECP control unit 217 outputs the generated 320 bytes of data to the XOR control unit 216.
  • the XOR control unit 216 generates 32 bytes of XOR parity based on the 320 bytes of data input from the ECP control unit 217.
  • the XOR control unit 216 generates 352 bytes of data (1 sector data) using 320 bytes of data input from the ECP control unit 217 and 32 bytes of XOR parity.
  • the XOR control unit 216 outputs the generated 352 bytes of data (data of one sector) to the separation unit 222. That is, the 352-byte data (1-sector data) is the write data written to the memory package group 230, and is 320 bytes of data including user data (313-byte ECC2 codeword + 7-byte patch) and 320 bytes. It is composed of XOR parity generated based on the data (313 bytes of ECC2 codeword + 7 bytes of patch).
  • the separation unit 222 includes, for example, 10 channels (10 3DXP packages 230) excluding one channel (11 3DXP packages 230-i) out of 11 channels (11 3DXP packages 230-i).
  • 320 bytes of data (313 bytes of ECC2 codeword + 7 bytes of patch) are distributed and written to -i), and the remaining one channel (the remaining one 3DXP package 230-i) is written.
  • the separation unit 222 extracts the data (user data + metadata) included in the write request and the data such as parity for the data from the input 352 bytes of data (data of one sector).
  • the extracted data is distributed and written to the number of channels according to the size of the extracted data.
  • the separation unit 222 is 160 bytes of data from the input 352 bytes of data (1 sector data).
  • the extracted data for example, ch. 0, ch. 1, ch. 8, ch. 9, ch. Write in a distributed manner on a total of 5 channels of 10.
  • the separation unit 222 selects 224 bytes of the input 352 bytes of data (1 sector data).
  • the extracted data is used, for example, ch. 0, ch. 1, ch. 2, ch. 3, ch. 8, ch. 9, ch. Write in a distributed manner on a total of 7 channels of 10.
  • the separation unit 222 uses the input 352 bytes of data, for example, ch. 0-ch. Write in a distributed manner on a total of 11 channels of 10.
  • FIG. 17 shows an example of arranging ECC codewords in two layers.
  • the controller 210 distributes the input user data to a number of channels (3DXP package 230-i) according to the size of the user data. And write.
  • the controller 210 shares the input 64 bytes of user data with two address bus terminals (ca1 and ca2). Write in distributed channels ( ⁇ ch.0, ch.1 ⁇ , ⁇ ch.2, ch.3 ⁇ , ⁇ ch.4, ch.5 ⁇ , or ⁇ ch.6, ch.7 ⁇ ). At this time, the controller 210, for example, provides metadata (2 bytes), logical address (8 bits), ECC1 parity (36 bits) and patch (2 bits) for the input 64 bytes of user data in one channel. Write to one 3DXP package 230-i via (eg, ch. 8).
  • the controller 210 when a write request including 64 bytes of user data is input from the host computer 100, the controller 210 has metadata about the input 64 bytes of user data and the input 64 bytes of user data.
  • Two ECC1 codewords composed of (2 bytes), a logical address (8 bits), ECC1 parity (36 bits) and a patch (2 bits) are distributed and written in three 3DXP packages 230-i.
  • controller 210 for example, ECC2 parity (27 bytes) and a patch (5 bytes) for the input 64 bytes of user data via one channel (eg, ch. 9) in one 3DXP package.
  • controller 210 writes, for example, XOR parity (32 bytes) for the input 64 bytes of user data to one 3DXP package 230-i via one channel (eg, ch. 9).
  • the controller 210 shares the input 128 bytes of user data with two sets in which the address bus terminals (ca1 and ca2) are shared.
  • Channel eg, ⁇ ch.0, ch.1, ch.2, ch.3 ⁇ , ⁇ ch.2, ch.3, ch.4, ch.5 ⁇ , or ⁇ ch.4, ch.5 , Ch.6, ch.7 ⁇
  • the controller 210 for example, provides metadata (4 bytes), a logical address (16 bits), ECC1 parity (72 bits), and a patch (2 bits) for the input 128 bytes of user data in one channel.
  • the four ECC1 codewords composed of (4 bytes), logical address (16 bits), ECC1 parity (72 bits) and patch (2 bits) are distributed and written in five 3DXP packages 230-i.
  • controller 210 for example, ECC2 parity (27 bytes) and a patch (5 bytes) for the input 128 bytes of user data via one channel (eg, ch. 9) in one 3DXP package.
  • controller 210 writes, for example, XOR parity (32 bytes) for the input 128 bytes of user data to one 3DXP package 230-i via one channel (eg, ch. 9).
  • FIG. 18 shows an example of arranging two layers of ECC codewords.
  • data different from user data for example, data such as parity
  • the data access is ch. 8, ch. 9, ch. Focus on 10.
  • data access is concentrated on ch. 8, ch. 9, ch.
  • the characteristics of each 3DXP package 230-i connected to 10 may deteriorate prematurely. Therefore, it is desirable to arrange two layers of ECC codewords so that data access is distributed.
  • the controller 210 divides the physical address (PA) input from the host computer 100 by the number of channels (for example, 11), and based on the remaining value obtained thereby, the controller 210 is used.
  • the channel for writing data different from the user data (for example, data such as parity) may be dynamically set.
  • PA mod (remainder value) 1, ch. 9, ch.
  • Data different from user data (for example, data such as parity) is written via 10 and 0.
  • the controller 210 has data different from the user data (for example, data such as parity) as the PA mod (remainder value) increases by one such as 2,3,4,5,6,7,8,9,10. ) To write the channel. In this way, by dynamically shifting the channel for writing data different from the user data (for example, data such as parity), it is possible to prevent data access from being concentrated on a specific channel.
  • a rewritable semiconductor storage device having non-volatility is known.
  • a resistance change type RAM (ReRAM) has been attracting attention as a rewritable semiconductor storage device having a storage capacity exceeding that of DRAM while having non-volatility.
  • the ReRAM records information according to the state of the resistance value of the cell that changes with the application of voltage.
  • the Xp-ReRAM has a cell structure in which a resistance changing element (VR) functioning as a storage element and a selection element (SE) having bidirectional diode characteristics are connected in series at the intersection of a word line and a bit line.
  • VR resistance changing element
  • SE selection element
  • a memory module provided with the above-mentioned semiconductor storage device and a controller for controlling access to the above-mentioned semiconductor storage device is required to have a high read speed comparable to that of a DRAM.
  • the Row address is input to the 3DXP package 230-i via the address bus terminal ca1
  • the Volume address is input to the 3DXP package 230-i via the address bus terminal ca2.
  • the data corresponding to the address and the Volume address is read from the 3DXP package 230-i.
  • the first logical address which is a part of the logical addresses included in the read command
  • the Row address is input to the 3DXP package 230-i via the address bus terminal ca1.
  • the second logical address which is the rest of the logical addresses included in the read command, is converted into a Volume address within the period (hereinafter referred to as “first period”).
  • the second logical address which is the rest of the logical addresses included in the read command, is converted into a Volume address within the first period.
  • the time required for reading (read latency) can be shortened by at least the time required for converting the second logical address to the address bus terminal ca1. Therefore, a high read speed can be obtained.
  • the Volume address lookup information 221 is read from the DRAM 220 and the second logical address is converted into the Volume address by using the read Volume address lookup information 221 within the first period. ..
  • the time required for reading can be shortened by at least the time required for converting the second logical address to the address bus terminal ca1. Therefore, a high read speed can be obtained.
  • the write data including the received user data is distributed and written to a plurality of 3DXP packages 230-i.
  • the write waiting time can be shortened when the write request is received from the host computer 100, as compared with the case where the write data including the received user data is written in one 3DXP package 230-i.
  • the code words are distributed and written to the plurality of second non-volatile memories excluding one first non-volatile memory among the plurality of 3DXP packages 230-i, and the first. Parity is written to the non-volatile memory of. As a result, even when the 3DXP package 230-i has write instability, data reading with few errors can be performed at high speed.
  • serial writing is performed in which the write data is distributed and written to the plurality of 3DXP packages 230-i so that the bushes of the plurality of 3DXP packages 230-i do not overlap each other.
  • the serial write causes busy among the data in the data unit including the data storage area corresponding to the logical address included in the received read command.
  • the second data excluding the first data obtained from the 3DXP package 230-i (third non-volatile memory) is a plurality of 3DXP packages 230-i excluding the third non-volatile memory.
  • Parallel read can be performed from the 3DXP package 230-i (fourth non-volatile memory) of the above.
  • the first data is restored by using the parity contained in the data obtained by performing the parallel read, and the data corresponding to the logical address among the first data and the second data is output. be able to. Therefore, a high read speed can be obtained.
  • a serial read that reads data in a data unit including a data storage area corresponding to a predetermined address from a plurality of 3DXP packages 230-i so that the bushes of the plurality of 3DXP packages 230-i do not overlap each other. Is done.
  • the serial read is used among the data in the data unit including the data storage area in which the received user data is to be written.
  • the second data excluding the first data obtained from the busy 3DXP package 230-i (first non-volatile memory) is used as the first non-volatile memory among the plurality of 3DXP packages 230-i.
  • Parallel read can be performed to read from a plurality of 3DXP packages 230-i (second non-volatile memory) excluding.
  • the first data is restored by using the parity contained in the data obtained by performing the parallel read, and the received user data is overwritten on the first data and the second data.
  • the third data thus obtained can be distributed and written to a plurality of 3DXP packages 230-i. Therefore, the time for waiting for writing can be shortened.
  • the serial write is temporarily suspended, and new write data including the user data included in the new write command is included. Is distributed and written to a plurality of 3DXP packages 230-i at the same timing. Therefore, the time for waiting for writing can be shortened.
  • the received user data and ECC1 parity generated based on the received user data which enables error correction with a relatively low number of bits, are used.
  • Multiple ECC1 codewords are generated.
  • an ECC2 codeword is generated using a plurality of generated ECC1 codewords and an ECC2 parity generated based on the generated ECC1 codeword that enables error correction with a relatively high number of bits.
  • the data including the generated ECC2 codeword is output as write data.
  • the user data in a plurality of ECC1 codewords are distributed and written in a number of 3DXP packages 230-i according to the size of the user data, and the ECC1 parity in the plurality of ECC1 codewords is one 3DXP package. It is written to 230-i and the ECC2 parity in the ECC2 codeword is written to one 3DXP package 230-i.
  • error correction can be performed more accurately than when a one-layer ECC codeword is used.
  • XOR parity is generated based on the ECC2 codeword, and the generated XOR parity is written in one 3DXP package 230-i.
  • error correction can be performed even more accurately.
  • the present disclosure may have the following structure.
  • a non-volatile memory having two address bus terminals and a plurality of writable non-volatile memory cells, Address lookup information, which is mapping information indicating the correspondence between physical addresses and logical addresses that specify a data storage area based on some of the plurality of memory cells, and When a read command including a logical address is received, the address lookup information is used to convert the logical address included in the read command into a physical address, which is a part of the physical address obtained by the conversion. The first physical address is input to the non-volatile memory via the first address bus terminal of one of the two address bus terminals, and then the rest of the physical addresses obtained by conversion is used.
  • the physical address obtained by conversion corresponds to the physical address.
  • the controller converts the first logical address, which is a part of the logical addresses included in the read command, into the first physical address, and converts the first physical address into the first physical address via the first address bus terminal.
  • the address lookup information is The first address lookup information, which is the first mapping information indicating the correspondence between the first physical address and the first logical address, and It is composed of second address lookup information, which is second mapping information indicating the correspondence between the second physical address and the second logical address.
  • the semiconductor storage device is A first storage unit that holds the first address lookup information, Further, a second storage unit for holding the second address lookup information is provided. The controller reads the second address lookup information from the second storage unit within the first period, and uses the read second address lookup information to obtain the second logical address.
  • the first storage unit is built in the controller.
  • the first physical address is a Row address in the non-volatile memory.
  • (6) Equipped with a plurality of the non-volatile memories
  • the controller receives a write command including user data
  • the controller distributes and writes the received write data including the user data to the plurality of non-volatile memories (1) to (5).
  • the write data is composed of a code word including the user data and a parity generated based on the code word.
  • the controller distributes and writes the code word to a plurality of second non-volatile memories excluding the first non-volatile memory which is one of the non-volatile memories.
  • the controller receives the read command while performing the serial write, the serial among the data in the data unit including the data storage area corresponding to the logical address included in the received read command.
  • the second data excluding the first data obtained from the third non-volatile memory which is busy by the write is used as a plurality of fourth data excluding the third non-volatile memory among the plurality of non-volatile memories.
  • the memory module according to (8) which performs parallel read reading from the non-volatile memory.
  • the controller restores the first data by using the parity contained in the data obtained by performing the parallel read, and the logical address of the first data and the second data.
  • the controller performs serial reading to read data in a data unit including a data storage area corresponding to a predetermined address from the plurality of non-volatile memories so that the bushes of the plurality of non-volatile memories do not overlap each other (1).
  • the controller When the controller receives a write command including user data during the serial read, the serial read among the data in the data unit including the data storage area to write the received user data.
  • the second data excluding the first data obtained from the first non-volatile memory which is busy can be obtained from a plurality of second non-volatile memories excluding the first non-volatile memory among the plurality of non-volatile memories.
  • Performs parallel read to read from memory The controller restores the first data using the parity contained in the data obtained by performing the parallel read, and receives the first data and the second data.
  • the memory module according to (11), wherein the user data is overwritten and the third data obtained by overwriting the user data is distributed and written to the plurality of non-volatile memories.
  • the controller has a buffer for storing the received user data, and when a new write command is received, if the free space of the buffer exceeds a predetermined threshold, the serial write is temporarily suspended and the new write command is received.
  • the memory module according to any one of (8) to (10), wherein new write data including user data included in the write command is distributed and written to a plurality of the non-volatile memories at the same timing.
  • (14) Equipped with a plurality of the non-volatile memories When the controller receives a write command including user data, the first error correction that enables error correction with a relatively low number of bits generated based on the received user data and the received user data.
  • the controller After generating a plurality of first code words using data, a relatively high number of bits generated based on the generated plurality of the first code words and the generated first code words.
  • a second code word is generated using the second error correction data that enables error correction, and the generated data including the second code word is output as write data (1) to (13).
  • the controller distributes and writes the user data in the plurality of first code words to a number of first non-volatile memories corresponding to the size of the user data, and writes the user data in the plurality of first code words.
  • the memory according to (14) wherein the first error correction data is written to one second non-volatile memory, and the second error correction data in the second code word is written to one third non-volatile memory. module.
  • (16) The memory module according to (15), wherein the controller generates an XOR parity based on the second code word, and writes the generated XOR parity to one fourth non-volatile memory.
  • the first physical address which is a part of the physical address
  • the first address is input to the non-volatile memory via the first address bus terminal, and then the physical address is used.
  • the data corresponding to the physical address is read from the non-volatile memory. Therefore, for example, it is included in the read command.
  • the first logical address which is a part of the logical address
  • the first physical address is converted to the first physical address, and the first physical address is sent to the read command within the period of input to the non-volatile memory via the first address bus terminal.
  • the second logical address which is the rest of the included logical addresses, can be converted into the second physical address.

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Abstract

本開示の一実施形態に係るメモリモジュールにおいて、コントローラは、論理アドレスを含む読み出しコマンドを受信すると、アドレスルックアップ情報を用いて、読み出しコマンドに含まれる論理アドレスを物理アドレスに変換する。コントローラは、さらに、変換により得られた物理アドレスのうちの一部である第１物理アドレスを、第１アドレスバス端子を介して不揮発性メモリに入力した後、変換により得られた物理アドレスのうちの残りである第２物理アドレスを、第２アドレスバス端子を介して不揮発性メモリに入力することにより、変換により得られた物理アドレスに対応するデータを不揮発性メモリから読み出す。

Description

メモリモジュール
　本開示は、メモリモジュールに関する。
　従来、不揮発性を備える書き換え可能な半導体記憶装置が知られている。近年では、不揮発性を備えつつ、ＤＲＡＭを超える記憶容量を備える書き換え可能な半導体記憶装置として、抵抗変化型ＲＡＭ（ＲｅＲＡＭ（Resistive RAM））が注目されている。ＲｅＲＡＭは、電圧の印加によって変化するセルの抵抗値の状態により情報を記録する。とりわけ、Ｘｐ－ＲｅＲＡＭ（クロスポイントＲｅＲＡＭ）は、ワード線とビット線との交差部に、記憶素子として機能する抵抗変化素子（ＶＲ：Variable Resistor）と双方向ダイオード特性を有する選択素子（ＳＥ：Selector Element）とが直列に接続されたセル構造を有する（例えば、特許文献１～４参照）。
特開２０１６－１８４４０２号公報 国際公開２０１２／１４０９０３号 国際公開２０１６／０６７８４６号 特開２０１３－２３９１４２号公報
　ところで、上述の半導体記憶装置と、上述の半導体記憶装置に対するアクセス制御を行うコントローラとを備えたメモリモジュールでは、ＤＲＡＭに匹敵する高い読み出し速度が求められている。従って、高い読み出し速度を得ることの可能なメモリモジュールを提供することが望ましい。
　本開示の一実施形態に係るメモリモジュールは、不揮発性メモリと、アドレスルックアップ情報と、コントローラとを備える。不揮発性メモリは、２系統のアドレスバス端子と、書込み可能な不揮発性の複数のメモリセルとを有する。アドレスルックアップ情報は、複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報である。コントローラは、論理アドレスを含む読み出しコマンドを受信すると、アドレスルックアップ情報を用いて、読み出しコマンドに含まれる論理アドレスを物理アドレスに変換する。コントローラは、さらに、変換により得られた物理アドレスのうちの一部である第１物理アドレスを、２系統のアドレスバス端子のうちの一方の系統のアドレスバス端子（第１アドレスバス端子）を介して不揮発性メモリに入力した後、変換により得られた物理アドレスのうちの残りである第２物理アドレスを、２系統のアドレスバス端子のうちの他方の系統のアドレスバス端子（第２アドレスバス端子）を介して不揮発性メモリに入力することにより、変換により得られた物理アドレスに対応するデータを不揮発性メモリから読み出す。
　本開示の一実施形態に係るメモリモジュールでは、物理アドレスのうちの一部である第１物理アドレスが、第１アドレスバス端子を介して不揮発性メモリに入力された後、物理アドレスのうちの残りである第２物理アドレスが、第２アドレスバス端子を介して不揮発性メモリに入力されることにより、物理アドレスに対応するデータが不揮発性メモリから読み出される。これにより、例えば、読み出しコマンドに含まれる論理アドレスのうちの一部である第１論理アドレスが第１物理アドレスに変換されるとともに、第１物理アドレスが、第１アドレスバス端子を介して不揮発性メモリに入力される第１期間内に、読み出しコマンドに含まれる論理アドレスのうちの残りである第２論理アドレスが第２物理アドレスに変換される。その結果、例えば、１系統のアドレスバス端子しか不揮発性メモリに設けられておらず、アドレス変換や、不揮発性メモリへのアドレス入力が順番に行われる場合と比べて、少なくとも、第２論理アドレスを第２物理アドレスに変換するのに要する時間だけ、読み出しに要する時間（リードレイテンシ）を短縮することができる。
本開示の一実施の形態に係るメモリモジュールの概略構成例を表す図である。 図１の各３ＤＸＰパッケージの概略構成例を表す図である。 図２の３ＤＸＰダイの概略構成例を表す図である。 図３の各バンクの概略構成例を表す図である。 図４の各タイルの概略構成例を表す図である。 図５のメモリセルアレイの概略構成例を拡大して表す斜視図である。 図６のメモリセルの動作例を表す図である。 図１のメモリモジュールの機能ブロック例を表す図である。 ＥＣＣやＸＯＲ パリティの符号化／復号化を行う単位であるセクタの一例を表す図である。 図１の各３ＤＸＰパッケージに設けられたピン構成例を表す図である。 図１０の２系統のアドレスバス端子に入力される信号例を表す図である。 図１の３ＤＸＰパッケージ群における読み出し動作の一例を表す図である。 図１の３ＤＸＰパッケージ群における読み出し動作および書き込み動作の一例を表す図である。 ２階層のＥＣＣ コードワードの一例を表す図である。 ２階層のＥＣＣ コードワードを用いたデータ読み出しを行う回路の機能ブロック例を表す図である。 ２階層のＥＣＣ コードワードを用いたデータ書き込みを行う回路の機能ブロック例を表す図である。 ２階層のＥＣＣ コードワードの配置例を表す図である。 ２階層のＥＣＣ コードワードの配置例を表す図である。 図１のメモリモジュールにおけるレイテンシの一例を表す図である。 図１のメモリモジュールにおけるレイテンシの一例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本技術は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
[構成]
　図１は、本開示の一実施の形態に係るメモリモジュール２００の概略構成例を表したものである。メモリモジュール２００は、例えば、コントローラ２１０と、ＤＲＡＭ２２０と、３ＤＸＰパッケージ群２３０とを備える。ＤＲＡＭ２２０は、コントローラ２１０および３ＤＸＰパッケージ群２３０とは別体に設けられている。ＤＲＡＭ２２０は、物理アドレスのうちの一部であるＣｏｌｕｍｎアドレスと論理アドレスとの対応関係を示すマッピング情報であるＣｏｌｕｍｎアドレスルックアップ情報２２１を保持している。コントローラ２１０には、ＳＲＡＭ２１１が内蔵されている。ＳＲＡＭ２１１は、物理アドレスのうちの一部であるＲｏｗアドレスと論理アドレスとの対応関係を示すマッピング情報であるＲｏｗアドレスルックアップ情報２１１Ａを保持している。
　ＳＲＡＭ２１１は、本開示の「第１記憶部」の一具体例に相当する。ＤＲＡＭ２２０は、本開示の「第２記憶部」の一具体例に相当する。Ｒｏｗアドレスは、本開示の「第１物理アドレス」の一具体例に相当する。Ｃｏｌｕｍｎアドレスは、本開示の「第２物理アドレス」の一具体例に相当する。Ｒｏｗアドレスルックアップ情報２１１ＡおよびＣｏｌｕｍｎアドレスルックアップ情報２２１は、本開示の「アドレスルックアップ情報」の一具体例に相当する。Ｒｏｗアドレスルックアップ情報２１１Ａは、本開示の「第１アドレスルックアップ情報」の一具体例に相当する。Ｃｏｌｕｍｎアドレスルックアップ情報２２１は、本開示の「第２アドレスルックアップ情報」の一具体例に相当する。
　３ＤＸＰパッケージ群２３０は、ホストコンピュータ１００から入力されたユーザデータや各種の制御データを記憶する。制御データは、例えば、メタデータ、アドレス管理データおよびエラー訂正データ等を含む。３ＤＸＰパッケージ群２３０は、例えば、複数の（例えば１１個の）３ＤＸＰパッケージ２３０－ｉ（１≦ｉ≦ｘ）を有する。３ＤＸＰパッケージ２３０－ｉは、本開示の「不揮発性メモリ」の一具体例に相当する。３ＤＸＰパッケージ２３０－ｉは、例えば、図２に示したように、複数の（例えば４個の）の３ＤＸＰダイ２３０－ｊ（１≦ｊ≦ｙ）を有する。各３ＤＸＰダイ２３０－ｊは、例えば、図３に示したように、複数の（例えば１６個の）のバンク２３２－ｋ（１≦ｋ≦ｚ）と、各バンク２３２－ｋに対するアクセス制御を行うＰｅｒｉｐｈｅｒｙ回路２３３と、コントローラ２１０との通信を行うインターフェース回路２３４とを有する。各バンク２３２－ｋは、例えば、図４に示したように、１ビットのアクセス単位をそれぞれ有するメモリセルアレイ（例えば３２ＢｂｉｔのメモリセルＭＣを含んで構成されたメモリセルアレイ）を含むタイル２３５と、これらのタイル２３５を制御するマイクロコントローラ２３６とを有する。各バンク２３２－ｋは、マイクロコントローラ２３６の制御の下、タイル２３５群を協調動作させ、全体で所定のバイトサイズ（例えば３２バイト）のデータブロックのアクセスを実現する。
　各タイル２３５は、例えば、図５、図６に示すように、２層のメモリセルアレイ２４１ａ，２４１ｂからなるメモリセルアレイ２４１を有する。メモリセルアレイ２４１ａ，２４１ｂは、それぞれ、例えば、図６に示すように、上部ワード線ＵＷＬとビット線ＢＬとの各交点と、下部ワード線ＬＷＬとビット線ＢＬとの各交点とに、１ビットのメモリセルＭＣを有する。メモリセルＭＣは、書込み可能な不揮発性のメモリである。メモリセルＭＣは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子ＶＲ（Variable Resistor）と、双方向ダイオード特性を有する選択素子ＳＥ（Selector Element）の直列構造となっている。以下では、上部ワード線ＵＷＬおよび下部ワード線ＬＷＬの総称としてワード線ＷＬを適宜、用いるものとする。
　各タイル２３５は、例えば、図５に示すように、ＷＬドライバ２４２、ＢＬドライバ２４３、Ｒ／Ｗ電圧スイッチ２４４、Ｒ／Ｗラッチ２４５およびセンスアンプ２４６を有する。
　ＷＬドライバ２４２は、マイクロコントローラ２３６による制御信号（ワードラインアドレスＷＬＡ）に基づいて、各ワード線ＷＬに対して所定の電圧を印加する。ＷＬドライバ２４２には、非選択のワード線ＷＬに与える電圧Ｖｉｎｈ＿ｗｌ（例えば０Ｖ）が入力される。ＢＬドライバ２４３は、マイクロコントローラ２３６による制御信号（ビット線アドレスＢＬＡ）に基づいて、複数のビット線ＢＬの中から複数のビット線ＢＬを選択する。ＢＬドライバ２４３には、非選択のビット線ＢＬに与える電圧Ｖｉｎｈ＿ｂｌ（例えば０Ｖ）が入力される。
　Ｒ／Ｗ電圧スイッチ２４４は、マイクロコントローラ２３６による制御信号Ｃｔｒｌと、Ｒ／Ｗラッチ２４５による書き込みデータＷＤＡＴＡとに基づいて、選択されたワード線ＷＬおよびビット線ＢＬが接続されるノードＧＷＬ，ＧＢＬの電圧を切り換える。Ｒ／Ｗラッチ２４５は、Ｐｅｒｉｐｈｅｒｙ回路２３３およびインターフェース回路２３４から入力された書き込みデータＷＤＡＴＡをＲ／Ｗ電圧スイッチ２４４に出力する。Ｒ／Ｗラッチ２４５は、さらに、センスアンプ２４６から入力された読み出しデータＲＤＡＴＡをＰｅｒｉｐｈｅｒｙ回路２３３およびインターフェース回路２３４に出力する。センスアンプ２４６は、マイクロコントローラ２３６による制御信号Ｃｔｒｌに基づいて、ＷＬドライバ２４２から得られたノードＧＷＬの電圧をＶｒｅｆ（例えば約－１Ｖ）と比較し、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）であるか高抵抗状態（ＨＲＳ）であるかを判別する。センスアンプ２４６は、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）である場合には論理０を生成し、抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）である場合には論理１を生成し、これにより、読み出しデータＲＤＡＴＡを生成する。センスアンプ２４６は、生成した読み出しデータＲＤＡＴＡをＲ／Ｗラッチ２４５に出力する。
　図７は、メモリセルＭＣにおけるＩ－Ｖ特性を表したものである。抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）のとき、メモリセルＭＣの両端の電圧が０Ｖからスイープされたとする。このとき、４ＶでメモリセルＭＣの両端の電圧が低下し、メモリセルＭＣに急激に電流が流れた場合、この現象はスナップと呼ばれ、スナップ電圧Ｖｔｈ＿ＬＲＳは４Ｖとなる。抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）のとき、スナップ電圧Ｖｔｈ＿ＨＲＳは、スナップ電圧Ｖｔｈ＿ＬＲＳよりも高くなり、例えば６Ｖとなる。状態を知りたいメモリセルＭＣに対して５Ｖが印加されると、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）のときには抵抗変化素子ＶＲがスナップし、抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）のときには抵抗変化素子ＶＲがスナップしない。従って、スナップの有無を見分けることにより、メモリセルＭＣの読み出しが実現できる。抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）のときに、抵抗変化素子ＶＲをスナップさせ、メモリセルＭＣに対して所定の方向に約５０μＡの電流を流すと、抵抗変化素子ＶＲは低抵抗状態（ＬＲＳ）に変化する。抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）のときに、抵抗変化素子ＶＲをスナップさせ、メモリセルＭＣに対して所定の方向に約３０μＡの電流を流すと、抵抗変化素子ＶＲは高抵抗状態（ＨＲＳ）に変化する。上述の読み出しと、抵抗変化素子ＶＲの抵抗変化を組み合わせることで、メモリセルＭＣの書き込みが実現できる。
　メモリセルＭＣの読み出しを行う場合、タイル２３５は、例えば、下部ワード線ＬＷＬ０を－２．５Ｖに充電した後、フローティングにする。さらに、タイル２３５は、例えば、ビット線ＢＬ０に＋２．５Ｖを印加する。その結果、下部ワード線ＬＷＬ０とビット線ＢＬ０との交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）のときには、抵抗変化素子ＶＲがスナップし、下部ワード線ＬＷＬ０の寄生容量が放電し、下部ワード線ＬＷＬ０の電位は０Ｖ付近まで上昇する。下部ワード線ＬＷＬ０とビット線ＢＬ０との交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）のときには、抵抗変化素子ＶＲがスナップせず、下部ワード線ＬＷＬ０にわずかなリーク電流が流れるだけで、下部ワード線ＬＷＬ０の電位は－２Ｖ付近に保たれる。このとき、タイル２３５は、例えば、センスアンプ２４６を用いて、下部ワード線ＬＷＬ０の電位をＶｒｅｆ（例えば約－１Ｖ）と比較し、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）であるか高抵抗状態（ＨＲＳ）であるかを判別する。タイル２３５は、例えば、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）である場合には論理０を生成し、抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）である場合には論理１を生成し、これにより、読み出しデータＲＤＡＴＡを生成する。タイル２３５は、例えば、生成した読み出しデータＲＤＡＴＡをＰｅｒｉｐｈｅｒｙ回路２３３に出力する。
（Ｐｒｅ－ｒｅａｄ）
　メモリセルＭＣの書き込みを行う場合、タイル２３５は、例えば、現在の抵抗変化素子ＶＲの状態を判別し、判別の結果得られた読み出しデータＲＤＡＴＡと、書き込みデータＷＤＡＴＡとを比較する。タイル２３５は、例えば、抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）（＝論理０）であり、書き込みたい値が１のとき、Ｓｅｔ Ｖｅｒｉｆｙ Ｌａｔｃｈを１に設定する。タイル２３５は、例えば、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）（＝論理１）であり、書き込みたい値が０のとき、Ｒｅｓｅｔ Ｖｅｒｉｆｙ Ｌａｔｃｈを１に設定する。タイル２３５は、例えば、抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）（＝論理０）であり、書き込みたい値が０のとき、Ｓｅｔ Ｖｅｒｉｆｙ ＬａｔｃｈおよびＲｅｓｅｔ Ｖｅｒｉｆｙ Ｌａｔｃｈを０に設定する。タイル２３５は、例えば、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）（＝論理１）であり、書き込みたい値が１のとき、Ｓｅｔ Ｖｅｒｉｆｙ ＬａｔｃｈおよびＲｅｓｅｔ Ｖｅｒｉｆｙ Ｌａｔｃｈを０に設定する。
（Ｓｅｔ）
　タイル２３５は、例えば、Ｓｅｔ Ｖｅｒｉｆｙ Ｌａｔｃｈが１のとき、ビット線ＢＬ０に＋３．５Ｖを印加するとともに、下部ワード線ＬＷＬ０に－３．５Ｖを印加する。これにより、下部ワード線ＬＷＬ０とビット線ＢＬ０との交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に変化する。このようにして、メモリセルＭＣがセットされる。タイル２３５は、例えば、Ｓｅｔ Ｖｅｒｉｆ
ｙ Ｌａｔｃｈが０のとき、下部ワード線ＬＷＬ０とビット線ＢＬ０との交差点にあるメモリセルＭＣに対して何もしない。
（Ｒｅｓｅｔ）
　タイル２３５は、例えば、Ｓｅｔ Ｖｅｒｉｆｙ Ｌａｔｃｈが１のとき、ビット線ＢＬ０に－３．０Ｖを印加するとともに、下部ワード線ＬＷＬ０に＋３．０Ｖを印加する。これにより、下部ワード線ＬＷＬ０とビット線ＢＬ０との交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に変化する。このようにして、メモリセルＭＣがリセットされる。タイル２３５は、例えば、Ｓｅｔ Ｖｅｒｉ
ｆｙ Ｌａｔｃｈが０のとき、下部ワード線ＬＷＬ０とビット線ＢＬ０との交差点にあるメモリセルＭＣに対して何もしない。
（Ｖｅｒｉｆｙ）
　タイル２３５は、例えば、リセット後の抵抗変化素子ＶＲの状態を判別し、判別の結果得られた読み出しデータＲＤＡＴＡと、書き込みデータＷＤＡＴＡとを再度、比較する。タイル２３５は、例えば、比較結果に基づいて、Ｐｒｅ－ｒｅａｄのときと同様の方法で、Ｓｅｔ Ｖｅｒｉｆｙ ＬａｔｃｈおよびＲｅｓｅｔ Ｖｅｒｉｆｙ Ｌａｔｃｈの値をセットする。タイル２３５は、例えば、Ｓｅｔ Ｖｅｒｉｆｙ ＬａｔｃｈおよびＲｅｓｅｔ Ｖｅｒｉｆｙ Ｌａｔｃｈのいずれも０のとき、書き込み成功と判断する。タイル２３５は、例えば、Ｓｅｔ Ｖｅｒｉｆｙ ＬａｔｃｈおよびＲｅｓｅｔ Ｖｅｒｉｆｙ Ｌａｔｃｈのいずれかが１のとき、書き込み失敗と判断し、再度、Ｓｅｔ動作、Ｒｅｓｅｔ動作およびＶｅｒｉｆｙ動作を実行する。この一連の動作は、Ｖｅｒｉｆｙ Ｌｏｏｐと呼ばれる。
　図８は、メモリモジュール２００におけるコントローラ２１０の内部構成例を詳細に表したものである。ホストコンピュータ１００がアクセスするデータ単位に対して、３ＤＸＰパッケージ２３０－ｉに含まれる各バンク２３２－ｋが扱うデータ単位は非常に小さく、例えば、３２バイトとなっている。最小限の遅延で、ホストコンピュータ１００の要求（特にリード要求）に応えるため、コントローラ２１０は、ホストコンピュータ１００のアクセス粒度を、複数のバンク２３２－ｋに分散して読み書きする。データ信頼性の確保等（例えば、読み出しエラーの発生を抑制するためのリフレッシュや、摩耗を抑制するＷｅａｒ－Ｌｅｖｅｌｉｎｇ処理を含む）を目的として、コントローラ２１０は、定期的に、または、所定のアクセス毎に、ホストコンピュータ１００のＲｅａｄ／Ｗｒｉｔｅ要求に依らない読み書きを３ＤＸＰパッケージ２３０－ｉに対して行う。これは、ＢＧ（バックグラウンド）Ｒｅａｄ／Ｗｒｉｔｅと呼ばれる。なお、ＢＧ Ｒｅａｄ／Ｗｒｉｔｅと区別をするために、ホストコンピュータ１００要求によるＲｅａｄ／Ｗｒｉｔｅは、ＦＧ（フォアグラウンド）Ｒｅａｄ／Ｗｒｉｔｅと呼ばれる。コントローラ２１０は、例えば各３ＤＸＰパッケージ２３０－ｉの１つのバンク２３２－ｋが扱うデータ単位（例えば２５６バイト）未満の粒度のＦＧ Ｗｒｉｔｅについては、まず、各３ＤＸＰパッケージ２３０－ｉから、既存のデータを読み出し、読み出したデータ（読み出しデータ）を部分的に書き換え、書き換えにより生成されたデータ（書き込みデータ）を各３ＤＸＰパッケージ２３０－ｉに書き込む。
　コントローラ２１０は、例えば、３ＤＸＰパッケージ２３０－ｉごとに１つずつ設けられ、３ＤＸＰパッケージ２３０－ｉとの通信を行う複数（例えば１１個）のインターフェース部２１９－ｉ（１≦ｉ≦ｘ）と、ＤＲＡＭ２２０との通信を制御するＤＲＡＭインターフェース部２１２とを有する。コントローラ２１０は、さらに、例えば、ＥＣＣ制御部２１８と、ＥＣＰ制御部２１７と、ＸＯＲ制御部２１６と、ＣＲＣ＆アドレスチェック部２１５と、書き込みバッファ部２１４と、摩耗平準化（Ｗｅａｒ－Ｌｅｖｅｌｉｎｇ）部２１３とを有する。各構成要素の機能については、コントローラ２１０の機能についての説明の際に詳細に説明する。
　図９は、ＥＣＣやＸＯＲ パリティの符号化／復号化を行う単位であるセクタの一例を表したものである。
　ホストコンピュータ１００は、例えば、コントローラ２１０に対して、２５６バイトのユーザデータと、８バイトのメタデータとを送信する。メタデータは、エンタープライズ向けメモリシステムで一般に用いられるデータ管理のための情報であり、例えば、アドレス情報、ホストコンピュータ１００が用いるＣＲＣチェックサム、バージョン番号、タイムスタンプなどを含む。コントローラ２１０は、例えば、ホストコンピュータ１００から受信した２６４バイトのユーザデータに、４バイトの論理アドレスを付加したものを３ＤＸＰパッケージ２３０－ｉに記録する。この目的は２つあり、１つ目は、書き込み毎に論理アドレスを３ＤＸＰパッケージ２３０－ｉに記録しておけば、電源遮断からの復帰（再起動）時に、アドレスルックアップを、電源遮断時に記録データが消去されてしまうＤＲＡＭ２２０およびＳＲＡＭ２１１上に復元することにあり、２つ目は、読み出し時に正しいアドレスにアクセスできていることをチェックすることにある。
　４バイトの論理アドレスは、セクタにおけるデータ部（２５６バイトのユーザデータ、８バイトのメタデータ）によって生成した３２ビットＣＲＣと、論理アドレスとで、ビット ｂｙ ビットでＸＯＲをとり、それにより得られたデータであってもよい。コントローラ２１０は、セクタにおけるデータ部（２５６バイトのユーザデータ、８バイトのメタデータ）および４バイトの論理アドレスをペイロードとして、ＢＣＨ符号に基づき４５バイトのＥＣＣ パリティを生成する。ＥＣＣ パリティの目的は２つあり、１つ目は、３ＤＸＰパッケージ２３０－ｉ書き込み時に、インターフェース部等を介した伝送路にランダムに発生するビット誤り訂正を行うことにあり、２つ目は、３ＤＸＰメモリ２３０－ｉ書き込み時に、偶発的に、または摩耗によってビット不良が発生したときに、所定のビット数まではビット不良の発生を許容し、読み出し時の誤り訂正によりデータ信頼性を担保することにある。
　コントローラ２１０は、さらに、セクタに書き込み不良が所定数以上ある場合に、不良ビット位置を示すＥＣＰ（Error-Correction Pointer）を生成し、ＥＣＰが指し示す不良位置に本来書き込まれるべきビット列を７バイトのパッチとしてセクタに付加する。コントローラ２１０は、さらに、ユーザデータ、メタデータ、論理アドレス、ＥＣＣ パリティおよびパッチからなる３２０バイトのコードワードを元に、ＸＯＲ演算による３２バイトのＸＯＲ パリティを生成する。コントローラ２１０は、ＸＯＲ パリティを、セクタにおけるユーザデータを記録するチャネルとは異なるチャネルに記録する。コントローラ２１０は、例えば、セクタにおけるユーザデータおよびＸＯＲ パリティを、３ＤＸＰパッケージ群２３０における、チャネル番号、ダイＩＤおよびバンクアドレスの互いに異なる箇所に記録する。
　ＸＯＲ パリティは、ＨＤＤ（Hard Disk Drive）やＳＳＤ（Solid State Drive）で用いられるＲＡＩＤ５と類似のデータ保護手段であり、ＸＯＲ パリティの目的は、複数の（例えば１１チャネルの）３ＤＸＰパッケージ２３０－ｉのうち、いずれか１つが偶発的故障等によって全ビットを喪失した場合であっても、データ喪失を防止することにある。ＥＣＣやＥＣＰはビット単位の不良に対応できるが、上述したような大きな粒度の故障等には対応できない。ＸＯＲ パリティを設けることにより、故障していない他のチャネル（例えば他の１０チャネルの３ＤＸＰパッケージ２３０－ｉ）から読み出したデータを元に正しいデータを復号することができる。さらに、ＸＯＲ パリティを設けることで、後述するＳｅｒｉａｌ／Ｐａｒａｌｌｅｌ Ｓｃｈｅｄｕｌｌｉｎｇが可能となり、低レイテンシ性能にも大きく寄与することができる。コントローラ２１０は、上記の合計３５２バイトを１セクタとし、セクタを３２バイトずつ１１個に分割し、分割により得られた１１個の３２バイトのデータをそれぞれ異なるインターフェース部を介して３ＤＸＰパッケージ２３０－ｉに記録する。
　図１０は、各３ＤＸＰパッケージ２３０－ｉに設けられたピン構成例を表したものである。各３ＤＸＰパッケージ２３０－ｉには、２系統のアドレスバス端子が設けられており、一方のアドレスバス端子（ｃａ１）は例えば４つ設けられており、他方のアドレスバス端子（ｃａ２）は例えば２つ設けられている。アドレスバス端子ｃａ１は、本開示の「第１アドレスバス端子」の一具体例に相当する。アドレスバス端子ｃａ２は、本開示の「第２アドレスバス端子」の一具体例に相当する。
　コントローラ２１０は、例えば、図１１に示したように、ダイＩＤ、コマンド、バンクアドレスおよびＲｏｗアドレスを、アドレスバス端子（ｃａ１）を介して、複数クロックサイクル（例えば６つのクロックサイクル（６ｎｓ））で、各３ＤＸＰパッケージ２３０－ｉに送信する。コントローラ２１０は、例えば、図１１に示したように、パリティおよびＣｏｌｏｍｎアドレスを、アドレスバス端子（ｃａ２）を介して、複数クロックサイクル（例えば６つのクロックサイクル（６ｎｓ））で、各３ＤＸＰパッケージ２３０－ｉに送信する。
　コントローラ２１０は、さらに、例えば、図１０に示したように、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ１）に対して、共通の制御ピンを有する。つまり、コントローラ２１０は、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ１）に対して、共通の制御ピンを介してデータ（ダイＩＤ、コマンド、バンクアドレスおよびＲｏｗアドレス）を送信する。コントローラ２１０は、例えば、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ１）に対して、同一のデータ（ダイＩＤ、コマンド、バンクアドレスおよびＲｏｗアドレス）を同時に送信してもよい。コントローラ２１０は、例えば、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ１）に対して、一方の３ＤＸＰパッケージ２３０－ｉ向けのデータ（ダイＩＤ、コマンド、バンクアドレスおよびＲｏｗアドレス）を送信した後、他方の３ＤＸＰパッケージ２３０－ｉ向けのデータ（ダイＩＤ、コマンド、バンクアドレスおよびＲｏｗアドレス）を送信してもよい。
　コントローラ２１０は、さらに、例えば、図１０に示したように、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ２）に対して、共通の制御ピンを有する。つまり、コントローラ２１０は、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ２）に対して、共通の制御ピンを介してデータ（パリティおよびＣｏｌｏｍｎアドレス）を送信する。コントローラ２１０は、例えば、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ２）に対して、同一のデータ（パリティおよびＣｏｌｏｍｎアドレス）を同時に送信してもよい。コントローラ２１０は、例えば、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ１）に対して、一方の３ＤＸＰパッケージ２３０－ｉ向けのデータ（ダイＩＤ、コマンド、バンクアドレスおよびＲｏｗアドレス）を送信した後、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ２）に対して、一方の３ＤＸＰパッケージ２３０－ｉ向けのデータ（パリティおよびＣｏｌｏｍｎアドレス）を送信してもよい。コントローラ２１０は、例えば、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ１）に対して、他方の３ＤＸＰパッケージ２３０－ｉ向けのデータ（ダイＩＤ、コマンド、バンクアドレスおよびＲｏｗアドレス）を送信した後、３ＤＸＰパッケージ群２３０における２つの３ＤＸＰパッケージ２３０－ｉのアドレスバス端子（ｃａ２）に対して、他方の３ＤＸＰパッケージ２３０－ｉ向けのデータ（パリティおよびＣｏｌｏｍｎアドレス）を送信してもよい。
　図１１に示したように、各３ＤＸＰパッケージ２３０－ｉに対して、パケットにしてデータを送信することにより、例えば、各３ＤＸＰパッケージ２３０－ｉに対して、ダイＩＤ、コマンド、バンクアドレス、Ｒｏｗアドレス、パリティおよびＲｏｗアドレスを別々のピンで送信した場合と比べて、各３ＤＸＰパッケージ２３０－ｉのピン数を削減することができる。また、複数のダイ２３１－ｊ、複数のバンク２３２－ｋに対して並列にアクセスする際に、ＲｏｗアドレスおよびＣｏｌｕｍｎアドレスの送信タイミングが衝突し、データ伝送の効率が低下するのを避けることができる。
　図１２は、３ＤＸＰパッケージ群２３０における読み出し動作の一例を表したものである。コントローラ２１０は、ＤＲＡＭ２２０上に、物理アドレスのうちの一部であるＣｏｌｕｍｎアドレスと論理アドレスとの対応関係を示すマッピング情報であるＣｏｌｕｍｎアドレスルックアップ情報２２１を保持している。コントローラ２１０は、さらに、コントローラ２１０内に内蔵されたＳＲＡＭ２１１上に、物理アドレスのうちの一部であるＲｏｗアドレスと論理アドレスとの対応関係を示すマッピング情報であるＲｏｗアドレスルックアップ情報２１１Ａを保持している。
　各３ＤＸＰパッケージ２３０－ｉでは、書き換え回数の限界がＤＲＡＭと比べて少ない回数（つまり、有限）となっており、繰り返しの書き換えによる摩耗の平準化のためにアドレス変換が必要である。そのため、コントローラ２１０は、ＤＲＡＭ２２０上のＣｏｌｕｍｎアドレスルックアップ情報２２１を、所定のタイミングで（例えば、Ｒｅａｄ毎に）参照し、所定のアルゴリズムに基づいて、Ｃｏｌｕｍｎアドレスルックアップ情報２２１を変更する。コントローラ２１０は、変更後のＣｏｌｕｍｎアドレスルックアップ情報２２１を用いて、アドレス変換を行う。
　コントローラ２１０は、ホストコンピュータ１００から、論理アドレスを含む読み出しコマンドを受信すると、Ｃｏｌｕｍｎアドレスルックアップ情報２２１およびＲｏｗアドレスルックアップ情報２１１Ａを用いて、読み出しコマンドに含まれる論理アドレスを物理アドレスに変換する。コントローラ２１０は、変換により得られた物理アドレスのうちの一部であるＲｏｗアドレスを、一方のアドレスバス端子（ｃａ１）を介して各３ＤＸＰパッケージ２３０－ｉに入力する。コントローラ２１０は、その後、変換により得られた物理アドレスのうちの残りであるＣｏｌｕｍｎアドレスを、他方のアドレスバス端子（ｃａ２）を介して各３ＤＸＰパッケージ２３０－ｉに入力する。これにより、コントローラ２１０は、変換により得られた物理アドレスに対応するデータを各３ＤＸＰパッケージ２３０－ｉから読み出す。
　コントローラ２１０は、例えば、図１２に示したように、ホストコンピュータ１００から、論理アドレスを含む読み出しコマンドを受信すると、Ｒｏｗアドレスルックアップ情報２１１ＡをＳＲＡＭ２１１から読み出し、読み出したＲｏｗアドレスルックアップ情報２１１Ａに基づいて、論理アドレスの一部をＲｏｗアドレスに変換する。コントローラ２１０は、変換によって得られたＲｏｗアドレス等を、アドレスバス端子（ｃａ１）を介して各３ＤＸＰパッケージ２３０－ｉに入力する。各３ＤＸＰパッケージ２３０－ｉは、アドレスバス端子（ｃａ１）を介して入力されたＲｏｗアドレス等をデコードし、メモリセルアレイ２４１に設定する。
　コントローラ２１０は、各３ＤＸＰパッケージ２３０－ｉがＲｏｗアドレス等をデコードし、メモリセルアレイ２４１のＷＬ電圧を静定させる期間（例えば、２０ｎｓ＋５０ｎｓ）内に、Ｃｏｌｕｍｎアドレスルックアップ情報２２１をＤＲＡＭ２２０から読み出すとともに、読み出したＲｏｗアドレスルックアップ情報２１１Ａに基づいて、論理アドレスの一部をＣｏｌｕｍｎアドレスに変換する。コントローラ２１０は、変換によって得られたＣｏｌｕｍｎアドレス等を、アドレスバス端子（ｃａ２）を介して各３ＤＸＰパッケージ２３０－ｉに入力する。コントローラ２１０は、Ｒｏｗアドレス等を、アドレスバス端子（ｃａ１）を介して各３ＤＸＰパッケージ２３０－ｉに入力した時から、所定の期間（例えば、５０ｎｓ後）に、Ｃｏｌｕｍｎアドレス等を、アドレスバス端子（ｃａ２）を介して各３ＤＸＰパッケージ２３０－ｉに入力する。各３ＤＸＰパッケージ２３０－ｉは、アドレスバス端子（ｃａ２）を介して入力されたＣｏｌｕｍｎアドレス等をデコードし、Ｒｏｗアドレス等をメモリセルアレイ２４１に設定するのに続いて、メモリセルアレイ２４１のＷＬ電圧を静定させる。つまり、コントローラ２１０がＤＲＡＭ２２０からＣｏｌｕｍｎアドレスルックアップ情報２２１を読み出したり、各３ＤＸＰパッケージ２３０－ｉがＣｏｌｕｍｎアドレス等をデコードしたりするのに要する期間（例えば、５０ｎｍ＋２０ｎｍ）は、各３ＤＸＰパッケージ２３０－ｉがＲｏｗアドレス等をデコードし、メモリセルアレイ２４１のＷＬ電圧を静定させる期間（例えば、２０ｎｓ＋５０ｎｓ）内に収まっている。
　従って、センスアンプ２４６における処理（例えば、２０ｎｓ）や、Ｒ／Ｗラッチ２４５における処理（例えば、３０ｎｓ）、Ｒ／Ｗラッチ２４５から入力された読み出しデータをコントローラ２１０においてデコードする処理（例えば、２０ｎｓ）を考慮したとしても、ホストコンピュータ１００がメモリモジュール２００からデータの読み出しに要する時間（リードレイテンシ）を、ＤＲＡＭの平均リードレイテンシ（３００ｎｓ程度）と同等か、または、それよりも短い時間（例えば、２００ｎｓ）にすることができる。
（Ｗｅａｒ－Ｌｅｖｅｌｉｎｇ）
　ＤＲＡＭ２２０に保存するＣｏｌｕｍｎアドレスルックアップ情報２２１では、８ｋバイトのセクションが変換の単位となっている。このとき、Ｃｏｌｕｍｎアドレスルックアップ情報２２１の変換単位（例えば、８ｋバイトのセクション）は、１つのチャネル（３ＤＸＰパッケージ２３０－ｉ）を通じて１つのダイ２３１－ｊの１つのバンク２３２－ｋにアクセスする際のデータ単位（例えば、３２バイト）×３ＤＸＰパッケージ群２３０に含まれる３ＤＸＰパッケージ２３０－ｉの数（つまりチャネル数）（例えば、１１チャネル）×同一のダイ２３１－ｊに属するセクタの数（例えば、３２セクタ）である。３ＤＸＰパッケージ群２３０において、同一のＲｏｗ（ワード線ＷＬ）上の３２個のメモリセルＭＣに、８ｋバイトのセクションに含まれる３２個のセクタの各１ビットが記録される。このように、同一のＲｏｗ（ワード線ＷＬ）上のメモリセルＭＣを記録対象にするのは、ＳＲＡＭ２１１のＲｏｗアドレスルックアップ情報２１１Ａから得られるアドレス情報がＲｏｗアドレスだからである。また、３２個のセクタをひとまとまりとしたのは、Ｃｏｌｕｍｎアドレスルックアップ情報２２１に必要なＤＲＡＭ容量を現実的な値（例えば４Ｇｂ未満）とするためである。
　コントローラ２１０は、Ｃｏｌｕｍｎアドレスルックアップ情報２２１において１２８セクション（例えば、５１２ｋバイト）ごとにブロックを定義し、カウンタベースのブロック間スワップを行ってもよい。コントローラ２１０は、例えば、ブロックごとに１つずつ割り当てられた複数のカウンタを保有しており、いずれかのカウンタが所定の閾値を超えたとき、所定の閾値を超えたカウンタに対応するブロックについて、所定のアルゴリズムに基づいて、アドレス変換を行ってもよい。なお、コントローラ２１０は、例えば、ＤＲＡＭ２２０上のＣｏｌｕｍｎアドレスルックアップ情報２２１を、所定のタイミングで（例えば、Ｒｅａｄ毎に）参照し、所定のアルゴリズムに基づいて、Ｃｏｌｕｍｎアドレスルックアップ情報２２１に対してアドレス変換を行ってもよい。
　ここで、３ＤＸＰパッケージ群２３０において、同一のＲｏｗ（ワード線ＷＬ）上の４０９６個のメモリセルＭＣに、ブロックに属する１２８セクションに含まれる４０９６個のセクタの各１ビットが記録される。１つのタイル２３５において、例えば、１本のワード線ＷＬに対して４０９６本のビット線ＢＬが交差しており、各交差点にメモリセルＭＣが設けられているとする。この場合、１つのタイル２３５において、同一のＲｏｗ（ワード線ＷＬ）上には、４０９６個のメモリセルＭＣしか存在しない。従って、この場合には、ブロックサイズは、５１２ｋバイト以下で定義される必要がある。ブロックサイズが大きいほど、Ｒｏｗアドレスルックアップ情報２１１Ａに必要なＳＲＡＭ容量を小さくすることができるので、ブロックサイズは、１つのタイル２３５における同一のＲｏｗ（ワード線ＷＬ）上に設けられたメモリセルＭＣの合計サイズ（例えば、５１２ｋバイト）となっていることが好ましい。
　３ＤＸＰパッケージ群２３０の容量サイズは、３ＤＸＰパッケージ２３０－ｉあたりの容量サイズが６４Ｇバイトのとき、７０４Ｇバイトとなる。この７０４Ｇバイトのうち、ユーザデータの記録に用いられる容量サイズが５１２Ｇバイトとなっており、残りがパリティなどに用いられるとする。このとき、３ＤＸＰパッケージ群２３０に含まれるブロック数は、５１２Ｇバイト／５１２ｋバイト＝１Ｍ個となり、ブロックアドレスを２０ビットで規定したとき、ブロックアドレスのテーブルサイズは、２０ビット×１Ｍ個＝２．５Ｍバイトとなる。１４ｎｍ ｌｏｇｉｃ ｐｒｏｃｅｓｓのＨｉｇｈ Ｄｅｎｓｉｔｙ ６－ｔｒａｎｓｉｓｔｏｒＳＲＡＭの場合、２．５Ｍバイトの容量は、約２ｍｍ×約２ｍｍで実現可能である。従って、ブロックアドレスのテーブルを記憶したＳＲＡＭをコントローラ２１０に実装することが可能である。
（Ｒｅａｄ／Ｗｒｉｔｅ）
　図１３は、３ＤＸＰパッケージ群２３０における読み出し動作および書き込み動作の一例を表したものである。コントローラ２１０は、書き込みに要する時間をできるだけ少なくするために、ユーザデータを含む書き込みデータを全て、１つの３ＤＸＰパッケージ２３０－ｉに書き込むことはせず、複数の３ＤＸＰパッケージ２３０－ｉに対して分散して書き込む。コントローラ２１０は、ユーザデータを含む書き込みコマンドを受信すると、受信したユーザデータを含む書き込みデータを、複数の３ＤＸＰパッケージ２３０－ｉに対して分散して書き込む。コントローラ２１０は、例えば、ユーザデータを含む書き込みコマンドを受信すると、受信したユーザデータを含む１セクタ（３５２バイト）の書き込みデータを、１１個の３ＤＸＰパッケージ２３０－ｉに対して、例えば３２バイトずつ分散して書き込む。
　また、コントローラ２１０は、読み出しに要する時間をできるだけ少なくするために、ユーザデータを含む読み出しデータを全て、１つの３ＤＸＰパッケージ２３０－ｉから読み出すことはせず、複数の３ＤＸＰパッケージ２３０－ｉに分散して書き込まれた３２バイトのデータを、複数の３ＤＸＰパッケージ２３０－ｉから読み出す。コントローラ２１０は、例えば、１１個の３ＤＸＰパッケージ２３０－ｉに分散して書き込まれた３２バイトのデータを、１１個の３ＤＸＰパッケージ２３０－ｉから読み出す。
　コントローラ２１０は、例えば、書き込みの際に、複数の３ＤＸＰパッケージ２３０－ｉに対して同じタイミングで書き込むパラレルライトを行う。コントローラ２１０は、例えば、読み出しの際に、複数の３ＤＸＰパッケージ２３０－ｉから同じタイミングで読み出すパラレルリードを行う。なお、コントローラ２１０は、例えば、書き込みの際に必要に応じて、複数の３ＤＸＰパッケージ２３０－ｉに対して、３２バイトのデータを順次書き込むシリアルライトを行ってもよい。コントローラ２１０は、例えば、読み出しの際に必要に応じて、複数の３ＤＸＰパッケージ２３０－ｉから、複数の３ＤＸＰパッケージ２３０－ｉに分散して書き込まれた３２バイトのデータを順次読み出すシリアルリードを行ってもよい。以下に、上述したパラレルライト、パラレルリード、シリアルライト、シリアルリードについて詳細に説明する。
　コントローラ２１０は、例えば、図１３の（１）に示したように、ホストコンピュータ１００から、２５６バイトのユーザデータを含む書き込み要求を受信すると、２５６バイトのユーザデータを含む１セクタの書き込みデータを生成し、生成した１セクタの書き込みデータを、複数のチャネルのｂｕｓｙが互いに重ならないように、１０個のチャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）に１チャネルずつ、例えば３２バイトずつ分散して書き込む（シリアルライト）。このとき、１セクタの書き込みデータの書き込みに対して、例えば、１．２μｓ×１１ｃｈ＝１３．２μｓの時間がかかる。
　コントローラ２１０は、例えば、図１３の（２）に示したように、ホストコンピュータ１００から、ユーザデータの読み出し要求を受信すると、書き込み中（Ｂｕｓｙ）のチャネル（３ＤＸＰパッケージ２３０－ｉ）を除く１０チャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）から、読み出し要求に含まれるアドレスが属するセクタのうち、１０チャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）分のデータ（例えば３２０バイトのデータ）を同じタイミングで読み出す（パラレルリード）。つまり、コントローラ２１０は、シリアルライトを行っている最中に、読み出しコマンドを受信すると、受信した読み出しコマンドに含まれる論理アドレスに対応するデータ記憶領域を含むデータ単位のデータのうち、シリアルライトによってｂｕｓｙとなっているチャネル（３ＤＸＰパッケージ２３０－ｉ）から得られるデータを除くデータを、複数のチャネル（３ＤＸＰパッケージ２３０－ｉ）のうち、シリアルライトによってｂｕｓｙとなっているチャネル（３ＤＸＰパッケージ２３０－ｉ）を除く複数のチャネル（３ＤＸＰパッケージ２３０－ｉ）から読み出すパラレルリードを行う。
　続いて、コントローラ２１０は、例えば、１０チャネルから読み出した１０個のデータに含まれる３２バイトのＸＯＲ パリティを用いて、書き込み中（Ｂｕｓｙ）のチャネル（３ＤＸＰパッケージ２３０－ｉ）から読み出す予定だったデータ（例えば３２バイトのデータ）を復元する。つまり、コントローラ２１０は、例えば、パラレルリードを行うことにより得られたデータに含まれるＸＯＲ パリティを用いて、書き込み中（Ｂｕｓｙ）のチャネル（３ＤＸＰパッケージ２３０－ｉ）から読み出す予定だったデータ（例えば３２バイトのデータ）を復元する。続いて、コントローラ２１０は、例えば、復元により得られたデータを含むデータから、読み出し要求に含まれるアドレスに対応するデータを抽出し、ホストコンピュータ１００に送信する。
　コントローラ２１０は、例えば、図１３の（３）に示したように、所定の条件を満たしたときに、ホストコンピュータ１００からの要求なしに（つまり、バックグラウンドで）、２５６バイトのユーザデータを含む１セクタのデータの読み出しを行う。コントローラ２１０は、例えば、図１３の（３）に示したように、読み出し対象のデータを、複数のチャネルのｂｕｓｙが互いに重ならないように、１１個のチャネル（１１個の３ＤＸＰパッケージ２３０－ｉ）から１チャネルずつ、例えば３２バイトずつ読み出す（シリアルリード）。つまり、コントローラは、所定のアドレスに対応するデータ記憶領域を含むデータ単位のデータを、複数の不揮発性メモリのｂｕｓｙが互いに重ならないように、複数のチャネル（３ＤＸＰパッケージ２３０－ｉ）から読み出すシリアルリードを行う。
　コントローラ２１０は、例えば、図１３の（４）に示したように、図１３の（３）のバックグラウンドリード（ＢＧ Ｒｅａｄ）を行っている最中に、ホストコンピュータ１００から、６４バイトのユーザデータを含む書き込み要求を受信したとする。このとき、コントローラ２１０は、例えば、図１３の（４）に示したように、読み出し中（Ｂｕｓｙ）のチャネル（３ＤＸＰパッケージ２３０－ｉ）を除く１０チャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）から、書き込み要求に含まれるアドレスが属するセクタのうち、１０チャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）分のデータ（例えば３２０バイトのデータ）を同じタイミングで読み出す（パラレルリード）。つまり、コントローラは、シリアルリードを行っている最中に、ユーザデータを含む書き込みコマンドを受信すると、受信したユーザデータを書き込む予定のデータ記憶領域を含むデータ単位のデータのうち、シリアルリードによってｂｕｓｙとなっているチャネル（３ＤＸＰパッケージ２３０－ｉ）から得られるデータを除くデータを、複数のチャネル（３ＤＸＰパッケージ２３０－ｉ）のうち、シリアルリードによってｂｕｓｙとなっているチャネル（３ＤＸＰパッケージ２３０－ｉ）を除く複数のチャネル（３ＤＸＰパッケージ２３０－ｉ）から読み出すパラレルリードを行う。
　続いて、コントローラ２１０は、例えば、１０チャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）から読み出した１０個のデータに含まれる３２バイトのＸＯＲ パリティを用いて、読み出し中（Ｂｕｓｙ）のチャネル（３ＤＸＰパッケージ２３０－ｉ）から読み出す予定だったデータ（例えば３２バイトのデータ）を復元する。続いて、コントローラ２１０は、例えば、復元により得られたデータを含む１セクタのデータのうち、書き込み要求に含まれるアドレスに対応する６４バイトのデータに対して、ホストコンピュータ１００から受信した６４バイトのユーザデータを上書きする。続いて、コントローラ２１０は、例えば、上書きにより得られた１セクタのデータを、複数のチャネルのｂｕｓｙが互いに重ならないように１チャネルずつ、例えば３２バイトずつ分散して書き込む（シリアルライト）。つまり、コントローラ２１０は、例えば、パラレルリードを行うことにより得られたデータに含まれるＸＯＲ パリティを用いて、読み出し中（Ｂｕｓｙ）のチャネル（３ＤＸＰパッケージ２３０－ｉ）から読み出す予定だったデータ（例えば３２バイトのデータ）を復元し、復元により得られたデータを含むデータに対して、受信したユーザデータを上書きし、それにより得られたデータを、複数のチャネル（３ＤＸＰパッケージ２３０－ｉ）に対して分散して書き込む。
　コントローラ２１０は、例えば、図１３の（５）に示したように、図１３の（４）のシリアルライトを行っている最中に、ホストコンピュータ１００から、１２８バイトのユーザデータを含む書き込み要求を受信したとする。このとき、コントローラ２１０は、例えば、図１３の（５）に示したように、書き込み中（Ｂｕｓｙ）のチャネル（３ＤＸＰパッケージ２３０－ｉ）を除く１０チャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）から、書き込み要求に含まれるアドレスが属するセクタのうち、１０チャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）分のデータ（例えば３２０バイトのデータ）を同じタイミングで読み出す（パラレルリード）。続いて、コントローラ２１０は、例えば、１０チャネルから読み出した１０個のデータに含まれる３２バイトのＸＯＲ パリティを用いて、書き込み中（Ｂｕｓｙ）のチャネル（３ＤＸＰパッケージ２３０－ｉ）から読み出す予定だったデータ（例えば３２バイトのデータ）を復元する。続いて、コントローラ２１０は、例えば、復元により得られたデータを含む１セクタのデータのうち、書き込み要求に含まれるアドレスに対応する１２８バイトのデータに対して、ホストコンピュータ１００から受信した６４バイトのユーザデータを上書きする。続いて、コントローラ２１０は、例えば、上書きにより得られた１セクタのデータを、複数のチャネルのｂｕｓｙが互いに重ならないように、１１個のチャネル（１１個の３ＤＸＰパッケージ２３０－ｉ）に１チャネルずつ、例えば３２バイトずつ分散して書き込む（シリアルライト）。
　コントローラ２１０は、例えば、図１３の（６）に示したように、図１３の（５）のシリアルライトを行っている最中に、ホストコンピュータ１００から、２５６バイトのユーザデータを含む書き込み要求を受信したとする。このとき、コントローラ２１０は、例えば、図１３の（６）に示したように、２５６バイトのユーザデータを含む１セクタの書き込みデータを生成した後、既に実行中のシリアルライトを一時中断して、生成した１セクタの書き込みデータを同じタイミングで書き込んでもよい（パラレルライト）。
　ところで、コントローラ２１０は、例えば、図８に示したように、書き込みバッファ部２１４を有している。この書き込みバッファ部２１４は、ホストコンピュータ１００から書き込み要求を受信したときに書き込み待ちのデータを格納するためのバッファである。コントローラ２１０は、例えば、図１３の（６）に示したように、２５６バイトのユーザデータを含む書き込み要求を受信した場合に、受信したデータに対して、書き込みバッファ部２１４の空き容量が十分でないときには（例えば、書き込みバッファ部２１４の空き容量が所定の閾値を超えるときには）、既に実行中のシリアルライトを一時中断して、１セクタの書き込みデータを同じタイミングで書き込むことが好ましい。一方、コントローラ２１０は、例えば、２５６バイトのユーザデータを含む書き込み要求を受信した場合に、受信したデータに対して、書き込みバッファ部２１４の空き容量が十分にあるときには、実行中のシリアルライトが完了した後に、１セクタの書き込みデータを同じタイミングで書き込むことが好ましい。
　書き込みバッファ部２１４の空き容量については、例えば、書き込みバッファ部２１４内に設けられた未書き込みデータ量Ｑｕｅによって管理される。コントローラ２１０は、例えば、ホストコンピュータ１００からの書き込み要求を受信する度に、受信したデータ量に応じて、未書き込みデータ量Ｑｕｅの数値を増やし、書き込み要求に応じた書き込みが完了する度に、書き込みが完了したデータ量に応じて、未書き込みデータ量Ｑｕｅの数値を減らす。コントローラ２１０は、例えば、未書き込みデータ量Ｑｕｅの数値が所定の閾値を超えると、書き込みバッファ部２１４の空き容量が十分でないと判断して、実行中のシリアルライトを一時中断し、新たな書き込み処理をパラレルライトで実行する。コントローラ２１０は、例えば、未書き込みデータ量Ｑｕｅの数値が所定の閾値を超えない場合には、書き込みバッファ部２１４の空き容量が十分あると判断して、実行中のシリアルライトが完了した後に、新たな書き込み処理を実行する。
（ＥＣＣ コードワード）
　本実施の形態では、コントローラ２１０は、３ＤＸＰパッケージ群２３０へのデータ書き込みや、３ＤＸＰパッケージ群２３０からのデータ読み出しに際して、２階層のＥＣＣコードワードを用いて、誤り訂正を行う。
　図１４は、２階層のＥＣＣ コードワードの一例を表したものである。図１５は、２階層のＥＣＣ コードワードを用いたデータ読み出しを行う回路の機能ブロック例を表したものである。図１５には、１１チャネル中の任意の１０チャネルからデータを読み出すときの機能ブロック例が例示されている。図１６は、２階層のＥＣＣ コードワードを用いたデータ書き込みを行う回路の機能ブロック例を表したものである。
（２階層のＥＣＣ コードワード）
　２階層のＥＣＣ コードワードのうち、サイズの小さい方のコードワード（ＥＣＣ１コードワード）は、相対的に低ビット数の誤り訂正を可能とするパリティを含む。ＥＣＣ１コードワードは、例えば、２ｂｉｔ誤りまでの誤り訂正を可能とするＥＣＣ１パリティを含む。ＥＣＣ１コードワードは、例えば、３２バイトのユーザデータと、１バイトのメタデータと、４ビットの論理アドレスと、１８ビットのＥＣＣ１パリティとによって構成された２８６ビットのデータである。１８ビットのＥＣＣ１パリティが、ＥＣＣ１コードワードにおいて、２ｂｉｔ誤りまでの誤り訂正を可能とする。ＥＣＣ２コードワードは、相対的に高ビット数の誤り訂正を可能とするパリティを含む。ＥＣＣ２コードワードは、例えば、５ｂｉｔ誤りまでの誤り訂正を可能とするＥＣＣ２パリティを含む。ＥＣＣ２コードワードは、例えば、８つのＥＣＣ１コードワード（ＥＣＣ１コードワードＡ～ＥＣＣ１コードワードＨ）と、２７８バイトのＥＣＣ２パリティとによって構成されている。２７８バイトのＥＣＣ２パリティが、ＥＣＣ２コードワードにおいて、５ｂｉｔ誤りまでの誤り訂正を可能とする。
（データ読み出し）
　コントローラ２１０は、例えば、図１５に示したように、ＸＯＲ制御部２１６と、ＥＣＰ制御部２１７と、８つのＥＣＣ１デコーダおよび１つのＥＣＣ２デコーダを含むＥＣＣ制御部２１８と、ＣＲＣ＆アドレスチェック部２１５と、分離部２２２とを有している。
　ＸＯＲ制御部２１６は、ＸＯＲデコーダの機能を有している。ＸＯＲ制御部２１６は、ホストコンピュータ１００から、ユーザデータの読み出し要求を受信すると、書き込み中（Ｂｕｓｙ）のチャネル（３ＤＸＰパッケージ２３０－ｉ）を除く１０チャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）から、読み出し要求に含まれるアドレスが属するセクタのうち、１０チャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）分のデータ（例えば３２０バイトのデータ）を同じタイミングで読み出す（パラレルリード）。
　ＸＯＲ制御部２１６は、読み出した１０チャネル分のデータに含まれる３２バイトのＸＯＲ パリティと、書き込み中（Ｂｕｓｙ）のチャネルを示すデータＣｈ＿ｉｎｆｏとに基づいて、書き込み中（Ｂｕｓｙ）のチャネルから読み出す予定だったデータ（例えば３２バイトのデータ）を復元する。ＸＯＲ制御部２１６は、入力された１０チャネル分のデータのうち、３２バイトのＸＯＲ パリティに対して、復元した３２バイトのデータを上書きする。ＸＯＲ制御部２１６は、上書きにより得られた３２０バイトのデータをＥＣＰ制御部２１７に出力する。
　ＥＣＰ制御部２１７は、ＸＯＲ制御部２１６から３２０バイトのデータが入力されると、入力された３２０バイトのデータに含まれる７バイトのパッチと、不良ビットの位置を示すデータｐｏｉｎｔｅｒとに基づいて、ＸＯＲ制御部２１６から入力された３２０バイトのデータのうち、７バイトのパッチを除くデータ（３１３バイトのデータ）において、不良ビットにより喪失したデータを復元する。復元後の３１３バイトのデータは、図１４に示したＥＣＣ２コードワードに相当する。ＥＣＰ制御部２１７は、３１３バイトのデータ（ＥＣＣ２コードワード）をＥＣＣ制御部２１８に出力する。
　ＥＣＣ制御部２１８は、８つのＥＣＣ１デコーダと、１つのＥＣＣ２デコーダとを有している。ＥＣＣ制御部２１８は、ＥＣＰ制御部２１７からＥＣＣ２コードワードが入力されると、入力されたＥＣＣ２コードワードから２７バイトのＥＣＣ２パリティを抽出する。ＥＣＣ制御部２１８は、さらに、入力されたＥＣＣ２コードワードのうち、２７バイトのＥＣＣ２パリティを除くデータ（２８６バイトのデータ）を８つのデータ（２８６ビットのデータ）に分割する。分割後の２８６ビットのデータは、図１４に示したＥＣＣ１コードワードに相当する。
　ＥＣＣ制御部２１８は、８つの２８６ビットのデータ（ＥＣＣ１コードワード）をＥＣＣ１デコーダに１つずつ出力する。各ＥＣＣ１デコーダは、入力されたＥＣＣ１コードワードに含まれる１８ビットのＥＣＣ１パリティに基づいて、入力されたＥＣＣ１コードワードにおいて２ビットまでの誤りを訂正する。各ＥＣＣ１デコーダは、訂正後の２８６ビットのデータ（ＥＣＣ１コードワード）をＥＣＣ２デコーダに出力する。ＥＣＣ２デコーダは、各ＥＣＣ１デコーダから入力された８つのＥＣＣ１コードワード（２８６バイトのデータ）と、２７バイトのＥＣＣ２パリティとに基づいて、入力された８つのＥＣＣ１コードワード（２８６バイトのデータ）のうち、２７バイトのＥＣＣ２パリティを除くデータにおいて、５ビットまでの誤りを訂正する。ＥＣＣ２デコーダは、訂正後の２６８バイトのデータをＣＲＣ＆アドレスチェック部２１５に出力する。
　ＣＲＣ＆アドレスチェック部２１５は、ＥＣＣ制御部２１８から２６８バイトのデータが入力されると、入力された２６８バイトのデータのアドレスと、ホストコンピュータ１００からアクセスしようとする論理アドレスとを対比して、誤りの有無を確認する。ＣＲＣ＆アドレスチェック部２１５は、誤りがないことを確認すると、２６８バイトのデータを分離部２２２に出力する。分離部２２２は、入力された２６８バイトのデータの中から、ホストコンピュータ１００からアクセスしようとする論理アドレスに対応するデータ（ユーザデータ＋メタデータ）をホストコンピュータ１００に送信する。ホストコンピュータ１００に送信するデータは、例えば、６６バイトのデータ（６４バイトのユーザデータ＋２バイトのメタデータ）、１３２バイトのデータ（１２８バイトのユーザデータ＋４バイトのメタデータ）、２６４バイトのデータ（２５８バイトのユーザデータ＋８バイトのメタデータ）である。
（データ書き込み）
　コントローラ２１０は、例えば、図１６に示したように、書き込みバッファ部２１４と、ＣＲＣ＆アドレスチェック部２１５と、８つのＥＣＣ１エンコーダおよび１つのＥＣＣ２エンコーダを含むＥＣＣ制御部２１８と、ＥＣＰ制御部２１７と、ＸＯＲ制御部２１６と、分離部２２２とを有している。
　書き込みバッファ部２１４は、ホストコンピュータ１００から、データ（ユーザデータ＋メタデータ）を含む書き込み要求が入力されると、書き込み要求のサイズが６６バイトまたは１３２バイトの場合には、入力された書き込み要求に含まれるアドレスが属するセクタにおけるデータ部（２５６バイトのユーザデータ、８バイトのメタデータ）を読み出す。書き込みバッファ部２１４は、読み出したデータ部に対して、ホストコンピュータ１００から受信したデータを上書きし、それにより得られた２６４バイトのデータを一時的に保存する。書き込み要求のサイズが２６４バイトの場合には、書き込みバッファ部２１４は、上記読み出しを行わず、ホストコンピュータ１００から受信したデータをそのまま書き込みバッファ部２１４に一時的に保存する。書き込みバッファ部２１４は、このとき、必要に応じて未書き込みデータ量Ｑｕｅを更新する。書き込みバッファ部２１４は、所定のタイミングで、データ（ユーザデータ＋メタデータ）をＣＲＣ＆アドレスチェック部２１５に出力する。
　ＣＲＣ＆アドレスチェック部２１５は、書き込みバッファ部２１４から２６４バイトのデータが入力されると、入力された２６４バイトのデータに基づいて、３２ビットＣＲＣを生成する。ＣＲＣ＆アドレスチェック部２１５は、生成した３２ビットＣＲＣと、論理アドレス値とで、ビット ｂｙ ビットでＸＯＲをとり、それにより４バイトの論理アドレスを生成する。ＣＲＣ＆アドレスチェック部２１５は、書き込みバッファ部２１４から入力された２６４バイトのデータと、生成した４バイトの論理アドレスとからなる２６８バイトのデータをＥＣＣ制御部２１８に出力する。
　ＥＣＣ制御部２１８は、８つのＥＣＣ１エンコーダと、１つのＥＣＣ２エンコーダとを有している。ＥＣＣ制御部２１８は、ＣＲＣ＆アドレスチェック部２１５から２６８バイトのデータが入力されると、入力された２６８バイトのデータを８つのデータ（２６８ビットのデータ）に分割する。ＥＣＣ制御部２１８は、分割後の８つのデータ（２６８ビットのデータ）をＥＣＣ１エンコーダに１つずつ出力する。各ＥＣＣ１エンコーダは、ＢＣＨ符号に基づき、入力された２６８ビットのデータから、１８ビットのＥＣＣ パリティを生成する。各ＥＣＣ１エンコーダは、入力された２６８ビットのデータと、生成した１８ビットのＥＣＣ パリティとを用いて、２８６ビットのデータを生成する。生成した２８６ビットのデータは、図１４に示したＥＣＣ１コードワードに相当する。つまり、コントローラ２１０は、ユーザデータを含む書き込みコマンドを受信すると、受信したユーザデータと、受信したユーザデータに基づいて生成した、相対的に低ビット数の誤り訂正を可能とするＥＣＣ パリティとを用いて複数のＥＣＣ１コードワードを生成する。
　各ＥＣＣ１エンコーダは、生成した２８６ビットのデータ（ＥＣＣ１コードワード）をＥＣＣ２エンコーダに出力する。ＥＣＣ２エンコーダは、各ＥＣＣ１エンコーダからＥＣＣ１コードワードが入力されると、入力された８つのＥＣＣ１コードワードに基づいて、２７バイトのＥＣＣ２パリティを生成する。ＥＣＣ２エンコーダは、各ＥＣＣ１エンコーダから入力された８つのＥＣＣ１コードワードと、２７バイトのＥＣＣ２パリティとを用いて、３１３バイトのＥＣＣ２コードワードを生成する。つまり、コントローラ２１０は、生成した複数のＥＣＣ１コードワードと、生成した複数のＥＣＣ１コードワードに基づいて生成した、相対的に高ビット数の誤り訂正を可能とするＥＣＣ２パリティとを用いてＥＣＣ２コードワードを生成する。ＥＣＣ２エンコーダは、生成したＥＣＣ２コードワードをＥＣＰ制御部２１７に出力する。
　ＥＣＰ制御部２１７は、３１３バイトのＥＣＣ２コードワードと、不良ビットの位置を示すデータｐｏｉｎｔｅｒとに基づいて、７バイトのパッチを生成する。ＥＣＰ制御部２１７は、３１３バイトのＥＣＣ２コードワードと、生成した７バイトのパッチとを用いて、３２０バイトのデータを生成する。ＥＣＰ制御部２１７は、生成した３２０バイトのデータをＸＯＲ制御部２１６に出力する。ＸＯＲ制御部２１６は、ＥＣＰ制御部２１７から入力された３２０バイトのデータに基づいて、３２バイトのＸＯＲ パリティを生成する。ＸＯＲ制御部２１６は、ＥＣＰ制御部２１７から入力された３２０バイトのデータと、３２バイトのＸＯＲ パリティとを用いて、３５２バイトのデータ（１セクタのデータ）を生成する。ＸＯＲ制御部２１６は、生成した３５２バイトのデータ（１セクタのデータ）を分離部２２２に出力する。つまり、３５２バイトのデータ（１セクタのデータ）は、メモリパッケージ群２３０に書き込まれる書き込みデータであり、ユーザデータを含む３２０バイトのデータ（３１３バイトのＥＣＣ２コードワード＋７バイトのパッチ）と、３２０バイトのデータ（３１３バイトのＥＣＣ２コードワード＋７バイトのパッチ）に基づいて生成されたＸＯＲ パリティとにより構成される。
　分離部２２２は、例えば、１１個のチャネル（１１個の３ＤＸＰパッケージ２３０－ｉ）のうち、１つのチャネル（１１個の３ＤＸＰパッケージ２３０－ｉ）を除く１０個のチャネル（１０個の３ＤＸＰパッケージ２３０－ｉ）に対して、３２０バイトのデータ（３１３バイトのＥＣＣ２コードワード＋７バイトのパッチ）を分散して書き込むとともに、残りの１つのチャネル（残りの１つの３ＤＸＰパッケージ２３０－ｉ）に対して、３２０バイトのデータ（３１３バイトのＥＣＣ２コードワード＋７バイトのパッチ）に基づいて生成したＸＯＲ パリティを書き込む。つまり、コントローラ２１０は、生成したＥＣＣ２コードワードを含むデータを書き込みデータとして１１個のチャネル（１１個の３ＤＸＰパッケージ２３０－ｉ）に出力する。
　分離部２２２は、入力された３５２バイトのデータ（１セクタのデータ）の中から、書き込み要求に含まれるデータ（ユーザデータ＋メタデータ）と、そのデータについてのパリティなどのデータとを抽出し、抽出したデータを、抽出したデータのサイズに応じた数のチャネルに分散して書き込む。ここで、書き込み要求に含まれるデータ（ユーザデータ＋メタデータ）のサイズが６６バイトである場合、分離部２２２は、入力された３５２バイトのデータ（１セクタのデータ）の中から１６０バイトのデータを抽出し、抽出したデータを、例えばｃｈ．０，ｃｈ．１，ｃｈ．８，ｃｈ．９，ｃｈ．１０の合計５個のチャネルに分散して書き込む。また、書き込み要求に含まれるデータ（ユーザデータ＋メタデータ）のサイズが１３２バイトである場合、分離部２２２は、入力された３５２バイトのデータ（１セクタのデータ）の中から２２４バイトのデータを抽出し、抽出したデータを、例えばｃｈ．０，ｃｈ．１，ｃｈ．２，ｃｈ．３，ｃｈ．８，ｃｈ．９，ｃｈ．１０の合計７個のチャネルに分散して書き込む。書き込み要求に含まれるデータ（ユーザデータ＋メタデータ）のサイズが２６４バイトである場合、分離部２２２は、入力された３５２バイトのデータを、例えばｃｈ．０～ｃｈ．１０の合計１１個のチャネルに分散して書き込む。
（２階層のＥＣＣ コードワードの配置）
　図１７は、２階層のＥＣＣ コードワードの配置例を表したものである。コントローラ２１０は、例えば、ホストコンピュータ１００から、ユーザデータを含む書き込み要求が入力された場合、入力されたユーザデータを、ユーザデータのサイズに応じた数のチャネル（３ＤＸＰパッケージ２３０－ｉ）に分散して書き込む。
　コントローラ２１０は、例えば、ホストコンピュータ１００から、６４バイトのユーザデータを含む書き込み要求が入力された場合、入力された６４バイトのユーザデータを、アドレスバス端子（ｃａ１，ｃａ２）が共有された２つのチャネル（｛ｃｈ．０，ｃｈ．１｝，｛ｃｈ．２，ｃｈ．３｝，｛ｃｈ．４，ｃｈ．５｝，または｛ｃｈ．６，ｃｈ．７｝）に分散して書き込む。このとき、コントローラ２１０は、例えば、入力された６４バイトのユーザデータについてのメタデータ（２バイト）、論理アドレス（８ビット）、ＥＣＣ１パリティ（３６ビット）およびパッチ（２ビット）を、１つのチャネル（例えば、ｃｈ．８）を介して、１つの３ＤＸＰパッケージ２３０－ｉに書き込む。つまり、コントローラ２１０は、例えば、ホストコンピュータ１００から、６４バイトのユーザデータを含む書き込み要求が入力された場合、入力された６４バイトのユーザデータと、入力された６４バイトのユーザデータについてのメタデータ（２バイト）、論理アドレス（８ビット）、ＥＣＣ１パリティ（３６ビット）およびパッチ（２ビット）とにより構成された２つのＥＣＣ１コードワードを、３つの３ＤＸＰパッケージ２３０－ｉに分散して書き込む。
　さらに、コントローラ２１０は、例えば、入力された６４バイトのユーザデータについてのＥＣＣ２パリティ（２７バイト）およびパッチ（５バイト）を、１つのチャネル（例えば、ｃｈ．９）を介して、１つの３ＤＸＰパッケージ２３０－ｉに書き込む。さらに、コントローラ２１０は、例えば、入力された６４バイトのユーザデータについてのＸＯＲパリティ（３２バイト）を、１つのチャネル（例えば、ｃｈ．９）を介して、１つの３ＤＸＰパッケージ２３０－ｉに書き込む。
　コントローラ２１０は、例えば、ホストコンピュータ１００から、１２８バイトのユーザデータを含む書き込み要求が入力された場合、入力された１２８バイトのユーザデータを、アドレスバス端子（ｃａ１，ｃａ２）が共有された２組のチャネル（例えば、｛ｃｈ．０，ｃｈ．１，ｃｈ．２，ｃｈ．３｝、｛ｃｈ．２，ｃｈ．３，ｃｈ．４，ｃｈ．５｝、または｛ｃｈ．４，ｃｈ．５，ｃｈ．６，ｃｈ．７｝）を介して、２つの３ＤＸＰパッケージ２３０－ｉに書き込む。このとき、コントローラ２１０は、例えば、入力された１２８バイトのユーザデータについてのメタデータ（４バイト）、論理アドレス（１６ビット）、ＥＣＣ１パリティ（７２ビット）およびパッチ（２ビット）を、１つのチャネル（例えば、ｃｈ．８）を介して、１つの３ＤＸＰパッケージ２３０－ｉに書き込む。つまり、コントローラ２１０は、例えば、ホストコンピュータ１００から、１２８バイトのユーザデータを含む書き込み要求が入力された場合、入力された１２８バイトのユーザデータと、入力された１２８バイトのユーザデータについてのメタデータ（４バイト）、論理アドレス（１６ビット）、ＥＣＣ１パリティ（７２ビット）およびパッチ（２ビット）とにより構成された４つのＥＣＣ１コードワードを、５つの３ＤＸＰパッケージ２３０－ｉに分散して書き込む。
　さらに、コントローラ２１０は、例えば、入力された１２８バイトのユーザデータについてのＥＣＣ２パリティ（２７バイト）およびパッチ（５バイト）を、１つのチャネル（例えば、ｃｈ．９）を介して、１つの３ＤＸＰパッケージ２３０－ｉに書き込む。さらに、コントローラ２１０は、例えば、入力された１２８バイトのユーザデータについてのＸＯＲパリティ（３２バイト）を、１つのチャネル（例えば、ｃｈ．９）を介して、１つの３ＤＸＰパッケージ２３０－ｉに書き込む。
　図１８は、２階層のＥＣＣ コードワードの配置例を表したものである。図１７に示した配列では、ユーザデータとは異なるデータ（例えばパリティなどのデータ）が常に、ｃｈ．８，ｃｈ．９，ｃｈ．１０に入力される場合、３ＤＸＰパッケージ群２３０にデータを書き込む際に、データアクセスがｃｈ．８，ｃｈ．９，ｃｈ．１０に集中する。このとき、データアクセスが集中するｃｈ．８，ｃｈ．９，ｃｈ．１０に接続された各３ＤＸＰパッケージ２３０－ｉの特性が早期に劣化する可能性がある。従って、データアクセスが分散するような２階層のＥＣＣ コードワードの配置が望ましい。
　そこで、コントローラ２１０は、例えば、図１８に示したように、ホストコンピュータ１００から入力された物理アドレス（ＰＡ）をチャネル数（例えば１１）で除算し、それにより得られる余りの値に基づいて、ユーザデータとは異なるデータ（例えばパリティなどのデータ）を書き込むチャネルを動的に設定してもよい。
　コントローラ２１０は、例えば、ＰＡ ｍｏｄ（余りの値）＝０のとき、ｃｈ．８，ｃｈ．９，１０を介して、ユーザデータとは異なるデータ（例えばパリティなどのデータ）を書き込む。コントローラ２１０は、例えば、ＰＡ ｍｏｄ（余りの値）＝１のとき、ｃｈ．９，ｃｈ．１０，０を介して、ユーザデータとは異なるデータ（例えばパリティなどのデータ）を書き込む。コントローラ２１０は、例えば、ＰＡ ｍｏｄ（余りの値）が２，３，４，５，６，７，８，９，１０と１つずつ増えるにつれて、ユーザデータとは異なるデータ（例えばパリティなどのデータ）を書き込むチャネルをシフトする。このように、ユーザデータとは異なるデータ（例えばパリティなどのデータ）を書き込むチャネルを動的にシフトすることにより、データアクセスが特定のチャネルに集中するのが防止される。
[効果]
　次に、実施の形態に係るメモリモジュール２００の効果について説明する。
　従来、不揮発性を備える書き換え可能な半導体記憶装置が知られている。近年では、不揮発性を備えつつ、ＤＲＡＭを超える記憶容量を備える書き換え可能な半導体記憶装置として、抵抗変化型ＲＡＭ（ＲｅＲＡＭ）が注目されている。ＲｅＲＡＭは、電圧の印加によって変化するセルの抵抗値の状態により情報を記録する。とりわけ、Ｘｐ－ＲｅＲＡＭは、ワード線とビット線との交差部に、記憶素子として機能する抵抗変化素子（ＶＲ）と双方向ダイオード特性を有する選択素子（ＳＥ）とが直列に接続されたセル構造を有する。
　ところで、上述の半導体記憶装置と、上述の半導体記憶装置に対するアクセス制御を行うコントローラとを備えたメモリモジュールでは、ＤＲＡＭに匹敵する高い読み出し速度が求められている。
　本実施の形態では、Ｒｏｗアドレスがアドレスバス端子ｃａ１を介して３ＤＸＰパッケージ２３０－ｉに入力された後、Ｃｏｌｕｍｎアドレスがアドレスバス端子ｃａ２を介して３ＤＸＰパッケージ２３０－ｉに入力されることにより、ＲｏｗアドレスおよびＣｏｌｕｍｎアドレスに対応するデータが３ＤＸＰパッケージ２３０－ｉから読み出される。これにより、例えば、読み出しコマンドに含まれる論理アドレスのうちの一部である第１論理アドレスがＲｏｗアドレスに変換されるとともに、Ｒｏｗアドレスがアドレスバス端子ｃａ１を介して３ＤＸＰパッケージ２３０－ｉに入力される期間（以下、「第１の期間」と称する。）内に、読み出しコマンドに含まれる論理アドレスのうちの残りである第２論理アドレスがＣｏｌｕｍｎアドレスに変換される。その結果、例えば、１系統のアドレスバス端子しか不揮発性メモリに設けられておらず、アドレス変換や、不揮発性メモリへのアドレス入力が順番に行われる場合と比べて、少なくとも、第２論理アドレスをアドレスバス端子ｃａ１に変換するのに要する時間だけ、読み出しに要する時間（リードレイテンシ）を短縮することができる。従って、高い読み出し速度を得ることができる。
　本実施の形態では、第１の期間内に、読み出しコマンドに含まれる論理アドレスのうちの残りである第２論理アドレスがＣｏｌｕｍｎアドレスに変換される。これにより、少なくとも、第２論理アドレスをアドレスバス端子ｃａ１に変換するのに要する時間だけ、読み出しに要する時間（リードレイテンシ）を短縮することができる。従って、高い読み出し速度を得ることができる。
　本実施の形態では、第１期間内に、ＤＲＡＭ２２０からＣｏｌｕｍｎアドレスルックアップ情報２２１が読み出されるとともに、読み出されたＣｏｌｕｍｎアドレスルックアップ情報２２１を用いて、第２論理アドレスがＣｏｌｕｍｎアドレスに変換される。これにより、これにより、少なくとも、第２論理アドレスをアドレスバス端子ｃａ１に変換するのに要する時間だけ、読み出しに要する時間（リードレイテンシ）を短縮することができる。従って、高い読み出し速度を得ることができる。
　本実施の形態では、ユーザデータを含む書き込みコマンドを受信すると、受信したユーザデータを含む書き込みデータが、複数の３ＤＸＰパッケージ２３０－ｉに対して分散して書き込まれる。これにより、受信したユーザデータを含む書き込みデータが１つの３ＤＸＰパッケージ２３０－ｉに書き込まれる場合と比べて、ホストコンピュータ１００から書き込み要求を受信したときに書き込み待ちの時間を短縮することができる。
　本実施の形態では、複数の３ＤＸＰパッケージ２３０－ｉのうち、１つの第１の不揮発性メモリを除く複数の第２の不揮発性メモリに対して、コードワードが分散して書き込まれるとともに、第１の不揮発性メモリに対して、パリティが書き込まれる。これにより、３ＤＸＰパッケージ２３０－ｉが書き込みの不安定性を持っている場合であっても、誤りの少ないデータ読み出しを高速で行うことができる。
　本実施の形態では、書き込みデータを、複数の３ＤＸＰパッケージ２３０－ｉのｂｕｓｙが互いに重ならないように、複数の３ＤＸＰパッケージ２３０－ｉに分散して書き込むシリアルライトが行われる。これにより、例えば、シリアルライトを行っている最中に、読み出しコマンドを受信すると、受信した読み出しコマンドに含まれる論理アドレスに対応するデータ記憶領域を含むデータ単位のデータのうち、シリアルライトによってｂｕｓｙとなっている３ＤＸＰパッケージ２３０－ｉ（第３の不揮発性メモリ）から得られる第１のデータを除く第２のデータが、複数の３ＤＸＰパッケージ２３０－ｉのうち、第３の不揮発性メモリを除く複数の３ＤＸＰパッケージ２３０－ｉ（第４不揮発性メモリ）から読み出すパラレルリードを行うことができる。その結果、パラレルリードを行うことにより得られたデータに含まれるパリティを用いて、第１のデータを復元し、第１のデータおよび第２のデータのうち、論理アドレスに対応するデータを出力することができる。従って、高い読み出し速度を得ることができる。
　本実施の形態では、所定のアドレスに対応するデータ記憶領域を含むデータ単位のデータを、複数の３ＤＸＰパッケージ２３０－ｉのｂｕｓｙが互いに重ならないように、複数の３ＤＸＰパッケージ２３０－ｉから読み出すシリアルリードが行われる。これにより、例えば、シリアルリードを行っている最中に、ユーザデータを含む書き込みコマンドを受信した場合に、受信したユーザデータを書き込む予定のデータ記憶領域を含むデータ単位のデータのうち、シリアルリードによってｂｕｓｙとなっている３ＤＸＰパッケージ２３０－ｉ（第１の不揮発性メモリ）から得られる第１のデータを除く第２のデータを、複数の３ＤＸＰパッケージ２３０－ｉのうち、第１の不揮発性メモリを除く複数の３ＤＸＰパッケージ２３０－ｉ（第２の不揮発性メモリ）から読み出すパラレルリードを行うことができる。その結果、パラレルリードを行うことにより得られたデータに含まれるパリティを用いて、第１のデータを復元し、第１のデータおよび第２のデータに対して、受信したユーザデータを上書きし、それにより得られた第３のデータを、複数の３ＤＸＰパッケージ２３０－ｉに対して分散して書き込むことができる。従って、書き込み待ちの時間を短縮することができる。
　本実施の形態では、新たな書き込みコマンドを受信すると、バッファの空き容量が所定の閾値を超える場合には、シリアルライトが一時中断され、新たな書き込みコマンドに含まれるユーザデータを含む新たな書き込みデータが、複数の３ＤＸＰパッケージ２３０－ｉに対して同じタイミングで分散して書き込まれる。従って、書き込み待ちの時間を短縮することができる。
　本実施の形態では、ユーザデータを含む書き込みコマンドを受信すると、受信したユーザデータと、受信したユーザデータに基づいて生成した、相対的に低ビット数の誤り訂正を可能とするＥＣＣ１パリティとを用いて複数のＥＣＣ１コードワードが生成される。その後、生成された複数のＥＣＣ１コードワードと、生成されたＥＣＣ１コードワードに基づいて生成した、相対的に高ビット数の誤り訂正を可能とするＥＣＣ２パリティとを用いてＥＣＣ２コードワードが生成され、生成されたＥＣＣ２コードワードを含むデータが書き込みデータとして出力される。このように２階層のＥＣＣコードワードを用いることにより、１階層のＥＣＣコードワードを用いた場合と比べて、誤り訂正を的確に行うことができる。
　本実施の形態では、複数のＥＣＣ１コードワードにおけるユーザデータが、ユーザデータのサイズに応じた数の３ＤＸＰパッケージ２３０－ｉに分散して書き込まれ、複数のＥＣＣ１コードワードにおけるＥＣＣ１パリティが１つの３ＤＸＰパッケージ２３０－ｉに書き込まれ、ＥＣＣ２コードワードにおけるＥＣＣ２パリティが１つの３ＤＸＰパッケージ２３０－ｉに書き込まれる。これにより、１階層のＥＣＣコードワードを用いた場合と比べて、誤り訂正を的確に行うことができる。
　本実施の形態では、ＥＣＣ２コードワードに基づいて、ＸＯＲ パリティが生成され、生成されたＸＯＲ パリティが１つの３ＤＸＰパッケージ２３０－ｉに書き込まれる。これにより、誤り訂正をより一層、的確に行うことができる。
　以上、複数の実施の形態およびそれらの変形例を挙げて本技術を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　２系統のアドレスバス端子と、書込み可能な不揮発性の複数のメモリセルとを有する不揮発性メモリと、
　前記複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報であるアドレスルックアップ情報と、
　論理アドレスを含む読み出しコマンドを受信すると、前記アドレスルックアップ情報を用いて、前記読み出しコマンドに含まれる前記論理アドレスを物理アドレスに変換し、変換により得られた前記物理アドレスのうちの一部である第１物理アドレスを、前記２系統のアドレスバス端子のうちの一方の系統の第１アドレスバス端子を介して前記不揮発性メモリに入力した後、変換により得られた前記物理アドレスのうちの残りである第２物理アドレスを、前記２系統のアドレスバス端子のうちの他方の系統の第２アドレスバス端子を介して前記不揮発性メモリに入力することにより、変換により得られた前記物理アドレスに対応するデータを前記不揮発性メモリから読み出すコントローラと
　を備えた
　メモリモジュール。
（２）
　前記コントローラは、前記読み出しコマンドに含まれる前記論理アドレスのうちの一部である第１論理アドレスを前記第１物理アドレスに変換するとともに、前記第１物理アドレスを、前記第１アドレスバス端子を介して前記不揮発性メモリに入力する第１期間内に、前記読み出しコマンドに含まれる前記論理アドレスのうちの残りである第２論理アドレスを前記第２物理アドレスに変換する
　（１）に記載のメモリモジュール。
（３）
　前記アドレスルックアップ情報は、
　前記第１物理アドレスと前記第１論理アドレスとの対応関係を示す第１マッピング情報である第１アドレスルックアップ情報と、
　前記第２物理アドレスと前記第２論理アドレスとの対応関係を示す第２マッピング情報である第２アドレスルックアップ情報と
　により構成され、
　当該半導体記憶装置は、
　前記第１アドレスルックアップ情報を保持する第１記憶部と、
　前記第２アドレスルックアップ情報を保持する第２記憶部と
　を更に備え、
　前記コントローラは、前記第１期間内に、前記第２記憶部から前記第２アドレスルックアップ情報を読み出すとともに、読み出した前記第２アドレスルックアップ情報を用いて、前記第２論理アドレスを前記第２物理アドレスに変換する
　（２）に記載のメモリモジュール。
（４）
　前記第１記憶部は、前記コントローラに内蔵され、
　前記第２記憶部は、前記コントローラとは別体に設けられている
　（３）に記載のメモリモジュール。
（５）
　前記第１物理アドレスは、前記不揮発性メモリにおけるＲｏｗアドレスであり、
　前記第２物理アドレスは、前記不揮発性メモリにおけるＣｏｌｕｍｎアドレスである
　（３）または（４）に記載のメモリモジュール。
（６）
　前記不揮発性メモリを複数備え、
　前記コントローラは、ユーザデータを含む書き込みコマンドを受信すると、受信した前記ユーザデータを含む書き込みデータを、複数の前記不揮発性メモリに対して分散して書き込む
　（１）ないし（５）のいずれか１つに記載のメモリモジュール。
（７）
　前記書き込みデータは、前記ユーザデータを含むコードワードと、前記コードワードに基づいて生成されたパリティとにより構成され、
　前記コントローラは、複数の前記不揮発性メモリのうち、１つの前記不揮発性メモリである第１の不揮発性メモリを除く複数の第２の不揮発性メモリに対して、前記コードワードを分散して書き込むとともに、前記第１の不揮発性メモリに対して、前記パリティを書き込む
　（６）に記載のメモリモジュール。
（８）
　前記コントローラは、前記書き込みデータを、複数の前記不揮発性メモリのｂｕｓｙが互いに重ならないように、複数の前記不揮発性メモリに分散して書き込むシリアルライトを行う
　（７）に記載のメモリモジュール。
（９）
　前記コントローラは、前記シリアルライトを行っている最中に、前記読み出しコマンドを受信すると、受信した前記読み出しコマンドに含まれる前記論理アドレスに対応するデータ記憶領域を含むデータ単位のデータのうち、前記シリアルライトによってｂｕｓｙとなっている第３の不揮発性メモリから得られる第１のデータを除く第２のデータを、複数の前記不揮発性メモリのうち、前記第３の不揮発性メモリを除く複数の第４不揮発性メモリから読み出すパラレルリードを行う
　（８）に記載のメモリモジュール。
（１０）
　前記コントローラは、前記パラレルリードを行うことにより得られたデータに含まれる前記パリティを用いて、前記第１のデータを復元し、前記第１のデータおよび前記第２のデータのうち、前記論理アドレスに対応するデータを出力する
　（９）に記載のメモリモジュール。
（１１）
　前記不揮発性メモリを複数備え、
　前記コントローラは、所定のアドレスに対応するデータ記憶領域を含むデータ単位のデータを、複数の前記不揮発性メモリのｂｕｓｙが互いに重ならないように、複数の前記不揮発性メモリから読み出すシリアルリードを行う　（１）ないし（１０）のいずれか１つに記載のメモリモジュール。
（１２）
　前記コントローラは、前記シリアルリードを行っている最中に、ユーザデータを含む書き込みコマンドを受信すると、受信した前記ユーザデータを書き込む予定のデータ記憶領域を含むデータ単位のデータのうち、前記シリアルリードによってｂｕｓｙとなっている第１の不揮発性メモリから得られる第１のデータを除く第２のデータを、複数の前記不揮発性メモリのうち、前記第１の不揮発性メモリを除く複数の第２不揮発性メモリから読み出すパラレルリードを行い、
　前記コントローラは、前記パラレルリードを行うことにより得られたデータに含まれる前記パリティを用いて、前記第１のデータを復元し、前記第１のデータおよび前記第２のデータに対して、受信した前記ユーザデータを上書きし、それにより得られた第３のデータを、複数の前記不揮発性メモリに対して分散して書き込む
　（１１）に記載のメモリモジュール。
（１３）
　前記コントローラは、受信した前記ユーザデータを記憶するバッファを有し、新たな書き込みコマンドを受信すると、前記バッファの空き容量が所定の閾値を超える場合には、前記シリアルライトを一時中断し、前記新たな書き込みコマンドに含まれるユーザデータを含む新たな書き込みデータを、複数の前記不揮発性メモリに対して同じタイミングで分散して書き込む
　（８）ないし（１０）のいずれか１つに記載のメモリモジュール。
（１４）
　前記不揮発性メモリを複数備え、
　前記コントローラは、ユーザデータを含む書き込みコマンドを受信すると、受信した前記ユーザデータと、受信した前記ユーザデータに基づいて生成した、相対的に低ビット数の誤り訂正を可能とする第１の誤り訂正データとを用いて複数の第１のコードワードを生成した後、生成した複数の前記第１のコードワードと、生成した前記第１のコードワードに基づいて生成した、相対的に高ビット数の誤り訂正を可能とする第２の誤り訂正データとを用いて第２のコードワードを生成し、生成した前記第２のコードワードを含むデータを書き込みデータとして出力する
　（１）ないし（１３）のいずれか１つに記載のメモリモジュール。
（１５）
　前記コントローラは、複数の前記第１のコードワードにおける前記ユーザデータを、前記ユーザデータのサイズに応じた数の第１の不揮発性メモリに分散して書き込み、複数の前記第１のコードワードにおける前記第１の誤り訂正データを１つの第２の不揮発性メモリに書き込み、前記第２のコードワードにおける前記第２の誤り訂正データを１つの第３の不揮発性メモリに書き込む
　（１４）に記載のメモリモジュール。
（１６）
　前記コントローラは、前記第２のコードワードに基づいて、ＸＯＲ パリティを生成し、生成した前記ＸＯＲ パリティを１つの第４の不揮発性メモリに書き込む
　（１５）に記載のメモリモジュール。
　本開示の一実施形態に係るメモリモジュールによれば、物理アドレスのうちの一部である第１物理アドレスを、第１アドレスバス端子を介して不揮発性メモリに入力した後、物理アドレスのうちの残りである第２物理アドレスを、第２アドレスバス端子を介して不揮発性メモリに入力することにより、物理アドレスに対応するデータを不揮発性メモリから読み出すようにしたので、例えば、読み出しコマンドに含まれる論理アドレスのうちの一部である第１論理アドレスを第１物理アドレスに変換するとともに、第１物理アドレスを、第１アドレスバス端子を介して不揮発性メモリに入力する期間内に、読み出しコマンドに含まれる論理アドレスのうちの残りである第２論理アドレスを第２物理アドレスに変換することができる。その結果、例えば、１系統のアドレスバス端子しか不揮発性メモリに設けられておらず、アドレス変換や、不揮発性メモリへのアドレス入力が順番に行われる場合と比べて、少なくとも、第２論理アドレスを第２物理アドレスに変換するのに要する時間だけ、読み出しに要する時間（リードレイテンシ）を短縮することができる。従って、高い読み出し速度を得ることができる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
　本出願は、日本国特許庁において２０２０年５月１１日に出願された日本特許出願番号第２０２０－０８３２３１を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (16)

  1. 　２系統のアドレスバス端子と、書込み可能な不揮発性の複数のメモリセルとを有する不揮発性メモリと、
    　前記複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報であるアドレスルックアップ情報と、
    　論理アドレスを含む読み出しコマンドを受信すると、前記アドレスルックアップ情報を用いて、前記読み出しコマンドに含まれる前記論理アドレスを物理アドレスに変換し、変換により得られた前記物理アドレスのうちの一部である第１物理アドレスを、前記２系統のアドレスバス端子のうちの一方の系統の第１アドレスバス端子を介して前記不揮発性メモリに入力した後、変換により得られた前記物理アドレスのうちの残りである第２物理アドレスを、前記２系統のアドレスバス端子のうちの他方の系統の第２アドレスバス端子を介して前記不揮発性メモリに入力することにより、変換により得られた前記物理アドレスに対応するデータを前記不揮発性メモリから読み出すコントローラと
    　を備えた
    　メモリモジュール。
  2. 　前記コントローラは、前記読み出しコマンドに含まれる前記論理アドレスのうちの一部である第１論理アドレスを前記第１物理アドレスに変換するとともに、前記第１物理アドレスを、前記第１アドレスバス端子を介して前記不揮発性メモリに入力する第１期間内に、前記読み出しコマンドに含まれる前記論理アドレスのうちの残りである第２論理アドレスを前記第２物理アドレスに変換する
    　請求項１に記載のメモリモジュール。
  3. 　前記アドレスルックアップ情報は、
    　前記第１物理アドレスと前記第１論理アドレスとの対応関係を示す第１マッピング情報である第１アドレスルックアップ情報と、
    　前記第２物理アドレスと前記第２論理アドレスとの対応関係を示す第２マッピング情報である第２アドレスルックアップ情報と
    　により構成され、
    　当該半導体記憶装置は、
    　前記第１アドレスルックアップ情報を保持する第１記憶部と、
    　前記第２アドレスルックアップ情報を保持する第２記憶部と
    　を更に備え、
    　前記コントローラは、前記第１期間内に、前記第２記憶部から前記第２アドレスルックアップ情報を読み出すとともに、読み出した前記第２アドレスルックアップ情報を用いて、前記第２論理アドレスを前記第２物理アドレスに変換する
    　請求項２に記載のメモリモジュール。
  4. 　前記第１記憶部は、前記コントローラに内蔵され、
    　前記第２記憶部は、前記コントローラとは別体に設けられている
    　請求項３に記載のメモリモジュール。
  5. 　前記第１物理アドレスは、前記不揮発性メモリにおけるＲｏｗアドレスであり、
    　前記第２物理アドレスは、前記不揮発性メモリにおけるＣｏｌｕｍｎアドレスである
    　請求項３に記載のメモリモジュール。
  6. 　前記不揮発性メモリを複数備え、
    　前記コントローラは、ユーザデータを含む書き込みコマンドを受信すると、受信した前記ユーザデータを含む書き込みデータを、複数の前記不揮発性メモリに対して分散して書き込む
    　請求項１に記載のメモリモジュール。
  7. 　前記書き込みデータは、前記ユーザデータを含むコードワードと、前記コードワードに基づいて生成されたパリティとにより構成され、
    　前記コントローラは、複数の前記不揮発性メモリのうち、１つの前記不揮発性メモリである第１の不揮発性メモリを除く複数の第２の不揮発性メモリに対して、前記コードワードを分散して書き込むとともに、前記第１の不揮発性メモリに対して、前記パリティを書き込む
    　請求項６に記載のメモリモジュール。
  8. 　前記コントローラは、前記書き込みデータを、複数の前記不揮発性メモリのｂｕｓｙが互いに重ならないように、複数の前記不揮発性メモリに分散して書き込むシリアルライトを行う
    　請求項７に記載のメモリモジュール。
  9. 　前記コントローラは、前記シリアルライトを行っている最中に、前記読み出しコマンドを受信すると、受信した前記読み出しコマンドに含まれる前記論理アドレスに対応するデータ記憶領域を含むデータ単位のデータのうち、前記シリアルライトによってｂｕｓｙとなっている第３の不揮発性メモリから得られる第１のデータを除く第２のデータを、複数の前記不揮発性メモリのうち、前記第３の不揮発性メモリを除く複数の第４不揮発性メモリから読み出すパラレルリードを行う
    　請求項８に記載のメモリモジュール。
  10. 　前記コントローラは、前記パラレルリードを行うことにより得られたデータに含まれる前記パリティを用いて、前記第１のデータを復元し、前記第１のデータおよび前記第２のデータのうち、前記論理アドレスに対応するデータを出力する
    　請求項９に記載のメモリモジュール。
  11. 　前記不揮発性メモリを複数備え、
    　前記コントローラは、所定のアドレスに対応するデータ記憶領域を含むデータ単位のデータを、複数の前記不揮発性メモリのｂｕｓｙが互いに重ならないように、複数の前記不揮発性メモリから読み出すシリアルリードを行う
    　請求項１に記載のメモリモジュール。
  12. 　前記コントローラは、前記シリアルリードを行っている最中に、ユーザデータを含む書き込みコマンドを受信すると、受信した前記ユーザデータを書き込む予定のデータ記憶領域を含むデータ単位のデータのうち、前記シリアルリードによってｂｕｓｙとなっている第１の不揮発性メモリから得られる第１のデータを除く第２のデータを、複数の前記不揮発性メモリのうち、前記第１の不揮発性メモリを除く複数の第２不揮発性メモリから読み出すパラレルリードを行い、
    　前記コントローラは、前記パラレルリードを行うことにより得られたデータに含まれる前記パリティを用いて、前記第１のデータを復元し、前記第１のデータおよび前記第２のデータに対して、受信した前記ユーザデータを上書きし、それにより得られた第３のデータを、複数の前記不揮発性メモリに対して分散して書き込む
    　請求項１１に記載のメモリモジュール。
  13. 　前記コントローラは、受信した前記ユーザデータを記憶するバッファを有し、新たな書き込みコマンドを受信すると、前記バッファの空き容量が所定の閾値を超える場合には、前記シリアルライトを一時中断し、前記新たな書き込みコマンドに含まれるユーザデータを含む新たな書き込みデータを、複数の前記不揮発性メモリに対して同じタイミングで分散して書き込む
    　請求項８に記載のメモリモジュール。
  14. 　前記不揮発性メモリを複数備え、
    　前記コントローラは、ユーザデータを含む書き込みコマンドを受信すると、受信した前記ユーザデータと、受信した前記ユーザデータに基づいて生成した、相対的に低ビット数の誤り訂正を可能とする第１の誤り訂正データとを用いて複数の第１のコードワードを生成した後、生成した複数の前記第１のコードワードと、生成した前記第１のコードワードに基づいて生成した、相対的に高ビット数の誤り訂正を可能とする第２の誤り訂正データとを用いて第２のコードワードを生成し、生成した前記第２のコードワードを含むデータを書き込みデータとして出力する
    　請求項１に記載のメモリモジュール。
  15. 　前記コントローラは、複数の前記第１のコードワードにおける前記ユーザデータを、前記ユーザデータのサイズに応じた数の第１の不揮発性メモリに分散して書き込み、複数の前記第１のコードワードにおける前記第１の誤り訂正データを１つの第２の不揮発性メモリに書き込み、前記第２のコードワードにおける前記第２の誤り訂正データを１つの第３の不揮発性メモリに書き込む
    　請求項１４に記載のメモリモジュール。
  16. 　前記コントローラは、前記第２のコードワードに基づいて、ＸＯＲ パリティを生成し、生成した前記ＸＯＲ パリティを１つの第４の不揮発性メモリに書き込む
    　請求項１５に記載のメモリモジュール。
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