WO2021220737A1 - 複合基板の製造方法および複合基板 - Google Patents

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Definitions

  • the present invention relates to a composite substrate used as a material for a surface acoustic wave device and a method for manufacturing the composite substrate.
  • SAW surface acoustic wave
  • FIG. 1 shows a graph of the coefficients of thermal expansion of various materials.
  • FIG. 2 shows an actual example of the spectrum of the reflectance coefficient (S11) in a resonator manufactured from a composite substrate in which an LT film having a thickness of 20 ⁇ m is laminated on a silicon substrate.
  • S11 the reflectance coefficient
  • the bonded surface of LT is roughened with free abrasive grains (wrapping treatment) to obtain a roughness of about 300 nm by Ra, and then bonded to a support wafer via an intervening layer.
  • This method has an advantage that the rough surface generated in the process (slicing process, lapping process, grinding process, etc.) used in wafer fabrication can be used as it is.
  • FIG. 3 shows an example of the result of a thermal shock test on a wafer manufactured by the method of Patent Document 1. After the thermal shock test, it can be seen that the insertion loss increases and the bandwidth becomes narrower than before the test. As a result of investigating the cause of this deterioration of characteristics, it was found that one of the causes was a crack extending from the rough surface of the LT and the intervening layer to the LT film. The cracks sometimes reach the surface of the wafer. Cracks occur due to the extremely large difference in the coefficient of thermal expansion between LT and Si, and as the thermal shock is repeated, minute defects in the LT film near the interface between the LT and the intervening layer become cracks, resulting in characteristics. Until it affects.
  • an object of the present invention is to provide a composite substrate capable of improving temperature characteristics while suppressing the occurrence of cracks, and a method for manufacturing such a composite substrate.
  • the method for manufacturing a composite substrate involves a step of preparing a piezoelectric material substrate having a rough surface and a chemical method for roughening the rough surface of the piezoelectric material substrate.
  • a step of removing the damaged layer by etching with a step a step of depositing an intervening layer on the rough surface of the substrate of the piezoelectric material from which the damaged layer has been removed, a step of flattening the surface of the deposited intervening layer, and a piezoelectric material.
  • the substrate is provided with a step of bonding a support substrate having a coefficient of thermal expansion smaller than that of the piezoelectric material via a deposited interposition layer, and a step of thinning the substrate of the piezoelectric material after bonding.
  • a support substrate having a coefficient of thermal expansion smaller than that of the piezoelectric material via a deposited interposition layer
  • a step of thinning the substrate of the piezoelectric material after bonding As the piezoelectric material, lithium tantalate (LT) or lithium niobate (LN) is suitable.
  • the rough surface is preferably a surface whose surface roughness is larger than about 0.03 ⁇ m in arithmetic average roughness Ra.
  • the surface activation treatment may be any one of ozone water treatment, UV ozone treatment, ion beam treatment, and plasma treatment.
  • the intervening layer may include any one of SiO 2 , SiON, SiC, SiC, AlN, Al 2 O 3 , Y 2 O 3 , TiO 2 , Ta 2 O 5 , and ZrO 2 .
  • the substrate of the piezoelectric material in the step of thinning the substrate of the piezoelectric material, may be ground and / or polished.
  • the substrate of the piezoelectric material may be implanted with ions in advance, and the substrate of the piezoelectric material may be thinned by peeling at the ion implantation interface in the step of thinning the substrate after bonding.
  • ion implantation may include any of H + or H 2 +.
  • the composite substrate according to the embodiment of the present invention is a composite substrate in which a substrate made of a piezoelectric material and a support substrate having a smaller coefficient of thermal expansion than that of the piezoelectric material are bonded together via an intervening layer.
  • the interface of the piezoelectric material with the intervening layer in the substrate is a rough surface from which the damaged layer has been removed, and the piezoelectric material is lithium tantalate (LT) or lithium niobate (LN). It is characterized by.
  • the interface of the intervening layer with the support substrate is characterized by being a flattened surface.
  • the rough surface is preferably a surface whose surface roughness is larger than about 0.03 ⁇ m in arithmetic average roughness Ra.
  • the sample used was a sample obtained by lapping the surface of an LT wafer with GC (green silicon carbide) No. 3000 abrasive grains.
  • SEM transmission electron microscopy
  • TEM transmission electron microscopy
  • the cross-sectional TEM image at this time is shown in FIG.
  • the cracked layer is removed by chemically etching the vicinity of the cracked surface by a method that does not use a mechanical or physical method. Thereby, cracks can be reduced.
  • the cross-sectional TEM image after etching is shown in FIG. Then, by laminating after this chemical etching, a composite wafer resistant to thermal shock can be obtained.
  • a substrate 2 made of a piezoelectric material having a rough surface (rough surface) 21 is prepared (FIG. 6 (a)).
  • the piezoelectric material lithium tantalate (LT) or lithium niobate (LN) is suitable.
  • the rough surface means, for example, a surface whose surface roughness is larger than about 0.03 ⁇ m in arithmetic average roughness Ra.
  • the damage layer 22 exists in the vicinity of the rough surface 21.
  • the rough surface 21 of the substrate of the piezoelectric material is etched by a chemical method to remove the damaged layer 22 (FIG. 6 (b)).
  • the etching may be chemical etching (wet etching) with a solution or dry etching.
  • the intervening layer 3 is deposited on the rough surface 21 of the substrate of the piezoelectric material from which the damaged layer has been removed by etching (FIG. 6 (c)).
  • the intervening layer 3 may include any one of SiO 2 , SiON, SiC, SiC, AlN, Al 2 O 3 , Y 2 O 3 , TiO 2 , Ta 2 O 5 , and ZrO 2 .
  • the interposition layer 3 is preferably deposited with a thickness sufficient to fill the unevenness of the rough surface, and more preferably to a thickness sufficient to secure a sufficient polishing allowance.
  • the surface of the deposited interposition layer 3 becomes a rough surface that imitates the rough surface 21 of the piezoelectric substrate 2.
  • the surface of the deposited interposition layer 3 is flattened to form a bonded surface 31 (FIG. 6 (d)).
  • the method of flattening is arbitrary, but it is preferable to flatten by polishing, for example.
  • the support substrate 4 is separately prepared (FIG. 6 (e)).
  • the support substrate 4 is a substrate made of a material having a coefficient of thermal expansion smaller than that of a piezoelectric material (LT or LN), and for example, a substrate such as Si, sapphire, glass, or quartz may be used.
  • the prepared piezoelectric material substrate 2 and the support substrate 4 are bonded to each other via the intervening layer 3 of the substrate 2 (FIG. 6 (f)).
  • the surface activation treatment may be any one of ozone water treatment, UV ozone treatment, ion beam treatment, plasma treatment, or a combination thereof.
  • the substrate 2 of the piezoelectric material after bonding is thinned to obtain a composite substrate 1 (FIG. 6 (g)).
  • the substrate 2 made of a piezoelectric material may be thinned by grinding and / or polishing.
  • ions such as H + ions or H 2 + ions are implanted in advance into the piezoelectric material substrate 2 at any stage before bonding, and the layers are thinned by peeling at the ion implantation interface after bonding. May be good.
  • Example 2 A wafer of as-slice (cut out from an ingot into a wafer shape) was prepared and lapped with GC (green silicon carbide) No. 3000 abrasive grains. Then, dry etching was performed to remove the damaged part of the surface layer. A dry etching apparatus RIE-10NR manufactured by SAMCO was used for dry etching, and a mixed gas of CF 4 and O 2 was used as the etching gas. When the cross section after etching was observed, it was found that the minute cracks existing in the vicinity of the surface had disappeared as in Example 1. From this, it can be seen that the removal of the damaged layer can be performed by any method as long as it is a chemical method.
  • RIE-10NR manufactured by SAMCO
  • Example 3 Various roughening treatments (as slice, grinding wheel # 1700, grinding wheel # 4000, GC # 1000 lap, GC # 2500 lap, GC # 4000 lap) were applied to the LT wafer. Wafers of each level were subjected to the etching of Example 1 for 0 hours, 2 hours, 4 hours, or 6 hours to prepare wafers. Then, after cleaning each wafer, SiO 2 was formed into a film of about 6 ⁇ m by a chemical vapor deposition method (CVD). Subsequently, after heat treatment at 300 ° C., the surface was polished to a mirror surface by about 3 to 4 ⁇ m. The wafer thus obtained and the silicon wafer as the support wafer were bonded after plasma activation.
  • CVD chemical vapor deposition method
  • each wafer thus obtained was subjected to a thermal shock test of ⁇ 50 ° C. to 135 ° C. 300 times. In the thermal shock test, the residence time at each temperature was 10 minutes. The transition time of each temperature was set to about 15 seconds. After that, the number of defects was counted visually from the LT side under a condensing light. If the cracks are extended and reach the surface layer, they become bright spots under the condensing lamp, so that they can be visually evaluated. The evaluation results of each wafer are shown in FIG. From this result, it can be seen that defects caused by cracks can be reduced by performing etching. Further, it can be seen that the larger the roughness before etching, the longer the etching process time required to eliminate defects.
  • Example 4 Various roughening treatments (as slice, grinding wheel # 1500, grinding wheel # 4000, GC # 1000 lap, GC # 3000 lap, GC # 4000 lap) were applied to the LT wafer. Wafers of each level were subjected to the etching of Example 2 for 0 minutes, 10 minutes, 20 minutes, or 40 minutes, and after cleaning, SiO 2 was set to about 6 ⁇ m by chemical vapor deposition (CVD). A film was formed. Subsequently, after heat treatment at 300 ° C., the surface was polished to a mirror surface by about 3 to 4 ⁇ m. The wafer thus obtained and the silicon wafer as the support wafer were bonded after plasma activation.
  • CVD chemical vapor deposition
  • the LT wafer side was ground and polished to reduce the LT to 10 ⁇ m.
  • Each wafer thus obtained was subjected to a thermal shock test of ⁇ 50 ° C. to 135 ° C. 300 times. In the thermal shock test, the residence time at each temperature was 10 minutes. The transition time of each temperature was set to about 15 seconds. After that, the number of defects was counted visually from the LT side under a condensing light. If the cracks are extended and reach the surface layer, they become bright spots under the condensing lamp, so that they can be visually evaluated. The results were almost the same as in FIG. 7, and it was found that the characteristics can be improved by removing the damaged layer by a chemical method.
  • Example 5 Various roughening treatments (grinding wheel # 1500, grinding wheel # 4000, GC # 1000 lap, GC # 3000 lap, GC # 4000 lap) were applied to the LT wafer. Wafers of each level were subjected to the etching of Example 1 for 0 hours, 2 hours, 4 hours, or 6 hours to prepare wafers, and after cleaning, SiO 2 , SiON, SiC, SiC, AlN, Al 2 O. Any one of 3 , Y 2 O 3 , TIO 2 , Ta 2 O 5 , and ZrO 2 was deposited by a physical chemical vapor deposition method (PVD) in an amount of about 6 ⁇ m.
  • PVD physical chemical vapor deposition method
  • the surface was polished to a mirror surface by about 3 to 4 ⁇ m.
  • the wafer thus obtained and the silicon wafer as the support wafer were bonded after plasma activation.
  • the LT wafer side was ground and polished to reduce the LT to 10 ⁇ m.
  • Each wafer thus obtained was subjected to a thermal shock test of ⁇ 50 ° C. to 135 ° C. 300 times. In the thermal shock test, the residence time at each temperature was 10 minutes. The transition time of each temperature was set to about 15 seconds. After that, the number of defects was counted from the LT side under the condensing light. The result was equivalent to that of Example 3. From this result, it was found that this method does not depend on the type of intervening layer and the film forming method.
  • Example 6 The support wafer was changed to sapphire, glass, and quartz, and other wafers were prepared and evaluated under the same conditions as in Example 3. In this case as well, the same tendency as in Example 3 was shown. That is, defects caused by cracks can be reduced by etching, and the larger the roughness before etching, the longer the etching treatment time required to eliminate the defects. From this, it was found that this method does not depend on the support wafer.
  • the production method according to the present invention can obtain a composite substrate capable of suppressing the occurrence of cracks and improving the temperature characteristics.

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Abstract

クラックの発生を抑制しつつ温度特性を向上させることのできる複合基板およびこのような複合基板の製造方法を提供する。　本発明に係る複合基板の製造方法は、荒れた面を有する圧電材料の基板を用意するステップと、圧電材料の基板の荒れた面を、化学的手法によりエッチングしてダメージ層を除去するステップと、ダメージ層が除去された圧電材料の基板の荒れた面に介在層を堆積するステップと、堆積した介在層の表面を平坦化するステップと、圧電材料の基板を、堆積した介在層を介して、熱膨張係数が圧電材料と比較し小さい支持基板とを貼り合せるステップと、貼り合わせ後の圧電材料の基板を薄化するステップとを備える。圧電材料としてはタンタル酸リチウム（ＬＴ）またはニオブ酸リチウム（ＬＮ）が好適である。

Description

複合基板の製造方法および複合基板
　本発明は、弾性表面波デバイスの材料等として用いる複合基板およびその製造方法に関する。
　近年、スマートフォンに代表される移動体通信の市場において、通信量が急激に増大している。この問題に対応するために必要なバンド数を増やす中、必然的に各種部品の小型化、高性能化が必須となってきている。一般的な圧電材料であるタンタル酸リチウム（Lithium Tantalate：ＬＴ）やニオブ酸リチウム（Lithium Niobate：ＬＮ）は、表面弾性波（ＳＡＷ）デバイスの材料として広く用いられている。しかし、これらの材料は大きな電気機械結合係数を有し広帯域化が可能である反面、温度安定性が低く温度変化により対応できる周波数がシフトしてしまうという問題点を有する。これは、タンタル酸リチウムやニオブ酸リチウムが非常に高い熱膨張係数を有することに起因する。
　この問題を低減するために、タンタル酸リチウム（ＬＴ）やニオブ酸リチウム（ＬＮ）に、熱膨張係数の小さい材料を貼り合せ、ＬＴもしくはＬＮ側を研削等で数μｍ～数十μｍに薄化し、複合基板（複合ウェーハ）を得る方法が提案されている。また、低膨張係数材料（サファイア、シリコン等）からなる支持ウェーハを貼り合せることでＬＴの熱膨張を抑え、温度特性を改善する方法も提案されている（例えば、非特許文献１を参照）。参考までに各種材料の熱膨張係数をグラフ化したものを図１に示す。
　しかし、この方法には、薄いＬＴ膜を支持ウェーハに積層することで反共振周波数帯にスプリアスと呼ばれるノイズが発生するという問題がある。このノイズはＬＴ膜と支持ウェーハとの界面からの反射により発生する。例として、シリコン基板上に２０μｍ厚のＬＴ膜を積層した複合基板から作製した共振器における反射係数（Ｓ１１）のスペクトラムの実例を図２に示す。図２において、スペクトラムの山と谷の差をスプリアス強度(amplitude)と定義している。
　この問題を解決するために、特許文献１では、ＬＴの貼り合せ面を遊離砥粒で荒らして（ラップ処理）Ｒａで３００ｎｍ程度の粗さを得てから支持ウェーハと介在層を介して貼り合せる方法により、スプリアスを抑えることに成功している。この方法は、ウェーハ作製の際に用いる工程（スライス処理、ラップ処理、研削処理等）で生じる荒れた面をそのまま使えるという利点がある。
　ただし、特許文献１の方法はスプリアス抑制に極めて効果的ではあるものの、信頼性試験の一つである熱衝撃試験（高温と低温域を短時間で行き来する試験）を繰り返す内に、フィルター特性が劣化するという問題を有している。図３は、特許文献１の方法により作製したウェーハに対する熱衝撃試験の結果の一例を示している。熱衝撃試験後は、試験前と比較して挿入損失が増大するとともに帯域幅が狭くなっていることが分かる。この特性劣化の原因を調査したところ、ＬＴと介在層の荒れた面からＬＴ膜に伸長する亀裂（クラック）が原因の一つであることが判明した。クラックは、ときにはウェーハ表面にまで達することもある。クラックは、ＬＴとＳｉの熱膨張係数の差が極めて大きいことに起因して発生し、熱衝撃を繰り返す内にＬＴと介在層との界面近傍のＬＴ膜内の微小欠陥がクラックとなり、特性に及ぼすまでとなる。
　一方、熱膨張係数が小さいＳｉを支持ウェーハとすることで、ＬＴが持つ温度特性（温度による特性の変動）を向上させることができるという利点は捨てがたい。クラックの問題と温度特性の向上を両立させることは大変困難と言える。
特許第６２５０８５６号
電波新聞ハイテクノロジー２０１２年１１月８日「スマートフォンのＲＦフロントエンドに用いられるＳＡＷ－Ｄｕｐｌｅｘｅｒの温度補償技術」
　このような問題に鑑み、本発明は、クラックの発生を抑制しつつ温度特性を向上させることのできる複合基板およびこのような複合基板の製造方法を提供することを目的とする。
　上記の課題を解決すべく、本発明の実施形態に係る複合基板の製造方法は、荒れた面を有する圧電材料の基板を用意するステップと、圧電材料の基板の荒れた面を、化学的手法によりエッチングしてダメージ層を除去するステップと、ダメージ層が除去された圧電材料の基板の荒れた面に介在層を堆積するステップと、堆積した介在層の表面を平坦化するステップと、圧電材料の基板を、堆積した介在層を介して、熱膨張係数が圧電材料と比較し小さい支持基板とを貼り合せるステップと、貼り合わせ後の圧電材料の基板を薄化するステップとを備える。なお、圧電材料としては、タンタル酸リチウム（ＬＴ）またはニオブ酸リチウム（ＬＮ）が好適である。また、荒れた面とは、表面粗さが算術平均粗さＲａにおいて０．０３μｍ程度より大きい面とするとよい。
　本発明では、ダメージ層を除去するステップにおいて、溶液による化学エッチングを行うとよい。あるいは、ダメージ層を除去するステップにおいて、ドライエッチングを行ってもよい。
　本発明では、貼り合せるステップの前に圧電材料の基板および支持基板の双方もしくは片方に表面活性化処理を施すとよい。表面活性化処理が、オゾン水処理、ＵＶオゾン処理、イオンビーム処理、プラズマ処理のいずれかとするとよい。
　本発明では、介在層は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＡｌＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、およびＺｒＯ２の何れかを含むとよい。
　本発明では、圧電材料の基板を薄化するステップにおいて、圧電材料の基板を研削および／または研磨により行うとよい。あるいは、圧電材料の基板に予めイオン注入を施し、貼り合せ後に圧電材料の基板を薄化するステップにおいてイオン注入界面で剥離を行うことで薄化を行ってもよい。この場合、注入するイオンがＨ＋もしくはＨ２ ＋の何れかを含むとよい。
　また、本発明の実施形態に係る複合基板は、圧電材料の基板と熱膨張係数が圧電材料と比較し小さい支持基板とが、介在層を介して貼り合わされた複合基板である。当該複合基板において、圧電材料の基板における介在層との界面は、ダメージ層が除去された荒れた面となっており、圧電材料がタンタル酸リチウム（ＬＴ）またはニオブ酸リチウム（ＬＮ）であることを特徴とする。また、介在層における支持基板との界面は、平坦化された面となっていることを特徴とする。なお、荒れた面とは、表面粗さが算術平均粗さＲａにおいて０．０３μｍ程度より大きい面とするとよい。
各種材料の熱膨張係数を対比して示すグラフである。 従来の複合基板から作製した共振器における反射係数のスペクトラムを示す。 従来の方法により作製したウェーハに対する熱衝撃試験の結果を示す。 ラップ処理により荒らしたＬＴウェーハの表面近傍における断面ＴＥＭ像を示す。 エッチング後のＬＴウェーハの表面近傍における断面ＴＥＭ像を示す。 複合基板１を作製する手順を示す図である。 実施例３において作製した各ウェーハの評価結果を示す図である。
　以下、本発明の実施形態について詳細に説明するが、本発明は、これらに限定されるものではない。
　この問題を解決するために、本発明者は先ず、欠陥の詳細な調査を行った。用いた試料は、ＬＴウェーハの表面をＧＣ(緑色炭化珪素)３０００番の砥粒でラップ処理をしたものである。断面観察には、一般的に使用される表面観察型のＳＥＭ（走査電子顕微鏡法）では、明瞭には見えなかったが、内部の結晶欠陥まで観察できる透過型のＴＥＭ（透過型顕微鏡法）で観察すると、表面近傍に無数のクラックが存在することが判明した。このときの断面ＴＥＭ像を図４に示す。本発明では、このクラックの入った表面近傍を、機械的・物理的手法を用いない方法で化学エッチングすることでクラックの入った層を除去する。これにより、クラックを低減することができる。エッチング後の断面ＴＥＭ像を図５に示す。そして、この化学エッチングの後に貼り合せを行うことで、熱衝撃に強い複合ウェーハとすることができる。
　本発明を用いた複合基板１を作製する手順を、図６を参照しつつ説明する。
　はじめに、荒れた面（粗面）２１を有する圧電材料の基板２を用意する（図６（ａ））。圧電材料としては、タンタル酸リチウム（ＬＴ）またはニオブ酸リチウム（ＬＮ）が好適である。荒れた面とは、例えば表面粗さが算術平均粗さＲａにおいて０．０３μｍ程度より大きい面を指す。粗面２１の近傍にはダメージ層２２が存在する。続いて、圧電材料の基板の荒れた面２１を、化学的手法によりエッチングしてダメージ層２２を除去する（図６（ｂ））。このとき、エッチングは溶液による化学エッチング（ウェットエッチング）としてもよいし、ドライエッチングとしてもよい。続いて、エッチングによりダメージ層が除去された圧電材料の基板の荒れた面２１に介在層３を堆積する（図６（ｃ））。介在層３は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＡｌＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、およびＺｒＯ２の何れかを含むとよい。介在層３は、荒れた面の凹凸を埋めるのに十分な厚みで堆積されるとよく、さらに十分な研磨代を確保できる程度の厚みとすることがより好ましい。堆積された介在層３の表面は、圧電体の基板２の粗面２１に倣った荒れた面となる。続いて、堆積した介在層３の表面を平坦化して張り合わせ面３１とする（図６（ｄ））。平坦化の方法は任意であるが、例えば研磨により平坦化するとよい。
　以上のようにして介在層３を設けた圧電材料の基板２を用意するのと並行して、支持基板４を別途用意する（図６（ｅ））。支持基板４は、熱膨張係数が圧電材料（ＬＴまたはＬＮ）と比較して小さい材料の基板であり、例えば、Ｓｉ、サファイア、ガラス、石英などの基板を用いるとよい。
　続いて、用意した圧電材料の基板２と支持基板４を、基板２の介在層３を介して貼り合わせる（図６（ｆ））。このとき、貼り合わせに先立ち、圧電材料の基板２と支持基板４に双方もしくは片方に表面活性化処理を施すことがよい。表面活性化処理は、オゾン水処理、ＵＶオゾン処理、イオンビーム処理、プラズマ処理のいずれか、またはこれらの組み合わせとするとよい。
　続いて、貼り合わせ後の圧電材料の基板２を薄化して、複合基板１を得る（図６（ｇ））。このとき、例えば、圧電材料の基板２を研削および／または研磨により薄化するとよい。あるいは、貼り合わせ前のいずれかの段階で圧電材料の基板２に予めＨ＋イオンもしくはＨ２ ＋イオン等のイオンを注入しておき、貼り合せ後にイオン注入界面で剥離を行うことで薄化してもよい。
〔実施例１〕
　アズスライス（インゴットからウェーハ状に切りだしたもの）のウェーハを用意し、ＧＣ（緑色炭化珪素）３０００番（＃３０００）の砥粒でラップ処理を施した。その後、化学的なエッチングを施し、表層のダメージ部分を取り除いた。エッチングに用いた溶液は、応用物理学会春季学術講演会講演予稿集11p-D5-7(2015)に記載のあるＨＦ：ＨＮＯ３＝２：３の溶液を用いた。図５に示すエッチング後の断面ＴＥＭ像を観察すると、表面近傍に存在していた微小なクラックが消えていることが判明した。
〔実施例２〕
　アズスライス（インゴットからウェーハ状に切りだしたもの）のウェーハを用意し、ＧＣ（緑色炭化珪素）３０００番の砥粒でラップ処理を施した。その後、ドライエッチングを施し、表層のダメージ部分を取り除いた。ドライエッチングにはサムコ社製のドライエッチング装置ＲＩＥ－１０ＮＲを用い、エッチングガスにはＣＦ４とＯ２の混合ガスを用いた。エッチング後の断面を観察すると実施例１と同様、表面近傍に存在していた微小なクラックが消えていることが判明した。このことから、ダメージ層の除去は化学的手法であれば方法を問わないことがわかる。
〔実施例３〕
　各種の荒らし処理（アズスライス、研削ホイール＃１７００、研削ホイール＃４０００、ＧＣ＃１０００ラップ、ＧＣ＃２５００ラップ、ＧＣ＃４０００ラップ）をＬＴウェーハに施した。それぞれの水準のウェーハに、実施例１のエッチングを、０時間、２時間、４時間、または６時間施したものを作製した。そして、各ウェーハを洗浄した後、化学気相成長法（ＣＶＤ）でＳｉＯ２を６μｍ程度成膜した。続いて３００℃の熱処理の後に表面を３～４μｍ程度研磨し、鏡面化した。このようにして得たウェーハと支持ウェーハであるシリコンウェーハとをプラズマ活性化の後に貼り合せた。そして、１２０℃の熱処理を施した後、ＬＴウェーハ側を研削・研磨し、ＬＴを１０μｍまで薄化した。このようにして得た各ウェーハに－５０度～１３５度の熱衝撃試験を３００回施した。熱衝撃試験では、それぞれの温度での滞留時間は１０分とした。また各温度の遷移時間は１５秒程度とした。然る後に、集光灯下でＬＴ側から目視して欠陥の数を数えた。なお、クラックが伸長し、表層まで達しているものは集光灯の下で輝点となるので目視での評価が可能となる。各ウェーハの評価結果を図７に示す。
　この結果より、エッチングを施すことでクラック起因の欠陥を低減できることが分かる。また、エッチング前の粗さが大きいものほど、欠陥を無くすために必要なエッチング処理の時間が長くなることが分かる。
〔実施例４〕
　各種の荒らし処理（アズスライス、研削ホイール＃１５００、研削ホイール＃４０００、ＧＣ＃１０００ラップ、ＧＣ＃３０００ラップ、ＧＣ＃４０００ラップ）をＬＴウェーハに施した。それぞれの水準のウェーハに、実施例２のエッチングを、０分、１０分、２０分、または４０分施したものを作製し、洗浄の後に化学気相成長法（ＣＶＤ）でＳｉＯ２を６μｍ程度成膜した。続いて３００℃の熱処理の後に表面を３～４μｍ程度研磨し、鏡面化した。このようにして得たウェーハと支持ウェーハであるシリコンウェーハとをプラズマ活性化の後に貼り合せた。そして、１２０℃の熱処理の後、ＬＴウェーハ側を研削・研磨し、ＬＴを１０μｍまで薄化した。このようにして得た各ウェーハに－５０度～１３５度の熱衝撃試験を３００回施した。熱衝撃試験では、それぞれの温度での滞留時間は１０分とした。また各温度の遷移時間は１５秒程度とした。然る後に、集光灯下でＬＴ側から目視して欠陥の数を数えた。なお、クラックが伸長し、表層まで達しているものは集光灯の下で輝点となるので目視での評価が可能となる。結果は図７とほぼ同等であり、ダメージ層を化学的手法で取り除くことで、特性を向上させることができることが判明した。
〔実施例５〕
　各種の荒らし処理（研削ホイール＃１５００、研削ホイール＃４０００、ＧＣ＃１０００ラップ、ＧＣ＃３０００ラップ、ＧＣ＃４０００ラップ）をＬＴウェーハに施した。それぞれの水準のウェーハに、実施例１のエッチングを、０時間、２時間、４時間、または６時間施したものを作製し、洗浄の後にＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＡｌＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、およびＺｒＯ２の何れかを物理的化学蒸着法（ＰＶＤ）で６μｍ程度成膜した。続いて３００℃の熱処理の後に表面を３～４μｍ程度研磨し、鏡面化した。このようにして得たウェーハと支持ウェーハであるシリコンウェーハとをプラズマ活性化の後に貼り合せた。そして、１２０℃の熱処理の後にＬＴウェーハ側を研削・研磨し、ＬＴを１０μｍまで薄化した。このようにして得た各ウェーハに－５０度～１３５度の熱衝撃試験を３００回施した。熱衝撃試験では、それぞれの温度での滞留時間は１０分とした。また各温度の遷移時間は１５秒程度とした。然る後にＬＴ側から欠陥の数を集光灯下で数えた。結果は、実施例３と同等となった。この結果から、この方法は介在層の種類や成膜方法に依存しないことが判明した。
〔実施例６〕
　支持ウェーハをサファイア、ガラス、及び石英に変更して、その他は実施例３と同じ条件でウェーハを作製し、評価した。この場合も実施例３と同様の傾向を示した。すなわち、エッチングを施すことでクラック起因の欠陥を低減でき、エッチング前の粗さが大きいものほど、欠陥を無くすために必要なエッチング処理の時間が長くなった。このことから、本方法は支持ウェーハに依存しないことが判明した。
　以上で説明した実施形態及び各実施例によれば、本発明に係る製造方法により、クラックの発生が抑制され、温度特性を向上させることのできる複合基板の得ることができることがわかる。
　上記実施形態及び実施例は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１　複合基板
２　基板
３　介在層
４　支持基板

Claims (11)

  1. 　荒れた面を有する圧電材料の基板を用意するステップと、
    　前記圧電材料の基板の荒れた面を、化学的手法によりエッチングしてダメージ層を除去するステップと、
    　前記ダメージ層が除去された前記圧電材料の基板の荒れた面に介在層を堆積するステップと、
    　堆積した前記介在層の表面を平坦化するステップと、
    　前記圧電材料の基板を、堆積した前記介在層を介して、熱膨張係数が前記圧電材料と比較し小さい支持基板とを貼り合せるステップと、
    　貼り合わせ後の前記圧電材料の基板を薄化するステップと
    　を備え、
    　前記圧電材料がタンタル酸リチウム（ＬＴ）またはニオブ酸リチウム（ＬＮ）であることを特徴とする複合基板の製造方法。
  2. 　前記ダメージ層を除去するステップにおいて、溶液による化学エッチングを行うことを特徴とする請求項１に記載の複合基板の製造方法。
  3. 　前記ダメージ層を除去するステップにおいて、ドライエッチングを行うことを特徴とする請求項１に記載の複合基板の製造方法。
  4. 　前記貼り合せるステップの前に前記圧電材料の基板および前記支持基板の双方もしくは片方に表面活性化処理を施すことを特徴とする請求項１から３のいずれかに記載の複合基板の製造方法。
  5. 　表面活性化処理が、オゾン水処理、ＵＶオゾン処理、イオンビーム処理、プラズマ処理のいずれかであることを特徴とする請求項４に記載の複合基板の製造方法。
  6. 　介在層がＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＡｌＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、およびＺｒＯ２の何れかを含むことを特徴とする請求項１に記載の複合基板の製造方法。
  7. 　前記圧電材料の基板を薄化するステップにおいて、前記圧電材料の基板を研削および／または研磨により行うことを特徴とする請求項１から６のいずれか１項に記載の複合基板の製造方法。
  8. 　前記圧電材料の基板に予めイオン注入を施し、貼り合せ後に前記圧電材料の基板を薄化するステップにおいてイオン注入界面で剥離を行うことで薄化を行うことを特徴とする請求項１から６のいずれか１項に記載の複合基板の製造方法。
  9. 　注入するイオンがＨ＋もしくはＨ２ ＋の何れかを含むことを特徴とする請求項８に記載の複合基板の製造方法。
  10. 　圧電材料の基板と熱膨張係数が前記圧電材料と比較し小さい支持基板とが、介在層を介して貼り合わされた複合基板であって、
    　前記圧電材料の基板における前記介在層との界面は、ダメージ層が除去された荒れた面となっており、
    　前記圧電材料がタンタル酸リチウム（ＬＴ）またはニオブ酸リチウム（ＬＮ）であることを特徴とする複合基板。
  11. 　前記介在層における前記支持基板との界面は、平坦化された面となっていることを特徴とする請求項１０に記載の複合基板。
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