WO2021157218A1 - 複合基板およびその製造方法 - Google Patents

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昌次 秋山
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Definitions

  • the present invention relates to a composite substrate used as a material for a surface acoustic wave device and a method for manufacturing the composite substrate.
  • SAW surface acoustic wave
  • Non-Patent Document 1 A method for obtaining a composite substrate (composite wafer) has been proposed (Non-Patent Document 1). Further, after ion implantation of hydrogen or the like is performed into the LT or LN wafer in advance so that the wafer can be separated at the ion implantation interface, a support wafer made of a low expansion coefficient material (sapphire, silicon, etc.) is bonded to increase the bonding strength.
  • FIG. 1 shows a graph of the coefficients of thermal expansion of various materials.
  • the above method has a manufacturing problem.
  • some heat treatment is required in order to increase the bonding strength.
  • the LT or LN wafer is cracked due to the difference in expansion coefficient between the two wafers, and the entire bonded composite wafer is damaged.
  • an object of the present invention is to provide a method for manufacturing a composite substrate capable of suppressing damage due to heat treatment after bonding, and a composite substrate manufactured by the manufacturing method.
  • the method for manufacturing a composite substrate according to the embodiment of the present invention is a method for manufacturing a composite substrate in which a piezoelectric wafer which is a lithium tantalate wafer or a lithium niobate wafer and a support wafer are bonded to each other.
  • This manufacturing method is a step of laminating a piezoelectric wafer and a support wafer, and a step of heat-treating the wafers laminating in the laminating process with the non-bonded surface of the piezoelectric wafer being a mirror surface. It is characterized by having.
  • a step of mirroring the non-bonded surface of the piezoelectric wafer after the step of bonding may be further included.
  • the roughness of the non-bonded surface of the piezoelectric wafer when the step of performing the heat treatment is performed is preferably 12 nm or less in arithmetic average roughness Ra.
  • the manufacturing method according to the present invention may further include a step of thinning the piezoelectric wafer after the step of performing the heat treatment.
  • the manufacturing method according to the present invention may further include a step of injecting ions from the bonding surface of the piezoelectric wafer to a depth that becomes a peeling interface before the step of bonding.
  • Ion species implanted in the step of implanting ions or equal to H + or H 2 +.
  • the thinning step may be performed by grinding and / or polishing.
  • the thinning step may be performed by ion implantation peeling.
  • the manufacturing method according to the present invention may further include a step of providing an interposition layer on the bonding surface of the piezoelectric wafer before the step of bonding.
  • the type of the intervening layer may be any of SiO 2 , SiON, SiN, and amorphous Si.
  • the surface roughness of the intervening layer provided on the bonded surface of the piezoelectric wafer is preferably 12 nm or less in arithmetic average roughness Ra.
  • the manufacturing method according to the present invention may further include a step of subjecting the piezoelectric wafer and / or the support wafer to a surface activation treatment before the step of laminating.
  • the surface activation treatment may include any one of plasma activation, vacuum ion beam activation, activation by ozone water treatment, and UV ozone treatment.
  • the support wafer may be selected from silicon, silicon with an oxide film, sapphire, glass, quartz, and alumina.
  • the composite substrate according to the present invention is characterized in that it is manufactured by any of the above manufacturing methods.
  • the composite substrate according to the present invention is a composite substrate in which a piezoelectric wafer, which is a lithium tantalate wafer or a lithium niobate wafer, and a support wafer are bonded together, and the non-bonded surface of the piezoelectric wafer is mirrored. It is characterized by being.
  • the back surface of the piezoelectric wafer (LT wafer or LN wafer) is generally rough and has not been mirrored. This is because it is necessary to reduce the unevenness of the front surface to the utmost in a wafer that needs to construct a fine pattern of several tens of nm, such as a state-of-the-art silicon CMOS circuit. Double side polished (double-sided polishing) wafers are used, whereas in SAW devices using LT or LN, the pattern is about several ⁇ m to sub ⁇ m, so even if the back surface is mirrored, the cost will only increase. The reason is that the benefits obtained are small.
  • the manufacturing equipment cannot recognize the transparent LN and LN (the position of the wafer cannot be specified by the image obtained using a camera or the like).
  • Another reason why double-sided polished products are rarely used is that there is a demand for roughening the back surface to make it opaque (that is, fogging treatment) in order to prevent this and make the wafer easier to recognize.
  • FIG. 2 shows a cross-sectional TEM photograph of the LT surface finished by grinding.
  • FIG. 2 is a cross-sectional TEM photograph of the LT after grinding with a No. 4000 grinding wheel (particle size of about 3 to 6 ⁇ m). From FIG. 2, it can be seen that innumerable cracks are present on the ground surface. These cracks are the starting points of the wafer to be damaged during the heat treatment, which greatly reduces the yield. Further, FIG.
  • FIG. 3 is a cross-sectional TEM photograph of the vicinity of the surface after lapping with abrasive grains of silicon carbide No. 2500. Unlike the case of FIG. 2, no cracks are observed, but unevenness is formed on the surface, and when stress is applied, the stress is concentrated on the uneven portion, and it is considered that the surface is easily damaged.
  • the heat treatment after bonding is performed with the back surface (that is, the non-bonded surface) of the piezoelectric wafer mirrored.
  • the resistance to heat treatment after bonding is significantly improved. This is because even if the substrate is deformed by the heat treatment after bonding, there are no cracks or irregularities that can be the starting points of cracks, so that the temperature at which the fracture occurs can be increased.
  • the piezoelectric wafer a piezoelectric wafer whose back surface is mirror-surfaced in advance may be used, or the back surface of the piezoelectric wafer may be mirror-surfaced after bonding.
  • the bonded surface is defined as the front surface, and the surface that is not the bonded surface is defined as the back surface.
  • Example 1 A silicon wafer having a diameter of 100 mm and a thickness of 0.55 mm was prepared, and a thermal oxide film (SiO 2 ) was grown at a temperature of 1000 ° C. by about 480 nm.
  • the lithium tantalate wafer (LT) used was a 42 ° Y-cut product with a thickness of 0.35 mm. It was confirmed that the surface roughness (bonded surface) of the LT wafer as the piezoelectric wafer and the silicon wafer as the support wafer was 0.3 nm or less in RMS.
  • Three types of LT wafers were prepared. The arithmetic mean roughness Ra of each back surface (non-bonded surface) was 0.45 nm, 15.2 nm, and 178.7 nm (measured by AFM in the range of 10 ⁇ m ⁇ 10 ⁇ m).
  • Example 2 A silicon wafer having a diameter of 100 mm and a thickness of 0.55 mm was prepared, and a thermal oxide film (SiO 2 ) was grown at a temperature of 1000 ° C. by about 480 nm.
  • the lithium tantalate wafer (LT) used was a 42 ° Y-cut product with a thickness of 0.35 mm. It was confirmed that the surface roughness (bonded surface) of the LT wafer as the piezoelectric wafer and the silicon wafer as the support wafer was 0.3 nm or less in RMS.
  • a plurality of LT wafers were prepared, and the arithmetic mean roughness Ra of each back surface (non-bonded surface) was changed from 0.27 nm (the lowest value that can be achieved by polishing) to 23.36 nm.
  • Example 3 A silicon wafer having a diameter of 100 mm and a thickness of 0.55 mm was prepared, and a thermal oxide film (SiO 2 ) was grown at a temperature of 1000 ° C. by about 480 nm. It was confirmed that the surface roughness of both the lithium tantalate wafer (LT) as the piezoelectric wafer and the silicon wafer as the support wafer was 0.3 nm or less in RMS.
  • the LT wafer previously, a dose of hydrogen molecule ion (H 2 +) at an energy of 100KeV have had been injected such that the 8 ⁇ 10 16 / cm 2.
  • the injection depth at this time is about 620 nm when viewed from the surface. This injection depth serves as a peeling interface during peeling.
  • Example 4 SiO 2 was formed as an intervening layer on the surface (bonded surface) of LT or LN at 300 nm by the PVD method (Physical vapor deposition), polished, and then subjected to the same treatment. Was done. The results were the same as in Examples 1 to 3. From this result, it was found that the presence or absence of the intervening layer does not affect the present invention. The results were the same when LN was used instead of LT.
  • Example 5 In the experiment of Example 4, the interposition layer was changed to SiO 2 formed by the CVD method, SiN, SiON, amorphous Si, etc., but the result was the same as that of Example 4. From this result, it was found that the type of intervening layer did not affect the present invention. The results were the same when LN was used instead of LT.
  • Example 6 A similar test was attempted by changing the surface activation treatment at the time of bonding in Example 3 to activation by vacuum ion beam activation, activation by ozone water treatment, or activation by UV ozone treatment. The result was the same as in Example 3. From this result, it was found that the present invention does not depend on the joining method.
  • Example 7 The same experiment as in Examples 1 to 3 was performed. However, the bonding surface side (surface) of the LT was roughened, and the arithmetic average roughness Ra was set to about 130 nm. SiO 2 was formed on this LT wafer by a CVD method to a thickness of about 5 ⁇ m, polished to about 2 ⁇ m, and mirror-finished. The surface roughness of the surface of SiO 2 at this time was 0.25 nm in arithmetic average roughness Ra. The remaining conditions were the same as in Examples 1 to 3, but the results were also the same as in Examples 1 to 3. From this result, it was found that the roughness of the surface side (bonded surface side) of the LT does not affect the present invention if there is an appropriate intervening layer.
  • Example 8 A silicon wafer having a diameter of 100 mm and a thickness of 0.55 mm was prepared, and a thermal oxide film (SiO 2 ) was grown at a temperature of 1000 ° C. by about 480 nm.
  • the lithium tantalate wafer (LT) used was a 42 ° Y-cut product with a thickness of 0.35 mm. It was confirmed that the surface roughness (bonded surface) of the LT wafer as the piezoelectric wafer and the silicon wafer as the support wafer was 0.3 nm or less in RMS. Ra on the back surface (non-bonded surface) of the LT wafer was 178.7 nm (measured by AFM in the range of 10 ⁇ m ⁇ 10 ⁇ m).
  • Example 9 In conducting the same experiments as in Examples 1 to 3, silicon, sapphire, alumina, glass, or quartz without an oxide film was used as the support wafer. The results were almost the same as those of Examples 1 to 3, and it was found that the results did not largely depend on the type of the support wafer. From this result, it can be inferred that the fracture occurs from the back surface of the LT or LN wafer rather than from the support wafer.
  • a composite substrate capable of suppressing damage due to heat treatment after bonding can be obtained by the manufacturing method according to the present invention.

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Abstract

貼り合わせ後の熱処理による破損を抑制することのできる複合基板の製造方法、ならびに当該製造方法により製造された複合基板を提供する。 本発明に係る複合基板の製造方法は、タンタル酸リチウムウェーハもしくはニオブ酸リチウムウェーハである圧電体ウェーハと支持ウェーハとが貼り合わされた複合基板を製造する方法である。この製造方法は、圧電体ウェーハと支持ウェーハとを貼り合わせる工程と、貼り合わせる工程にて張り合わされたウェーハに対し、圧電体ウェーハの非貼り合わせ面が鏡面とされた状態で、熱処理を行う工程と、を備えることを特徴とする。

Description

複合基板およびその製造方法
　本発明は、弾性表面波デバイスの材料等として用いる複合基板およびその製造方法に関する。
　近年、スマートフォンに代表される移動体通信の市場において、通信量が急激に増大している。この問題に対応するために必要なバンド数を増やす中、必然的に各種部品の小型化、高性能化が必須となってきている。一般的な圧電材料であるタンタル酸リチウム（Lithium Tantalate：ＬＴ）やニオブ酸リチウム（Lithium Niobate：ＬＮ）は、表面弾性波（ＳＡＷ）デバイスの材料として広く用いられている。しかし、これらの材料は大きな電気機械結合係数を有し広帯域化が可能である反面、温度安定性が低く温度変化により対応できる周波数がシフトしてしまうという問題点を有する。これは、タンタル酸リチウムやニオブ酸リチウムが非常に高い熱膨張係数を有することに起因する。
　この問題を低減するために、タンタル酸リチウム（ＬＴ）やニオブ酸リチウム（ＬＮ）に、膨張係数の小さい材料を貼り合せ、ＬＴもしくはＬＮ側を研削等で数μｍ～数十μｍに薄化し、複合基板（複合ウェーハ）を得る方法が提案されている（非特許文献１）。また、ＬＴまたはＬＮウェーハに予め水素等のイオン注入を行い、イオン注入界面で剥離が出来るようにしてから、低膨張係数材料（サファイア、シリコン等）からなる支持ウェーハを貼り合せ、接合強度を高めた後にイオン注入界面で剥離を行い、低熱膨張ウェーハ上に薄膜のＬＴやＬＮを積層する方法なども提案されている。このようにして製造された複合ウェーハはＬＴの熱膨張を抑え、温度特性を改善することが可能となる。参考までに各種材料の熱膨張係数をグラフ化したものを図１に示す。
電波新聞ハイテクノロジー2012年11月8日「スマートフォンのRFフロントエンドに用いられるSAW-Duplexerの温度補償技術」
　しかし、上記の方法には製造上の問題がある。一般に、ＬＴもしくはＬＮウェーハを、支持ウェーハとなる低熱膨張係数を有するウェーハに貼り合わせた後、接合強度を高めるために、ある程度の熱処理が必要となる。この際、両ウェーハの膨張係数の差からＬＴもしくはＬＮウェーハにクラックが入り、貼り合わせた複合ウェーハ全体が破損してしまうという問題である。
　このような問題に鑑み、本発明は、貼り合わせ後の熱処理による破損を抑制することのできる複合基板の製造方法、ならびに当該製造方法により製造された複合基板を提供することを目的とする。
　上記の課題を解決すべく、本発明の実施形態に係る複合基板の製造方法は、タンタル酸リチウムウェーハもしくはニオブ酸リチウムウェーハである圧電体ウェーハと支持ウェーハとが貼り合わされた複合基板を製造する方法である。この製造方法は、圧電体ウェーハと支持ウェーハとを貼り合わせる工程と、貼り合わせる工程にて張り合わされたウェーハに対し、圧電体ウェーハの非貼り合わせ面が鏡面とされた状態で、熱処理を行う工程と、を備えることを特徴とする。
　本発明では、圧電体ウェーハにおける非貼り合わせ面を、貼り合わせる工程より前に鏡面化する工程をさらに備えるとよい。あるいは、圧電体ウェーハにおける非貼り合わせ面を、貼り合わせる工程より後に鏡面化する工程をさらに含んでもよい。
　本発明では、熱処理を行う工程が実施されるときの圧電体ウェーハの非貼り合わせ面の粗さが算術平均粗さＲａで１２ｎｍ以下であるとよい。
　本発明に係る製造方法は、熱処理を行う工程より後で、圧電体ウェーハを薄化する工程をさらに備えるとよい。
　本発明に係る製造方法は、貼り合わせる工程より前に、圧電体ウェーハの貼り合わせ面から、剥離界面となる深さにイオンを注入する工程をさらに備えるとよい。イオンを注入する工程において注入するイオン種は、Ｈ＋またはＨ２ ＋とするとよい。
　本発明では、薄化する工程が、研削および／または研磨によりなされるとよい。あるいは、薄化する工程が、イオン注入剥離によりなされてもよい。
　本発明に係る製造方法は、貼り合わせる工程より前に、圧電体ウェーハの貼り合わせ面に介在層を設ける工程をさらに備えるとよい。介在層の種類は、ＳｉＯ２,ＳｉＯＮ,ＳｉＮ,アモルファスＳｉの何れかとするとよい。また、圧電体ウェーハの貼り合わせ面に設けた介在層の表面の粗さは、算術平均粗さＲａで１２ｎｍ以下とするとよい。
　本発明に係る製造方法は、貼り合わせる工程より前に、圧電体ウェーハおよび／または支持ウェーハに表面活性化処理を施す工程をさらに備えるとよい。表面活性化処理は、プラズマ活性化、真空イオンビーム活性化、オゾン水処理による活性化、ＵＶオゾン処理の何れかを含むとよい。
　本発明では、支持ウェーハは、シリコン、酸化膜付きシリコン、サファイア、ガラス、石英、およびアルミナから選ばれるとよい。
　本発明に係る複合基板は、上記何れかの製造方法により作製されることを特徴とする。
　また、本発明に係る複合基板は、タンタル酸リチウムウェーハもしくはニオブ酸リチウムウェーハである圧電体ウェーハと支持ウェーハとが貼り合わされた複合基板であって、圧電体ウェーハの非貼り合わせ面が鏡面化されていることを特徴とする。
各種材料の熱膨張係数を対比して示すグラフである。 ＬＴウェーハの表面を研削で仕上げたものの断面ＴＥＭ写真である。 ラップ処理を施したＬＴウェーハの表面近傍の断面ＴＥＭ写真である。 各ウェーハの表面・裏面の定義を示す図である。
　以下、本発明の実施形態について詳細に説明するが、本発明は、これらに限定されるものではない。はじめに、実施形態に先立ち、従来から一般的に実施されている複合基板の製造方法について説明する。
　通常、圧電体ウェーハ（ＬＴウェーハもしくはＬＮウェーハ）の裏面は荒れていることが一般的であり、鏡面化処理が施されていない。これは、最先端のシリコンＣＭＯＳ回路のような数十nmと言った微細なパターンを構築する必要があるウェーハでは表面の凹凸を極限まで低減する必要があり、そのために裏面も鏡面化したＤＳＰ(Double side polished: 両面研磨)ウェーハが用いられるのに対し、ＬＴやＬＮなどを用いたＳＡＷデバイスでは、パターンは数μｍ～サブμｍ程度であるため、裏面を鏡面化してもコストが上昇するのみで得られる利点は少ないことが理由である。
　また裏面を鏡面化すると透明体であるＬＮやＬＮを製造装置が認識できない（カメラ等を用いて得た映像でウェーハの位置を特定できない）。これを防ぎ、製造装置がウェーハを認識し易くするために裏面を荒らして不透明化（すなわち、曇り処理）する要請があることも両面研磨品が殆ど用いられない理由である。
　よって、一般に圧電体ウェーハは、その裏面について研削、ラップ、エッチング、サンドブラスト等の処理をしたまま、鏡面化することなく用いられることが一般的である。一例として、ＬＴ表面を研削で仕上げたものの断面ＴＥＭ写真を図２に示す。図２は４０００番の研削砥石（粒度３～６μｍ程度）で研削した後のＬＴの断面ＴＥＭ写真である。図２から、研削面には無数のクラックが存在することが分かる。これらのクラックが起点となって熱処理の際にウェーハに破損が生じ、歩留まりを大きく低下させる。また図３は２５００番の炭化珪素の砥粒でラップ処理をした後の表面近傍の断面ＴＥＭ写真である。図２の場合と異なりクラックは見られないが、表面に凹凸が形成されており、応力が加わった際には凹凸部に応力が集中し、容易に破損すると思われる。
　これに対し、本実施形態では、圧電体ウェーハの裏面（すなわち、非貼り合わせ面）が鏡面化された状態で、貼り合わせ後の熱処理を実施する。このようにすることで、貼り合わせ後の熱処理への耐性が大幅に向上する。これは、貼り合わせ後の熱処理により基板が変形しても、割れの起点となり得るクラックや凹凸が無いため、破壊が生じる温度を高めることができることによる。圧電体ウェーハは、予め裏面が鏡面化された圧電体ウェーハを用いてもよいし、もしくは貼り合わせ後に圧電体ウェーハの裏面を鏡面してもよい。なお、本実施形態では、図４に示したように、貼り合わせ面を表（おもて）面、貼り合わせ面では無い方の面を裏面と定義した。
〔実施例１〕
　直径１００ｍｍ、厚さ０．５５ｍｍのシリコンウェーハを用意し、温度１０００℃で熱酸化膜（ＳｉＯ２）を４８０ｎｍ程度成長させた。用いたタンタル酸リチウムウェーハ（ＬＴ）は４２°Ｙカット品で厚さ０．３５ｍｍのものである。圧電体ウェーハとなるＬＴウェーハと支持ウェーハとなるシリコンウェーハの表面粗さ（貼り合わせ面）は、ＲＭＳで０．３ｎｍ以下であることが確認された。ＬＴウェーハを３種類用意した。それぞれの裏面（非貼り合わせ面）の算術平均粗さＲａは０．４５ｎｍ，１５．２ｎｍ，１７８．７ｎｍであった(ＡＦＭで１０μｍ×１０μｍの範囲で測定)。
　これらのウェーハにプラズマ活性化処理を施して表面活性化を行い、貼り合わせを行った。次いでこの貼り合わせウェーハに熱処理を施した。熱処理においては、９０℃から１０℃ずつ段階的に昇温した。各温度には６時間滞留した。各温度を経た後の破損状況を表１に示した。表１より、裏面の荒れが少ない程、破損が生じる温度が高いことが判明した。同様の実験をニオブ酸リチウムウェーハ(ＬＮ)でも行ったが、結果は同じであった。
Figure JPOXMLDOC01-appb-T000001
〔実施例２〕
　直径１００ｍｍ，厚さ０．５５ｍｍのシリコンウェーハを用意し、温度１０００℃で熱酸化膜（ＳｉＯ２）を４８０ｎｍ程度成長させた。用いたタンタル酸リチウムウェーハ（ＬＴ）は４２°Ｙカット品で厚さ０．３５ｍｍのものである。圧電体ウェーハとなるＬＴウェーハと支持ウェーハとなるシリコンウェーハの表面粗さ（貼り合わせ面)は、ＲＭＳで０．３ｎｍ以下であることが確認された。ＬＴウェーハを複数用意し、それぞれの裏面（非貼り合わせ面）の算術平均粗さＲａを０．２７ｎｍ（研磨で達成できる最も低い数値）～２３．３６ｎｍまで変化させた。
　これらのウェーハにプラズマ活性化処理を施して表面活性化を行い、貼り合わせを行った。次いでこの貼り合わせウェーハを、９０℃から昇温し、最高160℃の熱処理を施した。ＬＴウェーハの裏面の算術平均粗さＲａに応じた破損状況を表２に示した。表２より、裏面の荒れがＲａ＝１２ｎｍ以下であれば、鏡面（Ｒａ=０．２７ｎｍ）と同等の耐性があることが判明した。同様の実験をニオブ酸リチウムウェーハ（ＬＮ）でも行ったが、結果は同じであった。
Figure JPOXMLDOC01-appb-T000002
〔実施例３〕
　直径１００ｍｍ、厚さ０．５５ｍｍのシリコンウェーハを用意し、温度１０００℃で熱酸化膜（ＳｉＯ２）を４８０ｎｍ程度成長させた。圧電体ウェーハとなるタンタル酸リチウムウェーハ（ＬＴ）と支持ウェーハとなるシリコンウェーハ双方の表面粗さは、ＲＭＳで０．３ｎｍ以下であることが確認された。ＬＴウェーハには予め、水素分子イオン（Ｈ２ ＋）を１００ＫｅＶのエネルギーでドーズ量が８×１０１６／ｃｍ２となるように注入しておいた。この時の注入深さは、表面から見て、約６２０ｎｍである。この注入深さが剥離の際の剥離界面となる。
　これらのウェーハに対し、貼り合わせ前にプラズマ活性化処理を施して表面活性化を行った。貼り合せ後に、実施例１と同様の熱処理を行った。ＬＴウェーハの裏面の算術平均粗さＲａ毎に、各温度を経た後の破損状況を表３に示す。表３より、イオン注入を施したＬＴウェーハを用いても、実施例１と傾向は変わらず、裏面を鏡面化したもの（Ｒａ＝０．４５ｎｍ品）は剥離可能となる温度（１３０～１４０℃）まで、ウェーハを破損すること無く昇温することができた。同様の実験をニオブ酸リチウムウェーハ（ＬＮ）でも行ったが、結果は同じであった。また、ＬＴウェーハまたはＬＮウェーハに水素イオン（Ｈ＋）を同深さまで注入した場合にも同様の結果が得られた。
Figure JPOXMLDOC01-appb-T000003
〔実施例４〕
　実施例１～３において、ＬＴもしくはＬＮの表面（貼り合わせ面）に介在層としてＳｉＯ２をＰＶＤ法(Physical vapor deposition：物理蒸着法)で３００ｎｍ成膜し、研磨を施した後に、同様の処理を行った。結果は実施例１～３と同じであった。この結果から介在層の有無は本発明に影響を与えないことが分かった。ＬＴの代わりにＬＮを用いても結果は同じであった。
〔実施例５〕
　実施例４の実験において、介在層をＣＶＤ法で成膜したＳｉＯ２や、ＳｉＮ、ＳｉＯＮ、アモルファスＳｉなどに変更したが、結果は実施例４と同じであった。この結果から、介在層の種類は本発明に影響を与えないことが分かった。ＬＴの代わりにＬＮを用いても結果は同じであった。
〔実施例６〕
　実施例３における接合時の表面活性化処理を真空イオンビーム活性化、オゾン水処理による活性化、またはＵＶオゾン処理による活性化に変えて同様の試験を試みた。結果は実施例３と同様であった。この結果から、本発明は接合方法には左右されないことが判明した。
〔実施例７〕
　実施例１～３と同様の実験を行った。ただし、ＬＴの貼り合わせ面側（表面）を荒らし、算術平均粗さＲａで１３０ｎｍ程度とした。このＬＴウェーハにＣＶＤ法でＳｉＯ２を５μｍ程度成膜し、２μｍ程度まで研磨し、鏡面化した。このときのＳｉＯ２の表面の面粗さは算術平均粗さＲａで０．２５ｎｍであった。残りの条件は実施例１～３と同じとしたが、結果も実施例１～３と同じであった。この結果から、適切な介在層があれば、ＬＴの表面側（貼り合わせ面側）の粗さは本発明に影響を与えないことが判明した。
〔実施例８〕
　直径１００ｍｍ、厚さ０．５５ｍｍのシリコンウェーハを用意し、温度１０００℃で熱酸化膜（ＳｉＯ２）を４８０ｎｍ程度成長させた。用いたタンタル酸リチウムウェーハ（ＬＴ）は４２°Ｙカット品で厚さ０．３５ｍｍのものである。圧電体ウェーハとなるＬＴウェーハと支持ウェーハとなるシリコンウェーハの表面粗さ(貼り合わせ面)がＲＭＳで０．３ｎｍ以下であることを確認した。ＬＴウェーハの裏面（非貼り合わせ面）のＲａは１７８．７ｎｍであった(ＡＦＭで１０μｍ×１０μｍの範囲で測定)。
　これらのウェーハにプラズマ活性化処理を施して表面活性化を行い、貼り合わせを行った。次いでこの貼り合わせウェーハに熱処理を施した。９０℃から１００℃までの熱処理を施した後に荒れたＬＴの裏面を研磨で鏡面化し、再び１１０℃から昇温した。このとき、１６０℃ではじめて破壊が生じた。ＬＴウェーハの裏面は貼り合わせる前に鏡面化しても貼り合わせた後に鏡面化しても、結果は同じであることが判明した。
〔実施例９〕
　実施例１～３と同様の実験を行うに際し、支持ウェーハに酸化膜無しのシリコン、サファイア、アルミナ、ガラス、または石英を用いた。結果は実施例１～３とほぼ同じであり、支持ウェーハの種類には大きく依存しないことが分かった。この結果から破壊は支持ウェーハからと言うよりもＬＴもしくはＬＮウェーハの裏面から発生することが推察できる。
　以上で説明した実施形態及び各実施例によれば、本発明に係る製造方法により、貼り合わせ後の熱処理による破損を抑制することのできる複合基板を得ることができることがわかる。
　上記実施形態及び実施例は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (16)

  1. 　タンタル酸リチウムウェーハもしくはニオブ酸リチウムウェーハである圧電体ウェーハと支持ウェーハとが貼り合わされた複合基板を製造する方法であって、
    　前記圧電体ウェーハと前記支持ウェーハとを貼り合わせる工程と、
    　前記貼り合わせる工程にて張り合わされたウェーハに対し、前記圧電体ウェーハの非貼り合わせ面が鏡面とされた状態で、熱処理を行う工程と、
    　を備える複合基板の製造方法。
  2. 　前記圧電体ウェーハにおける非貼り合わせ面を、前記貼り合わせる工程より前に鏡面化する工程をさらに備えることを特徴とする請求項１に記載の製造方法。
  3. 　前記圧電体ウェーハにおける非貼り合わせ面を、前記貼り合わせる工程より後に鏡面化する工程をさらに備えることを特徴とする請求項１に記載の製造方法。
  4. 　前記熱処理を行う工程が実施されるときの前記圧電体ウェーハの非貼り合わせ面の粗さが算術平均粗さＲａで１２ｎｍ以下であることを特徴とする請求項１から３のいずれか１項に記載の製造方法。
  5. 　前記熱処理を行う工程より後で、前記圧電体ウェーハを薄化する工程をさらに備える、請求項１から４のいずれか１項に記載の製造方法。
  6. 　前記貼り合わせる工程より前に、前記圧電体ウェーハの貼り合わせ面から、剥離界面となる深さにイオンを注入する工程をさらに備えることを特徴とする請求項５に記載の製造方法。
  7. 　前記イオンを注入する工程において注入するイオン種がＨ＋またはＨ２ ＋であることを特徴とする請求項６に記載の製造方法。
  8. 　前記薄化する工程が、研削および／または研磨によりなされることを特徴とする請求項５に記載の製造方法。
  9. 　前記貼り合わせる工程より前に、前記圧電体ウェーハの貼り合わせ面に介在層を設ける工程をさらに備える、請求項１から８のいずれか１項に記載の製造方法。
  10. 　介在層の種類がＳｉＯ２,ＳｉＯＮ,ＳｉＮ,アモルファスＳｉの何れかを含むことを特徴とする請求項９に記載の製造方法。
  11. 　前記圧電体ウェーハの貼り合わせ面に設けた前記介在層の表面の粗さが算術平均粗さＲａで１２ｎｍ以下であることを特徴とする請求項１０に記載の製造方法。
  12. 　前記貼り合わせる工程より前に、前記圧電体ウェーハおよび／または支持ウェーハに表面活性化処理を施す工程をさらに備えることを特徴とする請求項１から１１のいずれか１項に記載の製造方法。
  13. 　前記表面活性化処理が、プラズマ活性化、真空イオンビーム活性化、オゾン水処理による活性化、ＵＶオゾン処理の何れかを含むことを特徴とする請求項１２に記載の製造方法。
  14. 　前記支持ウェーハがシリコン、酸化膜付きシリコン、サファイア、ガラス、石英、およびアルミナから選ばれることを特徴とする請求項１から１３のいずれか１項に記裁の製造方法。
  15. 　請求項１から１４のいずれか１項に記載の製造方法により作製された複合基板。
  16. 　タンタル酸リチウムウェーハもしくはニオブ酸リチウムウェーハである圧電体ウェーハと支持ウェーハとが貼り合わされた複合基板であって、前記圧電体ウェーハの非貼り合わせ面が鏡面化されていることを特徴とする複合基板。
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