WO2021192576A1 - 固体撮像素子、および、撮像装置 - Google Patents

固体撮像素子、および、撮像装置 Download PDF

Info

Publication number
WO2021192576A1
WO2021192576A1 PCT/JP2021/002567 JP2021002567W WO2021192576A1 WO 2021192576 A1 WO2021192576 A1 WO 2021192576A1 JP 2021002567 W JP2021002567 W JP 2021002567W WO 2021192576 A1 WO2021192576 A1 WO 2021192576A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
transistor
potential
solid
diffusion layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2021/002567
Other languages
English (en)
French (fr)
Inventor
智 小豆畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to US17/798,460 priority Critical patent/US12133008B2/en
Priority to JP2022509324A priority patent/JP7603057B2/ja
Publication of WO2021192576A1 publication Critical patent/WO2021192576A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/768—Addressed sensors, e.g. MOS or CMOS sensors for time delay and integration [TDI]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • This technology relates to a solid-state image sensor and an image pickup device. More specifically, the present invention relates to a solid-state image sensor provided with an ADC (Analog to Digital Converter) for each pixel, and an image pickup device.
  • ADC Analog to Digital Converter
  • a solid-state image sensor in which an ADC is provided for each pixel has been used for the purpose of capturing image data at high speed.
  • a solid-state image sensor in which a circuit in which an ADC is provided for each pixel is dispersed and arranged on two stacked chips has been proposed (see, for example, Non-Patent Document 1).
  • the floating diffusion layer in the pixel is connected to one of the two input terminals of the differential amplifier circuit in the ADC, and the reference signal is input to the other of those input terminals.
  • circuits are distributed and arranged on two stacked chips to achieve high functionality and miniaturization of pixels.
  • the change of the reference signal is transmitted to the node of the floating diffusion layer through the parasitic capacitance in the differential amplifier circuit, and the potential of the node may fluctuate. This fluctuation in potential delays the timing at which the output of the differential amplifier circuit is inverted, and the delay may reduce the frame rate.
  • This technology was created in view of such a situation, and aims to improve the frame rate in a solid-state image sensor that compares a reference signal and a pixel signal.
  • This technology is made to solve the above-mentioned problems, and the first aspect thereof is a differential amplifier circuit that amplifies the difference between the potentials of each pair of input nodes and outputs the difference from the output node.
  • the transfer transistor that transfers the electric charge from the photoelectric conversion element to the floating diffusion layer, the auto-zero transistor that short-circuits the floating diffusion layer and the output node within a predetermined period, and the potential corresponding to the potential of the floating diffusion layer are described above.
  • It is a solid-state imaging device including a source follower circuit that supplies one of a pair of input nodes. This has the effect of suppressing the potential fluctuation of the floating diffusion layer.
  • a signal processing unit that performs predetermined signal processing on the digital signal corresponding to the difference may be further provided. This has the effect of generating a frame in which the signals after signal processing are arranged.
  • the signal processing may include a correlated double sampling process. This has the effect of reducing the noise of the digital signal.
  • the signal processing may further include a time delay integration process. This has the effect of generating a high-quality frame.
  • the source follower circuit has a first current source transistor for supplying a predetermined current and a gate connected to the stray diffusion layer, and the first current source transistor and the pair.
  • a source follower transistor with a source connected to one of the input nodes may be provided.
  • the differential amplification circuit includes a pair of differential transistors and a second current source transistor that is commonly connected to the source of the pair of differential transistors and supplies a predetermined current.
  • a predetermined reference signal may be input to one gate of the pair of differential transistors, and the potential from the source follower circuit may be input to the other gate of the pair of differential transistors. .. This has the effect of amplifying the difference between the input nodes.
  • the transfer transistor, the source follower circuit, and a part of the differential amplifier circuit are provided on a predetermined light receiving chip, and the rest of the differential amplifier circuit is provided on a predetermined circuit chip. It may be provided. This has the effect that the circuits are distributed and arranged on a plurality of chips.
  • the light receiving chip and the circuit chip may be connected by a Cu-Cu bond. This has the effect of electrically connecting the chips.
  • the second aspect of the present technology is a differential amplifier circuit that amplifies the potential difference between the pair of input nodes and outputs it from the output node, and a transfer transistor that transfers charges from the photoelectric conversion element to the floating diffusion layer.
  • An auto-zero transistor that short-circuits the floating diffusion layer and the output node within a predetermined period, a source follower circuit that supplies a potential corresponding to the potential of the floating diffusion layer to one of the pair of input nodes, and the above.
  • It is an image pickup apparatus including a storage unit that stores frames in which digital signals corresponding to differences are arranged. This has the effect of improving the frame rate.
  • pixel AD Analog to Digital
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 100 according to the first embodiment of the present technology.
  • the image pickup device 100 is a device for capturing image data, and includes an optical unit 110, a solid-state image sensor 200, a storage unit 120, a control unit 130, and a communication unit 140.
  • the optical unit 110 collects the incident light and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 captures image data.
  • the solid-state image sensor 200 supplies image data to the storage unit 120 via a signal line 209.
  • the storage unit 120 stores image data.
  • the control unit 130 controls the solid-state image sensor 200 to capture image data.
  • the control unit 130 supplies the solid-state image sensor 200 with a vertical synchronization signal VSYNC indicating the image pickup timing, for example, via the signal line 208.
  • the communication unit 140 reads the image data from the storage unit 120 and transmits it to the outside.
  • FIG. 2 is a diagram for explaining a usage example of the image pickup apparatus 100 in the first embodiment of the present technology. As illustrated in the figure, the image pickup apparatus 100 is used in a factory or the like where a belt conveyor 510 is provided.
  • the belt conveyor 510 moves the subject 511 in a predetermined direction at a constant speed.
  • the image pickup apparatus 100 is fixed in the vicinity of the belt conveyor 510, and images the subject 511 to generate image data.
  • the image data is used, for example, for inspection of the presence or absence of defects.
  • FA Vectory Automation
  • the image pickup device 100 captures a subject 511 moving at a constant speed, but the present invention is not limited to this configuration.
  • the image pickup device 100 may move at a constant speed to take an image of the subject, such as in aerial photography.
  • FIG. 3 is a diagram showing an example of a laminated structure of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a circuit chip 202 and a light receiving chip 201 laminated on the circuit chip 202. These chips are electrically connected via a connection such as a via. In addition to vias, it can also be connected by Cu-Cu bonding or bumps.
  • FIG. 4 is a block diagram showing a configuration example of the light receiving chip 201 according to the first embodiment of the present technology.
  • the light receiving chip 201 is provided with a pixel array unit 210 and a peripheral circuit 212.
  • a plurality of pixel circuits 220 are arranged in a two-dimensional grid pattern in the pixel array unit 210. Further, the pixel array unit 210 is divided into a plurality of pixel blocks 211. In each of these pixel blocks 211, for example, a pixel circuit 220 having 4 rows ⁇ 2 columns is arranged. Further, for each pixel circuit 220, a plurality of transistors are further arranged outside the pixel circuit 220, but these transistors are omitted in the figure for convenience of description.
  • a circuit that supplies a DC (Direct Current) voltage is arranged in the peripheral circuit 212.
  • FIG. 5 is a block diagram showing a configuration example of the circuit chip 202 according to the first embodiment of the present technology.
  • a DAC Digital to Analog Converter
  • a pixel drive circuit 252 a time code generation unit 253, a pixel AD conversion unit 254, and a vertical scanning circuit 255 are arranged on the circuit chip 202.
  • a control circuit 256, a signal processing circuit 400, an image processing circuit 260, and an output circuit 257 are arranged on the circuit chip 202.
  • the DAC 251 generates a reference signal by DA (Digital to Analog) conversion within a predetermined AD conversion period. For example, a saw blade-shaped lamp signal is used as a reference signal.
  • the DAC 251 supplies the reference signal to the pixel AD conversion unit 254.
  • the time code generation unit 253 generates a time code indicating the time within the AD conversion period.
  • the time code generation unit 253 is realized by, for example, a counter. As the counter, for example, a Gray code counter is used.
  • the time code generation unit 253 supplies the time code to the pixel AD conversion unit 254.
  • the pixel drive circuit 252 drives each of the pixel circuits 220 to generate an analog pixel signal.
  • the pixel AD conversion unit 254 performs AD conversion that converts each analog signal (that is, a pixel signal) of the pixel circuit 220 into a digital signal.
  • the pixel AD conversion unit 254 is divided by a plurality of clusters 300.
  • the cluster 300 is provided for each pixel block 211 and converts the analog signal in the corresponding pixel block 211 into a digital signal.
  • the pixel AD conversion unit 254 generates image data in which digital signals are arranged by AD conversion as a frame and supplies the image data to the signal processing circuit 400.
  • the vertical scanning circuit 255 drives the pixel AD conversion unit 254 to execute AD conversion.
  • the signal processing circuit 400 performs predetermined signal processing on the frame. As signal processing, various processes including CDS (Correlated Double Sampling) processing are executed. The signal processing circuit 400 supplies the processed frame to the image processing circuit 260.
  • CDS Correlated Double Sampling
  • the image processing circuit 260 executes predetermined image processing on the frame from the signal processing circuit 400. As image processing, image recognition processing, black level correction processing, image correction processing, demosaic processing, and the like are executed. The image processing circuit 260 supplies the processed frame to the output circuit 257.
  • the output circuit 257 outputs the frame after image processing to the outside.
  • the control circuit 256 controls the operation timings of the DAC 251 and the pixel drive circuit 252, the vertical scanning circuit 255, the signal processing circuit 400, the image processing circuit 260, and the output circuit 257 in synchronization with the vertical synchronization signal VSYNC.
  • FIG. 6 is a diagram showing a configuration example of the pixel AD conversion unit 254 according to the first embodiment of the present technology.
  • a plurality of ADCs 310 are arranged in a two-dimensional grid pattern in the pixel AD conversion unit 254.
  • the ADC 310 is arranged for each pixel circuit 220.
  • N is an integer
  • M is an integer
  • each of the clusters 300 the same number of ADC 310s as the number of pixel circuits 220 in the pixel block 211 are arranged.
  • the ADC 310 having 4 rows ⁇ 2 columns is also arranged in the cluster 300.
  • the ADC 310 performs AD conversion on an analog pixel signal generated by the corresponding pixel circuit 220.
  • the ADC 310 compares the pixel signal and the reference signal in the AD conversion, and holds the time code when the comparison result is inverted. Then, the ADC 310 outputs the held time code as a digital signal after AD conversion.
  • a repeater unit 370 is arranged for each row of the cluster 300.
  • M / 2 repeater units 370 are arranged.
  • the repeater unit 370 transfers the time code.
  • the repeater unit 370 transfers the time code from the time code generation unit 253 to the ADC 310.
  • the repeater unit 370 transfers a digital signal from the ADC 310 to the signal processing circuit 400. This transfer of digital signals is also referred to as "reading" the digital signals.
  • the numbers in parentheses indicate an example of the reading order of the digital signals of the ADC 310.
  • the odd-numbered column digital signal in the first row is read first, and the even-numbered column digital signal in the first row is read second.
  • the odd-numbered column digital signal in the second row is read out third, and the even-numbered column digital signal in the second row is read out third.
  • the odd-numbered columns and even-numbered columns of the digital signals in each row are read out in order.
  • ADC 310 is arranged for each pixel circuit 220, the configuration is not limited to this.
  • a plurality of pixel circuits 220 may be configured to share one ADC 310.
  • FIG. 7 is a block diagram showing a configuration example of the ADC 310 according to the first embodiment of the present technology.
  • the ADC 310 includes a differential amplifier 320, a positive feedback circuit 340, a latch control circuit 350, and a plurality of latch circuits 360.
  • a source follower circuit 230 is arranged between the pixel circuit 220 and the ADC 310.
  • the source follower circuit 230 supplies a signal having a potential V SOUT in ADC310 in accordance with the potential V SIN of pixel signals from the pixel circuits 220.
  • the circuit including the pixel circuit 220 and the source follower circuit 230 functions as one pixel.
  • the pixel circuit 220, the source follower circuit 230, and a part of the differential amplifier 320 are arranged on the light receiving chip 201, and the rest of the differential amplifier 320 and the circuit in the subsequent stage are arranged on the circuit chip 202. ..
  • the differential amplifier 320 compares the pixel signal from the source follower circuit 230 with the reference signal from the DAC 251.
  • the differential amplifier 320 supplies a comparison result signal indicating the comparison result to the positive feedback circuit 340.
  • the positive feedback circuit 340 adds a part of the output to the input (comparison result signal) and supplies it to the latch control circuit 350 as an output signal VCO.
  • the latch control circuit 350 causes a plurality of latch circuits 360 to hold the time code when the output signal VCO is inverted according to the control signal xWORD from the vertical scanning circuit 255.
  • the latch circuit 360 holds the time code from the repeater unit 370 according to the control of the latch control circuit 350.
  • the latch circuit 360 is provided for the number of bits of the time code. For example, when the time code is 15 bits, 15 latch circuits 360 are arranged in the ADC 310. Further, the held time code is read out by the repeater unit 370 as a digital signal after AD conversion.
  • the ADC 310 converts the pixel signal from the source follower circuit 230 into a digital signal.
  • FIG. 8 is a circuit diagram showing a configuration example of a pixel circuit 220, a differential amplifier 320, and a positive feedback circuit 340 according to the first embodiment of the present technology.
  • the differential amplifier 320 includes pMOS (p-channel Metal Oxide Semiconductor) transistors 331, 334, and 321. Further, the differential amplifier 320 includes an nMOS (n-channel MOS) transistor 322, an auto-zero transistor 323, differential transistors 332 and 335, and a current source transistor 333. Of these, the auto-zero transistor 323, the differential transistors 332 and 335, and the current source transistor 333 are arranged on the light receiving chip 201, and the rest are arranged on the circuit chip 202. As the differential transistors 332 and 335, for example, nMOS transistors are used. Further, for example, an nMOS transistor is used as the auto zero transistor 323 and the current source transistor 333.
  • nMOS n-channel MOS
  • the differential transistors 332 and 335 form a differential pair, and the source of these transistors is commonly connected to the drain of the current source transistor 333. Further, the drain of the differential transistor 332 is connected to the drain of the pMOS transistor 331 and the gate of the pMOS transistors 331 and 334. The drain of the differential transistor 335 is connected to the drain of the pMOS transistor 334 and the gate of the pMOS transistor 321. Further, a reference signal from the DAC 251 is input to the gate of the differential transistor 332. Let the potential of this reference signal be V REF .
  • a predetermined bias voltage BIAS1 is applied to the gate of the current source transistor 333, and a predetermined ground voltage is applied to the source of the current source transistor 333.
  • the current source transistor 333 supplies a current corresponding to the bias voltage BIAS1.
  • a pixel signal from the source follower circuit 230 is input to the gate of the differential transistor 335. Let the potential of this pixel signal be VSOUT .
  • the pMOS transistors 331, 334 and 321 form a current mirror circuit.
  • a power supply voltage VDD is applied to the sources of the pMOS transistors 331, 334 and 321.
  • the drain of the nMOS transistor 322 is connected to the drain of the pMOS transistor 321 and the source is connected to the positive feedback circuit 340.
  • the auto-zero transistor 323 short-circuits the drain of the differential transistor 335 and the input node of the source follower circuit 230 according to the auto-zero signal AZ from the pixel drive circuit 252.
  • the positive feedback circuit 340 includes pMOS transistors 341, 342, 344 and 345, and nMOS transistors 343, 346 and 347.
  • the pMOS transistors 341 and 342 and the nMOS transistor 343 are connected in series with the gate of the nMOS transistor 322. Further, a drive signal INI2 from the vertical scanning circuit 255 is input to the gate of the pMOS transistor 341.
  • the connection points of the pMOS transistor 342 and the nMOS transistor 343 are connected to the source of the nMOS transistor 322.
  • a ground voltage is applied to the source of the nMOS transistor 343, and a drive signal INI1 from the vertical scanning circuit 255 is input to the gate.
  • the pMOS transistors 344 and 345 are connected in series with the gate of the nMOS transistor 322. Further, the drain of the pMOS transistor 345 is connected to the gate of the pMOS transistor 342 and the drain of the nMOS transistors 346 and 347.
  • the control signal TESTVCO from the vertical scanning circuit 255 is input to the gates of the pMOS transistor 345 and the nMOS transistor 347. Further, the gates of the pMOS transistor 344 and the nMOS transistor 346 are connected to the connection points of the pMOS transistor 342 and the nMOS transistor 343.
  • the output signal VCO is output from the connection point of the pMOS transistor 345 and the nMOS transistor 347.
  • a ground voltage is applied to the sources of the nMOS transistors 346 and 347.
  • each of the differential amplifier 320 and the positive feedback circuit 340 is not limited to the circuit illustrated in FIG. 8 as long as it has the functions described in FIG. 7.
  • FIG. 9 is a circuit diagram showing a configuration example of the source follower circuit 230 and the pixel circuit 220 according to the first embodiment of the present technology.
  • the pixel circuit 220 includes an emission transistor 221, a photoelectric conversion element 222, a transfer transistor 223, and a floating diffusion layer 224.
  • the source follower circuit 230 includes a source follower transistor 231 and a current source transistor 232.
  • an nMOS transistor is used as the emission transistor 221, the transfer transistor 223, the source follower transistor 231 and the current source transistor 232.
  • the discharge transistor 221 discharges the electric charge accumulated in the photoelectric conversion element 222 according to the drive signal OFG from the pixel drive circuit 252.
  • the photoelectric conversion element 222 generates an electric charge by photoelectric conversion.
  • the transfer transistor 223 transfers an electric charge from the photoelectric conversion element 222 to the floating diffusion layer 224 according to the transfer signal TRG from the pixel drive circuit 252.
  • the floating diffusion layer 224 accumulates the transferred electric charge and generates a voltage according to the amount of electric charge.
  • the node on the transfer transistor 223 side of the floating diffusion layer 224 is designated as the floating diffusion layer node 225, and its potential is defined as VSIN .
  • the gate of the source follower transistor 231 is connected to the floating diffusion layer node 225 of the floating diffusion layer 224. Further, the source of the source follower transistor 231 is connected to the drain of the current source transistor 232.
  • a predetermined bias voltage BIAS2 is applied to the gate of the current source transistor 232, and a predetermined ground voltage is applied to the source.
  • the current source transistor 232 supplies a current corresponding to the bias voltage BIAS2.
  • connection node of the source follower transistor 231 and the current source transistor 232 (that is, the source of the source follower transistor 231) is connected to the gate of the differential transistor 335.
  • the source potential V SOUT of the source follower transistor 231 fluctuates following the gate potential V SIN.
  • the circuit including the pMOS transistors 331 and 334 in the differential amplifier 320, the differential transistors 332 and 335, and the current source transistor 333 functions as the differential amplifier circuit 330.
  • the gate of the differential transistor 332 of the potential V REF corresponds to the input node 337 of the differential amplifier circuit 330.
  • the gate of the differential transistor 335 of the potential VSOUT corresponds to the input node 338 of the differential amplifier circuit 330.
  • the drain of the differential transistor 335 corresponds to the output node 339 of the differential amplifier circuit 330. Let the potential of this output node be VCOUT . Further, it is assumed that a parasitic capacitance 336 is generated between the gate and the source of the differential transistor 335.
  • the differential amplifier circuit 330 amplifies the difference between the potential V REF of the input node 337 and the potential VS OUT of the input node 338, and outputs the difference from the output node 339.
  • the auto-zero transistor 323 short-circuits the output node 339 of the differential amplifier circuit 330 and the stray diffusion layer node 225 (in other words, the input node of the source follower circuit 230) according to the auto-zero signal AZ.
  • the floating diffusion layer node 225 is directly connected to the gate (that is, the input node 338) of the differential transistor 335 without providing the source follower circuit 230.
  • the change of the reference signal is changed via the parasitic capacitance 336 of the differential transistor 335. It propagates to the stray diffusion layer node 225. For example, when the reference signal decreases in a slope shape, the potential VSIN of the floating diffusion layer node 225 also decreases in conjunction with it.
  • the error can be removed by CDS processing, but the increase in propagation delay time cannot be eliminated by CDS processing. If the propagation delay time increases, the AD conversion time of the ADC 310 becomes long, and the frame rate decreases.
  • Increasing the capacity of the floating diffusion layer 224 can suppress fluctuations in the potential VS IN , but increasing the capacity of the floating diffusion layer 224 is not preferable because the charge-voltage conversion efficiency of the floating diffusion layer 224 decreases. ..
  • the frame rate may decrease.
  • the potential V SOUT is varied to follow the potential V SIN.
  • the auto-zero transistor 323 is in the off state, the impedance of the potential V SIN is lowered by the source follower circuit 230, so that the potential V SIN does not fluctuate even if the reference signal drops in a slope shape. Therefore, it is possible to prevent the fluctuation of the potential V SIN due to the fluctuation of the potential V REF.
  • the AD conversion time can be shortened and the frame rate can be improved.
  • TDI Time Delayed Integration
  • the propagation delay time does not increase even if the capacitance of the floating diffusion layer 224 is reduced and the impedance is increased. Therefore, the capacity of the floating diffusion layer 224 can be reduced and the charge-voltage conversion efficiency can be increased while maintaining the frame rate.
  • a second source follower circuit 230 is provided, an auto-zero capacitance is inserted between the source follower circuit 230 and the gate of the differential transistor 335, and the auto-zero transistor short-circuits between the gate and drain of the differential transistor 335.
  • This second comparative example is described, for example, in Japanese Patent Application No. 2016-545441. In this second comparative example, it is possible to prevent the potential VSIN of the floating diffusion layer node 225 from interlocking with the reference signal.
  • the gain from the connection node (source follower output) of the source follower transistor 231 and the current source transistor 232 to the gate of the differential transistor 335 is determined by the auto zero capacitance and the parasitic capacitance 336, and is expressed by the following equation.
  • NS. CAZ / ( CAZ + Cgs ) In the above equation, C AZ represents the capacitance value of the auto-zero capacitor, C gs indicates a capacitance value of the parasitic capacitance 336.
  • C AZ is, if very large relative to C gs, although it is possible to suppress the deterioration of the linearity, the auto-zero volume, it is necessary to arrange in a pixel, those small capacitance value (about several femtofarads) Can only be placed. This is only a value of several to 10 times that of C gs. On the other hand, since C gs has a bias dependence of several percent, fluctuations in gain also occur by several percent. This fluctuation is an unacceptable value.
  • the problems of the first comparative example can be solved, but there are adverse effects such as deterioration of linearity and increase in noise.
  • the auto-zero transistor 323 short-circuits the drain of the differential transistor 335 and the input node of the source follower circuit 230.
  • the auto-zero capacitance becomes unnecessary. As a result, deterioration of linearity and noise can be suppressed.
  • FIG. 10 is a diagram for explaining a method of controlling a transistor in a pixel according to the first embodiment of the present technology.
  • a indicates a transistor control method at the time of auto zero
  • b in the figure shows a transistor control method after auto zero.
  • the differential amplifier circuit 330 is represented by the graphic symbol of the comparator, and the source follower circuit 230 is represented by the graphic symbol of the voltage buffer.
  • the auto-zero transistor 323 and the transfer transistor 223 are represented by the graphic symbols of the switch.
  • the pixel drive circuit 252 turns on the auto-zero transistor 323 and turns off the transfer transistor 223 prior to the comparative operation of the comparator (differential amplifier circuit 330).
  • the output node of the comparator (differential amplifier circuit 330) and the input node of the source follower circuit 230 are short-circuited, feedback is applied, and zero of the reference signal and zero of the pixel signal are matched (that is, auto zero). ) Can be done.
  • the potential V SIN at this time is set as zero of the pixel signal.
  • the equation 1 from the source follower circuit 230, the potential V SOUT corresponding to the potential V SIN is outputted.
  • the pixel drive circuit 252 turns off the auto-zero transistor 323 after auto-zero.
  • the DAC 251 changes the reference signal in a slope shape, and the ADC 310 converts an analog pixel signal corresponding to the potential of the initialized floating diffusion layer 224 into a digital signal.
  • the pixel signal level at this time is called the P phase or the reset level.
  • the pixel drive circuit 252 turns on the transfer transistor 223 to transfer charges from the photoelectric conversion element 222 to the floating diffusion layer 224.
  • the DAC 251 changes the reference signal in a slope shape, and the ADC 310 converts an analog pixel signal corresponding to the potential of the floating diffusion layer 224 after transfer into a digital signal.
  • the pixel signal level at this time is called the D phase or the signal level.
  • FIG. 11 is a block diagram showing a configuration example of the signal processing circuit 400 according to the first embodiment of the present technology.
  • the signal processing circuit 400 includes a plurality of selectors 405, a plurality of CDS processing units 410, and a plurality of TDI processing units 420.
  • the selector 405 is arranged for each column of the cluster 300, in other words, for each repeater unit 370. When two rows of ADC 310s are arranged in the cluster 300, a selector 405 is arranged in every two rows. Further, the CDS processing unit 410 and the TDI processing unit 420 are arranged for each row of the ADC 310. When the ADC 310 has M columns, M / 2 selectors 405, M CDS processing units 410, and M TDI processing units 420 are arranged.
  • the repeater unit 370 outputs an odd-numbered row of digital signals and an even-numbered row of digital signals in order.
  • the selector 405 selects the output destination of the digital signal according to the control of the control circuit 256.
  • the selector 405 When an odd-numbered sequence is output by the repeater unit 370, the selector 405 outputs a digital signal to the CDS processing unit 410 corresponding to the odd-numbered sequence.
  • the selector 405 When an even-numbered sequence is output, the selector 405 outputs a digital signal to the CDS processing unit 410 corresponding to the even-numbered sequence.
  • the CDS processing unit 410 performs CDS processing for obtaining the difference between the P phase and the D phase with respect to the digital signal from the selector 405.
  • the CDS processing unit 410 supplies the difference digital signal to the TDI processing unit 420.
  • the TDI processing unit 420 performs TDI processing for integrating the digital signal with respect to the digital signal after the TDI processing while shifting the time according to the moving speed of the subject.
  • the TDI processing unit 420 supplies the digital signal after the TDI processing to the image processing circuit 260.
  • FIG. 12 is a timing chart showing an example of potential fluctuation in the first embodiment of the present technology.
  • a is a timing chart showing an example of fluctuations of the potential VS IN of the input node and the potential VS OUT of the output node of the source follower circuit 230.
  • Reference numeral b in the figure is a timing chart showing an example of fluctuations between the potential V REF and the potential VS OUT of the reference signal.
  • the source follower circuit 230 outputs a potential V SOUT corresponding to the potential V SIN input node from the output node.
  • the relationship between these potentials is expressed by Equation 1. Then, when the electric charge is transferred at the timing T5, the potential V SIN decreases according to the amount of electric charge.
  • the potential VS OUT of the pixel signal coincides with the potential V REF of the reference signal during the auto-zero period of the timings T0 to T1.
  • the DAC 251 changes the potential V REF of the reference signal in a slope shape.
  • ADC310 holds the time code at the timing T3 when the potential V REF coincides with the potential V SOUT, and outputs the time code as a digital signal obtained by converting the P phase.
  • the DAC 251 changes the potential V REF of the reference signal in a slope shape.
  • ADC310 holds the time code at the timing T7 when the potential V REF coincides with the potential V SOUT, and outputs the time code as a digital signal obtained by converting the D phase.
  • FIG. 13 is a diagram showing an example of the inversion timing of the output of the differential amplifier circuit 330 in the first embodiment of the present technology and the first comparative example.
  • FIG. A in the figure is a diagram showing an example of the inversion timing of the output of the differential amplifier circuit 330 according to the first embodiment.
  • FIG. B in the figure is a diagram showing an example of the inversion timing of the output of the differential amplifier circuit 330 in the first comparative example.
  • the potential V REF of the reference signal coincides with the potential VS OUT of the output of the source follower circuit 230 at the timing T3.
  • the potential VCOUT of the output node of the differential amplifier circuit 330 is inverted.
  • the potential VCOUT of the output node is inverted at the timing T3'delayed from the timing T3. This is because, as described above, an error occurs in the value of the potential V REF when the potential VS IN is matched, and the propagation delay time of the differential amplifier circuit 330 is greatly increased.
  • the first comparative example it is necessary to set a longer period of the timings T3 to T4 (that is, the AD conversion period) for changing the reference signal into a slope in consideration of this delay, and the AD conversion period is lengthened. , The frame rate may decrease.
  • the source follower circuit 230 supplies the potential corresponding to the potential of the floating diffusion layer to the input node 338 of the differential amplifier circuit 330, so that the reference signal can be used. It is possible to suppress the potential fluctuation of the input node 338 due to the fluctuation. As a result, it is possible to suppress the prolongation of the AD conversion period caused by the potential fluctuation of the input node 338 and improve the frame rate.
  • the source follower circuit 230 is arranged in the solid-state image sensor 200 that executes the TDI process, but the solid-state image sensor 200 that does not execute the TDI process also requires an improvement in the frame rate. May be done.
  • the solid-state image sensor 200 of the second embodiment is different from the first embodiment in that the source follower circuit 230 is arranged in the solid-state image sensor 200 that does not execute the TDI process.
  • FIG. 14 is a block diagram showing a configuration example of the signal processing circuit 400 according to the second embodiment of the present technology.
  • the signal processing circuit 400 of the second embodiment is different from the first embodiment in that the TDI processing unit 420 is not arranged.
  • the CDS processing unit 410 supplies the signal after the CDS processing to the image processing circuit 260, and the image processing circuit 260 performs image processing on the frame after the CDS processing.
  • a solid-state image sensor 200 is used in a digital camera, an electronic device having an image pickup function (smartphone, personal computer, etc.), and the like.
  • the solid-state image sensor 200 performs image processing on the frame after the CDS processing without performing the TDI processing, so that the TDI processing is unnecessary.
  • the frame rate can also be improved.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 15 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver can control the vehicle. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 16 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 the imaging unit 12101, 12102, 12103, 12104, 12105 is provided.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the image pickup unit 12101 provided on the front nose and the image pickup section 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 16 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is used via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above. Specifically, for example, the imaging device 100 of FIG. 1 can be applied to the imaging unit 12031. By applying the technique according to the present disclosure to the imaging unit 12031, it is possible to improve the frame rate and generate a higher quality moving image.
  • the present technology can have the following configurations.
  • a differential amplifier circuit that amplifies the difference between the potentials of each pair of input nodes and outputs them from the output node.
  • a transfer transistor that transfers charges from the photoelectric conversion element to the floating diffusion layer,
  • An auto-zero transistor that short-circuits the floating diffusion layer and the output node within a predetermined period.
  • a solid-state imaging device including a source follower circuit that supplies a potential corresponding to the potential of the floating diffusion layer to one of the pair of input nodes.
  • the signal processing includes a correlated double sampling process.
  • the solid-state imaging device wherein the signal processing further includes a time delay integration process.
  • the source follower circuit is A first current source transistor that supplies a predetermined current, One of (1) to (4) above, wherein a gate is connected to the floating diffusion layer, and a source follower transistor having a source connected to one of the first current source transistor and the pair of input nodes is provided.
  • the differential amplifier circuit is A pair of differential transistors and A second current source transistor that is commonly connected to the source of the pair of differential transistors and supplies a predetermined current is provided.
  • a predetermined reference signal is input to one gate of the pair of differential transistors.
  • the solid-state imaging device according to any one of (1) to (5), wherein the other gate of the pair of differential transistors receives the potential from the source follower circuit.
  • the transfer transistor, the source follower circuit, and a part of the differential amplifier circuit are provided on a predetermined light receiving chip.
  • the solid-state imaging device according to any one of (1) to (6) above, which is provided on a predetermined circuit chip, is the rest of the differential amplifier circuit.
  • a differential amplifier circuit that amplifies the difference between the potentials of each pair of input nodes and outputs them from the output node.
  • a transfer transistor that transfers charges from the photoelectric conversion element to the floating diffusion layer, An auto-zero transistor that short-circuits the floating diffusion layer and the output node within a predetermined period.
  • a source follower circuit that supplies a potential corresponding to the potential of the floating diffusion layer to one of the pair of input nodes.
  • An imaging device including a storage unit that stores frames in which digital signals corresponding to the differences are arranged.
  • Imaging device 110
  • Optical unit 120
  • Storage unit 130
  • Control unit 140
  • Solid-state imaging element 201
  • Light receiving chip 202
  • Circuit chip 210
  • Pixel array unit 211
  • Pixel block 212
  • Peripheral circuit 220
  • Pixel circuit 221 Emission transistor
  • Photoelectric conversion element 223
  • Transfer transistor 224
  • Floating Diffusion layer 230
  • Source follower circuit 231
  • Source follower transistor 232, 333
  • Current source transistor 251 DAC 252
  • Pixel drive circuit 253
  • Time code generator 254
  • Pixel AD converter 255
  • Vertical scan circuit 256
  • Control circuit 257
  • Image processing circuit 300
  • Cluster 310
  • Differential amplifier 321, 331, 334, 341, 342, 344, 345 pMOS transistor 322, 343, 346, 347 nMOS transistor 323
  • Auto zero transistor 330
  • Differential transistor 340 Positive feedback circuit 350
  • Latch control circuit 360

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

参照信号と画素信号とを比較する固体撮像素子において、フレームレートを向上させる。　固体撮像素子は、差動増幅回路、転送トランジスタおよびソースフォロワ回路を具備する。差動増幅回路は、一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する。転送トランジスタは、光電変換素子から浮遊拡散層へ電荷を転送する。オートゼロトランジスタは、所定の期間内に浮遊拡散層と出力ノードとを短絡する。ソースフォロワ回路は、浮遊拡散層の電位に応じた電位を一対の入力ノードの一方に供給する。

Description

固体撮像素子、および、撮像装置
　本技術は、固体撮像素子、および、撮像装置に関する。詳しくは、画素ごとにＡＤＣ（Analog to Digital Converter）を設けた固体撮像素子、および、撮像装置に関する。
　従来より、画像データの撮像を高速に行う目的で、画素ごとにＡＤＣを設けた固体撮像素子が用いられている。例えば、画素毎にＡＤＣを設けた回路を、積層した２つのチップに分散して配置した固体撮像素子が提案されている（例えば、非特許文献１参照。）。この固体撮像素子では、ＡＤＣ内の差動増幅回路の２つの入力端子の一方に画素内の浮遊拡散層が接続され、それらの入力端子の他方に参照信号が入力される。
Masaki Sakakibara, et al., A 6.9-μm Pixel-Pitch Back-Illuminated Global Shutter CMOS Image Sensor With Pixel-Parallel 14-Bit Subthreshold ADC, IEEE Journal of Solid-State Circuits 2018.
　上述の従来技術では、積層した２つのチップに回路を分散して配置することにより、高機能化や画素の微細化を図っている。しかしながら、上述の従来技術では、差動増幅回路内の寄生容量を介して参照信号の変化が浮遊拡散層のノードに伝わり、そのノードの電位が変動することがある。この電位の変動により差動増幅回路の出力が反転するタイミングが遅延し、その遅延によってフレームレートが低下するおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、参照信号と画素信号とを比較する固体撮像素子において、フレームレートを向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、所定の期間内に上記浮遊拡散層と上記出力ノードとを短絡するオートゼロトランジスタと、上記浮遊拡散層の電位に応じた電位を上記一対の入力ノードの一方に供給するソースフォロワ回路とを具備する固体撮像素子である。これにより、浮遊拡散層の電位変動が抑制されるという作用をもたらす。
　また、この第１の側面において、上記差分に応じたデジタル信号に対して所定の信号処理を行う信号処理部をさらに具備してもよい。これにより、信号処理後の信号を配列したフレームが生成される作用をもたらす。
　また、この第１の側面において、上記信号処理は、相関二重サンプリング処理を含むものであってもよい。これにより、デジタル信号のノイズが低減されるという作用をもたらす。
　また、この第１の側面において、上記信号処理は、時間遅延積分処理をさらに含むものであってもよい。これにより、高画質のフレームが生成されるという作用をもたらす。
　また、この第１の側面において、上記ソースフォロワ回路は、所定の電流を供給する第１の電流源トランジスタと、上記浮遊拡散層にゲートが接続され、上記第１の電流源トランジスタと上記一対の入力ノードの一方とにソースが接続されたソースフォロワトランジスタとを備えてもよい。これにより、浮遊拡散層の電位に追従した電位が差動増幅回路に入力されるという作用をもたらす。
　また、この第１の側面において、上記差動増幅回路は、一対の差動トランジスタと、上記一対の差動トランジスタのソースに共通に接続され、所定の電流を供給する第２の電流源トランジスタとを備え、上記一対の差動トランジスタの一方のゲートには、所定の参照信号が入力され、上記一対の差動トランジスタの他方のゲートは、上記ソースフォロワ回路からの上記電位が入力されてもよい。これにより、入力ノード間の差分が増幅されるという作用をもたらす。
　また、この第１の側面において、上記転送トランジスタと上記ソースフォロワ回路と上記差動増幅回路の一部とが所定の受光チップに設けられ、上記差動増幅回路の残りは、所定の回路チップに設けられてもよい。これにより、複数のチップに回路が分散して配置されるという作用をもたらす。
　また、この第１の側面において、上記受光チップと上記回路チップとは、Ｃｕ－Ｃｕ接合により接続されてもよい。これにより、チップ間が電気的に接続されるという作用をもたらす。
　また、本技術の第２の側面は、一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、所定の期間内に上記浮遊拡散層と上記出力ノードとを短絡するオートゼロトランジスタと、上記浮遊拡散層の電位に応じた電位を上記一対の入力ノードの一方に供給するソースフォロワ回路と、上記差分に応じたデジタル信号を配列したフレームを記憶する記憶部とを具備する撮像装置である。これにより、フレームレートが向上するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における撮像システムの利用例を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素ＡＤ（Analog to Digital）変換部の一構成例を示す図である。 本技術の第１の実施の形態におけるＡＤＣの一構成例を示すブロック図である。 本技術の第１の実施の形態における差動増幅器および正帰還回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるソースフォロワ回路および画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態における画素内のトランジスタの制御方法を説明するための図である。 本技術の第１の実施の形態における信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における電位変動の一例を示すタイミングチャートである。 本技術の第１の実施の形態と第１の比較例とにおける差動増幅回路の出力の反転タイミングの一例を示す図である。 本技術の第２の実施の形態における信号処理回路の一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ソースフォロワ回路を追加する例）
　２．第２の実施の形態（ソースフォロワ回路を追加し、時間遅延積分処理を実行しない例）
　３．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、光学部１１０、固体撮像素子２００、記憶部１２０、制御部１３０および通信部１４０を備える。
　光学部１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、画像データを撮像するものである。この固体撮像素子２００は、画像データを記憶部１２０に信号線２０９を介して供給する。
　記憶部１２０は、画像データを記憶するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この制御部１３０は、例えば、信号線２０８を介して、撮像タイミングを示す垂直同期信号ＶＳＹＮＣを固体撮像素子２００に供給する。
　通信部１４０は、画像データを記憶部１２０から読み出して外部に送信するものである。
　図２は、本技術の第１の実施の形態における撮像装置１００の利用例を説明するための図である。同図に例示するように、撮像装置１００は、ベルトコンベア５１０が設けられた工場などで用いられる。
　ベルトコンベア５１０は、一定の速度で、被写体５１１を所定の方向に移動させるものである。撮像装置１００は、ベルトコンベア５１０の近傍に固定され、この被写体５１１を撮像して画像データを生成する。画像データは、例えば、欠陥の有無などの検査に用いられる。これにより、ＦＡ(Factory Automation)が実現される。
　なお、撮像装置１００は、一定速度で移動する被写体５１１を撮像しているが、この構成に限定されない。空撮など、被写体に対して撮像装置１００が一定速度で移動して撮像する構成であってもよい。
　［固体撮像素子の構成例］
　図３は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　図４は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示すブロック図である。受光チップ２０１には、画素アレイ部２１０および周辺回路２１２が設けられる。
　画素アレイ部２１０には、複数の画素回路２２０が二次元格子状に配列される。また、画素アレイ部２１０は、複数の画素ブロック２１１に分割される。これらの画素ブロック２１１のそれぞれには、例えば、４行×２列の画素回路２２０が配列される。また、画素回路２２０ごとに、その画素回路２２０の外部に複数のトランジスタがさらに配置されているが、それらのトランジスタは、記載の便宜上、同図において省略されている。
　周辺回路２１２には、例えば、ＤＣ（Direct Current：直流）電圧を供給する回路などが配置される。
　図５は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、ＤＡＣ（Digital to Analog Converter）２５１、画素駆動回路２５２、時刻コード生成部２５３、画素ＡＤ変換部２５４および垂直走査回路２５５が配置される。さらに回路チップ２０２には、制御回路２５６、信号処理回路４００、画像処理回路２６０、出力回路２５７が配置される。
　ＤＡＣ２５１は、所定のＡＤ変換期間内に亘って参照信号をＤＡ（Digital to Analog）変換により生成するものである。例えば、のこぎり刃状のランプ信号が参照信号として用いられる。ＤＡＣ２５１は、参照信号を画素ＡＤ変換部２５４に供給する。
　時刻コード生成部２５３は、ＡＤ変換期間内の時刻を示す時刻コードを生成するものである。時刻コード生成部２５３は、例えば、カウンタにより実現される。カウンタとして、例えば、グレイコードカウンタが用いられる。時刻コード生成部２５３は、時刻コードを画素ＡＤ変換部２５４へ供給する。
　画素駆動回路２５２は、画素回路２２０のそれぞれを駆動してアナログの画素信号を生成させるものである。
　画素ＡＤ変換部２５４は、画素回路２２０のそれぞれのアナログ信号（すなわち、画素信号）をデジタル信号に変換するＡＤ変換を行うものである。この画素ＡＤ変換部２５４は、複数のクラスタ３００により分割される。クラスタ３００は、画素ブロック２１１ごとに設けられ、対応する画素ブロック２１１内のアナログ信号をデジタル信号に変換する。
　画素ＡＤ変換部２５４は、ＡＤ変換によりデジタル信号を配列した画像データをフレームとして生成し、信号処理回路４００に供給する。
　垂直走査回路２５５は、画素ＡＤ変換部２５４を駆動してＡＤ変換を実行させるものである。
　信号処理回路４００は、フレームに対して所定の信号処理を行うものである。信号処理として、ＣＤＳ（Correlated Double Sampling）処理を含む各種の処理が実行される。この信号処理回路４００は、処理後のフレームを画像処理回路２６０に供給する。
　画像処理回路２６０は、信号処理回路４００からのフレームに対して、所定の画像処理を実行するものである。画像処理として、画像認識処理、黒レベル補正処理、画像補正処理やデモザイク処理などが実行される。この画像処理回路２６０は、処理後のフレームを出力回路２５７に供給する。
　出力回路２５７は、画像処理後のフレームを外部に出力するものである。
　制御回路２５６は、ＤＡＣ２５１、画素駆動回路２５２、垂直走査回路２５５、信号処理回路４００、画像処理回路２６０および出力回路２５７のそれぞれの動作タイミングを垂直同期信号ＶＳＹＮＣに同期して制御するものである。
　［画素ＡＤ変換部の構成例］
　図６は、本技術の第１の実施の形態における画素ＡＤ変換部２５４の一構成例を示す図である。この画素ＡＤ変換部２５４には、複数のＡＤＣ３１０が二次元格子状に配列される。ＡＤＣ３１０は、画素回路２２０ごとに配置される。画素回路２２０の行数および列数がＮ行（Ｎは、整数）およびＭ列（Ｍは、整数）である場合、Ｎ×Ｍ個のＡＤＣ３１０が配置される。
　クラスタ３００のそれぞれには、画素ブロック２１１内の画素回路２２０の個数と同じ個数のＡＤＣ３１０が配置される。画素ブロック２１１内に４行×２列の画素回路２２０が配列される場合、クラスタ３００内にも４行×２列のＡＤＣ３１０が配列される。
　ＡＤＣ３１０は、対応する画素回路２２０により生成されたアナログの画素信号に対してＡＤ変換を行うものである。このＡＤＣ３１０は、ＡＤ変換において、画素信号と参照信号とを比較し、その比較結果が反転したときの時刻コードを保持する。そして、ＡＤＣ３１０は、保持した時刻コードをＡＤ変換後のデジタル信号として出力する。
　また、クラスタ３００の列ごとにリピータ部３７０が配置される。クラスタ３００の列数がＭ／２である場合、Ｍ／２個のリピータ部３７０が配置される。リピータ部３７０は、時刻コードを転送するものである。リピータ部３７０は、時刻コード生成部２５３からＡＤＣ３１０へ時刻コードを転送する。また、リピータ部３７０は、ＡＤＣ３１０から信号処理回路４００へデジタル信号を転送する。このデジタル信号の転送は、デジタル信号の「読出し」とも呼ばれる。
　また、同図において、かっこ内の数字は、ＡＤＣ３１０のデジタル信号の読出し順序の一例を示す。例えば、１行目の奇数列のデジタル信号が１番目に読み出され、１行目の偶数列のデジタル信号が２番目に読み出される。２行目の奇数列のデジタル信号が３番目に読み出され、２行目の偶数列のデジタル信号が３番目に読み出される。以下、同様に、各行の奇数列、偶数列のデジタル信号が順に読み出される。
　なお、画素回路２２０ごとに、ＡＤＣ３１０を配置しているが、この構成に限定されない。複数の画素回路２２０が１つのＡＤＣ３１０を共有する構成であってもよい。
　［ＡＤＣの構成例］
　図７は、本技術の第１の実施の形態におけるＡＤＣ３１０の一構成例を示すブロック図である。このＡＤＣ３１０は、差動増幅器３２０と、正帰還回路３４０と、ラッチ制御回路３５０と、複数のラッチ回路３６０とを備える。
　また、画素回路２２０とＡＤＣ３１０との間には、ソースフォロワ回路２３０が配置される。このソースフォロワ回路２３０は、画素回路２２０からの画素信号の電位ＶＳＩＮに応じて電位ＶＳＯＵＴの信号をＡＤＣ３１０に供給するものである。これらの画素回路２２０およびソースフォロワ回路２３０からなる回路は、１つの画素として機能する。
　また、画素回路２２０およびソースフォロワ回路２３０と差動増幅器３２０の一部とは、受光チップ２０１に配置され、差動増幅器３２０の残りと、その後段の回路とは、回路チップ２０２に配置される。
　差動増幅器３２０は、ソースフォロワ回路２３０からの画素信号と、ＤＡＣ２５１からの参照信号とを比較するものである。この差動増幅器３２０は、比較結果を示す比較結果信号を正帰還回路３４０に供給する。
　正帰還回路３４０は、出力の一部を入力（比較結果信号）に加算し、出力信号ＶＣＯとしてラッチ制御回路３５０に供給するものである。
　ラッチ制御回路３５０は、垂直走査回路２５５からの制御信号ｘＷＯＲＤに従って、出力信号ＶＣＯが反転したときの時刻コードを複数のラッチ回路３６０に保持させるものである。
　ラッチ回路３６０は、ラッチ制御回路３５０の制御に従って、リピータ部３７０からの時刻コードを保持するものである。ラッチ回路３６０は、時刻コードのビット数の分、設けられる。例えば、時刻コードが１５ビットの場合、ＡＤＣ３１０内に、１５個のラッチ回路３６０が配置される。また、保持された時刻コードは、ＡＤ変換後のデジタル信号としてリピータ部３７０により読み出される。
　同図に例示した構成により、ＡＤＣ３１０は、ソースフォロワ回路２３０からの画素信号をデジタル信号に変換する。
　［差動増幅器および正帰還回路の構成例］
　図８は、本技術の第１の実施の形態における画素回路２２０、差動増幅器３２０および正帰還回路３４０の一構成例を示す回路図である。
　差動増幅器３２０は、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ３３１、３３４および３２１を備える。また、差動増幅器３２０はｎＭＯＳ（n-channel MOS）トランジスタ３２２およびオートゼロトランジスタ３２３と、差動トランジスタ３３２および３３５と、電流源トランジスタ３３３とを備える。これらのうちオートゼロトランジスタ３２３と、差動トランジスタ３３２および３３５と、電流源トランジスタ３３３とは、受光チップ２０１に配置され、残りは回路チップ２０２に配置される。差動トランジスタ３３２および３３５として、例えば、ｎＭＯＳトランジスタが用いられる。また、オートゼロトランジスタ３２３および電流源トランジスタ３３３として例えば、ｎＭＯＳトランジスタが用いられる。
　差動トランジスタ３３２および３３５は、差動対を構成し、これらのトランジスタのソースは、電流源トランジスタ３３３のドレインに共通に接続される。また、差動トランジスタ３３２のドレインは、ｐＭＯＳトランジスタ３３１のドレインとｐＭＯＳトランジスタ３３１および３３４のゲートとに接続される。差動トランジスタ３３５のドレインは、ｐＭＯＳトランジスタ３３４のドレインとｐＭＯＳトランジスタ３２１のゲートとに接続される。また、差動トランジスタ３３２のゲートには、ＤＡＣ２５１からの参照信号が入力される。この参照信号の電位をＶＲＥＦとする。
　電流源トランジスタ３３３のゲートには、所定のバイアス電圧ＢＩＡＳ１が印加され、電流源トランジスタ３３３のソースには、所定の接地電圧が印加される。この電流源トランジスタ３３３は、バイアス電圧ＢＩＡＳ１に応じた電流を供給する。
　差動トランジスタ３３５のゲートには、ソースフォロワ回路２３０からの画素信号が入力される。この画素信号の電位をＶＳＯＵＴとする。
　ｐＭＯＳトランジスタ３３１、３３４および３２１は、カレントミラー回路を構成する。ｐＭＯＳトランジスタ３３１、３３４および３２１のソースには、電源電圧ＶＤＤが印加される。
　ｎＭＯＳトランジスタ３２２のドレインは、ｐＭＯＳトランジスタ３２１のドレインに接続され、ソースは、正帰還回路３４０に接続される。
　オートゼロトランジスタ３２３は、画素駆動回路２５２からのオートゼロ信号ＡＺに従って、差動トランジスタ３３５のドレインとソースフォロワ回路２３０の入力ノードとを短絡するものである。
　正帰還回路３４０はｐＭＯＳトランジスタ３４１、３４２、３４４および３４５と、ｎＭＯＳトランジスタ３４３、３４６および３４７とを備える。ｐＭＯＳトランジスタ３４１および３４２とｎＭＯＳトランジスタ３４３とは、ｎＭＯＳトランジスタ３２２のゲートに直列に接続される。また、ｐＭＯＳトランジスタ３４１のゲートには、垂直走査回路２５５からの駆動信号ＩＮＩ２が入力される。ｐＭＯＳトランジスタ３４２およびｎＭＯＳトランジスタ３４３の接続点は、ｎＭＯＳトランジスタ３２２のソースに接続される。
　ｎＭＯＳトランジスタ３４３のソースには接地電圧が印加され、ゲートには、垂直走査回路２５５からの駆動信号ＩＮＩ１が入力される。
　ｐＭＯＳトランジスタ３４４および３４５は、ｎＭＯＳトランジスタ３２２のゲートに直列に接続される。また、ｐＭＯＳトランジスタ３４５のドレインは、ｐＭＯＳトランジスタ３４２のゲートと、ｎＭＯＳトランジスタ３４６および３４７のドレインとに接続される。ｐＭＯＳトランジスタ３４５およびｎＭＯＳトランジスタ３４７のゲートには、垂直走査回路２５５からの制御信号ＴＥＳＴＶＣＯが入力される。また、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４６のゲートは、ｐＭＯＳトランジスタ３４２およびｎＭＯＳトランジスタ３４３の接続点に接続される。
　ｐＭＯＳトランジスタ３４５およびｎＭＯＳトランジスタ３４７の接続点からは、出力信号ＶＣＯが出力される。また、ｎＭＯＳトランジスタ３４６および３４７のソースには、接地電圧が印加される。
　なお、差動増幅器３２０および正帰還回路３４０のそれぞれは、図７で説明した機能を持つのであれば、図８に例示した回路に限定されない。
　図９は、本技術の第１の実施の形態におけるソースフォロワ回路２３０および画素回路２２０の一構成例を示す回路図である。画素回路２２０は、排出トランジスタ２２１、光電変換素子２２２、転送トランジスタ２２３および浮遊拡散層２２４を備える。ソースフォロワ回路２３０は、ソースフォロワトランジスタ２３１および電流源トランジスタ２３２を備える。排出トランジスタ２２１、転送トランジスタ２２３、ソースフォロワトランジスタ２３１および電流源トランジスタ２３２として、例えば、ｎＭＯＳトランジスタが用いられる。
　排出トランジスタ２２１は、画素駆動回路２５２からの駆動信号ＯＦＧに従って光電変換素子２２２に蓄積された電荷を排出させるものである。光電変換素子２２２は、光電変換により電荷を生成するものである。
　転送トランジスタ２２３は、画素駆動回路２５２からの転送信号ＴＲＧに従って、光電変換素子２２２から浮遊拡散層２２４へ電荷を転送するものである。
　浮遊拡散層２２４は、転送された電荷を蓄積して、電荷量に応じた電圧を生成するものである。この浮遊拡散層２２４の転送トランジスタ２２３側のノードを浮遊拡散層ノード２２５とし、その電位をＶＳＩＮとする。
　ソースフォロワトランジスタ２３１のゲートは、浮遊拡散層２２４の浮遊拡散層ノード２２５に接続される。また、ソースフォロワトランジスタ２３１のソースは、電流源トランジスタ２３２のドレインに接続される。
　電流源トランジスタ２３２のゲートには、所定のバイアス電圧ＢＩＡＳ２が印加され、ソースには、所定の接地電圧が印加される。この電流源トランジスタ２３２は、バイアス電圧ＢＩＡＳ２に応じた電流を供給する。
　また、ソースフォロワトランジスタ２３１および電流源トランジスタ２３２の接続ノード（すなわち、ソースフォロワトランジスタ２３１のソース）は、差動トランジスタ３３５のゲートに接続される。
　ソースフォロワトランジスタ２３１のゲート－ソース間電圧をＶＧＳとすると、ソースフォロワトランジスタ２３１のゲートの電位ＶＳＩＮと、ソースの電位ＶＳＯＵＴとの間には、次の式が成立する。
　　ＶＳＩＮ＝ＶＳＯＵＴ＋ＶＧＳ　　　　　　　　　　　　　　　・・・式１
　式１より、ソースフォロワトランジスタ２３１のソースの電位ＶＳＯＵＴは、ゲートの電位ＶＳＩＮに追従して変動する。
　また、差動増幅器３２０内のｐＭＯＳトランジスタ３３１および３３４と、差動トランジスタ３３２および３３５と、電流源トランジスタ３３３とからなる回路は、差動増幅回路３３０として機能する。
　電位ＶＲＥＦの差動トランジスタ３３２のゲートは、差動増幅回路３３０の入力ノード３３７に該当する。電位ＶＳＯＵＴの差動トランジスタ３３５のゲートは、差動増幅回路３３０の入力ノード３３８に該当する。差動トランジスタ３３５のドレインは、差動増幅回路３３０の出力ノード３３９に該当する。この出力ノードの電位をＶＣＯＵＴとする。また、差動トランジスタ３３５のゲート－ソース間には、寄生容量３３６が生じるものとする。
　差動増幅回路３３０は、入力ノード３３７の電位ＶＲＥＦと、入力ノード３３８の電位ＶＳＯＵＴとの差分を増幅して出力ノード３３９から出力する。
　オートゼロトランジスタ３２３は、オートゼロ信号ＡＺに従って、差動増幅回路３３０の出力ノード３３９と浮遊拡散層ノード２２５（言い換えれば、ソースフォロワ回路２３０の入力ノード）とを短絡する。
　ここで、ソースフォロワ回路２３０を設けず、浮遊拡散層ノード２２５を差動トランジスタ３３５のゲート（すなわち、入力ノード３３８）に直接接続した構成の第１の比較例を想定する。この第１の比較例では、ハイインピーダンスの浮遊拡散層ノード２２５が差動増幅回路３３０の入力ノード３３８に直接つながっているため、差動トランジスタ３３５の寄生容量３３６を介して、参照信号の変化が浮遊拡散層ノード２２５に伝搬する。例えば、参照信号がスロープ状に低下するとき、浮遊拡散層ノード２２５の電位ＶＳＩＮも連動して低下する。このため、電位ＶＳＩＮに一致するときの電位ＶＲＥＦの値に誤差が生じるとともに、差動増幅回路３３０の伝搬遅延時間が大きく増大する。伝搬遅延時間が増大する要因としては、電位ＶＳＩＮの低下により電位ＶＳＩＮと電位ＶＲＥＦが一致するタイミングが本来のタイミングから遅れることと、電位ＶＳＩＮと電位ＶＲＥＦが一致した後も差動増幅回路３３０の入力ノード間の差分の増加速度が小さくなることとが挙げられる。。
　電位の誤差と伝搬遅延時間の増大とのうち、誤差は、ＣＤＳ処理により取り除くことができるが、伝搬遅延時間の増大は、ＣＤＳ処理では解消できない。伝搬遅延時間が増大すると、ＡＤＣ３１０のＡＤ変換時間が長くなり、フレームレートが低下してしまう。
　浮遊拡散層２２４の容量を大きくすれば、電位ＶＳＩＮの変動を抑制することができるが、浮遊拡散層２２４の容量を大きくすると、浮遊拡散層２２４の電荷電圧変換効率が低下するため、好ましくない。
　このように、浮遊拡散層ノード２２５を差動トランジスタ３３５のゲートに直接接続した場合、フレームレートが低下してしまうおそれがある。
　これに対して、ソースフォロワ回路２３０を設けた同図の回路では、式１に例示したように、電位ＶＳＯＵＴが電位ＶＳＩＮに追従して変動する。また、オートゼロトランジスタ３２３がオフ状態のときは、ソースフォロワ回路２３０により、電位ＶＳＩＮのインピーダンスは低くなるため、参照信号がスロープ状に低下しても電位ＶＳＩＮは変動しない。このため、電位ＶＲＥＦの変動による電位ＶＳＩＮの変動を防止することができる。これにより、ＡＤ変換時間を短縮し、フレームレートを向上させることができる。特に、ＴＤＩ（Time Delayed Integration）処理を行う場合には、非常に高いフレームレート（例えば、２００乃至３００キロヘルツなど）が要求されるため、ソースフォロワ回路２３０の追加により、そのような要求に対応することが容易となる。
　また、ソースフォロワ回路２３０を設ける構成では、浮遊拡散層２２４の容量を削減してインピーダンスが大きくなっても、伝搬遅延時間が増加することはない。このため、フレームレートを維持したままで、浮遊拡散層２２４の容量を削減し、電荷電圧変換効率を上昇させることができる。
　次に、ソースフォロワ回路２３０を設け、そのソースフォロワ回路２３０と差動トランジスタ３３５のゲートとの間にオートゼロ容量を挿入し、オートゼロトランジスタが、差動トランジスタ３３５のゲート－ドレイン間を短絡する第２の比較例を想定する。この第２の比較例は、例えば、特願２０１６－５４５４４１に記載されている。この第２の比較例では、参照信号に、浮遊拡散層ノード２２５の電位ＶＳＩＮが連動することを防止することができる。ただし、ソースフォロワトランジスタ２３１および電流源トランジスタ２３２の接続ノード（ソースフォロワの出力）から、差動トランジスタ３３５のゲートへのゲインは、オートゼロ容量と寄生容量３３６とにより決定され、次の式により表される。
　　ＣＡＺ／（ＣＡＺ＋Ｃｇｓ）
上式において、ＣＡＺは、オートゼロ容量の容量値を示し、Ｃｇｓは、寄生容量３３６の容量値を示す。
　ＣＡＺおよびＣｇｓが一定値であれば、減衰するだけでゲインは一定となるが、Ｃｇｓは、一定値でなくバイアス依存性を持つため、差動トランジスタ３３５のゲートの電圧が変化すると、ゲインも変化し、リニアリティが悪化する。
　ＣＡＺが、Ｃｇｓに対して非常に大きければ、リニアリティの悪化を抑制することができるが、オートゼロ容量は、画素内に配置する必要があるため、小さな容量値（数フェムトファラッド程度）のものしか置けない。これは、Ｃｇｓの数倍から１０倍程度の値に過ぎない。一方、Ｃｇｓは、数パーセントのバイアス依存性を持つので、ゲインの変動も数パーセント程度発生する。この変動は許容できない値となる。
　また、ＣＡＺとＣｇｓとの比率が小さいため、ゲインの絶対値も小さくなり、浮遊拡散層２２４の入力に換算した雑音が悪化する。
　このように、第２の比較例では、第１の比較例の課題は解決できるが、リニアリティ悪化、雑音増加といった弊害がある。
　これに対して、オートゼロトランジスタ３２３が、差動トランジスタ３３５のドレインとソースフォロワ回路２３０の入力ノードとを短絡する構成では、オートゼロ容量が不要となる。これにより、リニアリティ悪化や雑音を抑制することができる。
　図１０は、本技術の第１の実施の形態における画素内のトランジスタの制御方法を説明するための図である。同図におけるａは、オートゼロの際のトランジスタの制御方法を示し、同図におけるｂは、オートゼロの後のトランジスタの制御方法を示す。
　また、同図においては、差動増幅回路３３０をコンパレータの図記号で表し、ソースフォロワ回路２３０を電圧バッファの図記号で表している。オートゼロトランジスタ３２３および転送トランジスタ２２３をスイッチの図記号で表している。
　同図におけるａに例示するように、コンパレータ（差動増幅回路３３０）の比較動作に先立って、画素駆動回路２５２は、オートゼロトランジスタ３２３をオン状態にし、転送トランジスタ２２３をオフ状態にする。これにより、コンパレータ（差動増幅回路３３０）の出力ノードと、ソースフォロワ回路２３０の入力ノードとを短絡し、フィードバックをかけて、参照信号のゼロと画素信号のゼロとを合わせること（すなわち、オートゼロ）ができる。このときの電位ＶＳＩＮが、画素信号のゼロとして設定される。また、式１により、ソースフォロワ回路２３０からは、電位ＶＳＩＮに応じた電位ＶＳＯＵＴが出力される。
　同図におけるｂに例示するように、オートゼロの後に画素駆動回路２５２はオートゼロトランジスタ３２３をオフ状態にする。ＤＡＣ２５１は、参照信号をスロープ状に変化させ、ＡＤＣ３１０は、初期化された浮遊拡散層２２４の電位に応じたアナログの画素信号をデジタル信号に変換する。このときの画素信号のレベルは、Ｐ相またはリセットレベルと呼ばれる。
　Ｐ相の変換後に、画素駆動回路２５２は転送トランジスタ２２３をオン状態にして、光電変換素子２２２から浮遊拡散層２２４へ電荷を転送させる。ＤＡＣ２５１は、参照信号をスロープ状に変化させ、ＡＤＣ３１０は、転送後の浮遊拡散層２２４の電位に応じたアナログの画素信号をデジタル信号に変換する。このときの画素信号のレベルは、Ｄ相または信号レベルと呼ばれる。
　同図におけるｂでは、ソースフォロワ回路２３０により電位ＶＳＯＵＴのインピーダンスは低くなるため、Ｐ相およびＤ相の変換時において参照信号がスロープ状に低下しても電位ＶＳＩＮは変動しない。
　図１１は、本技術の第１の実施の形態における信号処理回路４００の一構成例を示すブロック図である。この信号処理回路４００は、複数のセレクタ４０５と、複数のＣＤＳ処理部４１０と、複数のＴＤＩ処理部４２０とを備える。
　セレクタ４０５は、クラスタ３００の列ごと、言い換えれば、リピータ部３７０ごとに配置される。クラスタ３００に２列のＡＤＣ３１０が配列される場合、２列ごとにセレクタ４０５が配置される。また、ＣＤＳ処理部４１０およびＴＤＩ処理部４２０は、ＡＤＣ３１０の列ごとに配置される。ＡＤＣ３１０がＭ列である場合、Ｍ／２個のセレクタ４０５と、Ｍ個のＣＤＳ処理部４１０と、Ｍ個のＴＤＩ処理部４２０とが配置される。
　前述したようにリピータ部３７０は、奇数列のデジタル信号と偶数列のデジタル信号とを順に出力する。
　セレクタ４０５は、制御回路２５６の制御に従って、デジタル信号の出力先を選択するものである。リピータ部３７０により奇数列が出力された場合にセレクタ４０５は、その奇数列に対応するＣＤＳ処理部４１０にデジタル信号を出力する。一方、偶数列が出力された場合にセレクタ４０５は、その偶数列に対応するＣＤＳ処理部４１０にデジタル信号を出力する。
　ＣＤＳ処理部４１０は、セレクタ４０５からのデジタル信号に対して、Ｐ相とＤ相との差分を求めるＣＤＳ処理を行うものである。ＣＤＳ処理部４１０は、差分のデジタル信号をＴＤＩ処理部４２０に供給する。
　ＴＤＩ処理部４２０は、ＴＤＩ処理後のデジタル信号に対して、被写体の移動速度に合わせて時間をずらしながら、デジタル信号を積算するＴＤＩ処理を行うものである。このＴＤＩ処理部４２０はＴＤＩ処理後のデジタル信号を画像処理回路２６０へ供給する。
　図１２は、本技術の第１の実施の形態における電位変動の一例を示すタイミングチャートである。同図におけるａは、ソースフォロワ回路２３０の入力ノードの電位ＶＳＩＮと、出力ノードの電位ＶＳＯＵＴとのそれぞれの変動の一例を示すタイミングチャートである。同図におけるｂは、参照信号の電位ＶＲＥＦと、電位ＶＳＯＵＴとのそれぞれの変動の一例を示すタイミングチャートである。
　同図におけるａに例示するように、タイミングＴ０乃至Ｔ１のオートゼロ期間において、ソースフォロワ回路２３０は、入力ノードの電位ＶＳＩＮに応じた電位ＶＳＯＵＴを出力ノードから出力する。これらの電位の関係は、式１により表される。そして、タイミングＴ５において電荷が転送されると、電位ＶＳＩＮは、電荷量に応じて低下する。
　また、同図におけるｂに例示するように、タイミングＴ０乃至Ｔ１のオートゼロ期間において、画素信号の電位ＶＳＯＵＴが参照信号の電位ＶＲＥＦと一致した状態となる。このオートゼロの後のタイミングＴ２乃至Ｔ４の期間内にＤＡＣ２５１は、参照信号の電位ＶＲＥＦをスロープ状に変化させる。ＡＤＣ３１０は、電位ＶＲＥＦが電位ＶＳＯＵＴと一致するタイミングＴ３で時刻コードを保持し、その時刻コードをＰ相を変換したデジタル信号として出力する。
　そして、Ｐ相変換後のタイミングＴ５において電荷が転送されると、電位ＶＳＩＮは、電荷量に応じて低下する。転送後のタイミングＴ６乃至Ｔ８の期間内にＤＡＣ２５１は、参照信号の電位ＶＲＥＦをスロープ状に変化させる。ＡＤＣ３１０は、電位ＶＲＥＦが電位ＶＳＯＵＴと一致するタイミングＴ７で時刻コードを保持し、その時刻コードをＤ相を変換したデジタル信号として出力する。
　図１３は、本技術の第１の実施の形態と第１の比較例とにおける差動増幅回路３３０の出力の反転タイミングの一例を示す図である。同図におけるａは、第１の実施の形態における差動増幅回路３３０の出力の反転タイミングの一例を示す図である。同図におけるｂは、第１の比較例における差動増幅回路３３０の出力の反転タイミングの一例を示す図である。
　同図におけるａに例示するように、ソースフォロワ回路２３０を追加した第１の実施の形態では、参照信号の電位ＶＲＥＦが、ソースフォロワ回路２３０の出力の電位ＶＳＯＵＴと一致するタイミングＴ３で、差動増幅回路３３０の出力ノードの電位ＶＣＯＵＴが反転する。
　一方、同図におけるｂに例示するように、ソースフォロワ回路２３０の無い第１の比較例では、タイミングＴ３から遅延したタイミングＴ３'で出力ノードの電位ＶＣＯＵＴが反転する。これは、前述したように、電位ＶＳＩＮに一致するときの電位ＶＲＥＦの値に誤差が生じるとともに、差動増幅回路３３０の伝搬遅延時間が大きく増大するためである。第１の比較例では、参照信号をスロープに変化させるタイミングＴ３乃至Ｔ４の期間（すなわち、ＡＤ変換期間）について、この遅延を考慮して長めに設定する必要があり、ＡＤ変換期間の長期化により、フレームレートが低下するおそれがある。
　これに対して、ソースフォロワ回路２３０を追加した構成では、遅延が生じないため、ＡＤ変換期間を第１の比較例よりも短くすることができ、フレームレートを向上させることができる。
　このように、本技術の第１の実施の形態によれば、ソースフォロワ回路２３０が、浮遊拡散層の電位に応じた電位を差動増幅回路３３０の入力ノード３３８に供給するため、参照信号の変動に起因する入力ノード３３８の電位変動を抑制することができる。これにより、入力ノード３３８の電位変動に起因して生じるＡＤ変換期間の長期化を抑制し、フレームレートを向上させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ＴＤＩ処理を実行する固体撮像素子２００内にソースフォロワ回路２３０を配置していたが、ＴＤＩ処理を実行しない固体撮像素子２００においても、フレームレートの向上が要求されることがある。この第２の実施の形態の固体撮像素子２００は、ＴＤＩ処理を実行しない固体撮像素子２００内にソースフォロワ回路２３０を配置した点において第１の実施の形態と異なる。
　図１４は、本技術の第２の実施の形態における信号処理回路４００の一構成例を示すブロック図である。この第２の実施の形態の信号処理回路４００は、ＴＤＩ処理部４２０が配置されない点において第１の実施の形態と異なる。
　ＣＤＳ処理部４１０は、ＣＤＳ処理後の信号を画像処理回路２６０に供給し、画像処理回路２６０は、ＣＤＳ処理後のフレームに対して画像処理を行う。このような固体撮像素子２００は、デジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）などに用いられる。
　このように、本技術の第２の実施の形態によれば、固体撮像素子２００は、ＣＤＳ処理後のフレームに対してＴＤＩ処理を行わずに画像処理を行うため、ＴＤＩ処理が不要である場合にもフレームレートを向上させることができる。
　＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１６は、撮像部１２０３１の設置位置の例を示す図である。
　図１６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、フレームレートを向上させてより高画質の動画を生成することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、
　光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
　所定の期間内に前記浮遊拡散層と前記出力ノードとを短絡するオートゼロトランジスタと、
　前記浮遊拡散層の電位に応じた電位を前記一対の入力ノードの一方に供給するソースフォロワ回路と
を具備する固体撮像素子。
（２）前記差分に応じたデジタル信号に対して所定の信号処理を行う信号処理部をさらに具備する
前記（１）に記載の固体撮像素子。
（３）前記信号処理は、相関二重サンプリング処理を含む
前記（２）記載の固体撮像素子。
（４）前記信号処理は、時間遅延積分処理をさらに含む
前記（５）記載の固体撮像素子。
（５）前記ソースフォロワ回路は、
　所定の電流を供給する第１の電流源トランジスタと、
　前記浮遊拡散層にゲートが接続され、前記第１の電流源トランジスタと前記一対の入力ノードの一方とにソースが接続されたソースフォロワトランジスタと
を備える前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記差動増幅回路は、
　一対の差動トランジスタと、
　前記一対の差動トランジスタのソースに共通に接続され、所定の電流を供給する第２の電流源トランジスタと
を備え、
　前記一対の差動トランジスタの一方のゲートには、所定の参照信号が入力され、
　前記一対の差動トランジスタの他方のゲートは、前記ソースフォロワ回路からの前記電位が入力される
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記転送トランジスタと前記ソースフォロワ回路と前記差動増幅回路の一部とが所定の受光チップに設けられ、
　前記差動増幅回路の残りは、所定の回路チップに設けられる
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記受光チップと前記回路チップとは、Ｃｕ－Ｃｕ接合により接続される
前記（８）記載の固体撮像素子。
（９）一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、
　光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
　所定の期間内に前記浮遊拡散層と前記出力ノードとを短絡するオートゼロトランジスタと、
　前記浮遊拡散層の電位に応じた電位を前記一対の入力ノードの一方に供給するソースフォロワ回路と、
　前記差分に応じたデジタル信号を配列したフレームを記憶する記憶部と
を具備する撮像装置。
　１００　撮像装置
　１１０　光学部
　１２０　記憶部
　１３０　制御部
　１４０　通信部
　２００　固体撮像素子
　２０１　受光チップ
　２０２　回路チップ
　２１０　画素アレイ部
　２１１　画素ブロック
　２１２　周辺回路
　２２０　画素回路
　２２１　排出トランジスタ
　２２２　光電変換素子
　２２３　転送トランジスタ
　２２４　浮遊拡散層
　２３０　ソースフォロワ回路
　２３１　ソースフォロワトランジスタ
　２３２、３３３　電流源トランジスタ
　２５１　ＤＡＣ
　２５２　画素駆動回路
　２５３　時刻コード生成部
　２５４　画素ＡＤ変換部
　２５５　垂直走査回路
　２５６　制御回路
　２５７　出力回路
　２６０　画像処理回路
　３００　クラスタ
　３１０　ＡＤＣ
　３２０　差動増幅器
　３２１、３３１、３３４、３４１、３４２、３４４、３４５　ｐＭＯＳトランジスタ
　３２２、３４３、３４６、３４７　ｎＭＯＳトランジスタ
　３２３　オートゼロトランジスタ
　３３０　差動増幅回路
　３３２、３３５　差動トランジスタ
　３４０　正帰還回路
　３５０　ラッチ制御回路
　３６０　ラッチ回路
　３７０　リピータ部
　４００　信号処理回路
　４０５　セレクタ
　４１０　ＣＤＳ処理部
　４２０　ＴＤＩ処理部
　５１０　ベルトコンベア
　５１１　被写体
　１２０３１　撮像部

Claims (9)

  1. 　一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、
    　光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
    　所定の期間内に前記浮遊拡散層と前記出力ノードとを短絡するオートゼロトランジスタと、
    　前記浮遊拡散層の電位に応じた電位を前記一対の入力ノードの一方に供給するソースフォロワ回路と
    を具備する固体撮像素子。
  2. 　前記差分に応じたデジタル信号に対して所定の信号処理を行う信号処理部をさらに具備する
    請求項１記載の固体撮像素子。
  3. 　前記信号処理は、相関二重サンプリング処理を含む
    請求項２記載の固体撮像素子。
  4. 　前記信号処理は、時間遅延積分処理をさらに含む
    請求項３記載の固体撮像素子。
  5. 　前記ソースフォロワ回路は、
    　所定の電流を供給する第１の電流源トランジスタと、
    　前記浮遊拡散層にゲートが接続され、前記第１の電流源トランジスタと前記一対の入力ノードの一方とにソースが接続されたソースフォロワトランジスタと
    を備える請求項１記載の固体撮像素子。
  6. 　前記差動増幅回路は、
    　一対の差動トランジスタと、
    　前記一対の差動トランジスタのソースに共通に接続され、所定の電流を供給する第２の電流源トランジスタと
    を備え、
    　前記一対の差動トランジスタの一方のゲートには、所定の参照信号が入力され、
    　前記一対の差動トランジスタの他方のゲートは、前記ソースフォロワ回路からの前記電位が入力される
    請求項１記載の固体撮像素子。
  7. 　前記転送トランジスタと前記オートゼロトランジスタと前記ソースフォロワ回路と前記差動増幅回路の一部とが所定の受光チップに設けられ、
    　前記差動増幅回路の残りは、所定の回路チップに設けられる
    請求項１記載の固体撮像素子。
  8. 　前記受光チップと前記回路チップとは、Ｃｕ－Ｃｕ接合により接続される
    請求項８記載の固体撮像素子。
  9. 　一対の入力ノードのそれぞれの電位の差分を増幅して出力ノードから出力する差動増幅回路と、
    　光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
    　所定の期間内に前記浮遊拡散層と前記出力ノードとを短絡するオートゼロトランジスタと、
    　前記浮遊拡散層の電位に応じた電位を前記一対の入力ノードの一方に供給するソースフォロワ回路と、
    　前記差分に応じたデジタル信号を配列したフレームを記憶する記憶部と
    を具備する撮像装置。
PCT/JP2021/002567 2020-03-23 2021-01-26 固体撮像素子、および、撮像装置 Ceased WO2021192576A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/798,460 US12133008B2 (en) 2020-03-23 2021-01-26 Solid-state imaging element and imaging device
JP2022509324A JP7603057B2 (ja) 2020-03-23 2021-01-26 固体撮像素子、および、撮像装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-050475 2020-03-23
JP2020050475 2020-03-23

Publications (1)

Publication Number Publication Date
WO2021192576A1 true WO2021192576A1 (ja) 2021-09-30

Family

ID=77891336

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/002567 Ceased WO2021192576A1 (ja) 2020-03-23 2021-01-26 固体撮像素子、および、撮像装置

Country Status (3)

Country Link
US (1) US12133008B2 (ja)
JP (1) JP7603057B2 (ja)
WO (1) WO2021192576A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150136955A1 (en) * 2013-11-12 2015-05-21 EO Vista, LLC Apparatus and Methods for Hyperspectral Imaging with On-Chip Digital Time Delay and Integration
JP2015231051A (ja) * 2014-06-03 2015-12-21 ソニー株式会社 信号処理装置、制御方法、撮像素子、並びに、電子機器
WO2016031594A1 (ja) * 2014-08-25 2016-03-03 ソニー株式会社 信号処理装置、制御方法、撮像素子、並びに、電子機器
JP2019216379A (ja) * 2018-06-14 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5006281B2 (ja) * 2008-07-24 2012-08-22 パナソニック株式会社 固体撮像装置、カメラ
JP2013027014A (ja) * 2011-07-26 2013-02-04 Sony Corp 固体撮像装置およびａｄ変換出力ビット数制御方法
TWI751116B (zh) * 2015-11-12 2022-01-01 日商索尼半導體解決方案公司 攝像元件、攝像方法及電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150136955A1 (en) * 2013-11-12 2015-05-21 EO Vista, LLC Apparatus and Methods for Hyperspectral Imaging with On-Chip Digital Time Delay and Integration
JP2015231051A (ja) * 2014-06-03 2015-12-21 ソニー株式会社 信号処理装置、制御方法、撮像素子、並びに、電子機器
WO2016031594A1 (ja) * 2014-08-25 2016-03-03 ソニー株式会社 信号処理装置、制御方法、撮像素子、並びに、電子機器
JP2019216379A (ja) * 2018-06-14 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法

Also Published As

Publication number Publication date
JP7603057B2 (ja) 2024-12-19
US12133008B2 (en) 2024-10-29
US20230049629A1 (en) 2023-02-16
JPWO2021192576A1 (ja) 2021-09-30

Similar Documents

Publication Publication Date Title
US11582416B2 (en) Solid-state image sensor, imaging device, and method of controlling solid-state image sensor
TW201941588A (zh) 固體攝像元件、攝像裝置及固體攝像元件之控制方法
CN110710197B (zh) 模拟数字转换器、固态成像元件和模拟数字转换器的控制方法
US11800256B2 (en) Solid-state image sensor, imaging device, and method of controlling solid-state image sensor
JP2020088480A (ja) 固体撮像素子、および、撮像装置
CN114245986A (zh) 固态成像元件、成像装置和用于控制固态成像元件的方法
CN113424451A (zh) 成像装置和比较器
KR20230021024A (ko) 고체 촬상 소자
WO2022074940A1 (ja) 固体撮像素子、および、撮像装置
WO2021256031A1 (ja) 固体撮像素子、および、撮像装置
EP4280594A1 (en) Imaging device and electronic apparatus
WO2022004125A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
US12041369B2 (en) Solid-state imaging element, imaging device, and method of controlling solid-state imaging element for correcting a potential of an input node of a differential amplifier
US12133008B2 (en) Solid-state imaging element and imaging device
WO2022196079A1 (ja) 固体撮像素子及び撮像装置
WO2022153746A1 (ja) 撮像装置
WO2021181856A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
US12452561B2 (en) Image capturing apparatus and electronic device
US20240187759A1 (en) Imaging device and electronic apparatus
WO2023089958A1 (ja) 固体撮像素子
CN116195268A (zh) 固态摄像装置
JP2021097337A (ja) 固体撮像素子、および、撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21777039

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022509324

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21777039

Country of ref document: EP

Kind code of ref document: A1