WO2021186969A1 - 撮像装置及び電子機器 - Google Patents

撮像装置及び電子機器 Download PDF

Info

Publication number
WO2021186969A1
WO2021186969A1 PCT/JP2021/005128 JP2021005128W WO2021186969A1 WO 2021186969 A1 WO2021186969 A1 WO 2021186969A1 JP 2021005128 W JP2021005128 W JP 2021005128W WO 2021186969 A1 WO2021186969 A1 WO 2021186969A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
transistors
imaging device
pixel
analog
Prior art date
Application number
PCT/JP2021/005128
Other languages
English (en)
French (fr)
Inventor
将志 木野
敬 渡辺
一樹 山口
則一 笠原
康平 鈴木
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to CN202180015911.XA priority Critical patent/CN115136312A/zh
Priority to KR1020227029975A priority patent/KR20220155273A/ko
Priority to EP21771837.8A priority patent/EP4123709A4/en
Priority to US17/908,696 priority patent/US20230097485A1/en
Priority to JP2022508139A priority patent/JPWO2021186969A1/ja
Publication of WO2021186969A1 publication Critical patent/WO2021186969A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H01L27/14806—Structural or functional details thereof
    • H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes

Definitions

  • This disclosure relates to an imaging device and an electronic device.
  • the image pickup device is equipped with an analog-to-digital converter that converts an analog signal read from each pixel of the pixel array section into a digital signal as one of the peripheral circuits of the pixel array section.
  • an analog-to-digital converter that converts an analog signal read from each pixel of the pixel array section into a digital signal as one of the peripheral circuits of the pixel array section.
  • a comparator that compares an analog signal from a pixel with a reference signal is used (see, for example, Patent Document 1).
  • an object of the present disclosure is to provide an image pickup device capable of realizing layout shrink of a circuit element without increasing random noise, and an electronic device having the image pickup device.
  • the first imaging device of the present disclosure for achieving the above object is A pixel array unit in which pixels including a photoelectric conversion element are arranged, and An analog-to-digital converter that converts the analog signal output from each pixel of the pixel array section into a digital signal.
  • the analog-to-digital converter has a comparator that compares the analog signal output from each pixel of the pixel array section with the reference signal.
  • the transistors that make up the comparator have a three-dimensional structure in which channels are dug, parallel to or perpendicular to the direction in which current flows.
  • the first electronic device of the present disclosure for achieving the above object is A pixel array unit in which pixels including a photoelectric conversion element are arranged, and An analog-to-digital converter that converts the analog signal output from each pixel of the pixel array section into a digital signal.
  • the analog-to-digital converter has a comparator that compares the analog signal output from each pixel of the pixel array section with the reference signal.
  • the transistors that make up the comparator have a three-dimensional structure in which channels are dug, parallel to or perpendicular to the direction of current flow. It has an imaging device.
  • the second imaging device of the present disclosure for achieving the above object is A pixel array unit in which pixels including a photoelectric conversion element are arranged, and A constant current source circuit unit having a constant current source connected to a vertical signal line provided corresponding to the column arrangement of the pixel array unit.
  • the transistors that make up a constant current source have a three-dimensional structure in which channels are dug perpendicular to the direction in which current flows.
  • the second electronic device of the present disclosure for achieving the above object is A pixel array unit in which pixels including a photoelectric conversion element are arranged, and A constant current source circuit unit having a constant current source connected to a vertical signal line provided corresponding to the column arrangement of the pixel array unit.
  • the transistors that make up the constant current source have a three-dimensional structure in which channels are dug perpendicular to the direction in which the current flows. It has an imaging device.
  • FIG. 1 is a block diagram showing an outline of a basic system configuration of a CMOS image sensor which is an example of the imaging device of the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of a pixel circuit configuration.
  • FIG. 3 is a block diagram showing an example of the configuration of the column-parallel analog-to-digital conversion unit.
  • FIG. 4 is a circuit diagram showing an example of the circuit configuration of the comparator.
  • 5A is a plan view of the planar transistor
  • FIG. 5B is a cross-sectional view taken along the line AA of FIG. 5A
  • FIG. 5C is a view taken along the line BB of FIG. 5A. It is a cross-sectional view.
  • FIG. 5A is a plan view of the planar transistor
  • FIG. 5B is a cross-sectional view taken along the line AA of FIG. 5A
  • FIG. 5C is a view taken along the line BB of FIG. 5A. It is a cross-section
  • FIG. 6A is a plan view of the trench transistor according to the first embodiment, and FIG. 6B is a cross-sectional view taken along the line CC of FIG. 6A.
  • FIG. 7A is a plan view of the trench transistor according to the second embodiment, and FIG. 7B is a cross-sectional view taken along the line DD of FIG. 7A.
  • FIG. 8A is a plan view of the trench transistor according to the third embodiment, and FIG. 8B is a cross-sectional view taken along the line EE of FIG. 8A.
  • 9A is a plan view of the FIN type transistor according to the fourth embodiment, and FIG. 9B is a cross-sectional view taken along the line FF of FIG. 9A.
  • FIG. 10A is a plan view of the trench transistor according to the fifth embodiment, and FIG. 10B is a cross-sectional view taken along the line GG of FIG. 10A.
  • FIG. 11A is a plan view of the trench transistor according to the sixth embodiment, and FIG. 11B is a cross-sectional view taken along the line HH of FIG. 11A.
  • 12A is a plan view of the trench transistor according to the seventh embodiment, and FIG. 12B is a cross-sectional view taken along the line II of FIG. 12A.
  • 13A and 13B are process diagrams (No. 1) of the method for forming the trench transistor according to the eighth embodiment.
  • 14A and 14B are process diagrams (No. 2) of the method for forming the trench transistor according to the eighth embodiment.
  • FIG. 1 of the method for forming the trench transistor according to the eighth embodiment.
  • FIG. 15 is a process diagram (No. 3) of the method for forming the trench transistor according to the eighth embodiment.
  • 16A, 16B, and 16C are various characteristic diagrams for comparing the effect of the trench transistor with that of the planar transistor.
  • 17A and 17B are process diagrams (No. 1) of the method for forming the FIN type transistor according to the ninth embodiment.
  • 18A and 18B are process diagrams (No. 2) of the method for forming the FIN type transistor according to the ninth embodiment.
  • FIG. 19 is a diagram showing a list of application examples of the W expansion type / L expansion type transistor.
  • FIG. 20 is an exploded perspective view showing a laminated chip structure of the image pickup apparatus.
  • FIG. 21 is a diagram showing an application example of the technique according to the present disclosure.
  • FIG. 22 is a block diagram showing an outline of a configuration example of an imaging system which is an example of the electronic device of the present disclosure.
  • FIG. 23 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • FIG. 24 is a diagram showing an example of an installation position of an imaging unit in a mobile control system.
  • Example 3 Imaging apparatus according to the first embodiment (example of application to transistors constituting a comparator) 3-1.
  • Example 1 Example of a trench transistor that expands the channel width
  • Example 2 Modification of Example 1: Example of three-dimensional structure consisting of one recess) 3-3.
  • Example 3 Modification of Example 1: Example of three-dimensional structure consisting of one convex portion) 3-4.
  • Example 4 Example of FIN type transistor 4.
  • Imaging apparatus according to the second embodiment (example of application to transistors constituting a constant current source) 4-1.
  • Example 5 Example of a trench transistor for expanding the channel length) 4-2.
  • Example 6 (Modification of Example 5: Example of three-dimensional structure consisting of one recess) 4-3.
  • Example 7 Modification of Example 5: Example of three-dimensional structure consisting of one convex portion) 4-4.
  • Example 8 (Example of a method for forming a trench transistor) 4-5.
  • Example 9 (Example of a method for forming a FIN type transistor) 5. Summary of the first embodiment and the second embodiment 5-1.
  • Modification example 7. Application example 8. Examples of application of the technology according to the present disclosure 8-1.
  • Electronic device of the present disclosure (example of imaging device) 8-2.
  • the comparator is configured to have a differential transistor and a current mirror circuit, and the transistors constituting the differential circuit are configured with respect to the direction in which current flows. It can be configured to have a three-dimensional structure in which channels are dug in parallel. Further, the transistor constituting the differential circuit may be composed of a trench type transistor and may have one or a plurality of recesses.
  • the transistors constituting the differential circuit are composed of FIN type transistors and have one or more FINs. can do.
  • the comparator has a configuration having a differential transistor and a current mirror circuit, and the transistor constituting the current mirror circuit.
  • the transistor constituting the current mirror circuit can be configured to be a trench type transistor.
  • a constant current source connected to a vertical signal line provided corresponding to the row arrangement of the pixel array section can be configured to include a constant current source circuit unit having the above.
  • the transistor constituting the constant current source can be configured to have a three-dimensional structure in which a channel is dug perpendicular to the direction in which the current flows.
  • the transistor constituting the constant current source may be configured to be a trench type transistor.
  • the transistor constituting the constant current source may be composed of a trench type transistor and may have one or a plurality of recesses.
  • an analog-digital converter that converts an analog signal output from each pixel of the pixel array unit into a digital signal.
  • the analog-digital converter has a comparator that compares an analog signal output from each pixel of the pixel array unit with a reference signal, and the comparator can be configured to have a differential circuit. Then, the transistor constituting the differential circuit can be configured to have a three-dimensional structure in which a channel is dug in parallel with the direction in which the current flows.
  • the transistor constituting the differential circuit is composed of a trench type transistor and has one or a plurality of recesses. It can be configured.
  • the transistors constituting the differential circuit are composed of FIN type transistors and have one or more FINs. It can be configured.
  • CMOS Complementary Metal Oxide Semiconductor
  • a CMOS image sensor is an image sensor made by applying or partially using a CMOS process.
  • FIG. 1 is a block diagram showing an outline of a basic system configuration of a CMOS image sensor which is an example of the imaging device of the present disclosure.
  • the image pickup apparatus 1 has a configuration including a pixel array unit 11 and a peripheral circuit unit of the pixel array unit 11.
  • the pixel array unit 11 is formed by arranging pixels (pixel circuits) 2 including a photoelectric conversion element two-dimensionally in the row direction and the column direction, that is, in a matrix.
  • the row direction refers to the arrangement direction of the pixels 2 in the pixel row (so-called horizontal direction)
  • the column direction refers to the arrangement direction of the pixels 2 in the pixel row (so-called vertical direction).
  • pixel control lines 31 (31 1 to 31 m ) are wired along the row direction for each pixel row with respect to the matrix-shaped pixel array.
  • the vertical signal line 32 (32 1 ⁇ 32 n) are wired along the column direction for each pixel column.
  • the pixel control line 31 transmits a drive signal for driving when reading a signal from each pixel 2 of the pixel array unit 11.
  • the pixel control line 31 is shown as one wiring, but the wiring is not limited to one.
  • Each component of the peripheral circuit unit of the pixel array unit 11 includes, for example, a vertical scanning unit 12, a column signal processing unit 13, a reference signal generation unit 14, a horizontal scanning unit 15, a timing control unit 16, and the like.
  • the functions of the vertical scanning unit 12, the column signal processing unit 13, the reference signal generation unit 14, the horizontal scanning unit 15, and the timing control unit 16 will be described below.
  • the vertical scanning unit 12 is composed of a shift register, an address decoder, and the like, and is a row selection unit that selects each pixel 2 of the pixel array unit 11 in row units, and controls the scanning of pixel rows and the address of pixel rows. Although the specific configuration of the vertical scanning unit 12 is not shown, it generally has two scanning systems, a read scanning system and a sweep scanning system.
  • the read-out scanning system selectively scans each pixel 2 of the pixel array unit 11 row by row in order to read a pixel signal from the pixel 2.
  • the pixel signal read from the pixel 2 is an analog signal.
  • the sweep scanning system performs sweep scanning in advance of the read scan performed by the read scan system by the time of the shutter speed.
  • the photoelectric conversion element is reset by sweeping out unnecessary charges from the photoelectric conversion element of the pixel 2 in the read row. Then, by sweeping out (resetting) unnecessary charges by this sweep-out scanning system, a so-called electronic shutter operation is performed.
  • the electronic shutter operation refers to an operation of discarding the light charge of the photoelectric conversion element and starting a new exposure (that is, starting the accumulation of the light charge).
  • the column signal processing unit 13 includes an analog-to-digital converter 50 (see FIG. 3) that converts an analog pixel signal output from each pixel 2 of the pixel array unit 11 into a digital pixel signal.
  • the analog-to-digital converter 50 is arranged for each pixel row of the pixel array unit 11, for example, to form a column-parallel analog-to-digital converter 50.
  • As the analog-digital converter 50 for example, a single-slope analog-digital converter, which is an example of a reference signal comparison type analog-digital converter, can be used. The specific configuration of the analog-to-digital converter 50 and the like will be described later.
  • the reference signal generation unit 14 is composed of, for example, a digital-to-analog converter or the like, and generates a reference signal of a lamp (RAMP) wave whose level (voltage) monotonically decreases with the passage of time.
  • the reference signal generated by the reference signal generation unit 14 is supplied to the analog-to-digital conversion unit 50 of the column signal processing unit 13 and used as a reference signal during analog-digital conversion.
  • the horizontal scanning unit 15 is composed of a shift register, an address decoder, and the like, and controls the scanning of the pixel sequence and the address of the pixel string when reading the signal of each pixel 2 of the pixel array unit 11. Under the control of the horizontal scanning unit 15, the pixel signal converted into a digital signal by the analog-digital conversion unit 50 of the column signal processing unit 13 is output as an image signal through the output line 17.
  • the timing control unit 16 generates various timing signals, clock signals, control signals, etc. based on, for example, a synchronization signal V SYNC given from the outside, and the vertical scanning unit 12 is based on these generated signals.
  • the imaging apparatus 1 includes a constant current source circuit unit 18 in addition to the vertical scanning unit 12, the column signal processing unit 13, the reference signal generation unit 14, the horizontal scanning unit 15, and the timing control unit 16. There is.
  • the constant current source circuit unit 18 basically consists of a set of constant current sources 181 connected to the vertical signal line 32 for each pixel row, and the pixels selectively scanned by the vertical scanning unit 12. A bias current is supplied to each pixel 2 in the row through each of the vertical signal lines 32.
  • the constant current source 181 is configured by using, for example, an N-channel MOS field effect transistor (FET) Tr _lm.
  • FET MOS field effect transistor
  • the MOS field effect transistor constituting the constant current source 181 may be abbreviated as load MOS (Tr _lm).
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the pixel 2.
  • the pixel 2 has, for example, a photodiode 21 as a photoelectric conversion element (photoelectric conversion unit).
  • the pixel 2 has a circuit configuration including a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25 in addition to the photodiode 21.
  • the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, for example, an N-channel MOS field effect transistor (FET) is used.
  • FET field effect transistor
  • the combination of the conductive types of the four transistors 22 to 25 illustrated here is only an example, and is not limited to these combinations.
  • a plurality of pixel control lines are commonly wired to each pixel 2 in the same pixel line. These plurality of pixel control lines are connected to the output end corresponding to each pixel row of the vertical scanning unit 12 in pixel row units.
  • the vertical scanning unit 12 appropriately outputs the transfer signal TRG, the reset signal RST, and the selection signal SEL to the plurality of pixel control lines.
  • the anode electrode is connected to a low-potential side power supply (for example, ground), and the received light is photoelectrically converted into a light charge (here, a photoelectron) having a charge amount corresponding to the light amount, and the light thereof. Accumulates electric charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 via the transfer transistor 22.
  • the region where the gate electrodes of the amplification transistor 24 are electrically connected is a floating diffusion (floating diffusion region / impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage conversion unit that converts electric charge into voltage.
  • a transfer signal TRG in which a high level (for example, V DD level) is active is given to the gate electrode of the transfer transistor 22 from the vertical scanning unit 12.
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG, is photoelectrically converted by the photodiode 21, and transfers the optical charge accumulated in the photodiode 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply voltage V DD and the floating diffusion FD.
  • a reset signal RST that activates a high level is given to the gate electrode of the reset transistor 23 from the vertical scanning unit 12.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by discarding the electric charge of the floating diffusion FD to the power supply line of the power supply voltage V DD.
  • the gate electrode is connected to the floating diffusion FD, and the drain electrode is connected to the power supply line of the power supply voltage V DD.
  • the amplification transistor 24 serves as an input unit of a source follower that reads out a signal obtained by photoelectric conversion in the photodiode 21. That is, in the amplification transistor 24, the source electrode is connected to the vertical signal line 32 via the selection transistor 25.
  • the amplification transistor 24 and the load MOSTr _lm constituting the constant current source 181 connected to the vertical signal line 32 form a source follower that converts the voltage of the floating diffusion FD into the potential of the vertical signal line 32.
  • the load MOSTr _lm constituting the constant current source 181 supplies a bias current through the vertical signal line 32 to each pixel 2 of the pixel row selectively scanned by the vertical scanning unit 12.
  • the drain electrode is connected to the source electrode of the amplification transistor 24, and the source electrode is connected to the vertical signal line 32.
  • a selection signal SEL that activates a high level is given to the gate electrode of the selection transistor 25 from the vertical scanning unit 12.
  • the selection transistor 25 enters the conduction state in response to the selection signal SEL, so that the pixel 2 is in the selection state and the pixel signal that has passed through the amplification transistor 24 is output to the vertical signal line 32.
  • a 4Tr configuration including a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25, that is, a 4Tr configuration consisting of four transistors (Tr) has been mentioned as an example. It is not limited to this.
  • the selection transistor 25 may be omitted, and the amplification transistor 24 may have a 3Tr configuration in which the function of the selection transistor 25 is provided. If necessary, the number of transistors may be increased to a configuration of 5Tr or more. ..
  • FIG. 3 shows an example of the configuration of the column-parallel analog-to-digital converter.
  • the column-parallel analog-to-digital conversion unit constituting the column signal processing unit 13 is a plurality of analog-to-digital converters provided corresponding to each of the pixel rows of the pixel array unit 11, and more specifically, a single slope type. It consists of a set of analog-to-digital converters.
  • a single slope type analog-to-digital converter 50 provided corresponding to the nth row of pixels will be described as an example.
  • the single-slope analog-digital converter 50 has a circuit configuration including a comparator 51, a counter circuit 52, and a latch circuit 53.
  • the reference signal V ref of the lamp wave generated by the reference signal generation unit 14 is used.
  • the reference signal V ref of the lamp wave is given as a reference signal to the comparator 51 provided for each pixel sequence.
  • the comparator 51 uses the analog pixel signal V sig read from the pixel 2 as a comparison input and the reference signal V ref of the lamp wave generated by the reference signal generation unit 14 as a reference input, and compares both signals. Then, for example, when the reference signal V ref is larger than the pixel signal V sig , the output of the comparator 51 is in the first state (for example, high level), and when the reference signal V ref is equal to or less than the pixel signal V sig. The output goes into a second state (eg, low level). As a result, the comparator 51 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal, specifically, the magnitude of the signal level, as a comparison result.
  • a clock signal CLK is given to the counter circuit 52 from the timing control unit 16 at the same timing as the supply start timing of the reference signal V ref to the comparator 51. Then, the counter circuit 52 measures the period of the pulse width of the output pulse of the comparator 51, that is, the period from the start of the comparison operation to the end of the comparison operation by performing the counting operation in synchronization with the clock signal CLK.
  • the count result (count value) of the counter circuit 52 becomes a digital value obtained by digitizing the analog pixel signal V sig.
  • the latch circuit 53 holds (latches) the digital value that is the count result of the counter circuit 52. Further, the latch circuit 53 takes a difference between the count value corresponding to the data level pixel signal (so-called D phase) and the count value corresponding to the reset level pixel signal (so-called P phase), thereby causing noise.
  • CDS Correlated Double Sampling
  • the linearly changing analog reference signal V ref generated by the reference signal generator 14 and the pixels A digital value is obtained from the time information until the magnitude relationship with the analog pixel signal V sig output from 2 changes.
  • the comparator 51 constituting the single-slope analog-digital converter 50 includes a first amplification unit 511 which is a differential stage, a second amplification unit 512 which is a source grounding stage, and an output unit 513. It is composed of.
  • the first amplification unit 511 includes a first differential transistor NT 11 , a second differential transistor NT 12 , a tail current source transistor NT 13 , a first capacitive element C 11 , a second capacitive element C 12 , and a first. It is composed of the current mirror transistor PT 11 and the second current mirror transistor PT 12.
  • MOS transistor an N-channel MOS type electric field effect transistor
  • MOS transistor PT 11 and the second current mirror transistor PT 12 a P-channel MOS transistor is used.
  • the first differential transistor NT 11 and the second differential transistor NT 12 form a differential circuit in which source electrodes are commonly connected to perform differential operation. Then, an analog reference signal V ref is input to the gate electrode of the first differential transistor NT 11 via the first capacitive element C 11, and the gate electrode of the second differential transistor NT 12 receives an analog reference signal V ref. An analog pixel signal V sig is input via the second capacitive element C 12.
  • the tail current source transistor NT 13 is connected between the source common connection node of the first differential transistor NT 11 and the second differential transistor NT 12 and the power supply line of the low potential side power supply voltage VS S. ..
  • the first current mirror transistor PT 11 has a diode connection configuration in which a gate electrode and a drain electrode are commonly connected, and is connected in series with the first differential transistor NT 11. That is, the drain electrodes of the first current mirror transistor PT 11 and the first differential transistor NT 11 are commonly connected.
  • the second current mirror transistor PT 12 is connected in series with the second differential transistor NT 12. That is, the drain electrodes of the second current mirror transistor PT 12 and the second differential transistor NT 12 are commonly connected.
  • the first current mirror transistor PT 11 and the second current mirror transistor PT 12 form a current mirror circuit by connecting the gate electrodes in common. Each source electrode of the first current mirror transistor PT 11 and the second current mirror transistor PT 12 is connected to the power supply line of the high potential side power supply voltage V DD.
  • the common connection node between the second differential transistor NT 12 and the second current mirror transistor PT 12 is the output node N 11 of the first amplification unit 511. It has become.
  • the second amplification unit 512 which is the source grounding stage, is composed of a P-channel MOS transistor PT 13 , an N-channel MOS transistor NT 14 , a capacitive element C 13 , and an N-channel switch transistor NT 42 .
  • the P-channel MOS transistor PT 13 is a pair of transistors of the active load of the current mirror circuit.
  • the N-channel MOS transistor NT 14 is a current source transistor.
  • the gate electrode of the P-channel MOS transistor PT 13 is connected to the output node N 11 of the first amplification unit 511, and the source electrode is connected to the power supply line of the high potential side power supply voltage V DD.
  • MOS transistor NT 14 of the N-channel has a drain electrode connected to the drain electrode of the MOS transistor PT 13 of P-channel, a source electrode is connected to the power line of the low potential side power supply voltage V SS.
  • Capacitive element C 13 is connected between the power supply line of the gate electrode and the low potential side power supply voltage V SS of the MOS transistor NT 14 of the N-channel.
  • the common connection node between the drain electrode of the P-channel MOS transistor PT 13 and the drain electrode of the N-channel MOS transistor NT 14 is the second amplification unit 512.
  • the output unit 513 is composed of, for example, a 2-input NAND circuit 514.
  • the NAND circuit 514 is connected between the power supply line of the high potential side power supply voltage V DD and the power supply line of the low potential side power supply voltage VS S.
  • One of the input ends of the NAND circuit 514 is connected to the output node N 12 of the second amplification unit 512.
  • a control signal V COEN is given to the other input end of the NAND circuit 514. Then, the output of the NAND circuit 514 becomes the comparison output of the comparator 51.
  • an imaging device represented by a CMOS image sensor is used by being mounted on an imaging system such as a digital still camera or a video camera, or a mobile terminal such as a smartphone or a tablet terminal. Miniaturization of size is required.
  • the analog-to-digital converter 50 is provided corresponding to the pixel array of the pixel array unit 11 (for example, for each pixel array), and the number thereof is horizontal. The number corresponds to the number of pixels. Therefore, by downsizing the analog-to-digital converter 50, the chip size can be downsized.
  • the analog-to-digital converter 50 has a comparator 51.
  • shrinking the element area of the transistor constituting the comparator 51 it is possible to reduce the size of the analog-to-digital converter 50 and, by extension, the size of the chip.
  • a planar transistor has been used as the transistor constituting the comparator 51.
  • random noise increases when the element area of the differential transistors (NT 11 , NT 12) composed of planar transistors is shrunk.
  • FIG. 5A A plan view of the planar transistor is shown in FIG. 5A. Further, a cross-sectional view taken along the line AA of FIG. 5A is shown in FIG. 5B, and a cross-sectional view taken along the line BB of FIG. 5A is shown in FIG. 5C.
  • the planar transistor 110 is provided with semiconductor regions (source / drain regions) 112 and 113 with respect to the gate electrode 111, is surrounded by an element separation region 114 which is an insulator, and is in contact with the gate oxide film 115. Is a structure that serves as a channel formation region.
  • the image pickup apparatus 1 digital signals an analog signal output from a pixel array unit 11 in which pixels 2 including a photodiode 21 are arranged and analog signals output from each pixel 2 of the pixel array unit 11. It is equipped with an analog-to-digital converter 50 that converts to. Further, the analog-to-digital converter 50 has a comparator 51.
  • the transistors constituting the comparator 51 have a three-dimensional structure in which channels are dug in parallel or perpendicular to the direction in which current flows (that is, the channel length direction).
  • the "transistor” referred to here is a kind of FET (field effect transistor) which is a semiconductor element, has a MIS (Metal-Insulator-Semiconductor) structure, and has a source region and a drain region on a semiconductor substrate.
  • FET field effect transistor
  • MIS Metal-Insulator-Semiconductor
  • the distance between the source region and the drain region is the channel length (L), and the length in the depth direction is the channel width (W).
  • the element area of the transistor constituting the comparator 51 is shrunk.
  • Typical transistors that make up the comparator 51 include a differential transistor that makes up a differential circuit (hereinafter, may be abbreviated as “differential MOS”) and a transistor that makes up a current mirror circuit (hereinafter, “differential MOS”). , May be abbreviated as “current mirror transistor”).
  • Random noise increases when the element areas of the differential MOSs (NT 11 , NT 12 ) that make up the differential circuit are shrunk. Therefore, in the first embodiment, in order to reduce random noise, the differential MOSs (NT 11 , NT 12 ) are dug into channels parallel to the direction in which the current flows, that is, along the channel length direction. However, it is a transistor with a three-dimensional structure. Since the effective channel width can be increased by using the three-dimensional structure, it is possible to shrink the element area while reducing random noise.
  • Examples of the transistor having a three-dimensional structure include a trench type transistor and a FIN type transistor.
  • the transistor constituting the comparator 51 is a transistor having a three-dimensional structure in which a channel is dug in parallel or perpendicular to the direction in which the current flows will be described.
  • the first embodiment is an example of a trench transistor that expands the channel width (W) by digging a channel parallel to the direction in which current flows in the differential MOS constituting the differential circuit of the comparator 51.
  • the channel width (W) is extended by the intervention of the side surface of the recess formed by digging. be able to.
  • the transconductance Gm (1 / ⁇ ) is increased as compared with the planar transistor 110.
  • the transconductance Gm is an index showing the performance of the FET, and the larger this value is, the higher the current driving ability is.
  • the transconductance Gm increases and the resistance of the transistor decreases, so that random noise can be reduced.
  • a W expansion type transistor to a differential MOS (NT 11 , NT 12 ) constituting a differential circuit which is an example of a component of a comparator 51 which is a peripheral circuit of the pixel array unit 11, a planar transistor type transistor is applied. A large noise reduction effect can be obtained as compared with the case where 110 is applied.
  • FIG. 6A A plan view of the trench transistor according to the first embodiment is shown in FIG. 6A, and a cross-sectional view taken along the line CC of FIG. 6A is shown in FIG. 6B.
  • the trench-type transistor 120 is provided with semiconductor regions (source / drain regions) 122 and 123 with respect to the gate electrode 121, and is insulated on both sides of a direction Y perpendicular to the current flow direction X.
  • the element separation region 124 which is a body, is provided. The structure is such that the channel is dug parallel to the direction X in which the current flows, that is, along the channel length direction.
  • the plurality of recesses 125 and the plurality of protrusions 126 are perpendicular to the direction X in which the current flows (that is, the channel length direction). It has a three-dimensional structure that is alternately arranged in various directions Y (that is, in the channel width direction). Due to this three-dimensional structure, channels through which current flows are formed on all of the upper surface, side surface, and lower surface including the plurality of concave portions 125 and the plurality of convex portions 126. Then, the portion in contact with the gate oxide film 127 becomes the channel forming region 128.
  • the trench transistor 120 has a three-dimensional structure in which a plurality of concave portions 125 and a plurality of convex portions 126 are alternately arranged in a direction Y perpendicular to a direction X in which a current flows.
  • the effective channel area is larger than that of the planar transistor 110 having the same area shown in 5A, 5B, and 5C. Then, the channel width is expanded by the intervention of the side surfaces of the plurality of concave portions 125 and the plurality of convex portions 126 in the channel width direction (Y direction).
  • Example 2 is a modification of Example 1 and is an example of a three-dimensional structure composed of one recess.
  • the three-dimensional structure of the trench transistor according to the first embodiment is composed of a plurality of concave portions 125 and a plurality of convex portions 126.
  • the three-dimensional structure of the trench transistor according to the second embodiment has one recess.
  • FIG. 7A A plan view of the trench transistor according to the second embodiment is shown in FIG. 7A, and a cross-sectional view taken along the line DD of FIG. 7A is shown in FIG. 7B.
  • the trench transistor 130 according to the second embodiment is provided with semiconductor regions (source / drain regions) 132 and 133 with respect to the gate electrode 131, and the direction in which the current flows.
  • Element separation regions 134 which are insulators, are provided on both sides of the direction Y perpendicular to X.
  • the trench-type transistor 130 has a recess in a portion corresponding to the central portion of the gate electrode 131 by digging a channel parallel to the direction X in which the current flows, that is, along the channel length direction. It has a three-dimensional structure in which one 135 is formed and convex portions 136 are formed on both sides of the concave portion 135 in a direction Y perpendicular to the direction X in which a current flows. Due to this three-dimensional structure, channels through which current flows are formed on all of the upper surface, side surface, and lower surface including one concave portion 135 and convex portions 136 on both sides thereof. Then, the portion in contact with the gate oxide film 137 becomes the channel forming region 138.
  • the channel width (W) can be expanded by interposing the side surface of the recess 135 in the channel width direction (Y direction). can. Therefore, the same action and effect as that of the trench transistor 120 according to the first embodiment, that is, by applying to the differential MOS (NT 11 , NT 12 ), a large noise reduction effect can be obtained.
  • Example 3 is a modification of Example 1 and is an example of a three-dimensional structure composed of one convex portion.
  • the three-dimensional structure of the trench transistor according to the first embodiment is composed of a plurality of concave portions 125 and a plurality of convex portions 126.
  • the three-dimensional structure of the trench transistor according to the third embodiment has one convex portion.
  • FIG. 8A A plan view of the trench transistor according to the third embodiment is shown in FIG. 8A, and a cross-sectional view taken along the line EE of FIG. 8A is shown in FIG. 8B.
  • the trench transistor 140 according to the third embodiment is provided with semiconductor regions (source / drain regions) 142 and 143 with respect to the gate electrode 141, and the direction in which the current flows.
  • Element separation regions 134 which are insulators, are provided on both sides of the direction Y perpendicular to X.
  • the trench-type transistor 140 forms one convex portion 146 at a portion corresponding to the central portion of the gate electrode 131, and the convex portion 146 is formed in the direction Y perpendicular to the direction X in which the current flows. It has a three-dimensional structure in which recesses 145 are formed by digging channels on both sides of the channel in parallel with the direction X in which current flows, that is, along the channel length direction. Due to this three-dimensional structure, channels through which current flows are formed on all of the upper surface, side surface, and lower surface including one convex portion 146 and concave portions 145 on both sides thereof. Then, the portion in contact with the gate oxide film 147 becomes the channel forming region 148.
  • the channel width (W) is increased by the intervention of the concave portion 145 in the channel width direction (Y direction) and the side surface of the convex portion 146. Can be extended. Therefore, the same action and effect as that of the trench transistor 120 according to the first embodiment, that is, by applying to the differential MOS (NT 11 , NT 12 ), a large noise reduction effect can be obtained.
  • the fourth embodiment is an example of a FIN type transistor which is one of the channel width (W) dilated type transistors.
  • a plan view of the FIN type transistor according to the fourth embodiment is shown in FIG. 9A, and a cross-sectional view taken along the line FF of FIG. 9A is shown in FIG. 9B.
  • the FIN type transistor 150 has a plurality of FINs, for example, three FINs 152 with respect to the gate electrode 151, and the three FINs 152 are “co” by the gate oxide film 153 and the gate electrode 151. It is covered in a character shape, and the lower part of the gate electrode 151 is a structure in which an element separation region 154, which is an insulator, is formed. That is, the difference between the FIN type transistor and the trench type transistor according to the first to third embodiments is that the bottom surface of the FIN type transistor is an element separation region 154 which is an insulator, and a channel is not formed. .. In the FIN type transistor 150, since the three directions of FIN 152 are surrounded by the gate electrode 151, it is easier to control the potential of the channel portion by the gate voltage.
  • the trench-type transistors according to the first to third embodiments have a wider effective channel width per flat area than the FIN-type transistors, which is advantageous for increasing the on-current, but the difference in current density between the top surface and the bottom surface. Is large, so that the current flows preferentially in the part where the current easily flows. Therefore, it tends to lead to an increase in the leakage current and an increase in the sub-threshold coefficient. Since the FIN type transistor does not have a bottom channel, the threshold voltage V th can be easily adjusted as compared with the trench type transistor. It is advantageous to use FIN type transistors in devices that are sensitive to leakage current.
  • a metal is used as the material of the gate electrode 151 instead of polycrystalline silicon (Poly-Si) to form a metal gate.
  • the threshold voltage V th can be controlled by selecting a material that does not have a depletion layer and has an appropriate work function.
  • Examples of the material of the gate electrode 151 instead of polycrystalline silicon include silicon compounds such as silicon nitride (SiN) and silicon carbide (SiC).
  • SiN silicon nitride
  • SiC silicon carbide
  • a metal such as tungsten (W), hafnium (Hf), titanium (Ti), tantalum (Ta), copper (Cu), or nitrogen (N) of these metals. ), Carbon (C), aluminum (Al), and silicon (Si) can be exemplified.
  • the metal gate forming process can be formed by a general gate last process in which a gate stack is formed after performing a high temperature process such as source / drain.
  • the same ion species is not implanted once in the same step, but the energy dose amount is implanted in multiple times under different conditions, so that the upper surface of the trench can be implanted. It is possible to improve the non-uniformity of the current density by implanting each bottom surface with an appropriate energy dose amount as a target.
  • FIN type transistor 150 In the FIN type transistor 150 according to the fourth embodiment, a structure in which the number of FIN 152 is three is illustrated, but the number of FIN 152 is not limited to three and may be one. It may be two or four or more.
  • the differential MOSs (NT 11 , NT 12 ) constituting the differential circuit have been described by taking as an example a case where the channel width (W) is a three-dimensional W expansion type transistor.
  • this three-dimensional technology can also be applied to other transistors constituting the comparator 51, for example, current mirror transistors (PT 11 , PT 12) constituting a current mirror circuit.
  • the channel is perpendicular to the current flow direction (that is, the channel length direction), that is, along the channel width direction, not the channel width. It is preferable to use a transistor having a three-dimensional structure in which the above is dug.
  • the specific embodiment is basically the same as the case of the load MOSTr _lm constituting the constant current source 181 described in the second embodiment.
  • the image pickup apparatus 1 includes a pixel array unit 11 in which pixels 2 including a photodiode 21 are arranged, and a vertical signal line provided corresponding to a row arrangement of the pixel array unit 11.
  • a constant current source circuit unit 18 having a constant current source 181 connected to 32 is provided.
  • the constant current source 181 comprises a load MOSTr _lm .
  • the resistors of the differential MOSs (NT 11 , NT 12 ) constituting the differential circuit which is one of the components of the comparator 51 of the analog-to-digital converter 50, are used.
  • the W expansion type transistor in which the channel width (W) is made three-dimensional has been described.
  • the load MOSTr_lm that constitutes the constant current source 181 used as a resistance element it is not desirable to extend the effective channel width because it leads to a decrease in the resistance value.
  • the load MOSTr_lm constituting the constant current source 181 has a three-dimensional structure in which channels are dug in parallel with the direction in which the current flows (that is, the channel length direction).
  • the load MOSTr _lm constituting the constant current source 181 has a three-dimensional structure in which channels are dug in parallel with the channel length direction.
  • the fifth embodiment is an example of a trench type transistor in which the load MOS (Tr _lm ) constituting the constant current source 181 is dug into a channel perpendicular to the direction in which the current flows to extend the channel length (L).
  • FIG. 10A A plan view of the trench transistor according to the fifth embodiment is shown in FIG. 10A, and a cross-sectional view taken along the line GG of FIG. 10A is shown in FIG. 10B.
  • the trench-type transistor 160 is provided with semiconductor regions (source / drain regions) 162 and 163 with respect to the gate electrode 161 and is insulated on both sides of a direction Y perpendicular to the current flow direction X.
  • the element separation region 164 which is a body, is provided. The structure is such that the channel is dug perpendicular to the direction X in which the current flows, that is, along the channel width direction.
  • the plurality of concave portions 165 and the plurality of convex portions 166 are alternately arranged in the direction X in which the current flows (that is, the channel length direction). It has a three-dimensional structure. Due to this three-dimensional structure, channels through which current flows are formed on all of the upper surface, side surface, and lower surface including the plurality of concave portions 125 and the plurality of convex portions 126. Then, the portion in contact with the gate oxide film 167 becomes the channel forming region 168.
  • the channel length (L) is extended by interposing the side surfaces of the plurality of recesses 165 in the channel length direction (X direction). Can be done.
  • the trench transistor 160 according to the L expansion type Example 5 to the load MOS (Tr _lm ) constituting the constant current source 181, it is compared with the planar transistor having the same footprint (size on CAD). Therefore, it is possible to increase the threshold voltage V th , improve the short channel characteristics, and shrink the layout.
  • the trench is formed by applying a metal gate and homogenizing the profile in the depth direction by a plurality of injections, similarly to the W expansion type trench type transistor. It is possible to deplete the gate on the bottom surface and improve the non-uniformity of the current density on each surface of the trench.
  • Example 6 is a modification of Example 5, which is an example of a three-dimensional structure composed of one recess.
  • the three-dimensional structure of the trench transistor 160 according to the fifth embodiment is composed of a plurality of concave portions 165 and a plurality of convex portions 166.
  • the three-dimensional structure of the trench transistor according to the sixth embodiment has one recess.
  • FIG. 11A A plan view of the trench transistor according to the sixth embodiment is shown in FIG. 11A, and a cross-sectional view taken along the line HH of FIG. 11A is shown in FIG. 11B.
  • the trench transistor 170 according to the sixth embodiment is provided with semiconductor regions (source / drain regions) 172 and 173 with respect to the gate electrode 171 in a direction in which a current flows.
  • Element separation regions 174 which are insulators, are provided on both sides of the direction Y perpendicular to X.
  • the trench-type transistor 170 has a recess in a portion corresponding to the central portion of the gate electrode 171 by digging a channel perpendicular to the direction X in which the current flows, that is, along the channel width direction. It has a three-dimensional structure in which one 175 is formed and convex portions 176 are formed on both sides of the concave portion 175 in the direction X in which the current flows. Due to this three-dimensional structure, channels through which current flows are formed on all of the upper surface, side surface, and lower surface including one concave portion 175 and convex portions 176 on both sides thereof. Then, the portion in contact with the gate oxide film 177 becomes the channel forming region 138.
  • the channel length (L) can be extended by interposing the side surface of the recess 175 in the channel length direction (X direction). can. Therefore, by applying the same action and effect as the trench type transistor 160 according to the fifth embodiment, that is, to the load MOS (Tr _lm ) constituting the constant current source 181, the threshold voltage V th can be increased and the short channel characteristics can be obtained. The effect of improvement and layout shrink can be obtained.
  • Example 7 is a modification of Example 5, which is an example of a three-dimensional structure composed of one convex portion.
  • the three-dimensional structure of the trench transistor 160 according to the fifth embodiment is composed of a plurality of concave portions 165 and a plurality of convex portions 166.
  • the three-dimensional structure of the trench transistor according to the seventh embodiment has one convex portion.
  • FIG. 12A A plan view of the trench transistor according to the seventh embodiment is shown in FIG. 12A, and a cross-sectional view taken along the line I-I of FIG. 12A is shown in FIG. 12B.
  • the trench transistor 180 according to the seventh embodiment is provided with semiconductor regions (source / drain regions) 182 and 183 with respect to the gate electrode 181 in a direction in which a current flows.
  • Element separation regions 184 which are insulators, are provided on both sides of the direction Y perpendicular to X.
  • the trench transistor 180 forms one convex portion 186 at a portion corresponding to the central portion of the gate electrode 181, and current flows on both sides of the convex portion 186 in the direction X in which the current flows. It has a three-dimensional structure in which a channel is dug to form a recess 185 perpendicular to the direction X, that is, along the channel width direction. Due to this three-dimensional structure, channels through which current flows are formed on all of the upper surface, side surface, and lower surface including one convex portion 186 and concave portions 185 on both sides thereof. Then, the portion in contact with the gate oxide film 187 becomes the channel forming region 188.
  • the channel length (L) is increased by the intervention of the concave portion 185 in the channel length direction (X direction) and the side surface of the convex portion 186.
  • Example 8 is an example of a method (manufacturing method) for forming a trench-type transistor which is a transistor having a three-dimensional structure.
  • a contact electrode is formed by taking as an example the case where a W dilated transistor applied to a differential MOS (NT 11 , NT 12 ) and an L dilated transistor applied to a load MOS (Tr _lm) are formed at the same time.
  • the method of forming the main parts up to the above will be described.
  • the three-dimensional structure including two recesses will be described here as an example, the number of recesses may be one or three or more.
  • the process diagram (No. 1) of the method for forming the trench transistor according to the eighth embodiment is shown in FIGS. 13A and 13B
  • the process diagram (No. 2) is shown in FIGS. 14A and 14B
  • the process diagram (No. 3) is shown. It is shown in 15.
  • the transistor on the left side shows a channel width (W) dilated transistor
  • the transistor on the right side shows a channel length (L) dilated transistor.
  • Step 1 shown in FIG. 13A shows a state in which the element separation region 1002 is formed on the semiconductor substrate 1001.
  • the cross-sectional view taken along the line aa is a cross-sectional view of the W-expanded transistor
  • the cross-sectional view taken along the line bb is a cross-sectional view of the L-expanded transistor.
  • the trench pattern is patterned with photoresist 1003.
  • the photoresist 1003 is a positive photoresist
  • the photoresist 1003 does not exist in the trench recess 1004, and the semiconductor substrate 1001 is exposed.
  • the cc line cross-sectional view is a cross-sectional view of the W expansion type transistor
  • the dd line cross-sectional view is a cross-sectional view of the L expansion type transistor.
  • step 3 shown in FIG. 14A trench 1005 is formed by a dry etching process, and then photoresist 1003 is removed.
  • the EE line cross-sectional view is a cross-sectional view of the W dilated transistor
  • the ff line cross section is a cross section of the L dilated transistor.
  • step 3 a step of injecting ions into the semiconductor substrate 1001 is performed, and then a step of forming a gate oxide film 1006 (see FIG. 14B) is performed. Then, the process proceeds to step 4 shown in FIG. 14B.
  • step 4 shown in FIG. 14B for example, polycrystalline silicon is formed as a gate material by a CVD process, and then a gate electrode 1007 is formed by a general lithography or dry etching process to remove the photoresist.
  • the gg line cross-sectional view is a cross-sectional view of the W dilated transistor
  • the hh line cross section is a cross-sectional view of the L dilated transistor.
  • step 4 a step of injecting ions into the semiconductor substrate 1001 is performed, then a step of forming a sidewall 1008 (see FIG. 15) is performed, and then a step of forming a sidewall 1008 (see FIG. 15) is performed.
  • Silicide step is performed, and then the process proceeds to step 5 shown in FIG.
  • the interlayer film 1009 is formed, and then the contact electrode 1010 is generally formed by a lithography or dry etching process to remove the photoresist.
  • the interlayer film 1009 is, for example, a laminate of silicon nitride (SiN) and silicon dioxide (SiO2).
  • the transistor on the left side is the W dilated transistor 1000A
  • the transistor on the right side is the L dilated transistor 1000B.
  • the ii-line cross-sectional view is a cross-sectional view of the W-expanded transistor 1000A
  • the jj-line cross-sectional view is a cross-sectional view of the L-expanded transistor 1000B.
  • the direction in which the current flows is the direction perpendicular to the ii line cross section in the W expansion type transistor 1000A, and the jj line cross section direction in the L expansion type transistor 1000B.
  • the gate length L and the channel width W are preferably about 0.2 to 5 ⁇ m, for example.
  • the gate length L and the channel width W are set in order to further exert the effect of increasing the transconductance Gm. , 0.5 to 2 ⁇ m is the most desirable, and in the channel length (L) extended type transistor used as the load MOS (Tr _lm ), the gate length L and the channel width W are most preferably about 0.5 to 2 ⁇ m. desirable.
  • the trench depth is preferably, for example, about 20 to 200 nm, and most preferably about 50 to 130 nm.
  • the size of the concave / convex portion on the footprint is preferably about 0.1 to 0.5 ⁇ m / 0.1 to 0.5 ⁇ m, and 0.02 to 0.2 ⁇ m / 0. Most desirable is about 02 to 0.2 ⁇ m.
  • the gate voltage V g of the W expansion type trench transistor manufactured by the forming method according to the eighth embodiment which is in the most desirable layout range described above. measurement of the drain current I d (Id), and was carried out noise measurements.
  • FIG. 16A shows the measurement results of the gate voltage V g -drain current I d of the trench type transistor and the planar type transistor.
  • FIG. 16B is a characteristic diagram of the gate voltage V g- transconductance Gm calculated from the measurement result of FIG. 16A.
  • FIG. 16C is a measurement result of noise of the trench type transistor and the planar type transistor. It was confirmed that the trench type transistor has a noise reduction effect of about 50% as compared with the planar type transistor.
  • Example 9 is an example of a method (manufacturing method) for forming a FIN type transistor (FinFET) having a plurality of FINs. Here, a method of forming a main part up to the formation of a contact electrode will be described.
  • FIGS. 17A and 17B The process diagram (No. 1) of the method for forming the FIN type transistor according to the ninth embodiment is shown in FIGS. 17A and 17B, and the process diagram (No. 2) is shown in FIGS. 18A and 18B.
  • Step 1 shown in FIG. 17A shows a state in which the element separation region 1102 is formed on the semiconductor substrate 1101.
  • the FIN portion 1103 is formed by etching the element separation region 1102.
  • the etching method either wet etching or dry etching may be used.
  • step 2 a step of injecting ions into the semiconductor substrate 1101 is performed, and then a step of forming a gate oxide film 1105 (see FIG. 18A) is performed. Then, the process proceeds to step 3.
  • step 3 shown in FIG. 18A for example, polycrystalline silicon is used as the gate material, a film is formed by a CVD process, and then the gate electrode 1106 is formed by a general lithography or dry etching process to remove the photoresist. ..
  • the interlayer film 1107 is formed, and then the contact electrode 1108 is generally formed by a lithography or dry etching process to remove the photoresist.
  • the interlayer film 1107 is, for example, a laminate of silicon nitride (SiN) and silicon dioxide (SiO2).
  • step 4 a step of injecting ions into the semiconductor substrate 1101 is performed, then a step of forming a sidewall is performed, and then a silicidization step is performed. Will be done.
  • the gate length L is, for example, about 0.2 to 10 ⁇ m and the channel width W is, for example, about 0.3 to 10 ⁇ m in terms of the footprint area. ..
  • the pitch of semiconductor / element separation in the W direction is preferably about 0.1 to 0.4 / 0.1 to 0.4 ⁇ m, and in order to further exert the effect of increasing the mutual conductance Gm, for example, 0. .2 to 0.3 / 0.1 to 0.2 ⁇ m is the most desirable.
  • the height of FIN is preferably about 10 to 200 nm, for example, and the depth is preferably about 20 to 200 nm, about 50 to 130 nm in order to further exert the effect of increasing the mutual conductance Gm. Is the most desirable.
  • a channel width (W) expansion type transistor is used as the differential MOS (NT 11 , NT 12 ) constituting the differential circuit of the comparator 51, and in the second embodiment, the constant current source 181 is configured.
  • W channel width
  • L load MOS
  • Tr _lm load MOS
  • FIG. 19 shows a list of application examples of the W expansion type / L expansion type transistor for the components (1) to (6).
  • a W expansion type transistor is preferable because a high transconductance Gm is required.
  • an L dilated transistor is preferable because high resistance and low transconductance Gm are required.
  • an L expansion type transistor is preferable because a low transconductance Gm is required.
  • the tail current source transistor (NT 13 ) composed of an N-channel MOS field effect transistor a W expansion type transistor is preferable because a high current and a small variation in characteristics are required. Alternatively, when trench formation variation becomes a problem, planar transistors are preferable.
  • a W-dilated transistor is preferable for the P-channel MOS transistor (PT 13 ) of the second amplification unit 512, which is paired with the active load, because a high transconductance Gm is required.
  • a W dilated transistor is preferable because a high current is required.
  • the channel width (W) dilated transistor is suitable for all elements that require low resistance and large current
  • the channel length (L) dilated transistor is suitable for all elements that require high resistance and low leakage. Suitable for.
  • a planar transistor can be used for the components other than the component using the W expansion type transistor or the L expansion type transistor.
  • FIG. 20 [Stacked chip structure of imaging device] Regarding the image pickup apparatus 1 according to the first embodiment or the second embodiment, as shown in FIG. 20, at least two semiconductor substrates (chips) of the first semiconductor substrate 201 and the second semiconductor substrate 202 are laminated, so-called. , It can be configured to have a laminated chip structure.
  • a pixel array portion 11 in which pixels 2 are arranged in a matrix is formed on the first semiconductor substrate 201 of the first layer.
  • the structure of the pixel 2 when the substrate surface on the side where the wiring layer is arranged is the front surface (front surface) in the first semiconductor substrate 201, the back surface that takes in the light emitted from the back surface side on the opposite side. It can be an irradiation type pixel structure.
  • the pixel structure is not limited to the back-illuminated type, and may be a front-illuminated pixel structure.
  • the second semiconductor substrate 202 of the second layer has circuits such as a vertical scanning unit 12, a column signal processing unit 13, a reference signal generation unit 14, a horizontal scanning unit 15, a timing control unit 16, and a constant current source circuit unit 18. A portion (see FIG. 1) is formed. Then, the first semiconductor substrate 201 of the first layer and the second semiconductor substrate 202 of the second layer are electrically connected through a connecting portion (not shown) such as a via (VIA) or a Cu—Cu connection.
  • a connecting portion such as a via (VIA) or a Cu—Cu connection.
  • the laminated chip structure a two-layer structure in which two semiconductor substrates 201 and 202 are laminated is illustrated, but a multilayer structure in which three or more semiconductor substrates are laminated is also possible. can.
  • the comparator 51 of the analog-digital converter 50 formed on the second semiconductor substrate 202 is configured by applying the technique according to the first embodiment or the second embodiment. It is possible to reduce the transistor size of the differential MOS or the load MOS constituting the constant current source 181. As a result, the degree of freedom in circuit arrangement on the second semiconductor substrate 202 can be improved.
  • the technique according to the first embodiment and the technique according to the second embodiment can be applied to the same imaging device at the same time. That is, in the image pickup apparatus 1 shown in FIG. 1, the differential MOS constituting the comparator 51 of the analog-digital converter 50 is a W expansion type transistor, and the load MOS constituting the constant current source 181 is an L expansion type transistor. It can be configured to be.
  • the imaging device according to the first embodiment or the second embodiment described above is used for various devices that sense light such as visible light, infrared light, ultraviolet light, and X-ray, as shown in FIG. 21, for example. be able to. Specific examples of various devices are listed below.
  • Devices that take images for viewing such as digital cameras and portable devices with camera functions.
  • Devices used for traffic such as in-vehicle sensors that photograph the rear, surroundings, and interior of vehicles, surveillance cameras that monitor traveling vehicles and roads, and distance measurement sensors that measure distance between vehicles, etc.
  • Equipment used in home appliances such as TVs, refrigerators, and air conditioners to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, devices that perform angiography by receiving infrared light, etc.
  • Equipment used for medical and healthcare ⁇ Equipment used for security such as surveillance cameras for crime prevention and cameras for person authentication ⁇ Skin measuring instruments for taking pictures of the skin and taking pictures of the scalp Equipment used for beauty such as microscopes ⁇ Equipment used for sports such as action cameras and wearable cameras for sports applications ⁇ Cameras for monitoring the condition of fields and crops, etc.
  • Equipment used for agriculture such as surveillance cameras for crime prevention and cameras for person authentication ⁇ Skin measuring instruments for taking pictures of the skin and taking pictures of the scalp Equipment used for beauty such as microscopes ⁇ Equipment used for sports such as action cameras and wearable cameras for sports applications ⁇ Cameras for monitoring the condition of fields and crops, etc.
  • Equipment used for agriculture ⁇ Equipment used for agriculture
  • the image pickup device is used as an image pickup system such as a digital still camera or a video camera, a mobile terminal having an image pickup function such as a mobile phone, or an image pickup device as an image reading unit.
  • an image pickup system such as a digital still camera or a video camera
  • a mobile terminal having an image pickup function such as a mobile phone
  • an image pickup device as an image reading unit.
  • FIG. 22 is a block diagram showing a configuration example of an imaging system which is an example of the electronic device of the present disclosure.
  • the imaging system 100 includes an imaging optical system 101 including a lens group and the like, an imaging unit 102, a DSP (Digital Signal Processor) circuit 103, a frame memory 104, a display device 105, and a recording device 106. , Operation system 107, power supply system 108, and the like.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via the bus line 109.
  • the imaging optical system 101 captures incident light (image light) from the subject and forms an image on the imaging surface of the imaging unit 102.
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the optical system 101 into an electric signal in pixel units and outputs it as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, for example, white balance processing, demosaic processing, gamma correction processing, and the like.
  • the frame memory 104 is appropriately used for storing data in the process of signal processing in the DSP circuit 103.
  • the display device 105 includes a panel-type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the imaging unit 102.
  • the recording device 106 records the moving image or still image captured by the imaging unit 102 on a portable semiconductor memory, an optical disk, a recording medium such as an HDD (Hard Disk Drive), or the like.
  • the operation system 107 issues operation commands for various functions of the image pickup system 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power supplies that serve as operating power supplies for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the image pickup device according to the above-described embodiment can be used as the image pickup unit 102.
  • the layout shrink of the circuit element can be realized without increasing the random noise, which can contribute to the miniaturization of the image pickup system 100.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure includes any type of movement such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, robots, construction machines, agricultural machines (tractors), and the like. It may be realized as an image pickup device mounted on the body.
  • FIG. 23 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver can control the vehicle. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 24 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, 12105 as imaging units 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the image pickup unit 12101 provided on the front nose and the image pickup section 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 24 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is used via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and a pattern matching process for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above. Then, by applying the technique according to the present disclosure to the imaging unit 12031 or the like, the layout shrink of the circuit element can be realized without increasing the random noise, so that it is possible to contribute to the miniaturization of the chip size of the imaging unit 12031 or the like.
  • the present disclosure may also have the following configuration.
  • First imaging device ⁇ [A-1] A pixel array unit in which pixels including a photoelectric conversion element are arranged, and An analog-to-digital converter that converts the analog signal output from each pixel of the pixel array section into a digital signal. With The analog-to-digital converter has a comparator that compares the analog signal output from each pixel of the pixel array section with the reference signal. The transistors that make up the comparator have a three-dimensional structure in which channels are dug, parallel to or perpendicular to the direction of current flow. Imaging device. [A-2] The comparator has a differential circuit and a current mirror circuit. The transistors that make up the differential circuit have a three-dimensional structure in which channels are dug parallel to the direction in which current flows.
  • A-3 The transistor constituting the differential circuit is composed of a trench type transistor.
  • A-4 The transistors constituting the differential circuit have one or more recesses.
  • [A-5] The transistor constituting the differential circuit is composed of a FIN type transistor.
  • [A-6] The transistors constituting the differential circuit have one or more FINs.
  • A-7 The comparator has a differential circuit and a current mirror circuit.
  • the transistors that make up the current mirror circuit have a three-dimensional structure in which channels are dug perpendicular to the direction in which current flows.
  • the imaging device according to the above [A-1].
  • the transistor constituting the current mirror circuit is composed of a trench type transistor.
  • the imaging device according to the above [A-7].
  • a constant current source circuit unit having a constant current source connected to a vertical signal line provided corresponding to the column arrangement of the pixel array unit. With The transistors that make up the constant current source have a three-dimensional structure in which channels are dug perpendicular to the direction in which the current flows.
  • the imaging device according to any one of the above [A-1] to the above [A-8].
  • the transistor constituting the constant current source is composed of a trench type transistor.
  • the imaging device according to the above [A-9].
  • First electronic device ⁇ [B-1] A pixel array unit in which pixels including a photoelectric conversion element are arranged, and An analog-to-digital converter that converts the analog signal output from each pixel of the pixel array section into a digital signal. With The analog-to-digital converter has a comparator that compares the analog signal output from each pixel of the pixel array section with the reference signal. The transistors that make up the comparator have a three-dimensional structure in which channels are dug, parallel to or perpendicular to the direction of current flow. An electronic device having an imaging device. [B-2] The comparator has a differential circuit and a current mirror circuit.
  • the transistors that make up the differential circuit have a three-dimensional structure in which channels are dug parallel to the direction in which current flows.
  • [B-3] The transistor constituting the differential circuit is composed of a trench type transistor.
  • [B-4] The transistors constituting the differential circuit have one or more recesses.
  • [B-5] The transistor constituting the differential circuit is composed of a FIN type transistor.
  • [B-6] The transistors constituting the differential circuit have one or more FINs.
  • [B-7] The comparator has a differential circuit and a current mirror circuit.
  • the transistors that make up the current mirror circuit have a three-dimensional structure in which channels are dug perpendicular to the direction in which current flows.
  • [B-8] The transistor constituting the current mirror circuit is composed of a trench type transistor.
  • [B-9] A constant current source circuit unit having a constant current source connected to a vertical signal line provided corresponding to the column arrangement of the pixel array unit. With The transistors that make up the constant current source have a three-dimensional structure in which channels are dug perpendicular to the direction in which the current flows.
  • [B-10] The transistor constituting the constant current source is composed of a trench type transistor.
  • Second imaging device ⁇ [C-1] A pixel array unit in which pixels including a photoelectric conversion element are arranged, and A constant current source circuit unit having a constant current source connected to a vertical signal line provided corresponding to the column arrangement of the pixel array unit. With The transistors that make up the constant current source have a three-dimensional structure in which channels are dug perpendicular to the direction in which the current flows. Imaging device. [C-2] The transistor constituting the constant current source is composed of a trench type transistor. The imaging device according to the above [C-1]. [C-3] The transistor constituting the constant current source has one or a plurality of recesses. The imaging device according to the above [C-2].
  • [C-4] An analog-to-digital converter that converts an analog signal output from each pixel of the pixel array section into a digital signal.
  • the analog-to-digital converter has a comparator that compares the analog signal output from each pixel of the pixel array section with the reference signal.
  • the comparator has a differential circuit and
  • the transistors that make up the differential circuit have a three-dimensional structure in which channels are dug parallel to the direction in which current flows.
  • the imaging device according to any one of the above [C-1] to the above [C-3].
  • [C-5] The transistor constituting the differential circuit is composed of a trench type transistor.
  • [C-6] The transistors constituting the differential circuit have one or more recesses.
  • the transistor constituting the differential circuit is composed of a FIN type transistor.
  • [C-8] The transistors constituting the differential circuit have one or more FINs.
  • Second electronic device ⁇ [D-1] A pixel array unit in which pixels including a photoelectric conversion element are arranged, and A constant current source circuit unit having a constant current source connected to a vertical signal line provided corresponding to the column arrangement of the pixel array unit. With The transistors that make up the constant current source have a three-dimensional structure in which channels are dug perpendicular to the direction in which the current flows. An electronic device having an imaging device. [D-2] The transistor constituting the constant current source is composed of a trench type transistor. The electronic device according to the above [D-1]. [D-3] The transistor constituting the constant current source has one or more recesses. The electronic device according to the above [D-2].
  • [D-4] An analog-to-digital converter that converts an analog signal output from each pixel of the pixel array section into a digital signal.
  • the analog-to-digital converter has a comparator that compares the analog signal output from each pixel of the pixel array section with the reference signal.
  • the comparator has a differential circuit and
  • the transistors that make up the differential circuit have a three-dimensional structure in which channels are dug parallel to the direction in which current flows.
  • the electronic device according to any one of the above [D-1] to the above [D-3].
  • the transistor constituting the differential circuit is composed of a trench type transistor.
  • [D-6] The transistors constituting the differential circuit have one or more recesses.
  • [D-7] The transistor constituting the differential circuit is composed of a FIN type transistor.
  • [D-8] The transistors constituting the differential circuit have one or more FINs.
  • CMOS image sensor CMOS image sensor
  • 2 pixels, 11 ... pixel array unit, 12 ... vertical scanning unit, 13 ... column signal processing unit, 14 ... reference signal generation Unit, 15 ... Horizontal scanning unit, 16 ... Timing control unit, 17 ... Output line, 18 ... Constant current source circuit unit, 21 ... Transistor (photoelectric conversion element), 22 ... and transfer transistors, 23 ... reset transistor, 24 ... amplifier transistor, 25 ... select transistors, 31 (31 1 ⁇ 31 m ) ⁇ pixel control line, 32 (32 1 ⁇ 32 n ) ⁇ -Vertical signal line, 50 ... analog-digital converter, 51 ... comparator, 52 ... counter circuit, 53 ... latch circuit, 100 ...
  • imaging system 110 ... planar transistor, 120, 130, 140, 160, 170, 180 ... Trench type transistor, 150 ... FIN type transistor, 1000A ... Channel width (W) expansion type transistor, 1000B ... Channel length (L) expansion type Transistor, NT 11 ... 1st differential transistor, NT 12 ... 2nd differential transistor, NT 13 ... tail current source transistor, C 11 ... 1st capacitive element, C 12 ... ⁇ ⁇ 2nd capacitive element, PT 11 ⁇ ⁇ ⁇ 1st current mirror transistor, PT 12 ⁇ ⁇ ⁇ 2nd current mirror transistor, Tr _lm ⁇ ⁇ ⁇ Load MOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本開示の撮像装置は、光電変換素子を含む画素が配置されて成る画素アレイ部、及び、画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、を備え、アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有する。コンパレータを構成するトランジスタは、電流が流れる方向に対して平行に、又は、垂直に、チャネルを掘り込んだ三次元構造のトランジスタである。

Description

撮像装置及び電子機器
　本開示は、撮像装置及び電子機器に関する。
　撮像装置には、画素アレイ部の周辺回路の一つとして、画素アレイ部の各画素から読み出されたアナログ信号をデジタル信号に変換するアナログ－デジタル変換器が搭載されている。このアナログ－デジタル変換器では、画素からのアナログ信号を参照信号と比較するコンパレータが用いられている（例えば、特許文献１参照）。
特開２０１４－１７８３８号公報
　ところで、撮像装置の周辺回路において、低消費電力化及び小面積化のために、回路素子のレイアウトシュリンクが求められている。この要求に応えるべく、アナログ－デジタル変換器において、例えば、コンパレータに用いられる差動トランジスタのレイアウトシュリンクを行うと、ランダムノイズが増加する。
　そこで、本開示は、ランダムノイズを増加させることなく、回路素子のレイアウトシュリンクを実現できる撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の第１の撮像装置は、
　光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
　画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
を備え、
　アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、
　コンパレータを構成するトランジスタは、電流が流れる方向に対して平行に、又は、垂直に、チャネルを掘り込んだ三次元構造を有する。
　また、上記の目的を達成するための本開示の第１の電子機器は、
　光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
　画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
を備え、
　アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、
　コンパレータを構成するトランジスタは、電流が流れる方向に対して平行に、又は、垂直に、チャネルを掘り込んだ三次元構造を有する、
撮像装置を有する。
　上記の目的を達成するための本開示の第２の撮像装置は、
　光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
　画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部、
を備え、
　定電流源を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する。
　また、上記の目的を達成するための本開示の第２の電子機器は、
　光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
　画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部、
を備え、
　定電流源を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
撮像装置を有する。
図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的なシステム構成の概略を示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、列並列アナログ－デジタル変換部の構成の一例を示すブロック図である。 図４は、コンパレータの回路構成の一例を示す回路図である。 図５Ａは、プレーナー型トランジスタの平面図であり、図５Ｂは、図５ＡのＡ－Ａ線に沿った矢視断面図であり、図５Ｃは、図５ＡのＢ－Ｂ線に沿った矢視断面図である。 図６Ａは、実施例１に係るトレンチ型トランジスタの平面図であり、図６Ｂは、図６ＡのＣ－Ｃ線に沿った矢視断面図である。 図７Ａは、実施例２に係るトレンチ型トランジスタの平面図であり、図７Ｂは、図７ＡのＤ－Ｄ線に沿った矢視断面図である。 図８Ａは、実施例３に係るトレンチ型トランジスタの平面図であり、図８Ｂは、図８ＡのＥ－Ｅ線に沿った矢視断面図である。 図９Ａは、実施例４に係るＦＩＮ型トランジスタの平面図であり、図９Ｂは、図９ＡのＦ－Ｆ線に沿った矢視断面図である。 図１０Ａは、実施例５に係るトレンチ型トランジスタの平面図であり、図１０Ｂは、図１０ＡのＧ－Ｇ線に沿った矢視断面図である。 図１１Ａは、実施例６に係るトレンチ型トランジスタの平面図であり、図１１Ｂは、図１１ＡのＨ－Ｈ線に沿った矢視断面図である。 図１２Ａは、実施例７に係るトレンチ型トランジスタの平面図であり、図１２Ｂは、図１２ＡのＩ－Ｉ線に沿った矢視断面図である。 図１３Ａ及び図１３Ｂは、実施例８に係るトレンチ型トランジスタの形成方法の工程図（その１）である。 図１４Ａ及び図１４Ｂは、実施例８に係るトレンチ型トランジスタの形成方法の工程図（その２）である。 図１５は、実施例８に係るトレンチ型トランジスタの形成方法の工程図（その３）である。 図１６Ａ、図１６Ｂ、及び、図１６Ｃは、トレンチ型トランジスタの効果について、プレーナー型トランジスタと比較するため各種の特性図である。 図１７Ａ及び図１７Ｂは、実施例９に係るＦＩＮ型トランジスタの形成方法の工程図（その１）である。 図１８Ａ及び図１８Ｂは、実施例９に係るＦＩＮ型トランジスタの形成方法の工程図（その２）である。 図１９は、Ｗ拡張型／Ｌ拡張型トランジスタの適用例の一覧を示す図である。 図２０は、撮像装置の積層型チップ構造を示す分解斜視図である。 図２１は、本開示に係る技術の適用例を示す図である。 図２２は、本開示の電子機器の一例である撮像システムの構成例の概略を示すブロック図である。 図２３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図２４は、移動体制御システムにおける撮像部の設置位置の例を示す図である。
　以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではなく、実施形態における種々の数値や材料などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像装置及び電子機器、全般に関する説明
２．本開示に係る技術が適用される撮像装置
　２－１．システム構成例
　２－２．画素の構成例
　２－３．チップ構造
　２－４．アナログ－デジタル変換部の構成例
　２－５．コンパレータの回路例
　２－６．コンパレータを構成するＭＯＳトランジスタについて
３．第１実施形態に係る撮像装置（コンパレータを構成するトランジスタに適用する例）
　３－１．実施例１（チャネル幅を拡張するトレンチ型トランジスタの例）
　３－２．実施例２（実施例１の変形例：１つの凹部から成る三次元構造の例）
　３－３．実施例３（実施例１の変形例：１つの凸部から成る三次元構造の例）
　３－４．実施例４（ＦＩＮ型トランジスタの例）
４．第２実施形態に係る撮像装置（定電流源を構成するトランジスタに適用する例）
　４－１．実施例５（チャネル長を拡張するトレンチ型トランジスタの例）
　４－２．実施例６（実施例５の変形例：１つの凹部から成る三次元構造の例）
　４－３．実施例７（実施例５の変形例：１つの凸部から成る三次元構造の例）
　４－４．実施例８（トレンチ型トランジスタの形成方法の例）
　４－５．実施例９（ＦＩＮ型トランジスタの形成方法の例）
５．第１実施形態及び第２実施形態のまとめ
　５－１．Ｗ拡張型／Ｌ拡張型トランジスタの適用例
　５－２．撮像装置の積層型チップ構造
６．変形例
７．応用例
８．本開示に係る技術の適用例
　８－１．本開示の電子機器（撮像装置の例）
　８－２．移動体への応用例
９．本開示がとることができる構成
＜本開示の撮像装置及び電子機器、全般に関する説明＞
　本開示の第１の撮像装置及び第１の電子機器にあっては、コンパレータについて、差動トランジスタ及びカレントミラー回路を有する構成とし、差動回路を構成するトランジスタについて、電流が流れる方向に対して平行にチャネルを掘り込んだ三次元構造を有する構成とすることができる。また、差動回路を構成するトランジスタについて、トレンチ型トランジスタから成り、１つ又は複数の凹部を有する構成とすることができる。
　上述した好ましい構成を含む本開示の第１の撮像装置及び第１の電子機器にあっては、差動回路を構成するトランジスタについて、ＦＩＮ型トランジスタから成り、１つ又は複数のＦＩＮを有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の第１の撮像装置及び第１の電子機器にあっては、コンパレータについて、差動トランジスタ及びカレントミラー回路を有する構成とし、カレントミラー回路を構成するトランジスタについて、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する構成とすることができる。また、カレントミラー回路を構成するトランジスタについて、トレンチ型トランジスタから成る構成とすることができる。
　また、上述した好ましい構成を含む本開示の第１の撮像装置及び第１の電子機器にあっては、画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部を備える構成とすることができる。そして、定電流源を構成するトランジスタについて、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する構成とすることができる。また、定電流源を構成するトランジスタについて、トレンチ型トランジスタから成る構成とすることができる。
　本開示の第２の撮像装置及び第２の電子機器にあっては、定電流源を構成するトランジスタについて、トレンチ型トランジスタから成り、１つ又は複数の凹部を有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の第２の撮像装置及び第２の電子機器にあっては、画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器を備え、アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、コンパレータは、差動回路を有する構成とすることができる。そして、差動回路を構成するトランジスタは、電流が流れる方向に対して平行にチャネルを掘り込んだ三次元構造を有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の第２の撮像装置及び第２の電子機器にあっては、差動回路を構成するトランジスタについて、トレンチ型トランジスタから成り、１つ又は複数の凹部を有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の第２の撮像装置及び第２の電子機器にあっては、差動回路を構成するトランジスタについて、ＦＩＮ型トランジスタから成り、１つ又は複数のＦＩＮを有する構成とすることができる。
＜本開示に係る技術が適用される撮像装置＞
　先ず、本開示に係る技術が適用される撮像装置（即ち、本開示の撮像装置）の基本的なシステム構成について説明する。ここでは、撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［システム構成例］
　図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的なシステム構成の概略を示すブロック図である。
　本例に係る撮像装置１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、光電変換素子を含む画素（画素回路）２が行方向及び列方向に、即ち、行列状に２次元配置されて成る。ここで、行方向とは、画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素２の配列方向（所謂、垂直方向）を言う。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１（３１1～３１m）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２（３２1～３２n）が列方向に沿って配線されている。画素制御線３１は、画素アレイ部１１の各画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。
　画素アレイ部１１の周辺回路部の各構成要素は、例えば、垂直走査部１２、カラム信号処理部１３、参照信号生成部１４、水平走査部１５、及び、タイミング制御部１６等から成る。以下に、垂直走査部１２、カラム信号処理部１３、参照信号生成部１４、水平走査部１５、及び、タイミング制御部１６の各機能について説明する。
　垂直走査部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２を行単位で選択する行選択部であり、画素行の走査や画素行のアドレスを制御する。垂直走査部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の各画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始（即ち、光電荷の蓄積を開始）する動作のことを言う。
　カラム信号処理部１３は、画素アレイ部１１の各画素２から出力されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換器５０（図３参照）を備えている。アナログ－デジタル変換器５０は、例えば、画素アレイ部１１の画素列毎に配置されて、列並列アナログ－デジタル変換部を構成している。アナログ－デジタル変換器５０としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。アナログ－デジタル変換器５０の具体的な構成等については後述する。
　参照信号生成部１４は、例えば、デジタル－アナログ変換器等から構成され、時間経過に応じてレベル（電圧）が単調減少するランプ（ＲＡＭＰ）波の参照信号を生成する。参照信号生成部１４で生成された参照信号は、カラム信号処理部１３のアナログ－デジタル変換部５０に供給され、アナログ－デジタル変換の際の基準信号として用いられる。
　水平走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平走査部１５による制御の下に、カラム信号処理部１３のアナログ－デジタル変換部５０でデジタル信号に変換された画素信号が出力線１７を通して画像信号として出力される。
　タイミング制御部１６は、例えば、外部から与えられる同期信号ＶSYNC等に基づいて、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、垂直走査部１２、カラム信号処理部１３、参照信号生成部１４、及び、水平走査部１５等の駆動制御を行う。
　本例に係る撮像装置１は、垂直走査部１２、カラム信号処理部１３、参照信号生成部１４、水平走査部１５、及び、タイミング制御部１６の他に、定電流源回路部１８を備えている。
　定電流源回路部１８は、基本的に、図２に示すように、画素列毎に垂直信号線３２に接続された定電流源１８１の集合から成り、垂直走査部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２の各々を通してバイアス電流を供給する。
　定電流源１８１は、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）Ｔｒ_lmを用いて構成されている。以下、定電流源１８１を構成するＭＯＳ型電界効果トランジスタについて、負荷ＭＯＳ（Ｔｒ_lm）と略記する場合がある。
［画素の回路構成例］
　図２は、画素２の回路構成の一例を示す回路図である。画素２は、光電変換素子（光電変換部）として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する回路構成となっている。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２に対して、先述した画素制御線３１として、複数の画素制御線が同一画素行の各画素２に対して共通に配線されている。これら複数の画素制御線は、垂直走査部１２の各画素行に対応した出力端に画素行単位で接続されている。垂直走査部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。
　ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが垂直走査部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが垂直走査部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電源電圧ＶDDの電源ラインに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が電源電圧ＶDDの電源ラインにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続されている。
　そして、増幅トランジスタ２４と、垂直信号線３２に接続されている定電流源１８１を構成する負荷ＭＯＳＴｒ_lmとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。定電流源１８１を構成する負荷ＭＯＳＴｒ_lmは、垂直走査部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２を通してバイアス電流を供給する。
　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが垂直走査部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態とし、増幅トランジスタ２４を経た画素信号を垂直信号線３２に出力する。
　尚、上記の画素２の回路例では、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち、４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［アナログ－デジタル変換部の構成例］
　次に、カラム信号処理部１３を構成する列並列アナログ－デジタル変換部の構成例について説明する。列並列アナログ－デジタル変換部の構成の一例を図３に示す。
　カラム信号処理部１３を構成する列並列アナログ－デジタル変換部は、画素アレイ部１１の画素列のそれぞれに対応して設けられた複数のアナログ－デジタル変換器、より具体的には、シングルスロープ型アナログ－デジタル変換器の集合から成る。ここでは、ｎ列目の画素列に対応して設けられたシングルスロープ型アナログ－デジタル変換器５０を例に挙げて説明する。
　シングルスロープ型アナログ－デジタル変換器５０は、コンパレータ５１、カウンタ回路５２、及び、ラッチ回路５３を有する回路構成となっている。シングルスロープ型アナログ－デジタル変換器５０では、参照信号生成部１４で生成されるランプ波の参照信号Ｖrefが用いられる。具体的には、ランプ波の参照信号Ｖrefは、画素列毎に設けられたコンパレータ５１に基準信号として与えられる。
　コンパレータ５１は、画素２から読み出されるアナログの画素信号Ｖsigを比較入力とし、参照信号生成部１４で生成されるランプ波の参照信号Ｖrefを基準入力とし、両信号を比較する。そして、コンパレータ５１は、例えば、参照信号Ｖrefが画素信号Ｖsigよりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号Ｖrefが画素信号Ｖsig以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、コンパレータ５１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
　カウンタ回路５２には、コンパレータ５１に対する参照信号Ｖrefの供給開始タイミングと同じタイミングで、タイミング制御部１６からクロック信号ＣＬＫが与えられる。そして、カウンタ回路５２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、コンパレータ５１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路５２のカウント結果（カウント値）が、アナログの画素信号Ｖsigをデジタル化したデジタル値となる。
　ラッチ回路５３は、カウンタ回路５２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路５３は、データレベルの画素信号（所謂、Ｄ相）に対応するカウント値と、リセットレベルの画素信号（所謂、Ｐ相）に対応するカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理を行う。そして、水平走査部１５による駆動の下に、ラッチしたデジタル値を出力線１７に出力する。
　上述したように、シングルスロープ型アナログ－デジタル変換器５０の集合から成る列並列アナログ－デジタル変換部では、参照信号生成部１４で生成される、線形に変化するアナログの参照信号Ｖrefと、画素２から出力されるアナログの画素信号Ｖsigとの大小関係が変化するまでの時間情報からデジタル値を得る。
　尚、上記の例では、列並列アナログ－デジタル変換部として、画素列に対して１対１の関係でアナログ－デジタル変換器５０が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ－デジタル変換器５０が配置されて成る構成とすることも可能である。
［コンパレータの回路例］
　次に、シングルスロープ型アナログ－デジタル変換器５０を構成するコンパレータ５１の回路例について説明する。コンパレータ５１の回路構成の一例を図４に示す。
　図４に示すように、シングルスロープ型アナログ－デジタル変換器５０を構成するコンパレータ５１は、差動段である第１増幅部５１１、ソース接地段である第２増幅部５１２、及び、出力部５１３から構成されている。
　第１増幅部５１１は、第１の差動トランジスタＮＴ11、第２の差動トランジスタＮＴ12、テール電流源トランジスタＮＴ13、第１の容量素子Ｃ11、第２の容量素子Ｃ12、第１のカレントミラートランジスタＰＴ11、及び、第２のカレントミラートランジスタＰＴ12から構成されている。
　ここでは、第１の差動トランジスタＮＴ11、第２の差動トランジスタＮＴ12、及び、テール電流源トランジスタＮＴ13として、ＮチャネルのＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳトランジスタ」と記述する）を用いている、また、第１のカレントミラートランジスタＰＴ11及び第２のカレントミラートランジスタＰＴ12として、ＰチャネルのＭＯＳトランジスタを用いている。
　第１の差動トランジスタＮＴ11及び第２の差動トランジスタＮＴ12は、ソース電極が共通に接続されて差動動作をなす差動回路を構成している。そして、第１の差動トランジスタＮＴ11のゲート電極には、第１の容量素子Ｃ11を介してアナログの参照信号Ｖrefが入力され、第２の差動トランジスタＮＴ12のゲート電極には、第２の容量素子Ｃ12を介してアナログの画素信号Ｖsigが入力される。
　テール電流源トランジスタＮＴ13は、第１の差動トランジスタＮＴ11及び第２の差動トランジスタＮＴ12のソース共通接続ノードと、低電位側電源電圧ＶSSの電源ラインとの間に接続されている。
　第１のカレントミラートランジスタＰＴ11は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続の構成となっており、第１の差動トランジスタＮＴ11に対して直列に接続されている。すなわち、第１のカレントミラートランジスタＰＴ11及び第１の差動トランジスタＮＴ11の各ドレイン電極が共通に接続されている。
　第２のカレントミラートランジスタＰＴ12は、第２の差動トランジスタＮＴ12に対して直列に接続されている。すなわち、第２のカレントミラートランジスタＰＴ12及び第２の差動トランジスタＮＴ12の各ドレイン電極が共通に接続されている。
　そして、第１のカレントミラートランジスタＰＴ11及び第２のカレントミラートランジスタＰＴ12は、ゲート電極が共通に接続されることで、カレントミラー回路を構成している。第１のカレントミラートランジスタＰＴ11及び第２のカレントミラートランジスタＰＴ12の各ソース電極は、高電位側電源電圧ＶDDの電源ラインに接続されている。
　上記の構成の差動段である第１増幅部５１１において、第２の差動トランジスタＮＴ12と第２のカレントミラートランジスタＰＴ12との共通接続ノードが、第１増幅部５１１の出力ノードＮ11となっている。
　ソース接地段である第２増幅部５１２は、ＰチャネルのＭＯＳトランジスタＰＴ13、ＮチャネルのＭＯＳトランジスタＮＴ14、及び、容量素子Ｃ13、及び、ＮチャネルのスイッチトランジスタＮＴ42から構成されている。ＰチャネルのＭＯＳトランジスタＰＴ13は、カレントミラー回路のアクティブ負荷の対のトランジスタである。ＮチャネルのＭＯＳトランジスタＮＴ14は、電流源トランジスタである。
　第２増幅部５１２において、ＰチャネルのＭＯＳトランジスタＰＴ13は、ゲート電極が第１増幅部５１１の出力ノードＮ11に接続され、ソース電極が高電位側電源電圧ＶDDの電源ラインに接続されている。ＮチャネルのＭＯＳトランジスタＮＴ14は、ドレイン電極がＰチャネルのＭＯＳトランジスタＰＴ13のドレイン電極に接続され、ソース電極が低電位側電源電圧ＶSSの電源ラインに接続されている。容量素子Ｃ13は、ＮチャネルのＭＯＳトランジスタＮＴ14のゲート電極と低電位側電源電圧ＶSSの電源ラインとの間に接続されている。
　上記の構成のソース接地段である第２増幅部５１２において、ＰチャネルのＭＯＳトランジスタＰＴ13のドレイン電極と、ＮチャネルのＭＯＳトランジスタＮＴ14のドレイン電極との共通接続ノードが、第２増幅部５１２の出力ノードＮ12となっている。
　出力部５１３は、例えば、２入力のＮＡＮＤ回路５１４から構成されている。ＮＡＮＤ回路５１４は、高電位側電源電圧ＶDDの電源ラインと、低電位側電源電圧ＶSSの電源ラインとの間に接続されている。ＮＡＮＤ回路５１４は、その一方の入力端が第２増幅部５１２の出力ノードＮ12に接続されている。ＮＡＮＤ回路５１４の他方の入力端には、制御信号ＶCOENが与えられる。そして、ＮＡＮＤ回路５１４の出力が、本コンパレータ５１の比較出力となる。
［コンパレータを構成するＭＯＳトランジスタについて］
　ところで、ＣＭＯＳイメージセンサに代表される撮像装置は、例えば、デジタルスチルカメラやビデオカメラ等の撮像システムや、スマートフォンやタブレット端末等の携帯端末に搭載されて用いられることから、特に、撮像装置のチップサイズの小型化が求められる。
　アナログ－デジタル変換器５０を備える撮像装置１にあっては、画素アレイ部１１の画素列に対応して（例えば、画素列毎に）アナログ－デジタル変換器５０が設けられ、その数は、水平画素数に相当する数となる。従って、アナログ－デジタル変換器５０を小型化することで、チップサイズの小型化を図ることができる。
　アナログ－デジタル変換器５０は、コンパレータ５１を有している。コンパレータ５１を構成するトランジスタの素子面積をシュリンクすることで、アナログ－デジタル変換器５０の小型化、ひいては、チップサイズの小型化を図ることができる。従来、コンパレータ５１を構成するトランジスタとしては、プレーナー型トランジスタが用いられていた。しかしながら、プレーナー型トランジスタから成る差動トランジスタ（ＮＴ11，ＮＴ12）の素子面積をシュリンクすると、ランダムノイズが増加するという課題がある。
　ここで、プレーナー型トランジスタについて説明する。プレーナー型トランジスタの平面図を図５Ａに示す。また、図５ＡのＡ－Ａ線に沿った矢視断面図を図５Ｂに示し、図５ＡのＢ－Ｂ線に沿った矢視断面図を図５Ｃに示す。
　プレーナー型トランジスタ１１０は、ゲート電極１１１に対して、半導体領域（ソース／ドレイン領域）１１２，１１３が設けられ、絶縁体である素子分離領域１１４で囲まれており、ゲート酸化膜１１５に接する部分１１６がチャネル形成領域となる構造となっている。
＜第１実施形態に係る撮像装置＞
　本開示の第１実施形態に係る撮像装置１は、フォトダイオード２１を含む画素２が配置されて成る画素アレイ部１１、及び、画素アレイ部１１の各画素２から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器５０を備えている。また、アナログ－デジタル変換器５０は、コンパレータ５１を有している。そして、コンパレータ５１を構成するトランジスタが、電流が流れる方向（即ち、チャネル長方向）に対して平行に、又は、垂直に、チャネルを掘り込んだ三次元構造を有する構成となっている。
　尚、ここで言う「トランジスタ」は、半導体素子であるＦＥＴ（電界効果トランジスタ）の一種で、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有し、半導体基板上に、ソース領域及びドレイン領域を有し、ゲート電極と、ソース電極又はドレイン電極に電圧を印加することで、ソース領域－ドレイン領域間にチャネルを通して電流が流れるデバイスを言う。そして、ソース領域とドレイン領域との間の距離がチャネル長（Ｌ）であり、奥行き方向の長さがチャネル幅（Ｗ）である。
　第１実施形態においては、撮像装置１のチップサイズの小型化を図るために、コンパレータ５１を構成するトランジスタの素子面積をシュリンクする。コンパレータ５１を構成するトランジスタとしては、代表的には、差動回路を構成する差動トランジスタ（以下、「差動ＭＯＳ」と略記する場合がある）、及び、カレントミラー回路を構成するトランジスタ（以下、「カレントミラートランジスタ」と略記する場合がある）を例示することができる。
　差動回路を構成する差動ＭＯＳ（ＮＴ11，ＮＴ12）の素子面積をシュリンクすると、ランダムノイズが増加する。そこで、第１実施形態では、ランダムノイズを低減するために、差動ＭＯＳ（ＮＴ11，ＮＴ12）について、電流が流れる方向に対して平行に、即ち、チャネル長方向に沿ってチャネルを掘り込んだ三次元構造のトランジスタとする。三次元構造とすることにより、実効チャネル幅を増加させることができるため、ランダムノイズを低減しつつ、素子面積をシュリンクすることが可能となる。
　三次元構造のトランジスタとしては、トレンチ型トランジスタやＦＩＮ型トランジスタを例示することができる。
　以下に、コンパレータ５１を構成するトランジスタを、電流が流れる方向に対して平行に、又は、垂直に、チャネルを掘り込んだ三次元構造のトランジスタとする具体的な実施例について説明する。
［実施例１］
　実施例１は、コンパレータ５１の差動回路を構成する差動ＭＯＳについて、電流が流れる方向に対して平行にチャネルを掘り込んでチャネル幅（Ｗ）を拡張するトレンチ型トランジスタの例である。
　電流が流れる方向に対して平行に、即ち、チャネル長方向に沿ってチャネルを掘り込んで三次元化することにより、掘り込んで形成される凹部の側面の介在によってチャネル幅（Ｗ）を拡張することができる。チャネル幅（Ｗ）を拡張することにより、プレーナー型トランジスタ１１０に比べて、相互コンダクタンスＧｍ（１／Ω）が上昇する。相互コンダクタンスＧｍは、ＦＥＴの性能を表す指標であり、この値が大きいほど電流駆動能力が高い。
　従って、チャネル幅（Ｗ）を拡張することにより、相互コンダクタンスＧｍが上昇し、トランジスタの抵抗が低下するため、ランダムノイズを低減することができる。このＷ拡張型トランジスタを、画素アレイ部１１の周辺回路であるコンパレータ５１の構成要素の一例である差動回路を構成する差動ＭＯＳ（ＮＴ11，ＮＴ12）に適用することにより、プレーナー型トランジスタ１１０を適用する場合に比べて、大きなノイズ低減効果を得ることができる。
　実施例１に係るトレンチ型トランジスタの平面図を図６Ａに示し、図６ＡのＣ－Ｃ線に沿った矢視断面図を図６Ｂに示す。
　実施例１に係るトレンチ型トランジスタ１２０は、ゲート電極１２１に対して、半導体領域（ソース／ドレイン領域）１２２，１２３が設けられ、電流が流れる方向Ｘに対して垂直な方向Ｙの両側に、絶縁体である素子分離領域１２４が設けられている。そして、電流が流れる方向Ｘに対して平行に、即ち、チャネル長方向に沿ってチャネルを掘り込んだ構造となっている。
　このようにチャネルが掘り込まれることにより、実施例１に係るトレンチ型トランジスタ１２０は、複数の凹部１２５及び複数の凸部１２６が、電流が流れる方向Ｘ（即ち、チャネル長方向）に対して垂直な方向Ｙ（即ち、チャネル幅方向）において交互に配置された三次元構造となっている。この三次元構造により、複数の凹部１２５及び複数の凸部１２６を含む上面、側面、下面の全てに電流が流れるチャネルが形成される。そして、ゲート酸化膜１２７に接する部分がチャネル形成領域１２８となる。
　実施例１に係るトレンチ型トランジスタ１２０は、複数の凹部１２５及び複数の凸部１２６が、電流が流れる方向Ｘに対して垂直な方向Ｙにおいて交互に配置された三次元構造であることで、図５Ａ、図５Ｂ、及び、図５Ｃに示した同面積のプレーナー型トランジスタ１１０と比較して実効チャネル面積が大きい。そして、チャネル幅方向（Ｙ方向）における複数の凹部１２５及び複数の凸部１２６の側面の介在によってチャネル幅が拡張されることになる。
［実施例２］
　実施例２は、実施例１の変形例であり、１つの凹部から成る三次元構造の例である。実施例１に係るトレンチ型トランジスタの三次元構造は、複数の凹部１２５及び複数の凸部１２６から成る構成となっている。これに対して、実施例２に係るトレンチ型トランジスタの三次元構造は、１つの凹部から成る構成となっている。
　実施例２に係るトレンチ型トランジスタの平面図を図７Ａに示し、図７ＡのＤ－Ｄ線に沿った矢視断面図を図７Ｂに示す。
　実施例２に係るトレンチ型トランジスタ１３０は、実施例１に係るトレンチ型トランジスタ１２０と同様に、ゲート電極１３１に対して、半導体領域（ソース／ドレイン領域）１３２，１３３が設けられ、電流が流れる方向Ｘに対して垂直な方向Ｙの両側に、絶縁体である素子分離領域１３４が設けられている。
　そして、実施例２に係るトレンチ型トランジスタ１３０は、ゲート電極１３１の中央部に対応する部位において、電流が流れる方向Ｘに対して平行に、即ち、チャネル長方向に沿ってチャネルを掘り込んで凹部１３５を１つ形成し、電流が流れる方向Ｘに対して垂直な方向Ｙにおいて、凹部１３５の両側に凸部１３６を形成した三次元構造となっている。この三次元構造により、１つの凹部１３５及びその両側の凸部１３６を含む上面、側面、下面の全てに電流が流れるチャネルが形成される。そして、ゲート酸化膜１３７に接する部分がチャネル形成領域１３８となる。
　上述した、１つの凹部１３５から成る三次元構造の実施例２に係るトレンチ型トランジスタ１３０においても、チャネル幅方向（Ｙ方向）における凹部１３５の側面の介在によってチャネル幅（Ｗ）を拡張することができる。従って、実施例１に係るトレンチ型トランジスタ１２０と同様の作用、効果、即ち、差動ＭＯＳ（ＮＴ11，ＮＴ12）に適用することで、大きなノイズ低減効果を得ることができる。
［実施例３］
　実施例３は、実施例１の変形例であり、１つの凸部から成る三次元構造の例である。実施例１に係るトレンチ型トランジスタの三次元構造は、複数の凹部１２５及び複数の凸部１２６から成る構成となっている。これに対して、実施例３に係るトレンチ型トランジスタの三次元構造は、１つの凸部から成る構成となっている。
　実施例３に係るトレンチ型トランジスタの平面図を図８Ａに示し、図８ＡのＥ－Ｅ線に沿った矢視断面図を図８Ｂに示す。
　実施例３に係るトレンチ型トランジスタ１４０は、実施例１に係るトレンチ型トランジスタ１２０と同様に、ゲート電極１４１に対して、半導体領域（ソース／ドレイン領域）１４２，１４３が設けられ、電流が流れる方向Ｘに対して垂直な方向Ｙの両側に、絶縁体である素子分離領域１３４が設けられている。
　そして、実施例３に係るトレンチ型トランジスタ１４０は、ゲート電極１３１の中央部に対応する部位に凸部１４６を１つ形成し、電流が流れる方向Ｘに対して垂直な方向Ｙにおいて、凸部１４６の両側に、電流が流れる方向Ｘに対して平行に、即ち、チャネル長方向に沿ってチャネルを掘り込んで凹部１４５を形成した三次元構造となっている。この三次元構造により、１つの凸部１４６及びその両側の凹部１４５を含む上面、側面、下面の全てに電流が流れるチャネルが形成される。そして、ゲート酸化膜１４７に接する部分がチャネル形成領域１４８となる。
　上述した、１つの凸部１４６から成る三次元構造の実施例３に係るトレンチ型トランジスタ１４０においても、チャネル幅方向（Ｙ方向）における凹部１４５及び凸部１４６の側面の介在によってチャネル幅（Ｗ）を拡張することができる。従って、実施例１に係るトレンチ型トランジスタ１２０と同様の作用、効果、即ち、差動ＭＯＳ（ＮＴ11，ＮＴ12）に適用することで、大きなノイズ低減効果を得ることができる。
［実施例４］
　実施例４は、チャネル幅（Ｗ）拡張型トランジスタの一つであるＦＩＮ型トランジスタの例である。実施例４に係るＦＩＮ型トランジスタの平面図を図９Ａに示し、図９ＡのＦ－Ｆ線に沿った矢視断面図を図９Ｂに示す。
　実施例４に係るＦＩＮ型トランジスタ１５０は、ゲート電極１５１に対して、複数のＦＩＮ、例えば３個のＦＩＮ１５２を有し、３個のＦＩＮ１５２は、ゲート酸化膜１５３及びゲート電極１５１によって「コ」の字型に覆い、ゲート電極１５１の下方は、絶縁体である素子分離領域１５４となる構造となっている。すなわち、ＦＩＮ型トランジスタと、実施例１乃至実施例３に係るトレンチ型トランジスタとの違いは、ＦＩＮ型トランジスタの底面は絶縁体である素子分離領域１５４となっており、チャネルが形成されない点である。ＦＩＮ型トランジスタ１５０は、ＦＩＮ１５２の３方向がゲート電極１５１で囲まれているので、チャネル部分の電位をゲート電圧でより制御し易い。
　実施例１乃至実施例３に係るトレンチ型トランジスタの方が、同平面積当たりの実効チャネル幅がＦＩＮ型トランジスタよりも広く、オン電流の上昇に有利であるが、上面と底面の電流密度の差が大きいため、電流の流れやすい部分において優先的に電流が流れる。従って、リーク電流の上昇や、サブスレショルド係数の上昇につながりやすい。ＦＩＮ型トランジスタは、底面チャネルが存在しないため、トレンチ型トランジスタ比較すると閾値電圧Ｖthの調整は容易である。リーク電流に敏感なデバイスにおいてはＦＩＮ型トランジスタを採用する方が有利である。
　閾値電圧Ｖthを調整する手法としては、ゲート電極１５１の材料として、多結晶シリコン（Ｐｏｌｙ－Ｓｉ）ではなく、金属を使用し、メタルゲートとする手法がある。空乏層が存在せず、適切な仕事関数を持つ材料を選定することにより、閾値電圧Ｖthを制御することができる。多結晶シリコンに代わるゲート電極１５１の材料としては、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）などのシリコン化合物を例示することができる。また、金属を使用するメタルゲートの材料としては、タングステン（Ｗ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）などの金属、又は、これらの金属の窒素（Ｎ）、炭素（Ｃ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）との化合物を例示することができる。
　メタルゲートの形成プロセスについては、ここでは図示を省略するが、ソース・ドレインなどの高温プロセスを行った後に、ゲートスタックを形成する、一般的なゲートラストプロセスによって形成することが可能である。
　また、イオン注入法においても、同一工程において同一イオン種を、１回で注入するのではなく、エネルギー・ドーズ量をそれぞれ別の条件で、複数回に分けて注入を行うことにより、トレンチ上面、底面それぞれをターゲットとして適したエネルギー・ドーズ量で注入を行い、電流密度の不均一性を改善することが可能である。
　尚、実施例４に係るＦＩＮ型トランジスタ１５０では、ＦＩＮ１５２の個数を３個とした構造を例示したが、ＦＩＮ１５２の個数は、３個に限られるものではなく、１個であってもよいし、２個あるいは４個以上であってもよい。
　上述した第１実施形態では、差動回路を構成する差動ＭＯＳ（ＮＴ11，ＮＴ12）について、チャネル幅（Ｗ）を三次元化したＷ拡張型トランジスタとする場合を例に挙げて説明したが、この三次元化の技術は、コンパレータ５１を構成する他のトランジスタ、例えば、カレントミラー回路を構成するカレントミラートランジスタ（ＰＴ11，ＰＴ12）にも適用することができる。
　高抵抗値が求められるカレントミラートランジスタ（ＰＴ11，ＰＴ12）については、チャネル幅ではなく、電流が流れる方向（即ち、チャネル長方向）に対して垂直に、即ち、チャネル幅方向に沿ってチャネルを掘り込んだ三次元構造のトランジスタとすることが好ましい。その具体的な実施例については、第２実施形態において説明する、定電流源１８１を構成する負荷ＭＯＳＴｒ_lmの場合と基本的に同じである。
＜本開示の第２実施形態に係る撮像装置＞
　本開示の第２実施形態に係る撮像装置１は、フォトダイオード２１を含む画素２が配置されて成る画素アレイ部１１、及び、画素アレイ部１１の列配列に対応して設けられた垂直信号線３２に接続された定電流源１８１を有する定電流源回路部１８を備えている。定電流源１８１は、負荷ＭＯＳＴｒ_lmから成る。
　第１実施形態の実施例１乃至実施例４では、アナログ－デジタル変換器５０のコンパレータ５１の構成要素の一つである差動回路を構成する差動ＭＯＳ（ＮＴ11，ＮＴ12）の抵抗を下げるために、チャネル幅（Ｗ）を三次元化したＷ拡張型トランジスタについて述べた。しかしながら、抵抗素子として用いられる、定電流源１８１を構成する負荷ＭＯＳＴｒ_lmについては、実効チャネル幅を拡張することは、抵抗値の低下につながるため望ましくない。
　そこで、第２実施形態では、定電流源１８１を構成する負荷ＭＯＳＴｒ_lmについて、電流が流れる方向（即ち、チャネル長方向）に対して平行にチャネルを掘り込んだ三次元構造を有する構成とする。以下に、定電流源１８１を構成する負荷ＭＯＳＴｒ_lmについて、チャネル長方向に対して平行にチャネルを掘り込んだ三次元構造とする第２実施形態の実施例について説明する。
［実施例５］
　実施例５は、定電流源１８１を構成する負荷ＭＯＳ（Ｔｒ_lm）について、電流が流れる方向に対して垂直にチャネルを掘り込んでチャネル長（Ｌ）を拡張するトレンチ型トランジスタの例である。
　実施例５に係るトレンチ型トランジスタの平面図を図１０Ａに示し、図１０ＡのＧ－Ｇ線に沿った矢視断面図を図１０Ｂに示す。
　実施例５に係るトレンチ型トランジスタ１６０は、ゲート電極１６１に対して、半導体領域（ソース／ドレイン領域）１６２，１６３が設けられ、電流が流れる方向Ｘに対して垂直な方向Ｙの両側に、絶縁体である素子分離領域１６４が設けられている。そして、電流が流れる方向Ｘに対して垂直、即ち、チャネル幅方向に沿ってチャネルを掘り込んだ構造となっている。
　このようにチャネルが掘り込まれることにより、実施例５に係るトレンチ型トランジスタ１６０は、複数の凹部１６５及び複数の凸部１６６が、電流が流れる方向Ｘ（即ち、チャネル長方向）において交互に配置された三次元構造となっている。この三次元構造により、複数の凹部１２５及び複数の凸部１２６を含む上面、側面、下面の全てに電流が流れるチャネルが形成される。そして、ゲート酸化膜１６７に接する部分がチャネル形成領域１６８となる。
　上述した、複数の凹部１６５から成る三次元構造の実施例５に係るトレンチ型トランジスタ１６０では、チャネル長方向（Ｘ方向）における複数の凹部１６５の側面の介在によってチャネル長（Ｌ）を拡張することができる。このＬ拡張型の実施例５に係るトレンチ型トランジスタ１６０を、定電流源１８１を構成する負荷ＭＯＳ（Ｔｒ_lm）に適用することで、同フットプリント（ＣＡＤ上のサイズ）のプレーナー型トランジスタと比較して、閾値電圧Ｖthの上昇、短チャネル特性の改善、及び、レイアウトシュリンクが可能である。
　また、Ｌ拡張型の実施例５に係るトレンチ型トランジスタ１６０においても、Ｗ拡張型のトレンチ型トランジスタと同様に、メタルゲートの適用や、複数回注入による深さ方向のプロファイルの均一化により、トレンチ底面のゲート空乏化と、トレンチ各面における電流密度の不均一性の改善を図ることが可能である。
［実施例６］
　実施例６は、実施例５の変形例であり、１つの凹部から成る三次元構造の例である。実施例５に係るトレンチ型トランジスタ１６０の三次元構造は、複数の凹部１６５及び複数の凸部１６６から成る構成となっている。これに対して、実施例６に係るトレンチ型トランジスタの三次元構造は、１つの凹部から成る構成となっている。
　実施例６に係るトレンチ型トランジスタの平面図を図１１Ａに示し、図１１ＡのＨ－Ｈ線に沿った矢視断面図を図１１Ｂに示す。
　実施例６に係るトレンチ型トランジスタ１７０は、実施例５に係るトレンチ型トランジスタ１６０と同様に、ゲート電極１７１に対して、半導体領域（ソース／ドレイン領域）１７２，１７３が設けられ、電流が流れる方向Ｘに対して垂直な方向Ｙの両側に、絶縁体である素子分離領域１７４が設けられている。
　そして、実施例６に係るトレンチ型トランジスタ１７０は、ゲート電極１７１の中央部に対応する部位において、電流が流れる方向Ｘに対して垂直に、即ち、チャネル幅方向に沿ってチャネルを掘り込んで凹部１７５を１つ形成し、電流が流れる方向Ｘにおいて、凹部１７５の両側に凸部１７６を形成した三次元構造となっている。この三次元構造により、１つの凹部１７５及びその両側の凸部１７６を含む上面、側面、下面の全てに電流が流れるチャネルが形成される。そして、ゲート酸化膜１７７に接する部分がチャネル形成領域１３８となる。
　上述した、１つの凹部１７５から成る三次元構造の実施例６に係るトレンチ型トランジスタ１７０においても、チャネル長方向（Ｘ方向）における凹部１７５の側面の介在によってチャネル長（Ｌ）を拡張することができる。従って、実施例５に係るトレンチ型トランジスタ１６０と同様の作用、効果、即ち、定電流源１８１を構成する負荷ＭＯＳ（Ｔｒ_lm）に適用することで、閾値電圧Ｖthの上昇、短チャネル特性の改善、及び、レイアウトシュリンクの効果を得ることができる。
［実施例７］
　実施例７は、実施例５の変形例であり、１つの凸部から成る三次元構造の例である。実施例５に係るトレンチ型トランジスタ１６０の三次元構造は、複数の凹部１６５及び複数の凸部１６６から成る構成となっている。これに対して、実施例７に係るトレンチ型トランジスタの三次元構造は、１つの凸部から成る構成となっている。
　実施例７に係るトレンチ型トランジスタの平面図を図１２Ａに示し、図１２ＡのＩ－Ｉ線に沿った矢視断面図を図１２Ｂに示す。
　実施例７に係るトレンチ型トランジスタ１８０は、実施例５に係るトレンチ型トランジスタ１６０と同様に、ゲート電極１８１に対して、半導体領域（ソース／ドレイン領域）１８２，１８３が設けられ、電流が流れる方向Ｘに対して垂直な方向Ｙの両側に、絶縁体である素子分離領域１８４が設けられている。
　そして、実施例７に係るトレンチ型トランジスタ１８０は、ゲート電極１８１の中央部に対応する部位に凸部１８６を１つ形成し、電流が流れる方向Ｘにおいて、凸部１８６の両側に、電流が流れる方向Ｘに対して垂直に、即ち、チャネル幅方向に沿ってチャネルを掘り込んで凹部１８５を形成した三次元構造となっている。この三次元構造により、１つの凸部１８６及びその両側の凹部１８５を含む上面、側面、下面の全てに電流が流れるチャネルが形成される。そして、ゲート酸化膜１８７に接する部分がチャネル形成領域１８８となる。
　上述した、１つの凸部１８６から成る三次元構造の実施例７に係るトレンチ型トランジスタ１８０においても、チャネル長方向（Ｘ方向）における凹部１８５及び凸部１８６の側面の介在によってチャネル長（Ｌ）を拡張することができ、実施例５に係るトレンチ型トランジスタ１６０と同様の作用、効果を得ることができる。
［実施例８］
　実施例８は、三次元構造のトランジスタであるトレンチ型トランジスタの形成方法（製造方法）の例である。ここでは、差動ＭＯＳ（ＮＴ11，ＮＴ12）に適用するＷ拡張型トランジスタ、及び、負荷ＭＯＳ（Ｔｒ_lm）に適用するＬ拡張型トランジスタを同時に形成する場合を例に挙げて、コンタクト電極形成までの要部の形成方法について説明することとする。また、ここでは、２つの凹部から成る三次元構造を例示して説明するが、凹部の数は１つであってもよいし、３つ以上であってもよい。
　実施例８に係るトレンチ型トランジスタの形成方法の工程図（その１）を図１３Ａ及び図１３Ｂに示し、工程図（その２）を図１４Ａ及び図１４Ｂに示し、工程図（その３）を図１５に示す。尚、図１３乃至図１５の各図において、左側のトランジスタは、チャネル幅（Ｗ）拡張型トランジスタを示し、右側のトランジスタは、チャネル長（Ｌ）拡張型トランジスタを示している。
　図１３Ａに示す工程１は、半導体基板１００１に素子分離領域１００２が形成された状態を示している。図１３Ａにおいて、ａ－ａ線断面図は、Ｗ拡張型トランジスタの断面図であり、ｂ－ｂ線断面図は、Ｌ拡張型トランジスタの断面図である。
　図１３Ｂに示す工程２では、トレンチパターンをフォトレジスト１００３でパターニングする。フォトレジスト１００３がポジ型フォトレジストである場合は、トレンチ凹部１００４にフォトレジスト１００３が存在せず、半導体基板１００１が露出した状態になっている。図１３Ｂにおいて、ｃ－ｃ線断面図は、Ｗ拡張型トランジスタの断面図であり、ｄ－ｄ線断面図は、Ｌ拡張型トランジスタの断面図である。
　図１４Ａに示す工程３では、ドライエッチングプロセスによりトレンチ１００５を形成し、しかる後、フォトレジスト１００３を除去する。図１４Ａにおいて、ｅ－ｅ線断面図は、Ｗ拡張型トランジスタの断面図であり、ｆ－ｆ線断面図は、Ｌ拡張型トランジスタの断面図である。
　ここでは図示を省略するが、工程３の次の工程として、半導体基板１００１に対してイオンを注入する工程が行われ、次いで、ゲート酸化膜１００６（図１４Ｂ参照）を形成する工程が行われ、次いで、図１４Ｂに示す工程４に移行する。
　図１４Ｂに示す工程４では、ゲート材料として、例えば、多結晶シリコンをＣＶＤプロセスにより製膜した後に、一般的なリソグラフィー、ドライエッチングプロセスによってゲート電極１００７を形成し、フォトレジストを除去する。図１４Ｂにおいて、ｇ－ｇ線断面図は、Ｗ拡張型トランジスタの断面図であり、ｈ－ｈ線断面図は、Ｌ拡張型トランジスタの断面図である。
　ここでは図示を省略するが、工程４の次の工程として、半導体基板１００１に対してイオンを注入する工程が行われ、次いで、サイドウォール１００８（図１５参照）を形成する工程が行われ、次いで、シリサイド化工程が行われ、次いで、図１５に示す工程５に移行する。
　図１５に示す工程５では、層間膜１００９を成膜し、しかる後、一般的にリソグラフィー、ドライエッチングプロセスによってコンタクト電極１０１０を形成し、フォトレジストを除去する。層間膜１００９は、例えば、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）の積層体である。
　図１５において、左側のトランジスタがＷ拡張型トランジスタ１０００Ａであり、右側のトランジスタがＬ拡張型トランジスタ１０００Ｂである。また、ｉ－ｉ線断面図は、Ｗ拡張型トランジスタ１０００Ａの断面図であり、ｊ－ｊ線断面図は、Ｌ拡張型トランジスタ１０００Ｂの断面図である。電流の流れる方向については、Ｗ拡張型トランジスタ１０００Ａにおいては、ｉ－ｉ線断面に対して垂直方向であり、Ｌ拡張型トランジスタ１０００Ｂにおいては、ｊ－ｊ線断面方向である。
　コンパレータ５１を構成するトランジスタとして用いるトレンチ型トランジスタにおいては、ゲート長Ｌ、チャネル幅Ｗは、例えば、０．２～５μｍ程度が望ましい。特に、差動ＭＯＳ（ＮＴ11，ＮＴ12）として用いられるチャネル幅（Ｗ）拡張型トランジスタにあっては、相互コンダクタンスＧｍの上昇効果をより発揮させるためには、ゲート長Ｌ、チャネル幅Ｗは、０．５～２μｍ程度が最も望ましく、負荷ＭＯＳ（Ｔｒ_lm）として用いられるチャネル長（Ｌ）拡張型トランジスタにあっては、ゲート長Ｌ、チャネル幅Ｗは、０．５～２μｍ程度が最も望ましい。
　また、トレンチ型トランジスタのトレンチ（凹部）の形状において、トレンチの深さが浅すぎる場合は、実効面積の拡大分が小さく、電流と相互コンダクタンスＧｍの上昇効果が十分に得られない。また、トレンチの深さが深すぎる場合は、ゲート空乏化を防ぐために行うイオン注入がトレンチ底部まで届きにくいためゲートが空乏化しやすく、又、トレンチ上部と底部の縦方向の不純物濃度プロファイルの違いが顕著になる。このような観点から、トレンチの深さについては、例えば、２０～２００ｎｍ程度が望ましく、５０～１３０ｎｍ程度が最も望ましい。
　また、トレンチ型トランジスタの凹部／凸部の寸法について、ピッチ（凹部＋凸部）が広い場合は、実効面積の拡大分が小さく、電流と相互コンダクタンスＧｍの上昇効果が十分に得られない。また、ピッチが狭い程、電流と相互コンダクタンスＧｍの上昇効果は大きくなるが、トレンチ角部の電界集中による信頼性の低下と、加工精度、スループットが問題になる。このような観点から、凹部／凸部のフットプリント上の寸法については、例えば、０．１～０．５μｍ／０．１～０．５μｍ程度が望ましく、０．０２～０．２μｍ／０．０２～０．２μｍ程度が最も望ましい。
　トレンチ型トランジスタの効果について、プレーナー型トランジスタと比較するために、先述した最も望ましいレイアウトの範囲にある、実施例８に係る形成方法で製造したＷ拡張型のトレンチ型トランジスタの、ゲート電圧Ｖg－ドレイン電流Ｉdの測定（Ｉｄ）、及び、ノイズ測定を実施した。
　図１６Ａに、トレンチ型トランジスタ及びプレーナー型トランジスタの、ゲート電圧Ｖg－ドレイン電流Ｉdの測定結果を示す。図１６Ｂは、図１６Ａの測定結果から計算したゲート電圧Ｖg－相互コンダクタンスＧｍの特性図である。トレンチ型トランジスタは、同フットプリントのトレンチを有しないプレーナー型トランジスタと比較して、ドレイン電圧Ｖd＝０．０５Ｖにおいて、ドレイン電流Ｉdについて約３７％の上昇効果があり、相互コンダクタンス最大値Ｇｍmaxについて約３６％の上昇効果が確認された。図１６Ｃは、トレンチ型トランジスタ及びプレーナー型トランジスタのノイズの測定結果である。トレンチ型トランジスタは、プレーナー型トランジスタと比較して、ノイズについて約５０％の低減効果が確認された。
［実施例９］
　実施例９は、複数のＦＩＮを有するＦＩＮ型トランジスタ（ＦｉｎＦＥＴ）の形成方法（製造方法）の例である。ここでは、コンタクト電極形成までの要部の形成方法について説明することとする。
　実施例９に係るＦＩＮ型トランジスタの形成方法の工程図（その１）を図１７Ａ及び図１７Ｂに示し、工程図（その２）を図１８Ａ及び図１８Ｂに示す。
　図１７Ａに示す工程１は、半導体基板１１０１に素子分離領域１１０２が形成された状態を示している。図１７Ｂに示す工程２では、素子分離領域１１０２をエッチングすることにより、ＦＩＮ部１１０３を形成する。エッチング手法としては、ウェットエッチング及びドライエッチングのどちらの手法を用いてもよい。
　ここでは図示を省略するが、工程２の次の工程として、半導体基板１１０１に対してイオンを注入する工程が行われ、次いで、ゲート酸化膜１１０５（図１８Ａ参照）を形成する工程が行われ、次いで、工程３に移行する。
　図１８Ａに示す工程３では、ゲート材料として例えば多結晶シリコンを用いて、ＣＶＤプロセスにより成膜し、しかる後、一般的なリソグラフィー、ドライエッチングプロセスによってゲート電極１１０６を形成し、フォトレジストを除去する。
　図１８Ｂに示す工程４では、層間膜１１０７を成膜し、しかる後、一般的にリソグラフィー、ドライエッチングプロセスによってコンタクト電極１１０８を形成し、フォトレジストを除去する。層間膜１１０７は、例えば、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）の積層体である。
　ここでは図示を省略するが、工程４の次の工程として、半導体基板１１０１に対してイオンを注入する工程が行われ、次いで、サイドウォールを形成する工程が行われ、しかる後、シリサイド化工程が行われる。
　コンパレータ５１を構成するトランジスタとして用いるＦＩＮ型トランジスタにおいても、フットプリント上の面積について、ゲート長Ｌは、例えば、０.２～１０μｍ程度、チャネル幅Ｗは、例えば、０．３～１０μｍ程度が望ましい。Ｗ方向の半導体／素子分離のピッチについては、例えば、０．１～０．４／０．１～０．４μｍ程度が望ましく、相互コンダクタンスＧｍの上昇効果をより発揮させるためには、例えば、０．２～０．３／０．１～０．２μｍ程度が最も望ましい。また、ＦＩＮの高さについては、例えば、１０～２００ｎｍ程度が望ましく、相互コンダクタンスＧｍの上昇効果をより発揮させるためには、深さについては、例えば、２０～２００ｎｍ程度が望ましく、５０～１３０ｎｍ程度が最も望ましい。
＜第１実施形態及び第２実施形態のまとめ＞
　第１実施形態では、コンパレータ５１の差動回路を構成する差動ＭＯＳ（ＮＴ11，ＮＴ12）として、チャネル幅（Ｗ）拡張型トランジスタを用い、第２実施形態では、定電流源１８１を構成する負荷ＭＯＳ（Ｔｒ_lm）として、チャネル長（Ｌ）拡張型トランジスタを用いる場合を例に挙げて説明したが、これらの適用例に限られるものではない。
［Ｗ拡張型／Ｌ拡張型トランジスタの適用例］
　図１９に、構成要素（１）～（６）に対するＷ拡張型／Ｌ拡張型トランジスタの適用例の一覧を示す。
（１）差動回路を構成するＮチャネルのＭＯＳ型電界効果トランジスタから成る差動ＭＯＳ（ＮＴ11，ＮＴ12）については、高い相互コンダクタンスＧｍが求められることから、Ｗ拡張型トランジスタが好ましい。
（２）定電流源１８１を構成する負荷ＭＯＳ（Ｔｒ_lm）については、高抵抗、低い相互コンダクタンスＧｍが求められることから、Ｌ拡張型トランジスタが好ましい。
（３）カレントミラー回路を構成するＰチャネルのＭＯＳ型電界効果トランジスタから成るカレントミラートランジスタ（ＰＴ11，ＰＴ12）については、低い相互コンダクタンスＧｍが求められることから、Ｌ拡張型トランジスタが好ましい。
（４）ＮチャネルのＭＯＳ型電界効果トランジスタから成るテール電流源トランジスタ（ＮＴ13）については、高電流、特性の小ばらつきが求められることから、Ｗ拡張型トランジスタが好ましい。または、トレンチ形成ばらつきが問題になる場合は、プレーナー型トランジスタが好ましい。
（５）アクティブ負荷と対の、第２増幅部５１２のＰチャネルのＭＯＳトランジスタ（ＰＴ13）については、高い相互コンダクタンスＧｍが求められることから、Ｗ拡張型トランジスタが好ましい。
（６）第２増幅部５１２の電流源を構成するＮチャネルのＭＯＳトランジスタ（ＮＴ14）については、高電流が求められることから、Ｗ拡張型トランジスタが好ましい。
　上述したように、チャネル幅（Ｗ）拡張型トランジスタは、低抵抗・大電流が求められる素子全般に適しており、チャネル長（Ｌ）拡張型トランジスタは、高抵抗・低リークが求められる素子全般に適している。図４に示す回路構成のコンパレータ５１において、Ｗ拡張型トランジスタ又はＬ拡張型トランジスタを用いる構成要素以外の構成要素については、プレーナー型トランジスタを用いる構成とすることができる。
［撮像装置の積層型チップ構造］
　第１実施形態又は第２実施形態に係る撮像装置１については、図２０に示すように、第１半導体基板２０１及び第２半導体基板２０２の少なくとも２つの半導体基板（チップ）が積層された、所謂、積層型チップ構造を有する構成とすることができる。
　積層型チップ構造の撮像装置１において、１層目の第１半導体基板２０１には、画素２が行列状に配置されて成る画素アレイ部１１が形成される。このとき、画素２の構造については、第１半導体基板２０１において、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができる。但し、裏面照射型の画素構造に限られるものではなく、表面照射型の画素構造であってもよい。
　２層目の第２半導体基板２０２には、垂直走査部１２、カラム信号処理部１３、参照信号生成部１４、水平走査部１５、タイミング制御部１６、及び、定電流源回路部１８等の回路部分（図１参照）が形成される。そして、１層目の第１半導体基板２０１と２層目の第２半導体基板２０２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続等の接続部（図示せず）を通して電気的に接続される。
　尚、ここでは、積層型チップ構造として、２つの半導体基板２０１，２０２が積層されて成る２層構造を例示しているが、３つ以上の半導体基板が積層されて成る多層構造とすることもできる。
　上記の積層型チップ構造の撮像装置１において、第１実施形態又は第２実施形態に係る技術を適用することにより、第２半導体基板２０２に形成されるアナログ－デジタル変換器５０のコンパレータ５１を構成する差動ＭＯＳ、あるいは、定電流源１８１を構成する負荷ＭＯＳのトランジスタサイズの縮小化を図ることができる。その結果、第２半導体基板２０２における回路配置の自由度を向上できることになる。
＜変形例＞
　以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
　例えば、第１実施形態に係る技術と、第２実施形態に係る技術とを、同じ撮像装置に同時に適用することができる。すなわち、図１に示す撮像装置１において、アナログ－デジタル変換器５０のコンパレータ５１を構成する差動ＭＯＳをＷ拡張型トランジスタとするとともに、定電流源１８１を構成する負荷ＭＯＳをＬ拡張型トランジスタとする構成とすることができる。
＜応用例＞
　以上説明した第１実施形態又は第２実施形態に係る撮像装置は、例えば図２１に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示に係る技術の適用例＞
　本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
［本開示の電子機器］
　ここでは、第１実施形態又は第２実施形態に係る撮像装置を、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。
（撮像システムの例）
　図２２は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。
　図２２に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像システム１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像システム１００において、撮像部１０２として、先述した実施形態に係る撮像装置を用いることができる。当該撮像装置によれば、ランダムノイズを増加させることなく、回路素子のレイアウトシュリンクを実現できるため、撮像システム１００の小型化に寄与できる。
［移動体への応用例］
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像装置として実現されてもよい。
　図２３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２４は、撮像部１２０３１の設置位置の例を示す図である。
　図２４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。そして、撮像部１２０３１等に本開示に係る技術を適用することにより、ランダムノイズを増加させることなく、回路素子のレイアウトシュリンクを実現できるため、撮像部１２０３１等のチップサイズの小型化に寄与できる。
＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
≪Ａ．第１の撮像装置≫
［Ａ－１］光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
　画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
を備え、
　アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、
　コンパレータを構成するトランジスタは、電流が流れる方向に対して平行に、又は、垂直に、チャネルを掘り込んだ三次元構造を有する、
撮像装置。
［Ａ－２］コンパレータは、差動回路及びカレントミラー回路を有し、
　差動回路を構成するトランジスタは、電流が流れる方向に対して平行にチャネルを掘り込んだ三次元構造を有する、
上記［Ａ－１］に記載の撮像装置。
［Ａ－３］差動回路を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ａ－２］に記載の撮像装置。
［Ａ－４］差動回路を構成するトランジスタは、１つ又は複数の凹部を有する、
上記［Ａ－３］に記載の撮像装置。
［Ａ－５］差動回路を構成するトランジスタは、ＦＩＮ型トランジスタから成る、
上記［Ａ－２］に記載の撮像装置。
［Ａ－６］差動回路を構成するトランジスタは、１つ又は複数のＦＩＮを有する、
上記［Ａ－３］に記載の撮像装置。
［Ａ－７］コンパレータは、差動回路及びカレントミラー回路を有し、
　カレントミラー回路を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
上記［Ａ－１］に記載の撮像装置。
［Ａ－８］カレントミラー回路を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ａ－７］に記載の撮像装置。
［Ａ－９］画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部、
を備え、
　定電流源を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
上記［Ａ－１］乃至上記［Ａ－８］のいずれかに記載の撮像装置。
［Ａ－１０］定電流源を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ａ－９］に記載の撮像装置。
≪Ｂ．第１の電子機器≫
［Ｂ－１］光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
　画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
を備え、
　アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、
　コンパレータを構成するトランジスタは、電流が流れる方向に対して平行に、又は、垂直に、チャネルを掘り込んだ三次元構造を有する、
撮像装置を有する電子機器。
［Ｂ－２］コンパレータは、差動回路及びカレントミラー回路を有し、
　差動回路を構成するトランジスタは、電流が流れる方向に対して平行にチャネルを掘り込んだ三次元構造を有する、
上記［Ｂ－１］に記載の電子機器。
［Ｂ－３］差動回路を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ｂ－２］に記載の電子機器。
［Ｂ－４］差動回路を構成するトランジスタは、１つ又は複数の凹部を有する、
上記［Ｂ－３］に記載の電子機器。
［Ｂ－５］差動回路を構成するトランジスタは、ＦＩＮ型トランジスタから成る、
上記［Ｂ－２］に記載の電子機器。
［Ｂ－６］差動回路を構成するトランジスタは、１つ又は複数のＦＩＮを有する、
上記［Ｂ－３］に記載の電子機器。
［Ｂ－７］コンパレータは、差動回路及びカレントミラー回路を有し、
　カレントミラー回路を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
上記［Ｂ－１］に記載の電子機器。
［Ｂ－８］カレントミラー回路を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ｂ－７］に記載の電子機器。
［Ｂ－９］画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部、
を備え、
　定電流源を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
上記［Ｂ－１］乃至上記［Ｂ－８］のいずれかに記載の電子機器。
［Ｂ－１０］定電流源を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ｂ－９］に記載の電子機器。
≪Ｃ．第２の撮像装置≫
［Ｃ－１］光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
　画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部、
を備え、
　定電流源を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
撮像装置。
［Ｃ－２］定電流源を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ｃ－１］に記載の撮像装置。
［Ｃ－３］定電流源を構成するトランジスタは、１つ又は複数の凹部を有する、
上記［Ｃ－２］に記載の撮像装置。
［Ｃ－４］画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
を備え、
　アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、
　コンパレータは、差動回路を有し、
　差動回路を構成するトランジスタは、電流が流れる方向に対して平行にチャネルを掘り込んだ三次元構造を有する、
上記［Ｃ－１］乃至上記［Ｃ－３］のいずれかに記載の撮像装置。
［Ｃ－５］差動回路を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ｃ－４］に記載の撮像装置。
［Ｃ－６］差動回路を構成するトランジスタは、１つ又は複数の凹部を有する、
上記［Ｃ－５］に記載の撮像装置。
［Ｃ－７］差動回路を構成するトランジスタは、ＦＩＮ型トランジスタから成る、
上記［Ｃ－４］に記載の撮像装置。
［Ｃ－８］差動回路を構成するトランジスタは、１つ又は複数のＦＩＮを有する、
上記［Ｃ－７］に記載の撮像装置。
≪Ｄ．第２の電子機器≫
［Ｄ－１］光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
　画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部、
を備え、
　定電流源を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
撮像装置を有する電子機器。
［Ｄ－２］定電流源を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ｄ－１］に記載の電子機器。
［Ｄ－３］定電流源を構成するトランジスタは、１つ又は複数の凹部を有する、
上記［Ｄ－２］に記載の電子機器。
［Ｄ－４］画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
を備え、
　アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、
　コンパレータは、差動回路を有し、
　差動回路を構成するトランジスタは、電流が流れる方向に対して平行にチャネルを掘り込んだ三次元構造を有する、
上記［Ｄ－１］乃至上記［Ｄ－３］のいずれかに記載に記載の電子機器。
［Ｄ－５］差動回路を構成するトランジスタは、トレンチ型トランジスタから成る、
上記［Ｄ－４］に記載の電子機器。
［Ｄ－６］差動回路を構成するトランジスタは、１つ又は複数の凹部を有する、
上記［Ｄ－５］に記載の電子機器。
［Ｄ－７］差動回路を構成するトランジスタは、ＦＩＮ型トランジスタから成る、
上記［Ｄ－７］に記載の電子機器。
［Ｄ－８］差動回路を構成するトランジスタは、１つ又は複数のＦＩＮを有する、
上記［Ｄ－７］に記載の電子機器。
　１・・・撮像装置（ＣＭＯＳイメージセンサ）、２・・・画素、１１・・・画素アレイ部、１２・・・垂直走査部、１３・・・カラム信号処理部、１４・・・参照信号生成部、１５・・・水平走査部、１６・・・タイミング制御部、１７・・・出力線、１８・・・定電流源回路部、２１・・・フォトダイオード（光電変換素子）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素制御線、３２（３２1～３２n）・・・垂直信号線、５０・・・アナログ－デジタル変換器、５１・・・コンパレータ、５２・・・カウンタ回路、５３・・・ラッチ回路、１００・・・撮像システム、１１０・・・プレーナー型トランジスタ、１２０，１３０，１４０，１６０，１７０，１８０・・・トレンチ型トランジスタ、１５０・・・ＦＩＮ型トランジスタ、１０００Ａ・・・チャネル幅（Ｗ）拡張型トランジスタ、１０００Ｂ・・・チャネル長（Ｌ）拡張型トランジスタ、ＮＴ11・・・第１の差動トランジスタ、ＮＴ12・・・第２の差動トランジスタ、ＮＴ13・・・テール電流源トランジスタ、Ｃ11・・・第１の容量素子、Ｃ12・・・第２の容量素子、ＰＴ11・・・第１のカレントミラートランジスタ、ＰＴ12・・・第２のカレントミラートランジスタ、Ｔｒ_lm・・・負荷ＭＯＳ

Claims (20)

  1. 　光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
    　画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
    を備え、
    　アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、
    　コンパレータを構成するトランジスタは、電流が流れる方向に対して平行に、又は、垂直に、チャネルを掘り込んだ三次元構造を有する、
    撮像装置。
  2. 　コンパレータは、差動回路及びカレントミラー回路を有し、
    　差動回路を構成するトランジスタは、電流が流れる方向に対して平行にチャネルを掘り込んだ三次元構造を有する、
    請求項１に記載の撮像装置。
  3. 　差動回路を構成するトランジスタは、トレンチ型トランジスタから成る、
    請求項２に記載の撮像装置。
  4. 　差動回路を構成するトランジスタは、１つ又は複数の凹部を有する、
    請求項３に記載の撮像装置。
  5. 　差動回路を構成するトランジスタは、ＦＩＮ型トランジスタから成る、
    請求項２に記載の撮像装置。
  6. 　差動回路を構成するトランジスタは、１つ又は複数のＦＩＮを有する、
    請求項３に記載の撮像装置。
  7. 　コンパレータは、差動回路及びカレントミラー回路を有し、
    　カレントミラー回路を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
    請求項１に記載の撮像装置。
  8. 　カレントミラー回路を構成するトランジスタは、トレンチ型トランジスタから成る、
    請求項７に記載の撮像装置。
  9. 　画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部、
    を備え、
    　定電流源を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
    請求項１に記載の撮像装置。
  10. 　定電流源を構成するトランジスタは、トレンチ型トランジスタから成る、
    請求項９に記載の撮像装置。
  11. 　光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
    　画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
    を備え、
    　アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、
    　コンパレータを構成するトランジスタは、電流が流れる方向に対して平行に、又は、垂直に、チャネルを掘り込んだ三次元構造を有する、
    撮像装置を有する電子機器。
  12. 　光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
    　画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部、
    を備え、
    　定電流源を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
    撮像装置。
  13. 　定電流源を構成するトランジスタは、トレンチ型トランジスタから成る、
    請求項１２に記載の撮像装置。
  14. 　定電流源を構成するトランジスタは、１つ又は複数の凹部を有する、
    請求項１３に記載の撮像装置。
  15. 　画素アレイ部の各画素から出力されるアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
    を備え、
    　アナログ－デジタル変換器は、画素アレイ部の各画素から出力されるアナログ信号を参照信号と比較するコンパレータを有し、
    　コンパレータは、差動回路を有し、
    　差動回路を構成するトランジスタは、電流が流れる方向に対して平行にチャネルを掘り込んだ三次元構造を有する、
    請求項１２に記載の撮像装置。
  16. 　差動回路を構成するトランジスタは、トレンチ型トランジスタから成る、
    請求項１５に記載の撮像装置。
  17. 　差動回路を構成するトランジスタは、１つ又は複数の凹部を有する、
    請求項１６に記載の撮像装置。
  18. 　差動回路を構成するトランジスタは、ＦＩＮ型トランジスタから成る、
    請求項１５に記載の撮像装置。
  19. 　差動回路を構成するトランジスタは、１つ又は複数のＦＩＮを有する、
    請求項１８に記載の撮像装置。
  20. 　光電変換素子を含む画素が配置されて成る画素アレイ部、及び、
    　画素アレイ部の列配列に対応して設けられた垂直信号線に接続された定電流源を有する定電流源回路部、
    を備え、
    　定電流源を構成するトランジスタは、電流が流れる方向に対して垂直にチャネルを掘り込んだ三次元構造を有する、
    撮像装置を有する電子機器。
PCT/JP2021/005128 2020-03-17 2021-02-11 撮像装置及び電子機器 WO2021186969A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202180015911.XA CN115136312A (zh) 2020-03-17 2021-02-11 成像装置和电子设备
KR1020227029975A KR20220155273A (ko) 2020-03-17 2021-02-11 촬상 장치 및 전자 기기
EP21771837.8A EP4123709A4 (en) 2020-03-17 2021-02-11 IMAGING DEVICE AND ELECTRONIC INSTRUMENT
US17/908,696 US20230097485A1 (en) 2020-03-17 2021-02-11 Imaging device and electronic device
JP2022508139A JPWO2021186969A1 (ja) 2020-03-17 2021-02-11

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020046223 2020-03-17
JP2020-046223 2020-03-17

Publications (1)

Publication Number Publication Date
WO2021186969A1 true WO2021186969A1 (ja) 2021-09-23

Family

ID=77770844

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/005128 WO2021186969A1 (ja) 2020-03-17 2021-02-11 撮像装置及び電子機器

Country Status (7)

Country Link
US (1) US20230097485A1 (ja)
EP (1) EP4123709A4 (ja)
JP (1) JPWO2021186969A1 (ja)
KR (1) KR20220155273A (ja)
CN (1) CN115136312A (ja)
TW (1) TW202137539A (ja)
WO (1) WO2021186969A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023157627A1 (ja) * 2022-02-18 2023-08-24 ソニーセミコンダクタソリューションズ株式会社 比較器、光検出素子および電子機器
WO2023162487A1 (ja) * 2022-02-28 2023-08-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
WO2023243440A1 (ja) * 2022-06-15 2023-12-21 ソニーセミコンダクタソリューションズ株式会社 比較器、光検出素子および電子機器
WO2024050906A1 (zh) * 2022-09-07 2024-03-14 长鑫存储技术有限公司 半导体结构及其形成方法、版图结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116314223B (zh) * 2023-02-17 2024-10-01 南京大学 一种有效降低随机电报噪声的复合介质栅光敏探测器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011030391A1 (ja) * 2009-09-11 2011-03-17 パナソニック株式会社 アナログ・デジタル変換器、イメージセンサシステム、カメラ装置
JP2014072418A (ja) * 2012-09-28 2014-04-21 Sony Corp 半導体装置、固体撮像装置、および半導体装置の製造方法
JP2016105474A (ja) * 2014-11-21 2016-06-09 株式会社半導体エネルギー研究所 半導体装置及び記憶装置
JP2017027982A (ja) * 2015-07-16 2017-02-02 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
WO2017187720A1 (ja) * 2016-04-28 2017-11-02 ソニー株式会社 表示装置、および電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5641112B2 (ja) 2013-08-28 2014-12-17 ソニー株式会社 固体撮像素子およびカメラシステム
JP2017069231A (ja) * 2015-09-28 2017-04-06 ソニー株式会社 Ｍｏｓ型電界効果トランジスタ、半導体集積回路、固体撮像素子、及び、電子機器
JP2017183636A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、センサ装置、および電子機器
US11405575B2 (en) * 2017-12-26 2022-08-02 Sony Semiconductor Solutions Corporation Solid-state imaging element, comparator, and electronic device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011030391A1 (ja) * 2009-09-11 2011-03-17 パナソニック株式会社 アナログ・デジタル変換器、イメージセンサシステム、カメラ装置
JP2014072418A (ja) * 2012-09-28 2014-04-21 Sony Corp 半導体装置、固体撮像装置、および半導体装置の製造方法
JP2016105474A (ja) * 2014-11-21 2016-06-09 株式会社半導体エネルギー研究所 半導体装置及び記憶装置
JP2017027982A (ja) * 2015-07-16 2017-02-02 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
WO2017187720A1 (ja) * 2016-04-28 2017-11-02 ソニー株式会社 表示装置、および電子機器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4123709A4 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023157627A1 (ja) * 2022-02-18 2023-08-24 ソニーセミコンダクタソリューションズ株式会社 比較器、光検出素子および電子機器
WO2023162487A1 (ja) * 2022-02-28 2023-08-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
WO2023243440A1 (ja) * 2022-06-15 2023-12-21 ソニーセミコンダクタソリューションズ株式会社 比較器、光検出素子および電子機器
WO2024050906A1 (zh) * 2022-09-07 2024-03-14 长鑫存储技术有限公司 半导体结构及其形成方法、版图结构

Also Published As

Publication number Publication date
TW202137539A (zh) 2021-10-01
EP4123709A4 (en) 2023-11-22
CN115136312A (zh) 2022-09-30
JPWO2021186969A1 (ja) 2021-09-23
KR20220155273A (ko) 2022-11-22
US20230097485A1 (en) 2023-03-30
EP4123709A1 (en) 2023-01-25

Similar Documents

Publication Publication Date Title
WO2021186969A1 (ja) 撮像装置及び電子機器
US11456325B2 (en) Imaging device, method for manufacturing imaging device, and electronic device
WO2019093150A1 (ja) 撮像素子、電子機器
US11438533B2 (en) Solid-state imaging device, method of driving the same, and electronic apparatus
WO2020045122A1 (ja) 固体撮像装置およびその駆動方法、並びに電子機器
WO2021100675A1 (ja) 固体撮像装置および電子機器
WO2019130963A1 (ja) 固体撮像素子、コンパレータ、及び、電子機器
US11516418B2 (en) Solid-state imaging apparatus
WO2020045142A1 (ja) 撮像装置および電子機器
US20220394207A1 (en) Solid-state imaging device and electronic device
JP2020156070A (ja) 固体撮像装置、電子機器、および、固体撮像装置の制御方法
US20220013557A1 (en) Solid-state imaging device and electronic apparatus
WO2020241163A1 (ja) 撮像装置および電子機器
WO2022118654A1 (ja) 固体撮像素子
US20240096913A1 (en) Solid-state imaging element and method of manufacturing same
WO2024034352A1 (ja) 光検出素子、電子機器、及び、光検出素子の製造方法
US20240014230A1 (en) Solid-state imaging element, method of manufacturing the same, and electronic device
WO2024095743A1 (ja) 固体撮像装置およびその製造方法、並びに電子機器
WO2023181657A1 (ja) 光検出装置及び電子機器
US20240357260A1 (en) Solid-state imaging element and imaging device
WO2022244328A1 (ja) 固体撮像装置および電子機器
US20240162254A1 (en) Solid-state imaging device and electronic device
TW202431859A (zh) 固態攝像裝置
JP2024146132A (ja) 光検出装置及び電子機器
JP2022074419A (ja) 固体撮像素子

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21771837

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022508139

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2021771837

Country of ref document: EP

Effective date: 20221017