WO2021157147A1

WO2021157147A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法

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Publication number: WO2021157147A1
Application number: PCT/JP2020/041096
Authority: WO
Inventors: 恵里子加藤; 卓哉豊福
Original assignee: ソニーセミコンダクタソリューションズ株式会社
Priority date: 2020-02-03
Filing date: 2020-11-02
Publication date: 2021-08-12
Also published as: JP2021125732A

Abstract

差動増幅を行う固体撮像素子において、電荷の転送効率を向上させる。　一対の光電変換素子のそれぞれは、異なる転送トランジスタに接続される。切替読出し回路は、所定の差動モードが設定された場合には一対の光電変換素子のそれぞれの電荷量の差分を増幅した信号を画素信号として出力する。また、差動モードと異なる非差動モードが設定された場合には、切替読出し回路は、一対の光電変換素子の一方の電荷量に応じた画素信号と一対の光電変換素子の他方の電荷量に応じた画素信号とのそれぞれを出力する。また、電圧制御部は、差動モードが設定された場合には一対の光電変換素子のそれぞれと転送トランジスタとの接続点に非差動モードが設定された場合よりも低い電圧を供給する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法

　本技術は、固体撮像素子に関する。詳しくは、差動増幅回路を設けた固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。

　近年、固体撮像素子では、画素の微細化が進められている。一般に画素を微細化するほど、浮遊拡散層に十分な量の信号電荷を保持することが困難になる。このため、一対の画素のそれぞれの信号の差分を増幅する差動増幅型の固体撮像素子が提案されている（例えば、特許文献１参照。）。

特開２００８－２７１２８０号公報

　上述の固体撮像素子では、一対の画素のそれぞれの信号の差分を増幅することにより、感度の向上を図っている。しかしながら、上述の固体撮像素子では、画素において、光電変換素子から浮遊拡散層への電荷の転送効率が不足するおそれがある。転送効率を向上させために浮遊拡散層のリセット電圧を高くすると、増幅後の画素信号の振幅範囲が狭くなって画素信号の品質が低下するおそれがある。

　本技術はこのような状況に鑑みて生み出されたものであり、差動増幅を行う固体撮像素子において、電荷の転送効率を向上させることを目的とする。

　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、それぞれが異なる転送トランジスタに接続された一対の光電変換素子と、所定の差動モードが設定された場合には上記一対の光電変換素子のそれぞれの電荷量の差分を増幅した信号を画素信号として出力し、上記差動モードと異なる非差動モードが設定された場合には上記一対の光電変換素子の一方の電荷量に応じた画素信号と上記一対の光電変換素子の他方の電荷量に応じた画素信号とのそれぞれを出力する切替読出し回路と、上記差動モードが設定された場合には上記一対の光電変換素子のそれぞれと上記転送トランジスタとの接続点に上記非差動モードが設定された場合よりも低い電圧を容量を介して供給する電圧制御部とを具備する固体撮像素子、および、その制御方法である。これにより、転送効率が向上するという作用をもたらす。

　また、この第１の側面において、上記転送トランジスタにより互いに異なる光電変換素子から転送された電荷を蓄積する一対の浮遊拡散層と、互いに異なる浮遊拡散層をリセット電圧により初期化する一対のリセットトランジスタと、上記差動モードが設定された場合には上記非差動モードが設定された場合よりも低い上記リセット電圧を上記一対のリセットトランジスタの一方に供給するリセット制御部とをさらに具備してもよい。これにより、垂直信号線の振幅範囲が広くなるという作用をもたらす。

　また、この第１の側面において、上記切替読出し回路および上記リセット制御部は、複数の画素が所定の垂直方向に配列された列を読み出すカラム読出し回路に配列されてもよい。これにより、カラム読み出し回路によってリセット電圧が制御されるという作用をもたらす。

　また、この第１の側面において、上記リセット制御部は、所定の水平方向に複数の画素が配列された行を駆動する行駆動回路内に配置されてもよい。これにより、行駆動回路によってリセット電圧が制御されるという作用をもたらす。

　また、この第１の側面において、上記一対の光電変換素子の一方は一対の画素の一方に配置され、上記一対の光電変換素子の他方は上記一対の画素の他方に配置され、上記切替読出し回路は、上記差動モードが設定された場合には上記一対の画素の一方を読出画素として選択して上記読出画素の受光量に応じた上記画素信号を出力してもよい。これにより、参照画素の位置が可変の差動増幅回路によって、画素信号が読み出されるという作用をもたらす。

　また、この第１の側面において、上記一対の光電変換素子の一方は所定の参照画素に配置され、上記一対の光電変換素子の他方は読出画素に配置され、上記切替読出し回路は、上記差動モードが設定された場合には、複数の行のいずれかの画素を上記読出画素として選択して上記読出画素の受光量に応じた上記画素信号を出力してもよい。これにより、参照画素の位置が固定の差動増幅回路によって、画素信号が読み出されるという作用をもたらす。

　また、この第１の側面において、入射光を集光するマイクロレンズと、上記一対の光電変換素子と上記マイクロレンズとの間に設けられた配線層とをさらに具備してもよい。これにより、半導体基板の表面に入射光が入射されるという作用をもたらす。

　また、この第１の側面において、入射光を集光するマイクロレンズと、配線層とをさらに具備し、上記一対の光電変換素子は、上記マイクロレンズと上記配線層との間に配置されてもよい。これにより、半導体基板の裏面に入射光が入射されるという作用をもたらす。

　また、この第１の側面において、上記一対の光電変換素子は、所定の画素チップに配置され、上記電圧制御部は、所定の回路チップに配置されてもよい。これにより、積層構造の固体撮像素子において差動読出しが行われるという作用をもたらす。

　また、この第１の側面において、上記切替読出し回路は、上記回路チップに配置されてもよい。これにより、画素チップの回路規模が削減されるという作用をもたらす。

　また、この第１の側面において、上記切替読出し回路は、上記画素チップに配置されてもよい。これにより、回路チップの回路規模が削減されるという作用をもたらす。

　また、この第１の側面において、上記一対の光電変換素子のそれぞれは、光軸に垂直な所定方向から見て細長いインプラント領域が形成されたＮ型半導体領域を備え、上記インプラント領域には、３価の不純物がインプラントされてもよい。これにより、光電変換素子のポテンシャルが浅くなるという作用をもたらす。

　また、この第１の側面において、上記インプラント領域は、上記光軸に沿って形成されてもよい。これにより、不純物が光軸方向にインプラントされるという作用をもたらす。

　また、この第１の側面において、上記インプラント領域は、上記光軸および上記所定方向に垂直な方向に沿って形成されてもよい。これにより、飽和電子量のばらつきが抑制されるという作用をもたらす。

　また、この第１の側面において、上記インプラント領域は、上記Ｎ型半導体領域を分断し、上記転送トランジスタは、上記Ｎ型半導体領域を設けた基板に埋め込まれてもよい。これにより、飽和電子量のばらつきがさらに抑制されるという作用をもたらす。

　また、本技術の第２の側面は、それぞれが異なる転送トランジスタに接続された一対の光電変換素子と、所定の差動モードが設定された場合には上記一対の光電変換素子のそれぞれの電荷量の差分を増幅した信号を画素信号として出力し、上記差動モードと異なる非差動モードが設定された場合には上記一対の光電変換素子の一方の電荷量に応じた画素信号と上記一対の光電変換素子の他方の電荷量に応じた画素信号とのそれぞれを出力する切替読出し回路と、上記差動モードが設定された場合には上記一対の光電変換素子のそれぞれと上記転送トランジスタとの接続点に上記非差動モードが設定された場合よりも低い電圧を供給する電圧制御部と、上記画素信号のそれぞれに対して所定の信号処理を行う信号処理部とを具備する撮像装置である。これにより、転送効率の向上により品質が向上した信号が読み出されるという作用をもたらす。

　また、本技術の第３の側面は、第１の光電変換素子と第１の転送トランジスタとを有する第１の画素と、第２の光電変換素子と第２の転送トランジスタとを有する第２の画素と、上記第１の光電変換素子上に形成された第１の電極と、上記第２の光電変換素子上に形成された第２の電極とを有し、上記第１の画素と上記第２の画素とは差動増幅読み出しにより画素信号を生成し、上記第１の電極の電位と第２の電極は、それぞれスイッチを介して少なくとも２つの異なる電位に接続されている固体撮像素子である。これにより、転送効率が向上するという作用をもたらす。

　また、この第１の側面において、上記スイッチと上記電極との間には容量が接続されていてもよい。これにより、容量を介して電極に電位が供給されるという作用をもたらす。

　また、この第１の側面において、上記第１の画素は第１のリセットトランジスタを有し、上記第２の画素は第２のリセットトランジスタを有し、上記第１のリセットトランジスタのソースは第１のリセット線に接続され、上記第２のリセットトランジスタのソースは上記第１のリセット線とは異なる第２のリセット線に接続されてもよい。これにより、第１および第２の画素のそれぞれが初期化されるという作用をもたらす。

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。本技術の第１の実施の形態における画素アレイ部の一構成例を示す回路図である。本技術の第１の実施の形態における画素の一構成例を示す断面図である。本技術の第１の実施の形態における絶縁膜が不透明な画素の一構成例を示す断面図である。本技術の第１の実施の形態における垂直駆動部の一構成例を示すブロック図である。本技術の第１の実施の形態における行駆動回路の一構成例を示すブロック図である。本技術の第１の実施の形態におけるカラム読出し回路部の一構成例を示すブロック図である。本技術の第１の実施の形態におけるカラム読出し回路の一構成例を示す回路図である。本技術の第１の実施の形態における差動モードのリセット時のカラム読出し回路の状態を示す図である。本技術の第１の実施の形態における差動モードのリセット後のカラム読出し回路の状態を示す図である。本技術の第１の実施の形態におけるＳＦ（Source Follower）モードの固体撮像素子の動作の一例を示すタイミングチャートである。本技術の第１の実施の形態における差動モードの固体撮像素子の動作の一例を示すタイミングチャートである。本技術の第１の実施の形態における差動モードの固体撮像素子の動作の別の例を示すタイミングチャートである。本技術の第１の実施の形態における画素内の素子のレイアウトの一例を示す平面図である。本技術の第１の実施の形態におけるＦＤ（Floating Diffusion）共有ブロック内の素子のレイアウトの一例を示す平面図である。本技術の第１の実施の形態におけるＦＤ共有ブロック内の素子のレイアウトの別の例を示す平面図である。本技術の第１の実施の形態における画素の断面図の一例を示す図である。本技術の第１の実施の形態と比較例とにおける画素のポテンシャル図の一例である。本技術の第１の実施の形態における差動モードの転送電位差を説明するための図である。比較例における差動モードの転送電位差を説明するための図である。本技術の第１の実施の形態と比較例とにおける駆動方法の特徴をまとめた表である。本技術の第１の実施の形態における固体撮像素子の全体図の一例である。本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。本技術の第１の実施の形態の第１の変形例における行駆動回路の一構成例を示すブロック図である。本技術の第１の実施の形態の第１の変形例におけるカラム読出し回路の一構成例を示す回路図である。本技術の第１の実施の形態の第２の変形例における行駆動回路の一構成例を示すブロック図である。本技術の第１の実施の形態の第２の変形例における画素アレイ部の一構成例を示す回路図である。本技術の第１の実施の形態の第２の変形例におけるカラム読出し回路の一構成例を示す回路図である。本技術の第１の実施の形態の第２の変形例におけるＳＦモードの固体撮像素子の動作の一例を示すタイミングチャートである。本技術の第１の実施の形態の第２の変形例における差動モードの固体撮像素子の動作の一例を示すタイミングチャートである。本技術の第１の実施の形態の第２の変形例における差動モードの固体撮像素子の動作の別の例を示すタイミングチャートである。本技術の第１の実施の形態の第３の変形例における画素の断面図の一例を示す図である。本技術の第１の実施の形態の第３の変形例における画素の一構成例を示す断面図である。本技術の第１の実施の形態の第４の変形例における固体撮像素子の一構成例を示すブロック図である。本技術の第１の実施の形態の第４の変形例における固体撮像素子の別の例を示すブロック図である。本技術の第２の実施の形態における画素の一構成例を示す断面図である。比較例における画素の一構成例を示す断面図である。本技術の第２の実施の形態における画素のポテンシャル図の一例である。本技術の第２の実施の形態におけるＮ型半導体領域の形成前までの製造工程を説明するための図である。本技術の第２の実施の形態における転送トランジスタの形成までの製造工程を説明するための図である。本技術の第２の実施の形態における浮遊拡散層の形成までの製造工程を説明するための図である。本技術の第２の実施の形態の第１の変形例における画素の一構成例を示す断面図である。本技術の第２の実施の形態の第１の変形例における画素のポテンシャル図の一例である。本技術の第２の実施の形態の第１の変形例におけるＮ型半導体領域の形成までの製造工程を説明するための図である。本技術の第２の実施の形態の第１の変形例におけるインプラント領域の形成までの製造工程を説明するための図である。本技術の第２の実施の形態の第１の変形例における浮遊拡散層の形成までの製造工程を説明するための図である。本技術の第２の実施の形態の第２の変形例における画素の一構成例を示す断面図である。本技術の第２の実施の形態の第２の変形例における画素のポテンシャル図の一例である。本技術の第２の実施の形態の第２の変形例におけるＮ型半導体領域の形成までの製造工程を説明するための図である。本技術の第２の実施の形態の第２の変形例におけるエピタキシャル成長までの製造工程を説明するための図である。本技術の第２の実施の形態の第２の変形例における掘り込みまでの製造工程を説明するための図である。本技術の第２の実施の形態の第２の変形例における浮遊拡散層の形成までの製造工程を説明するための図である。車両制御システムの概略的な構成例を示すブロック図である。撮像部の設置位置の一例を示す説明図である。

　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（固体撮像素子のカソード電圧を制御する例）
　２．第２の実施の形態（固体撮像素子のカソード電圧を制御し、深さ方向にインプラント領域を形成した例）
　３．移動体への応用例
　４．変形例

　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。

　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。

　ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の画像処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。

　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。

　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。

　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。

　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。

　図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直駆動部３００、画素アレイ部２２０、システム制御部２１０、カラム読出し回路部４００、カラム信号処理部２１１、水平駆動部２１２および画像処理部２１３を備える。

　画素アレイ部２２０には、複数の画素２３０が二次元格子状に配列される。この画素アレイ部２２０は、画素チップ２０１に設けられる。一方、画素アレイ部２２０以外の回路は、回路チップ２０２に設けられる。

　以下、水平方向に配列された画素２３０の集合を「行」と称し、行に垂直な方向に配列された画素２３０の集合を「列」と称する。

　垂直駆動部３００は、行を順に駆動し、画素信号を出力させるものである。画素２３０は、光電変換により画素信号を生成し、カラム読出し回路部４００に出力するものである。

　ここで、固体撮像素子２００には、固体撮像素子２００の動作モードを指示するモード信号ＭＯＤＥが入力される。モード信号ＭＯＤＥは、ＤＳＰ回路１２０などの外部の回路により生成される。また、動作モードは、差動モードおよびＳＦモードを含む。差動モードは、一対の画素２３０のそれぞれの信号の差分を増幅して、差動増幅により読み出すためのモードである。一方、ＳＦモードは、画素２３０ごとにソースフォロワー回路を形成して画素信号を差動増幅せずに読み出すためのモードである。差動モードでは、信号に対するゲインを大きくして変換効率を大幅に大きくすることができるが、動作点が狭く、ダイナミックレンジの拡大が困難である。このため、差動モードは暗所での撮像に適しており、ＳＦモードは明所での撮像に適している。そこで、ＤＳＰ回路１２０等は、例えば、環境光の光量を測光して測光量が所定の閾値より小さい場合にモード信号ＭＯＤＥにより差動モードを指示し、測光量が閾値以上の場合に非差動モードを指示する。なお、ＳＦモードは、特許請求の範囲に記載の非差動モードの一例である。

　カラム読出し回路部４００は、モード信号ＭＯＤＥに従って列ごとに画素信号を読み出すものである。このカラム読出し回路部４００は、差動モードが設定された場合に、一対の画素２３０のそれぞれの信号の差分を増幅した信号を画素信号として読み出し、カラム信号処理部２１１に出力する。一方、ＳＦモードが設定された場合にカラム読出し回路部４００は、列ごとに、差動増幅せずに画素信号を読み出してカラム信号処理部２１１に出力する。

　カラム信号処理部２１１は、列ごとに、画素信号に対してＡＤ（Analog to Digital）変換処理やＣＤＳ（Correlated Double Sampling）処理などの所定の信号処理を行うものである。このカラム信号処理部２１１は、水平駆動部２１２の制御に従って、信号処理後のデジタル信号を画像処理部２１３に供給する。なお、カラム信号処理部２１１は、特許請求の範囲に記載の信号処理部の一例である。

　水平駆動部２１２は、カラム信号処理部２１１を制御して、列ごとのデジタル信号を順に出力させるものである。

　画像処理部２１３は、カラム信号処理部２１１からのデジタル信号を配列した画像データに対して、ノイズ低減処理などの所定の画像処理を行うものである。この画像処理部２１３は、画像処理後の画像データをＤＳＰ回路１２０へ信号線２０９を介して供給する。

　システム制御部２１０は、垂直同期信号に同期して、垂直駆動部３００、カラム読出し回路部４００、カラム信号処理部２１１および水平駆動部２１２のそれぞれの動作タイミングを制御するものである。

　なお、固体撮像素子２００内の回路のそれぞれを、積層した複数のチップに分散して配置しているが、単一の半導体チップに配置することもできる。

　［画素アレイ部の構成例］
　図４は、本技術の第１の実施の形態における画素アレイ部２２０の一構成例を示す回路図である。この画素アレイ部２２０には、列ごとに、３本の垂直リセット入力線と、３本の垂直信号線と、１本の垂直電流供給線とが垂直方向に配線される。第ｋ（ｋは、整数）列の垂直リセット入力線をＶＲＤ０_ｋ、ＶＲＤ１_ｋおよびＶＲＤ２_ｋとし、第ｋ列の垂直信号線をＶＳＬ０_ｋ、ＶＳＬ１_ｋおよびＶＳＬ２_ｋとする。また、第ｋ列の垂直電流供給線をＶＣＯＭ_ｋとする。

　画素２３０は、光電変換素子２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、選択トランジスタ２３５および増幅トランジスタ２３６を備える。

　光電変換素子２３１は、光電変換により電荷を生成するものである。光電変換素子２３１として、例えば、フォトダイオードが用いられる。この光電変換素子２３１のアノードおよびカソードの一方（カソードなど）の電極（フォトゲート）は、容量を介して転送トランジスタ２３２と垂直駆動部３００とに接続される。また、第ｉ（ｉは、整数）行の電極には、垂直駆動部３００により、フォトゲート電圧ＰＤ_ｉが印加される。なお、光電変換素子２３１と垂直駆動部３００との間の容量は、配線容量を示す。

　転送トランジスタ２３２は、垂直駆動部３００からの転送信号ＴＲＧ_ｉに従って、光電変換素子２３１から浮遊拡散層２３４へ電荷を転送するものである。

　リセットトランジスタ２３３は、垂直駆動部３００からのリセット信号ＲＳＴ_ｉに従って、浮遊拡散層２３４の電圧を初期化するものである。

　浮遊拡散層２３４は、転送された電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２３６は、浮遊拡散層２３４の電圧を増幅するものである。選択トランジスタ２３５は、垂直駆動部３００からの選択信号ＳＥＬ_ｉに従って、増幅トランジスタ２３６により増幅された電圧の信号を画素信号として垂直信号線へ出力するものである。

　隣接する３行に着目すると、それぞれのリセットトランジスタ２３３のドレインは、互いに異なる垂直リセット入力線に接続される。例えば、第ｉ行のリセットトランジスタ２３３は、垂直リセット入力線ＶＲＤ０_ｋに接続され、第ｉ＋１行のリセットトランジスタ２３３は、垂直リセット入力線ＶＲＤ１_ｋに接続される。第ｉ＋２行のリセットトランジスタ２３３は、垂直リセット入力線ＶＲＤ２_ｋに接続される。

　また、隣接する３行のそれぞれの選択トランジスタ２３５のドレインは、互いに異なる垂直信号線に接続される。例えば、第ｉ行の選択トランジスタ２３５は、垂直信号線ＶＳＬ０_ｋに接続され、第ｉ＋１行の選択トランジスタ２３５は、垂直信号線ＶＳＬ１_ｋに接続される。第ｉ＋２行の選択トランジスタ２３５は、垂直信号線ＶＳＬ２_ｋに接続される。

　また、第ｋ列の画素２３０のそれぞれの増幅トランジスタ２３６のソースは、垂直電流供給線ＶＣＯＭ_ｋに共通に接続される。

　差動モードにおいて垂直駆動部３００は、第ｉ行、第ｉ＋１行および第ｉ＋２行のそれぞれについて列ごとに３画素のいずれかを参照画素として駆動し、残りの２画素を読出画素として駆動する。参照画素の位置は可変である。カラム読出し回路部４００は、参照画素および読出画素のそれぞれの差分を増幅した信号を、読出画素の画素信号として読み出す。列方向に配列した３画素のうち２画素が読出画素であるため、２行の画素信号が同時に読み出される。後段のカラム信号処理部２１１には、列ごとに２つのＡＤＣが設けられる。これにより、２行のそれぞれの画素信号を同時にＡＤ変換することができる。

　また、ＳＦモードにおいて垂直駆動部３００は、２行を同時に読出し対象として選択して駆動し、カラム読出し回路部４００は、列ごとに２つの画素信号を出力する。カラム信号処理部２１１には、２行を同時にＡＤ変換する。

　なお、固体撮像素子２００は、２行を同時に読み出しているが、１行ずつ順に読み出すこともできる。この場合には、差動モードにおいて列方向に隣接する２画素の一方が参照画素として選択され、他方が読出画素として選択される。

　また、光電変換素子２３１のカソードを転送トランジスタ２３２に接続しているが、この構成に限定されず、光電変換素子２３１のアノードを転送トランジスタ２３２に接続することもできる。この場合には、アノードにフォトゲート電圧ＰＤ_ｉが印加される。

　図５は、本技術の第１の実施の形態における画素２３０の一構成例を示す断面図である。同図における白抜きの矢印は、入射光の入射方向を示す。画素２３０内の光電変換素子２３１の受光面には、透明な絶縁膜２４１を介して、光電変換素子２３１のカソード電極２４２と、転送トランジスタのゲート電極２４３とが形成される。また、光電変換素子２３１の受光面には、ＦＤ電極２４４が形成される。

　カソード電極２４２は、水平方向に配線された水平信号線２１４を介して垂直駆動部３００に接続され、この電極にはフォトゲート電圧ＰＤ_ｉが印加される。ゲート電極２４３は、水平信号線２１５を介して垂直駆動部３００に接続され、この電極には、転送信号ＴＲＧ_ｉが入力される。ＦＤ電極２４４は、浮遊拡散層２３４に接続される。

　なお、図６に例示するように、透明な絶縁膜２４１の代わりに不透明な絶縁膜２４５を設けることもできる。この場合には、入射光を受光するために、受光面の一部を空けて絶縁膜２４５が形成される。

　［垂直駆動部の構成例］
　図７は、本技術の第１の実施の形態における垂直駆動部３００の一構成例を示すブロック図である。この垂直駆動部３００には、行ごとに、行駆動回路３１０が設けられる。第ｉ行の行駆動回路３１０は、４本の水平信号線を介して、選択信号ＳＥＬ_ｉ、リセット信号ＲＳＴ_ｉ、転送信号ＴＲＧ_ｉおよびフォトゲート電圧ＰＤ_ｉを供給する。

　図８は、本技術の第１の実施の形態における行駆動回路３１０の一構成例を示すブロック図である。この行駆動回路３１０は、駆動信号生成部３２０、電圧制御部３３０および電圧印加部３４０を備える。

　駆動信号生成部３２０は、システム制御部２１０の制御に従って、選択信号ＳＥＬ_ｉ、リセット信号ＲＳＴ_ｉおよび転送信号ＴＲＧ_ｉを生成し、電圧印加部３４０を介して供給するものである。

　電圧制御部３３０は、システム制御部２１０からの制御信号ＳＷ０に従って、電圧Ｖ_{ＰＤ_ＤＡ}およびＶ_{ＰＤ_ＳＦ}のいずれかをフォトゲート電圧ＰＤ_ｉとして光電変換素子２３１のカソード電極に供給するものである。この電圧制御部３３０は、差動モードにおいて電圧Ｖ_{ＰＤ_ＤＡ}をフォトゲート電圧ＰＤ_ｉとして供給し、ＳＦモードにおいて電圧Ｖ_{ＰＤ_ＳＦ}をフォトゲート電圧ＰＤ_ｉとして供給する。差動モードの電圧Ｖ_{ＰＤ_ＤＡ}は、ＳＦモードの電圧Ｖ_{ＰＤ_ＳＦ}より低い値に設定される。

　電圧印加部３４０には、アンプ回路３４１乃至３４４が設けられる。アンプ回路３４１は、リセット信号ＲＳＴ_ｉを第ｉ行に供給するものである。アンプ回路３４２は、転送信号ＴＲＧ_ｉを第ｉ行に供給するものである。アンプ回路３４３は、選択信号ＳＥＬ_ｉを第ｉ行に供給するものである。アンプ回路３４４は、フォトゲート電圧ＰＤ_ｉを第ｉ行に供給するものである。

　［カラム読出し回路部の構成例］
　図９は、本技術の第１の実施の形態におけるカラム読出し回路部４００の一構成例を示すブロック図である。このカラム読出し回路部４００には、列ごとにカラム読出し回路４１０が設けられる。第ｋ列のカラム読出し回路４１０は、垂直リセット入力線ＶＲＤ０_ｋ、ＶＲＤ１_ｋおよびＶＲＤ２_ｋと、垂直信号線ＶＳＬ０_ｋ、ＶＳＬ１_ｋおよびＶＳＬ２_ｋと、垂直電流供給線をＶＣＯＭ_ｋとを介して画素アレイ部２２０と接続される。また、第ｋ列のカラム読出し回路４１０は、垂直信号線ＶＳＬ０_ｋ、ＶＳＬ１_ｋおよびＶＳＬ２_ｋを介してカラム信号処理部２１１に接続される。

　図１０は、本技術の第１の実施の形態におけるカラム読出し回路４１０の一構成例を示す回路図である。このカラム読出し回路４１０には、リセット制御部４４０と、切替読出し回路４２０とが設けられる。

　切替読出し回路４２０は、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ４２１乃至４２４と、切替回路４２５乃至４２８と、スイッチ４２９乃至４３１と、定電流源４３２とを備える。

　ｐＭＯＳトランジスタ４２１乃至４２４は、電源電圧ＶＤＤに並列に接続される。ｐＭＯＳトランジスタ４２１のゲートおよびドレインと、ｐＭＯＳトランジスタ４２２のゲートおよびドレインとは、ｐＭＯＳトランジスタ４２３および４２４のそれぞれのゲートに共通に接続される。

　切替回路４２５は、ｐＭＯＳトランジスタ４２１および４２２のドレインからの電流２Ｉを、システム制御部２１０からの制御信号ＳＷ２に従って、垂直信号線ＶＳＬ０_ｋ、ＶＳＬ１_ｋ、ＶＳＬ２_ｋおよび所定ノード（不図示）のいずれかへ供給するものである。

　切替回路４２６は、ｐＭＯＳトランジスタ４２３のドレインからの電流Ｉを、システム制御部２１０からの制御信号ＳＷ３に従って、垂直信号線ＶＳＬ０_ｋ、ＶＳＬ１_ｋ、ＶＳＬ２_ｋおよび所定ノードのいずれかへ供給するものである。

　切替回路４２７は、ｐＭＯＳトランジスタ４２４のドレインからの電流Ｉを、システム制御部２１０からの制御信号ＳＷ４に従って、垂直信号線ＶＳＬ０_ｋ、ＶＳＬ１_ｋ、ＶＳＬ２_ｋおよび所定ノードのいずれかへ供給するものである。

　リセット制御部４４０は、システム制御部２１０からの制御信号ＳＷ１に従って、リセット電圧Ｖ_{ＲＤ_ＤＡ}およびＶ_{ＲＤ_ＳＦ}のいずれかを切替回路４２８を介してリセットトランジスタ２３３へ供給するものである。このリセット制御部４４０は、差動モードにおいて、リセット電圧Ｖ_{ＲＤ_ＤＡ}を供給し、ＳＦモードにおいてリセット電圧Ｖ_{ＲＤ_ＳＦ}を供給する。差動モードのリセット電圧Ｖ_{ＲＤ_ＤＡ}は、ＳＦモードのリセット電圧Ｖ_{ＲＤ_ＳＦ}より低い値に設定される。

　切替回路４２８は、リセット制御部４４０からのリセット電圧を、システム制御部２１０からの制御信号ＳＷ５に従って、垂直リセット入力線ＶＲＤ０_ｋ、ＶＲＤ１_ｋおよびＶＲＤ２_ｋのうち少なくとも１つに供給するものである。

　スイッチ４２９は、システム制御部２１０からの制御信号ＳＷ６に従って、垂直リセット入力線ＶＲＤ０_ｋと垂直信号線ＶＳＬ０_ｋとの間の経路を開閉するものである。スイッチ４３０は、システム制御部２１０からの制御信号ＳＷ７に従って、垂直リセット入力線ＶＲＤ１_ｋと垂直信号線ＶＳＬ１_ｋとの間の経路を開閉するものである。スイッチ４３１は、システム制御部２１０からの制御信号ＳＷ８に従って、垂直リセット入力線ＶＲＤ２_ｋと垂直信号線ＶＳＬ２_ｋとの間の経路を開閉するものである。

　定電流源４３２は、垂直電流供給線ＶＣＯＭ_ｋに一定の電流を供給するものである。

　ＳＦモードにおいて、同図に例示するように、切替回路４２５乃至４２７は、ｐＭＯＳトランジスタ４２１等のドレインを垂直信号線に接続しない。また、リセット制御部４４０は、リセット電圧Ｖ_{ＲＤ_ＳＦ}を供給し、切替回路４２８は、そのリセット電圧Ｖ_{ＲＤ_ＳＦ}を、読出し対象の２行に接続された２本の垂直リセット入力線に供給する。また、スイッチ４２９乃至４３１は、開状態に制御される。

　図１１は、本技術の第１の実施の形態における差動モードのリセット時のカラム読出し回路４１０の状態を示す図である。同図に例示するように差動モードにおいて、リセット制御部４４０は、リセット電圧Ｖ_{ＲＤ_ＤＡ}を供給する。

　また、切替回路４２５は、参照画素の行に接続された垂直信号線（ＶＳＬ０_ｋなど）に電流２Ｉを供給する。切替回路４２６は、読出対象の２行の一方に接続された垂直信号線（ＶＳＬ１_ｋなど）に電流Ｉを供給する。切替回路４２７は、読出対象の２行の他方に接続された垂直信号線（ＶＳＬ２_ｋなど）に電流Ｉを供給する。切替回路４２８は、参照画素の行に接続された垂直リセット入力線（ＶＲＤ０_ｋなど）にリセット電圧Ｖ_{ＲＤ_ＤＡ}を供給する。

　また、浮遊拡散層のリセットの際に、スイッチ４２９乃至４３１のうち、読出し対象の２行に対応する２つのスイッチ（スイッチ４３０および４３１など）は、閉状態に移行する。

　図１２は、本技術の第１の実施の形態における差動モードのリセット後のカラム読出し回路４１０の状態を示す図である。同図に例示するように、スイッチ４２９乃至４３１は、開状態に移行する。

　図１０乃至図１２に例示したように、カラム読出し回路４１０は、ＳＦモードと差動モードとのいずれかにモードを切り替えて画素信号を読み出すことができる。ＳＦモードにおいては、カラム読出し回路４１０は、図１０に例示した状態の回路により、読出し対象の２行について、列ごとにソースフォロワー回路を形成して画素信号を差動増幅せずに出力する。一方、差動モードにおいて、カラム読出し回路４１０は、図１１および図１２に例示した状態の回路により、読出画素および参照画素とともに差動増幅回路を形成し、差動増幅した信号を読出画素の画素信号として出力する。

　図１３は、本技術の第１の実施の形態におけるＳＦモードの固体撮像素子２００の動作の一例を示すタイミングチャートである。第ｉ＋１、ｉ＋２およびｉ＋３行のうち、第ｉ＋１行およびｉ＋２行を読出し対象とする。

　タイミングＴ０においてＳＦモードが設定されると、垂直駆動部３００は、選択信号ＳＥＬ_ｉ＋１、ＳＥＬ_ｉ＋２およびＳＥＬ_ｉ＋３などの各行の選択信号をハイレベルにする。また、垂直駆動部３００は、リセット信号ＲＳＴ_ｉ＋１、ＲＳＴ_ｉ＋２およびＲＳＴ_ｉ＋３などの各行のハイレベルのリセット信号を所定のパルス期間に亘って供給する。

　そして、読出しのタイミングＴ１において、垂直駆動部３００は、ハイレベルの転送信号ＴＲＧ_ｉ＋１およびＴＲＧ_ｉ＋２をパルス期間に亘って供給する。

　また、ＳＦモードにおいて、垂直駆動部３００は、差動モード時よりも高い電圧Ｖ_{ＰＤ_ＳＦ}をフォトゲート電圧ＰＤ_ｉとして供給する。また、ＳＦモードにおいて、カラム読出し回路部４００は、読出し対象の行に対応する垂直リセット入力線ＶＲＤ１ｋおよびＶＲＤ２ｋに、差動モード時より高いリセット電圧Ｖ_{ＲＤ_ＳＦ}を供給する。

　図１４は、本技術の第１の実施の形態における差動モードの固体撮像素子２００の動作の一例を示すタイミングチャートである。第ｉ＋１、ｉ＋２およびｉ＋３行のうち、第ｉ＋３行の画素を参照画素とし、第ｉ＋１行およびｉ＋２行の画素を読出画素とする。

　差動モードにおいて、選択信号、リセット信号および転送信号による画素の駆動方法は、ＳＦモードと同様である。

　差動モードにおいて、垂直駆動部３００は、電荷を転送する期間（同図におけるタイミングＴ３からパルス期間経過まで）に亘って、ＳＦモード時より低い電圧Ｖ_{ＰＤ＿ＤＡ}をフォトゲート電圧ＰＤ_ｉとして供給する。差動モードにおいて、電荷の転送期間以外の期間は、電圧Ｖ_{ＰＤ＿ＳＦ}がフォトゲート電圧ＰＤ_ｉとして供給される。また、差動モードにおいて、カラム読出し回路部４００は、参照画素に対応する垂直リセット入力線ＶＲＤ０ｋに、ＳＦモード時より低いリセット電圧Ｖ_{ＲＤ＿ＤＡ}を供給する。

　なお、差動モードにおいて垂直駆動部３００は、電荷の転送期間内のみ電圧Ｖ_{ＰＤ＿ＤＡ}を供給しているが、この制御に限定されない。図１５に例示するように垂直駆動部３００は、差動モードが設定されている期間内において、常に電圧Ｖ_{ＰＤ＿ＤＡ}を供給することもできる。

　図１６は、本技術の第１の実施の形態における画素２３０内の素子のレイアウトの一例を示す平面図である。以下、光軸をＺ軸とし、そのＺ軸に垂直であり、かつ、行に平行な軸をＸ軸とする。また、Ｘ軸およびＺ軸に垂直な軸をＹ軸とする。同図は、Ｚ軸方向から見た場合のレイアウトの一例である。

　画素２３０には、光電変換素子２３１と、トランジスタ配置領域５１３とが設けられる。光電変換素子２３１には、絶縁膜２４１を介してメタル層５１１および５１２が積層される。メタル層５１１には、カソード電極２４２が設けられ、メタル層５１２には、ゲート電極２４３が設けられる。カソード電極２４２とゲート電極２４３とは、水平方向（Ｘ軸方向）に配線された水平信号線２１４および２１５を介して垂直駆動部３００に接続される。垂直駆動部３００は、それらの信号線を介してフォトゲート電圧ＰＤ_ｉと転送信号ＴＲＧ_ｉとを供給する。

　また、光電変換素子２３１の端部には、ＦＤ電極２４４が設けられる。このＦＤ電極２４４は、浮遊拡散層２３４に接続され、浮遊拡散層２３４は、トランジスタ配置領域５１３内のトランジスタに接続される。トランジスタ配置領域５１３内には、転送トランジスタやリセットトランジスタなどの各種のトランジスタが配置される。

　なお、図１７に例示するように、浮遊拡散層２３４を複数の画素で共有することもできる。同図は、２行×２列の４画素で、１つの浮遊拡散層２３４を共有するＦＤ共有ブロックのレイアウトの一例を示す。４画素のそれぞれのカソード電極２４２は、水平方向（Ｘ軸方向）に配線された１本の水平信号線２１４を介して垂直駆動部３００に接続される。また、４画素のそれぞれのゲート電極２４３は、水平信号線２１５乃至２１８の４本を介して垂直駆動部３００に接続される。すなわち、２行ごとに、５本の信号線が水平方向に配線される。

　また、４画素で、１つの浮遊拡散層２３４を共有する場合、図１８に例示するように、４画素のそれぞれのカソード電極２４２を２本の水平信号線２１４および２１９を介して垂直駆動部３００に接続し、フォトゲート電圧ＰＤを供給することもできる。

　図１９は、本技術の第１の実施の形態における画素２３０の断面図の一例を示す図である。同図は、Ｙ軸方向から見た場合の断面図を示す。受光側を上側として、画素２３０のそれぞれの上部には、マイクロレンズ５２１が設けられる。マイクロレンズ５２１の下方には、Ｒ（Red）、Ｇ(Green)やＢ(Blue)などのカラーフィルタ５２２が設けられる。また、カラーフィルタ５２２の下方には、配線層５２３が設けられる。配線層５２３の下方には、光電変換素子２３１が設けられる。言い換えれば、配線層５２３は、マイクロレンズ５２１と光電変換素子２３１の間に配置される。この構成においては、半導体基板の配線層５２３が設けられた方の面である表面に、入射光が照射される。このような構造の固体撮像素子２００は、表面照射型の固体撮像素子と呼ばれる。

　光電変換素子２３１は、例えば、Ｐ型基板に、Ｎ型半導体領域を形成することにより、生成される。

　図２０は、本技術の第１の実施の形態と比較例とにおける画素のポテンシャル図の一例である。同図におけるａは、第１の実施の形態における画素２３０のポテンシャル図の一例である。同図におけるｂは、光電変換素子２３１のカソード電極を一定とする比較例の画素のポテンシャル図の一例である。

　ＳＦモードにおいて、垂直駆動部３００は、電圧Ｖ_{ＰＤ＿ＳＦ}を光電変換素子２３１のカソード電極に供給する。この電圧により、カソード電極のポテンシャルは、φ_{ＰＤ＿ＳＦ}に制御される。また、カラム読出し回路４１０は、リセット電圧Ｖ_{ＲＤ＿ＳＦ}を供給する。このリセット電圧により浮遊拡散層２３４のポテンシャルは、Ｖ_{ＦＤ＿ＳＦ}に初期化される。

　一方、差動モードにおいて、垂直駆動部３００は、ＳＦモード時よりも低い電圧Ｖ_{ＰＤ＿ＤＡ}を光電変換素子２３１のカソード電極に供給する。この電圧により、カソード電極のポテンシャルは、ＳＦモード時より低いφ_{ＰＤ＿ＤＡ}に制御される。また、カラム読出し回路４１０は、ＳＦモード時よりも低いリセット電圧Ｖ_{ＲＤ＿ＤＡ}を供給する。このリセット電圧により浮遊拡散層２３４のポテンシャルは、ＳＦモード時より低いＶ_{ＦＤ＿ＤＡ}に初期化される。

　差動モードにおいて、ＳＦモードの場合よりも低いリセット電圧Ｖ_{ＲＤ＿ＤＡ}を供給することにより、一定以上の垂直信号線ＶＳＬの振幅を保証することができる。

　ここで、差動モードにおいて、ＳＦモードの場合よりも低いリセット電圧Ｖ_{ＲＤ＿ＤＡ}を供給する一方で、光電変換素子２３１のカソード電極を一定とする比較例を想定する。この比較例では、同図におけるｂに例示したように、光電変換素子２３１と浮遊拡散層２３４との間の電位差である転送電位差が、差動モードにおいて、ＳＦモードよりも小さくなってしまう。同図における、両端が矢印の太い線分は、差動モードの転送電位差を示し、両端が矢印の細い線分は、ＳＦモードの転送電位差を示す。

　比較例では、差動モードの転送電位差がＳＦモードよりも小さくなるため、転送効率が低下し、電荷の転送不良に起因して画素信号の信号品質が低下するおそれがある。

　これに対して、同図におけるａに例示するように、差動モードにおいて、ＳＦモード時よりも低い電圧Ｖ_{ＰＤ＿ＤＡ}を光電変換素子２３１のカソード電極に供給することにより、転送電位差の低下を抑制することができる。これにより、画素信号の信号品質を向上させることができる。

　図２１は、本技術の第１の実施の形態における差動モードの転送電位差を説明するための図である。図１０に例示したｐＭＯＳトランジスタ４２１や４２２のドレインの飽和電圧をＶｄｓａｔとする。また、図４に例示した選択トランジスタ２３５のドレイン－ソース間電圧をＶｄｓ＿ＳＥＬとし、増幅トランジスタ２３６のドレイン－ソース間電圧をＶｄｓ＿ａｍｐとする。増幅トランジスタ２３６のゲート－ソース間電圧をＶｇｓ＿ａｍｐとする。

　浮遊拡散層２３４に印可したリセット電圧よりもゲート－ソース間電圧Ｖｇｓ＿ａｍｐだけ低い電圧が、垂直電流供給線ＶＣＯＭに印可される。また、電源電圧ＶＤＤよりＶｄｓａｔだけ低い電圧が、垂直信号線ＶＳＬの電源範囲の最大値となる。そして、垂直電流供給線ＶＣＯＭよりも、Ｖｄｓ＿ａｍｐ＋Ｖｄｓ＿ＳＥＬだけ高い電圧が、垂直信号線ＶＳＬの電源範囲の最小値となる。

　差動モードにおいて浮遊拡散層２３４のリセット電圧は、ＳＦモードのときより低い値に制御される。これにより、垂直電流供給線ＶＣＯＭの電位を低下させることができる。垂直電流供給線ＶＣＯＭの電位の低下により、垂直信号線ＶＳＬの電源範囲の最小値が低下し、その電源範囲（言い換えれば、振幅）が広くなる。

　また、光電変換素子２３１のカソード電極のポテンシャルφ_{ＰＤ＿ＤＡ}は、ＳＦモードのときよりも低い電位に制御される。これにより、図２２に例示するように、カソード電極のポテンシャルφ_ＰＤをＳＦモードのときと同じにする比較例と比較して、浮遊拡散層２３４のポテンシャルＶ_{ＦＤ＿ＤＡ}とカソード電極のポテンシャルφ_{ＰＤ＿ＤＡ}との転送電位差が大きくなる。

　図２３は、本技術の第１の実施の形態と比較例とにおける駆動方法の特徴をまとめた表である。同図におけるａは、本技術の第１の実施の形態における駆動方法の特徴をまとめた表である。同図におけるｂは、比較例における駆動方法の特徴をまとめた表である。

　同図におけるａに例示するように、差動モードにおいて、行駆動回路３１０は、ＳＦモードのときよりも低い電圧Ｖ_ＰＤを光電変換素子２３１に供給し、そのポテンシャルφ_ＰＤをＳＦモードのときよりも低くする。また、差動モードにおいて、カラム読出し回路部４００は、浮遊拡散層２３４のポテンシャルＶ_ＦＤを、ＳＦモードのときよりも低い値に初期化する。ポテンシャルＶ_ＦＤを低くしたため、差動モードの飽和電子数は、ＳＦモードのときよりも少なくなる。しかし、差動モードは、光量が少ない暗所で用いられるため、飽和電子量が少なくても問題は生じない。

　上述したように、差動モードにおいて、固体撮像素子２００は、光電変換素子２３１のポテンシャルφ_ＰＤを低くするとともに、浮遊拡散層２３４のポテンシャルＶ_ＦＤを比較的、低い値に初期化する。このため、差動モードの転送電位差をＳＦモードのときと同程度に維持することができる。

　一方、同図におけるｂに例示するように、差動モードにおいて、光電変換素子２３１のポテンシャルφ_ＰＤをＳＦモードのときと同じ値にする比較例では、差動モードの転送電位差がＳＦモードのときより小さくなってしまう。

　図２４は、本技術の第１の実施の形態における固体撮像素子２００の全体図の一例である。行駆動回路３１０および切替読出し回路４２０は、差動モードにおいて第ｉ＋１行の画素２３０と第ｉ＋２行の画素２３０とのうち一方を読出画素として選択し、他方を参照画素として選択する。

　参照画素において光電変換素子２３１のカソードは、その参照画素内の転送トランジスタ２３２に接続される。また、読出画素においても、光電変換素子２３１のカソードは、その読出画素内の転送トランジスタ２３２に接続される。なお、読出画素の光電変換素子２３１と参照画素の光電変換素子２３１とは、特許請求の範囲に記載の一対の光電変換素子の一例である。また、読出画素および参照画素の一方は、特許請求の範囲に記載の第１の画素の一例であり、読出画素および参照画素の他方は、特許請求の範囲に記載の第２の画素の一例である。また、読出画素および参照画素の一方のフォトゲートは、特許請求の範囲に記載の第１の電極の一例であり、読出画素および参照画素の他方のフォトゲートは、特許請求の範囲に記載の第２の電極の一例である。

　切替読出し回路４２０は、差動モードが設定された場合には、参照画素の光電変換素子２３１と読出画素の光電変換素子２３１とのそれぞれの電荷量の差分を増幅した信号を、読出画素の画素信号としてカラム信号処理部２１１へ出力する。一方、差動モードと異なるＳＦモードが設定された場合に切替読出し回路４２０は、差動増幅せずに、第ｉ＋１行の光電変換素子２３１の電荷量に応じた画素信号と、第ｉ＋２行の光電変換素子２３１の電荷量に応じた画素信号とのそれぞれを出力する。

　リセット制御部４４０は、差動モードが設定された場合にはＳＦモードが設定された場合よりも低いリセット電圧Ｖ_{ＲＤ_ＤＡ}を参照画素のリセットトランジスタ２３３に供給する。参照画素のリセットトランジスタ２３３は、その参照画素の浮遊拡散層２３４をリセット電圧Ｖ_{ＲＤ_ＤＡ}により初期化し、読出画素のリセットトランジスタ２３３は、その読出画素の浮遊拡散層２３４を垂直信号線ＶＳＬの電圧により初期化する。なお、読出画素の浮遊拡散層２３４と参照画素の浮遊拡散層２３４とは、特許請求の範囲に記載の一対の浮遊拡散層の一例である。また、読出画素のリセットトランジスタ２３３と参照画素のリセットトランジスタ２３３とは、特許請求の範囲に記載の一対のリセットトランジスタの一例である。

　また、電圧制御部３３０は、差動モードが設定された場合にＳＦモード時よりも低い電圧Ｖ_{ＰＤ_ＤＡ}をフォトゲート電圧として参照画素および読出画素のそれぞれの光電変換素子２３１と転送トランジスタ２３２との接続点（カソード）に容量を介して供給する。

　差動モードにおいて、ＳＦモードのときよりも参照画素のリセット電圧を低くすることにより、垂直信号線ＶＳＬの振幅範囲を広くすることができる。また、差動モードにおいて、ＳＦモードのときよりもフォトゲート電圧を低くすることにより、転送電位差の低下を抑制することができる。

　［固体撮像素子の動作例］
　図２５は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。

　固体撮像素子２００は、ＳＦモードが設定されたか否かを判断する（ステップＳ９０１）。ＳＦモードが設定された場合（ステップＳ９０１：Ｙｅｓ）、行駆動回路３１０は、フォトゲート電圧Ｖ_ＰＤを差動モードより高くしつつ、２行を選択して駆動する（ステップＳ９０２）。カラム読出し回路部４００は、差動増幅せずに２行を読み出す（ステップＳ９０３）。

　固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０４）。全行の読出しが完了していない場合に（ステップＳ９０４：Ｎｏ）、固体撮像素子２００は、ステップ９０２以降を繰り返し実行する。一方、全行の読出しが完了した場合に（ステップＳ９０４：Ｙｅｓ）、固体撮像素子２００は、画像データを撮像する動作を終了する。

　また、差動モードが設定された場合（ステップＳ９０１：Ｎｏ）、行駆動回路３１０は、フォトゲート電圧Ｖ_ＰＤをＳＦモードより低くしつつ、２行を選択して駆動する（ステップＳ９０５）。カラム読出し回路部４００は、２行のそれぞれを差動増幅回路により読み出す（ステップＳ９０６）。

　固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０７）。全行の読出しが完了していない場合に（ステップＳ９０７：Ｎｏ）、固体撮像素子２００は、ステップ９０５以降を繰り返し実行する。一方、全行の読出しが完了した場合に（ステップＳ９０７：Ｙｅｓ）、固体撮像素子２００は、画像データを撮像する動作を終了する。

　垂直同期信号に同期して複数の画像データを連続して撮像する場合には、同図に例示した処理が垂直同期信号に同期して繰り返し実行される。

　このように、本技術の第１の実施の形態によれば、電圧制御部３３０は、差動モードが設定された場合に、ＳＦモードが設定された場合よりも低い電圧Ｖ_{ＰＤ_ＤＡ}を光電変換素子２３１のカソードに供給するため、転送電位差の低下を抑制することができる。これにより、電荷の転送不良を抑制し、画素信号の品質を向上させることができる。

　［第１の変形例］
　上述の第１の実施の形態では、カラム読出し回路部４００がリセット電圧を制御していたが、この構成では、列数の増大に伴ってカラム読出し回路部４００の回路規模が増大するおそれがある。この第１の実施の形態の第１の変形例の固体撮像素子２００は、カラム読出し回路部４００の代わりに行駆動回路３１０が、リセット電圧を制御する点において第１の実施の形態と異なる。

　図２６は、本技術の第１の実施の形態の第１の変形例における行駆動回路３１０の一構成例を示すブロック図である。この第１の実施の形態の第１の変形例の行駆動回路３１０は、リセット制御部３５１および切替回路３５２がさらに設けられる点において第１の実施の形態と異なる。

　リセット制御部３５１および切替回路３５２の構成は、第１の実施の形態のリセット制御部４４０および切替回路４２８と同様である。

　図２７は、本技術の第１の実施の形態の第１の変形例におけるカラム読出し回路４１０の一構成例を示す回路図である。この第１の実施の形態の第１の変形例のカラム読出し回路４１０は、リセット制御部４４０および切替回路４２８が設けられない点において第１の実施の形態と異なる。

　図２６および図２７に例示するように、リセット制御部３５１および切替回路３５２を行駆動回路３１０に設けることにより、カラム読出し回路部４００の代わりに行駆動回路３１０が、リセット電圧を制御することができる。これにより、カラム読出し回路部４００内にリセット制御部４４０および切替回路４２８を設ける必要がなくなり、カラム読出し回路部４００の回路規模を削減することができる。

　このように、本技術の第１の実施の形態の第１の変形例では、リセット制御部３５１を行駆動回路３１０に設けたため、カラム読出し回路部４００内にリセット制御部４４０を設ける必要がなくなる。これにより、カラム読出し回路部４００の回路規模を削減することができる。

　［第２の変形例］
　上述の第１の実施の形態では、カラム読出し回路部４００が、参照画素の位置を可変として画素信号を読み出していたが、この構成では、列数の増大に伴って垂直方向の配線数が増大するおそれがある。この第１の実施の形態の第２の変形例の固体撮像素子２００は、参照画素の位置を固定して読み出す点において第１の実施の形態と異なる。

　図２８は、本技術の第１の実施の形態の第２の変形例における行駆動回路３１０の一構成例を示すブロック図である。この第１の実施の形態の第２の変形例の行駆動回路３１０は、リセット制御部３５１およびアンプ回路３４５がさらに設けられる点において第１の実施の形態と異なる。リセット制御部３５１の構成は、第１の実施の形態のリセット制御部４４０と同様である。アンプ回路３４５は、リセット制御部３５１からのリセット電圧をリセット入力線ＶＲＤに供給するものである。

　なお、行駆動回路３１０内にリセット制御部３５１を配置しているが、第１の実施の形態と同様に、カラム読出し回路４１０内にリセット制御部を配置することもできる。

　図２９は、本技術の第１の実施の形態の第２の変形例における画素アレイ部２２０の一構成例を示す回路図である。この第１の実施の形態の第２の変形例において、参照画素の位置は固定されており、特定の行（ｉ＋２行など）内に参照画素２５０が配列される。その行以外の行内には、読出画素２６０が配列される。また、第ｋ列に垂直信号線ＶＳＬＲ_ｋ、ＶＳＬ０_ｋおよびＶＳＬ１_ｋと垂直電流供給線ＶＣＯＭ_ｋとが配線される。

　参照画素２５０は、光電変換素子２５１、転送トランジスタ２５２、リセットトランジスタ２５３、浮遊拡散層２５４、選択トランジスタ２５５および増幅トランジスタ２５６を備える。これらの素子の接続構成は、第１の実施の形態と同様である。ただし、参照画素２５０の行には、水平方向にリセット入力線ＶＲＤが配線され、リセットトランジスタ２５３は、そのリセット入力線ＶＲＤに接続される。また、選択トランジスタ２５５は、垂直信号線ＶＳＬＲ_ｋに接続される。

　また、参照画素２５０には、選択信号ＳＥＬ_Ｒ、リセット信号ＲＳＴ_Ｒ、転送信号ＴＲＧ_Ｒが供給される。

　読出画素２６０は、光電変換素子２６１、転送トランジスタ２６２、リセットトランジスタ２６３、浮遊拡散層２６４、選択トランジスタ２６５および増幅トランジスタ２６６を備える。これらの素子の接続構成は、第１の実施の形態と同様である。

　図３０は、本技術の第１の実施の形態の第２の変形例におけるカラム読出し回路４１０の一構成例を示す回路図である。この第１の実施の形態の第２の変形例のカラム読出し回路４１０は、リセット制御部４４０が設けられない点において第１の実施の形態と異なる。また、第１の実施の形態の第２の変形例の切替読出し回路４２０には、ｐＭＯＳトランジスタ４５１乃至４５３と、定電流源４５４および４５５と、スイッチ４５６乃至４６５とが設けられる。

　ｐＭＯＳトランジスタ４５１乃至４５３は、電源電圧ＶＤＤに並列に接続される。ｐＭＯＳトランジスタ４５１のゲートおよびドレインは、ｐＭＯＳトランジスタ４５２およびｐＭＯＳトランジスタ４５３のそれぞれのゲートに共通に接続される。

　スイッチ４５６は、システム制御部２１０からの制御信号ＳＷ１１に従って、ｐＭＯＳトランジスタ４５１のドレインと垂直信号線ＶＳＬＲ_ｋとの間の経路を開閉するものである。スイッチ４５７は、システム制御部２１０からの制御信号ＳＷ１２に従って、ｐＭＯＳトランジスタ４５２のドレインと垂直信号線ＶＳＬ０_ｋとの間の経路を開閉するものである。スイッチ４５８は、システム制御部２１０からの制御信号ＳＷ１３に従って、ｐＭＯＳトランジスタ４５３のドレインと垂直信号線ＶＳＬ１_ｋとの間の経路を開閉するものである。

　スイッチ４５９は、システム制御部２１０からの制御信号ＳＷ１４に従って、電源電圧ＶＤＤと垂直電流供給線ＶＣＯＭ_ｋとの間の経路を開閉するものである。スイッチ４６０は、システム制御部２１０からの制御信号ＳＷ１５に従って、電源電圧ＶＤＤと垂直信号線ＶＳＬ０_ｋとの間の経路を開閉するものである。スイッチ４６１は、システム制御部２１０からの制御信号ＳＷ１６に従って、電源電圧ＶＤＤと垂直信号線ＶＳＬ１_ｋとの間の経路を開閉するものである。

　スイッチ４６２は、システム制御部２１０からの制御信号ＳＷ１７に従って、垂直信号線ＶＳＬ０_ｋと定電流源４５４との間の経路を開閉するものである。スイッチ４６３は、システム制御部２１０からの制御信号ＳＷ１８に従って、垂直信号線ＶＳＬ１_ｋと定電流源４５５との間の経路を開閉するものである。

　スイッチ４６４は、システム制御部２１０からの制御信号ＳＷ１９に従って、定電流源４５４と垂直電流供給線ＶＣＯＭ_ｋとの間の経路を開閉するものである。スイッチ４６５は、システム制御部２１０からの制御信号ＳＷ２０に従って、定電流源４５５と垂直電流供給線ＶＣＯＭ_ｋとの間の経路を開閉するものである。

　ＳＦモードにおいて、システム制御部２１０は、制御信号ＳＷ１１乃至１３により、スイッチ４５６乃至４５８を開状態にする。また、システム制御部２１０は、制御信号ＳＷ１４により、スイッチ４５９を電荷転送時のみ閉状態に制御し、制御信号ＳＷ１５およびＳＷ１６により、スイッチ４６０および４６１をリセット時のみ閉状態に制御する。また、システム制御部２１０は、制御信号ＳＷ１７およびＳＷ１８により、スイッチ４６２および４６３を閉状態にし、制御信号ＳＷ１９およびＳＷ２０により、スイッチ４６４および４６５を開状態にする。

　一方、差動モードにおいて、システム制御部２１０は、制御信号ＳＷ１１乃至１３により、スイッチ４５６乃至４５８を閉状態にする。また、システム制御部２１０は、制御信号ＳＷ１４により、スイッチ４５９を電荷転送時のみ閉状態に制御し、制御信号ＳＷ１５およびＳＷ１６により、スイッチ４６０および４６１を開状態に制御する。また、システム制御部２１０は、制御信号ＳＷ１７およびＳＷ１８により、スイッチ４６２および４６３をリセット時のみ閉状態にし、制御信号ＳＷ１９およびＳＷ２０により、スイッチ４６４および４６５を閉状態にする。

　図２９および図３０に例示したように、参照画素の位置を固定することにより、垂直リセット入力線ＶＲＤ０_ｋ、ＶＲＤ１_ｋおよびＶＲＤ２_ｋの配線が不要となる。これにより、垂直方向の配線数を削減することができる。

　図３１は、本技術の第１の実施の形態の第２の変形例におけるＳＦモードの固体撮像素子２００の動作の一例を示すタイミングチャートである。第ｉ＋２およびｉ＋３行を読出し対象とする。

　タイミングＴ０においてＳＦモードが設定されると、垂直駆動部３００は、選択信号ＳＥＬ_ｉ、ＳＥＬ_ｉ＋１およびＳＥＬ_Ｒなどの各行の選択信号をハイレベルにする。また、垂直駆動部３００は、リセット信号ＲＳＴ_ｉ、ＲＳＴ_ｉ＋１およびＲＳＴ_Ｒなどの各行のハイレベルのリセット信号をパルス期間に亘って供給する。

　そして、読出しのタイミングＴ１において、垂直駆動部３００は、ハイレベルの転送信号ＴＲＧ_ｉおよびＴＲＧ_ｉ＋１をパルス期間に亘って供給する。

　また、ＳＦモードにおいて、垂直駆動部３００は、差動モード時よりも高い電圧Ｖ_{ＰＤ_ＳＦ}をフォトゲート電圧ＰＤ_ｉとして供給する。また、ＳＦモードにおいて、カラム読出し回路部４００は、リセット入力線ＶＲＤに、差動モード時より高いリセット電圧Ｖ_{ＲＤ_ＳＦ}を供給する。

　図３２は、本技術の第１の実施の形態の第２の変形例における差動モードの固体撮像素子２００の動作の一例を示すタイミングチャートである。

　差動モードにおいて、垂直駆動部３００は、電荷の転送期間（同図におけるタイミングＴ３からパルス期間経過まで）に亘って、ＳＦモード時より低い電圧Ｖ_{ＰＤ＿ＤＡ}をフォトゲート電圧ＰＤ_ｉとして供給する。差動モードにおいて、電荷の転送期間以外の期間は、電圧Ｖ_{ＰＤ＿ＳＦ}がフォトゲート電圧ＰＤ_ｉとして供給される。また、差動モードにおいて、垂直駆動部３００は、リセット入力線ＶＲＤに、ＳＦモード時より低いリセット電圧Ｖ_{ＲＤ＿ＤＡ}を供給する。

　なお、差動モードにおいて垂直駆動部３００は、電荷の転送期間内のみ電圧Ｖ_{ＰＤ＿ＤＡ}を供給しているが、この制御に限定されない。図３３に例示するように垂直駆動部３００は、差動モードが設定されている期間内において、常に電圧Ｖ_{ＰＤ＿ＤＡ}を供給することもできる。

　このように、本技術の第１の実施の形態の第２の変形例によれば、カラム読出し回路部４００は、所定の位置に固定された参照画素２５０と読出画素２６０との差動信号を読み出すため、垂直リセット入力線の配線が不要となる。これにより、垂直方向の配線数を削減することができる。

　［第３の変形例］
　上述の第１の実施の形態では、表面照射型の構造を用いていたが、表面照射型では、配線層５２３の配線により入射光の一部が遮られるため、感度が不足するおそれがある。この第１の実施の形態の第３の変形例の固体撮像素子２００は、半導体基板の裏面に入射光を照射することにより、感度を向上させた点において第１の実施の形態と異なる。

　図３４は、本技術の第１の実施の形態の第３の変形例における画素２３０の断面図の一例を示す図である。この第１の実施の形態の第３の変形例の画素２３０は、カラーフィルタ５２２と配線層５２３との間に光電変換素子２３１が配置される点において第１の実施の形態と異なる。

　同図に例示した構成では、配線層５２３が設けられた表面に対する裏面に入射光が入射される。このような構造の固体撮像素子２００は、裏面照射型の固体撮像素子と呼ばれる。裏面照射型とすることにより、配線層５２３の配線に入射光が遮られることがなくなり、画素２３０の感度を向上させることができる。

　図３５は、本技術の第１の実施の形態の第３の変形例における画素の一構成例を示す断面図である。同図に例示するように、裏面に入射光が照射されるため、不透明な絶縁膜２４５が用いられる。

　なお、第１の実施の形態の第３の変形例に、第１の変形例や第２の変形例を適用することもできる。

　このように、本技術の第１の実施の形態の第３の変形例では、カラーフィルタ５２２と配線層５２３との間に光電変換素子２３１を配置したため、配線層５２３の配線に入射光が遮られることがなくなる。これにより、画素２３０の感度を向上させることができる。

　［第４の変形例］
　上述の第１の実施の形態では、カラム読出し回路部４００を回路チップ２０２に設けていたが、この構成では、多画素化に伴って回路チップ２０２の回路規模が増大してしまう。この第１の実施の形態の第４の変形例の固体撮像素子２００は、カラム読出し回路部を画素チップ２０１に設けて、回路チップ２０２の回路規模の増大を抑制した点において第１の実施の形態と異なる。

　図３６は、本技術の第１の実施の形態の第４の変形例における固体撮像素子２００の一構成例を示すブロック図である。この第１の実施の形態の第４の変形例の固体撮像素子２００には、カラム読出し回路部４００の代わりに、上側カラム読出し回路部４０１および下側カラム読出し回路部４０２が設けられる。

　上側カラム読出し回路部４０１は、読出し対象の２行の一方を読み出し、下側カラム読出し回路部４０２は、それらの２行の他方を読み出す。上側カラム読出し回路部４０１および下側カラム読出し回路部４０２からなる回路の構成は、第１の実施の形態のカラム読出し回路部４００と同様である。

　また、画素チップ２０１には、画素アレイ部２２０に加えて、上側カラム読出し回路部４０１および下側カラム読出し回路部４０２がさらに設けられる。回路チップ２０２には、カラム信号処理部２１１以降の回路や垂直駆動部３００が設けられる。

　同図に例示するように、画素チップ２０１側に上側カラム読出し回路部４０１および下側カラム読出し回路部４０２を設けることにより、回路チップ２０２の回路規模を削減することができる。

　なお、図３７に例示するように、上側カラム読出し回路部４０１および下側カラム読出し回路部４０２を回路チップ２０２に設けることもできる。また、第１の実施の形態の第４の変形例に、第１乃至第３の変形例のいずれかを適用することもできる。

　このように、本技術の第１の実施の形態の第４の変形例では、上側カラム読出し回路部４０１および下側カラム読出し回路部４０２を画素チップ２０１に設けたため、回路チップ２０２の回路規模を削減することができる。

　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、Ｐ型基板に、Ｎ型半導体領域を光電変換素子２３１として形成していたが、この構成では、光電変換素子２３１のポテンシャルを十分に浅くすることができないおそれがある。この第２の実施の形態の固体撮像素子２００は、Ｎ型半導体領域において、深さ方向に細長いインプラント領域を設けることによりポテンシャルを浅くした点において第１の実施の形態と異なる。

　図３８は、本技術の第２の実施の形態における画素２３０の一構成例を示す断面図である。同図は、光軸（Ｚ軸）に垂直なＹ軸方向から見た場合の画素２３０の断面図を示す。Ｐ型基板２７１内に、Ｎ型半導体領域２７２が設けられる。このＮ型半導体領域２７２には、Ｚ軸方向、言い換えれば、深さ方向に沿って細長い複数のインプラント領域が形成されている。これらのインプラント領域には３価の不純物がインプラントされ、Ｐ型となる。複数のインプラント領域の形成により、Ｎ型半導体領域２７２の下部は、Ｙ軸方向から見て櫛形となる。同図における一点鎖線で囲まれた領域は、インプラント領域を示す。Ｎ型半導体領域２７２は、光電変換素子２３１として機能する。

　また、Ｐ型基板２７１には、浮遊拡散層２３４が設けられる。浮遊拡散層２３４とＮ型半導体領域２７２との間には転送トランジスタ２３２が形成される。

　ここで、細長いインプラント領域を設けない比較例を想定する。

　図３９は、比較例における画素２３０の一構成例を示す断面図である。同図において、Ｎ型半導体領域２７２内の黒色の部分は、不純物を高いドーズ量または高エネルギーで打ち込み、深い電位で形成した空乏層を示す。

　図４０は、本技術の第２の実施の形態における画素２３０のポテンシャル図の一例である。図４０におけるａは、図３８の線分Ａ－Ａ'のポテンシャル図の一例である。図４０におけるｂは、図３８の線分Ｂ－Ｂ'のポテンシャル図の一例である。図４０におけるｃは、図３８の線分Ｃ－Ｃ'のポテンシャル図の一例である。図４０におけるｄは、図３８の線分Ｄ－Ｄ'のポテンシャル図の一例である。

　図４０における灰色の部分は、ＰＮ接合容量が多く形成される領域を示す。また、図４０における点線は図３９に例示した比較例における、光電変換素子２３１のポテンシャルの最深部を示す。

　図４０におけるａ乃至ｄに例示するように、深さ方向にインプラント領域を設けることにより、感度や飽和電子量を落とさずに、光電変換素子２３１のポテンシャルを浅くすることができる。

　特に差動モードにおいては、参照画素のリセット電圧を比較例よりも低くすることができる。リセット電圧の低下により、垂直信号線ＶＳＬの振幅範囲を広げる効果が生じるため、ダイナミックレンジを拡大することができる。また、配線のカップリング容量を利用した浮遊拡散層２３４の電位の昇圧を行う場合、昇圧量を緩和することができるため、必要なカップリング容量が小さくて済み、配線レイアウトの自由度を向上させ、画素の微細化を容易にすることができる。

　図４１は、本技術の第２の実施の形態におけるＮ型半導体領域の形成前までの製造工程を説明するための図である。同図におけるａは、Ｐ型半導体領域を形成した半導体基板の一例を示すである。同図におけるｂは、酸化膜を形成した半導体基板の一例を示す図である。同図におけるｃは、Ｎ型半導体領域を形成した半導体基板の一例を示す図である。

　同図におけるａに例示するように、固体撮像素子２００の製造システムは、シリコン基板２７０の下面に３価の不純物をドープすることによりＰ型半導体領域２７３を形成する。そして、製造システムは、同図におけるｂに例示するように酸化膜２７４を上面に形成し、同図におけるｃに例示するように、５価の不純物のドープによりＮ型半導体領域２７２を形成する。

　図４２は、本技術の第２の実施の形態における転送トランジスタの形成までの製造工程を説明するための図である。同図におけるａは、インプラント領域を形成した半導体基板の一例を示す図である。同図におけるｂは、不純物をドープした半導体基板の一例を示す図である。同図におけるｃは、転送トランジスタを形成した半導体基板の一例を示す図である。

　同図におけるａに例示するように、製造システムは、Ｎ型半導体領域２７２の上部において、インプラント領域を形成すべき部分以外にフォトレジスト２７５を塗布し、３価の不純物をインプラントすることにより深さ方向にインプラント領域を形成する。そして、製造システムは、同図におけるｂに例示するようにＮ型半導体領域２７２の上部にフォトレジスト２７５を塗布し、３価の不純物をドープしてＰ型半導体領域２７３を広げる。そして、製造システムは、同図におけるｃに例示するように、転送トランジスタ２３２を形成し、Ｎ型半導体領域２７２の上部以外にフォトレジスト２７５を塗布する。また、製造システムは、５価の不純物をドープし、シリコン基板２７０の残りの部分にＮ型半導体領域２７２を形成する。

　図４３は、本技術の第２の実施の形態における浮遊拡散層２３４の形成までの製造工程を説明するための図である。同図に例示するように、製造システムは、浮遊拡散層２３４を形成すべき部分以外にフォトレジスト２７５を塗布し、浮遊拡散層２３４を形成する。同図におけるＰ型基板２７１は、図４２のＰ型半導体領域２７３に対応する。そして、製造システムは、フォトレジスト２７５および酸化膜２７４を除去し、図３８に例示した構成の画素２３０を形成する。

　なお、第２の実施の形態に第１の実施の形態の第１乃至４の変形例のそれぞれを適用することもできる。

　このように、本技術の第２の実施の形態によれば、Ｎ型半導体領域２７２において、Ｚ軸方向（深さ方向）に沿って、インプラント領域を形成したため、インプラント領域を設けない場合と比較して光電変換素子２３１のポテンシャルを浅くすることができる。これにより、リセット電圧を低下させ、ダイナミックレンジを拡大することができる。

　［第１の変形例］
　上述の第２の実施の形態では、櫛形となるように、深さ方向に沿って複数のインプラント領域を形成していたが、この構成では、それぞれのインプラント領域の注入量にばらつきが生じ、そのばらつきに起因して飽和特性がばらつくおそれがある。この第２の実施の形態の第２の変形例の固体撮像素子２００は、深さ方向に垂直なＸ軸方向に沿ってインプラント領域を形成した点において第２の実施の形態と異なる。

　図４４は、本技術の第２の実施の形態の第１の変形例における画素２３０の一構成例を示す断面図である。この第２の実施の形態の第１の変形例の画素２３０は、Ｎ型半導体領域２７２において、光軸（Ｚ軸）およびＹ軸に垂直なＸ軸方向に沿って細長いインプラント領域が形成されている点において第２の実施の形態と異なる。

　Ｘ軸方向に沿ってインプラント領域を形成することにより、櫛形に注入した第２の実施の形態と比較して、インプラント領域の注入量のばらつきを抑制することができる。また、比較的浅い部分でＰＮ接合領域を作ることが出来るため、濃度の濃いインプラントを打つことができ、空乏層容量を増大させることができる。

　図４５は、本技術の第２の実施の形態の第１の変形例における画素２３０のポテンシャル図の一例である。図４５におけるａは、図４４の線分Ａ－Ａ'のポテンシャル図の一例である。図４５におけるｂは、図４４の線分Ｂ－Ｂ'のポテンシャル図の一例である。図４５におけるｃは、図４４の線分Ｃ－Ｃ'のポテンシャル図の一例である。図４５におけるｄは、図４４の線分Ｄ－Ｄ'のポテンシャル図の一例である。

　図４５におけるａ乃至ｄに例示するように、Ｘ軸方向に沿ってインプラント領域を設けることにより、光電変換素子２３１のポテンシャルを浅くすることができる。

　図４６は、本技術の第２の実施の形態の第１の変形例におけるＮ型半導体領域の形成前までの製造工程を説明するための図である。同図におけるａは、Ｐ型半導体領域を形成した半導体基板の一例を示すである。同図におけるｂは、酸化膜を形成した半導体基板の一例を示す図である。同図におけるｃは、Ｎ型半導体領域を形成した半導体基板の一例を示す図である。

　同図におけるａ、ｂおよびｃに例示するように製造システムは、Ｐ型半導体領域２７３を形成し、酸化膜２７４を上面に形成し、次いでＮ型半導体領域２７２を形成する。

　図４７は、本技術の第２の実施の形態の第１の変形例におけるインプラント領域の形成までの製造工程を説明するための図である。同図におけるａは、Ｎ型半導体領域以外に不純物をドープした半導体基板の一例を示す図である。同図におけるｂは、転送トランジスタを形成した半導体基板の一例を示す図である。同図におけるｃは、インプラント領域を形成した半導体基板の一例を示す図である。

　同図におけるａに例示するように、製造システムは、Ｎ型半導体領域２７２にフォトレジスト２７５を塗布し、その領域以外に３価の不純物をドープしてＰ型半導体領域２７３を広げる。そして、同図におけるｂに例示するように、製造システムは、転送トランジスタ２３２を形成し、Ｎ型半導体領域２７２以外にフォトレジスト２７５を塗布する。そして、同図におけるｃに例示するように、製造システムは、シリコン基板２７０の残りにＰ型半導体領域２７３を形成し、Ｎ型半導体領域２７２において、Ｘ軸方向に沿って３価の不純物をインプラントし、インプラント領域を形成する。

　図４８は、本技術の第２の実施の形態の第における浮遊拡散層２３４の形成までの製造工程を説明するための図である。同図に例示するように、製造システムは、浮遊拡散層２３４を形成すべき部分以外にフォトレジスト２７５を塗布し、浮遊拡散層２３４を形成する。同図におけるＰ型基板２７１は、図４７のＰ型半導体領域２７３に対応する。そして、製造システムは、フォトレジスト２７５および酸化膜２７４を除去し、図４４に例示した構成の画素２３０を形成する。

　なお、第２の実施の形態の第１の変形例に第１の実施の形態の第１乃至４の変形例のそれぞれを適用することもできる。

　このように、本技術の第２の実施の形態の第１の変形例によれば、Ｎ型半導体領域２７２において、Ｘ軸方向に沿って細長いインプラント領域を形成したため、複数のインプラント領域を設ける場合と比較して、注入量のばらつきを抑制することができる。

　［第２の変形例］
　上述の第２の実施の形態では、櫛形となるように、深さ方向に沿って複数のインプラント領域を形成していたが、この構成では、それぞれのインプラント領域の注入量にばらつきが生じ、そのばらつきに起因して飽和特性がばらつくおそれがある。この第２の実施の形態の第２の変形例の固体撮像素子２００は、Ｘ軸方向に沿ってインプラント領域を形成してＮ型半導体領域２７２を分断した点において第２の実施の形態と異なる。

　図４９は、本技術の第２の実施の形態の第２の変形例における画素２３０の一構成例を示す断面図である。この第２の実施の形態の第２の変形例の画素２３０は、Ｎ型半導体領域において、Ｘ軸方向に沿って細長いインプラント領域が形成され、そのインプラント領域によりＮ型半導体領域が２つに分断されている点において第２の実施の形態と異なる。分断された一方の領域をＮ型半導体領域２７２とし、他方の領域をＮ型半導体領域２７６とする。Ｎ型半導体領域２７２およびＮ型半導体領域２７６は、光電変換素子２３１として機能する。また、転送トランジスタ２３２は、Ｐ型基板２７１に埋め込まれている。

　同図に例示したように、Ｎ型半導体領域を分断するようにインプラント領域を形成することにより、櫛形に注入した第２の実施の形態と比較して、インプラント領域の注入量のばらつきを抑制することができる。また、第２の実施の形態の第１の変形例よりもばらつきを抑制することができる。さらに、Ｎ型半導体領域２７２およびＮ型半導体領域２７６のそれぞれの特性を最適に調整することができる。

　図５０は、本技術の第２の実施の形態の第１の変形例における画素２３０のポテンシャル図の一例である。図５０におけるａは、図４９の線分Ａ－Ａ'のポテンシャル図の一例である。図５０におけるｂは、図４９の線分Ｂ－Ｂ'のポテンシャル図の一例である。図５０におけるｃは、図４９の線分Ｃ－Ｃ'のポテンシャル図の一例である。図５０におけるｄは、図４９の線分Ｄ－Ｄ'のポテンシャル図の一例である。

　図５０におけるａ乃至ｄに例示するように、Ｘ軸方向に沿ってインプラント領域を設けることにより、光電変換素子２３１のポテンシャルを浅くすることができる。

　図５１は、本技術の第２の実施の形態の第２の変形例におけるＮ型半導体領域の形成前までの製造工程を説明するための図である。同図におけるａは、Ｐ型半導体領域を形成した半導体基板の一例を示す図である。同図におけるｂは、酸化膜を形成した半導体基板の一例を示す図である。同図におけるｃは、Ｎ型半導体領域を形成した半導体基板の一例を示す図である。

　同図におけるａおよびｂに例示するように製造システムは、Ｐ型半導体領域２７３を形成し、酸化膜２７４を上面に形成する。そして、製造システムは、同図におけるｃに例示するように、Ｎ型半導体領域を形成すべき部分以外にフォトレジスト２７５を塗布し、Ｎ型半導体領域２７６を形成する。

　図５２は、本技術の第２の実施の形態の第２の変形例におけるエピタキシャル成長までの製造工程を説明するための図である。同図におけるａは、Ｎ型半導体領域以外に不純物をドープした半導体基板の一例を示す図である。同図におけるｂは、インプラント領域を形成した半導体基板の一例を示す図である。同図におけるｃは、エピタキシャル成長させた半導体基板の一例を示す図である。

　同図におけるａに例示するように、製造システムは、Ｐ型半導体領域２７３とシリコン基板２７０の一部との上部にフォトレジスト２７５を塗布し、塗布していない部分にＰ型半導体領域２７３を形成する。そして、同図におけるｂに例示するように、製造システムは、同図におけるａでフォトレジスト２７５を塗布しなかった箇所にのみフォトレジスト２７５を塗布し、Ｘ軸方向に沿ってインプラント領域を形成する。次いで、同図におけるｃに例示するように、製造システムは、Ｐ型半導体領域２７３の上部にシリコン基板２７０を新たにエピタキシャル成長させる。

　図５３は、本技術の第２の実施の形態の第２の変形例における掘り込みまでの製造工程を説明するための図である。同図におけるａは、上側のＮ型半導体領域を形成した半導体基板の一例を示す図である。同図におけるｂは、Ｐ型半導体領域をさらに形成した半導体基板の一例を示す図である。同図におけるｃは、掘り込みを行った半導体基板の一例を示す図である。

　同図におけるａに例示するように、製造システムは、Ｎ型半導体領域２７６の上部以外にフォトレジスト２７５を塗布し、上側のＮ型半導体領域２７２を形成する。そして、同図におけるｂに例示するように、製造システムは、同図におけるａでフォトレジスト２７５を塗布しなかった箇所にフォトレジスト２７５を塗布し、Ｐ型半導体領域２７３を広げる。次いで、製造システムは、同図におけるｃに例示するように、転送トランジスタ２３２を埋め込むべき部分のシリコン基板２７０について、Ｚ軸方向に沿って掘り込みを行う。

　図５４は、本技術の第２の実施の形態の第２の変形例における浮遊拡散層の形成までの製造工程を説明するための図である。同図におけるａは、ポリシリコンを埋め込んだ半導体基板の一例を示す図である。同図におけるｂは、転送トランジスタを形成した半導体基板の一例を示す図である。同図におけるｃは、浮遊拡散層を形成した半導体基板の一例を示す図である。

　同図におけるａに例示するように、製造システムは、ポリシリコンを埋め込む。そして、同図におけるｂに例示するように、製造システムは、ゲートの部分にのみフォトレジスト２７５を塗布して、ポリシリコンを加工し、転送トランジスタ２３２を形成する。そして、同図におけるｃに例示するように、製造システムは、浮遊拡散層２３４を形成すべき部分以外にフォトレジスト２７５を塗布し、浮遊拡散層２３４を形成する。そして、製造システムは、フォトレジスト２７５および酸化膜２７４を除去し、図４９に例示した構成の画素２３０を形成する。

　なお、第２の実施の形態の第２の変形例に第１の実施の形態の第１乃至４の変形例のそれぞれを適用することもできる。

　このように、本技術の第２の実施の形態の第２の変形例によれば、Ｎ型半導体領域を分断するように、Ｘ軸方向にインプラント領域を形成したため、複数のインプラント領域を設ける場合と比較して、注入量のばらつきを抑制することができる。

　＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

　図５５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。

　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

　図５６は、撮像部１２０３１の設置位置の例を示す図である。

　図５６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

　なお、図５６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、転送効率を向上させて、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。

　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

　なお、本技術は以下のような構成もとることができる。
（１）それぞれが異なる転送トランジスタに接続された一対の光電変換素子と、
　所定の差動モードが設定された場合には前記一対の光電変換素子のそれぞれの電荷量の差分を増幅した信号を画素信号として出力し、前記差動モードと異なる非差動モードが設定された場合には前記一対の光電変換素子の一方の電荷量に応じた画素信号と前記一対の光電変換素子の他方の電荷量に応じた画素信号とのそれぞれを出力する切替読出し回路と、
　前記差動モードが設定された場合には前記一対の光電変換素子のそれぞれと前記転送トランジスタとの接続点に前記非差動モードが設定された場合よりも低い電圧を容量を介して供給する電圧制御部と
を具備する固体撮像素子。
（２）前記転送トランジスタにより互いに異なる光電変換素子から転送された電荷を蓄積する一対の浮遊拡散層と、
　互いに異なる浮遊拡散層をリセット電圧により初期化する一対のリセットトランジスタと、
　前記差動モードが設定された場合には前記非差動モードが設定された場合よりも低い前記リセット電圧を前記一対のリセットトランジスタの一方に供給するリセット制御部と
をさらに具備する前記（１）記載の固体撮像素子。
（３）前記切替読出し回路および前記リセット制御部は、複数の画素が所定の垂直方向に配列された列を読み出すカラム読出し回路に配列される
前記（２）記載の固体撮像素子。
（４）前記リセット制御部は、所定の水平方向に複数の画素が配列された行を駆動する行駆動回路内に配置される
前記（２）記載の固体撮像素子。
（５）前記一対の光電変換素子の一方は一対の画素の一方に配置され、前記一対の光電変換素子の他方は前記一対の画素の他方に配置され、
　前記切替読出し回路は、前記差動モードが設定された場合には前記一対の画素の一方を読出画素として選択して前記読出画素の受光量に応じた前記画素信号を出力する
前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記一対の光電変換素子の一方は所定の参照画素に配置され、前記一対の光電変換素子の他方は読出画素に配置され、
　前記切替読出し回路は、前記差動モードが設定された場合には、複数の行のいずれかの画素を前記読出画素として選択して前記読出画素の受光量に応じた前記画素信号を出力する
前記（１）から（４）のいずれかに記載の固体撮像素子。
（７）入射光を集光するマイクロレンズと、
　前記一対の光電変換素子と前記マイクロレンズとの間に設けられた配線層と
をさらに具備する前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）入射光を集光するマイクロレンズと、
　配線層と
をさらに具備し、
　前記一対の光電変換素子は、前記マイクロレンズと前記配線層との間に配置される
前記（１）から（６）のいずれかに記載の固体撮像素子。
（９）前記一対の光電変換素子は、所定の画素チップに配置され、
　前記電圧制御部は、所定の回路チップに配置される
前記（１）から（７）のいずれかに記載の固体撮像素子。
（１０）前記切替読出し回路は、前記回路チップに配置される
前記（９）記載の固体撮像素子。
（１１）前記切替読出し回路は、前記画素チップに配置される
前記（９）記載の固体撮像素子。
（１２）前記一対の光電変換素子のそれぞれは、
　光軸に垂直な所定方向から見て細長いインプラント領域が形成されたＮ型半導体領域を備え、
　前記インプラント領域には、３価の不純物がインプラントされる
前記（１）から（１１）のいずれかに記載の固体撮像素子。
（１３）前記インプラント領域は、前記光軸に沿って形成される
前記（１２）記載の固体撮像素子。
（１４）前記インプラント領域は、前記光軸および前記所定方向に垂直な方向に沿って形成される前記（１２）記載の固体撮像素子。
（１５）前記インプラント領域は、前記Ｎ型半導体領域を分断し、
　前記転送トランジスタは、前記Ｎ型半導体領域を設けた基板に埋め込まれる
前記（１４）記載の固体撮像素子。
（１６）それぞれが異なる転送トランジスタに接続された一対の光電変換素子と、
　所定の差動モードが設定された場合には前記一対の光電変換素子のそれぞれの電荷量の差分を増幅した信号を画素信号として出力し、前記差動モードと異なる非差動モードが設定された場合には前記一対の光電変換素子の一方の電荷量に応じた画素信号と前記一対の光電変換素子の他方の電荷量に応じた画素信号とのそれぞれを出力する切替読出し回路と、
　前記差動モードが設定された場合には前記一対の光電変換素子のそれぞれと前記転送トランジスタとの接続点に前記非差動モードが設定された場合よりも低い電圧を電圧制御部と、
　前記画素信号のそれぞれに対して所定の信号処理を行う信号処理部と
を具備する撮像装置。
（１７）所定の差動モードが設定された場合にはそれぞれが異なる転送トランジスタに接続された一対の光電変換素子のそれぞれの電荷量の差分を増幅した信号を画素信号として出力し、前記差動モードと異なる非差動モードが設定された場合には前記一対の光電変換素子の一方の電荷量に応じた画素信号と前記一対の光電変換素子の他方の電荷量に応じた画素信号とのそれぞれを出力する切替読出し手順と、
　前記差動モードが設定された場合には前記一対の光電変換素子のそれぞれと前記転送トランジスタとの接続点に前記非差動モードが設定された場合よりも低い電圧を電圧制御手順と
を具備する固体撮像素子の制御方法。
（１８）第１の光電変換素子と第１の転送トランジスタとを有する第１の画素と、
　第２の光電変換素子と第２の転送トランジスタとを有する第２の画素と、
　前記第１の光電変換素子上に形成された第１の電極と、
　前記第２の光電変換素子上に形成された第２の電極と
を有し、
　前記第１の画素と前記第２の画素とは差動増幅読み出しにより画素信号を生成し、
　前記第１の電極の電位と第２の電極は、それぞれスイッチを介して少なくとも２つの異なる電位に接続されている
　固体撮像素子。
（１９）前記スイッチと前記電極との間には容量が接続されている
前記（１８）に記載の固体撮像素子。
（２０）前記第１の画素は第１のリセットトランジスタを有し、
　前記第２の画素は第２のリセットトランジスタを有し、
　前記第１のリセットトランジスタのソースは第１のリセット線に接続され、
　前記第２のリセットトランジスタのソースは前記第１のリセット線とは異なる第２のリセット線に接続される
前記（１８）または（１９）に記載の固体撮像素子。

　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　画素チップ
　２０２　回路チップ
　２１０　システム制御部
　２１１　カラム信号処理部
　２１２　水平駆動部
　２１３　画像処理部
　２２０　画素アレイ部
　２３０　画素
　２３１、２５１、２６１　光電変換素子
　２３２、２５２、２６２　転送トランジスタ
　２３３、２５３、２６３　リセットトランジスタ
　２３４、２５４、２６４　浮遊拡散層
　２３５、２５５、２６５　選択トランジスタ
　２３６、２５６、２６６　増幅トランジスタ
　２４１、２４５　絶縁膜
　２４２　カソード電極
　２４３　ゲート電極
　２４４　ＦＤ電極
　２５０　参照画素
　２６０　読出画素
　２７０　シリコン基板
　２７１　Ｐ型基板
　２７２、２７６　Ｎ型半導体領域
　２７３　Ｐ型半導体領域
　２７４　酸化膜
　２７５　フォトレジスト
　３００　垂直駆動部
　３１０　行駆動回路
　３２０　駆動信号生成部
　３３０　電圧制御部
　３４０　電圧印加部
　３４１～３４５　アンプ回路
　３５１、４４０　リセット制御部
　３５２、４２５～４２８　切替回路
　４００　カラム読出し回路部
　４０１　上側カラム読出し回路部
　４０２　下側カラム読出し回路部
　４１０　カラム読出し回路
　４２０　切替読出し回路
　４２１～４２４、４５１～４５３　ｐＭＯＳトランジスタ
　４２９～４３１、４５６～４６５　スイッチ
　４３２、４５４、４５５　定電流源
　５１１、５１２　メタル層
　５１３　トランジスタ配置領域
　５２１　マイクロレンズ
　５２２　カラーフィルター
　５２３　配線層
　１２０３１　撮像部

Claims

　それぞれが異なる転送トランジスタに接続された一対の光電変換素子と、
　所定の差動モードが設定された場合には前記一対の光電変換素子のそれぞれの電荷量の差分を増幅した信号を画素信号として出力し、前記差動モードと異なる非差動モードが設定された場合には前記一対の光電変換素子の一方の電荷量に応じた画素信号と前記一対の光電変換素子の他方の電荷量に応じた画素信号とのそれぞれを出力する切替読出し回路と、
　前記差動モードが設定された場合には前記一対の光電変換素子のそれぞれと前記転送トランジスタとの接続点に前記非差動モードが設定された場合よりも低い電圧を容量を介して供給する電圧制御部と
を具備する固体撮像素子。
　前記転送トランジスタにより互いに異なる光電変換素子から転送された電荷を蓄積する一対の浮遊拡散層と、
　互いに異なる浮遊拡散層をリセット電圧により初期化する一対のリセットトランジスタと、
　前記差動モードが設定された場合には前記非差動モードが設定された場合よりも低い前記リセット電圧を前記一対のリセットトランジスタの一方に供給するリセット制御部と
をさらに具備する請求項１記載の固体撮像素子。
　前記切替読出し回路および前記リセット制御部は、複数の画素が所定の垂直方向に配列された列を読み出すカラム読出し回路に配列される
請求項２記載の固体撮像素子。
　前記リセット制御部は、所定の水平方向に複数の画素が配列された行を駆動する行駆動回路内に配置される
請求項２記載の固体撮像素子。
　前記一対の光電変換素子の一方は一対の画素の一方に配置され、前記一対の光電変換素子の他方は前記一対の画素の他方に配置され、
　前記切替読出し回路は、前記差動モードが設定された場合には前記一対の画素の一方を読出画素として選択して前記読出画素の受光量に応じた前記画素信号を出力する
請求項１記載の固体撮像素子。
　前記一対の光電変換素子の一方は所定の参照画素に配置され、前記一対の光電変換素子の他方は読出画素に配置され、
　前記切替読出し回路は、前記差動モードが設定された場合には、複数の行のいずれかの画素を前記読出画素として選択して前記読出画素の受光量に応じた前記画素信号を出力する
請求項１記載の固体撮像素子。
　入射光を集光するマイクロレンズと、
　前記一対の光電変換素子と前記マイクロレンズとの間に設けられた配線層と
をさらに具備する請求項１記載の固体撮像素子。
　入射光を集光するマイクロレンズと、
　配線層と
をさらに具備し、
　前記一対の光電変換素子は、前記マイクロレンズと前記配線層との間に配置される
請求項１記載の固体撮像素子。
　前記一対の光電変換素子は、所定の画素チップに配置され、
　前記電圧制御部は、所定の回路チップに配置される
請求項１記載の固体撮像素子。
　前記切替読出し回路は、前記回路チップに配置される
請求項９記載の固体撮像素子。
　前記切替読出し回路は、前記画素チップに配置される
請求項９記載の固体撮像素子。
　前記一対の光電変換素子のそれぞれは、
　光軸に垂直な所定方向から見て細長いインプラント領域が形成されたＮ型半導体領域を備え、
　前記インプラント領域には、３価の不純物がインプラントされる
請求項１記載の固体撮像素子。
　前記インプラント領域は、前記光軸に沿って形成される
請求項１２記載の固体撮像素子。
　前記インプラント領域は、前記光軸および前記所定方向に垂直な方向に沿って形成される請求項１２記載の固体撮像素子。
　前記インプラント領域は、前記Ｎ型半導体領域を分断し、
　前記転送トランジスタは、前記Ｎ型半導体領域を設けた基板に埋め込まれる
請求項１４記載の固体撮像素子。
　それぞれが異なる転送トランジスタに接続された一対の光電変換素子と、
　所定の差動モードが設定された場合には前記一対の光電変換素子のそれぞれの電荷量の差分を増幅した信号を画素信号として出力し、前記差動モードと異なる非差動モードが設定された場合には前記一対の光電変換素子の一方の電荷量に応じた画素信号と前記一対の光電変換素子の他方の電荷量に応じた画素信号とのそれぞれを出力する切替読出し回路と、
　前記差動モードが設定された場合には前記一対の光電変換素子のそれぞれと前記転送トランジスタとの接続点に前記非差動モードが設定された場合よりも低い電圧を電圧制御部と、
　前記画素信号のそれぞれに対して所定の信号処理を行う信号処理部と
を具備する撮像装置。
　所定の差動モードが設定された場合にはそれぞれが異なる転送トランジスタに接続された一対の光電変換素子のそれぞれの電荷量の差分を増幅した信号を画素信号として出力し、前記差動モードと異なる非差動モードが設定された場合には前記一対の光電変換素子の一方の電荷量に応じた画素信号と前記一対の光電変換素子の他方の電荷量に応じた画素信号とのそれぞれを出力する切替読出し手順と、
　前記差動モードが設定された場合には前記一対の光電変換素子のそれぞれと前記転送トランジスタとの接続点に前記非差動モードが設定された場合よりも低い電圧を電圧制御手順と
を具備する固体撮像素子の制御方法。
　第１の光電変換素子と第１の転送トランジスタとを有する第１の画素と、
　第２の光電変換素子と第２の転送トランジスタとを有する第２の画素と、
　前記第１の光電変換素子上に形成された第１の電極と、
　前記第２の光電変換素子上に形成された第２の電極と
を有し、
　前記第１の画素と前記第２の画素とは差動増幅読み出しにより画素信号を生成し、
　前記第１の電極の電位と第２の電極は、それぞれスイッチを介して少なくとも２つの異なる電位に接続されている
　固体撮像素子。
　前記スイッチと前記電極との間には容量が接続されている
請求項１８に記載の固体撮像素子。
　前記第１の画素は第１のリセットトランジスタを有し、
　前記第２の画素は第２のリセットトランジスタを有し、
　前記第１のリセットトランジスタのソースは第１のリセット線に接続され、
　前記第２のリセットトランジスタのソースは前記第１のリセット線とは異なる第２のリセット線に接続される
請求項１８に記載の固体撮像素子。