WO2021143752A1 - 显示面板、像素电路及其驱动方法 - Google Patents

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刘利宾
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京东方科技集团股份有限公司
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    • G09G2330/02—Details of power systems and of start or stop of display operation

Definitions

  • the reset circuit is configured to reset the first node and the second node according to the timing control signal of the adjacent pixel row, and the timing control signal of the adjacent pixel row
  • the reset circuit includes a compensation control signal for the previous pixel row and a light emission control signal for the next pixel row.
  • the write circuit is configured to receive a data voltage provided through a data line
  • the reset circuit is configured to write to the first node and the second node according to the write control signal Input the first voltage and the second voltage or write the first voltage and the second voltage to the first node and the second node according to the write control signal and the timing control signal of the adjacent pixel row
  • the write The input circuit includes a tenth transistor, the first electrode of the tenth transistor is electrically connected to the data line, and the control electrode of the tenth transistor is electrically connected to the write control line
  • the storage capacitor circuit includes a third A capacitor and a temporary storage unit, one end of the third capacitor is electrically connected to the first node, the other end of the third capacitor is electrically connected to the second node, and the first end of the temporary storage unit is electrically connected To the second node, the second terminal of the temporary storage unit is electrically connected to the second electrode of the tenth transistor, and the control terminal of the temporary storage unit is electrically connected to
  • the reset circuit is configured to receive a write control signal provided through a write control line, and the reset circuit is configured to send a message to the first node and the first node according to the write control signal.
  • the second node writes the first voltage and the second voltage
  • the write circuit is configured to receive the data voltage provided through a data line, wherein,
  • Fig. 2a is a timing diagram of a pixel circuit according to an embodiment of the present disclosure
  • Fig. 5a is a timing diagram of a pixel circuit according to an embodiment of the present disclosure.
  • FIG. 11 is a schematic flowchart of a driving method of a pixel circuit according to an embodiment of the present disclosure.
  • the reset circuit 40 includes: a first transistor T1 and a second transistor T2, the first electrode of the first transistor T1 is electrically connected to the first node N1, and the first transistor T1
  • the second electrode of the T1 is electrically connected to the first power line Vinit1
  • the control electrode of the first transistor T1 is electrically connected to the reset control line Rn1 (as shown in Figure 2) or the write control line Sn1 (as shown in Figures 3 and 4)
  • the first power line Vinit1 is used to provide the first voltage Vinit to the reset circuit 40
  • the first electrode of the second transistor T2 is electrically connected to the second node N2, and the second electrode of the second transistor T2 is electrically connected to the second power line Vref21
  • the control electrode of the second transistor T2 is electrically connected to the reset control line Rn1 (as shown in Figure 2) or the write control line Sn1 (as shown in Figures 3 and 4), wherein the second power line Vref21 is used to reset
  • the circuit 40 provides the second
  • the reset circuit 40 further includes a potential holding unit 401, the potential holding unit 401 is connected to the second node N2, and the potential holding unit 401 is used to receive compensation control Signal AZn, and write the second voltage Vref2 to the second node N2 according to the compensation control signal AZn, wherein the compensation control signal AZn is provided to the potential holding unit 401 through the compensation control line AZn1, and the potential holding unit 401 includes: a third transistor T3, The first electrode of the third transistor T3 is electrically connected to the second node N2, the second electrode of the third transistor T3 is electrically connected to the second power line Vref21, and the control electrode of the third transistor T3 is electrically connected to the compensation control line AZn1.
  • the writing circuit 60 includes a tenth transistor T10, the first electrode of the tenth transistor T10 is electrically connected to the data line Vdt1, and the control electrode of the tenth transistor T10
  • the storage capacitor circuit 10 includes a third capacitor C3 and a temporary storage unit 101. One end of the third capacitor C3 is electrically connected to the first node N1, and the other end of the third capacitor C3 is electrically connected to the second node N1.
  • the temporary storage unit 101 includes a fifth capacitor C5 and a twelfth transistor T12, wherein one end of the fifth capacitor C5 is electrically connected to the second node N2, and the first The other end of the five capacitor C5 is electrically connected to the second electrode of the tenth transistor T10; the first electrode of the twelfth transistor T12 is electrically connected to the other end of the fifth capacitor C5, and the second electrode of the twelfth transistor T12 is electrically connected to The third power line Vref11 and the control electrode of the twelfth transistor T12 are electrically connected to the emission control line EMn1, wherein the third power line Vref11 is used to provide the third voltage Vref1 to the temporary storage unit 101.
  • the reset circuit 40 is also used to control the timing of adjacent pixel rows according to the reset control signal Rn or the write control signal Sn.
  • the signal Cn resets the anode of the light-emitting element 20, where the timing control signal Cn of the adjacent pixel row is the compensation control signal AZn-1 of the previous pixel row
  • the reset circuit 40 further includes: a seventeenth transistor T17, a seventeenth The first electrode of the transistor T17 is electrically connected to the anode of the light emitting element 20, the second electrode of the seventeenth transistor T17 is electrically connected to the first power line Vinit1, and the control electrode of the seventeenth transistor T17 is electrically connected to the reset control line Rn1 or write Enter the control line Sn1 (as shown in Figures 2, 3, 4, 7, and 8) or the compensation control line AZn-11 of the previous pixel row (as shown in Figures 5 and 6).
  • the emission control line EMn-11 is connected; the twenty-first transistor T21 is electrically connected between the threshold compensation circuit 50 and the driving transistor 30 (at this time, the first pole of the twenty-first transistor T21 is electrically connected to the twenty-second transistor T22 The second pole of the twenty-first transistor T21 is electrically connected to the second pole of the twenty-third transistor T23), or is electrically connected between the driving transistor 30 and the power supply VDD (at this time, the twentieth The first electrode of a transistor T21 is electrically connected to the power supply VDD, the second electrode of the twenty-first transistor T21 is electrically connected to the first electrode of the twenty-second transistor T22), and the control electrode of the twenty-first transistor T21 is connected to the bottom
  • the compensation control line AZn+11 of one pixel row is connected.
  • the light emission control signal EMn, the reset control signal Rn, and the write control signal Sn are all high, so that the first transistor T1, the second transistor T2, the seventeenth transistor T17, and the seventh transistor T7
  • the twenty-fourth transistor T24 is all turned off, and the voltage of the first node N1 is maintained at a low level by the first capacitor C1. Therefore, the twenty-second transistor T22 is still turned off, and the compensation control signal AZn is at low level, so that the first node N1 is turned off.
  • EMn is the light emission control signal provided to the light emission control circuit 70
  • AZn is the compensation control signal provided to the threshold compensation circuit 50
  • Sn is the write control signal provided to the write circuit 60.
  • FIG. 7a The working principle of the pixel circuit of the embodiment shown in FIG. 7 will be described below in conjunction with FIG. 7a. It should be noted that the structure of the temporary storage unit 101 in the embodiment shown in FIG. 7 (not shown in the figure) and its electrical connection relationship are the same as those in the embodiment of FIG. 3 and FIG. 4.
  • the compensation control signal AZn, the compensation control signal AZn-1 of the previous pixel row, and the write control signal Sn are all high, so that the ninth transistor T9, the eighth transistor T8, the tenth transistor T10, and the The seventeenth transistor T17 and the twenty-third transistor T23 are both turned off, and the emission control signal EMn is low, so that the twenty-fourth transistor T24 and the temporary storage unit 101 are turned on, and the data voltage Vdt is written into the first through the temporary storage unit 101 The second node N2.
  • EMn is the light emission control signal provided to the light emission control circuit 70 for the current pixel row
  • AZn is the compensation control signal provided to the threshold compensation circuit 50 for the current pixel row
  • Sn is the light emission control signal provided to the writing circuit 60 for the current pixel row.
  • Write control signal is the light emission control signal provided to the light emission control circuit 70 for the current pixel row.
  • the five transistor T25 is written into the second node N2, and the first node N1 is written into Vdd-Vth, where Vdd is the voltage of the power supply VDD, and the voltage stored in the sixth capacitor C6 at this time is Vdd-Vth-Vref2.
  • the compensation control signal AZn and the write control signal Sn are both high, so that the thirteenth transistor T13, the fourteenth transistor T14, the fifteenth transistor T15, the seventeenth transistor T17, and the twenty-third transistor
  • the transistor T23 and the twenty-fifth transistor T25 are both turned off, and the light emission control signal EMn is low, so that the twenty-fourth transistor T24 and the sixteenth transistor T16 are turned on, and the data voltage Vdt held by the seventh capacitor C7 passes through the The sixteen transistor T16 is written into the second node N2.
  • an embodiment of the present disclosure also provides a display panel including the foregoing pixel circuit.
  • S1 Receive a write control signal, and write a data voltage to the storage capacitor circuit according to the write control signal.
  • the aforementioned storage medium may be a read-only memory, a magnetic disk or an optical disk, etc.

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Abstract

本公开提出一种显示面板、像素电路及其驱动方法，其中，电路包括：存储电容电路；发光元件；驱动晶体管；复位电路，复位电路用于接收复位控制信号，并根据复位控制信号对第一节点和第二节点进行复位，或者，用于接收写入控制信号和/或相邻像素行的时序控制信号，并根据写入控制信号和/或相邻像素行的时序控制信号对第一节点和第二节点进行复位；阈值补偿电路，阈值补偿电路用于接收补偿控制信号，并根据补偿控制信号向第一节点写入补偿电压；写入电路；发光控制电路。由此，通过复位电路对第一节点和第二节点进行复位，可在不增加新的驱动时序的前提下，实现良好的电路初始化复位效果，进而可提高阈值电压检获以及补偿精度。

Description

显示面板、像素电路及其驱动方法
相关公开的交叉引用
本公开要求于2020年1月16日提交的中国专利公开No.202010046970.0的优先权，所公开的内容以引用的方式合并于此。
技术领域
本公开涉及显示技术领域，尤其涉及一种像素电路、一种显示面板以及一种像素电路的驱动方法。
背景技术
相关技术中，阈值电压的检获与数据电压的刷新过程同步发生。但是，相关技术存在的问题在于，不进行电路复位或复位不充分，从而由前一帧显示内容决定的充电初始状态会对阈值电压的检获精度产生影响，因此，电路初始状态一致化复位对于高品质阈值电压的补偿是非常有必要的。
发明内容
本公开的一个实施例提出了一种像素电路，包括：存储电容电路，所述存储电容电路的第一端电连接至第一节点，所述存储电容电路的第二端电连接至第二节点；发光元件；驱动晶体管，所述驱动晶体管的控制极电连接至所述第一节点；写入电路，所述写入电路电连接至所述存储电容电路，所述写入电路用于接收所述写入控制信号，并根据所述写入控制信号向所述存储电容电路写入数据电压；复位电路，所述复位电路电连接至所述第一节点和第二节点，所述复位电路用于接收复位控制信号，并根据所述复位控制信号对所述第一节点和所述第二节点进行复位，或者，用于接收写入控制信号和/或相邻像素行的时序控制信号，并根据所述写入控制信号和/或相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位；阈值补偿电路，所述阈值补偿电路电连接至所述第一节点和所述驱动晶体管，所述阈值补偿电路用于接收补偿控制信号，并根据补偿控制信号向所述第一节点写入补偿电压，其中，所述补偿电压至少包括所述驱动晶体管的阈值电压；发光控制电路，所述发光控制电路与所述驱动晶体管和所述发光元件相连，所述发光控制电路用于接收发光控制信号，并根据所述发光控制信号控制所述发光元件进行发光工作，其中，所述驱动晶体管根据所述第一节点的电压控制所述发光元件的发光，在驱动阶段所述第一节点的电压为所述数据电压与所述补偿电压相叠加而产生的电压。
根据本公开的一个实施例，所述复位电路配置为接收通过复位控制线提供的复位控制信号或者通过写入控制线提供的写入控制信号，所述复位电路包括：第一晶体管，所述第一晶体管的第一极电连接至所述第一节点，所述第一晶体管的第二极电连接至第一电源线，所述第一晶体管的控制极电连接至所述复位控制线或者所述写入控制线，其中，所述第一电源线用于向所述复位电路提供所述第一电压；第二晶体管，所述第二晶体管的第一极电连接至所述第二节点，所述第二晶体管的第二极电连接至所述第二电源线，所述第二晶体管的控制极电连接至所述复位控制线或者所述写入控制线，其中，所述第二电源线用于向所述复位电路提供所述第二电压。
根据本公开的一个实施例，所述复位电路还包括电位保持单元，所述电位保持单元与第二节点相连，所述复位电路用于接收所述补偿控制信号，并根据所述补偿控制信号向所述第二节点写入所述第二电压，其中，通过补偿控制线向所述电位保持单元提供所述补偿控制信号，所述电位保持单元包括：第三晶体管，所述第三晶体管的第一极电连接至所述第二节点，所述第三晶体管的第二极电连接至所述第二电源线，所述第三晶体管的控制极电连接至所述补偿控制线。
根据本公开的一个实施例，所述复位电路配置为根据所述相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位，所述相邻像素行的时序控制信号包括上一像素行的补偿控制信号和下一像素行的发光控制信号，所述复位电路包括：第四晶体管，所述第四晶体管的第一极电连接至所述第一节点，所述第四晶体管的控制极电连接至所述下一像素行的发光控制线；第五晶体管，所述第五晶体管的第一极电连接至所述第四晶体管的第二极，所述第五晶体管的第二极电连接至第一电源线，所述第五晶体管的控制极电连接至所述上一像素行的补偿控制线，其中，所述第一电源线用于向所述复位电路提供所述第一电压；第六晶体管，所述第六晶体管的第一极电连接至所述第二节点，所述第六晶体管的第二极电连接至第二电源线，所述第六晶体管的控制极电连接至所述上一像素行的补偿控制线，其中，所述第二电源线用于向所述复位电路提供所述第二电压。
根据本公开的一个实施例，所述写入电路配置为接收通过数据线提供的数据电压，所述复位电路根据所述复位控制信号或所述相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位，所述写入电路包括第七晶体管，所述第七晶体管的第一极电连接至所述数据线，所述第七晶体管的第二极电连接至所述第二节点，所述第七晶体管的控制极电连接至所述写入控制线；所述存储电容电路包括第一电容和第二电容，其中，所述第一电容的一端电连接至所述第一节点，所述第一电容的另一端电连接至所述第二节点；所述第二电容的一端电连接至所述第一节点或所述第二节点，所述第二电容的另一端电连接至第三电源线，其中，所述第三电源线用于向所述存储电容电路提供所述第三电压。
根据本公开的一个实施例，所述复位电路配置为根据所述写入控制信号和相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位，所述相邻像素行的时序控制信号包括上一像素行的补偿控制信号，所述复位电路包括：第八晶体管，所述第八晶体管的第一极电连接至所述第一节点，所述第八晶体管的第二极电连接至第一电源线，所述第八晶体管的控制极电连接至所述写入控制线，其中，所述第一电源线用于向所述复位电路提供所述第一电压；第九晶体管，所述第九晶体管的第一极电连接至所述第二节点，所述第九晶体管的第二极电连接至第二电源线，所述第九晶体管的控制极电连接至所述上一像素行的补偿控制线，其中，所述第二电源线用于向所述复位电路提供所述第二电压。
根据本公开的一个实施例，所述写入电路配置为接收通过数据线提供的数据电压，所述复位电路配置为根据所述写入控制信号向所述第一节点和所述第二节点写入第一电压和第二电压或者根据所述写入控制信号和相邻像素行的时序控制信号向所述第一节点和所述第二节点写入第一电压和第二电压，所述写入电路包括第十晶体管，所述第十晶体管的第一极电连接至所述数据线，所述第十晶体管的控制极电连接至所述写入控制线；所述存储电容电路包括第三电容和暂存单元，所述第三电容的一端电连接至所述第一节点，所述第三电容的另一端电连接至所述第二节点，所述暂存单元的第一端电连接至所述第二节点，所述暂存单元的第二端电连接至所述第十晶体管的第二极，所述暂存单元的控制端电连接至提供所述发光控制信号的发光控制线。
根据本公开的一个实施例，所述暂存单元包括第四电容和第十一晶体管，其中，所述第十一晶体管的第一极电连接至所述第二节点，所述第十一晶体管的第二极电连接至所述第十晶体管的第二极，所述第十一晶体管的控制极电连接至所述发光控制线；所述第四电容的一端电连接至所述第十晶体管的第二极，所述第四电容的另一端电连接至第三电源线，其中，所述第三电源线用于向所述暂存单元提供所述第三电压。
根据本公开的一个实施例，所述暂存单元包括第五电容和第十二晶体管，其中，所述第五电容的一端电连接至所述第二节点，所述第五电容的另一端电连接至所述第十晶体管的第二极；所述第十二晶体管的第一极电连接至所述第五电容的另一端，所述第十二晶体管的第二极电连接至第三电源线，所述第十二晶体管的控制极电连接至所述发光控制线，其中，所述第三电源线用于向所述暂存单元提供所述第三电压。
根据本公开的一个实施例，所述复位电路配置为接收通过写入控制线提供的写入控制信号，并且所述复位电路配置为根据所述写入控制信号向所述第一节点和所述第二节点写入第一电压和第二电压，所述写入电路配置为接收通过数据线提供的所述数据电压，其中，
所述写入电路包括第十三晶体管，所述第十三晶体管的第一极电连接至所述数据线，所述第十三晶体管的第二极电连接至所述第二节点，所述第十三晶体管的控制极电连接至 所述写入控制线；所述复位电路与所述写入电路共用所述第十三晶体管，所述复位电路还包括第十四晶体管，所述第十四晶体管的第一极电连接至所述第一节点，所述第十四晶体管的第二极电连接至第一电源线，所述第十四晶体管的控制极电连接至所述写入控制线，其中，所述第一电源线用于向所述复位电路提供所述第一电压；所述存储电容电路包括第六电容和暂存单元，其中，所述第六电容的一端电连接至所述第一节点，所述第六电容的另一端电连接至所述第二节点；所述暂存单元包括第七电容、第十五晶体管和第十六晶体管，所述第十五晶体管的第一极电连接至所述第二节点，所述第十五晶体管的第二极电连接至所述第七电容的一端，所述第十五晶体管的控制极电连接至所述写入控制线；所述第十六晶体管的第一极电连接至所述第二节点，所述第十六晶体管的第二极电连接至所述第七电容的一端，所述第十六晶体管的控制极电连接至提供所述发光控制信号的发光控制线；所述第七电容的另一端电连接至第三电源线，其中，所述第三电源线用于向所述暂存单元提供所述第三电压。
根据本公开的一个实施例，所述复位电路还用于根据所述复位控制信号或所述写入控制信号或所述相邻像素行的时序控制信号对所述发光元件的阳极进行复位，其中，所述相邻像素行的时序控制信号为上一像素行的补偿控制信号，所述复位电路还包括：第十七晶体管，所述第十七晶体管的第一极电连接至所述发光元件的阳极，所述第十七晶体管的第二极电连接至所述第一电源线，所述第十七晶体管的控制极电连接至复位控制线或写入控制线或上一像素行的补偿控制线。
根据本公开的一个实施例，所述复位电路还用于接收补偿控制信号，并根据所述补偿控制信号和相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位，其中，所述复位电路配置为接收通过所述补偿控制线提供的所述补偿控制信号，所述相邻像素行的时序控制信号包括上一像素行的发光控制信号和下一像素行的补偿控制信号，所述复位电路包括：第十八晶体管，所述第十八晶体管的第一极与所述第二节点相连，所述第十八晶体管的第二极电连接至第二电源线，所述第十八晶体管的控制极电连接至当前像素行的补偿控制线，其中，所述第二电源线用于向所述复位电路提供第二电压；第十九晶体管，所述第十九晶体管的第一极电连接至所述发光控制电路，所述第十九晶体管的第二极电连接至第一电源线，所述第十九晶体管的控制极电连接至当前像素行的补偿控制线，其中，所述第一电源线用于向所述复位电路提供第一电压；阻断单元，所述阻断单元电连接在所述阈值补偿电路与所述驱动晶体管之间，或者电连接在所述驱动晶体管与供电电源之间，所述阻断单元还与上一像素行的发光控制线和下一像素行的补偿控制线相连，所述阻断单元用于根据所述上一像素行的发光控制信号和所述下一像素行的补偿控制信号导通或关断；其中，当所述复位电路对所述第一节点和所述第二节点进行复位时，所述第二电压通 过所述第十八晶体管写入所述第二节点，所述阻断单元在所述上一像素行的发光控制信号和所述下一像素行的补偿控制信号的控制下导通，所述发光控制电路在所述发光控制信号的控制下导通，所述阈值补偿电路在所述补偿控制信号的控制下导通，所述第一电压通过所述第十九晶体管、所述发光控制电路和所述阈值补偿电路写入所述第一节点。
根据本公开的一个实施例，所述阻断单元包括第二十晶体管和第二十一晶体管，其中
所述第二十晶体管和所述第二十一晶体管的第一极均电连接至驱动晶体管的第二极并且第二十晶体管和所述第二十一晶体管的第二极均电连接至所述阈值补偿电路，或者所述第二十晶体管和所述第二十一晶体管的第一极均电连接至供电电源并且第二十晶体管和所述第二十一晶体管的第二极均电连接至在所述驱动晶体管的第一极，并且其中
所述第二十晶体管的控制极与上一像素行的发光控制线相连，所述第二十一晶体管的控制极与下一像素行的补偿控制线相连。
本公开第二方面实施例提出了一种显示面板，包括根据本公开第一方面实施例所述的像素电路。
公开本公开第三方面实施例提出了一种像素电路的驱动方法，包括接收写入控制信号，并根据所述写入控制信号向存储电容电路写入数据电压；接收复位控制信号，并根据所述复位控制信号对第一节点和第二节点进行复位，或者，接收写入控制信号和/或相邻像素行的时序控制信号，并根据所述写入控制信号和/或相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位；接收补偿控制信号，并根据补偿控制信号向所述第一节点写入补偿电压，其中，所述补偿电压至少包括驱动晶体管的阈值电压；接收发光控制信号，并根据所述发光控制信号控制发光元件进行发光工作，其中，所述驱动晶体管根据所述第一节点的电压控制所述发光元件的发光，在驱动阶段所述第一节点的电压为所述数据电压与所述补偿电压相叠加而产生的电压。
本公开附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。
附图说明
本公开上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本公开一个实施例的像素电路的方框示意图；
图2为根据本公开一个实施例的像素电路的电路原理图；
图2a为根据本公开一个实施例的像素电路的时序图；
图3为根据本公开一个实施例的像素电路的电路原理图；
图3a为根据本公开一个实施例的像素电路的时序图；
图4为根据本公开一个实施例的像素电路的电路原理图；
图5为根据本公开一个实施例的像素电路的电路原理图；
图5a为根据本公开一个实施例的像素电路的时序图；
图6为根据本公开一个实施例的像素电路的电路原理图；
图7为根据本公开一个实施例的像素电路的电路原理图；
图7a为根据本公开一个实施例的像素电路的时序图；
图8为根据本公开一个实施例的像素电路的电路原理图；
图8a为根据本公开一个实施例的像素电路的时序图；
图9为根据本公开一个实施例的像素电路的电路原理图；
图9a为根据本公开一个实施例的像素电路的时序图；
图10为根据本公开一个实施例的像素电路的电路原理图；
图11为根据本公开实施例的像素电路的驱动方法的流程示意图。
具体实施方式
下面详细描述本公开的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本公开，而不能理解为对本公开的限制。
下面参考附图描述本公开实施例的显示面板、像素电路及其驱动方法。
图1为根据本公开实施例的像素电路的方框示意图。如图1所示，本公开一个实施例的像素电路包括：存储电容电路10、发光元件20、驱动晶体管30、写入电路60、复位电路40、阈值补偿电路50和发光控制电路70。
其中，存储电容电路10的第一端电连接至第一节点N1，存储电容电路10的第二端电连接至第二节点N2；驱动晶体管30的控制极电连接至第一节点N1；写入电路60电连接至存储电容电路10，写入电路60用于接收写入控制信号Sn，并根据写入控制信号Sn向存储电容电路10写入数据电压Vdt；复位电路40电连接至第一节点N1和第二节点N2，复位电路40用于接收复位控制信号Rn，并根据复位控制信号Rn对第一节点N1和第二节点N2进行复位，或者，用于接收写入控制信号Sn和/或相邻像素行的时序控制信号Cn，并根据写入控制信号Sn和/或相邻像素行的时序控制信号Cn对第一节点N1和第二节点N2进行复位；阈值补偿电路50电连接至第一节点N1和驱动晶体管30，阈值补偿电路50用于接收补偿控制信号ANn，并根据补偿控制信号ANn向第一节点N1写入补偿电压，其中，补偿电压至少包括驱动晶体管30的阈值电压Vth；发光控制电路70与驱动晶体管30和发 光元件20相连，发光控制电路70用于接收发光控制信号EMn，并根据发光控制信号EMn控制发光元件20进行发光工作，其中，驱动晶体管30根据第一节点N1的电压控制发光元件20的发光，在驱动阶段第一节点N1的电压为数据电压Vdt与补偿电压相叠加而产生的电压。
需要说明的是，相邻像素行指的是当前像素行的上一行和下一行。举例而言，如果当前像素行为第2行，那么与当前像素行相邻的像素行为当前像素行的上一行即第1行和当前像素行的下一行即第3行。
根据本公开的实施例，如图2、3、4所示，通过复位控制线Rn1向复位电路40提供复位控制信号Rn(如图2所示)或者通过写入控制线Sn1向复位电路40提供写入控制信号Sn(如图3和4所示)，复位电路40包括：第一晶体管T1和第二晶体管T2，第一晶体管T1的第一极电连接至第一节点N1，第一晶体管T1的第二极电连接至第一电源线Vinit1，第一晶体管T1的控制极电连接至复位控制线Rn1(如图2所示)或者写入控制线Sn1(如图3和4所示)，其中，第一电源线Vinit1用于向复位电路40提供第一电压Vinit；第二晶体管T2的第一极电连接至第二节点N2，第二晶体管T2的第二极电连接至第二电源线Vref21，第二晶体管T2的控制极电连接至复位控制线Rn1(如图2所示)或者写入控制线Sn1(如图3和4所示)，其中，第二电源线Vref21用于向复位电路40提供第二电压Vref2。
需要说明的是，第一电压Vinit是第一节点N1的复位电位。第二电压Vref2是第二节点N2的复位电位，第二电压Vref2的取值需要配合驱动芯片输出的数据电压Vdt的动态取值范围。
进一步地，根据本公开的实施例，如图2、3、4所示，复位电路40还包括电位保持单元401，电位保持单元401与第二节点N2相连，电位保持单元401用于接收补偿控制信号AZn，并根据补偿控制信号AZn向第二节点N2写入第二电压Vref2，其中，通过补偿控制线AZn1向电位保持单元401提供补偿控制信号AZn，电位保持单元401包括：第三晶体管T3，第三晶体管T3的第一极电连接至第二节点N2，第三晶体管T3的第二极电连接至第二电源线Vref21，第三晶体管T3的控制极电连接至补偿控制线AZn1。
根据本公开的一个实施例，如图5、6所示，当复位电路40根据相邻像素行的时序控制信号Cn对第一节点N1和第二节点N2进行复位时，相邻像素行的时序控制信号Cn包括上一像素行的补偿控制信号AZn-1和下一像素行的发光控制信号EMn+1，在该实施例中，复位电路40包括：第四晶体管T4、第五晶体管T5和第六晶体管T6，第四晶体管T4的第一极电连接至第一节点N1，第四晶体管T4的控制极电连接至下一像素行的发光控制线EMn+11；第五晶体管T5的第一极电连接至第四晶体管T4的第二极，第五晶体管T5的第二极电连接至第一电源线Vinit1，第五晶体管T5的控制极电连接至上一像素行的补偿控制 线AZn-1，其中，第一电源线Vinit1用于向复位电路40提供第一电压Vinit；第六晶体管T6的第一极电连接至第二节点N2，第六晶体管T6的第二极电连接至第二电源线Vref21，第六晶体管T6的控制极电连接至上一像素行的补偿控制线AZn-11，其中，第二电源线Vref21用于向复位电路40提供第二电压Vref2。
需要说明的是，上一像素行的补偿控制信号AZn-1是指当前像素行的上一像素行的补偿控制信号AZn-1，下一像素行的发光控制信号EMn+1是指当前像素行的下一像素行的发光控制信号EMn+1。举例而言，如果当前像素行是第2像素行，那么上一像素行的补偿控制信号AZn-1即为第1像素行的补偿控制信号AZn-1，下一像素行的发光控制信号EMn+1即为第3像素行的发光控制信号EMn+1。
根据本公开的实施例，如图2、5、6、9、10所示，通过数据线Vdt1向写入电路60提供数据电压Vdt，当复位电路40根据复位控制信号Rn(如图2所示)或相邻像素行的时序控制信号Cn对第一节点N1和第二节点N2进行复位(如图5，6所示)时，写入电路60包括第七晶体管T7，第七晶体管T7的第一极电连接至数据线Vdt1，第七晶体管T7的第二极电连接至第二节点N2，第七晶体管T7的控制极电连接至写入控制线Sn1；存储电容电路10包括第一电容C1和第二电容C2，其中，第一电容C1的一端电连接至第一节点N1，第一电容C1的另一端电连接至第二节点N2；第二电容C2的一端电连接至第一节点N1或第二节点N2，第二电容C2的另一端电连接至第三电源线Vref11，其中，第三电源线Vref11用于向存储电容电路10提供第三电压Vref1。
需要说明的是，第三电压Vref1需要保持稳定，对其取值范围没有特殊限制。
根据本公开的一个实施例，如图7所示，当复位电路40根据写入控制信号Sn和相邻像素行的时序控制信号Cn对第一节点N1和第二节点N2进行复位时，相邻像素行的时序控制信号Cn包括上一像素行的补偿控制信号AZn-1，此时复位电路40包括：第八晶体管T8和第九晶体管T9，第八晶体管T8的第一极电连接至第一节点N1，第八晶体管T8的第二极电连接至第一电源线Vinit1，第八晶体管T8的控制极电连接至写入控制线Sn1，其中，第一电源线Vinit1用于向复位电路40提供第一电压Vinit；第九晶体管T9的第一极电连接至第二节点N2，第九晶体管T9的第二极电连接至第二电源线Vref21，第九晶体管T9的控制极电连接至上一像素行的补偿控制线AZn-11，其中，第二电源线Vref21用于向复位电路40提供第二电压Vref2。
根据本公开的实施例，如图3、4、7所示，通过数据线Vdt1向写入电路60提供数据电压Vdt，当复位电路40根据写入控制信号Sn向第一节点N1和第二节点N2写入第一电压Vref1和第二电压Vref2(如图3，4所示)或者根据写入控制信号Sn和相邻像素行的时序控制信号Cn向第一节点N1和第二节点N2写入第一电压Vref1和第二电压Vref2(如图 7所示)时，写入电路60包括第十晶体管T10，第十晶体管T10的第一极电连接至数据线Vdt1，第十晶体管T10的控制极电连接至写入控制线Sn1；存储电容电路10包括第三电容C3和暂存单元101，第三电容C3的一端电连接至第一节点N1，第三电容C3的另一端电连接至第二节点N2，暂存单元101的第一端电连接至第二节点N2，暂存单元101的第二端电连接至第十晶体管T10的第二极，暂存单元101的控制端电连接至提供发光控制信号EMn的发光控制线EMn1。
进一步地，根据本公开的一个实施例，如图3所示，暂存单元101包括第四电容C4和第十一晶体管T11，其中，第十一晶体管T11的第一极电连接至第二节点N2，第十一晶体管T11的第二极电连接至第十晶体管T10的第二极，第十一晶体管T11的控制极电连接至发光控制线EMn1；第四电容C4的一端电连接至第十晶体管T10的第二极，第四电容C4的另一端电连接至第三电源线Vref11，其中，第三电源线Vref11用于向暂存单元101提供第三电压Vref1。
进一步地，根据本公开的一个实施例，如图4所示，暂存单元101包括第五电容C5和第十二晶体管T12，其中，第五电容C5的一端电连接至第二节点N2，第五电容C5的另一端电连接至第十晶体管T10的第二极；第十二晶体管T12的第一极电连接至第五电容C5的另一端，第十二晶体管T12的第二极电连接至第三电源线Vref11，第十二晶体管T12的控制极电连接至发光控制线EMn1，其中，第三电源线Vref11用于向暂存单元101提供第三电压Vref1。
根据本公开的一个实施例，如图8所示，通过写入控制线Sn1向复位电路40提供写入控制信号Sn，通过数据线Vdt1向写入电路60提供数据电压Vdt，其中，写入电路60包括第十三晶体管T13，第十三晶体管T13的第一极电连接至数据线Vdt1，第十三晶体管T13的第二极电连接至第二节点N2，第十三晶体管T13的控制极电连接至写入控制线Sn1；复位电路40与写入电路60共用第十三晶体管T13，复位电路40还包括第十四晶体管T14，第十四晶体管T14的第一极电连接至第一节点N1，第十四晶体管T14的第二极电连接至第一电源Vinit1线，第十四晶体管T14的控制极电连接至写入控制线Sn1，其中，第一电源线Vinit1用于向复位电路40提供第一电压Vinit；存储电容电路10包括第六电容C6和暂存单元101，其中，第六电容C6的一端电连接至第一节点N1，第六电容C6的另一端电连接至第二节点N2；暂存单元101包括第七电容C7、第十五晶体管T15和第十六晶体管T16，第十五晶体管T15的第一极电连接至第二节点N2，第十五晶体管T15的第二极电连接至第七电容C7的一端，第十五晶体管T15的控制极电连接至写入控制线Sn1；第十六晶体管T16的第一极电连接至第二节点N2，第十六晶体管T16的第二极电连接至第七电容C7的一端，第十六晶体管T16的控制极电连接至提供发光控制信号EMn的发光控制线EMn1； 第七电容C7的另一端电连接至第三电源线Vref11，其中，第三电源线Vref11用于向暂存单元101提供第三电压Vref1。
根据本公开的实施例，如图2、3、4、5、6、7、8所示，复位电路40还用于根据复位控制信号Rn或写入控制信号Sn或相邻像素行的时序控制信号Cn对发光元件20的阳极进行复位，其中，相邻像素行的时序控制信号Cn为上一像素行的补偿控制信号AZn-1，复位电路40还包括：第十七晶体管T17，第十七晶体管T17的第一极电连接至发光元件20的阳极，第十七晶体管T17的第二极电连接至第一电源线Vinit1，第十七晶体管T17的控制极电连接至复位控制线Rn1或写入控制线Sn1(如图2、3、4、7、8所示)或上一像素行的补偿控制线AZn-11(如图5、6所示)。
根据本公开的一个实施例，如图9、10所示，复位电路40还用于接收补偿控制信号AZn，并根据补偿控制信号AZn和相邻像素行的时序控制信号Cn对第一节点N1和第二节点N2进行复位，其中，通过补偿控制线AZn1向复位电路40提供补偿控制信号AZn，相邻像素行的时序控制信号Cn包括上一像素行的发光控制信号EMn-1和下一像素行的补偿控制信号AZn+1，复位电路40包括：第十八晶体管T18、第十九晶体管T19和阻断单元402，第十八晶体管T18的第一极与第二节点N2相连，第十八晶体管T18的第二极电连接至第二电源线Vref21，第十八晶体管T18的控制极电连接至当前像素行的补偿控制线AZn1，其中，第二电源线Vref21用于向复位电路40提供第二电压Vref2；第十九晶体管T19的第一极电连接至发光控制电路70，第十九晶体管T19的第二极电连接至第一电源线Vinit1，第十九晶体管T19的控制极电连接至当前像素行的补偿控制线AZn1，其中，第一电源线Vinit1用于向复位电路40提供第一电压Vinit；阻断单元402电连接在阈值补偿电路50与驱动晶体管30之间，或者电连接在驱动晶体管30与供电电源VDD之间，阻断单元402还与上一像素行的发光控制线EMn-11和下一像素行的补偿控制线AZn+11相连，阻断单元402用于根据上一像素行的发光控制信号EMn-1和下一像素行的补偿控制信号AZn+1导通或关断；其中，当复位电路40对第一节点N1和第二节点N2进行复位时，第二电压Vref2通过第十八晶体管T18写入第二节点N2，阻断单元402在上一像素行的发光控制信号EMn-1和下一像素行的补偿控制信号AZn+1的控制下导通，发光控制电路70在发光控制信号EMn的控制下导通，阈值补偿电路50在补偿控制信号AZn的控制下导通，第一电压Vinit通过第十九晶体管T19、发光控制电路70和阈值补偿电路50写入第一节点N1。
进一步地，根据本公开的一个实施例，如图9、10所示，驱动晶体管30包括第二十二晶体管T22，阈值补偿电路50包括第二十三晶体管T23，阻断单元402包括：第二十晶体管T20和第二十一晶体管T21，第二十晶体管T20电连接在阈值补偿电路50与驱动晶体管 30之间(此时，第二十晶体管T20的第一极电连接至第二十二晶体管T22的第二极，第二十晶体管T20的第二极电连接至二十三晶体管T23的第二极)，或者电连接在驱动晶体管30与供电电源VDD之间(此时，第二十晶体管T20的第一极电连接至供电电源VDD，第二十晶体管T20的第二极电连接至第二十二晶体管T22的第一极)，第二十晶体管T20的控制极与上一像素行的发光控制线EMn-11相连；第二十一晶体管T21电连接在阈值补偿电路50与驱动晶体管30之间(此时，第二十一晶体管T21的第一极电连接至第二十二晶体管T22的第二极，第第二十一晶体管T21的第二极电连接至二十三晶体管T23的第二极)，或者电连接在驱动晶体管30与供电电源VDD之间(此时，第二十一晶体管T21的第一极电连接至供电电源VDD，第二十一晶体管T21的第二极电连接至第二十二晶体管T22的第一极)，第二十一晶体管T21的控制极与下一像素行的补偿控制线AZn+11相连。
根据本公开的一个实施例，发光元件20可为有机电致发光二极管OLED，发光控制电路70包括第二十四晶体管T24。
需要说明的是，本公开以NPN型MOS管为例进行说明，PNP型MOS管不再赘述。
下面结合图2a对图2所示实施例的像素电路的工作原理进行说明。
如图2a所示，EMn为提供至发光控制电路70的发光控制信号，Rn为提供至复位电路40的复位控制信号，AZn为提供至阈值补偿电路50的补偿控制信号，Sn为提供至写入电路60的写入控制信号。
在复位阶段t1，发光控制信号EMn、补偿控制信号AZn以及写入控制信号Sn均为高电平，从而第七晶体管T7、第三晶体管T3、第二十四晶体管T24以及第二十三晶体管T23均关断，复位控制信号Rn为低电平，从而第一晶体管T1、第二晶体管T2以及第十七晶体管T17均导通，第一电压Vinit通过第一晶体管T1和第十七晶体管T17分别写入第一节点N1和有机电致发光二极管OLED的阳极，以对第一节点N1和有机电致发光二极管OLED的阳极进行复位，此时第二十三晶体管T23关断，有机电致发光二极管OLED不发光，第二电压Vref2通过第二晶体管T2写入第二节点N2，以对第二节点N2进行复位。
在阈值电压Vth检获阶段t2，发光控制信号EMn、复位控制信号Rn以及写入控制信号Sn均为高电平，从而第一晶体管T1、第二晶体管T2、第十七晶体管T17、第七晶体管T7、第二十四晶体管T24均关断，第一节点N1的电压由第一电容C1保持在低电位，因此，第二十二晶体管T22仍关断，补偿控制信号AZn为低电平，从而第二十三晶体管T23以及第三晶体管T3均导通，第二电压Vref2通过第三晶体管T3写入第二节点N2，第一节点N1写入Vdd-Vth,其中，Vdd为供电电源VDD的电压，此时第一电容C1存储的电压为Vdd-Vth-Vref2，本阶段第二十三晶体管T23将包括供电电源VDD的电压信息和驱动晶体管即第二十二晶体管T22的阈值电压的信息写入第一电容C1的一端。
在数据电压Vdt刷新阶段t3，发光控制信号EMn、复位控制信号Rn以及补偿控制信号AZn均为高电平，从而第一晶体管T1、第二晶体管T2、第三晶体管T3、第十七晶体管T17、第二十三晶体管T23以及第二十四晶体管T24均关断，第一节点N1的电压由第一电容C1保持在Vdd-Vth，写入控制信号Sn为低电平，从而第七晶体管T7导通，数据电压Vdt通过第七晶体管T7写入第二节点N2，此时，由于第一电容的自举作用，第一节点N1的电压为Vdd-Vth+Vdt,这也就是驱动晶体管即第二十二晶体管T22的栅极电压。
在驱动阶段t4，写入控制信号Sn、复位控制信号Rn以及补偿控制信号AZn均为高电平，从而第一晶体管T1、第二晶体管T2、第三晶体管T3、第七晶体管T7、第十七晶体管T17以及第二十三晶体管T23均关断，第一节点N1的电压由第一电容C1保持在Vdd-Vth+Vdt，驱动晶体管即第二十二晶体管T22导通，发光控制信号EMn为低电平，从而第二十四晶体管T24导通，从而在发光控制单元70的控制下，驱动晶体管即第二十二晶体管T22可根据包括数据电压Vdt、驱动晶体管即第二十二晶体管T22的阈值电压Vth以及供电电源电压Vdd的信息控制流向有机电致发光二极管OLED的电流大小，进而控制有机电致发光二极管OLED的发光亮度。
需要说明的是，当前像素行的复位阶段t1在上一像素行的驱动周期结束后开始。
由此，通过复位电路对第一节点和第二节点进行复位，可在不增加新的驱动时序的前提下，实现良好的电路初始化复位效果，进而可提高阈值电压检获以及补偿精度。
下面结合图3a对图3、4所示实施例的像素电路的工作原理进行说明。
如图3a所示，EMn为提供至发光控制电路70的发光控制信号，AZn为提供至阈值补偿电路50的补偿控制信号，Sn为提供至写入电路60的写入控制信号。
在复位阶段(数据电压Vdt刷新阶段)t1，发光控制信号EMn和补偿控制信号AZn均为高电平，从而第二十三晶体管T23、第三晶体管T3、第十一晶体管T11以及第二十四晶体管T24均关断，写入控制信号Sn为低电平，从而第十晶体管T10、第一晶体管T1、第二晶体管T2以及第十七晶体管T17均导通，第一电压Vinit通过第一晶体管T1和第十七晶体管T17分别写入第一节点N1和有机电致发光二极管OLED的阳极，以对第一节点N1和有机电致发光二极管OLED的阳极进行复位，第二电压Vref2通过第二晶体管T2写入第二节点N2，以对第二节点N2进行复位，数据电压Vdt通过第十晶体管T10写入第四电容C4的一端，并通过第四电容C4进行保持。
在阈值电压Vth检获阶段t2，发光控制信号EMn以及写入控制信号Sn均为高电平，从而第十一晶体管T11、第十晶体管T10、第一晶体管T1、第二晶体管T2、第十七晶体管T17、第二十四晶体管T24均关断，第一节点N1的电压由第三电容C3保持在低电位，因此，第二十二晶体管T22仍关断，补偿控制信号AZn为低电平，从而第二十三晶体管T23 以及第三晶体管T3均导通，第二电压Vref2通过第三晶体管T3写入第二节点N2，第一节点N1写入Vdd-Vth,其中，Vdd为供电电源VDD的电压，此时第三电容C3存储的电压为Vdd-Vth-Vref2，本阶段第二十三晶体管T23将包括供电电源VDD的电压信息和驱动晶体管即第二十二晶体管T22的阈值电压的信息写入第三电容C3的一端。
在驱动阶段t4，写入控制信号Sn以及补偿控制信号AZn均为高电平，从而第一晶体管T1、第二晶体管T2、第三晶体管T3、第十晶体管T10、第十七晶体管T17以及第二十三晶体管T23均关断，发光控制信号EMn为低电平，第十一晶体管T11和第二十四晶体管T24导通，第四电容C4的一端保持的数据电压Vdt通过第十一晶体管T11写入第二节点N2，此时由于第三电容C3的自举作用，第一节点N1的电压抬高至Vdd-Vth+Vdt，驱动晶体管即第二十二晶体管T22导通，从而在发光控制单元70的控制下，驱动晶体管即第二十二晶体管T22可根据包括数据电压Vdt、驱动晶体管即第二十二晶体管T22的阈值电压Vth以及供电电源电压Vdd的信息控制流向有机电致发光二极管OLED的电流大小，进而控制有机电致发光二极管OLED的发光亮度。
需要说明的是，上述是结合图3a对图3实施例的像素电路的工作原理的说明，由于图4所示实施例与图3所示实施例的不同仅在于暂存单元101的结构不同，其他具体工作原理与图3实施例相同，此处不再赘述。还需说明的是，考虑到在阈值电压Vth检获阶段，第四电容C4也需要参与阈值电压Vth检获充电过程，数据电压难以在第四电容C4的一端同步保持，因此，图3、4所示实施例仅适用于数据电压Vdt与阈值电压Vth通过电容串联耦合的情况。
另外，图3、4所示实施例相较于图2所示实施例将数据电压Vdt刷新阶段提前至阈值电压Vth检获阶段前，也就是说，采用同一时序启动数据电压Vdt刷新阶段与复位阶段，刷新后，数据电压Vdt暂存在图3、4所示实施例的暂存单元101。
下面结合图5a对图5、6所示实施例的像素电路的工作原理进行说明。
如图5a所示，EMn为当前像素行提供至发光控制电路70的发光控制信号，EMn+1为下一像素行提供至发光控制电路70的发光控制信号，AZn-1为上一像素行提供至阈值补偿电路50的补偿控制信号，AZn为当前像素行提供至阈值补偿电路50的补偿控制信号，Sn为当前像素行提供至写入电路60的写入控制信号。
在复位阶段t1，发光控制信号EMn、写入控制信号Sn和补偿控制信号AZn均为高电平，从而第二十四晶体管T24、第二十三晶体管T23以及第七晶体管T7均关断，上一像素行的补偿控制信号AZn-1和下一像素行的发光控制信号EMn+1为低电平，从而第四晶体管T4、第五晶体管T5、第六晶体管T6以及第十七晶体管T17均导通，第一电压Vinit通过第四晶体管T4、第五晶体管T5和第十七晶体管T17分别写入第一节点N1和有机电致 发光二极管OLED的阳极，以对第一节点N1和有机电致发光二极管OLED的阳极进行复位，第二电压Vref2通过第六晶体管T6写入第二节点N2，以对第二节点N2进行复位。
在阈值电压Vth检获阶段t2，本阶段又可分为t21和t22两个阶段，在t21阶段，发光控制信号EMn、写入控制信号Sn以及下一像素行的发光控制信号EMn+1均为高电平，从而第七晶体管T7、第四晶体管T4、第二十四晶体管T24均关断，补偿控制信号AZn以及上一像素行的补偿控制信号AZn-1为低电平，从而第二十三晶体管T23以及第五晶体管T5、第六晶体管T6以及第十七晶体管T17均导通，第二电压Vref2通过第六晶体管T6写入第二节点N2，第一节点N1写入Vdd-Vth,其中，Vdd为供电电源VDD的电压，此时第一电容C1存储的电压为Vdd-Vth-Vref2，在t22阶段，上一像素行的补偿控制信号AZn-1变为高电平，第五晶体管T5、第六晶体管T6以及第十七晶体管T17均关断。
在数据电压Vdt刷新阶段t3，发光控制信号EMn、补偿控制信号AZn、上一像素行的补偿控制信号AZn-1以及下一像素行的发光控制信号EMn+1均为高电平，从而第四晶体管T4、第五晶体管T5、第六晶体管T6、第十七晶体管T17、第二十四晶体管T24以及第二十三晶体管T23均关断，写入控制信号Sn为低电平，从而第七晶体管T7导通，数据电压Vdt通过第七晶体管T7写入第二节点N2，此时由于第一电容C1的自举作用，第一节点N1的电压抬高至Vdd-Vth+Vdt，驱动晶体管即第二十二晶体管T22导通。
在驱动阶段t4，写入控制信号Sn、补偿控制信号AZn、上一像素行的补偿控制信号AZn-1以及下一像素行的发光控制信号EMn+1均为高电平，从而第四晶体管T4、第五晶体管T5、第六晶体管T6、第十七晶体管T17、第七晶体管T7以及第二十三晶体管T23均关断，发光控制信号EMn为低电平，第二十四晶体管T24导通，此时驱动晶体管即第二十二晶体管T22的栅极电压由第一电容C3保持为Vdd-Vth+Vdt，驱动晶体管即第二十二晶体管T22导通，从而在发光控制单元70的控制下，驱动晶体管即第二十二晶体管T22可根据包括数据电压Vdt、驱动晶体管即第二十二晶体管T22的阈值电压Vth以及供电电源电压Vdd的信息控制流向有机电致发光二极管OLED的电流大小，进而控制有机电致发光二极管OLED的发光亮度。
需要说明的是，上述是结合图5a对图5所示实施例的像素电路的工作原理的说明，由于图6所示实施例与图5所示实施例的不同仅在于第二电容C2的电连接至位置不同，其他具体工作原理与图5实施例相同，此处不再赘述。
由此，图5和图6所示实施例通过相邻像素行的时序控制信号来控制第四晶体管T4、第五晶体管T5、第六晶体管T6和第十七晶体管T17，有效实现复位电路功能，进而实现良好的电路初始化复位效果，提高阈值电压检获以及补偿精度。
下面结合图7a对图7所示实施例的像素电路的工作原理进行说明。其中，需要说明的 是，图7所示实施例中的暂存单元101结构(图中未示出)以及其电连接至关系与图3和图4实施例相同。
如图7a所示，EMn为当前像素行提供至发光控制电路70的发光控制信号，AZn-1为上一像素行提供至阈值补偿电路50的补偿控制信号，AZn为当前像素行提供至阈值补偿电路50的补偿控制信号，Sn为当前像素行提供至写入电路60的写入控制信号。
在复位阶段(数据电压Vdt刷新阶段)t1，发光控制信号EMn、补偿控制信号AZn均为高电平，从而第二十四晶体管T24、第二十三晶体管T23均关断，上一像素行的补偿控制信号AZn-1和写入控制信号Sn为低电平，从而第八晶体管T8、第九晶体管T9、第十晶体管T10以及第十七晶体管T17均导通，第一电压Vinit通过第八晶体管T8和第十七晶体管T17分别写入第一节点N1和有机电致发光二极管OLED的阳极，以对第一节点N1和有机电致发光二极管OLED的阳极进行复位，第二电压Vref2通过第九晶体管T9写入第二节点N2，以对第二节点N2进行复位，数据电压Vdt1通过第十晶体管T10写入暂存单元101，并由暂存单元101保持。
在阈值电压Vth检获阶段t2，本阶段又可分为t21和t22两个阶段，在t21阶段，发光控制信号EMn、写入控制信号Sn均为高电平，从而第八晶体管T8、第十晶体管T10、第十七晶体管T17、第二十四晶体管T24以及暂存单元101均关断，补偿控制信号AZn以及上一像素行的补偿控制信号AZn-1为低电平，从而第二十三晶体管T23以及第九晶体管T9均导通，第二电压Vref2通过第九晶体管T9写入第二节点N2，第一节点N1写入Vdd-Vth,其中，Vdd为供电电源VDD的电压，此时第三电容C3存储的电压为Vdd-Vth-Vref2，在t22阶段，上一像素行的补偿控制信号AZn-1变为高电平，第九晶体管T9关断。
在驱动阶段t4，补偿控制信号AZn、上一像素行的补偿控制信号AZn-1以及写入控制信号Sn均为高电平，从而第九晶体管T9、第八晶体管T8、第十晶体管T10、第十七晶体管T17以及第二十三晶体管T23均关断，发光控制信号EMn为低电平，从而第二十四晶体管T24以及暂存单元101导通，数据电压Vdt通过暂存单元101写入第二节点N2，此时由于第三电容C3的自举作用，第一节点N1的电压抬高至Vdd-Vth+Vdt，驱动晶体管即第二十二晶体管T22导通，从而在发光控制单元70的控制下，驱动晶体管即第二十二晶体管T22可根据包括数据电压Vdt、驱动晶体管即第二十二晶体管T22的阈值电压Vth以及供电电源电压Vdd的信息控制流向有机电致发光二极管OLED的电流大小，进而控制有机电致发光二极管OLED的发光亮度。
由此，图7实施例与图3和图4所示实施例相比，利用上一像素行的补偿控制信号Azn-1，仅通过一个第九晶体管T9就可以实现图3和图4所示实施例中的第二晶体管T2和第三晶体管T3的功能，进而达到简化像素电路的目的。
下面结合图8a对图8所示实施例的像素电路的工作原理进行说明。
如图8a所示，EMn为当前像素行提供至发光控制电路70的发光控制信号，AZn为当前像素行提供至阈值补偿电路50的补偿控制信号，Sn为当前像素行提供至写入电路60的写入控制信号。
在复位阶段(数据电压Vdt刷新阶段)t1，发光控制信号EMn、补偿控制信号AZn均为高电平，从而第十六晶体管T16、第二十四晶体管T24、第二十三晶体管T23均关断，写入控制信号Sn为低电平，从而第十三晶体管T13、第十四晶体管T14、第十五晶体管T15以及第十七晶体管T17均导通，第一电压Vinit通过第十四晶体管T14和第十七晶体管T17分别写入第一节点N1和有机电致发光二极管OLED的阳极，以对第一节点N1和有机电致发光二极管OLED的阳极进行复位，数据电压Vdt通过第十三晶体管T13写入第二节点N2，以对第二节点N2进行复位，并且，数据电压Vdt通过第十五晶体管T15写入第七电容C7的一端，并由第七电容C7保持。
在阈值电压Vth检获阶段t2，发光控制信号EMn、写入控制信号Sn均为高电平，从而第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十七晶体管T17、第二十四晶体管T24以及第十六晶体管T16均关断，补偿控制信号AZn为低电平，从而第二十三晶体管T23以及第二十五晶体管T25均导通，第二电压Vref2通过第二十五晶体管T25写入第二节点N2，第一节点N1写入Vdd-Vth,其中，Vdd为供电电源VDD的电压，此时第六电容C6存储的电压为Vdd-Vth-Vref2。
在驱动阶段t4，补偿控制信号AZn以及写入控制信号Sn均为高电平，从而第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十七晶体管T17以及第二十三晶体管T23、第二十五晶体管T25均关断，发光控制信号EMn为低电平，从而第二十四晶体管T24以及第十六晶体管T16导通，由第七电容C7保持的数据电压Vdt通过第十六晶体管T16写入第二节点N2，此时由于第六电容C6的自举作用，第一节点N1的电压抬高至Vdd-Vth+Vdt，驱动晶体管即第二十二晶体管T22导通，从而在发光控制单元70的控制下，驱动晶体管即第二十二晶体管T22可根据包括数据电压Vdt、驱动晶体管即第二十二晶体管T22的阈值电压Vth以及供电电源电压Vdd的信息控制流向有机电致发光二极管OLED的电流大小，进而控制有机电致发光二极管OLED的发光亮度。
由此，图8所示实施例在复位阶段通过数据电压Vdt作为第二节点N2的复位基准电压，可实现良好的电路初始化复位效果，进而提高阈值电压检获以及补偿精度。
下面结合图9a对图9和图10所示实施例的像素电路的工作原理进行说明。
如图9a所示，EMn-1为上一像素行提供至发光控制电路70的发光控制信号，EMn为当前像素行提供至发光控制电路70的发光控制信号，AZn为当前像素行提供至阈值补偿电 路50的补偿控制信号，AZn+1为下一像素行提供至阈值补偿电路50的补偿控制信号，Sn为当前像素行提供至写入电路60的写入控制信号。
在复位阶段t1，上一像素行的发光控制信号EMn-1、下一像素行的补偿控制信号AZn+1以及写入控制信号Sn均为高电平，从而第二十一晶体管T21、第二十晶体管T20、第七晶体管T7均关断，当前像素行的发光控制信号EMn、当前像素行的补偿控制信号AZn为低电平，从而第十八晶体管T18、第十九晶体管T19、第二十三晶体管T23以及第二十四晶体管T24均导通，第一电压Vinit通过第十九晶体管T19、第二十四晶体管T24、第二十三晶体管T23写入第一节点N1，以对第一节点N1进行复位，第一电压Vinit通过第十九晶体管T19写入有机电致发光二极管OLED的阳极，以对有机电致发光二极管OLED的阳极进行复位。
在阈值电压Vth检获阶段t2，当前像素行的发光控制信号EMn、上一像素行的发光控制信号EMn-1、写入控制信号Sn均为高电平，从而第七晶体管T7、第二十四晶体管T24、第二十晶体管T20均关断，当前像素行的补偿控制信号AZn以及下一像素行的补偿控制信号AZn+1为低电平，从而第十八晶体管T18、第十九晶体管T19、第二十三晶体管T23以及第二十一晶体管T21均导通，第二电压Vref2通过第十八晶体管T18写入第二节点N2，第一节点N1写入Vdd-Vth,其中，Vdd为供电电源VDD的电压，此时第一电容C1存储的电压为Vdd-Vth-Vref2。
在数据电压Vdt刷新阶段t3，当前像素行的发光控制信号EMn、当前像素行的补偿控制信号AZn、从而第十八晶体管T18、第十九晶体管T19、第二十四晶体管T24、第二十三晶体管T23均关断，写入控制信号Sn以及下一像素行的补偿控制信号AZn+1为低电平，上一像素行的发光控制信号EMn-1均为低电平，从而第七晶体管T7、第二十一晶体管T21以及第二十晶体管T20均导通，数据电压Vdt通过第七晶体管T7写入第二节点N2，此时由于第一电容C1的自举作用，第一节点N1的电压抬高至Vdd-Vth+Vdt，驱动晶体管即第二十二晶体管T22导通。
在驱动阶段t4，下一像素行的补偿控制信号AZn+1、当前像素行的补偿控制信号AZn以及写入控制信号Sn均为高电平，从而第七晶体管T7、第二十一晶体管T21、第十八晶体管T18、第十九晶体管T19以及第二十三晶体管T23均关断，上一像素行的发光控制信号EMn-1、当前像素行的发光控制信号EMn为低电平，从而第二十四晶体管T24以及第二十晶体管T20导通，驱动晶体管即第二十二晶体管T22的栅极电压由第一电容保持在Vdd-Vth+Vdt，驱动晶体管即第二十二晶体管T22导通，从而在发光控制单元70的控制下，驱动晶体管即第二十二晶体管T22可根据包括数据电压Vdt、驱动晶体管即第二十二晶体管T22的阈值电压Vth以及供电电源电压Vdd的信息控制流向有机电致发光二极管OLED 的电流大小，进而控制有机电致发光二极管OLED的发光亮度。
需要说明的是，上述是结合图9a对图9所示实施例的像素电路的工作原理的说明，由于图10所示实施例与图9所示实施例的不同仅在于第二电容C2的电连接至位置不同，其他具体工作原理与图9实施例相同，此处不再赘述。
由此，图9和图10所示实施例通过设置阻断单元402，在复位阶段临时阻断供电电源与电源vss之间的直流通路，从而可防止有机电致发光二极管OLED发光和避免无效直流功耗。
由此，通过上述图2-10所示实施例的像素电路，通过复位电路对第一节点和第二节点进行复位，可在不增加新的驱动时序的前提下，均可实现良好的电路初始化复位效果，进而可提高阈值电压检获以及补偿精度。
综上，根据本公开实施例的像素电路，通过写入电路接收写入控制信号，并根据写入控制信号向存储电容电路写入数据电压，通过复位电路接收复位控制信号，并根据复位控制信号对第一节点和第二节点进行复位，或者，通过复位电路接收写入控制信号和/或相邻像素行的时序控制信号，并根据写入控制信号和/或相邻像素行的时序控制信号对第一节点和第二节点进行复位，通过阈值补偿电路接收补偿控制信号，并根据补偿控制信号向第一节点写入补偿电压，其中，补偿电压至少包括驱动晶体管的阈值电压，通过发光控制电路接收发光控制信号，并根据发光控制信号控制发光元件进行发光工作，其中，驱动晶体管根据第一节点的电压控制发光元件的发光，在驱动阶段第一节点的电压为数据电压与补偿电压相叠加而产生的电压。由此，本公开实施例的像素电路，通过复位电路对第一节点和第二节点进行复位，可在不增加新的驱动时序的前提下，实现良好的电路初始化复位效果，进而可提高阈值电压检获以及补偿精度。
基于上述实施例的像素电路，本公开实施例还提出一种显示面板，包括前述的像素电路。
根据本公开实施例的显示面板，通过设置的像素电路，可在不增加新的驱动时序的前提下，实现良好的电路初始化复位效果，进而可提高阈值电压检获以及补偿精度。
基于上述实施例的像素电路，本公开实施例还提出一种像素电路的驱动方法。
图11为根据本公开实施例的像素电路的驱动方法的流程示意图。如图11所示，本公开实施例的像素电路的驱动方法包括以下步骤：
S1，接收写入控制信号，并根据写入控制信号向存储电容电路写入数据电压。
S2，接收复位控制信号，并根据复位控制信号对第一节点和第二节点进行复位，或者，接收写入控制信号和/或相邻像素行的时序控制信号，并根据写入控制信号和/或相邻像素行的时序控制信号对第一节点和第二节点进行复位。
S3，接收补偿控制信号，并根据补偿控制信号向第一节点写入补偿电压，其中，补偿电压至少包括驱动晶体管的阈值电压。
S4，接收发光控制信号，并根据发光控制信号控制发光元件进行发光工作，其中，驱动晶体管根据第一节点的电压控制发光元件的发光，在驱动阶段第一节点的电压为数据电压与补偿电压相叠加而产生的电压。
需要说明的是，前述对像素电路实施例的解释说明也适用于该实施例的像素电路的驱动方法，此处不再赘述。
综上，根据本公开实施例的像素电路的驱动方法，首先接收写入控制信号，并根据写入控制信号向存储电容电路写入数据电压，然后接收复位控制信号，并根据复位控制信号对第一节点和第二节点进行复位，或者，接收写入控制信号和/或相邻像素行的时序控制信号，并根据写入控制信号和/或相邻像素行的时序控制信号对第一节点和第二节点进行复位，接收补偿控制信号，并根据补偿控制信号向第一节点写入补偿电压，其中，补偿电压至少包括驱动晶体管的阈值电压，接收发光控制信号，并根据发光控制信号控制发光元件进行发光工作，其中，驱动晶体管根据第一节点的电压控制发光元件的发光，在驱动阶段第一节点的电压为数据电压与补偿电压相叠加而产生的电压。由此，本公开实施例的像素电路的驱动方法，可在不增加新的驱动时序的前提下，实现良好的电路初始化复位效果，进而可提高阈值电压检获以及补偿精度。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的电路、片段或部分，并且本公开的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本公开的 实施例所属技术领域的技术人员所理解。
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电电连接至部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本公开的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本公开各个实施例中的各功能单元可以集成在一个处理电路中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个电路中。上述集成的电路既可以采用硬件的形式实现，也可以采用软件功能电路的形式实现。所述集成的电路如果以软件功能电路的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (19)

  1. 一种像素电路，其特征在于，包括：
    存储电容电路，所述存储电容电路的第一端电连接至第一节点，所述存储电容电路的第二端电连接至第二节点；
    发光元件；
    驱动晶体管，所述驱动晶体管的控制极电连接至所述第一节点；
    写入电路，所述写入电路电连接至所述存储电容电路，所述写入电路用于接收写入控制信号，并根据所述写入控制信号向所述存储电容电路写入数据电压；
    复位电路，所述复位电路电连接至所述第一节点和第二节点，所述复位电路用于接收复位控制信号，并根据所述复位控制信号对所述第一节点和所述第二节点进行复位，或者，用于接收写入控制信号和/或相邻像素行的时序控制信号，并根据所述写入控制信号和/或相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位；
    阈值补偿电路，所述阈值补偿电路电连接至所述第一节点和所述驱动晶体管，所述阈值补偿电路用于接收补偿控制信号，并根据补偿控制信号向所述第一节点写入补偿电压，其中，所述补偿电压至少包括所述驱动晶体管的阈值电压；
    发光控制电路，所述发光控制电路与所述驱动晶体管和所述发光元件电连接，所述发光控制电路用于接收发光控制信号，并根据所述发光控制信号控制所述发光元件进行发光工作，其中，所述驱动晶体管根据所述第一节点的电压控制所述发光元件的发光，在驱动阶段所述第一节点的电压为所述数据电压与所述补偿电压相叠加而产生的电压。
  2. 根据权利要求1所述的像素电路，其特征在于，所述复位电路配置为接收通过复位控制线提供的复位控制信号或者通过写入控制线提供的写入控制信号，并且所述复位电路包括：
    第一晶体管，所述第一晶体管的第一极电连接至所述第一节点，所述第一晶体管的第二极电连接至第一电源线，所述第一晶体管的控制极电连接至所述复位控制线或者所述写入控制线，其中，所述第一电源线用于向所述复位电路提供第一电压；
    第二晶体管，所述第二晶体管的第一极电连接至所述第二节点，所述第二晶体管的第二极电连接至第二电源线，所述第二晶体管的控制极电连接至所述复位控制线或者所述写入控制线，其中，所述第二电源线用于向所述复位电路提供第二电压。
  3. 根据权利要求2所述的像素电路，其特征在于，所述复位电路还包括电位保持单元， 所述电位保持单元与第二节点相连，所述复位电路用于接收所述补偿控制信号，并根据所述补偿控制信号向所述第二节点写入所述第二电压，其中，通过补偿控制线向所述电位保持单元提供所述补偿控制信号，所述电位保持单元包括：
    第三晶体管，所述第三晶体管的第一极电连接至所述第二节点，所述第三晶体管的第二极电连接至所述第二电源线，所述第三晶体管的控制极电连接至所述补偿控制线。
  4. 根据权利要求2或3所述的像素电路，其特征在于，所述写入电路配置为接收通过数据线提供的数据电压，并且所述复位电路配置为根据所述复位控制信号对所述第一节点和所述第二节点进行复位，其中
    所述写入电路包括第七晶体管，所述第七晶体管的第一极电连接至所述数据线，所述第七晶体管的第二极电连接至所述第二节点，所述第七晶体管的控制极电连接至所述写入控制线；
    所述存储电容电路包括第一电容和第二电容，其中，所述第一电容的一端电连接至所述第一节点，所述第一电容的另一端电连接至所述第二节点；所述第二电容的一端电连接至所述第一节点或所述第二节点，所述第二电容的另一端电连接至第三电源线，其中，所述第三电源线用于向所述存储电容电路提供第三电压。
  5. 根据权利要求2或3所述的像素电路，其特征在于，所述写入电路配置为接收通过数据线提供的数据电压，并且所述复位电路配置为根据所述写入控制信号向所述第一节点和所述第二节点写入第一电压和第二电压或者根据所述写入控制信号和相邻像素行的时序控制信号向所述第一节点和所述第二节点写入第一电压和第二电压，
    所述写入电路包括第十晶体管，所述第十晶体管的第一极电连接至所述数据线，所述第十晶体管的控制极电连接至所述写入控制线；
    所述存储电容电路包括第三电容和暂存单元，所述第三电容的一端电连接至所述第一节点，所述第三电容的另一端电连接至所述第二节点，所述暂存单元的第一端电连接至所述第二节点，所述暂存单元的第二端电连接至所述第十晶体管的第二极，所述暂存单元的控制端电连接至提供所述发光控制信号的发光控制线。
  6. 根据权利要求5所述的像素电路，其特征在于，所述暂存单元包括第四电容和第十一晶体管，其中，所述第十一晶体管的第一极电连接至所述第二节点，所述第十一晶体管的第二极电连接至所述第十晶体管的第二极，所述第十一晶体管的控制极电连接至所述发光控制线；所述第四电容的一端电连接至所述第十晶体管的第二极，所述第四电容的另一 端电连接至第三电源线，其中，所述第三电源线用于向所述暂存单元提供所述第三电压。
  7. 根据权利要求5所述的像素电路，其特征在于，所述暂存单元包括第五电容和第十二晶体管，其中，所述第五电容的一端电连接至所述第二节点，所述第五电容的另一端电连接至所述第十晶体管的第二极；所述第十二晶体管的第一极电连接至所述第五电容的另一端，所述第十二晶体管的第二极电连接至第三电源线，所述第十二晶体管的控制极电连接至所述发光控制线，其中，所述第三电源线用于向所述暂存单元提供所述第三电压。
  8. 根据权利要求1所述的像素电路，其特征在于，所述复位电路配置为根据所述相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位，所述相邻像素行的时序控制信号包括上一像素行的补偿控制信号和下一像素行的发光控制信号，所述复位电路包括：
    第四晶体管，所述第四晶体管的第一极电连接至所述第一节点，所述第四晶体管的控制极电连接至所述下一像素行的发光控制线；
    第五晶体管，所述第五晶体管的第一极电连接至所述第四晶体管的第二极，所述第五晶体管的第二极电连接至第一电源线，所述第五晶体管的控制极电连接至上一像素行的补偿控制线，其中，所述第一电源线用于向所述复位电路提供所述第一电压；
    第六晶体管，所述第六晶体管的第一极电连接至所述第二节点，所述第六晶体管的第二极电连接至第二电源线，所述第六晶体管的控制极电连接至所述上一像素行的补偿控制线，其中，所述第二电源线用于向所述复位电路提供所述第二电压。
  9. 根据权利要求8所述的像素电路，其特征在于，所述写入电路配置为接收通过数据线提供的数据电压，其中
    所述写入电路包括第七晶体管，所述第七晶体管的第一极电连接至所述数据线，所述第七晶体管的第二极电连接至所述第二节点，所述第七晶体管的控制极电连接至所述写入控制线；
    所述存储电容电路包括第一电容和第二电容，其中，所述第一电容的一端电连接至所述第一节点，所述第一电容的另一端电连接至所述第二节点；所述第二电容的一端电连接至所述第一节点或所述第二节点，所述第二电容的另一端电连接至第三电源线，其中，所述第三电源线用于向所述存储电容电路提供第三电压。
  10. 根据权利要求1所述的像素电路，其特征在于，所述复位电路配置为根据所述写 入控制信号和相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位，所述相邻像素行的时序控制信号包括上一像素行的补偿控制信号，所述复位电路包括：
    第八晶体管，所述第八晶体管的第一极电连接至所述第一节点，所述第八晶体管的第二极电连接至第一电源线，所述第八晶体管的控制极电连接至所述写入控制线，其中，所述第一电源线用于向所述复位电路提供所述第一电压；
    第九晶体管，所述第九晶体管的第一极电连接至所述第二节点，所述第九晶体管的第二极电连接至第二电源线，所述第九晶体管的控制极电连接至所述上一像素行的补偿控制线，其中，所述第二电源线用于向所述复位电路提供所述第二电压。
  11. 根据权利要求10所述的像素电路，其特征在于，所述写入电路配置为接收通过数据线提供的数据电压，并且所述复位电路配置为根据所述写入控制信号向所述第一节点和所述第二节点写入第一电压和第二电压或者根据所述写入控制信号和相邻像素行的时序控制信号向所述第一节点和所述第二节点写入第一电压和第二电压，
    所述写入电路包括第十晶体管，所述第十晶体管的第一极电连接至所述数据线，所述第十晶体管的控制极电连接至所述写入控制线；
    所述存储电容电路包括第三电容和暂存单元，所述第三电容的一端电连接至所述第一节点，所述第三电容的另一端电连接至所述第二节点，所述暂存单元的第一端电连接至所述第二节点，所述暂存单元的第二端电连接至所述第十晶体管的第二极，所述暂存单元的控制端电连接至提供所述发光控制信号的发光控制线。
  12. 根据权利要求11所述的像素电路，其特征在于，所述暂存单元包括第四电容和第十一晶体管，其中，所述第十一晶体管的第一极电连接至所述第二节点，所述第十一晶体管的第二极电连接至所述第十晶体管的第二极，所述第十一晶体管的控制极电连接至所述发光控制线；所述第四电容的一端电连接至所述第十晶体管的第二极，所述第四电容的另一端电连接至第三电源线，其中，所述第三电源线用于向所述暂存单元提供所述第三电压。
  13. 根据权利要求11所述的像素电路，其特征在于，所述暂存单元包括第五电容和第十二晶体管，其中，所述第五电容的一端电连接至所述第二节点，所述第五电容的另一端电连接至所述第十晶体管的第二极；所述第十二晶体管的第一极电连接至所述第五电容的另一端，所述第十二晶体管的第二极电连接至第三电源线，所述第十二晶体管的控制极电连接至所述发光控制线，其中，所述第三电源线用于向所述暂存单元提供所述第三电压。
  14. 根据权利要求1所述的像素电路，其特征在于，所述复位电路配置为接收通过写入控制线提供的写入控制信号，并且所述复位电路配置为根据所述写入控制信号向所述第一节点和所述第二节点写入第一电压和第二电压，所述写入电路配置为接收通过数据线提供的所述数据电压，其中，
    所述写入电路包括第十三晶体管，所述第十三晶体管的第一极电连接至所述数据线，所述第十三晶体管的第二极电连接至所述第二节点，所述第十三晶体管的控制极电连接至所述写入控制线；
    所述复位电路与所述写入电路共用所述第十三晶体管，所述复位电路还包括第十四晶体管，所述第十四晶体管的第一极电连接至所述第一节点，所述第十四晶体管的第二极电连接至第一电源线，所述第十四晶体管的控制极电连接至所述写入控制线，其中，所述第一电源线用于向所述复位电路提供所述第一电压；
    所述存储电容电路包括第六电容和暂存单元，其中，所述第六电容的一端电连接至所述第一节点，所述第六电容的另一端电连接至所述第二节点；所述暂存单元包括第七电容、第十五晶体管和第十六晶体管，所述第十五晶体管的第一极电连接至所述第二节点，所述第十五晶体管的第二极电连接至所述第七电容的一端，所述第十五晶体管的控制极电连接至所述写入控制线；所述第十六晶体管的第一极电连接至所述第二节点，所述第十六晶体管的第二极电连接至所述第七电容的一端，所述第十六晶体管的控制极电连接至提供所述发光控制信号的发光控制线；所述第七电容的另一端电连接至第三电源线，其中，所述第三电源线用于向所述暂存单元提供所述第三电压。
  15. 根据权利要求2-14中任一项所述的像素电路，其特征在于，所述复位电路还用于根据所述复位控制信号或所述写入控制信号或所述相邻像素行的时序控制信号对所述发光元件的阳极进行复位，其中，所述相邻像素行的时序控制信号为上一像素行的补偿控制信号，所述复位电路还包括：
    第十七晶体管，所述第十七晶体管的第一极电连接至所述发光元件的阳极，所述第十七晶体管的第二极电连接至所述第一电源线，所述第十七晶体管的控制极电连接至复位控制线或写入控制线或上一像素行的补偿控制线。
  16. 根据权利要求1所述的像素电路，其特征在于，所述复位电路还用于接收补偿控制信号，并根据所述补偿控制信号和相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位，其中，所述复位电路配置为接收通过所述补偿控制线提供的所述补偿控制信号，所述相邻像素行的时序控制信号包括上一像素行的发光控制信号和下一像素行的 补偿控制信号，所述复位电路包括：
    第十八晶体管，所述第十八晶体管的第一极与所述第二节点相连，所述第十八晶体管的第二极电连接至第二电源线，所述第十八晶体管的控制极电连接至当前像素行的补偿控制线，其中，所述第二电源线用于向所述复位电路提供第二电压；
    第十九晶体管，所述第十九晶体管的第一极电连接至所述发光控制电路，所述第十九晶体管的第二极电连接至第一电源线，所述第十九晶体管的控制极电连接至当前像素行的补偿控制线，其中，所述第一电源线用于向所述复位电路提供第一电压；
    阻断单元，所述阻断单元电连接在所述阈值补偿电路与所述驱动晶体管之间，或者电连接在所述驱动晶体管与供电电源之间，所述阻断单元还与上一像素行的发光控制线和下一像素行的补偿控制线相连，所述阻断单元用于根据所述上一像素行的发光控制信号和所述下一像素行的补偿控制信号导通或关断；
    其中，当所述复位电路对所述第一节点和所述第二节点进行复位时，所述第二电压通过所述第十八晶体管写入所述第二节点，所述阻断单元在所述上一像素行的发光控制信号和所述下一像素行的补偿控制信号的控制下导通，所述发光控制电路在所述发光控制信号的控制下导通，所述阈值补偿电路在所述补偿控制信号的控制下导通，所述第一电压通过所述第十九晶体管、所述发光控制电路和所述阈值补偿电路写入所述第一节点。
  17. 根据权利要求16所述的像素电路，其特征在于，所述阻断单元包括第二十晶体管和第二十一晶体管，其中
    所述第二十晶体管和所述第二十一晶体管的第一极均电连接至驱动晶体管的第二极并且第二十晶体管和所述第二十一晶体管的第二极均电连接至所述阈值补偿电路，或者所述第二十晶体管和所述第二十一晶体管的第一极均电连接至供电电源并且第二十晶体管和所述第二十一晶体管的第二极均电连接至在所述驱动晶体管的第一极，并且其中
    所述第二十晶体管的控制极与上一像素行的发光控制线相连，所述第二十一晶体管的控制极与下一像素行的补偿控制线相连。
  18. 一种显示面板，其特征在于，包括根据权利要求1-17中任一项所述的像素电路。
  19. 一种用于根据权利要求1-17中任一项所述的像素电路的驱动方法，其特征在于，包括：
    接收写入控制信号，并根据所述写入控制信号向存储电容电路写入数据电压；
    接收复位控制信号，并根据所述复位控制信号对第一节点和第二节点进行复位，或者， 接收写入控制信号和/或相邻像素行的时序控制信号，并根据所述写入控制信号和/或相邻像素行的时序控制信号对所述第一节点和所述第二节点进行复位；
    接收补偿控制信号，并根据补偿控制信号向所述第一节点写入补偿电压，其中，所述补偿电压至少包括驱动晶体管的阈值电压；
    接收发光控制信号，并根据所述发光控制信号控制发光元件进行发光工作，其中，所述驱动晶体管根据所述第一节点的电压控制所述发光元件的发光，在驱动阶段所述第一节点的电压为所述数据电压与所述补偿电压相叠加而产生的电压。
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