WO2021111994A1 - 基準電圧生成回路 - Google Patents

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Rohm Co Ltd
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    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/468—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC characterised by reference voltage circuitry, e.g. soft start, remote shutdown
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load

Definitions

  • the present invention relates to a reference voltage generation circuit that generates a reference voltage.
  • a reference voltage generation circuit called a bandgap reference circuit is known (see, for example, Patent Document 1).
  • the reference voltage generated by the reference voltage generation circuit disclosed in Patent Document 1 is a voltage based on the ground voltage and is a voltage determined by the bandgap reference voltage.
  • the bandgap reference voltage is a reference voltage obtained by using the bandgap voltage of the semiconductor.
  • the power transistor is an NDMOS transistor (N-type double diffusion MOS transistor)
  • the voltage itself applied to the HVNW is the power. Since it becomes the output voltage of the transistor, the voltage applied to the HVNW fluctuates due to the switching of the power transistor. Then, the voltage fluctuation propagates as noise by capacitive coupling.
  • the power transistor is an NDMOS transistor, for example, the voltage itself applied to the HVNW by the regenerative current becomes a negative voltage. When this happens, the parasitic collector current of the parasitic transistor PTR will flow.
  • the reference voltage generation circuit disclosed in Patent Document 1 has a configuration in which the HVNW corresponding to the back gate of the differential pair transistor in the amplifier and the HVNW corresponding to the anode of the diode are not connected to the power supply voltage. It was.
  • the reference voltage generation circuit disclosed in the present specification includes a bandgap reference circuit that generates a first reference voltage that depends on a bandgap reference voltage and a power supply voltage, and converts the first reference voltage into a second reference voltage.
  • the second reference voltage depends on the bandgap reference voltage and the ground voltage, and the ground voltage is lower than the power supply voltage (first configuration).
  • the conversion circuit includes an amplifier, and the output end of the bandgap reference circuit and the first input end of the amplifier are connected without a resistance element (first configuration). 2 configuration) may be used.
  • the conversion circuit includes a first transistor provided between a first application end to which the power supply voltage is applied and a second input end of the amplifier, and the amplifier.
  • a second transistor provided between the second input end and the second application end to which the ground voltage is applied is further provided, and the control end of the first transistor is connected to the first application end.
  • the second reference voltage or the divided voltage of the second reference voltage may be supplied to the control end of the second transistor (third configuration).
  • the gate length of the first transistor and the gate length of the second transistor may be longer than the gate length of the transistor inside the amplifier (fourth configuration).
  • the gate length of the first transistor and the gate length of the second transistor may each be 5 ⁇ m or more (fifth configuration).
  • the gate length of the first transistor and the gate length of the second transistor may be substantially the same (sixth configuration).
  • the conversion circuit further includes a third transistor provided between the second input end of the amplifier and the second transistor, and the conversion circuit further includes a third transistor.
  • a configuration in which a bias voltage is supplied to the control end of the third transistor may be used.
  • the semiconductor device disclosed in the present specification has a configuration (eighth configuration) including a reference voltage generation circuit having any of the first to seventh configurations described above.
  • FIG. 1 The figure which shows the reference voltage generation circuit which concerns on one Embodiment
  • Cross-sectional perspective view schematically showing a structural example of a semiconductor device Cross-sectional perspective view schematically showing a structural example of a semiconductor device
  • a MOS transistor is a semiconductor whose gate structure is "a layer made of a semiconductor such as a conductor or polysilicon having a small resistance value", an “insulating layer”, and a "P-type, N-type, or intrinsic semiconductor".
  • a field effect transistor consisting of at least three layers of "layers”. That is, the gate structure of the MOS transistor is not limited to the three-layer structure of metal, oxide, and semiconductor.
  • the reference voltage means a voltage that is constant in an ideal state, and is actually a voltage that can fluctuate slightly due to a temperature change or the like.
  • FIG. 1 is a diagram showing a reference voltage generation circuit according to an embodiment.
  • the reference voltage generation circuit 1 includes a bandgap reference circuit 2 and a conversion circuit 3.
  • the bandgap reference circuit 2 generates the first reference voltage VREF1.
  • the first reference voltage VREF1 depends on the bandgap reference voltage and the power supply voltage VCS.
  • the first reference voltage VREF1 is a voltage with reference to the power supply voltage VCS, and is a voltage determined by the bandgap reference voltage.
  • the bandgap reference voltage is a reference voltage obtained by using the bandgap voltage of the semiconductor.
  • the conversion circuit 3 converts the first reference voltage VREF1 into the second reference voltage VREF2.
  • the second reference voltage VREF2 depends on the bandgap reference voltage and the ground voltage VSS.
  • the second reference voltage VREF2 is a voltage with reference to the ground voltage VSS, and is a voltage determined by the bandgap reference voltage.
  • the ground voltage VSS is a voltage lower than the power supply voltage VCS.
  • the bandgap reference circuit 2 is configured to generate the first reference voltage VREF1 based on the power supply voltage VCS. Therefore, all HVNWs used to form the bandgap reference circuit 2 can be connected to the power supply voltage VCS. As a result, adverse effects due to noise and parasitic current can be avoided.
  • the reference voltage generation circuit 1 includes the conversion circuit 3, it is possible to generate the second reference voltage VREF2, which is a voltage based on the ground voltage VSS, while avoiding adverse effects due to noise and parasitic current. Since the second reference voltage VREF2 is a voltage based on the ground voltage VSS, it can be widely used in other circuits without limitation.
  • FIG. 2 is a diagram showing a first configuration example of the reference voltage generation circuit 1.
  • the reference voltage generation circuit 1A which is the first configuration example of the reference voltage generation circuit 1, includes a bandgap reference circuit 2A and a conversion circuit 3A.
  • the bandgap reference circuit 2A is an example of the bandgap reference circuit 2 in FIG. 1
  • the conversion circuit 3A is an example of the conversion circuit 3 in FIG.
  • the bandgap reference circuit 2A includes resistors R1 to R3 (all are poly resistors), NPN bipolar transistors Q1 and Q2, and an operational amplifier AMP1.
  • the NPN bipolar transistors Q1 and Q2 are diode-connected and function as diodes.
  • the first power supply end of the operational amplifier AMP1 is connected to the application end of the power supply voltage VCS.
  • the second power supply end of the operational amplifier AMP1 is connected to the application end of the ground voltage VSS.
  • Both the first end of the resistor R1 and the first end of the resistor R2 are connected to the output end of the operational amplifier AMP1.
  • Both the second end of the resistor R1 and the emitter of the NPN bipolar transistor Q1 are connected to the non-inverting input end (+) of the operational amplifier AMP1.
  • Both the second end of the resistor R2 and the first end of the resistor R3 are connected to the inverting input end ( ⁇ ) of the operational amplifier AMP1.
  • the second end of the resistor R3 is connected to the emitter of the NPN bipolar transistor Q2.
  • the base and collector of each of the NPN bipolar transistors Q1 and Q2 are connected to the application end of the power supply voltage VCS.
  • the output end of the operational amplifier AMP1 is the output end of the bandgap reference circuit 2A.
  • the first reference voltage VREF1 is output from the output end of the operational amplifier AMP1.
  • the conversion circuit 3A includes resistors R11 to R14 (all are poly resistors), an N-channel type MOS transistor Q11, and an operational amplifier AMP11.
  • the conversion circuit 3A is a differential amplifier circuit using the operational amplifier AMP11.
  • the first power supply end of the operational amplifier AMP11 is connected to the application end of the power supply voltage VCS.
  • the second power supply end of the operational amplifier AMP11 is connected to the application end of the ground voltage VSS.
  • the first end of the resistor R11 is the input end of the conversion circuit 3A, and the first reference voltage VREF1 is supplied. Both the second end of the resistor R11 and the first end of the resistor R12 are connected to the inverting input end ( ⁇ ) of the operational amplifier AMP11. The second end of the resistor R12 is connected to the output end of the operational amplifier AMP11. The first end of the resistor R13 is connected to the application end of the power supply voltage VCS. Both the second end of the resistor R13 and the first end of the resistor R14 are connected to the non-inverting input end (+) of the operational amplifier AMP11. The second end of the resistor R14 is connected to the drain of the N-channel type MOS transistor Q11.
  • the source and back gate of the N-channel type MOS transistor Q11 are connected to the application end of the ground voltage VSS.
  • a gate voltage VSW which is a signal for switching on / off of the N-channel type MOS transistor Q11, is supplied to the gate of the N-channel type MOS transistor Q11. By turning off the N-channel type MOS transistor Q11, the steady current of the conversion circuit 3A can be cut.
  • the output end of the operational amplifier AMP11 is the output end of the reference voltage generation circuit 1A.
  • the second reference voltage VREF2 is output from the output end of the operational amplifier AMP11.
  • the second reference voltage VREF2 output from the reference voltage generation circuit 1A is the following equation (1). It is represented by.
  • the BGR in the equation (1) is a bandgap reference voltage. VREF2 ⁇ BGR ⁇ r2 / r1 ... (1)
  • a resistor R11 is provided between the output end of the bandgap reference circuit 2A and the inverting input end (-) of the operational amplifier AMP11. That is, since the resistor R11 through which the current flows is provided as the load to which the bandgap reference voltage BGR is supplied, the reference voltage generation circuit 1A is a circuit that has room for improvement from the viewpoint of current consumption.
  • FIG. 3 is a diagram showing a second configuration example of the reference voltage generation circuit 1.
  • the reference voltage generation circuit 1B which is a second configuration example of the reference voltage generation circuit 1, includes a bandgap reference circuit 2A and a conversion circuit 3B.
  • the conversion circuit 3B is also an example of the conversion circuit 3 in FIG. 1 in the same manner as the conversion circuit 3A described above.
  • the conversion circuit 3B includes an operational amplifier AMP21, resistors R21 and R22 (both are poly resistors), and a P-channel type MOS transistor Q21.
  • the first power supply end of the operational amplifier AMP21 is connected to the application end of the power supply voltage VCS.
  • the second power supply end of the operational amplifier AMP21 is connected to the application end of the ground voltage VSS.
  • the non-inverting input end (+) of the operational amplifier AMP21 is the input end of the conversion circuit 3B, and the first reference voltage VREF1 is supplied.
  • the output end of the operational amplifier AMP21 is connected to the gate of the P-channel type MOS transistor Q21.
  • the first end of the resistor R21 is connected to the application end of the power supply voltage VCS and the back gate of the P-channel type MOS transistor Q21.
  • the second end of the resistor R21 is connected to the inverting input end ( ⁇ ) of the operational amplifier AMP21 and the source of the P-channel type MOS transistor Q21.
  • the drain of the P-channel type MOS transistor Q21 is connected to the first end of the resistor R22.
  • the second end of resistor R22 is connected to the ground voltage VSS.
  • connection node between the drain of the P-channel type MOS transistor Q21 and the first end of the resistor R22 is the output end of the reference voltage generation circuit 1B.
  • the second reference voltage VREF2 is output from the connection node between the drain of the P-channel type MOS transistor Q21 and the first end of the resistor R22.
  • the first reference voltage VREF1 is supplied to the second end of the resistor R21, and the potential difference between both ends of the resistor R21 becomes the bandgap reference voltage. Therefore, the value of the current flowing through the resistor R21 is the value obtained by dividing the bandgap reference voltage by the resistance value of the resistor R21. Therefore, assuming that the resistance value of the resistor R21 is r1 and the resistance value of the resistor R22 is r2, the second reference voltage VREF2 output from the reference voltage generation circuit 1B is represented by the following equation (2).
  • the BGR in the equation (2) is the bandgap reference voltage
  • the ISUB is the current flowing through the substrate.
  • the reference voltage generation circuit 1B is a circuit that has room for improvement from the viewpoint of temperature characteristics because the second reference voltage VREF2 is affected by the current ISUB flowing through the substrate.
  • FIG. 4 is a diagram showing a third configuration example of the reference voltage generation circuit 1.
  • the reference voltage generation circuit 1C which is a third configuration example of the reference voltage generation circuit 1, includes a bandgap reference circuit 2A and a conversion circuit 3A.
  • the conversion circuit 3C is also an example of the conversion circuit 3 in FIG. 1 in the same manner as the conversion circuits 3A and 3B described above.
  • the conversion circuit 3C includes N-channel type MOS transistors Q31 and Q32, an operational amplifier AMP31, and resistors R31 and R32 (both are poly resistors).
  • the first power supply end of the operational amplifier AMP31 is connected to the application end of the power supply voltage VCS.
  • the second power supply end of the operational amplifier AMP31 is connected to the application end of the ground voltage VSS.
  • the inverting input end (-) of the operational amplifier AMP31 is the input end of the conversion circuit 3C, and the first reference voltage VREF1 is supplied.
  • the drain and gate of the N-channel MOS transistor Q31 are connected to the application end of the power supply voltage VCS.
  • the source and back gate of the N-channel MOS transistor Q31 and the drain of the N-channel MOS transistor Q32 are connected to the non-inverting input end (+) of the operational amplifier AMP31.
  • the source and back gate of the N-channel type MOS transistor Q32 are connected to the ground voltage VSS.
  • the output end of the operational amplifier AMP31 is the output end of the reference voltage generation circuit 1C.
  • the second reference voltage VREF2 is output from the output end of the operational amplifier AMP31.
  • the output end of the operational amplifier AMP31 is connected to the first end of the resistor R31.
  • the second end of the resistor R31 is connected to the first end of the resistor R32 and the gate of the N-channel type MOS transistor Q32.
  • the second end of resistor R32 is connected to the ground voltage VSS.
  • the output end of the MOSFET AMP31 may be directly connected to the gate of the N-channel MOS transistor Q32 without providing the resistor r31 and the resistor R32. That is, the second reference voltage VREF2 may be supplied to the gate of the N-channel type MOS transistor Q32 instead of dividing the second reference voltage VREF2.
  • the drain current of the N-channel type MOS transistor Q31 and the drain current of the N-channel type MOS transistor Q32 are the same.
  • the N-channel type MOS transistors Q31 and Q32 have the characteristics shown in FIG. That is, if the gate-source voltage of the N-channel MOS transistor is constant in each of the N-channel MOS transistors Q31 and Q32, N will occur in the saturation region regardless of the drain-source voltage of the N-channel MOS transistor Q32.
  • the drain current of the channel type MOS transistor is made to be substantially constant, and the N channel type MOS transistors Q31 and Q32 are made to have substantially the same characteristics. As a result, the equation (3) described later is established.
  • the channel lengths of the N-channel MOS transistors Q31 and Q32 are lengthened so that the N-channel MOS transistors Q31 and Q32 both have the characteristics shown in FIG. 4, and the shapes of the N-channel MOS transistors Q31 and Q32 are substantially the same. ing.
  • the channel lengths of the N-channel type MOS transistors Q31 and Q32 may be longer than the gate length of the transistors inside the operational amplifier AMP31.
  • the second reference voltage VREF2 for example, if the gate lengths of the N-channel MOS transistors Q31 and Q32 are set to 5 ⁇ m or more, the drain currents of the N-channel MOS transistors Q31 and Q32 will increase in the saturation region. The degree of constant constant becomes good, and the accuracy of the second reference voltage VREF2 becomes good.
  • the gate length of the N-channel type MOS transistor Q31 and the gate length of the N-channel type MOS transistor Q32 may be substantially the same.
  • the first reference voltage VREF1 is supplied to the source of the N-channel type MOS transistor Q31, and the gate-source voltage of the N-channel type MOS transistor Q31 becomes the band gap reference voltage.
  • the gate-source voltage of the N-channel type MOS transistor Q31 becomes a divided voltage of the second reference voltage VREF2. Therefore, assuming that the resistance value of the resistor R31 is r1 and the resistance value of the resistor R32 is r2, the second reference voltage VREF2 output from the reference voltage generation circuit 1C is represented by the following equation (3).
  • the BGR in the equation (3) is a bandgap reference voltage. VREF2 ⁇ BGR ⁇ (r1 + r2) / r2 ... (3)
  • FIG. 6 is a diagram showing a fourth configuration example of the reference voltage generation circuit 1.
  • the reference voltage generation circuit 1D which is the fourth configuration example of the reference voltage generation circuit 1, includes a bandgap reference circuit 2A and a conversion circuit 3D.
  • the conversion circuit 3D is also an example of the conversion circuit 3 in FIG. 1 in the same manner as the conversion circuits 3A to 3C described above.
  • the conversion circuit 3D in FIG. 6 has a configuration in which an N-channel type MOS transistor Q33 is added to the conversion circuit 3C in FIG.
  • the N-channel type MOS transistor Q33 is provided between the N-channel type MOS transistor Q31 and the N-channel type MOS transistor Q32.
  • the drain of the N-channel type MOS transistor Q33 is connected to the source and back gate of the N-channel type MOS transistor Q31 and the non-inverting input end (+) of the operational amplifier AMP31.
  • the source and back gate of the N-channel type MOS transistor Q33 are connected to the drain of the N-channel type MOS transistor Q32.
  • a predetermined bias voltage VB is supplied to the gate of the N-channel type MOS transistor Q33.
  • the conversion circuit 3D in FIG. 6 can suppress fluctuations in the drain-source voltage of each of the N-channel type MOS transistors Q31 and Q32 even when the power supply voltage VCS fluctuates. .. Therefore, the reference voltage generation circuit 1D shown in FIG. 6 has improved stability of the second reference voltage VREF2 as compared with the reference voltage generation circuit 1C shown in FIG.
  • the conversion circuit 3D in FIG. 6 can suppress fluctuations in the drain-source voltage of each of the N-channel type MOS transistors Q31 and Q32 even when the power supply voltage VCS fluctuates. Therefore, although it depends on the required accuracy of the second reference voltage VREF2, the reference voltage generation circuit 1D shown in FIG. 6 can be configured so that the channel lengths of the N-channel type MOS transistors Q31 and Q32 are not lengthened. ..
  • FIG. 7 (a) to 7 (c) are block diagrams showing each example of a semiconductor device including the reference voltage generation circuit 1.
  • the semiconductor device 10A of FIG. 7A includes at least one of a D / A converter 11 and an A / D converter 12 in addition to the reference voltage generation circuit 1.
  • the D / A converter 11 converts the digital signal DIN into an analog voltage VOUT.
  • the second reference voltage VREF2 output from the reference voltage generation circuit 1 is supplied to the reference voltage terminal of the D / A converter 11.
  • the A / D converter 12 converts the analog voltage VIN into a digital signal DOUT.
  • the second reference voltage VREF2 output from the reference voltage generation circuit 1 is supplied to the reference voltage terminal of the A / D converter 12.
  • Examples of the semiconductor device 10A include DSPs (digital signal processing devices) for audio and other applications, microcomputers, ASICs (Application Specified ICs), FPGAs (Field Programmable Gate Arrays), and the like.
  • the semiconductor device 10B of FIG. 7B is a control circuit of a DC / DC converter.
  • the semiconductor device 10B includes an error amplifier 13, a pulse modulator 14, and a driver 15 in addition to the reference voltage generation circuit 1.
  • the error amplifier 13 outputs an error voltage VERR which is a voltage obtained by amplifying the error between the feedback voltage VFB corresponding to the output voltage of the DC / DC converter and the second reference voltage VREF2.
  • the pulse modulator 14 generates a pulse signal SPWM having a duty ratio corresponding to the error voltage VERR output from the error amplifier 13.
  • the driver 15 drives a switching transistor (not shown) of the DC / DC converter based on the pulse signal SPWM.
  • the topology and control method of the DC / DC converter are not limited.
  • the semiconductor device 10B may include at least one of a circuit that generates a feedback voltage VFB and a switching transistor.
  • the semiconductor device 10C of FIG. 7C is a control circuit of a linear regulator.
  • the semiconductor device 10C includes an error amplifier 16, an output transistor 17, and voltage dividing resistors 18 and 19 in addition to the reference voltage generation circuit 1.
  • the voltage dividing resistors 18 and 19 generate a feedback voltage VFB corresponding to the output voltage of the linear regulator.
  • the error amplifier 16 outputs an error voltage VERR which is a voltage obtained by amplifying the error between the feedback voltage VFB corresponding to the output voltage of the linear regulator and the second reference voltage VREF2.
  • the output transistor 17 is driven according to the error voltage VERR.
  • At least one of the circuit (voltage dividing resistors 18 and 19) for generating the feedback voltage VFB and the output transistor 19 may be provided outside the semiconductor device 10C.
  • the reference voltage generation circuit 1 can be used in various semiconductor devices.
  • each circuit element constituting the reference voltage generation circuit 1 is preferably formed inside an N-type well to which the power supply voltage VCS is applied. As a result, it is possible to prevent the bandgap reference voltage from fluctuating when the power supply voltage VCS fluctuates.

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Abstract

基準電圧生成回路（１）は、バンドギャップ基準電圧及び電源電圧（ＶＣＣ）に依存する第１基準電圧（ＶＲＥＦ１）を生成するバンドギャップリファレンス回路（２）と、前記第１基準電圧を第２基準電圧（ＶＲＥＦ２）に変換する変換回路（３）と、を備える。前記第２基準電圧は前記バンドギャップ基準電圧及び接地電圧（ＶＳＳ）に依存する。前記接地電圧は前記電源電圧より低い。

Description

基準電圧生成回路
　本発明は、基準電圧を生成する基準電圧生成回路に関する。
　従来、バンドギャップリファレンス回路と呼ばれる基準電圧生成回路が知られている（例えば特許文献１参照）。特許文献１で開示されている基準電圧生成回路によって生成される基準電圧は、接地電圧を基準とする電圧であって、バンドギャップ基準電圧によって定まる電圧である。なお、バンドギャップ基準電圧は、半導体のバンドギャップ電圧を利用して得られる基準電圧である。
特開２０１６－２１２８３７号公報（図３）
　ここで、図８に示す構造の半導体装置を考えた場合、パワートランジスタがＮＤＭＯＳトランジスタ（Ｎ型２重拡散ＭＯＳトランジスタ）であれば、ＨＶＮＷ（高電圧Ｎ型ウェル）に印加される電圧そのものがパワートランジスタの出力電圧になるため、パワートランジスタのスイッチングによりＨＶＮＷに印加される電圧が変動する。そして、その電圧変動が容量結合によってノイズとして伝搬する。
　また、図９に示す構造の半導体装置（＝図８に示す構造の半導体装置）を考えた場合、パワートランジスタがＮＤＭＯＳトランジスタであれば、例えば回生電流によってＨＶＮＷに印加される電圧そのものが負電圧になったときに、寄生トランジスタＰＴＲの寄生コレクタ電流が流れてしまう。
　基準電圧生成回路に上述したノイズや寄生電流による悪影響が及ばないようにするためには、全てのＨＶＮＷに電源電圧を印加する必要がある。しかしながら、特許文献１で開示されている基準電圧生成回路は、アンプ内の差動対トランジスタのバックゲートに対応するＨＶＮＷとダイオードのアノードに対応するＨＶＮＷとが電源電圧に接続されていない構成であった。
　本明細書中に開示されている基準電圧生成回路は、バンドギャップ基準電圧及び電源電圧に依存する第１基準電圧を生成するバンドギャップリファレンス回路と、前記第１基準電圧を第２基準電圧に変換する変換回路と、を備え、前記第２基準電圧は前記バンドギャップ基準電圧及び接地電圧に依存し、前記接地電圧は前記電源電圧より低い構成（第１の構成）である。
　上記第１の構成の基準電圧生成回路において、前記変換回路はアンプを備え、前記バンドギャップリファレンス回路の出力端と前記アンプの第１入力端とが抵抗素子を介さずに接続される構成（第２の構成）としてもよい。
　上記第２の構成の基準電圧生成回路において、前記変換回路は、前記電源電圧が印加される第１印加端と前記アンプの第２入力端との間に設けられる第１トランジスタと、前記アンプの前記第２入力端と前記接地電圧が印加される第２印加端との間に設けられる第２トランジスタと、をさらに備え、前記第１トランジスタの制御端が前記第１印加端に接続され、前記第２基準電圧又は前記第２基準電圧の分圧が前記第２トランジスタの制御端に供給される構成（第３の構成）としてもよい。
　上記第３の構成の基準電圧生成回路において、前記第１トランジスタのゲート長及び前記第２トランジスタのゲート長は、前記アンプ内部のトランジスタのゲート長より長い構成（第４の構成）としてもよい。
　上記第４の構成の基準電圧生成回路において、前記第１トランジスタのゲート長及び前記第２トランジスタのゲート長はそれぞれ５μｍ以上である構成（第５の構成）としてもよい。
　上記第４又は第５の構成の基準電圧生成回路において、前記第１トランジスタのゲート長と前記第２トランジスタのゲート長とは、略同一である構成（第６の構成）としてもよい。
　上記第３～第６のいずれかの構成の基準電圧生成回路において、前記変換回路は、前記アンプの前記第２入力端と前記第２トランジスタとの間に設けられる第３トランジスタをさらに備え、前記第３トランジスタの制御端にバイアス電圧が供給される構成（第７の構成）としてもよい。
　本明細書中に開示されている半導体装置は、上記第１～第７のいずれかの構成の基準電圧生成回路を備える構成（第８の構成）である。
　本発明によれば、ノイズや寄生電流による悪影響を回避できる基準電圧生成回路を提供することができる。
一実施形態に係る基準電圧生成回路を示す図 一実施形態に係る基準電圧生成回路の第１構成例を示す図 一実施形態に係る基準電圧生成回路の第２構成例を示す図 一実施形態に係る基準電圧生成回路の第３構成例を示す図 一実施形態に係る基準電圧生成回路の第３構成例でオペアンプの非反転入力端に接続されるＮチャネル型ＭＯＳトランジスタの特性を示す図 一実施形態に係る基準電圧生成回路の第４構成例を示す図 一実施形態に係る基準電圧生成回路を備える半導体装置の各例を示すブロック図 半導体装置の構造例を模式的に示す断面斜視図 半導体装置の構造例を模式的に示す断面斜視図
　本明細書において、ＭＯＳトランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳトランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。本明細書において、基準電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。
＜１．一実施形態に係る基準電圧生成回路＞
　図１は、一実施形態に係る基準電圧生成回路を示す図である。基準電圧生成回路１は、バンドギャップリファレンス回路２と、変換回路３と、を備える。
　バンドギャップリファレンス回路２は第１基準電圧ＶＲＥＦ１を生成する。第１基準電圧ＶＲＥＦ１はバンドギャップ基準電圧及び電源電圧ＶＣＣに依存する。具体的には、第１基準電圧ＶＲＥＦ１は、電源電圧ＶＣＣを基準とする電圧であって、バンドギャップ基準電圧によって定まる電圧である。なお、バンドギャップ基準電圧は、半導体のバンドギャップ電圧を利用して得られる基準電圧である。
　変換回路３は、第１基準電圧ＶＲＥＦ１を第２基準電圧ＶＲＥＦ２に変換する。第２基準電圧ＶＲＥＦ２は、バンドギャップ基準電圧及び接地電圧ＶＳＳに依存する。具体的には、第２基準電圧ＶＲＥＦ２は、接地電圧ＶＳＳを基準とする電圧であって、バンドギャップ基準電圧によって定まる電圧である。なお、接地電圧ＶＳＳは電源電圧ＶＣＣより低い電圧である。
　バンドギャップリファレンス回路２は、電源電圧ＶＣＣを基準とする第１基準電圧ＶＲＥＦ１を生成する構成である。したがって、バンドギャップリファレンス回路２を形成するために用いられている全てのＨＶＮＷを電源電圧ＶＣＣに接続することができる。これにより、ノイズや寄生電流による悪影響を回避できる。
　そして、基準電圧生成回路１は、変換回路３を備えるので、ノイズや寄生電流による悪影響を回避しながら、接地電圧ＶＳＳを基準とする電圧である第２基準電圧ＶＲＥＦ２を生成することができる。第２基準電圧ＶＲＥＦ２は、接地電圧ＶＳＳを基準とする電圧であるため、他の回路で制限なく広く使用することができる。
＜２．第１構成例＞
　図２は、基準電圧生成回路１の第１構成例を示す図である。基準電圧生成回路１の第１構成例である基準電圧生成回路１Ａは、バンドギャップリファレンス回路２Ａと、変換回路３Ａと、を備える。バンドギャップリファレンス回路２Ａは図１中のバンドギャップリファレンス回路２の一例であり、変換回路３Ａは図１中の変換回路３の一例である。
　バンドギャップリファレンス回路２Ａは、抵抗Ｒ１～Ｒ３（いずれもポリ抵抗）と、ＮＰＮバイポーラトランジスタＱ１及びＱ２と、オペアンプＡＭＰ１と、を備える。ＮＰＮバイポーラトランジスタＱ１及びＱ２はそれぞれダイオード接続され、ダイオードとして機能する。　
　オペアンプＡＭＰ１の第１電源端は、電源電圧ＶＣＣの印加端に接続されている。オペアンプＡＭＰ１の第２電源端は、接地電圧ＶＳＳの印加端に接続されている。
　抵抗Ｒ１の第１端と抵抗Ｒ２の第１端は、いずれもオペアンプＡＭＰ１の出力端に接続されている。抵抗Ｒ１の第２端とＮＰＮバイポーラトランジスタＱ１のエミッタは、いずれもオペアンプＡＭＰ１の非反転入力端（＋）に接続されている。抵抗Ｒ２の第２端と抵抗Ｒ３の第１端は、いずれもオペアンプＡＭＰ１の反転入力端（－）に接続されている。抵抗Ｒ３の第２端は、ＮＰＮバイポーラトランジスタＱ２のエミッタに接続されている。ＮＰＮバイポーラトランジスタＱ１及びＱ２それぞれのベース及びコレクタは、いずれも電源電圧ＶＣＣの印加端に接続されている。
　オペアンプＡＭＰ１の出力端は、バンドギャップリファレンス回路２Ａの出力端である。オペアンプＡＭＰ１の出力端から第１基準電圧ＶＲＥＦ１が出力される。
　変換回路３Ａは、抵抗Ｒ１１～Ｒ１４（いずれもポリ抵抗）と、Ｎチャネル型ＭＯＳトランジスタＱ１１と、オペアンプＡＭＰ１１と、を備える。変換回路３Ａは、オペアンプＡＭＰ１１を用いた差動増幅回路である。
　オペアンプＡＭＰ１１の第１電源端は、電源電圧ＶＣＣの印加端に接続されている。オペアンプＡＭＰ１１の第２電源端は、接地電圧ＶＳＳの印加端に接続されている。
　抵抗Ｒ１１の第１端は変換回路３Ａの入力端であって、第１基準電圧ＶＲＥＦ１が供給される。抵抗Ｒ１１の第２端と抵抗Ｒ１２の第１端は、いずれもオペアンプＡＭＰ１１の反転入力端（－）に接続されている。抵抗Ｒ１２の第２端は、オペアンプＡＭＰ１１の出力端に接続されている。抵抗Ｒ１３の第１端は、電源電圧ＶＣＣの印加端に接続されている。抵抗Ｒ１３の第２端と抵抗Ｒ１４の第１端は、いずれもオペアンプＡＭＰ１１の非反転入力端（＋）に接続されている。抵抗Ｒ１４の第２端は、Ｎチャネル型ＭＯＳトランジスタＱ１１のドレインに接続されている。Ｎチャネル型ＭＯＳトランジスタＱ１１のソース及びバックゲートは、接地電圧ＶＳＳの印加端に接続されている。Ｎチャネル型ＭＯＳトランジスタＱ１１のゲートには、Ｎチャネル型ＭＯＳトランジスタＱ１１のオン／オフを切り替えるための信号であるゲート電圧ＶＳＷが供給される。Ｎチャネル型ＭＯＳトランジスタＱ１１をオフにすることで、変換回路３Ａの定常電流をカットすることができる。
　オペアンプＡＭＰ１１の出力端は、基準電圧生成回路１Ａの出力端である。オペアンプＡＭＰ１１の出力端から第２基準電圧ＶＲＥＦ２が出力される。
　抵抗Ｒ１１及びＲ１３の各抵抗値をいずれもｒ１とし、抵抗Ｒ１２及びＲ１４の各抵抗値をいずれもｒ２とすると、基準電圧生成回路１Ａから出力される第２基準電圧ＶＲＥＦ２は下記の式（１）で表される。なお、式（１）中のＢＧＲはバンドギャップ基準電圧である。
　ＶＲＥＦ２≒ＢＧＲ・ｒ２／ｒ１　…（１）
　基準電圧生成回路１Ａでは、バンドギャップリファレンス回路２Ａの出力端とオペアンプＡＭＰ１１の反転入力端（－）との間に抵抗Ｒ１１が設けられている。すなわち、バンドギャップ基準電圧ＢＧＲが供給される負荷として、電流の流れる抵抗Ｒ１１が設けられているので、基準電圧生成回路１Ａは消費電流の観点から改良の余地がある回路となっている。
＜３．第２構成例＞
　図３は、基準電圧生成回路１の第２構成例を示す図である。なお、図３において図２と同一の部分には同一の符号を付し詳細な説明を省略する。基準電圧生成回路１の第２構成例である基準電圧生成回路１Ｂは、バンドギャップリファレンス回路２Ａと、変換回路３Ｂと、を備える。変換回路３Ｂも上述した変換回路３Ａと同様に図１中の変換回路３の一例である。
　変換回路３Ｂは、オペアンプＡＭＰ２１と、抵抗Ｒ２１及びＲ２２（いずれもポリ抵抗）と、Ｐチャネル型ＭＯＳトランジスタＱ２１と、を備える。
　オペアンプＡＭＰ２１の第１電源端は、電源電圧ＶＣＣの印加端に接続されている。オペアンプＡＭＰ２１の第２電源端は、接地電圧ＶＳＳの印加端に接続されている。
　オペアンプＡＭＰ２１の非反転入力端（＋）は、変換回路３Ｂの入力端であって、第１基準電圧ＶＲＥＦ１が供給される。オペアンプＡＭＰ２１の出力端はＰチャネル型ＭＯＳトランジスタＱ２１のゲートに接続されている。抵抗Ｒ２１の第１端は、電源電圧ＶＣＣの印加端及びＰチャネル型ＭＯＳトランジスタＱ２１のバックゲートに接続されている。抵抗Ｒ２１の第２端は、オペアンプＡＭＰ２１の反転入力端（－）及びＰチャネル型ＭＯＳトランジスタＱ２１のソースに接続されている。Ｐチャネル型ＭＯＳトランジスタＱ２１のドレインは、抵抗Ｒ２２の第１端に接続されている。抵抗Ｒ２２の第２端は、接地電圧ＶＳＳに接続されている。
　Ｐチャネル型ＭＯＳトランジスタＱ２１のドレインと抵抗Ｒ２２の第１端との接続ノードは、基準電圧生成回路１Ｂの出力端である。Ｐチャネル型ＭＯＳトランジスタＱ２１のドレインと抵抗Ｒ２２の第１端との接続ノードから第２基準電圧ＶＲＥＦ２が出力される。
　オペアンプＡＭＰ２１の仮想接地の条件から、抵抗Ｒ２１の第２端に第１基準電圧ＶＲＥＦ１が供給され、抵抗Ｒ２１の両端電位差はバンドギャップ基準電圧になる。したがって、抵抗Ｒ２１を流れる電流の値は、バンドギャップ基準電圧を抵抗Ｒ２１の抵抗値で除した値になる。そのため、抵抗Ｒ２１の抵抗値をｒ１とし、抵抗Ｒ２２の抵抗値をｒ２とすると、基準電圧生成回路１Ｂから出力される第２基準電圧ＶＲＥＦ２は下記の式（２）で表される。なお、式（２）中のＢＧＲはバンドギャップ基準電圧であり、ＩＳＵＢは基板を流れる電流である。
　ＶＲＥＦ２≒ｒ２・ＩＳＵＢ＋ＢＧＲ・ｒ２／ｒ１　…（２）
　基準電圧生成回路１Ｂは、第２基準電圧ＶＲＥＦ２が基板を流れる電流ＩＳＵＢの影響を受けるため、温度特性の観点から改良の余地がある回路となっている。
＜４．第３構成例＞
　図４は、基準電圧生成回路１の第３構成例を示す図である。なお、図４において図２と同一の部分には同一の符号を付し詳細な説明を省略する。基準電圧生成回路１の第３構成例である基準電圧生成回路１Ｃは、バンドギャップリファレンス回路２Ａと、変換回路３Ａと、を備える。変換回路３Ｃも上述した変換回路３Ａ及び３Ｂと同様に図１中の変換回路３の一例である。
　変換回路３Ｃは、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２と、オペアンプＡＭＰ３１と、抵抗Ｒ３１及びＲ３２（いずれもポリ抵抗）と、を備える。
　オペアンプＡＭＰ３１の第１電源端は、電源電圧ＶＣＣの印加端に接続されている。オペアンプＡＭＰ３１の第２電源端は、接地電圧ＶＳＳの印加端に接続されている。
　オペアンプＡＭＰ３１の反転入力端（－）は、変換回路３Ｃの入力端であって、第１基準電圧ＶＲＥＦ１が供給される。Ｎチャネル型ＭＯＳトランジスタＱ３１のドレイン及びゲートは、電源電圧ＶＣＣの印加端に接続されている。Ｎチャネル型ＭＯＳトランジスタＱ３１のソース及びバックゲート並びにＮチャネル型ＭＯＳトランジスタＱ３２のドレインは、オペアンプＡＭＰ３１の非反転入力端（＋）に接続されている。Ｎチャネル型ＭＯＳトランジスタＱ３２のソース及びバックゲートは、接地電圧ＶＳＳに接続されている。
　オペアンプＡＭＰ３１の出力端は、基準電圧生成回路１Ｃの出力端である。オペアンプＡＭＰ３１の出力端から第２基準電圧ＶＲＥＦ２が出力される。
　オペアンプＡＭＰ３１の出力端は、抵抗Ｒ３１の第１端に接続されている。抵抗Ｒ３１の第２端は、抵抗Ｒ３２の第１端及びＮチャネル型ＭＯＳトランジスタＱ３２のゲートに接続されている。抵抗Ｒ３２の第２端は接地電圧ＶＳＳに接続されている。なお、抵抗ｒ３１及び抵抗Ｒ３２を設けずに、ペアンプＡＭＰ３１の出力端が直接Ｎチャネル型ＭＯＳトランジスタＱ３２のゲートに接続されるようにしてもよい。すなわち、Ｎチャネル型ＭＯＳトランジスタＱ３２のゲートに第２基準電圧ＶＲＥＦ２の分圧ではなく第２基準電圧ＶＲＥＦ２が供給されてもよい。
　Ｎチャネル型ＭＯＳトランジスタＱ３１とＮチャネル型ＭＯＳトランジスタＱ３２とは直列接続されているので、Ｎチャネル型ＭＯＳトランジスタＱ３１のドレイン電流とＮチャネル型ＭＯＳトランジスタＱ３２のドレイン電流は同一である。
　基準電圧生成回路１Ｃでは、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２を図４に示す特性にしている。すなわち、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２それぞれで、Ｎチャネル型ＭＯＳトランジスタのゲート－ソース間電圧が一定であれば、飽和領域においてＮチャネル型ＭＯＳトランジスタＱ３２のドレイン－ソース間電圧にかかわらず、Ｎチャネル型ＭＯＳトランジスタのドレイン電流が略一定になるようにしており、さらにＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２が略同一特性になるようにしている。これにより、後述する式（３）が成立する。
　Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２がいずれも図４に示す特性になるように、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のチャネル長を長くし、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２の形状を略同一にしている。例えば、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のチャネル長は、オペアンプＡＭＰ３１内部のトランジスタのゲート長より長くするとよい。要求される第２基準電圧ＶＲＥＦ２の精度にもよるが、例えばＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のゲート長をそれぞれ５μｍ以上にすれば、飽和領域においてＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のドレイン電流が略一定度合いが良好になり、第２基準電圧ＶＲＥＦ２の精度が良好になる。また例えば、Ｎチャネル型ＭＯＳトランジスタＱ３１のゲート長とＮチャネル型ＭＯＳトランジスタＱ３２のゲート長とは、略同一にするとよい。
　オペアンプＡＭＰ３１の仮想接地の条件から、Ｎチャネル型ＭＯＳトランジスタＱ３１のソースに第１基準電圧ＶＲＥＦ１が供給され、Ｎチャネル型ＭＯＳトランジスタＱ３１のゲート－ソース間電圧はバンドギャップ基準電圧になる。一方、Ｎチャネル型ＭＯＳトランジスタＱ３１のゲート－ソース間電圧は、第２基準電圧ＶＲＥＦ２の分圧になる。そのため、抵抗Ｒ３１の抵抗値をｒ１とし、抵抗Ｒ３２の抵抗値をｒ２とすると、基準電圧生成回路１Ｃから出力される第２基準電圧ＶＲＥＦ２は下記の式（３）で表される。なお、式（３）中のＢＧＲはバンドギャップ基準電圧である。
　ＶＲＥＦ２≒ＢＧＲ・（ｒ１＋ｒ２）／ｒ２　…（３）
＜５．第４構成例＞
　図６は、基準電圧生成回路１の第４構成例を示す図である。なお、図６において図４と同一の部分には同一の符号を付し詳細な説明を省略する。基準電圧生成回路１の第４構成例である基準電圧生成回路１Ｄは、バンドギャップリファレンス回路２Ａと、変換回路３Ｄと、を備える。変換回路３Ｄも上述した変換回路３Ａ～３Ｃと同様に図１中の変換回路３の一例である。
　図６中の変換回路３Ｄは、図４中の変換回路３ＣにＮチャネル型ＭＯＳトランジスタＱ３３を追加した構成である。
　Ｎチャネル型ＭＯＳトランジスタＱ３３は、Ｎチャネル型ＭＯＳトランジスタＱ３１とＮチャネル型ＭＯＳトランジスタＱ３２との間に設けられる。Ｎチャネル型ＭＯＳトランジスタＱ３３のドレインは、Ｎチャネル型ＭＯＳトランジスタＱ３１のソース及びバックゲート並びにオペアンプＡＭＰ３１の非反転入力端（＋）に接続されている。Ｎチャネル型ＭＯＳトランジスタＱ３３のソース及びバックゲートは、Ｎチャネル型ＭＯＳトランジスタＱ３２のドレインに接続されている。Ｎチャネル型ＭＯＳトランジスタＱ３３のゲートには、所定のバイアス電圧ＶＢが供給される。
　図６中の変換回路３Ｄは、図４中の変換回路３Ｃに比べて、電源電圧ＶＣＣが変動した場合でもＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２それぞれのドレイン－ソース間電圧の変動を抑えることができる。したがって、図６に示す基準電圧生成回路１Ｄは、図４に示す基準電圧生成回路１Ｃに比べて第２基準電圧ＶＲＥＦ２の安定性が向上する。
　図６中の変換回路３Ｄが、図４中の変換回路３Ｃに比べて、電源電圧ＶＣＣが変動した場合でもＮチャネル型ＭＯＳトランジスタＱ３１及びＱ３２それぞれのドレイン－ソース間電圧の変動を抑えることができるので、要求される第２基準電圧ＶＲＥＦ２の精度にもよるが、図６に示す基準電圧生成回路１Ｄでは、Ｎチャネル型ＭＯＳトランジスタＱ３１及びＱ３２のチャネル長を長くしない構成にすることも可能である。
＜６．用途＞
　次に、先に説明した基準電圧生成回路１の用途例について説明する。図７（ａ）～（ｃ）は、基準電圧生成回路１を備える半導体装置の各例を示すブロック図である。図７（ａ）の半導体装置１０Ａは、基準電圧生成回路１に加えて、Ｄ／Ａコンバータ１１及びＡ／Ｄコンバータ１２の少なくとも一方を備える。Ｄ／Ａコンバータ１１は、デジタル信号ＤＩＮをアナログ電圧ＶＯＵＴに変換する。基準電圧生成回路１から出力される第２基準電圧ＶＲＥＦ２は、Ｄ／Ａコンバータ１１の基準電圧端子に供給される。
　Ａ／Ｄコンバータ１２は、アナログ電圧ＶＩＮをデジタル信号ＤＯＵＴに変換する。基準電圧生成回路１から出力される第２基準電圧ＶＲＥＦ２は、Ａ／Ｄコンバータ１２の基準電圧端子に供給される。半導体装置１０Ａとしては、例えば、オーディオその他の用途向けのＤＳＰ（デジタル信号処理装置）、マイクロコンピュータ、ＡＳＩＣ（Application　Specified　IC）、ＦＰＧＡ（Field　Programmable　Gate　Array）などを挙げることができる。
　図７（ｂ）の半導体装置１０Ｂは、ＤＣ／ＤＣコンバータの制御回路である。半導体装置１０Ｂは、基準電圧生成回路１に加えて、エラーアンプ１３、パルス変調器１４、及びドライバ１５を備える。エラーアンプ１３は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧ＶＦＢと、第２基準電圧ＶＲＥＦ２との誤差を増幅した電圧である誤差電圧ＶＥＲＲを出力する。パルス変調器１４は、エラーアンプ１３から出力される誤差電圧ＶＥＲＲに応じたデューティ比を有するパルス信号ＳＰＷＭを生成する。ドライバ１５は、パルス信号ＳＰＷＭに基づいてＤＣ／ＤＣコンバータのスイッチングトランジスタ（不図示）を駆動する。なお、ＤＣ／ＤＣコンバータのトポロジー及び制御方式は限定されない。
　なお、半導体装置１０Ｂは、フィードバック電圧ＶＦＢを生成する回路及びスイッチングトランジスタの少なくとも一方を内蔵してもよい。
　図７（ｃ）の半導体装置１０Ｃは、リニアレギュレータの制御回路である。半導体装置１０Ｃは、基準電圧生成回路１に加えて、エラーアンプ１６、出力トランジスタ１７、並びに分圧抵抗１８及び１９を備える。分圧抵抗１８及び１９は、リニアレギュレータの出力電圧に応じたフィードバック電圧ＶＦＢを生成する。エラーアンプ１６は、リニアレギュレータの出力電圧に応じたフィードバック電圧ＶＦＢと、第２基準電圧ＶＲＥＦ２との誤差を増幅した電圧である誤差電圧ＶＥＲＲを出力する。出力トランジスタ１７は、誤差電圧ＶＥＲＲに応じて駆動する。
　なお、フィードバック電圧ＶＦＢを生成する回路（分圧抵抗１８、１９）及び出力トランジスタ１９の少なくとも一方を半導体装置１０Ｃの外部に設けてもよい。
　上記のように、基準電圧生成回路１は、種々の半導体装置に使用することができる。
＜７．留意点＞
　なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　例えば基準電圧生成回路１を構成する各回路素子は、電源電圧ＶＣＣが印加されるＮ型ウェル内部に形成されることが好ましい。これにより、電源電圧ＶＣＣが変動した場合にバンドギャップ基準電圧が変動することを抑制することができる。
　　　１、１Ａ～１Ｃ　基準電圧生成回路
　　　２　バンドギャップリファレンス回路
　　　３、３Ａ～３Ｃ　変換回路
　　　１０Ａ～１０Ｃ　半導体装置

Claims (8)

  1. 　バンドギャップ基準電圧及び電源電圧に依存する第１基準電圧を生成するバンドギャップリファレンス回路と、
    　前記第１基準電圧を第２基準電圧に変換する変換回路と、
    を備え、
    　前記第２基準電圧は前記バンドギャップ基準電圧及び接地電圧に依存し、前記接地電圧は前記電源電圧より低い、基準電圧生成回路。
  2. 　前記変換回路はアンプを備え、
    　前記バンドギャップリファレンス回路の出力端と前記アンプの第１入力端とが抵抗素子を介さずに接続される、請求項１に記載の基準電圧生成回路。
  3. 　前記変換回路は、
    　前記電源電圧が印加される第１印加端と前記アンプの第２入力端との間に設けられる第１トランジスタと、
    　前記アンプの前記第２入力端と前記接地電圧が印加される第２印加端との間に設けられる第２トランジスタと、
    をさらに備え、
    　前記第１トランジスタの制御端が前記第１印加端に接続され、
    　前記第２基準電圧又は前記第２基準電圧の分圧が前記第２トランジスタの制御端に供給される、請求項２に記載の基準電圧生成回路。
  4. 　前記第１トランジスタのゲート長及び前記第２トランジスタのゲート長は、前記アンプ内部のトランジスタのゲート長より長い、請求項３に記載の基準電圧生成回路。
  5. 　前記第１トランジスタのゲート長及び前記第２トランジスタのゲート長はそれぞれ５μｍ以上である、請求項４に記載の基準電圧生成回路。
  6. 　前記第１トランジスタのゲート長と前記第２トランジスタのゲート長とは、略同一である、請求項４又は請求項５に記載の基準電圧生成回路。
  7. 　前記変換回路は、前記アンプの前記第２入力端と前記第２トランジスタとの間に設けられる第３トランジスタをさらに備え、
    　前記第３トランジスタの制御端にバイアス電圧が供給される、請求項３～６のいずれか一項に記載の基準電圧生成回路。
  8. 　請求項１～７のいずれか一項に記載の基準電圧生成回路を備える、半導体装置。
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