WO2021040153A1 - 전력 스위치용 단락보호회로 - Google Patents

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WO2021040153A1
WO2021040153A1 PCT/KR2019/018072 KR2019018072W WO2021040153A1 WO 2021040153 A1 WO2021040153 A1 WO 2021040153A1 KR 2019018072 W KR2019018072 W KR 2019018072W WO 2021040153 A1 WO2021040153 A1 WO 2021040153A1
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power switch
voltage
terminal
desaturation
protection circuit
Prior art date
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PCT/KR2019/018072
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김종현
김기현
서길수
이경호
심민섭
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한국전기연구원
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    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
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Definitions

  • the present invention relates to a short-circuit protection circuit for a power switch, and more particularly, a short-circuit protection circuit for a power switch capable of safely turning off an operation of a corresponding switch by detecting a desaturation state of the power switch. It is about.
  • power devices are semiconductor devices that convert or control power, and rectifier diodes, power transistors, triacs, and the like are used in various fields such as industry, information, communication, transportation, power, and home.
  • MOSFET metal oxide semiconductor field effect transistor
  • IGBT insulated gate bipolar transistor
  • BJT Bipolar Junction Transistor
  • IC power integrated circuit
  • MOSFET devices include silicon (Si)-based MOSFETs, silicon carbide (SiC)-based MOSFETs, and gallium nitride (GaN)-based MOSFETs.
  • SiC MOSFETs and GaN MOSFETs have a wider energy bandwidth, high breakdown voltage characteristics, fast saturation electron speed, and excellent thermal conductivity compared to silicon-based power semiconductor devices, so they have excellent device stability at high temperatures and high voltages, and have a high operating frequency. Since the operation is possible, there is an advantage of improving the reliability of an existing electric/electronic system, increasing power conversion efficiency, and reducing the size and weight of the system. Accordingly, SiC MOSFETs and GaN MOSFETs are in the spotlight as next-generation power semiconductor devices.
  • a short may occur due to an abnormal operation during switching or while being turned on.
  • a short-circuit phenomenon i.e., desaturation
  • a predetermined short-circuit current flows through the device, which is a large current that is usually tens to hundreds of times the rated current, so there is a risk of damage to the power semiconductor device This becomes very high.
  • the time required from the point of the short-circuit to the point of destruction of the power semiconductor device varies depending on the type of the power semiconductor device.
  • the maximum withstand time of IGBT is about 10uS, but the maximum withstand time of SiC MOSFET is about 4uS, which is shorter than that of IGBT, and the maximum withstand time of GaN MOSFET is about 400nS, which is shorter than that of SiC MOSFET. Therefore, in order for SiC MOSFETs and GaN MOSFETs having such electrical characteristics to be applied to various applications, the stability of the power semiconductor device must be secured. To this end, when a short circuit occurs due to an abnormal operation in SiC MOSFET and GaN MOSFET, a short-circuit protection circuit for stably turning off the corresponding power semiconductor device is required.
  • the conventional short-circuit protection circuit 10 uses a desaturation circuit composed of a diode D 1 and a capacitor C 1 to determine the amount of drain current ID of the power switch 20. Is indirectly sensed. When the power switch 20 is short-circuited and out of the saturation state, the diode of the short-circuit protection circuit 10 is turned off, the capacitor C 1 is charged, and the input voltage V in of the comparator This will increase to a predetermined voltage.
  • the output of the comparator Since the input voltage V in of the comparator becomes greater than the reference voltage V ref , the output of the comparator is in a high level state, and accordingly, the output of the SR latch is also in a low level state.
  • the NAND gate When the SR latch output in the low level state is input to the NAND gate, the NAND gate outputs a high level signal to the gate driving circuit 30 regardless of the PWM signal. Accordingly, the gate driving circuit 30 safely protects the corresponding switch 20 by forcibly turning off the operation of the power switch 20.
  • Another object is to provide a short circuit protection circuit for a power switch capable of quickly limiting a current flowing through a corresponding switch by controlling a gate driving voltage while detecting a desaturation state of a power switch.
  • Another object is to provide a short circuit protection circuit for a power switch capable of stably turning off the power switch through gate driving voltage control using a voltage adjustment circuit when a desaturation state is detected.
  • the power switch is out of the saturation state by sensing the voltage (V DS) between the drain (D) terminal and the source (S) terminal of the power switch.
  • a desaturation detector configured to detect the power switch and generate a control signal for forcibly turning off a corresponding switch when a desaturation state of the power switch is detected;
  • a voltage reduction unit that limits the current flowing through the power switch by reducing the gate driving voltage (V GS ) of the power switch to a predetermined voltage while the desaturation state is detected. do.
  • the voltage reduction unit is disposed between the desaturation detection unit and the gate end of the power switch, and receives a voltage signal detected by the desaturation detection unit as an input signal.
  • the voltage reduction unit is characterized in that it is a linear parallel voltage regulator.
  • the voltage reducing unit may include a shunt regulator and a resistance element connected to a reference terminal of the shunt regulator.
  • the reference voltage of the shunt regulator is set equal to the reference voltage of the comparator included in the desaturation detector.
  • the reference (R) terminal of the shunt regulator is connected to one end of the resistance element, the anode (A) terminal is connected to ground, and the cathode (K) terminal is connected to the gate terminal of the power switch. .
  • the voltage reducing unit is characterized in that it reduces the gate driving voltage (V GS ) of the power switch by using a Zener diode and at least one transistor.
  • the voltage reduction unit is characterized in that it reduces the gate driving voltage (V GS ) of the power switch by using an NPN type BJT element or an N channel type MOSFET element.
  • the corresponding switch by detecting a desaturation state of the power switch and simultaneously controlling the gate driving voltage to quickly limit the current flowing through the corresponding switch, the corresponding switch can be stably turned off. There is an advantage that there is.
  • V DS spike voltage when detecting a desaturation state of the power switch, by stably turning off the corresponding switch using a voltage adjusting circuit (or current limiting circuit), V DS spike voltage
  • FIG. 1 is a diagram showing a short circuit protection circuit of a MOSFET switch according to the prior art
  • FIG. 2 is a diagram showing the configuration of a power switch system according to an embodiment of the present invention.
  • FIG. 3 is a diagram showing a detailed configuration of a short circuit protection circuit according to an embodiment of the present invention.
  • Fig. 4 is a diagram showing an equivalent circuit of the shunt regulator shown in Fig. 3;
  • FIG. 5 is a diagram showing a configuration of a short circuit experiment of a power switch system according to the prior art and a voltage/current waveform of the power switch;
  • FIG. 6 is a diagram showing the configuration of a short circuit experiment and voltage/current waveforms of the power switch of the power switch system according to the present invention.
  • the present invention proposes a short circuit protection circuit for a power switch capable of quickly limiting a current flowing through a corresponding switch by controlling a gate driving voltage while detecting a desaturation state of a power switch.
  • the present invention proposes a short circuit protection circuit for a power switch capable of stably turning off the power switch through gate driving voltage control using a voltage adjustment circuit when detecting a desaturation state.
  • FIG. 2 is a diagram showing the configuration of a power switch system according to an embodiment of the present invention.
  • the power switch system 100 may include a power switch 110 and a power switch control device for controlling a switching operation of the power switch 110.
  • the power switch control device may include a PWM control unit 120, a gate driving circuit 130, and a short circuit protection circuit 140.
  • the components shown in FIG. 2 are not essential in implementing the power switch system 100, and thus the power switch system described herein may have more or fewer components than the components listed above.
  • the power switch 110 is a kind of semiconductor power device, and includes a power MOSFET composed of a gate (G), a drain (D), and a source (S).
  • the power MOSFET 110 has high-speed, high-voltage, and high-current driving properties.
  • the power MOSFET 110 includes an N-channel MOSFET made of an N-type semiconductor between the drain (D) and the source (S) and a P-channel MOSFET made of a P-type semiconductor between the drain (D) and the source (S). There are types.
  • the power MOSFET 110 includes a silicon (Si)-based MOSFET, a silicon carbide (SiC)-based MOSFET, and a gallium nitride (GaN)-based MOSFET.
  • NMOS N-type transistor
  • PMOS P-type transistor
  • the PWM control unit 120 may generate a pulse width control signal V PWM for controlling a switching operation of the power switch 110 based on a control signal from a controller (not shown).
  • the pulse width control signal output from the PWM control unit 120 is a signal for adjusting the amount of current by adjusting the turn-on time of the power switch 110 according to the pulse width.
  • the logic level of the pulse width control signal output from the PWM control unit 120 is generally the same as the output level of the controller. Accordingly, the PWM control unit 120 may output a pulse width control signal of a low voltage (eg, 3V to 5V) equal to the output level of the controller.
  • the gate driving circuit 130 converts the low voltage signal to a high voltage signal (eg, 20V or more) for driving the power switch 110. ) May include a level shifter for boosting.
  • the PWM control unit 120 may output a pulse width control signal of a high voltage (eg, 20V or more) equal to the voltage of the gate driving circuit 130.
  • the level shifter does not need to be installed in the gate driving circuit 130.
  • the gate driving circuit 130 may generate a driving voltage V GS and a driving current I G for driving the switching operation of the power switch 110. For example, the gate driving circuit 130 increases the driving voltage V GS when the pulse width control signal input from the PWM control unit 120 is at a high level, and the pulse width control signal input from the PWM control unit 120 When is the low level, the driving voltage V GS can be reduced.
  • the gate driving circuit 130 may include a dead time generator (not shown), a first driving circuit (not shown), and a second driving circuit (not shown).
  • the dead time generator is not a necessary component of the gate driving circuit 130 and may be selectively employed.
  • the dead time generator sets a dead time to prevent a high level signal for turning on the power switch 110 and a low level signal for turning off the power switch 110 at the same time. You can perform the function to set. In this case, the dead time may be set to 200 ns to 300 ns, but is not limited thereto.
  • the first driving circuit is based on the pulse width control signal V PWM output from the PWM control unit 120, the gate driving current for driving the turn-on operation of the power switch 110 (hereinafter, for convenience of description, ' It is possible to generate a source current (referred to as'source current').
  • the first driving circuit may include a level shifter, a pre-driver, and a P-type transistor.
  • the second driving circuit is based on the pulse width control signal V PWM output from the PWM control unit 120, the gate driving current for driving the turn-off operation of the power switch 110 (hereinafter, for convenience of description, ' It is possible to generate a sink current (referred to as'sink current').
  • the second driving circuit may include a level shifter, a pre-driver, and an N-type transistor.
  • the level shifter and the pre-driver installed in the first and second driving circuits may be configured to be omitted depending on the purpose of use and design specifications of the gate driving circuit 130.
  • the short-circuit protection circuit 140 detects a desaturation state of the power switch 110 and, when the desaturation state is detected, rapidly limits the drain current flowing through the power switch 110 so that the corresponding switch 110 It can perform the function of stably turning off.
  • the short-circuit protection circuit 140 includes a desaturation detector 141 disposed between the drain terminal of the power switch 110 and the input terminal of the gate driving circuit 130, and the gate terminal and the A voltage reduction unit 143 disposed between the desaturation detection unit 141 may be included.
  • the short-circuit protection circuit 140 may supply a signal detected by the desaturation detection unit 141 as an input signal of the voltage reduction unit 143.
  • the desaturation detector 141 may detect whether the corresponding switch 110 enters a desaturation state.
  • the desaturation detector 210 is connected to the drain (D) terminal of the power switch 110 and detects the voltage (V DS) between the drain (D) terminal and the source (S) terminal of the switch 110 (sensing) you can.
  • the desaturation detector 210 may detect in real time whether the power switch 110 is out of a saturation state based on the sensed voltage V DS.
  • the desaturation detector 141 may generate a control signal for turning off the switching operation of the power switch 110 and output it to the gate driving circuit 130.
  • the voltage reduction unit 141 when detecting a desaturation state of the power switch 110, reduces the gate driving voltage V GS of the corresponding switch 110 to a predetermined voltage, so that the corresponding switch 110 is It is possible to quickly limit the flowing drain current I D.
  • the voltage reduction unit 141 is a circuit that adjusts (reduces) an output voltage based on an input voltage, and includes a linear voltage regulator, a Zener diode, an NPN type BJT element, and an N channel type MOSFET element. Any one of them may be used, but is not necessarily limited thereto.
  • the power switch system 100 uses the short circuit protection circuit 140 capable of adjusting the gate driving voltage when detecting the desaturation state of the power switch 110.
  • the operation of (110) can be safely turned off.
  • FIG. 3 is a diagram showing a detailed configuration of a short circuit protection circuit according to an embodiment of the present invention.
  • the short-circuit protection circuit 140 may include a desaturation detection unit 141 and a voltage reduction unit 143.
  • the voltage reducing unit 143 may also be referred to as a “current limiting unit”.
  • the desaturation detector 141 includes a NAND gate, an SR latch, a filter, a comparator, a reference voltage source (V ref ), a capacitor (C 1 ), a diode (D 1 ), and first to sixth resistance elements (R 1 to R 6 ). It may include. Meanwhile, in another embodiment, the desaturation detection unit 141 may have more or less components than those listed above.
  • the first input terminal of the NAND gate is the SR latch 211
  • the second input terminal of the NAND gate may be connected to an output terminal of the PWM control unit (not shown), and the output terminal of the NAND gate may be connected to the input terminal of the gate driving circuit 130.
  • the S(Set) end of the SR latch can be connected to the output end of the filter, and the The terminal may be connected to the first input terminal of the NAND gate.
  • the input terminal of the filter may be connected to the output terminal of the comparator, and the output terminal of the filter may be connected to the S terminal of the SR latch.
  • the output terminal of the comparator may be connected to the input terminal of the filter, and the fifth resistance element R 5 and the reference voltage source V ref may be connected in series between the first input terminal (-) of the comparator and the ground. .
  • a sixth resistance element R 6 may be connected between the second input terminal (+) of the comparator and the first node N 1 , and a third resistance element R 6 is connected between the first node N 1 and the ground. 3 ) and the capacitor C 1 may be connected in parallel.
  • the second resistance element R 2 may be connected between the first node N 1 and the second node N 2 , and the first resistance element R 1 is the second node N 2 and the gate driving circuit
  • the fourth resistance element R 4 may be connected between the output terminals of 130, and the fourth resistance element R 4 may be connected between the second node N 2 and the anode of the diode D 1.
  • the diode D 1 may be connected between one end of the fourth resistance element R 4 and the drain D end of the power switch 110.
  • the desaturation detection unit 141 having such a configuration is connected to the drain (D) terminal of the power switch 110, and the voltage (V DS ) between the drain (D) terminal and the source (S) terminal of the power switch 110 Can be sensed.
  • the desaturation detector 141 may detect that the power switch 100 in the turned-on state is out of the saturation state.
  • the cathode voltage of the diode connected to the drain (D) terminal of the switch 110 becomes much greater than the anode voltage. Accordingly, the diode D 1 operates in an off state, and the output voltage of the gate driving circuit 130 is voltage-divided through the first to third resistance elements R 1 to R 3 , and the capacitor ( C 1 ) is charged.
  • the input voltage V in of the comparator becomes greater than the reference voltage V ref , so that the comparator outputs a high level signal. do.
  • the SR latch A low level signal is output through the stage.
  • the SR latch The output of the control signal through the stage is illustrated, but this is not limited. It will be apparent to those skilled in the art that the control signal can be output through the stage.
  • the NAND gate When the SR latch output in the low level state is input to the NAND gate, the NAND gate outputs a high level signal to the gate driving circuit 130 regardless of the PWM signal. Accordingly, the gate driving circuit 130 safely protects the corresponding switch 110 by forcibly turning off the operation of the power switch 110.
  • the voltage reduction unit 143 is a linear shunt voltage regulator and may include a seventh resistance element R 7 and a shunt regulator 200.
  • the seventh resistance element R 7 may be connected to the first node N 1 , and the other end may be connected to the reference R terminal of the shunt regulator 200.
  • the reference (R) end of the shunt regulator 200 may be connected to the other end of the seventh resistance element (R 7 ), the anode (A) end may be connected to ground, and the cathode (K) end may be connected to the power switch 110 ) Can be connected to the gate end.
  • the shunt regulator 200 is connected to the output in parallel, and is a regulator operating to maintain a constant voltage of the current output by controlling the current through the series resistor R 7.
  • the shunt regulator 200 is an equivalent circuit including a comparator 210, a reference voltage source 220, a transistor 230, a first diode 240 and a second diode 250, as shown in FIG. 4. Can be expressed.
  • the shunt regulator 200 having such an equivalent circuit is connected to the first node N 1 to sense the first node voltage (ie, the input voltage of the comparator, V in ). Since the reference voltage of the shunt regulator 200 is set equal to the reference voltage (eg, 2.5V) of the comparator included in the desaturation detection unit 141, the power switch 110 enters the desaturation state and inputs the comparator. When the voltage V in is greater than the reference voltage of the shunt regulator 200, the shunt regulator 200 operates.
  • the shunt regulator 200 passes a current from the cathode end to the anode end and determines the voltage applied to the cathode end. Can be reduced to This is because the resistance between the cathode and the emitter acts as a variable resistor in order for the shunt regulator to maintain the reference voltage (eg 2.5V).
  • the shunt regulator 200 may reduce a voltage (eg, 20V) applied to a cathode terminal connected to the gate terminal of the power switch 110 to a predetermined voltage (eg, 12V).
  • the voltage reduction unit 143 when detecting a desaturation state of the power switch 110, reduces the gate driving voltage of the switch 110 to a predetermined voltage without a separate time delay, so that the corresponding switch ( It is possible to quickly limit the drain current I D flowing through 110). Through this, the voltage reduction unit 143 prevents the occurrence of a V DS spike voltage exceeding the withstand voltage of the switch 110 between the drain (D) terminal and the source (S) terminal of the power switch 110 in advance. can do.
  • the shunt regulator is used to lower the gate driving voltage of the power switch 110 to a predetermined voltage, but is not limited thereto.
  • a Zener diode NPN type BJT
  • the voltage reduction unit can be implemented using any one of a device and an N-channel MOSFET device.
  • the voltage reduction unit may include a Zener diode and one or more transistors.
  • the voltage reduction unit may include an NPN type BJT device or an N channel type MOSFET device.
  • the current flows from the collector (C) terminal to the emitter (E) terminal when the base (B)-emitter (E) voltage is 0.7V.
  • the resistance between (C) and emitter (E) becomes a variable resistance, the resistance decreases as the base (B)-emitter (E) voltage exceeds 0.7V a lot.
  • the gate driving voltage of the power switch 110 connected to the collector (C) terminal can be reduced to a predetermined voltage.
  • the device when an N-channel MOSFET device is used as the voltage reduction unit, the device is moved from the drain (D) terminal to the source (S) terminal when the gate (G)-source (S) voltage reaches the threshold voltage (V th)
  • the resistance between the drain (D) terminal and the source (S) terminal becomes a variable resistance, and the resistance decreases as the gate (G)-source (S) voltage exceeds the threshold voltage (V th ) a lot.
  • the gate driving voltage of the power switch 110 connected to the drain (D) terminal can be reduced to a predetermined voltage.
  • the short-circuit protection circuit 200 detects the desaturation state of the power switch and simultaneously controls the gate driving voltage to rapidly limit the drain current flowing through the switch.
  • the switch can be stably turned off.
  • FIG. 5 is a diagram showing a configuration of a short circuit test of a power switch system according to the prior art and a voltage/current waveform of the power switch.
  • one voltage supply source (388V)
  • two input resistors R S1 , R S2
  • two output capacitors C 1 , C 2
  • the switch becomes desaturated to cause a short circuit, and accordingly, a short circuit current flows through the switch.
  • V GS gate voltage
  • the drain current of the switch increases to 120A for 480ns, and then decreases from the point (that is, the turn-off point) and flows for a total of 760ns.
  • the V desat voltage is measured, it increases to 9V within 100ns.
  • the drain current of the power switch increases for about 380 ns from the time when the desaturation state is detected due to a time delay in the comparator, filter, logic circuit, and gate driving circuit occurring after the desaturation state detection.
  • FIG. 6 is a diagram showing the configuration of a short circuit experiment of the power switch system according to the present invention and voltage/current waveforms of the power switch.
  • one voltage supply source (388V)
  • two input resistors R S1 , R S2
  • two After installing the input capacitors C 1 , C 2
  • a short circuit protection test for the power switch was conducted.
  • the short-circuit protection circuit can quickly limit the short-circuit current flowing through the corresponding switch by detecting the desaturation state of the power switch and adjusting the gate driving voltage at the same time. For example, if the gate voltage (V GS ) of the power switch is driven to 20V, the gate voltage of the switch decreases to 12V at the time of detection of the desaturation state, and accordingly, the drain current of the switch increases only up to 36A. From the next point (that is, the turn-off point), it decreases and flows for a total of 440 ns.

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  • Power Conversion In General (AREA)

Abstract

본 발명은 전력 스위치용 단락보호회로에 관한 것으로, 전력 스위치의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 센싱하여 상기 전력 스위치가 포화(saturation) 상태를 벗어나는지를 검출하고, 상기 전력 스위치의 탈포화(desaturation) 상태 검출 시, 해당 스위치를 강제로 턴 오프(turn off)시키기 위한 제어신호를 생성하는 탈포화 검출부; 및 상기 탈포화 상태가 검출됨과 동시에, 상기 전력 스위치의 게이트 구동전압(VGS)을 미리 결정된 전압으로 감소시켜 상기 전력 스위치에 흐르는 전류를 제한하는 전압 감소부를 포함한다.

Description

전력 스위치용 단락보호회로
본 발명은 전력 스위치용 단락보호회로에 관한 것으로서, 더욱 상세하게는 전력 스위치의 탈포화(desaturation) 상태를 감지하여 해당 스위치의 동작을 안전하게 턴 오프(turn off)시킬 수 있는 전력 스위치용 단락보호회로에 관한 것이다.
일반적으로 전력소자는 전력의 변환이나 제어를 수행하는 반도체 소자로서, 정류 다이오드, 전력 트랜지스터, 트라이액(triac) 등이 산업, 정보, 통신, 교통, 전력, 가정 등 각 분야에 다양하게 사용되고 있다.
전력소자로는 대표적으로 MOSFET(metal oxide semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), BJT(Bipolar　Junction　Transistor), 전력 집적회로(IC) 등이 있으며, 이중에서 고속 스위칭이 가능하고, 구동회로의 손실이 상대적으로 적은 MOSFET이 주목 받고 있다.
이러한 MOSFET 소자로는 대표적으로 실리콘(Si) 기반의 MOSFET과 실리콘 카바이드(SiC) 기반의 MOSFET, 질화 갈륨(GaN) 기반의 MOSFET 등이 있다. 이 중 SiC MOSFET과 GaN MOSFET은 실리콘 기반의 전력 반도체 소자에 비해 넓은 에너지 밴드 폭과, 높은 항복전압특성, 빠른 포화전자속도 및 우수한 열전도도 등으로 고온/고전압에서의 소자 안정성이 우수하고 높은 동작주파수에서의 동작이 가능하여 기존의 전기/전자 시스템의 신뢰성을 향상시키고 전력변환효율을 높이며 해당 시스템을 소형화 및 경량화시킬 수 있는 장점이 있다. 이에 따라, SiC MOSFET 및 GaN MOSFET은 차세대 전력 반도체 소자로 크게 각광받고 있다.
그런데, 일반적인 전력 반도체 소자는 스위칭하는 동안 또는 켜져 있는 동안 비정상 동작으로 인해 단락(short) 현상이 발생하는 경우가 있다. 전력 반도체 소자에서 단락 현상(즉, 탈포화 현상)이 발생하게 되면, 소정의 단락 전류가 해당 소자에 흐르게 되는데 이것은 통상 정격 전류의 수십 내지 수백 배에 해당하는 큰 전류이기 때문에 전력 반도체 소자가 파손될 위험이 매우 높아진다. 이러한 단락 현상이 발생하였을 때, 단락 시점부터 전력 반도체 소자가 파괴되는 시점까지 소요되는 시간은 전력 반도체 소자의 종류에 따라 서로 다르다. 가령, IGBT의 최대 감내 시간은 약 10uS 정도이지만, SiC MOSFET의 최대 감내 시간은 IGBT보다 더 짧은 약 4uS 정도이고, GaN MOSFET의 최대 감내 시간은 SiC MOSFET보다 더 짧은 약 400nS 정도이다. 따라서, 이러한 전기적 특성을 갖는 SiC MOSFET 및 GaN MOSFET이 다양한 애플리케이션에 응용되기 위해서는 반드시 전력 반도체 소자의 안정성이 확보되어야 한다. 이를 위해, SiC MOSFET 및 GaN MOSFET에서 비정상 동작으로 인한 단락 현상 발생 시, 해당 전력 반도체 소자를 안정적으로 턴 오프시키기 위한 단락보호회로가 필요하다.
도 1은 종래 기술에 따른 MOSFET 스위치의 단락보호회로를 나타내는 도면이다. 도 1에 도시된 바와 같이, 종래의 단락보호회로(10)는 다이오드(D1)와 커패시터(C1)로 구성된 탈포화(desaturation) 회로를 이용하여 전력 스위치(20)의 드레인 전류량(ID)을 간접적으로 센싱한다. 전력 스위치(20)가 단락되어 포화(saturation) 상태를 벗어나는 경우, 단락보호회로(10)의 다이오드가 오프(off) 상태가 되고, 커패시터(C1)가 충전되어 비교기의 입력 전압(Vin)이 미리 결정된 전압으로 증가하게 된다. 상기 비교기의 입력 전압(Vin)이 기준 전압(Vref) 보다 커지기 때문에, 상기 비교기의 출력이 하이 레벨(high level) 상태가 되고, 그에 따라 SR 래치의 출력 역시 로우 레벨 상태가 된다. 이러한 로우 레벨 상태의 SR 래치 출력이 NAND 게이트로 입력되면, NAND 게이트는 PWM 신호에 상관없이 하이 레벨(high level) 신호를 게이트 구동회로(30)로 출력한다. 이에 따라, 게이트 구동회로(30)는 전력 스위치(20)의 동작을 강제로 턴 오프(turn off)시킴으로써 해당 스위치(20)를 안전하게 보호하게 된다.
그런데, 종래의 단락보호회로(10)는, 전력 스위치(20)의 단락 현상 발생 시, 비교기, 필터 및 로직 IC 등을 순차적으로 거치면서 각종 전자부품에서 소정의 지연 시간(delay time)이 발생하기 때문에, 해당 스위치(20)의 단락 시점부터 턴 오프(turn off) 시점까지 상당한 시간이 소요되는 문제가 있었다. 따라서, 상술한 SiC MOSFET 및 GaN MOSFET 등과 같이 최대 감내 시간이 매우 짧은 전력 스위치에서 단락 현상이 발생하는 경우, 해당 스위치를 좀 더 안정적으로 턴 오프시킬 수 있는 방안이 필요하다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 전력 스위치의 탈포화(desaturation) 상태를 검출함과 동시에 게이트 구동전압을 제어하여 해당 스위치에 흐르는 전류를 빠르게 제한할 수 있는 전력 스위치용 단락보호회로를 제공함에 있다.
또 다른 목적은 탈포화(desaturation) 상태 검출 시, 전압 조정 회로를 이용한 게이트 구동전압 제어를 통해 전력 스위치를 안정적으로 턴 오프시킬 수 있는 전력 스위치용 단락보호회로를 제공함에 있다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 전력 스위치의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 센싱하여 상기 전력 스위치가 포화(saturation) 상태를 벗어나는지를 검출하고, 상기 전력 스위치의 탈포화(desaturation) 상태 검출 시, 해당 스위치를 강제로 턴 오프(turn off)시키기 위한 제어신호를 생성하는 탈포화 검출부; 및 상기 탈포화 상태가 검출됨과 동시에, 상기 전력 스위치의 게이트 구동전압(VGS)을 미리 결정된 전압으로 감소시켜 상기 전력 스위치에 흐르는 전류를 제한하는 전압 감소부를 포함하는 전력 스위치용 단락보호회로를 제공한다.
좀 더 바람직하게는, 상기 전압 감소부는, 탈포화 검출부와 전력 스위치의 게이트 단 사이에 배치되며, 상기 탈포화 검출부에서 검출된 전압 신호를 입력 신호로 제공받는 것을 특징으로 한다.
좀 더 바람직하게는, 상기 전압 감소부는 선형 병렬 전압 조정기임을 특징으로 한다. 여기서, 상기 전압 감소부는 션트 레귤레이터(shunt regulator)와 상기 션트 레귤레이터의 레퍼런스 단에 연결되는 저항소자를 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 상기 션트 레귤레이터의 기준 전압은 탈포화 검출부에 포함된 비교기의 기준 전압과 동일하게 설정되는 것을 특징으로 한다. 또한, 상기 션트 레귤레이터의 레퍼런스(R) 단은 저항소자의 일 단에 연결되고, 애노드(A) 단은 접지에 연결되며, 캐소드(K) 단은 전력 스위치의 게이트 단에 연결되는 것을 특징으로 한다.
좀 더 바람직하게는, 상기 전압 감소부는, 제너 다이오드 및 하나 이상의 트랜지스터를 사용하여 전력 스위치의 게이트 구동전압(VGS)을 감소시키는 것을 특징으로 한다. 또한, 상기 전압 감소부는, NPN 타입의 BJT 소자 또는 N 채널형 MOSFET 소자를 사용하여 전력 스위치의 게이트 구동전압(VGS)을 감소시키는 것을 특징으로 한다.
본 발명의 실시 예들에 따른 전력 스위치용 단락보호회로의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 전력 스위치의 탈포화(desaturation) 상태를 검출함과 동시에 게이트 구동전압을 제어하여 해당 스위치에 흐르는 전류를 빠르게 제한함으로써, 해당 스위치를 안정적으로 턴 오프시킬 수 있다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 전력 스위치의 탈포화(desaturation) 상태 검출 시, 전압 조정 회로(또는 전류 제한 회로)를 이용하여 해당 스위치를 안정적으로 턴 오프 시킴으로써, VDS 스파이크 전압을 통해 전력 스위치가 파괴되는 현상을 미연에 방지할 수 있다는 장점이 있다.
다만, 본 발명의 실시 예들에 따른 전력 스위치용 단락보호회로가 달성할 수 있는 효과는 이상에서 언급한 것들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래 기술에 따른 MOSFET 스위치의 단락보호회로를 나타내는 도면;
도 2는 본 발명의 일 실시 예에 따른 전력 스위치 시스템의 구성을 도시하는 도면;
도 3은 본 발명의 일 실시 예에 따른 단락보호회로의 상세 구성을 도시하는 도면;
도 4는 도 3에 도시된 션트 레귤레이터(shunt regulator)의 등가회로를 나타내는 도면;
도 5는 종래 기술에 따른 전력 스위치 시스템의 단락 실험 구성과 전력 스위치의 전압/전류 파형을 나타내는 도면;
도 6은 본 발명에 따른 전력 스위치 시스템의 단락 실험 구성과 전력 스위치의 전압/전류 파형을 나타내는 도면.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명은 전력 스위치의 탈포화(desaturation) 상태를 검출함과 동시에 게이트 구동전압을 제어하여 해당 스위치에 흐르는 전류를 빠르게 제한할 수 있는 전력 스위치용 단락보호회로를 제안한다. 또한, 본 발명은 탈포화(desaturation) 상태 검출 시, 전압 조정 회로를 이용한 게이트 구동전압 제어를 통해 전력 스위치를 안정적으로 턴 오프시킬 수 있는 전력 스위치용 단락보호회로를 제안한다.
이하에서는, 본 발명의 다양한 실시 예들에 대하여, 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일 실시 예에 따른 전력 스위치 시스템의 구성을 도시하는 도면이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 전력 스위치 시스템(100)은 전력 스위치(110)와 상기 전력 스위치(110)의 스위칭 동작을 제어하기 위한 전력 스위치 제어장치를 포함할 수 있다. 여기서, 상기 전력 스위치 제어장치는, PWM 제어부(120), 게이트 구동회로(130) 및 단락보호회로(140)를 포함할 수 있다. 도 2에 도시된 구성요소들은 전력 스위치 시스템(100)을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 전력 스위치 시스템은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.
전력 스위치(110)는 일종의 반도체 전력소자로서, 게이트(G), 드레인(D), 소스(S)로 이루어진 전력용 MOSFET을 포함한다. 상기 전력용 MOSFET(110)은 고속성과 고전압 및 대 전류 구동에 강한 성질을 가지고 있다.
전력용 MOSFET(110)에는 드레인(D)-소스(S) 간을 N형 반도체로 만드는 N 채널형 MOSFET과 드레인(D)-소스(S) 간을 P형 반도체로 만드는 P 채널형 MOSFET의 2 종류가 있다. 또한, 전력용 MOSFET(110)에는 실리콘(Si) 기반의 MOSFET, 실리콘 카바이드(SiC) 기반의 MOSFET 및 질화 갈륨(GaN) 기반의 MOSFET 등이 있다.
전력 스위치(110)로 N형 트랜지스터(NMOS)를 이용한 경우에는 하이 레벨(high level)을 갖는 게이트 구동전압(VGS)에 의해 턴 온(turn on)되고, 로우 레벨(low level)을 갖는 게이트 구동전압(VGS)에 의해 턴 오프(turn off)된다. 반대로, 전력 스위치(110)로 P형 트랜지스터(PMOS)를 이용한 경우에는 로우 레벨(low level)을 갖는 게이트 구동전압(VGS)에 의해 턴 온(turn on)되고, 하이 레벨(high level)을 갖는 게이트 구동전압(VGS)에 의해 턴 오프(turn off)된다.
PWM 제어부(120)는, 컨트롤러(미도시)의 제어신호에 기초하여, 전력 스위치(110)의 스위칭 동작을 제어하기 위한 펄스 폭 제어신호(VPWM)를 생성할 수 있다. 상기 PWM 제어부(120)에서 출력되는 펄스폭 제어신호는 펄스 폭에 따라 전력 스위치(110)의 턴 온 시간을 조절하여 전류량을 조절하는 신호이다.
PWM 제어부(120)에서 출력되는 펄스폭 제어신호의 로직 레벨은 일반적으로 컨트롤러의 출력 레벨과 같다. 따라서, PWM 제어부(120)는 컨트롤러의 출력 레벨과 같은 저 전압(가령, 3V 내지 5V)의 펄스폭 제어신호를 출력할 수 있다. PWM 제어부(120)에서 저 전압 신호(가령, 3V의 제어신호)를 출력하는 경우, 게이트 구동회로(130)는 저 전압 신호를 전력 스위치(110)의 구동을 위한 고 전압 신호(가령, 20V 이상)로 승압하기 위한 레벨 시프터(level shifter)를 포함할 수 있다.
한편, 다른 실시 예로, PWM 제어부(120)는 게이트 구동회로(130)의 전압과 같은 고 전압(가령, 20V 이상)의 펄스폭 제어신호를 출력할 수 있다. 이 경우, 상기 레벨 시프터(level shifter)는 게이트 구동회로(130)에 설치될 필요가 없다.
게이트 구동회로(130)는 전력 스위치(110)의 스위칭 동작을 구동하기 위한 구동전압(VGS) 및 구동전류(IG)를 생성할 수 있다. 예를 들어, 게이트 구동회로(130)는 PWM 제어부(120)로부터 입력된 펄스폭 제어신호가 하이 레벨일 때 구동전압(VGS)을 증가시키고, PWM 제어부(120)로부터 입력된 펄스폭 제어신호가 로우 레벨일 때 구동전압(VGS)을 감소시킬 수 있다.
게이트 구동회로(130)는 데드 타임 생성부(미도시), 제1 구동회로(미도시) 및 제2 구동회로(미도시) 등을 포함할 수 있다. 이때, 상기 데드 타임 생성부는 게이트 구동회로(130)에 반드시 필요한 구성요소는 아니며 선택적으로 채용될 수 있다.
데드 타임 생성부는 전력 스위치(110)를 턴 온하기 위한 하이 레벨 신호와 전력 스위치(110)를 턴 오프하기 위한 로우 레벨 신호가 동시에 온(on)되는 현상을 방지하기 위한 데드 타임(dead time)을 설정하는 기능을 수행할 수 있다. 이때, 상기 데드 타임은 200ns 내지 300ns로 설정될 수 있으며 반드시 이에 제한되지는 않는다.
제1 구동회로는, PWM 제어부(120)에서 출력되는 펄스폭 제어신호(VPWM)에 기초하여, 전력 스위치(110)의 턴 온 동작을 구동하기 위한 게이트 구동전류(이하, 설명의 편의상, '소스 전류(source current)'라 칭함)를 생성할 수 있다. 이를 위해, 상기 제1 구동회로는 레벨 시프터(level shifter), 프리 드라이버(pre-driver) 및 P형 트랜지스터 등을 포함할 수 있다.
제2 구동회로는, PWM 제어부(120)에서 출력되는 펄스폭 제어신호(VPWM)에 기초하여, 전력 스위치(110)의 턴 오프 동작을 구동하기 위한 게이트 구동전류(이하, 설명의 편의상, '싱크 전류(sink current)'라 칭함)를 생성할 수 있다. 이를 위해, 상기 제2 구동회로는 레벨 시프터, 프리 드라이버 및 N형 트랜지스터 등을 포함할 수 있다.
한편, 제1 및 제2 구동회로에 각각 설치된 레벨 시프터 및 프리 드라이버는, 게이트 구동회로(130)의 사용 목적 및 설계 사양 등에 따라 생략 가능하도록 구성될 수 있다.
단락보호회로(140)는, 전력 스위치(110)의 탈포화(desaturation) 상태를 검출하고, 상기 탈포화 상태 검출 시, 상기 전력 스위치(110)에 흐르는 드레인 전류를 빠르게 제한하여 해당 스위치(110)를 안정적으로 턴 오프시키는 기능을 수행할 수 있다. 이를 위해, 상기 단락보호회로(140)는 전력 스위치(110)의 드레인 단과 게이트 구동회로(130)의 입력 단 사이에 배치되는 탈포화 검출부(141)와, 상기 전력 스위치(110)의 게이트 단과 상기 탈포화 검출부(141) 사이에 배치되는 전압 감소부(143)를 포함할 수 있다. 또한, 상기 단락보호회로(140)는 탈포화 검출부(141)에서 검출된 신호를 전압 감소부(143)의 입력 신호로 공급할 수 있다.
탈포화 검출부(141)는, 전력 스위치(110)의 턴 온 동작 시, 해당 스위치(110)가 탈포화(desaturation) 상태로 진입하는지 여부를 검출할 수 있다. 이때, 상기 탈포화 검출부(210)는 전력 스위치(110)의 드레인(D) 단에 연결되어, 해당 스위치(110)의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 감지(sensing)할 수 있다. 상기 탈포화 검출부(210)는 상기 감지된 전압(VDS)을 기반으로 전력 스위치(110)가 포화(saturation) 상태를 벗어나는지를 실시간으로 감지할 수 있다.
탈포화 검출부(141)는, 탈포화(desaturation) 상태 감지 시, 전력 스위치(110)의 스위칭 동작을 턴 오프시키기 위한 제어신호를 생성하여 게이트 구동회로(130)로 출력할 수 있다.
전압 감소부(141)는, 전력 스위치(110)의 탈포화(desaturation) 상태 검출 시, 해당 스위치(110)의 게이트 구동전압(VGS)을 미리 결정된 전압으로 감소시킴으로써, 해당 스위치(110)에 흐르는 드레인 전류(ID)를 빠르게 제한할 수 있다.
전압 감소부(141)는 입력 전압에 기초하여 출력 전압을 조정(감소)하는 회로로서, 선형 전압 조정기(linear voltage regulator), 제너 다이오드(Zener diode), NPN 타입의 BJT 소자 및 N 채널형 MOSFET 소자 중 어느 하나가 사용될 수 있으며 반드시 이에 제한되지는 않는다.
이상 상술한 바와 같이, 본 발명의 일 실시 예에 따른 전력 스위치 시스템(100)은 전력 스위치(110)의 탈포화 상태 검출 시, 게이트 구동전압 조정이 가능한 단락보호회로(140)를 이용하여 해당 스위치(110)의 동작을 안전하게 턴 오프시킬 수 있다.
도 3은 본 발명의 일 실시 예에 따른 단락보호회로의 상세 구성을 도시하는 도면이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 단락보호회로(140)는 탈포화 검출부(141) 및 전압 감소부(143)를 포함할 수 있다. 여기서, 상기 전압 감소부(143)는 '전류 제한부'로 지칭될 수도 있다.
탈포화 검출부(141)는 NAND 게이트, SR 래치, 필터, 비교기, 기준 전압원(Vref), 커패시터(C1), 다이오드(D1) 및 제1 내지 제6 저항소자(R1~R6)를 포함할 수 있다. 한편, 다른 실시 예로, 상기 탈포화 검출부(141)는 위에 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.
NAND 게이트의 제1 입력 단은 SR 래치(211)의
Figure PCTKR2019018072-appb-I000001
단과 연결될 수 있고, NAND 게이트의 제2 입력 단은 PWM 제어부(미도시)의 출력 단과 연결될 수 있으며, NAND 게이트의 출력 단은 게이트 구동회로(130)의 입력 단과 연결될 수 있다.
SR 래치의 S(Set) 단은 필터의 출력 단과 연결될 수 있고, SR 래치의
Figure PCTKR2019018072-appb-I000002
단은 NAND 게이트의 제1 입력 단과 연결될 수 있다. 상기 필터의 입력 단은 비교기의 출력 단과 연결될 수 있고, 필터의 출력 단은 SR 래치의 S 단과 연결될 수 있다.
비교기의 출력 단은 필터의 입력 단과 연결될 수 있으며, 비교기의 제1 입력 단(-)과 접지(ground) 사이에는 제5 저항소자(R5)와 기준 전압원(Vref)이 직렬로 연결될 수 있다. 비교기의 제2 입력 단(+)과 제1 노드(N1) 사이에는 제6 저항소자(R6)가 연결될 수 있고, 상기 제1 노드(N1)와 접지 사이에는 제3 저항소자(R3)와 커패시터(C1)가 병렬로 연결될 수 있다.
제2 저항소자(R2)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있고, 제1 저항소자(R1)는 제2 노드(N2)와 게이트 구동회로(130)의 출력 단 사이에 연결될 수 있으며, 제4 저항소자(R4)는 제2 노드(N2)와 다이오드(D1)의 애노드(anode) 단 사이에 연결될 수 있다. 마지막으로, 다이오드(D1)는 제4 저항소자(R4)의 일 단과 전력 스위치(110)의 드레인(D) 단 사이에 연결될 수 있다.
이러한 구성을 갖는 탈포화 검출부(141)는 전력 스위치(110)의 드레인(D) 단에 연결되어, 상기 전력 스위치(110)의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 센싱할 수 있다. 상기 센싱된 전압(VDS)이 미리 결정된 임계치를 초과하는 경우, 탈포화 검출부(141)는 턴 온 상태의 전력 스위치(100)가 포화 상태를 벗어난 것으로 감지할 수 있다.
전력 스위치(110)가 포화 상태를 벗어나게 되면, 해당 스위치(110)의 드레인(D) 단에 연결된 다이오드의 캐소드 전압은 애노드 전압보다 훨씬 더 커지게 된다. 이에 따라, 다이오드(D1)는 오프(off) 상태로 동작하게 되고, 게이트 구동회로(130)의 출력 전압은 제1 내지 제3 저항소자(R1~R3)를 통해 전압 분배되어 커패시터(C1)를 충전시키게 된다.
커패시터(C1)에 미리 결정된 전압(가령, 2.5V)이 충전되면, 비교기의 입력 전압(Vin)이 기준 전압(Vref) 보다 커지기 때문에, 비교기는 하이 레벨(high level) 신호를 출력하게 된다. 상기 하이 레벨 신호가 필터를 통과하여 SR 래치의 S(Set) 단으로 입력되면, SR 래치는
Figure PCTKR2019018072-appb-I000003
단을 통해 로우 레벨 신호를 출력하게 된다. 한편, 본 실시 예에서는, SR 래치의
Figure PCTKR2019018072-appb-I000004
단을 통해 제어 신호를 출력하는 것을 예시하고 있으나 이를 제한하지는 않으며
Figure PCTKR2019018072-appb-I000005
단을 통해 제어 신호를 출력할 수 있음은 당업자에게 자명할 것이다.
이러한 로우 레벨 상태의 SR 래치 출력이 NAND 게이트로 입력되면, NAND 게이트는 PWM 신호에 상관없이 하이 레벨(high level) 신호를 게이트 구동회로(130)로 출력한다. 이에 따라, 게이트 구동회로(130)는 전력 스위치(110)의 동작을 강제로 턴 오프(turn off)시킴으로써 해당 스위치(110)를 안전하게 보호하게 된다.
전압 감소부(143)는, 선형 병렬 전압 조정기(Linear Shunt Voltage Regulator)로서, 제7 저항소자(R7)와 션트 레귤레이터(shunt regulator, 200)를 포함할 수 있다.
제7 저항소자(R7)의 일 단은 제1 노드(N1)에 연결될 수 있고, 타 단은 션트 레귤레이터(200)의 레퍼런스(R) 단에 연결될 수 있다. 션트 레귤레이터(200)의 레퍼런스(R) 단은 제7 저항소자(R7)의 타 단에 연결될 수 있고, 애노드(A) 단은 접지에 연결될 수 있으며, 캐소드(K) 단은 전력 스위치(110)의 게이트 단에 연결될 수 있다. 이러한 션트 레귤레이터(200)는 출력에 병렬로 접속되고, 직렬 저항(R7)을 통하는 전류를 제어하여 전류 출력의 단전압을 일정하게 유지하도록 동작하는 레귤레이터이다.
션트 레귤레이터(200)는, 도 4에 도시된 바와 같이, 비교기(210), 기준 전압원(220), 트랜지스터(230), 제1 다이오드(240) 및 제2 다이오드(250)를 포함하는 등가회로로 표현될 수 있다. 이러한 등가회로를 갖는 션트 레귤레이터(200)는 제1 노드(N1)에 연결되어, 제1 노드 전압(즉, 비교기의 입력 전압, Vin)을 센싱할 수 있다. 션트 레귤레이터(200)의 기준 전압은 탈포화 검출부(141)에 포함된 비교기의 기준 전압(가령, 2.5V)과 동일하게 설정되기 때문에, 전력 스위치(110)가 탈포화 상태로 진입하여 비교기의 입력 전압(Vin)이 션트 레귤레이터(200)의 기준 전압보다 커지면, 션트 레귤레이터(200)가 동작하게 된다.
즉, 제1 노드 전압(Vin)이 미리 결정된 전압(가령, 2.5V) 이상이 되면, 션트 레귤레이터(200)는 캐소드 단에서 애노드 단 방향으로 전류를 흘려주면서 캐소드 단에 걸리는 전압을 미리 결정된 전압으로 감소시킬 수 있다. 이는 션트 레귤레이터가 기준 전압(가령, 2.5V)을 유지하기 위해 캐소드와 이미터 사이의 저항이 가변 저항으로 동작하기 때문이다. 일 예로, 션트 레귤레이터(200)는 전력 스위치(110)의 게이트 단과 연결된 캐소드 단에 걸리는 전압(가령, 20V)을 미리 결정된 전압(가령, 12V)으로 감소시킬 수 있다.
이처럼, 전압 감소부(143)는, 전력 스위치(110)의 탈포화(desaturation) 상태 검출 시, 별도의 시간 지연 없이 해당 스위치(110)의 게이트 구동전압을 미리 결정된 전압으로 감소시킴으로써, 해당 스위치(110)에 흐르는 드레인 전류(ID)를 빠르게 제한할 수 있다. 이를 통해, 전압 감소부(143)는 전력 스위치(110)의 드레인(D) 단과 소스(S) 단 사이에서 해당 스위치(110)의 내압을 초과하는 VDS 스파이크 전압이 발생되는 현상을 미연에 방지할 수 있다.
한편, 본 실시 예에서는, 전력 스위치(110)의 게이트 구동전압을 미리 결정된 전압으로 낮추기 위해 션트 레귤레이터를 사용하는 것을 예시하고 있으나 반드시 이에 제한되지는 않으며, 상기 션트 레귤레이터 대신 제너 다이오드, NPN 타입의 BJT 소자 및 N 채널형 MOSFET 소자 중 어느 하나를 사용하여 전압 감소부를 구현할 수 있음은 당업자에게 자명할 것이다.
예컨대, 전압 감소부는 제너 다이오드와 하나 이상의 트랜지스터를 포함할 수 있다. 또한, 전압 감소부는 NPN 타입의 BJT 소자 또는 N 채널형 MOSFET 소자를 포함할 수 있다.
전압 감소부로 NPN 타입의 BJT 소자를 사용하는 경우, 해당 소자는 베이스(B)-이미터(E) 전압이 0.7V 되면 컬렉터(C) 단에서 이미터(E) 단으로 전류가 흐르고, 이때 컬렉터(C)와 이미터(E) 사이의 저항이 가변 저항이 되어 베이스(B)-이미터(E) 전압이 0.7V를 많이 초과할수록 저항이 작아지는 성질을 갖는다. 이러한 성질을 이용하여 컬렉터(C) 단에 연결된 전력 스위치(110)의 게이트 구동전압을 미리 결정된 전압으로 감소시킬 수 있다.
한편, 전압 감소부로 N 채널형 MOSFET 소자를 사용하는 경우, 해당 소자는 게이트(G)-소스(S) 전압이 임계 전압(Vth)이 되면, 드레인(D) 단에서 소스(S) 단으로 전류가 흐르고, 이때 드레인(D) 단과 소스(S) 단 사이의 저항이 가변 저항이 되어 게이트(G)-소스(S) 전압이 임계 전압(Vth)을 많이 초과할수록 저항이 작아지는 성질을 갖는다. 이러한 성질을 이용하여 드레인(D) 단에 연결된 전력 스위치(110)의 게이트 구동전압을 미리 결정된 전압으로 감소시킬 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 단락보호회로(200)는, 전력 스위치의 탈포화(desaturation) 상태를 검출함과 동시에 게이트 구동전압을 제어하여 해당 스위치에 흐르는 드레인 전류를 빠르게 제한함으로써, 해당 스위치를 안정적으로 턴 오프시킬 수 있다.
도 5는 종래 기술에 따른 전력 스위치 시스템의 단락 시험 구성과 전력 스위치의 전압/전류 파형을 나타내는 도면이다. 도 5에 도시된 바와 같이, 종래 기술에 따른 전력 스위치 시스템(500)에서 전력 스위치의 드레인 단과 소스 단 사이에 하나의 전압 공급원(388V), 두 개의 입력 저항(RS1, RS2), 두 개의 입력 커패시터(C1, C2)를 설치한 후 전력 스위치에 대한 단락 보호 실험(test)을 진행하였다.
이러한 실험 조건에서, 전력 스위치가 동작하게 되면, 해당 스위치는 탈포화 상태가 되어 단락 현상이 발생하게 되고, 그에 따라 단락 전류가 해당 스위치에 흐르게 된다. 전력 스위치의 게이트 전압(VGS)을 20V로 구동하면, 해당 스위치의 드레인 전류는 480ns 동안 120A까지 증가하게 되고, 그 이후 시점(즉, 턴 오프 시점)부터는 감소하여 총 760ns 동안 흐르게 된다. 이때, VDesat 전압을 측정하게 되면 100ns 이내에 9V까지 증가함을 확인할 수 있다. 하지만, 전력 스위치의 드레인 전류는 탈포화 상태 검출 이후에 발생하는 비교기, 필터, 로직 회로 및 게이트 구동회로 등에서의 시간 지연으로 인해 탈포화 상태 검출 시점보다 약 380ns 시간 동안 더 증가함을 확인할 수 있다.
한편, 도 6은 본 발명에 따른 전력 스위치 시스템의 단락 실험 구성과 전력 스위치의 전압/전류 파형을 나타내는 도면이다. 도 6에 도시된 바와 같이, 본 발명에 따른 전력 스위치 시스템(600)에서 전력 스위치의 드레인 단과 소스 단 사이에 하나의 전압 공급원(388V), 두 개의 입력 저항(RS1, RS2), 두 개의 입력 커패시터(C1, C2)를 설치한 후 전력 스위치에 대한 단락 보호 실험(test)을 진행하였다.
이러한 실험 조건에서, 전력 스위치가 동작하게 되면, 해당 스위치는 탈포화 상태가 되어 단락 현상이 발생하게 되고, 그에 따라 단락 전류가 해당 스위치에 흐르게 된다. 그런데, 본 발명에 따른 단락보호회로는 전력 스위치의 탈포화 상태를 검출함과 동시에 게이트 구동전압을 조정함으로써 해당 스위치에 흐르는 단락 전류를 빠르게 제한시킬 수 있다. 가령, 전력 스위치의 게이트 전압(VGS)을 20V로 구동하면, 탈포화 상태 검출 시점에 해당 스위치의 게이트 전압이 12V로 감소하게 되고, 그에 따라 해당 스위치의 드레인 전류는 36A까지만 증가하게 되며, 그 이후 시점(즉, 턴 오프 시점)부터는 감소하여 총 440ns 동안 흐르게 된다.
위 두 가지의 실험을 비교해본 결과, 본 발명에 따른 단락보호회로를 전력 스위치에 적용하는 경우, 종래의 방식에 비해 해당 스위치에 흐르는 단락 전류의 세기를 감소시킬 수 있을 뿐만 아니라, 단락 전류가 흐르는 시간도 단축시킬 수 있음을 확인할 수 있다. 통상, 단락 현상 발생 시, 전력 스위치에 흐르는 전류와 시간에 비례하여 해당 스위치가 파괴될 가능성이 커지기 때문에, 본 발명에 따른 단락보호회로를 전력 스위치에 적용함으로써, 해당 스위치의 파괴 가능성을 대폭 감소시킬 수 있음을 확인할 수 있다.
이상에서 본 발명의 다양한 실시 예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (9)

  1. 전력 스위치의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 센싱하여 상기 전력 스위치가 포화(saturation) 상태를 벗어나는지를 검출하고, 상기 전력 스위치의 탈포화(desaturation) 상태 검출 시, 해당 스위치를 강제로 턴 오프(turn off)시키기 위한 제어신호를 생성하는 탈포화 검출부; 및
    상기 탈포화 상태가 검출됨과 동시에, 상기 전력 스위치의 게이트 구동전압(VGS)을 미리 결정된 전압으로 감소시켜 상기 전력 스위치에 흐르는 전류를 제한하는 전압 감소부를 포함하는 전력 스위치용 단락보호회로.
  2. 제1항에 있어서,
    상기 전압 감소부는, 상기 탈포화 검출부와 상기 전력 스위치의 게이트 단 사이에 배치되며, 상기 탈포화 검출부에서 검출된 전압 신호를 입력 신호로 제공받는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  3. 제1항에 있어서,
    상기 전압 감소부는, 선형 병렬 전압 조정기임을 특징으로 하는 전력 스위치용 단락보호회로.
  4. 제3항에 있어서,
    상기 전압 감소부는, 션트 레귤레이터(shunt regulator)와, 상기 션트 레귤레이터의 레퍼런스(R) 단에 연결되는 저항소자를 포함하는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  5. 제4항에 있어서,
    상기 션트 레귤레이터의 기준 전압은 상기 탈포화 검출부에 포함된 비교기의 기준 전압과 동일하게 설정되는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  6. 제4항에 있어서,
    상기 션트 레귤레이터의 레퍼런스(R) 단은 상기 저항소자의 일 단에 연결되고, 애노드(A) 단은 접지에 연결되며, 캐소드(K) 단은 상기 전력 스위치의 게이트 단에 연결되는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  7. 제1항에 있어서,
    상기 전압 감소부는, 제너 다이오드 및 하나 이상의 트랜지스터를 사용하여 상기 게이트 구동전압(VGS)을 감소시키는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  8. 제1항에 있어서,
    상기 전압 감소부는, NPN 타입의 BJT 소자 를 사용하여 상기 게이트 구동전압(VGS)을 감소시키는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  9. 제1항에 있어서,
    상기 전압 감소부는, N 채널형 MOSFET 소자를 사용하여 상기 게이트 구동전압(VGS)을 감소시키는 것을 특징으로 하는 전력 스위치용 단락보호회로.
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