WO2020017701A1 - 전력 스위치용 단락보호회로 - Google Patents

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WO2020017701A1
WO2020017701A1 PCT/KR2018/013276 KR2018013276W WO2020017701A1 WO 2020017701 A1 WO2020017701 A1 WO 2020017701A1 KR 2018013276 W KR2018013276 W KR 2018013276W WO 2020017701 A1 WO2020017701 A1 WO 2020017701A1
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power switch
voltage
gate driving
circuit
gate
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PCT/KR2018/013276
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김기현
김종현
이경호
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한국전기연구원
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the present invention relates to a short circuit protection circuit for a power switch, and more particularly, to a short circuit protection circuit for detecting an abnormal short-circuit state of the power switch to safely turn off the operation of the switch. will be.
  • a power device is a semiconductor device that converts or controls power, and rectification diodes, power transistors, and triacs are used in various fields such as industry, information, communication, transportation, power, and home.
  • MOSFETs metal oxide semiconductor field effect transistors
  • IGBTs insulated gate bipolar transistors
  • BJTs bipolar to junction transistors
  • ICs power integrated circuits
  • MOSFETs with low furnace losses are drawing attention.
  • the MOSFETs typically include silicon (Si) based MOSFETs and silicon carbide (SiC) based MOSFETs.
  • SiC MOSFETs Compared to silicon-based power semiconductor devices, SiC MOSFETs have excellent device stability at high temperature and high voltage due to wider energy band width, higher breakdown voltage characteristics, faster saturation electron velocity, and excellent thermal conductivity. It is possible to improve the reliability of the existing electric / electronic system, increase the power conversion efficiency and lighten the system. Accordingly, SiC MOSFETs are spotlighted as next generation power semiconductor devices.
  • the conventional short circuit protection circuit 10 indirectly senses the drain current amount I D of the power switch 20 using a circuit composed of a diode and a capacitor.
  • the diode of the short circuit protection circuit 10 is turned off, the capacitor is charged and the output of the SR latch is low level. level).
  • the NAND gate 30 outputs a high level signal to the gate driving circuit 40 regardless of the PWM signal. Accordingly, the gate driving circuit 40 protects the switch 20 by forcibly turning off the operation of the power switch 20.
  • the V DS spike voltage is generated larger, which causes the power switch's ability to shut off. They are in danger of being broken off. Therefore, in order to prevent damage to the power switch in advance, it is necessary to sufficiently reduce the drain current before turning off the switch.
  • the present invention aims to solve the above and other problems. Still another object is to provide a short circuit protection circuit for a power switch that can stably turn off a power switch through gate drive voltage control when an abnormal short circuit condition is detected.
  • Still another object is to provide a short circuit protection circuit for a power switch that can stably turn off the power switch through gate drive current control when an abnormal short circuit condition is detected.
  • V DS voltage between the drain (D) terminal and the source (S) terminal of the power switch to detect whether the power switch is out of the normal short-circuit state
  • a short circuit detection unit A gate voltage controller configured to reduce the gate driving voltage (V G ) of the power switch to a predetermined voltage when detecting an abnormal short state of the power switch
  • a driving current controller configured to output a plurality of pulse width control signals capable of adjusting a gate driving current for turning off the switching operation of the power switch when detecting an abnormal short state of the power switch.
  • the gate voltage controller includes a zener diode for reducing the gate driving voltage V G to a predetermined voltage.
  • the short-circuit protection circuit further comprises a delay circuit section for delaying the control signal received from the short-circuit detection section for a predetermined time [tau] and then outputting it to the drive current controller.
  • the delay circuit unit may reduce the drain current of the power switch for a predetermined time ⁇ through a gate voltage controller and then control the power switch to be turned off.
  • the driving current controller outputs a plurality of pulse width control signals having a predetermined waveform to the gate driving circuit, and controls the gate driving current of the power switch to be adjusted.
  • the driving current control unit may control the largest gate driving current to be applied in the initial section of the turn-off section of the power switch, and control the gate driving current to gradually decrease in the subsequent section.
  • the power switch ; A gate driving circuit which generates a gate driving voltage and a driving current for driving the power switch; And detecting a short circuit state of the power switch, and reducing the gate driving voltage V G of the power switch to a predetermined voltage, and controlling a plurality of pulse widths to adjust the gate driving current to turn off the power switch.
  • a power switch system including a short circuit protection circuit for outputting signals is provided.
  • the short-circuit protection circuit outputs a plurality of pulse width control signals to which the binary coding is applied to the gate driving circuit.
  • the gate driving circuit may include a plurality of N-type transistors having different transistor sizes to enable binary coding.
  • the gate driving circuit outputs a total of 2 n gate driving currents through binary coding of a plurality of pulse width control signals, and n corresponds to the number of the plurality of pulse width control signals.
  • the power switch when an abnormal short state is detected, the power switch is stably turned off through voltage control of the gate, thereby preventing the power switch from being destroyed through the V DS spike voltage.
  • the power switch when the abnormal short-circuit state is detected, the power switch is stably turned off through the stepwise control of the gate driving current, so that the power switch is destroyed through the V DS spike voltage.
  • the advantage is that it can be prevented.
  • FIG. 1 shows a short circuit protection circuit of a MOSFET switch according to the prior art
  • FIG. 2 is a diagram illustrating a configuration of a power switch system according to an embodiment of the present invention
  • FIG. 3 is a block diagram illustrating a short circuit protection circuit according to an exemplary embodiment of the present invention.
  • FIG. 4 is a diagram showing a detailed configuration of a short circuit protection circuit according to an embodiment of the present invention.
  • FIG. 5 is a diagram for explaining a change in sink current according to waveforms of first and second pulse width control signals
  • FIG. 6 illustrates waveforms of a plurality of control signals output from a short circuit protection circuit according to the present invention
  • FIG. 7 shows a turn off waveform of a power switch to which a short-circuit protection circuit according to the present invention is applied.
  • the present invention proposes a short circuit protection circuit for a power switch capable of stably turning off the power switch through gate drive voltage control when an abnormal short circuit condition is detected.
  • the present invention proposes a short circuit protection circuit for a power switch capable of stably turning off the power switch through gate drive current control when an abnormal short circuit condition is detected.
  • an “abnormal short state” refers to a state in which a drain current of a corresponding switch rapidly increases during a short-circuit of a power switch and the drain voltage exceeds a preset threshold.
  • FIG. 2 is a diagram illustrating a configuration of a power switch system according to an embodiment of the present invention.
  • the power switch system 100 may include a power switch 110 and a power switch control device.
  • the power switch controller may include a PWM controller 120, a gate driving circuit 130, and a short circuit protection circuit 140.
  • the components shown in FIG. 2 are not essential to implementing the power switch system 100, such that the power switch system described herein may have more or fewer components than those listed above. .
  • the power switch 110 is a kind of semiconductor power device, and may include a power MOSFET consisting of a gate G, a drain D, and a source S.
  • the power MOSFET 110 has characteristics of high speed, high voltage, and high current driving.
  • the power MOSFET 110 includes two of the N-channel MOSFET which makes the drain (D) -source (S) a N-type semiconductor and the P-channel MOSFET which makes the drain (D) -source (S) a P-type semiconductor. There is a kind.
  • the power MOSFET 110 includes silicon (Si) based MOSFETs and silicon carbide (SiC) based MOSFETs.
  • MOSFET (110) for power is high level (high level) to which the gate drive voltage (or the gate voltage, V G) is turned on (turn on) and low level (low level) gate drive voltage (V G having a by Is turned off.
  • the PWM controller 120 may generate a pulse width control signal V PWM for controlling the switching operation of the power switch 110.
  • the PWM controller 120 may output a logic level signal having a low voltage (eg, 3V to 5V) or a logic level signal having a high voltage (eg, 15V or more).
  • a logic level signal having a low voltage eg, 3V to 5V
  • a logic level signal having a high voltage eg, 15V or more.
  • the gate driving circuit 130 changes a low voltage logic level signal into a high voltage logic level signal for driving the power switch 110. shifter) and a pre-driver may be further included.
  • the gate driving circuit 130 may generate a driving voltage V G and a driving current I G for driving the switching operation of the power switch 110.
  • the gate driving circuit 130 increases the driving voltage V G in synchronization with the rising edge of the pulse width control signal and decreases the driving voltage V G in synchronization with the falling edge of the pulse width control signal. Can be.
  • the gate driving circuit 130 may include a dead time generator (not shown), a source driving circuit (not shown), and a sink driving circuit (not shown).
  • the dead time generator is not necessarily a component of the gate driving circuit 130 and may be selectively employed.
  • the dead time generator may be configured to prevent a high level signal for turning on the switching operation of the power switch 110 and a low level signal for turning off the switching operation of the power switch 110 simultaneously. You can set the dead time. At this time, the dead time may be set to 100ns to 200ns, but is not necessarily limited thereto.
  • the source driving circuit may generate a first driving current (ie, source current, I G, source ) for driving the power switch 110 during the turn on operation.
  • the source driving circuit may include a level shifter, a pre-driver, a P-type transistor, and the like.
  • the P-type transistor may be a P-type MOSFET device or a P-type BJT device.
  • the sink driving circuit may generate a second driving current (ie, sink current, I G, sink ) for driving the power switch 110.
  • the sink driving circuit may include a level shifter, a pre-driver, an N-type transistor, and the like.
  • the N-type transistor may be an N-type MOSFET device or an N-type BJT device.
  • the level shifter and the pre-driver installed in the source driving circuit and the sink driving circuit, respectively may be configured to be omitted depending on the purpose and design specifications of the gate driving circuit 130.
  • the short circuit protection circuit 140 may perform a function of forcibly turning off the operation of the corresponding switch 110 by detecting an abnormal short circuit condition when the power switch 110 is turned on. In this case, the short circuit protection circuit 140 may sense a voltage V DS between the drain D terminal and the source D terminal of the power switch 110 to detect whether the corresponding switch 110 is out of a normal short circuit state. .
  • the short circuit protection circuit 140 may stably turn off the power switch 110 by controlling a gate driving voltage using a zener diode when an abnormal short circuit condition is detected.
  • the short circuit protection circuit 140 may stably turn off the power switch 110 through control of the gate driving current (ie, sink current, I sink ) when an abnormal short circuit state is detected.
  • the gate driving current ie, sink current, I sink
  • the power switch 110 When the short circuit protection circuit 140 detects an abnormal short circuit condition, the power switch 110 should be quickly turned off in consideration of the temperature increase inside the package, but on the other hand, the power switch 110 is considered in consideration of the V DS overshoot. Should be slowly turned off.
  • the power switch system 100 can safely turn off the operation of the switch 110 by detecting in real time whether the power switch 110 is out of the normal short-circuit state.
  • FIG. 3 is a block diagram illustrating a short circuit protection circuit according to an exemplary embodiment of the present invention.
  • the short circuit protection circuits 140 and 200 may include a short circuit detection unit 210, a gate voltage controller 220, a driving current controller 230, and a delay circuit unit 240.
  • the components shown in FIG. 3 are not essential to implementing the short circuit protection circuit 200, so the short circuit protection circuit described herein may have more or fewer components than those listed above.
  • the short circuit detector 210 may detect whether the corresponding switch 110 enters an abnormal short circuit state when the power switch 110 is turned on. To this end, the short circuit detection unit 210 is connected to the drain D end of the power switch 110 to sense a voltage V DS between the drain D end and the source S end of the power switch 110. can do. The short circuit detector 210 may detect in real time whether the power switch 110 is out of a normal short circuit state based on the sensed voltage V DS .
  • the short circuit detector 210 may output a control signal for turning off the switching operation of the power switch 110 to the gate voltage controller 220 and the delay circuit unit 240 when an abnormal short circuit condition is detected.
  • the gate voltage controller 220 may reduce the drain current I D flowing through the switch 110 by reducing the gate driving voltage V G of the power switch 110 when the abnormal short state is detected.
  • the gate voltage controller 220 decreases the drain current I D before the power switch 110 is turned off, thereby switching the power switch 110 between the drain D end and the source S end of the switch 110. It is possible to prevent the generation of V DS spike voltage exceeding the breakdown voltage of).
  • the driving current controller 230 may output a plurality of pulse width control signals capable of adjusting the gate driving current (that is, the sink current) for turning off the switching operation of the power switch 110.
  • binary coding may be applied to the plurality of pulse width control signals.
  • the driving current controller 230 may control the largest sink current to be applied in the initial section of the entire turn-off section, and then control the sink current to be gradually decreased in the section thereafter. This is to shorten the gate voltage reduction period before the Miller plateau period and to reduce the change amount of the drain current (dI D / dt) and the change amount of the V DS voltage (dV ds / dt).
  • the delay circuit unit 240 may delay the control signal received from the short circuit detection unit 210 for a predetermined time ⁇ and then output it to the input terminal of the driving current controller 230. This is to reduce the drain current amount for a predetermined time ⁇ through the gate driving voltage control and then turn off the switching operation of the power switch 110.
  • the short circuit protection circuit 200 may stably turn off the power switch 110 through the gate driving voltage control when an abnormal short circuit condition is detected.
  • the short circuit protection circuit 140 may stably turn off the power switch 110 by controlling the sink current I sink when an abnormal short circuit state is detected.
  • FIG. 4 is a diagram illustrating a detailed configuration of a short circuit protection circuit according to an exemplary embodiment of the present invention.
  • the short circuit protection circuit 200 may include a short circuit detector 210, a gate voltage controller 220, a drive current controller 230, and a delay circuit 240.
  • the short circuit detection unit 210 may include an SR latch 211, a comparator 212, a P-type transistor 213, an N-type transistor 214, a capacitor 216, a diode 217, and a current source 218. have.
  • the S (Set) end of the SR latch 211 may be connected to the output end of the comparator 212 and the The stage may be connected to the delay circuit unit 240 and the gate voltage controller 220.
  • the first input terminal (-) of the comparator 212 may be connected to the source S terminal of the N-type transistor 214 and the other end of the capacitor 216, and the second input terminal (+) may be connected to the capacitor 216. It may be connected to one end, a drain D end of the P-type and N-type transistors 213 and 214, and an anode end of the diode 217.
  • One end of the capacitor 216 may be connected to the second input end (+) of the comparator 212 and the drain (D) end of the P-type and N-type transistors 213 and 214 and the anode end of the diode 217, The other end may be connected to the first input terminal (-) of the comparator 212 and the source S terminal of the N-type transistor 214.
  • the cathode end of the diode 217 may be connected to the drain D end of the power switch 110.
  • the current source 218 may be connected to the source S terminal of the P-type transistor 218.
  • the short detection unit 210 having such a configuration is connected to the drain (D) end of the power switch 110, so that the voltage (V DS ) between the drain (D) end and the source (S) end of the power switch 110 can be obtained. You can sense it. When the sensed voltage V DS exceeds a predetermined threshold, the short circuit detector 210 may detect that the power switch 100 in the turned on state is out of a normal short circuit state.
  • the cathode voltage of the diode 217 connected to the drain D terminal of the switch 110 is greater than the anode voltage. Accordingly, the diode 217 operates in an off state, and a current applied from the current source 218 passes through the P-type transistor 213 to charge the capacitor 216.
  • the comparator 212 When the voltage of the capacitor 216 is charged, the comparator 212 outputs a low level signal because the comparator voltage 215 of the comparator and the charging voltage of the capacitor 216 are equal to each other.
  • the SR latch 211 When the low level signal is input to the S (Set) end of the SR latch 211, the SR latch 211 is A low level signal is output through the stage.
  • the SR latch 211 It illustrates an example of outputting a control signal through a stage, but the present invention is not limited thereto. It will be apparent to those skilled in the art that the control signal can be output through the stage.
  • the gate voltage controller 220 may include an inverter 221, a buffer gate 222, an N-type transistor 223, and a zener diode 224.
  • the buffer gate 222 may be configured to be omitted according to an embodiment.
  • the input terminal of the inverter 221 is connected to the SR latch 211
  • the output stage may be connected to the input terminal of the buffer gate 222.
  • the input terminal of the buffer gate 222 may be connected to the output terminal of the inverter 221, and the output terminal may be connected to the gate G terminal of the N-type transistor 223.
  • the gate (G) terminal of the N-type transistor 223 may be connected to the output terminal of the buffer gate 222, the drain (D) terminal may be connected to the anode terminal of the zener diode 224, and the source (S) terminal May be connected to ground.
  • the anode terminal of the zener diode 224 may be connected to the drain D terminal of the N-type transistor 223, and the cathode terminal may be connected to the gate G terminal of the power switch 110.
  • the SR latch 211 When detecting an abnormal short state of the power switch 110, the SR latch 211 When the low level signal is output through the terminal, the inverter 221 inverts the input signal and outputs the high level signal.
  • the buffer gate 222 outputs the signal as it is without changing the high level signal input from the inverter 221.
  • the high level signal is input to the gate G terminal of the N-type transistor 223, the N-type transistor 223 performs a turn on operation.
  • the zener diode 224 When the N-type transistor 223 is switched on, the zener diode 224 operates with an anode terminal connected to ground. The zener diode 224 lowers the gate driving voltage of the power switch 110 to a predetermined voltage. For example, using a 12V zener diode forces a gate voltage of 25V to 12V.
  • the gate voltage controller 220 reduces the gate driving voltage V G of the switch 110 before the power switch 110 is turned off, and drain current I D flowing through the switch 110. Can be reduced primarily. As a result, the gate voltage controller 220 may prevent the V DS spike voltage exceeding the breakdown voltage of the corresponding switch 110 from being generated between the drain D terminal and the source S terminal of the power switch 110. Can be.
  • a Zener diode is used to lower the gate driving voltage to a predetermined voltage, but the present invention is not limited thereto, and the gate voltage controller may be implemented using a circuit other than the Zener diode.
  • Delay circuitry 240 is connected to SR latch 211
  • the low level signal received from the terminal may be delayed for a predetermined time ⁇ and then output to the input terminal of the NAND gate 231.
  • the SR latch 211 outputs a low level signal using the time t 1 as a base point.
  • Delay circuit section 240 to the time t 2 has passed a predetermined time ( ⁇ ) from time t 1 to gisanjeom, and outputs a low-level signal. This is to reduce the drain current amount for a predetermined time ⁇ through the gate driving voltage control, and then turn off the switching operation of the power switch 110.
  • the driving current controller 230 may include a NAND gate 231 and a sink current controller 232.
  • An input terminal of the NAND gate 231 may be connected to a PWM controller (not shown) and a delay circuit unit 240, and an output terminal may be connected to the P-type transistor and the sink current controller 232 of the gate driving circuit 130. have.
  • An input terminal of the sink current controller 232 may be connected to the NAND gate 231, and an output terminal may be connected to the first and second N-type transistors of the gate driving circuit 130.
  • the gate driving circuit 130 may include one or more P-type transistors for generating the source current I G and source and two or more N-type transistors for generating the sink current I G and sink . Can include them.
  • the gate driving circuit 130 may include N-type transistors having different transistor sizes to enable binary coding.
  • the size of the second N-type transistor X2 may be twice the size of the first N-type transistor X1. Due to the size ratio of the transistors, the magnitudes of the second sink currents I G and sink2 generated in the second N-type transistor X2 are equal to the first sink currents I G, which are generated in the first N-type transistor X1 . It can be twice the size of sink1 ).
  • the present invention is not limited thereto, and it will be apparent to those skilled in the art that the sizes of the N-type transistors can be formed to be the same. .
  • the NAND gate 231 When the PWM signal output from the PWM controller and the low level signal output from the SR latch 211 are input to the NAND gate 231, the NAND gate 231 always outputs a high level signal regardless of the waveform of the PWM signal. do.
  • the P-type transistor When the high level signal is input to the P-type transistor of the gate driving circuit 130, the P-type transistor performs a turn off operation. Meanwhile, when the high level signal is input to the sink current controller 232, the sink current controller 232 outputs a plurality of pulse width control signals capable of adjusting the sink current for turning off the switching operation of the power switch 110. can do.
  • the sink current controller 232 may generate first and second pulse width control signals V PWM1 and V PWM2 based on the high level signal received from the NAND gate 231.
  • the sink current controller 232 outputs the first pulse width control signal V PWM1 to the first N-type transistor X1 of the gate driving circuit 130, and outputs the second pulse width control signal V PWM2 to the gate driving circuit.
  • the second N-type transistor X2 of the furnace 130 may be output. In this case, binary coding may be applied to the first and second pulse width control signals.
  • the first and second pulse width control signals V PWM1 and V PWM2 are combined in four combinations ( ⁇ low level signal (off), low level signal (off)) through binary coding.
  • the gate driving circuit 130 may include four sink currents 0 and first sink currents having different magnitudes according to waveforms of the first and second pulse width control signals V PWM1 and V PWM2 .
  • the second sink current I G, sink2 the first sink current + second sink current I G, sink1 + I G, sink2 may be generated.
  • the gate driving circuit 130 sinks the sink current I G of the power switch 110.
  • the first pulse width control signal V PWM1 and the second pulse width control signal V PWM2 having the waveform of ⁇ H, H, L, L ⁇ may be output.
  • the gate driving circuit 130 may gradually reduce the sink current I G (sink ) for turning off the switching operation of the power switch 110. That is, the gate driving circuit 130 may set the magnitudes of the sink currents I G and sink as' the first sink current I G and sink1 + the second sink current I G and sink2 'and' the second sink current ( I G, sink2 ) ', and the first sink current I G, sink1 .
  • the sink current controller 232 controls the largest sink current to be applied in the initial section of the entire turn-off section (ie, the previous section of the miller plateau section by the Miller effect (ie, By reducing the gate voltage reduction period) and controlling the sink current to be gradually reduced in the subsequent period, the change amount of the drain current dI D / dt and the change amount of the V DS voltage dV ds / dt can be reduced.
  • the sink current controller 232 controls the largest sink current to be applied in the initial section of the entire turn-off section, and then controls the sink current to be gradually reduced in the section thereafter, thereby controlling the V DS of the power switch 110. Spike voltage can be minimized.
  • the power switch control device exemplarily adjusts the gate driving current for turning off the power switch 110 step by step, but the present invention is not limited thereto, and the gate driving current is randomly adjusted. It will be apparent to one skilled in the art.
  • the sink current control unit 232 outputs n pulse width control signals to which binary coding is applied, the gate driving circuit 130 according to the waveform of the pulse width control signals totals 2 n sink currents I G, sink ).
  • the short circuit protection circuit 200 stably operates the switch 110 by using at least one of a gate driving voltage control and a gate driving current control when detecting an abnormal short state of the power switch. You can turn it off.

Landscapes

  • Power Conversion In General (AREA)

Abstract

본 발명은 전력 스위치용 단락보호회로에 관한 것으로, 전력 스위치의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 센싱하여 상기 전력 스위치가 정상적인 단락 상태를 벗어나는지를 검출하는 단락 검출부; 상기 전력 스위치의 비정상적인 단락 상태 검출 시, 상기 전력 스위치의 게이트 구동전압(VG)을 미리 결정된 전압으로 감소시키는 게이트 전압 제어부; 및 상기 전력 스위치의 비정상적인 단락 상태 검출 시, 상기 전력 스위치의 스위칭 동작을 턴 오프시키기 위한 게이트 구동전류의 조절이 가능한 복수의 펄스폭 제어신호들을 출력하는 구동전류 제어부를 포함한다.

Description

전력 스위치용 단락보호회로
본 발명은 전력 스위치용 단락보호회로에 관한 것으로, 더욱 상세하게는 전력 스위치의 비정상적인 단락(short-circuit) 상태를 감지하여 해당 스위치의 동작을 안전하게 턴 오프(turn off)시키기 위한 단락보호회로에 관한 것이다.
일반적으로 전력소자는 전력의 변환이나 제어를 수행하는 반도체 소자로서, 정류 다이오드, 전력 트랜지스터, 트라이액(triac) 등이 산업, 정보, 통신, 교통, 전력, 가정 등 각 분야에 다양하게 사용되고 있다.
전력소자로는 대표적으로 MOSFET(metal oxide semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), BJT(Bipolar　Junction　Transistor), 전력 집적회로(IC) 등이 있으며, 이중에서 특히 고속 스위칭이 가능하고, 구동회로의 손실이 적은 MOSFET이 주목 받고 있다. 상기 MOSFET으로는 대표적으로 실리콘(Si) 기반의 MOSFET과 실리콘 카바이드(SiC) 기반의 MOSFET 등이 있다.
SiC MOSFET은 실리콘 기반의 전력 반도체 소자에 비해 넓은 에너지 밴드 폭과, 높은 항복전압특성, 빠른 포화전자속도 및 우수한 열전도도 등으로 고온, 높은 전압에서의 소자 안정성이 우수하고 높은 동작주파수에서의 동작이 가능하여 기존의 전기/전자 시스템의 신뢰성을 향상시키고 전력변환효율을 높이며 시스템을 경량화시킬 수 있다. 이에 따라, SiC MOSFET은 차세대 전력 반도체 소자로 각광받고 있다.
이러한 SiC MOSFET이 다양한 애플리케이션에 응용되기 위해서는 반드시 소자의 안정성이 확보되어야 한다. 전력 스위치 소자의 단락(short-circuit) 시, 해당 스위치 소자나 이를 포함하는 시스템이 파괴되는 원인은 패키지 온도와 VDS 오버 슛 때문이다. 즉, 전력 스위치 소자가 단락 상태에서 일정 시간 이상(3us 이상) 온 상태를 유지할 경우 패키지 내부 온도가 600도 이상으로 급격하게 상승함에 따라 파괴된다. 또한, 전력 스위치는 단락 시 정격 전류의 수배 내지 수십배에 해당하는 전류가 흐르게 되고, 이때 전력 스위치를 갑자기 오프시킬 경우 과도한 전류에 의해 차단 전압 이상의 VDS 오버-슛이 발생함에 따라 파괴된다. 이러한 문제를 해결하기 위해, SiC MOSFET 스위치를 안전하게 보호하기 위한 단락보호회로가 필요하다.
도 1은 종래 기술에 따른 MOSFET 스위치의 단락보호회로를 나타내는 도면이다. 도 1에 도시된 바와 같이, 종래의 단락보호회로(10)는 다이오드와 커패시터로 구성된 회로를 이용하여 전력 스위치(20)의 드레인 전류량(ID)을 간접적으로 센싱한다. 전력 스위치(20)의 드레인 전압(VDS)이 미리 결정된 전압을 벗어나는 경우, 단락보호회로(10)의 다이오드가 오프(off) 상태가 되고, 커패시터가 충전되어 SR 래치의 출력이 로우 레벨(low level) 상태가 된다. 이러한 로우 레벨 상태의 SR 래치 출력이 NAND 게이트(30)로 입력되면, NAND 게이트(30)는 PWM 신호에 상관없이 하이 레벨(high level) 신호를 게이트 구동회로(40)로 출력한다. 이에 따라, 게이트 구동회로(40)는 전력 스위치(20)의 동작을 강제로 턴 오프(turn off) 시킴으로써 해당 스위치(20)를 보호하게 된다.
그런데, 전력 스위치(20)가 턴 온 상태에서 턴 오프 상태로 스위칭되는 경우, 해당 스위치(20)의 드레인(D) 단과 소스(S) 단 사이에 스파이크(spike) 전압이 발생하게 되며, VDS 스파이크 전압은 dID/dt가 클수록 더 커지게 된다.
전력 스위치가 정상적인 단락 상태를 벗어나서 드레인 전류(ID)가 과도하게 흐르고 있는 상태에서 전력 스위치를 순간적으로 턴 오프시킬 경우, VDS 스파이크 전압은 더욱 크게 발생하게 되고, 이로 인해 전력 스위치의 차단 능력을 벗어나 파손될 위험에 처하게 된다. 따라서, 전력 스위치의 파손을 미연에 방지하기 위해서는 해당 스위치를 턴 오프시키기 전에 드레인 전류를 충분히 감소시킬 필요가 있다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 비정상적인 단락 상태 검출 시, 게이트 구동전압 제어를 통해 전력 스위치를 안정적으로 턴 오프시킬 수 있는 전력 스위치용 단락보호회로를 제공함에 있다.
또 다른 목적은 비정상적인 단락 상태 검출 시, 게이트 구동전류 제어를 통해 전력 스위치를 안정적으로 턴 오프시킬 수 있는 전력 스위치용 단락보호회로를 제공함에 있다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 전력 스위치의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 센싱하여 상기 전력 스위치가 정상적인 단락 상태를 벗어나는지를 검출하는 단락 검출부; 상기 전력 스위치의 비정상적인 단락 상태 검출 시, 상기 전력 스위치의 게이트 구동전압(VG)을 미리 결정된 전압으로 감소시키는 게이트 전압 제어부; 및 상기 전력 스위치의 비정상적인 단락 상태 검출 시, 상기 전력 스위치의 스위칭 동작을 턴 오프시키기 위한 게이트 구동전류의 조절이 가능한 복수의 펄스폭 제어신호들을 출력하는 구동전류 제어부를 포함하는 전력 스위치용 단락보호회로를 제공한다.
좀 더 바람직하게는, 상기 게이트 전압 제어부는, 게이트 구동전압(VG)을 미리 결정된 전압으로 감소시키기 위한 제너 다이오드를 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 상기 단락보호회로는, 단락 검출부로부터 수신되는 제어신호를 미리 결정된 시간(τ) 동안 지연시킨 다음 구동전류 제어부로 출력하는 지연 회로부를 더 포함하는 것을 특징으로 한다. 상기 지연 회로부는, 게이트 전압 제어부를 통해 전력 스위치의 드레인 전류를 일정 시간(τ) 동안 감소시킨 다음, 상기 전력 스위치가 턴 오프되도록 제어하는 것을 특징으로 한다.
좀 더 바람직하게는, 상기 구동전류 제어부는, 미리 결정된 파형을 갖는 복수의 펄스폭 제어신호들을 게이트 구동회로에 출력하여, 상기 전력 스위치의 게이트 구동전류가 조절되도록 제어하는 것을 특징으로 한다. 또한, 상기 구동전류 제어부는, 전력 스위치의 턴 오프 구간의 초기 구간에서 가장 큰 게이트 구동전류가 인가되도록 제어하고, 그 이후 구간에서 게이트 구동전류가 점차적으로 감소되도록 제어하는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 전력 스위치; 상기 전력 스위치를 구동하기 위한 게이트 구동전압 및 구동전류를 생성하는 게이트 구동회로; 및 상기 전력 스위치의 비정상적인 단락 상태 검출 시, 상기 전력 스위치의 게이트 구동전압(VG)을 미리 결정된 전압으로 감소시키고, 상기 전력 스위치를 턴 오프시키기 위한 게이트 구동전류의 조절이 가능한 복수의 펄스폭 제어신호들을 출력하는 단락보호회로를 포함하는 전력 스위치 시스템을 제공한다.
좀 더 바람직하게는, 상기 단락보호회로는, 바이너리 코딩(binary coding)이 적용된 복수의 펄스폭 제어신호들을 게이트 구동회로에 출력하는 것을 특징으로 한다. 상기 게이트 구동회로는, 바이너리 코딩이 가능하도록, 서로 다른 트랜지스터 크기를 갖는 복수의 N형 트랜지스터들을 구비하는 것을 특징으로 한다. 상기 게이트 구동회로는, 복수의 펄스폭 제어신호들의 바이너리 코딩을 통해 총 2n 개의 게이트 구동전류를 출력하고, 상기 n은 상기 복수의 펄스폭 제어신호들의 개수에 대응하는 것을 특징으로 한다.
본 발명의 실시 예들에 따른 전력 스위치용 단락보호회로의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 비정상적인 단락 상태 검출 시, 게이트의 전압 제어를 통해 전력 스위치를 안정적으로 턴 오프 시킴으로써, VDS 스파이크 전압을 통해 전력 스위치가 파괴되는 것을 미연에 방지할 수 있다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 비정상적인 단락 상태 검출 시, 게이트 구동전류의 단계적 제어를 통해 전력 스위치를 안정적으로 턴 오프 시킴으로써, VDS 스파이크 전압을 통해 전력 스위치가 파괴되는 것을 미연에 방지할 수 있다는 장점이 있다.
다만, 본 발명의 실시 예들에 따른 전력 스위치용 단락보호회로가 달성할 수 있는 효과는 이상에서 언급한 것들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래 기술에 따른 MOSFET 스위치의 단락보호회로를 나타내는 도면;
도 2는 본 발명의 일 실시 예에 따른 전력 스위치 시스템의 구성을 도시하는 도면;
도 3은 본 발명의 일 실시 예에 따른 단락보호회로의 구성 블록도;
도 4는 본 발명의 일 실시 예에 따른 단락보호회로의 상세 구성을 도시하는 도면;
도 5는 제1 및 제2 펄스폭 제어신호들의 파형에 따른 싱크 전류의 변화를 설명하는 도면;
도 6은 본 발명에 따른 단락보호회로에서 출력되는 복수의 제어 신호들의 파형을 예시하는 도면;
도 7은 본 발명에 따른 단락보호회로가 적용된 전력 스위치의 턴 오프 파형(turn off waveform)을 나타내는 도면.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명은 비정상적인 단락 상태 검출 시, 게이트 구동전압 제어를 통해 전력 스위치를 안정적으로 턴 오프시킬 수 있는 전력 스위치용 단락보호회로를 제안한다. 또한, 본 발명은 비정상적인 단락 상태 검출 시, 게이트 구동전류 제어를 통해 전력 스위치를 안정적으로 턴 오프시킬 수 있는 전력 스위치용 단락보호회로를 제안한다. 본 명세서에서 정의하는 '비정상적인 단락 상태'는, 전력 스위치의 단락(short-circuit) 시, 해당 스위치의 드레인 전류가 급격히 증가하여 드레인 전압이 미리 설정된 임계치를 초과하는 상태를 의미한다.
이하에서는, 본 발명의 다양한 실시 예들에 대하여, 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일 실시 예에 따른 전력 스위치 시스템의 구성을 도시하는 도면이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 전력 스위치 시스템(100)은 전력 스위치(110)와 전력 스위치 제어장치를 포함할 수 있다. 여기서, 상기 전력 스위치 제어장치는, PWM 제어부(120), 게이트 구동회로(130) 및 단락보호회로(140)를 포함할 수 있다. 도 2에 도시된 구성요소들은 전력 스위치 시스템(100)을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 전력 스위치 시스템은 위에서 열거된 구성요소들보다 많거나, 또는 적은 구성요소들을 가질 수 있다.
전력 스위치(110)는 일종의 반도체 전력소자로서, 게이트(G), 드레인(D), 소스(S)로 이루어진 전력용 MOSFET을 포함할 수 있다. 상기 전력용 MOSFET(110)은 고속성과 고전압, 대 전류 구동에 강한 성질을 가지고 있다.
전력용 MOSFET(110)에는 드레인(D)-소스(S) 간을 N형 반도체로 만드는 N 채널형 MOSFET과 드레인(D)-소스(S) 간을 P형 반도체로 만드는 P 채널형 MOSFET의 2 종류가 있다. 또한, 전력용 MOSFET(110)에는 실리콘(Si) 기반의 MOSFET과 실리콘 카바이드(SiC) 기반의 MOSFET 등이 있다.
전력용 MOSFET(110)은 하이 레벨(high level)을 갖는 게이트 구동전압(또는 게이트 전압, VG)에 의해 턴 온(turn on)되고, 로우 레벨(low level)을 갖는 게이트 구동전압(VG)에 의해 턴 오프(turn off)된다.
PWM 제어부(120)는 전력 스위치(110)의 스위칭 동작을 제어하기 위한 펄스 폭 제어신호(VPWM)를 생성할 수 있다.
예를 들어, PWM 제어부(120)는 저 전압(가령, 3V 내지 5V)을 갖는 로직 레벨 신호를 출력하거나, 혹은 고 전압(가령, 15V 이상)을 갖는 로직 레벨 신호를 출력할 수 있다. PWM 제어부(120)에서 저 전압 로직 레벨 신호를 출력하는 경우, 게이트 구동회로(130)는 저 전압 로직 레벨 신호를 전력 스위치(110)의 구동을 위한 고 전압 로직 레벨 신호로 변경하는 레벨 시프터(level shifter) 및 프리 드라이버(pre-driver)를 추가로 포함할 수 있다.
게이트 구동회로(130)는 전력 스위치(110)의 스위칭 동작을 구동하기 위한 구동전압(VG) 및 구동전류(IG)를 생성할 수 있다. 예를 들어, 게이트 구동회로(130)는 펄스폭 제어신호의 상승 에지에 동기되어 구동전압(VG)을 증가시키고, 펄스폭 제어신호의 하강 에지에 동기되어 구동전압(VG)을 감소시킬 수 있다.
게이트 구동회로(130)는 데드 타임 생성부(미도시), 소스용 구동회로(미도시) 및 싱크용 구동회로(미도시) 등을 포함할 수 있다. 이때, 상기 데드 타임 생성부는 게이트 구동회로(130)에 반드시 필요한 구성요소는 아니며 선택적으로 채용될 수 있다.
데드 타임 생성부는 전력 스위치(110)의 스위칭 동작을 턴 온시키기 위한 하이 레벨 신호와 전력 스위치(110)의 스위칭 동작을 턴 오프시키기 위한 로우 레벨 신호가 동시에 온(on)되는 현상을 방지하기 위한 데드 타임(dead time)을 설정할 수 있다. 이때, 상기 데드 타임은 100ns 내지 200ns로 설정될 수 있으며 반드시 이에 제한되지는 않는다.
소스용 구동회로는, 턴 온 동작 시, 전력 스위치(110)를 구동하기 위한 제1 구동전류(즉, 소스 전류, IG, source)를 생성할 수 있다. 상기 소스용 구동회로는 레벨 시프터(level shifter), 프리 드라이버(pre-driver) 및 P형 트랜지스터 등을 포함할 수 있다. 여기서, 상기 P형 트랜지스터는 P형 MOSFET 소자이거나 혹은 P형 BJT 소자일 수 있다.
싱크용 구동회로는, 턴 오프 동작 시, 전력 스위치(110)를 구동하기 위한 제2 구동전류(즉, 싱크 전류, IG, sink)를 생성할 수 있다. 상기 싱크용 구동회로는, 레벨 시프터, 프리 드라이버 및 N형 트랜지스터 등을 포함할 수 있다. 여기서, 상기 N형 트랜지스터는 N형 MOSFET 소자이거나 혹은 N형 BJT 소자일 수 있다.
한편, 소스용 구동회로와 싱크용 구동회로에 각각 설치된 레벨 시프터 및 프리 드라이버는, 게이트 구동회로(130)의 사용 목적 및 설계 사양 등에 따라 생략 가능하도록 구성될 수 있다.
단락보호회로(140)는, 전력 스위치(110)의 턴 온 동작 시, 비정상적인 단락 상태를 감지하여 해당 스위치(110)의 동작을 강제로 턴 오프시키는 기능을 수행할 수 있다. 이때, 단락보호회로(140)는 전력 스위치(110)의 드레인(D) 단과 소스(D) 단 간의 전압(VDS)을 센싱하여 해당 스위치(110)가 정상적인 단락 상태를 벗어나는지를 검출할 수 있다.
단락보호회로(140)는, 비정상적인 단락 상태 감지 시, 제너 다이오드(Zener Diode)를 이용한 게이트 구동전압 제어를 통해 전력 스위치(110)를 안정적으로 턴 오프시킬 수 있다.
또한, 단락보호회로(140)는, 비정상적인 단락 상태 감지 시, 게이트 구동전류(즉, 싱크 전류, Isink)의 제어를 통해 전력 스위치(110)를 안정적으로 턴 오프시킬 수 있다.
단락보호회로(140)는, 비정상적인 단락 상태 감지 시, 패키지 내부의 온도 상승을 고려하여 전력 스위치(110)를 빠르게 턴-오프 시켜야 하지만, 한편으로는 VDS 오버 슛을 고려하여 전력 스위치(110)를 서서히 턴-오프 시켜야 한다.
이상 상술한 바와 같이, 본 발명에 따른 전력 스위치 시스템(100)은 전력 스위치(110)가 정상적인 단락 상태를 벗어나는지를 실시간으로 감지하여 해당 스위치(110)의 동작을 안전하게 턴 오프시킬 수 있다.
도 3은 본 발명의 일 실시 예에 따른 단락보호회로의 구성 블록도이다.
도 3을 참조하면, 본 발명에 따른 단락보호회로(140, 200)는 단락 검출부(210), 게이트 전압 제어부(220), 구동전류 제어부(230) 및 지연 회로부(240)를 포함할 수 있다. 도 3에 도시된 구성요소들은 단락보호회로(200)를 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 단락보호회로는 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.
단락 검출부(210)는, 전력 스위치(110)의 턴 온 동작 시, 해당 스위치(110)가 비정상적인 단락 상태로 진입하는지 여부를 검출할 수 있다. 이를 위해, 단락 검출부(210)는 전력 스위치(110)의 드레인(D) 단에 연결되어, 상기 전력 스위치(110)의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 센싱할 수 있다. 단락 검출부(210)는 상기 센싱된 전압(VDS)을 기반으로 전력 스위치(110)가 정상적인 단락 상태를 벗어나는지를 실시간으로 감지할 수 있다.
단락 검출부(210)는, 비정상적인 단락 상태 감지 시, 전력 스위치(110)의 스위칭 동작을 턴 오프시키기 위한 제어신호를 게이트 전압 제어부(220) 및 지연 회로부(240)로 출력할 수 있다.
게이트 전압 제어부(220)는, 비정상적인 단락 상태 감지 시, 전력 스위치(110)의 게이트 구동전압(VG)을 줄여서 해당 스위치(110)에 흐르는 드레인 전류(ID)를 감소시킬 수 있다.
게이트 전압 제어부(220)는, 전력 스위치(110)가 턴 오프되기 전에 드레인 전류(ID)를 감소시킴으로써, 해당 스위치(110)의 드레인(D) 단과 소스(S) 단 사이에서 전력 스위치(110)의 내압을 초과하는 VDS 스파이크 전압이 발생되는 것을 미연에 방지할 수 있다.
구동전류 제어부(230)는, 전력 스위치(110)의 스위칭 동작을 턴 오프시키기 위한 게이트 구동전류(즉, 싱크 전류)의 조절이 가능한 복수의 펄스폭 제어신호들을 출력할 수 있다. 이때, 상기 복수의 펄스폭 제어신호들에는 바이너리 코딩(binary coding)이 적용될 수 있다.
구동전류 제어부(230)는, 전체 턴 오프 구간의 초기 구간에서 가장 큰 싱크 전류가 인가되도록 제어하고, 그 이후 구간에서 싱크 전류가 단계적(또는 점차적)으로 감소되도록 제어할 수 있다. 이는 Miller plateau 구간 이전의 게이트 전압 감소 구간을 단축시키고, 드레인 전류의 변화량(dID/dt)과 VDS 전압의 변화량(dVds/dt)을 감소시키기 위함이다.
지연 회로부(240)는 단락 검출부(210)로부터 수신되는 제어신호를 미리 결정된 시간(τ) 동안 지연시킨 다음 구동전류 제어부(230)의 입력 단으로 출력할 수 있다. 이는 게이트 구동전압 제어를 통해 일정 시간(τ) 동안 드레인 전류량을 감소시킨 다음에 전력 스위치(110)의 스위칭 동작을 턴 오프시키기 위함이다.
이상 상술한 바와 같이, 본 발명에 따른 단락보호회로(200)는, 비정상적인 단락 상태 감지 시, 게이트 구동전압 제어를 통해 전력 스위치(110)를 안정적으로 턴 오프시킬 수 있다. 또한, 상기 단락보호회로(140)는, 비정상적인 단락 상태 감지 시, 싱크 전류(Isink)의 제어를 통해 전력 스위치(110)를 안정적으로 턴 오프시킬 수 있다.
도 4는 본 발명의 일 실시 예에 따른 단락보호회로의 상세 구성을 도시하는 도면이다.
도 4를 참조하면, 본 발명에 따른 단락보호회로(200)는 단락 검출부(210), 게이트 전압 제어부(220), 구동전류 제어부(230) 및 지연 회로부(240)를 포함할 수 있다.
단락 검출부(210)는, SR 래치(211), 비교기(212), P형 트랜지스터(213), N형 트랜지스터(214), 커패시터(216), 다이오드(217) 및 전류원(218)을 포함할 수 있다.
SR 래치(211)의 S(Set) 단은 비교기(212)의 출력 단에 연결될 수 있고, SR 래치(211)의
Figure PCTKR2018013276-appb-I000001
단은 지연 회로부(240) 및 게이트 전압 제어부(220)에 연결될 수 있다. 비교기(212)의 제1 입력 단(-)은 N형 트랜지스터(214)의 소스(S) 단과 커패시터(216)의 타 단에 연결될 수 있고, 제2 입력 단(+)은 커패시터(216)의 일 단과, P형 및 N형 트랜지스터(213, 214)의 드레인(D) 단과, 다이오드(217)의 애노드 단에 연결될 수 있다. 커패시터(216)의 일 단은 비교기(212)의 제2 입력 단(+)과 P형 및 N형 트랜지스터(213, 214)의 드레인(D) 단과 다이오드(217)의 애노드 단에 연결될 수 있고, 타 단은 비교기(212)의 제1 입력단(-)과 N형 트랜지스터(214)의 소스(S) 단에 연결될 수 있다. 다이오드(217)의 캐소드 단은 전력 스위치(110)의 드레인(D) 단에 연결될 수 있다. 전류원(218)은 P형 트랜지스터(218)의 소스(S) 단에 연결될 수 있다.
이러한 구성을 갖는 단락 검출부(210)는 전력 스위치(110)의 드레인(D) 단에 연결되어, 상기 전력 스위치(110)의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 센싱할 수 있다. 상기 센싱된 전압(VDS)이 미리 결정된 임계치를 초과하는 경우, 단락 검출부(210)는 턴 온 상태의 전력 스위치(100)가 정상적인 단락 상태를 벗어난 것으로 감지할 수 있다.
전력 스위치(110)가 정상적인 단락 상태를 벗어나게 되면, 해당 스위치(110)의 드레인(D) 단에 연결된 다이오드(217)의 캐소드(cathode) 전압은 애노드(anode) 전압보다 더 커지게 된다. 이에 따라, 다이오드(217)는 오프(off) 상태로 동작하게 되고, 전류원(218)에서 인가되는 전류는 P형 트랜지스터(213)를 통과하여 커패시터(216)를 충전시키게 된다.
커패시터(216)에 전압이 충전되면, 비교기의 비교 전압(215)과 커패시터(216)의 충전 전압이 서로 동일해지기 때문에, 비교기(212)는 로우 레벨(low level) 신호를 출력하게 된다. 상기 로우 레벨 신호가 SR 래치(211)의 S(Set) 단으로 입력되면, SR 래치(211)는
Figure PCTKR2018013276-appb-I000002
단을 통해 로우 레벨 신호를 출력하게 된다. 한편, 본 실시 예에서는, SR 래치(211)의
Figure PCTKR2018013276-appb-I000003
단을 통해 제어 신호를 출력하는 것을 예시하고 있으나 이를 제한하지는 않으며
Figure PCTKR2018013276-appb-I000004
단을 통해 제어 신호를 출력할 수 있음은 당업자에게 자명할 것이다.
게이트 전압 제어부(220)는, 인버터(221), 버퍼 게이트(222), N형 트랜지스터(223) 및 제너 다이오드(224)를 포함할 수 있다. 여기서, 버퍼 게이트(222)는 실시 예에 따라 생략 가능하도록 구성될 수 있다.
인버터(221)의 입력 단은 SR 래치(211)의
Figure PCTKR2018013276-appb-I000005
단에 연결될 수 있고, 출력 단은 버퍼 게이트(222)의 입력 단에 연결될 수 있다. 버퍼 게이트(222)의 입력 단은 인버터(221)의 출력 단에 연결될 수 있고, 출력 단은 N형 트랜지스터(223)의 게이트(G) 단에 연결될 수 있다. N형 트랜지스터(223)의 게이트(G) 단은 버퍼 게이트(222)의 출력 단에 연결될 수 있고, 드레인(D) 단은 제너 다이오드(224)의 애노드 단에 연결될 수 있고, 소스(S) 단은 접지(ground)에 연결될 수 있다. 제너 다이오드(224)의 애노드 단은 N형 트랜지스터(223)의 드레인(D) 단에 연결될 수 있고, 캐소드 단은 전력 스위치(110)의 게이트(G) 단에 연결될 수 있다.
전력 스위치(110)의 비정상적인 단락 상태 검출 시, SR 래치(211)의
Figure PCTKR2018013276-appb-I000006
단을 통해 로우 레벨 신호를 출력하게 되면, 인버터(221)는 입력 신호를 반전시켜 하이 레벨 신호를 출력하게 된다. 버퍼 게이트(222)는 인버터(221)로부터 입력된 하이 레벨 신호를 변경하지 않고, 해당 신호를 그대로 출력하게 된다. 하이 레벨 신호가 N형 트랜지스터(223)의 게이트(G) 단으로 입력되면, N형 트랜지스터(223)는 턴 온(turn on) 동작을 수행하게 된다. 상기 N형 트랜지스터(223)가 턴 온 상태로 스위칭되면, 제너 다이오드(224)는 애노드 단이 접지(ground)와 연결되어 동작하게 된다. 제너 다이오드(224)는 전력 스위치(110)의 게이트 구동전압을 미리 결정된 전압으로 낮추게 된다. 예를 들어, 12V의 제너 다이오드를 사용하게 되면, 25V로 구동하는 게이트 전압을 12V로 강제로 낮춰주게 된다.
게이트 전압 제어부(220)는, 전력 스위치(110)가 턴 오프 상태로 스위칭되기 전에, 해당 스위치(110)의 게이트 구동전압(VG)을 줄여서 해당 스위치(110)에 흐르는 드레인 전류(ID)를 일차적으로 감소시킬 수 있다. 이를 통해, 게이트 전압 제어부(220)는 전력 스위치(110)의 드레인(D) 단과 소스(S) 단 사이에서 해당 스위치(110)의 내압을 초과하는 VDS 스파이크 전압이 발생되는 것을 미연에 방지할 수 있다.
한편, 본 실시 예에서는, 게이트 구동전압을 미리 결정된 전압으로 낮추기 위해 제너 다이오드를 사용하는 것을 예시하고 있으나 이를 제한하지는 않으며, 상기 제너 다이오드가 아닌 다른 회로를 사용하여 게이트 전압 제어부를 구현할 수 있다.
지연 회로부(240)는 SR 래치(211)의
Figure PCTKR2018013276-appb-I000007
단으로부터 수신된 로우 레벨 신호를 미리 결정된 시간(τ) 동안 지연시킨 다음 NAND 게이트(231)의 입력 단으로 출력할 수 있다. 가령, 도 6에 도시된 바와 같이, 전력 스위치(110)가 정상적인 단락 상태를 벗어나는 것을 t1 시점에 감지하는 경우, SR 래치(211)는 t1 시점을 기산점으로 하여 로우 레벨 신호를 출력하게 된다. 지연 회로부(240)는 t1 시점으로부터 일정 시간(τ)이 경과한 t2 시점을 기산점으로 하여 로우 레벨 신호를 출력하게 된다. 이는 게이트 구동전압 제어를 통해 일정 시간(τ) 동안 드레인 전류량을 감소시킨 다음, 전력 스위치(110)의 스위칭 동작을 턴 오프시키기 위함이다.
구동전류 제어부(230)는 NAND 게이트(231) 및 싱크전류 조절부(232)를 포함할 수 있다. NAND 게이트(231)의 입력 단은 PWM 제어부(미도시) 및 지연 회로부(240)에 연결될 수 있고, 출력 단은 게이트 구동회로(130)의 P형 트랜지스터와 싱크전류 조절부(232)에 연결될 수 있다. 싱크전류 제어부(232)의 입력 단은 NAND 게이트(231)에 연결될 수 있고, 출력 단은 게이트 구동회로(130)의 제1 및 제2 N형 트랜지스터에 연결될 수 있다.
한편, 본 실시 예에서, 게이트 구동회로(130)는 소스 전류(IG, source)를 생성하기 위한 하나 이상의 P형 트랜지스터와, 싱크 전류(IG, sink)를 생성하기 위한 둘 이상의 N형 트랜지스터들을 포함할 수 있다. 이때, 게이트 구동회로(130)는 바이너리 코딩이 가능하도록 서로 다른 트랜지스터 크기(size)를 갖는 N형 트랜지스터들을 포함할 수 있다. 가령, 도면에 도시된 바와 같이, 제2 N형 트랜지스터(X2)의 크기는 제1 N형 트랜지스터(X1)의 크기의 두 배일 수 있다. 상기 트랜지스터의 크기 비로 인해, 제2 N형 트랜지스터(X2)에서 생성되는 제2 싱크 전류(IG, sink2)의 크기는 제1 N형 트랜지스터(X1)에서 생성되는 제1 싱크 전류(IG, sink1)의 크기의 두 배일 수 있다.
한편, 본 실시 예에서는, 게이트 구동회로를 구성하는 N형 트랜지스터들의 크기가 서로 다른 것을 예시하고 있으나 이를 제한하지는 않으며, 상기 N형 트랜지스터들의 크기를 서로 동일하게 형성할 수 있음은 당업자에게 자명할 것이다.
PWM 제어부에서 출력되는 PWM 신호와 SR 래치(211)에서 출력되는 로우 레벨 신호가 NAND 게이트(231)로 입력되면, NAND 게이트(231)는 상기 PWM 신호의 파형에 관계없이 항상 하이 레벨 신호를 출력하게 된다.
하이 레벨 신호가 게이트 구동회로(130)의 P형 트랜지스터로 입력되면, 상기 P형 트랜지스터는 턴 오프 동작을 수행하게 된다. 한편, 하이 레벨 신호가 싱크전류 제어부(232)로 입력되면, 싱크전류 제어부(232)는 전력 스위치(110)의 스위칭 동작을 턴 오프시키기 위한 싱크 전류의 조절이 가능한 복수의 펄스폭 제어신호들을 출력할 수 있다.
즉, 싱크전류 제어부(232)는 NAND 게이트(231)로부터 수신된 하이 레벨 신호를 기준으로 제1 및 제2 펄스폭 제어신호들(VPWM1, VPWM2)을 생성할 수 있다. 싱크전류 제어부(232)는 제1 펄스폭 제어신호(VPWM1)를 게이트 구동회로(130)의 제1 N형 트랜지스터(X1)로 출력하고, 제2 펄스폭 제어신호(VPWM2)를 게이트 구동회로(130)의 제2 N형 트랜지스터(X2)로 출력할 수 있다. 이때, 상기 제1 및 제2 펄스폭 제어신호들에는 바이너리 코딩(binary coding)이 적용될 수 있다.
가령, 도 5에 도시된 바와 같이, 제1 및 제2 펄스폭 제어신호(VPWM1, VPWM2)는 바이너리 코딩을 통해 총 4개의 조합({로우 레벨 신호(off), 로우 레벨 신호(off)}, {하이 레벨 신호(on), 로우 레벨 신호(off)}, {로우 레벨 신호(off), 하이 레벨 신호(on)}, {하이 레벨 신호(on), 하이 레벨 신호(on)})으로 구성될 수 있다. 이에 따라, 게이트 구동회로(130)는, 제1 및 제2 펄스폭 제어신호(VPWM1, VPWM2)의 파형에 따라, 서로 다른 크기를 갖는 4 개의 싱크 전류들(0, 제1 싱크 전류(IG, sink1), 제2 싱크 전류(IG, sink2), 제1 싱크 전류 + 제2 싱크 전류(IG, sink1 + IG, sink2)) 중 어느 하나를 생성할 수 있다.
싱크전류 제어부(232)에서 미리 결정된 바이너리 코딩이 적용된 펄스폭 제어신호들(VPWM1, VPWM2)을 출력하게 되면, 게이트 구동회로(130)는 전력 스위치(110)의 싱크 전류(IG, sink)를 턴 오프 구간에 따라 단계적(또는 점차적)으로 조절할 수 있다. 가령, 도 6에 도시된 바와 같이, 싱크전류 제어부(232)는 t1 시점으로부터 일정 시간(τ)이 경과한 t2 시점을 기산점으로 하여 {H, L, H, H}의 파형을 갖는 제1 펄스폭 제어신호(VPWM1)와 {H, H, L, L}의 파형을 갖는 제2 펄스폭 제어신호(VPWM2)를 출력할 수 있다. 이에 따라, 게이트 구동회로(130)는 전력 스위치(110)의 스위칭 동작을 턴 오프시키기 위한 싱크 전류(IG, sink)를 단계적으로 감소시킬 수 있다. 즉, 게이트 구동회로(130)는 싱크 전류(IG, sink)의 크기를 '제1 싱크 전류(IG, sink1) + 제2 싱크 전류(IG, sink2)', '제2 싱크 전류(IG, sink2)', '제1 싱크 전류(IG, sink1)' 순으로 감소시킬 수 있다.
좀 더 구체적으로, 도 7에 도시된 바와 같이, 싱크전류 제어부(232)는 전체 턴 오프 구간의 초기 구간에서 가장 큰 싱크 전류가 인가되도록 제어함으로써 밀러 효과에 의한 miller plateau 구간의 이전 구간(즉, 게이트 전압 감소 구간)을 단축시키고, 그 이후 구간에서 싱크 전류가 단계적으로 감소되도록 제어함으로써 드레인 전류의 변화량(dID/dt)과 VDS 전압의 변화량(dVds/dt)을 감소시킬 수 있다.
이처럼, 싱크전류 제어부(232)는, 전체 턴 오프 구간의 초기 구간에서 가장 큰 싱크 전류가 인가되도록 제어하고, 그 이후 구간에서 싱크 전류가 단계적으로 감소되도록 제어함으로써, 전력 스위치(110)의 VDS 스파이크 전압을 최소화시킬 수 있다.
한편, 본 실시 예에서는, 전력 스위치 제어장치가 전력 스위치(110)를 턴 오프시키기 위한 게이트 구동전류를 단계적으로 조절하는 것을 예시하고 있으나 이를 제한하지는 않으며, 상기 게이트 구동전류를 랜덤(random)하게 조절할 수 있음은 당업자에게 자명할 것이다.
또한, 본 실시 예에서는, 두 개의 펄스폭 제어신호가 사용되는 것을 예시하고 있으나 이를 제한하지는 않으며 셋 이상의 펄스폭 제어신호들이 사용될 수 있음은 당업자에게 자명할 것이다. 따라서, 싱크전류 제어부(232)에서 바이너리 코딩이 적용된 n개의 펄스폭 제어신호들을 출력하게 되면, 게이트 구동회로(130)는 상기 펄스폭 제어신호들의 파형에 따라 총 2n 개의 싱크 전류(IG, sink)를 생성할 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 단락보호회로(200)는, 전력 스위치의 비정상적인 단락 상태 감지 시, 게이트 구동전압 제어와 게이트 구동전류 제어 중 적어도 하나를 이용하여 해당 스위치(110)를 안정적으로 턴 오프시킬 수 있다.
이상에서 본 발명의 다양한 실시 예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (9)

  1. 전력 스위치의 드레인(D) 단과 소스(S) 단 사이의 전압(VDS)을 센싱하여 상기 전력 스위치가 정상적인 단락 상태를 벗어나는지를 검출하는 단락 검출부;
    상기 전력 스위치의 비정상적인 단락 상태 검출 시, 상기 전력 스위치의 게이트 구동전압(VG)을 미리 결정된 전압으로 감소시키는 게이트 전압 제어부; 및
    상기 전력 스위치의 비정상적인 단락 상태 검출 시, 상기 전력 스위치의 스위칭 동작을 턴 오프시키기 위한 게이트 구동전류의 조절이 가능한 복수의 펄스폭 제어신호들을 출력하는 구동전류 제어부를 포함하는 전력 스위치용 단락보호회로.
  2. 제1항에 있어서,
    상기 게이트 전압 제어부는, 상기 게이트 구동전압(VG)을 미리 결정된 전압으로 감소시키기 위한 제너 다이오드를 포함하는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  3. 제1항에 있어서,
    상기 단락 검출부로부터 수신되는 제어신호를 미리 결정된 시간(τ) 동안 지연시킨 다음 상기 구동전류 제어부로 출력하는 지연 회로부를 더 포함하고,
    상기 지연 회로부는, 상기 게이트 전압 제어부를 통해 상기 전력 스위치의 드레인 전류를 일정 시간(τ) 동안 감소시킨 다음, 상기 전력 스위치가 턴 오프되도록 제어하는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  4. 제1항에 있어서,
    상기 구동전류 제어부는, 미리 결정된 파형을 갖는 복수의 펄스폭 제어신호들을 게이트 구동회로에 출력하여, 상기 전력 스위치의 게이트 구동전류가 조절되도록 제어하는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  5. 제4항에 있어서,
    상기 구동전류 제어부는, 상기 전력 스위치의 턴 오프 구간의 초기 구간에서 가장 큰 게이트 구동전류가 인가되도록 제어하고, 그 이후 구간에서 게이트 구동전류가 점차적으로 감소되도록 제어하는 것을 특징으로 하는 전력 스위치용 단락보호회로.
  6. 전력 스위치;
    상기 전력 스위치를 구동하기 위한 게이트 구동전압 및 구동전류를 생성하는 게이트 구동회로; 및
    상기 전력 스위치의 비정상적인 단락 상태 검출 시, 상기 전력 스위치의 게이트 구동전압(VG)을 미리 결정된 전압으로 감소시키고, 상기 전력 스위치를 턴 오프시키기 위한 게이트 구동전류의 조절이 가능한 복수의 펄스폭 제어신호들을 출력하는 단락보호회로를 포함하는 전력 스위치 시스템.
  7. 제6항에 있어서,
    상기 단락보호회로는, 바이너리 코딩(binary coding)이 적용된 복수의 펄스폭 제어신호들을 상기 게이트 구동회로에 출력하는 것을 특징으로 하는 전력 스위치 시스템.
  8. 제7항에 있어서,
    상기 게이트 구동회로는, 상기 바이너리 코딩이 가능하도록, 서로 다른 트랜지스터 크기를 갖는 복수의 N형 트랜지스터들을 구비하는 것을 특징으로 하는 전력 스위치 시스템.
  9. 제8항에 있어서,
    상기 게이트 구동회로는, 상기 복수의 펄스폭 제어신호들의 바이너리 코딩을 통해 총 2n 개의 게이트 구동전류를 출력하고,
    상기 n은 상기 복수의 펄스폭 제어신호들의 개수에 대응하는 것을 특징으로 하는 전력 스위치 시스템.
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