WO2021019882A1 - 半導体装置 - Google Patents

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WO2021019882A1
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原田　祐一
晴司 野口
典宏 小宮山
伊倉　巧裕
洋輔 桜井
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • the present invention relates to a semiconductor device.
  • the semiconductor device includes a plurality of gate trench portions electrically connected to the gate electrode and a plurality of dummy trench portions electrically connected to the emitter electrode.
  • a first trench group including one gate trench portion and two dummy trench portions adjacent to each other and adjacent to each other, and a second trench group including two gate trench portions adjacent to each other.
  • a semiconductor device including.
  • the second trench group may include three or more dummy trench portions that are adjacent to each other in succession.
  • the second trench group includes two gate trench portions adjacent to each other and four dummy trench portions continuously adjacent to each other, and has a structure in which the two gate trench portions and the four dummy trench portions are adjacent to each other. You can do it.
  • the first trench group and the second trench group are adjacent to each other.
  • the semiconductor device may include a plurality of first trench groups and a plurality of second trench groups.
  • the ratio of the number of the plurality of first trench groups to the number of the plurality of second trench groups may be 1: 1.
  • the semiconductor device is provided below the first conductive type emitter region, the second conductive type base region having a polarity different from that of the first conductive type, and the first conductive type region, and has a doping concentration lower than that of the emitter region. It may include a conductive type drift region and a first conductive type storage region provided between the base region and the drift region and having a higher doping concentration than the drift region.
  • the semiconductor device is a mesa portion sandwiched by at least two of a plurality of gate trench portions or a plurality of dummy trench portions, and has a first conductive type emitter region and a different polarity from that of the first conductive type. It may be provided with a mesa portion having two conductive base regions. The base region and the emitter region may be alternately arranged in the extending direction of the trench portion in contact with the mesa portion.
  • the semiconductor device is a mesa portion sandwiched by at least two of a plurality of gate trench portions or a plurality of dummy trench portions, and has a first conductive type emitter region and a different polarity from that of the first conductive type. It may be provided with a mesa portion having two conductive base regions. The two emitter regions may extend in contact with the trench portion in contact with the mesa portion and sandwich the base region.
  • FIG. It is a figure showing the change with respect to time t of the voltage Vak of a semiconductor device 300.
  • one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as "upper” or “front”, and the other side is referred to as “lower” or “back”.
  • the upper surface is referred to as the upper surface and the other surface is referred to as the lower surface.
  • the directions of "top”, “bottom”, “front”, and “back” are not limited to the direction of gravity or the direction of mounting on a substrate or the like when mounting a semiconductor device.
  • Cartesian coordinate axes of the X-axis, the Y-axis, and the Z-axis In the present specification, technical matters may be described using Cartesian coordinate axes of the X-axis, the Y-axis, and the Z-axis.
  • the plane parallel to the upper surface of the semiconductor substrate is defined as the XY plane, and the depth direction of the semiconductor substrate is defined as the Z axis.
  • the XYZ system is a right-handed system.
  • top view the case where the semiconductor substrate is viewed in the Z-axis direction.
  • the first conductive type is N type and the second conductive type is P type, but the first conductive type may be P type and the second conductive type may be N type.
  • the conductive types such as the substrate, the layer, and the region in each embodiment have opposite polarities.
  • the doping concentration refers to the concentration of impurities that have been donated or accepted.
  • the concentration difference between the donor and the acceptor may be referred to as the doping concentration.
  • the peak value of the doping concentration distribution in the doping region may be used as the doping concentration in the doping region.
  • N and P mean that the doping concentration is higher and the doping concentration is lower than that of the layer or region to which it is not attached, respectively.
  • FIG. 1A is an example of a cross-sectional view of the semiconductor device 100 according to the embodiment.
  • the semiconductor device 100 may be an IGBT or a vertical MOSFET.
  • the semiconductor device 100 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 of this example includes a trench group including a dummy trench portion 30 and a gate trench portion 40, and a mesa portion which is a dopant diffusion region between the trench groups.
  • the trench group of this example has a first trench group 110 and a second trench group 120.
  • the dummy trench portion 30 has a dummy insulating film 32 and a dummy conductive portion 34.
  • the dummy conductive portion 34 is electrically connected to the emitter electrode 52 and is set to the emitter potential Ve.
  • the emitter potential Ve may be set to the ground potential.
  • the gate trench portion 40 has a gate insulating film 42 and a gate conductive portion 44.
  • the gate conductive portion 44 is electrically connected to the gate electrode 50 and is set to the gate potential Vg.
  • the gate potential Vg may be higher than the emitter potential Ve.
  • the mesa portion of the semiconductor substrate 10 of this example includes the mesa portion 60, the mesa portion 62, or the mesa portion 64.
  • the mesa portion 60 is a region sandwiched between the gate trench portions 40 on the front surface of the semiconductor substrate 10.
  • the mesa portion 62 is a region sandwiched between the gate trench portion 40 and the dummy trench portion 30 on the front surface of the semiconductor substrate 10.
  • the mesa portion 64 is a region sandwiched between the dummy trench portions 30 on the front surface of the semiconductor substrate 10.
  • the mesa portion 60, the mesa portion 62, or the mesa portion 64 of the semiconductor substrate 10 is provided below the first conductive type emitter region 12, the second conductive type base region 14, and the base region 14 from the upper surface side. It has a conductive type drift region 18 and a second conductive type collector region 22.
  • the semiconductor substrate 10 does not have a collector region 22.
  • the mesa portion 60, the mesa portion 62, or the mesa portion 64 of this example has a first conductive type storage region 16 provided between the base region 14 and the drift region 18.
  • the IE effect of the carrier on the base region 14 injection Enhancement effect, injection promoting effect
  • the storage region 16 may be omitted as shown in another example of the cross-sectional view of the semiconductor device 100 according to the embodiment of FIG. 1B.
  • the emitter region 12 is a first conductive type region provided on the front surface side of the semiconductor substrate 10.
  • the emitter region 12 has an N + -type polarity.
  • the base region 14 is a second conductive type region provided in contact with the lower part of the emitter region 12.
  • the base region 14 has a P-type polarity.
  • the base region 14 may be exposed on the front surface of the semiconductor substrate 10.
  • the gate conductive portion 44 is set to the gate potential Vg, electrons are attracted to the gate trench portion 40 side in the base region 14.
  • An N-shaped channel is formed in a region of the base region 14 in contact with the gate trench portion 40, and is driven as a transistor.
  • a conductor 54 is arranged on the upper surface of the emitter region 12 and is connected to the emitter electrode 52.
  • An interlayer insulating film 56 is arranged on the upper surface of the gate conductive portion 44. The interlayer insulating film 56 insulates the conductor 54 and the gate conductive portion 44.
  • a conductor 55 may be provided on the lower surface of the semiconductor substrate 10 and connected to an external electrode.
  • the conductor 55 may be provided on the lower surface of the collector region 22 and connected to the collector electrode.
  • the first trench group 110 has one gate trench portion 40, and has a plurality of consecutively adjacent dummy trench portions 30.
  • the plurality of dummy trench portions 30 included in the first trench group 110 may be a 1G2E trench group provided adjacent to one gate trench portion 40 and having two dummy trench portions 30 adjacent to each other.
  • the capacitance Cies will be charged. The entire capacitance Cies proportional to the surface area of the gate trench 40 is charged, and the capacitance Cies to be charged is large.
  • the second trench group 120 includes two gate trench portions 40 adjacent to each other, and includes a plurality of dummy trench portions 30. In the second trench group 120, the two gate trench portions 40 and the plurality of dummy trench portions 30 are adjacent to each other.
  • the second trench group 120 may include three or more consecutively adjacent dummy trench portions that are consecutively adjacent to each other.
  • the second trench group 120 may include four consecutively adjacent dummy trench portions 30 provided adjacent to the two gate trench portions 40 adjacent to each other.
  • a 2G4E trench group when a plurality of dummy trench portions 30 are four, it is referred to as a 2G4E trench group.
  • the first trench group 110 is a 1G2E trench group and the second trench group 120 is a 2G4E trench group, characteristics such as pressure resistance of each region are maintained equally.
  • the region of the semiconductor substrate 10 including the second trench group 120 has a mesa portion 60 adjacent to each other in the gate trench portions 40.
  • the gate potential Vg is applied to both of the gate conductive portions 44 of the trench portion adjacent to the mesa portion 60. Therefore, a potential difference between the gate conductive portion 44 and the mesa portion 60 is likely to occur. That is, in the second trench group 120, the capacitance Cies between the gate conductive portion 44 and the emitter region 12 at the time of turn-on is smaller than that in the first trench group 110.
  • the semiconductor device 100 has a plurality of first trench groups 110 and a plurality of second trench groups 120.
  • the capacitance Cies is adjusted, and the time of the potential V that changes when the semiconductor device 100 is switched.
  • the slope dV / dt with respect to t can be adjusted.
  • Characteristics such as withstand voltage and switching characteristics of the semiconductor device 100 depend on the ratio of the number of dummy trench portions 30 and gate trench portions 40.
  • the first trench group 110 is a 1G2E trench group and the second trench group 120 is a 2G4E trench group
  • the inclination dV of the potential V with respect to the time t is maintained while maintaining the overall performance of the semiconductor device 100. / Dt can be adjusted.
  • the plurality of first trench groups 110 and the plurality of second trench groups 120 are provided at a predetermined ratio.
  • the ratio of the number of the plurality of first trench groups 110 to the number of the plurality of second trench groups may be 1: 1.
  • the ratio of the number of the plurality of first trench groups 110 to the number of the plurality of second trench groups is 1: 1, dV / dt is applied over the entire voltage region during switching of the semiconductor device 100. Can be reduced.
  • the ratio of the number of the plurality of first trench groups 110 to the number of the plurality of second trench groups is not limited to 1: 1 and may be 1: 3 to 3: 1.
  • the plurality of first trench groups 110 and the plurality of second trench groups 120 are arranged alternately. That is, the semiconductor device 100 includes a structure in which the first trench group 110 and the second trench group 120 are adjacent to each other. However, the first trench group 110 and the second trench group 120 may be arranged so as to satisfy a predetermined arrangement ratio, and are not limited to being arranged alternately.
  • FIG. 1C is an example of a circuit diagram of the semiconductor assembly 150.
  • the semiconductor assembly 150 two semiconductor chips 78 are connected in series.
  • the semiconductor device 100 may be composed of a circuit element including a semiconductor chip 78.
  • the semiconductor chip 78-2 may form the lower arm portion 80.
  • the semiconductor chip 78-1 may form the upper arm portion 82.
  • a set of lower arm portions 80 and upper arm portions 82 included in the semiconductor assembly 150 may form a leg.
  • the emitter electrode of the semiconductor chip 78-2 may be electrically connected to the input terminal N1, and the collector electrode of the semiconductor chip 78-2 may be electrically connected to the output terminal U.
  • the emitter electrode of the semiconductor chip 78-1 may be electrically connected to the output terminal U, and the collector electrode of the semiconductor chip 78-1 may be electrically connected to the input terminal P1.
  • the lower arm portion 80 and the upper arm portion 82 may be alternately switched by a signal input to the control electrode pad of the semiconductor chip 78.
  • the input terminal P1 may be connected to the positive electrode of the external power supply.
  • the input terminal N1 may be connected to the negative electrode of the external power supply.
  • the output terminals U, V and W may be connected to the load respectively.
  • the semiconductor chip 78 may be an RC-IGBT semiconductor chip.
  • the IGBT and the freewheeling diode (FWD) are integrally formed.
  • the IGBT and FWD may be connected in antiparallel.
  • the semiconductor chip 78 may include a combination of a transistor portion such as a MOSFET or an IGBT and a diode portion, respectively.
  • the semiconductor device 100 may be a semiconductor chip 78.
  • the relationship between the semiconductor chips 78-1 and 78-2 is referred to as the relationship arranged on the opposing arm.
  • a reverse recovery current flows between the transistor portion arranged on the semiconductor chip 78-2 and the diode portion of the semiconductor chip 78-1 arranged on the opposite arm.
  • the absolute value of the radiation noise generated in the diode part of the semiconductor chip 78-1 also becomes large.
  • a large surge current flows into the current flowing through the transistor portion arranged on the semiconductor chip 78-2.
  • a large radiation noise at the time of reverse recovery is generated in a switching operation at a high frequency of 30 to 40 MHz.
  • the semiconductor device 100 by using both the first trench group 110 and the second trench group 120 provided on the front surface of the semiconductor substrate 10 at a predetermined ratio, the low voltage side during the switching operation is used. DV / dt can be reduced in a wide range from to the high voltage side.
  • FIG. 1D is a diagram comparing the capacitance Cies of the first trench group 110 and the second trench group 120.
  • the first trench group 110 has a larger capacitance Cies than the second trench group 120.
  • the capacitance Cies serves as a reference for determining the driving speed of the semiconductor device 100 on the low voltage side.
  • the capacitance of the capacitance Cies becomes small at the time on the high voltage side immediately before the gate-emitter voltage stabilizes. That is, in the region on the high voltage side, the influence of the number of the dummy trench portions 30 continuously provided on the adjacent gate trench portions 40 becomes larger. Since the number of the dummy trench portions 30 provided continuously has a large influence on the performance of the semiconductor device 100, the number of the dummy trench portions 30 provided continuously is determined based on the desired performance of the semiconductor device 100. You can.
  • FIG. 2A is an example of a cross-sectional view of the semiconductor device 200 according to Comparative Example 1.
  • the semiconductor device 200 has a first trench group 110 and does not have a second trench group 120.
  • the first trench group 110 is repeatedly provided.
  • the trench portions on both sides adjacent to one gate trench portion 40 become the dummy trench portion 30. That is, the facing area between the gate trench portion 40 and the dummy trench portion 30 is large.
  • FIG. 2B is a diagram showing changes in the current Iak and the voltage Vak of the semiconductor device 200 with respect to time t.
  • the time variation of the voltage Vak is shown.
  • the change dV / dt of the voltage Vak at the start of switching with time t is small.
  • the change dV / dt of the voltage Vak just before the voltage Vak becomes high and stabilizes is large.
  • the semiconductor device 200 having the first trench group 110 takes a value of dV / dt larger than that of the semiconductor device 100 at a high voltage and before the voltage stabilizes.
  • FIG. 3A is a cross-sectional view of the semiconductor device 300 according to Comparative Example 2.
  • the semiconductor substrate 10 according to the semiconductor device 300 has a second trench group 120 and does not have a first trench group 110.
  • the second trench group 120 is repeatedly provided.
  • 2G4E trench groups are repeatedly provided.
  • both the trench portions adjacent to the mesa portion 60 are set to the gate potential Vg. That is, the potential difference between the gate conductive portion 44 and the mesa portion 60 becomes large, and an N-type channel is easily formed in the base region 14. This corresponds to the small capacitance Cies between the gate conductive portion 44 and the emitter region 12 when the semiconductor device 300 is driven.
  • FIG. 3B is a diagram showing changes in the current Iak and the voltage Vak of the semiconductor device 300 with respect to time t.
  • the time variation of the voltage Vak is shown.
  • the semiconductor device 300 having the second trench group 120 has a large dV / dt on the low voltage side and a small dV / dt on the high voltage side with respect to the semiconductor device 200 having only the first trench group 110. ..
  • the capacitance Cies of the semiconductor device 300 Since the capacitance Cies of the semiconductor device 300 is small, dV / dt at the time of low voltage at turn-on becomes large. On the other hand, in the case of stabilizing to a high voltage after driving, by having a mesa portion 62 between the dummy trench portion 30 and the gate trench portion 40 and a mesa portion 60 between the gate trench portions 40, the capacitance The value of dV / dt decreases due to the difference in capacitance Cies.
  • FIG. 4 is a diagram showing changes in the current Iak and the voltage Vak of the semiconductor device 100 with respect to time t. The time change of the voltage Vak at the time of turn-on of the semiconductor device 100 is shown.
  • the semiconductor device 100 has a characteristic that combines the characteristics of the semiconductor device 200 on the low voltage side and the characteristics of the semiconductor device 300 on the high voltage side. That is, it has a small dV / dt value on both the low voltage side and the high voltage side.
  • the semiconductor device 100 Since the dV / dt of the semiconductor device 100 is small, the absolute value of the noise generated in the voltage Vak and the current Iak is also small in the semiconductor device 100. Therefore, in the semiconductor device 100, sufficient protection can be given to the element, and a highly reliable circuit can be configured.
  • FIG. 5 is an example of a top view of the mesa portion 60 of the semiconductor device 100.
  • the configuration of the mesa portion 60 sandwiched between the gate trench portions 40 is shown.
  • the mesa portion 62 or the mesa portion 64 may have a similar configuration. That is, the mesa portion sandwiched by at least two of the plurality of gate trench portions 40 or the plurality of dummy trench portions 30 may have the same configuration.
  • the base region 14 and the emitter region 12 of this example are alternately arranged in the stretching direction of the two gate trench portions 40 in contact with the mesa portion 60.
  • the semiconductor device 100 is an IGBT
  • latch-up of the IGBT is suppressed by the configuration of the mesa portion 60 on the upper surface of the semiconductor substrate 10.
  • FIG. 6 is another example of a top view of the mesa portion 60 of the semiconductor device 100.
  • the configuration of the mesa portion 60 sandwiched between the gate trench portions 40 is shown.
  • the mesa portion 62 or the mesa portion 64 may have a similar configuration. That is, the mesa portion sandwiched by at least two of the plurality of gate trench portions 40 or the plurality of dummy trench portions 30 may have the same configuration.
  • the emitter region 12 of this example extends in contact with two gate trench portions 40 in contact with the mesa portion 60.
  • the emitter region 12 is arranged so as to sandwich the base region 14.
  • the structure of the mesa portion 60 of this example is referred to as a basic structure.

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

ゲート電極と電気的に接続された複数のゲートトレンチ部と、エミッタ電極と電気的に接続された複数のダミートレンチ部とを備える半導体装置であって、１つのゲートトレンチ部と、前記ゲートトレンチ部と隣り合い、かつ互いに隣り合う２つのダミートレンチ部とを含む第１のトレンチ群と、互いに隣り合う２つのゲートトレンチ部を含む第２のトレンチ群とを備える半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、トレンチゲート型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）または縦型ＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、金属－酸化物－半導体電界効果トランジスタ）においては、ゲートトレンチ部に対して、一定の割合でダミートレンチ部を設ける構造を繰り返していた（例えば、特許文献１および特許文献２参照）。
［先行技術文献］
［特許文献］
　　［特許文献１］　国際公開第２０１５／１６２８１１号パンフレット
　　［特許文献２］　国際公開第２０１７／０３３３１５号パンフレット
一般的開示
　半導体装置のスイッチングに際し、ノイズの発生を抑制する。
　本発明の第１の態様においては、ゲート電極と電気的に接続された複数のゲートトレンチ部と、エミッタ電極と電気的に接続された複数のダミートレンチ部とを備える半導体装置であって、１つのゲートトレンチ部と、前記ゲートトレンチ部と隣り合って設けられ、互いに隣り合う２つのダミートレンチ部とを含む第１のトレンチ群と、互いに隣り合う２つのゲートトレンチ部を含む第２のトレンチ群とを備える半導体装置を提供する。
　第２のトレンチ群は、連続して隣り合う３つ以上のダミートレンチ部を含んでよい。
　第２のトレンチ群は、互いに隣り合う２つのゲートトレンチ部と、連続して隣り合う４つのダミートレンチ部と、を含み、２つのゲートトレンチ部と４つのダミートレンチ部とが隣り合う構造を有してよい。
　第１のトレンチ群および第２のトレンチ群は、互いに隣り合う。
　半導体装置は、複数の第１のトレンチ群と、複数の第２のトレンチ群とを備えてよい。複数の第１のトレンチ群の数と、複数の第２のトレンチ群の数との比は、１：１であってよい。
　半導体装置は、第１導電型のエミッタ領域と、第１導電型とは異なる極性である第２導電型のベース領域と、ベース領域の下方に設けられ、エミッタ領域より低いドーピング濃度を有する第１導電型のドリフト領域と、ベース領域およびドリフト領域の間に設けられ、ドリフト領域より高いドーピング濃度を有する第１導電型の蓄積領域と、を備えてよい。
　半導体装置は、複数のゲートトレンチ部または複数のダミートレンチ部のうち少なくとも２つによって挟まれたメサ部であって、第１導電型のエミッタ領域と、第１導電型とは異なる極性である第２導電型のベース領域と、を有する、メサ部を備えてよい。ベース領域およびエミッタ領域は、メサ部に接するトレンチ部の延伸方向において交互に配置されてよい。
　半導体装置は、複数のゲートトレンチ部または複数のダミートレンチ部のうち少なくとも２つによって挟まれたメサ部であって、第１導電型のエミッタ領域と、第１導電型とは異なる極性である第２導電型のベース領域と、を有する、メサ部を備えてよい。２つのエミッタ領域は、メサ部に接するトレンチ部に接して延伸し、ベース領域を挟んでよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例に係る半導体装置１００の断面図の一例である。 実施例に係る半導体装置１００の断面図の別例である。 半導体組立体１５０の回路図の一例である 第１のトレンチ群１１０および第２のトレンチ群１２０の静電容量Ｃｉｅｓを比較した図である。 比較例１に係る半導体装置２００の断面図である 半導体装置２００の電圧Ｖａｋの時間ｔに対する変化を表した図である。 比較例２に係る半導体装置３００の断面図である。 半導体装置３００の電圧Ｖａｋの時間ｔに対する変化を表した図である。 半導体装置１００の電圧Ｖの時間ｔに対する変化を表した図である。 半導体装置１００のメサ部６０の上面図の一例である。 半導体装置１００のメサ部６０の上面図の別例である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」または「おもて」、他方の側を「下」または「裏」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、および「裏」の方向は、重力方向または半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。また、ＸＹＺ系は右手系をなす。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について上面視と称する。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
　本明細書においてドーピング濃度とは、ドナー化またはアクセプタ化した不純物の濃度を指す。本明細書においてドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
　本明細書では、ＮまたはＰを冠記した層や領域においては、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および－は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
　図１Ａは、実施例に係る半導体装置１００の断面図の一例である。半導体装置１００は、ＩＧＢＴであってよく、縦型ＭＯＳＦＥＴであってもよい。半導体装置１００は、半導体基板１０を備える。本例の半導体基板１０は、ダミートレンチ部３０およびゲートトレンチ部４０を含むトレンチ群と、トレンチ群同士の間のドーパント拡散領域であるメサ部とを備える。本例のトレンチ群は、第１のトレンチ群１１０および第２のトレンチ群１２０を有する。
　ダミートレンチ部３０は、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、エミッタ電極５２に電気的に接続され、エミッタ電位Ｖｅに設定される。エミッタ電位Ｖｅは、接地電位に設定されてよい。
　ゲートトレンチ部４０は、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート導電部４４は、ゲート電極５０に電気的に接続され、ゲート電位Ｖｇに設定される。一例として、ゲート電位Ｖｇは、エミッタ電位Ｖｅより高電位であってよい。
　本例の半導体基板１０のメサ部は、メサ部６０、メサ部６２、またはメサ部６４を含む。メサ部６０は、半導体基板１０のおもて面のゲートトレンチ部４０同士の間に挟まれた領域である。メサ部６２は、半導体基板１０のおもて面のゲートトレンチ部４０およびダミートレンチ部３０の間に挟まれた領域である。メサ部６４は、半導体基板１０のおもて面のダミートレンチ部３０同士の間に挟まれた領域である。
　半導体基板１０のメサ部６０、メサ部６２、またはメサ部６４は、上面側から第１導電型のエミッタ領域１２、第２導電型のベース領域１４、ベース領域１４の下方に設けられた第１導電型のドリフト領域１８、および第２導電型のコレクタ領域２２を有する。半導体装置１００がＩＧＢＴでなく、縦型ＭＯＳＦＥＴである場合には、半導体基板１０はコレクタ領域２２を有しない。
　本例のメサ部６０、メサ部６２、またはメサ部６４は、ベース領域１４およびドリフト領域１８の間に設けられた第１導電型の蓄積領域１６を有する。蓄積領域１６を設けることで、ベース領域１４へのキャリアのＩＥ効果（Ｉｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｍｅｎｔ　ｅｆｆｅｃｔ，注入促進効果）を向上できる。ただし、蓄積領域１６は、図１Ｂの実施例に係る半導体装置１００の断面図の別例に示すように省略されてもよい。
　エミッタ領域１２は、半導体基板１０のおもて面側に設けられた第１導電型の領域である。一例として、エミッタ領域１２は、Ｎ＋型の極性を有する。
　ベース領域１４は、エミッタ領域１２の下方に接して設けられた第２導電型の領域である。一例として、ベース領域１４は、Ｐ－型の極性を有する。ベース領域１４は、半導体基板１０のおもて面に露出してよい。ゲート導電部４４がゲート電位Ｖｇに設定された場合、ベース領域１４において、電子がゲートトレンチ部４０側に引き寄せられる。ベース領域１４のゲートトレンチ部４０と接する領域にＮ型のチャネルが形成され、トランジスタとして駆動する。
　エミッタ領域１２の上面には、導電体５４が配置され、エミッタ電極５２に接続される。ゲート導電部４４の上面には層間絶縁膜５６が配置される。層間絶縁膜５６は、導電体５４と、ゲート導電部４４とを絶縁する。
　半導体基板１０の下面には、導電体５５が設けられ、外部の電極に接続されてよい。半導体装置１００がＩＧＢＴである場合には、導電体５５は、コレクタ領域２２の下面に設けられ、コレクタ電極に接続されてよい。
　第１のトレンチ群１１０は、一つのゲートトレンチ部４０を有し、複数の連続して隣り合うダミートレンチ部３０を有する。第１のトレンチ群１１０の有する複数のダミートレンチ部３０は、１つのゲートトレンチ部４０と隣り合って設けられ、互いに隣り合う２つのダミートレンチ部３０とを有する１Ｇ２Ｅトレンチ群であってよい。第１のトレンチ群１１０では、ゲート導電部４４にゲート電位Ｖｇを印加するには、ダミートレンチ部３０およびゲートトレンチ部４０の間に挟まれたメサ部６２と、ゲート導電部４４との間の静電容量Ｃｉｅｓを充電することとなる。ゲートトレンチ部４０の表面積に比例した静電容量Ｃｉｅｓ全体を充電することとなり、充電されるべき静電容量Ｃｉｅｓは大きい。
　第２のトレンチ群１２０は、互いに隣り合う２つのゲートトレンチ部４０を含み、複数のダミートレンチ部３０を含む。第２のトレンチ群１２０において、２つのゲートトレンチ部４０と、複数のダミートレンチ部３０とが隣り合っている。第２のトレンチ群１２０は、連続して隣り合う連続して隣り合う３つ以上の前記ダミートレンチ部を含んでよい。
　特に、第２のトレンチ群１２０は、互いに隣り合う２つのゲートトレンチ部４０に隣り合って設けられる、連続して隣り合う４つのダミートレンチ部３０を含んでよい。第２のトレンチ群１２０において、複数のダミートレンチ部３０が４つのときに、２Ｇ４Ｅトレンチ群と称する。第１のトレンチ群１１０が１Ｇ２Ｅトレンチ群であり、第２のトレンチ群１２０が２Ｇ４Ｅトレンチ群である場合、それぞれの領域の耐圧等の特性が等しく保たれる。
　半導体基板１０の第２のトレンチ群１２０を含む領域は、ゲートトレンチ部４０同士で隣り合うメサ部６０を有する。メサ部６０に隣り合うトレンチ部のゲート導電部４４の両方ともにゲート電位Ｖｇが印加される。従って、ゲート導電部４４およびメサ部６０の間の電位差が生じ易くなる。即ち、第２のトレンチ群１２０においては、第１のトレンチ群１１０より、ターンオン時のゲート導電部４４とエミッタ領域１２との間の静電容量Ｃｉｅｓが小さくなる。
　半導体装置１００は、複数の第１のトレンチ群１１０と、複数の第２のトレンチ群１２０と、を有する。複数の第１のトレンチ群１１０の数と、複数の第２のトレンチ群の数との比を調整することで、静電容量Ｃｉｅｓを調整し、半導体装置１００のスイッチング時に変化する電位Ｖの時間ｔに対する傾きｄＶ／ｄｔを調整できる。
　半導体装置１００の耐圧やスイッチング特性などの特性は、ダミートレンチ部３０とゲートトレンチ部４０との本数の比に依存する。第１のトレンチ群１１０を１Ｇ２Ｅトレンチ群とした場合に、第２のトレンチ群１２０を２Ｇ４Ｅトレンチ群とすることで、半導体装置１００の全体の性能を保ちつつ、電位Ｖの時間ｔの対する傾きｄＶ／ｄｔを調整できる。
　複数の第１のトレンチ群１１０と、複数の第２のトレンチ群１２０とは、予め定められた比率で設けられる。一例として、複数の第１のトレンチ群１１０の数と、複数の第２のトレンチ群の数との比は１：１であってよい。複数の第１のトレンチ群１１０の数と、複数の第２のトレンチ群の数との比が１：１であるときは、半導体装置１００のスイッチング時において、電圧の全領域にわたってｄＶ／ｄｔを低減できる。ただし、複数の第１のトレンチ群１１０の数と、複数の第２のトレンチ群の数との比は、１：１には限定されず、１：３から３：１であってよい。
　本例では、複数の第１のトレンチ群１１０および複数の第２のトレンチ群１２０は、交互に配置されている。即ち、半導体装置１００は、第１のトレンチ群１１０および第２のトレンチ群１２０が、互いに隣り合う構造を含む。ただし、第１のトレンチ群１１０および第２のトレンチ群１２０は、予め定められた配列比を満たして配列されればよく、交互に配置されることに限定されない。
　図１Ｃは、半導体組立体１５０の回路図の一例である。３つの半導体組立体１５０を並列に接続し、車両のモーターを駆動する車載用ユニットの一部である、三相の駆動電流Ｕ、Ｖ、Ｗ相を有する三相交流インバータ回路が構成できる。
　Ｕ相の場合について説明する。半導体組立体１５０では、直列に２つの半導体チップ７８が、接続されている。半導体装置１００は、半導体チップ７８を含む回路素子で構成してよい。
　半導体組立体１５０内の半導体チップのうち、半導体チップ７８－２は、下アーム部分８０を構成してよい。一方、半導体組立体１５０内の半導体チップのうち、半導体チップ７８－１は、上アーム部分８２を構成してよい。さらに、半導体組立体１５０が有する一組の下アーム部分８０および上アーム部分８２は、レグを構成してよい。
　下アーム部分８０においては、半導体チップ７８－２のエミッタ電極が入力端子Ｎ１に、半導体チップ７８－２のコレクタ電極が出力端子Ｕに、それぞれ電気的に接続されてよい。上アーム部分８２においては、半導体チップ７８－１のエミッタ電極が出力端子Ｕに、半導体チップ７８－１のコレクタ電極が入力端子Ｐ１に、それぞれ電気的に接続されてよい。下アーム部分８０および上アーム部分８２は、半導体チップ７８の制御電極パッドに入力される信号により、交互にスイッチングされてよい。
　入力端子Ｐ１は、外部電源の正極に接続されてよい。入力端子Ｎ１は、外部電源の負極に接続されてよい。出力端子Ｕ、ＶおよびＷは、それぞれ負荷に接続されてよい。
　半導体モジュールにおいて、半導体チップ７８は、ＲＣ‐ＩＧＢＴ半導体チップであってよい。ＲＣ‐ＩＧＢＴ半導体チップにおいて、ＩＧＢＴおよび還流ダイオード（ＦＷＤ）は、一体的に形成される。ＲＣ‐ＩＧＢＴ半導体チップにおいて、ＩＧＢＴおよびＦＷＤは、逆並列に接続されてよい。半導体チップ７８は、それぞれＭＯＳＦＥＴやＩＧＢＴ等のトランジスタ部とダイオード部との組み合わせを含んでもよい。半導体装置１００は、半導体チップ７８であってよい。
　半導体チップ７８－１および７８－２の間の関係を対向アームに配置された関係と称する。半導体チップ７８－２に配置されたトランジスタ部がターンオンする場合、対向アームに配置された半導体チップ７８－１のダイオード部との間に逆回復電流が流れる。
　逆回復電流の時間変化が大きい場合に、半導体チップ７８－１のダイオード部で生じる放射ノイズの絶対値も大きくなる。この場合、半導体チップ７８－２に配置されたトランジスタ部に流れる電流に、大きなサージ電流が流れ込む。例えば、１２００Ｖの高耐圧を有するＩＧＢＴモジュールにおいて、３０～４０ＭＨｚの高周波数におけるスイッチング動作では、逆回復時の大きな放射ノイズが発生する。
　従って、半導体組立体１５０におけるトランジスタ部がターンオンする場合の電圧の時間変化ｄＶ／ｄｔが小さい方が、放射ノイズが小さくなり、回路保護および回路の信頼性を高められる。半導体装置１００では、半導体基板１０のおもて面に予め定められた比率で設けられる第１のトレンチ群１１０および第２のトレンチ群１２０の両方を使用することにより、スイッチング動作中の低電圧側から高電圧側までの広い範囲においてｄＶ／ｄｔを低減できる。
　図１Ｄは、第１のトレンチ群１１０および第２のトレンチ群１２０の静電容量Ｃｉｅｓを比較した図である。第１のトレンチ群１１０は、第２のトレンチ群１２０より静電容量Ｃｉｅｓが大きい。
　半導体装置１００のターンオン時に、低電圧側において、静電容量Ｃｉｅｓが半導体装置１００の駆動速度を決める基準となる。半導体装置１００のスイッチング動作の際に、ゲート－エミッタ間電圧が安定する直前の高電圧側の時点においては、静電容量Ｃｉｅｓの容量は小さくなる。即ち、高電圧側の領域では、隣接するゲートトレンチ部４０に対して、連続して設けられるダミートレンチ部３０の本数の影響の方が大きくなる。連続して設けられるダミートレンチ部３０の数は、半導体装置１００の性能への影響も大きいので、半導体装置１００に対する所望の性能に基づいて、連続して設けられるダミートレンチ部３０の数は決定されてよい。
　図２Ａは、比較例１に係る半導体装置２００の断面図の一例である。半導体装置２００は、第１のトレンチ群１１０を有し、第２のトレンチ群１２０を有しない。
　半導体装置２００においては、第１のトレンチ群１１０が繰り返して設けられる。第１のトレンチ群１１０が繰り返される構成においては、一つのゲートトレンチ部４０と隣り合う両側のトレンチ部がダミートレンチ部３０になる。即ち、ゲートトレンチ部４０とダミートレンチ部３０との対向面積が大きい。
　ゲートトレンチ部４０とダミートレンチ部３０との対向面積が大きいことにより、スイッチング素子を駆動するための静電容量Ｃｉｅｓが増大する。従って、ターンオン時において、第１のトレンチ群１１０を駆動する際の低電圧側ではｄＶ／ｄｔが小さくなる。
　図２Ｂは、半導体装置２００の電流Ｉａｋおよび電圧Ｖａｋの時間ｔに対する変化を表した図である。スイッチング時における半導体装置２００と、半導体装置２００の含まれるチップと対向するアームに設けられたチップのダイオード部のアノード（ａ）およびカソード（ｋ）の間に流れる電流Ｉａｋ、およびアノード－カソード間の電圧Ｖａｋの時間変化が示される。
　ゲート導電部４４に徐々に電圧を印加すると、ＩＧＢＴの対向アーム間に流れる電圧Ｖａｋが上昇し、電流Ｉａｋが低減し、その後に一定値に安定する。電圧Ｖａｋの傾きｄＶ／ｄｔは時間に応じて変化する。
　第１のトレンチ群１１０では、スイッチング開始時の電圧Ｖａｋの時間ｔの変化ｄＶ／ｄｔが小さい。一方で、電圧Ｖａｋが高電圧となり安定化する直前の電圧Ｖａｋの時間ｔの変化ｄＶ／ｄｔが大きい。
　ｄＶ／ｄｔが大きな値を取ると、電圧変化におけるノイズの絶対値も大きくなる。第１のトレンチ群１１０を有する半導体装置２００では、高電圧で、かつ電圧が安定する前の時点において半導体装置１００より大きなｄＶ／ｄｔの値を取る。
　図３Ａは、比較例２に係る半導体装置３００の断面図である。半導体装置３００に係る半導体基板１０は、第２のトレンチ群１２０を有し、第１のトレンチ群１１０を有しない。
　半導体装置３００においては、第２のトレンチ群１２０が繰り返して設けられる。特に半導体装置３００では２Ｇ４Ｅトレンチ群が繰り返して設けられている。第２のトレンチ群１２０では、ゲートトレンチ部４０同士が隣り合うメサ部６０において、メサ部６０に隣接するトレンチ部の両方がゲート電位Ｖｇに設定される。即ち、ゲート導電部４４と、メサ部６０との間の電位差が大きくなり、ベース領域１４にＮ型チャネルが形成され易くなる。これは、半導体装置３００の駆動時のゲート導電部４４およびエミッタ領域１２の間の静電容量Ｃｉｅｓが小さいことに対応する。
　図３Ｂは、半導体装置３００の電流Ｉａｋおよび電圧Ｖａｋの時間ｔに対する変化を表した図である。スイッチング時における半導体装置３００と、半導体装置３００の含まれるチップと対向するアームに設けられたチップのダイオード部との間に流れる電流Ｉａｋ、および半導体装置２００のエミッタ－コレクタ（ドレイン－ソース）間の電圧Ｖａｋの時間変化が示される。
　半導体装置２００と同様、ゲート導電部４４に徐々に電圧を印加すると、ＩＧＢＴの対向アーム間に流れる電圧Ｖａｋが上昇し、電流Ｉａｋが低減し、その後に一定値に安定する。第２のトレンチ群１２０を有する半導体装置３００は、第１のトレンチ群１１０のみを有する半導体装置２００に対し、低電圧側で大きなｄＶ／ｄｔを有し、高電圧側で小さなｄＶ／ｄｔを有する。
　半導体装置３００の静電容量Ｃｉｅｓが小さいので、ターンオン時の低電圧時におけるｄＶ／ｄｔが大きくなる。一方で、駆動後に高電圧に安定する場合には、ダミートレンチ部３０とゲートトレンチ部４０との間のメサ部６２と、ゲートトレンチ部４０同士の間のメサ部６０を有することにより、静電容量Ｃｉｅｓ差によりｄＶ／ｄｔの値が低下する。
　図４は、半導体装置１００の電流Ｉａｋおよび電圧Ｖａｋの時間ｔに対する変化を表した図である。半導体装置１００のターンオン時の電圧Ｖａｋの時間変化が示される。
　半導体装置１００は、半導体装置２００の低電圧側での特性と、半導体装置３００の高電圧側での特性を合わせた特性とを有する。即ち、低電圧側においても、高電圧側においても小さなｄＶ／ｄｔの値を有する。
　半導体装置１００のｄＶ／ｄｔが小さいので、半導体装置１００では、電圧Ｖａｋおよび電流Ｉａｋに発生するノイズの絶対値も小さくなる。従って、半導体装置１００では、素子に十分な保護を与え、高い信頼性の回路を構成できる。
　図５は、半導体装置１００のメサ部６０の上面図の一例である。本例においては、ゲートトレンチ部４０同士によって挟まれたメサ部６０の構成が示される。ただし、メサ部６２またはメサ部６４が同様の構成を有してもよい。即ち、複数のゲートトレンチ部４０または複数のダミートレンチ部３０のうち少なくとも２つによって挟まれたメサ部が同様の構成を有してよい。
　本例のベース領域１４およびエミッタ領域１２は、メサ部６０に接する２つのゲートトレンチ部４０の延伸方向において交互に配置される。半導体装置１００がＩＧＢＴである場合、半導体基板１０の上面におけるメサ部６０の構成によりＩＧＢＴのラッチアップが抑制される。
　図６は、半導体装置１００のメサ部６０の上面図の別例である。本例においては、ゲートトレンチ部４０同士によって挟まれたメサ部６０の構成が示される。ただし、メサ部６２またはメサ部６４が同様の構成を有してもよい。即ち、複数のゲートトレンチ部４０または複数のダミートレンチ部３０のうち少なくとも２つによって挟まれたメサ部が同様の構成を有してよい。
　本例のエミッタ領域１２は、メサ部６０に接する２つのゲートトレンチ部４０に接して延伸する。エミッタ領域１２は、ベース領域１４を挟んで配置される。本例のメサ部６０の構造は、ベーシック構造と称される。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１６・・・蓄積領域、１８・・・ドリフト領域、２２・・・コレクタ領域、３０・・・ダミートレンチ部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、４０・・・ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５０・・・ゲート電極、５２・・・エミッタ電極、５４・・・導電体、５５・・・導電体、５６・・・層間絶縁膜、６０・・・メサ部、６２・・・メサ部、６４・・・メサ部、７８・・・半導体チップ、８０・・・下アーム部分、８２・・・上アーム部分、１００・・・半導体装置、１１０・・・第１のトレンチ群、１２０・・・第２のトレンチ群、１５０・・・半導体組立体、２００・・・半導体装置、３００・・・半導体装置

Claims (8)

  1. 　ゲート電極と電気的に接続された複数のゲートトレンチ部と、エミッタ電極と電気的に接続された複数のダミートレンチ部とを備える半導体装置であって、
    　１つのゲートトレンチ部と、前記ゲートトレンチ部と隣り合って設けられ、互いに隣り合う２つのダミートレンチ部とを含む第１のトレンチ群と、
    　互いに隣り合う２つの前記ゲートトレンチ部を含む第２のトレンチ群と
    　を備える
    　半導体装置。
  2. 　前記第２のトレンチ群は、連続して隣り合う３つ以上の前記ダミートレンチ部を含む
    　請求項１に記載の半導体装置。
  3. 　前記第２のトレンチ群は、互いに隣り合う２つの前記ゲートトレンチ部と、
    　連続して隣り合う４つの前記ダミートレンチ部と、を有し、
    　２つの前記ゲートトレンチ部と４つの前記ダミートレンチ部とが隣り合う、
    　請求項１または２に記載の半導体装置。
  4. 　前記第１のトレンチ群および前記第２のトレンチ群は、互いに隣り合う、
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　複数の前記第１のトレンチ群と、
    　複数の前記第２のトレンチ群とを備え、
    　複数の前記第１のトレンチ群の数と、複数の前記第２のトレンチ群の数との比は、１：１である、
    　請求項１から４のいずれか一項に記載の半導体装置。
  6. 　第１導電型のエミッタ領域と、
    　第１導電型とは異なる極性である第２導電型のベース領域と、
    　前記ベース領域の下方に設けられ、前記エミッタ領域より低いドーピング濃度を有する第１導電型のドリフト領域と、
    　前記ベース領域および前記ドリフト領域の間に設けられ、前記ドリフト領域より高いドーピング濃度を有する第１導電型の蓄積領域と、を備える、
    　請求項１から５のいずれか一項に記載の半導体装置。
  7. 　前記複数のゲートトレンチ部または前記複数のダミートレンチ部のうち少なくとも２つによって挟まれたメサ部であって、
    　　第１導電型のエミッタ領域と、
    　　第１導電型とは異なる極性である第２導電型のベース領域と、を有する、メサ部を備え、
    　前記ベース領域および前記エミッタ領域は、前記メサ部に接するトレンチ部の延伸方向において交互に配置される、
    　請求項１から５のいずれか一項に記載の半導体装置。
  8. 　前記複数のゲートトレンチ部または前記複数のダミートレンチ部のうち少なくとも２つによって挟まれたメサ部であって、
    　　第１導電型のエミッタ領域と、
    　　第１導電型とは異なる極性である第２導電型のベース領域と、を有する、メサ部を備え、
    　２つの前記エミッタ領域は、前記メサ部に接するトレンチ部に接して延伸し、前記ベース領域を挟む、
    　請求項１から５のいずれか一項に記載の半導体装置。
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