WO2020258822A1 - Structure d'essai et procédé d'essai - Google Patents

Structure d'essai et procédé d'essai Download PDF

Info

Publication number
WO2020258822A1
WO2020258822A1 PCT/CN2019/130598 CN2019130598W WO2020258822A1 WO 2020258822 A1 WO2020258822 A1 WO 2020258822A1 CN 2019130598 W CN2019130598 W CN 2019130598W WO 2020258822 A1 WO2020258822 A1 WO 2020258822A1
Authority
WO
WIPO (PCT)
Prior art keywords
test
electrically connected
control
switch
resistive switching
Prior art date
Application number
PCT/CN2019/130598
Other languages
English (en)
Chinese (zh)
Inventor
何世坤
王明
竹敏
Original Assignee
浙江驰拓科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 浙江驰拓科技有限公司 filed Critical 浙江驰拓科技有限公司
Publication of WO2020258822A1 publication Critical patent/WO2020258822A1/fr

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Definitions

  • the test structure further includes a plurality of first control electrodes and a plurality of second control electrodes, the first control electrode is electrically connected to the first control terminal of one of the first switches, and the second The control electrode is electrically connected to the second control terminal of one of the second switches.
  • the first switch is controlled to be in an off or on state by controlling the voltage of the first control electrode
  • the second switch is controlled to be in an off or on state by controlling the voltage of the second control electrode.

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)

Abstract

L'invention concerne une structure d'essai et un procédé d'essai. La structure d'essai teste au moins un groupe de dispositifs à tester. Ledit groupe de dispositifs comprend une pluralité de dispositifs résistifs parallèles (01), chaque dispositif résistif (01) comprenant une première extrémité, une deuxième extrémité et une troisième extrémité, la première extrémité du dispositif résistif (01) est une extrémité de lecture, et la deuxième extrémité du dispositif résistif (01) est une extrémité d'écriture. La structure d'essai comprend : une pluralité de premiers commutateurs (10), les premières extrémités des premiers commutateurs (10) sont connectées électriquement de manière correspondante aux extrémités de lecture sur une base individuelle ; une pluralité de deuxièmes commutateurs (20), les premières extrémités des deuxièmes commutateurs (20) étant connectées électriquement de manière correspondante aux extrémités d'écriture sur une base individuelle ; au moins une première électrode d'essai (30), chaque première électrode d'essai (30) étant électriquement connectée à la troisième extrémité de chaque dispositif résistif (01) dans ledit au moins un groupe de dispositifs ; et au moins une deuxième électrode d'essai (40), chaque deuxième électrode d'essai (40) étant électriquement connectée à une deuxième extrémité de chaque premier commutateur (10) dans ledit au moins un groupe de dispositifs et une deuxième extrémité de chaque deuxième commutateur (20) dans ledit au moins un groupe de dispositifs. Au moyen de la commande de la structure d'essai, l'endurance de la pluralité de dispositifs résistifs (01) peut être testée en une seule fois.
PCT/CN2019/130598 2019-06-28 2019-12-31 Structure d'essai et procédé d'essai WO2020258822A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201910580420.4 2019-06-28
CN201910580420.4A CN112151102B (zh) 2019-06-28 2019-06-28 测试结构与测试方法

Publications (1)

Publication Number Publication Date
WO2020258822A1 true WO2020258822A1 (fr) 2020-12-30

Family

ID=73892024

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2019/130598 WO2020258822A1 (fr) 2019-06-28 2019-12-31 Structure d'essai et procédé d'essai

Country Status (2)

Country Link
CN (1) CN112151102B (fr)
WO (1) WO2020258822A1 (fr)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783183A (zh) * 2009-01-21 2010-07-21 中国科学院微电子研究所 一种用于测试阻变存储器性能指标的限流电路
CN103165581A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 测试结构、其制造方法、测试方法、以及mram阵列
CN203616410U (zh) * 2013-12-10 2014-05-28 上海航天设备制造总厂 热敏电阻变换器测试设备
CN204065243U (zh) * 2014-09-11 2014-12-31 国家电网公司 干式变压器直阻变比测试辅助装置
WO2015099703A1 (fr) * 2013-12-24 2015-07-02 Intel Corporation Mémoire hybride et cellule de bit de mram basée sur mtj et réseau
CN106461733A (zh) * 2014-10-02 2017-02-22 株式会社Lg化学 能够快速测量绝缘电阻的绝缘电阻测量设备和方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013145733A1 (fr) * 2012-03-29 2013-10-03 パナソニック株式会社 Dispositif de mémoire non volatile à points de croisement à changement de résistance
US20150213867A1 (en) * 2014-01-28 2015-07-30 Qualcomm Incorporated Multi-level cell designs for high density low power gshe-stt mram
CN104267329B (zh) * 2014-10-21 2017-03-15 京东方科技集团股份有限公司 晶体管测试电路以及测试方法
US9721636B1 (en) * 2016-01-28 2017-08-01 Western Digital Technologies, Inc. Method for controlled switching of a MRAM device
CN109283395A (zh) * 2018-11-30 2019-01-29 中国科学院上海微系统与信息技术研究所 一种多通道电阻测试系统及其测试方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783183A (zh) * 2009-01-21 2010-07-21 中国科学院微电子研究所 一种用于测试阻变存储器性能指标的限流电路
CN103165581A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 测试结构、其制造方法、测试方法、以及mram阵列
CN203616410U (zh) * 2013-12-10 2014-05-28 上海航天设备制造总厂 热敏电阻变换器测试设备
WO2015099703A1 (fr) * 2013-12-24 2015-07-02 Intel Corporation Mémoire hybride et cellule de bit de mram basée sur mtj et réseau
CN204065243U (zh) * 2014-09-11 2014-12-31 国家电网公司 干式变压器直阻变比测试辅助装置
CN106461733A (zh) * 2014-10-02 2017-02-22 株式会社Lg化学 能够快速测量绝缘电阻的绝缘电阻测量设备和方法

Also Published As

Publication number Publication date
CN112151102B (zh) 2022-09-27
CN112151102A (zh) 2020-12-29

Similar Documents

Publication Publication Date Title
JP6941409B2 (ja) バイポーラメモリの書き込み−検証の方法および装置
JP6176996B2 (ja) 抵抗性メモリのテスト方法、システム及びアーキテクチャー
US8780617B2 (en) Semiconductor memory device and method of performing burn-in test on the same
US20130212207A1 (en) Architecture and method for remote memory system diagnostic and optimization
US8737112B2 (en) Resistive memory devices, initialization methods, and electronic devices incorporating same
CN101814314B (zh) 使用可能性写入对mram单元进行编程的方法
KR102065391B1 (ko) 저항성 재료들에 대한 데이터-마스크 아날로그 및 디지털 판독
TW200939221A (en) Semiconductor memory device
JP2003208786A (ja) 最適化された書込み電流をオンチップで自動的に判定する方法及び装置を備える磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）
JP2008542957A (ja) ナノスケール抵抗記憶装置のプログラミング、消去、読出のためのページバッファアーキテクチャ
WO2010107869A1 (fr) Réparation d'états de panne de type collage pour une cellule de mémoire non volatile
TW202219951A (zh) 具有臨限切換選擇器之交叉點記憶體中的關閉電源回復
US10037791B2 (en) Apparatuses and methods for setting a signal in variable resistance memory
JP7092924B2 (ja) 読み出し中のｍｒａｍにおける信号の保存
EP3477647B1 (fr) Test efficace d'une mémoire magnétique
WO2020258822A1 (fr) Structure d'essai et procédé d'essai
JP2008217842A (ja) 不揮発性記憶装置
US7489589B2 (en) MRAM internal clock pulse generation with an ATD circuit and the method thereof
Wu et al. Characterization and fault modeling of intermediate state defects in STT-MRAM
US9349427B2 (en) Method for screening arrays of magnetic memories
CN112767989A (zh) 新型存储器测试结构
JP2022060147A (ja) 読み出し中のｍｒａｍにおける信号の増幅
CN103117094B (zh) 闪存的测试方法
WO2020108359A1 (fr) Structure de test pour unité de stockage résistive, et procédé de test d'endurance
CN112230112B (zh) 测试结构和测试方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19934787

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19934787

Country of ref document: EP

Kind code of ref document: A1