WO2020251078A1 - 발광 적층체 및 이를 포함한 표시 장치 - Google Patents

발광 적층체 및 이를 포함한 표시 장치 Download PDF

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WO2020251078A1
WO2020251078A1 PCT/KR2019/007101 KR2019007101W WO2020251078A1 WO 2020251078 A1 WO2020251078 A1 WO 2020251078A1 KR 2019007101 W KR2019007101 W KR 2019007101W WO 2020251078 A1 WO2020251078 A1 WO 2020251078A1
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epitaxial
light
epitaxial stack
stack
electrode
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채종현
이호준
장성규
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서울바이오시스 주식회사
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    • H—ELECTRICITY
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    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
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    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages

Definitions

  • the present invention relates to a light emitting laminate that embodies color and a display device including the same.
  • a display device using a light emitting diode is obtained by forming structures of red (Red, R), green (Green, G) and blue (Blue, B) light emitting diodes (LEDs) individually grown on a final substrate.
  • An object of the present invention is to provide a light emitting laminate having a simple structure and a simple manufacturing method, and a display device including the same.
  • the light-emitting stack according to an embodiment of the present invention is sequentially stacked, a plurality of epitaxial stacks emitting color light of different wavelength bands in an upward direction, and provided under the plurality of epitaxial stacks, and having a common voltage and And a plurality of contact units for applying a light emission signal.
  • the light emitting laminate may further include a substrate provided under the epitaxial stack and provided with a wiring part connected to the contact part.
  • the plurality of epitaxial stacks may include first to third epitaxial stacks sequentially stacked on the substrate.
  • the contact unit applies the light emission signal to each of the common contact unit to apply the common voltage to the first to third epitaxial stacks, and the first to third epitaxial stacks. It may include first to third contact parts.
  • each of the first to third epitaxial stacks includes a p-type semiconductor layer, an active layer, and an n-type semiconductor layer sequentially provided on the substrate, and the common contact portion is the first To the p-type semiconductor layers of the third epitaxial stack, and the first to third contact portions may be connected to the n-type semiconductor layers of the first to third epitaxial stacks, respectively.
  • the first epitaxial stack has a recessed portion exposing a lower surface of the n-type semiconductor layer by removing a portion of the p-type semiconductor layer, the active layer, and the n-type semiconductor layer,
  • the first contact portion may be connected to a lower surface of the n-type semiconductor layer in the depression.
  • the first contact portion includes a first pad electrode provided under the first epitaxial stack, and the area of the first pad electrode is larger than the area of the depression when viewed in a plan view. I can.
  • the first contact portion includes a first pad provided under the first pad electrode, and the first pad may be larger than an area of the depression.
  • each of the second and third contact portions may further include second and third pad electrodes provided under the first epitaxial stack.
  • the common contact portion may further include a common pad electrode provided under the first epitaxial stack.
  • the common pad electrode and the first to third pad electrodes may be provided on the same layer and made of the same material.
  • At least one n-type semiconductor layer of the second and third epitaxial stacks may have an uneven portion formed on an upper surface.
  • the light emitting stack may further include first to third p-type electrodes connected to the p-type semiconductor layer of each of the first to third epitaxial stacks.
  • the first p-type electrode may be provided between the substrate and the first epitaxial stack.
  • the second p-type electrode may be provided between the first epitaxial stack and the second epitaxial stack, and may include a transparent conductive material.
  • the third p-type electrode may be provided between the second epitaxial stack and the third epitaxial stack, and may include a transparent conductive material.
  • the plurality of epitaxial stacks are provided on the substrate and are provided on the first epitaxial stack to emit first color light, and are provided on the first epitaxial stack and the first color
  • the first to third color lights may be red light, green light, and blue light, respectively.
  • the light emitting stack includes a first wavelength pass filter provided between the first epitaxial stack and the second epitaxial stack and/or the second epitaxial stack and the third epitaxial stack.
  • a second wavelength pass filter provided therebetween may be further included.
  • the wiring part may further include first to third signal wires for applying light emitting signals to the first to third n-type semiconductor layers of the first to third epitaxial stacks. have.
  • each epitaxial stack has a different energy band, and as the light exits from the lowermost epitaxial stack to the uppermost epitaxial stack, the light emitted from each epitaxial stack increases Can have
  • each epitaxial stack may be driven independently of each other.
  • the epitaxial stack in two epitaxial stacks stacked adjacent to each other, light emitted from the lower epitaxial stack may pass through the upper epitaxial stack and proceed. In one embodiment of the present invention, the epitaxial stack may transmit 80% or more of light from the epitaxial stack disposed under the epitaxial stack.
  • the present invention includes a display device employing the light-emitting stack, wherein the display device includes a plurality of pixels, and the pixels are sequentially stacked and a plurality of epitaxial light emitting color light of different wavelength bands upward. And a tactical stack, and a plurality of contact portions provided under the plurality of epitaxial stacks and applying a common voltage and a light emission signal.
  • the display device may be driven in a passive matrix method or an active matrix method.
  • a light emitting laminate having a simple structure and a simple manufacturing method is provided.
  • a display device using the light emitting laminate is provided.
  • FIG. 1 is a cross-sectional view showing a light emitting laminate according to an embodiment of the present invention.
  • FIGS. 2A and 2B are cross-sectional views illustrating a light emitting stack according to an exemplary embodiment of the present invention.
  • FIG. 3 shows a light emitting laminate according to an embodiment of the present invention.
  • FIG. 7 is a plan view of a display device according to an exemplary embodiment of the present invention
  • FIG. 8 is an enlarged plan view illustrating a portion P1 of FIG. 7.
  • FIG. 9 is a structural diagram illustrating a display device according to an exemplary embodiment of the present invention.
  • 10 is a circuit diagram showing one sub-pixel, and is a circuit diagram showing an example of a sub-pixel constituting a passive display device.
  • 11 is a circuit diagram showing one sub-pixel, and is a circuit diagram showing an example of a sub-pixel constituting an active display device.
  • FIG. 12 is a plan view illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIG. 13 is a cross-sectional view taken along line II′ of FIG. 12, respectively.
  • 16, 18, 20, 22, 24, 26, 28, 30, and 32 are plan views when first to third epitaxial stacks are sequentially stacked on a substrate .
  • FIGS. 16, 18, 20, 22, 24, 26, 28, 30, and 32 are cross-sectional views taken along line I-I', respectively.
  • 34A to 34D are enlarged cross-sectional views illustrating a portion corresponding to P2 of FIG. 27B.
  • the present invention relates to luminescent irradiation, in particular, to a light-emitting laminate that emits light.
  • the light-emitting laminate of the present invention can be employed in various devices as a light source.
  • FIG. 1 is a cross-sectional view showing a light emitting laminate according to an embodiment of the present invention.
  • a light emitting stack includes a plurality of epitaxial stacks sequentially stacked. A plurality of epitaxial stacks are provided on the substrate 10.
  • the substrate 10 is provided in a plate shape having a front surface and a rear surface.
  • the substrate 10 is capable of mounting a plurality of epitaxial stacks on its upper surface, and may be provided in various forms.
  • the substrate 10 may be formed of an insulating material.
  • Materials for the substrate 10 include glass, quartz, silicon, organic polymers, organic-inorganic composites, and the like.
  • the material of the substrate 10 is not limited thereto, and is not particularly limited as long as it has insulating properties.
  • a wiring unit capable of providing a light emission signal and a common voltage to each epitaxial stack may be additionally disposed on the substrate 10.
  • a driving element including a thin film transistor may be further disposed on the substrate 10 in addition to the wiring portion.
  • the substrate 10 may be provided as a printed circuit board 10, or a composite substrate 10 in which a wiring unit and/or a driving element are formed on a glass, silicon, quartz, organic polymer, organic-inorganic composite material. It can also be provided.
  • a plurality of epitaxial stacks are sequentially stacked on the front surface of the substrate 10, each of which emits light.
  • two or more epitaxial stacks are provided, and each of them may emit light having a different wavelength band. That is, a plurality of epitaxial stacks are provided, but each has a different energy band.
  • the epitaxial stack is provided in three layers sequentially stacked on the substrate 10. In the following embodiments, three layers sequentially stacked on the substrate 10 will be referred to as first to third epitaxial stacks 20, 30, and 40.
  • Each epitaxial stack can emit color light in a visible light band among light of several wavelength bands.
  • the light emitted from the epitaxial stack disposed at the bottom is the color light of the longest wavelength having the lowest energy band, and the wavelength of the color light emitted from the bottom to the top decreases.
  • the light emitted from the epitaxial stack disposed on the top is the shortest wavelength color light having the highest energy band.
  • the first epitaxial stack 20 emits the first color light L1
  • the second epitaxial stack 30 emits the second color light L2
  • the third epitaxial stack ( 40) may emit the third color light L3.
  • the first to third color lights correspond to different color lights
  • the first to third color lights are different wavelength bands having sequentially short wavelengths. It can be the color light of. That is, the first to third color light L1, L2, and L3 may have different wavelength bands, and the shorter wavelength band having higher energy from the first color light L1 to the third color light L3 It can be colored light.
  • the first color light L1 may be red light
  • the second color light L2 may be green light
  • the third color light L3 may be blue light
  • Each epitaxial stack emits light in the front direction of the substrate 10. At this time, light emitted from one epitaxial stack passes through another epitaxial stack located in the optical path and proceeds in the front direction.
  • the front direction is a direction in which the first to third epitaxial stacks 20, 30, and 40 are stacked.
  • the front direction of the substrate 10 will be described as an upper direction
  • the rear direction of the substrate 10 will be described as a lower direction.
  • the terms “top” or “bottom” are relative directions and may vary depending on the arrangement or stacking direction of the light emitting stack.
  • Each epitaxial stack emits light in an upper direction, and each epitaxial stack transmits most of the light emitted from the lower epitaxial stack.
  • the light emitted from the first epitaxial stack 20 passes through the second epitaxial stack 30 and the third epitaxial stack 40 and proceeds in the front direction, and the second epitaxial stack 30
  • the light emitted from is transmitted through the third epitaxial stack 40 and proceeds in the front direction.
  • at least a part, preferably all of the epitaxial stacks other than the lowermost epitaxial stack may be made of a light-transmitting material.
  • each epitaxial stack may transmit 60% or more of the light from the epitaxial stack disposed under the epitaxial stack, in another embodiment 80% or more, and in another embodiment 90% or more. have.
  • each of the signal wires for applying a light emission signal to each epitaxial stack is independently connected, so that each is independently driven, and light is emitted from each epitaxial stack.
  • Various colors can be implemented depending on whether or not.
  • epitaxial stacks emitting light of different wavelengths are formed by overlapping vertically, it can be formed in a narrow area.
  • FIGS. 2A and 2B are cross-sectional views illustrating a light-emitting stack according to an exemplary embodiment of the present invention, and show wiring parts for independently driving each epitaxial stack.
  • each of the first to third epitaxial stacks 20, 30, and 40 includes first to third adhesive layers 60a, 60b, and 60c. ) May be provided on the substrate 10 therebetween.
  • the first adhesive layer 60a may be made of a conductive or non-conductive material. When the first adhesive layer 60a needs to be electrically connected to the substrate 10 provided below, it may have conductivity in some areas.
  • the first adhesive layer 60a may be made of a transparent or opaque material. In one embodiment of the present invention, when the substrate 10 is provided with an opaque material and a wiring portion is formed on the substrate 10, the first adhesive layer 60a is an opaque material, for example, absorbs light. It can be made of a material.
  • Various polymer adhesives may be used as the light absorbing material forming the first adhesive layer 60a, and for example, an epoxy polymer adhesive may be used.
  • the second and third adhesive layers 60b and 60c may be made of a non-conductive material and include a material having light transmittance.
  • optically clear adhesives may be used for the second and third adhesive layers 60c.
  • the material constituting the second and third adhesive layers 60b and 60c is not limited as long as it is optically transparent and can stably attach each epitaxial stack.
  • the second and third adhesive layers 60b and 60c are organic materials such as epoxy-based polymers such as SU-8, various resists, parylene, poly(methyl methacrylate) (PMMA), benzocyclobutene (BCB), and the like.
  • the inorganic material include silicon oxide, aluminum oxide, and molten glass.
  • a conductive oxide may be used as an adhesive layer, and in this case, the conductive oxide must be insulated from other components.
  • an organic material is used as the adhesive layer and a molten glass is used among inorganic materials, the material may be applied to the adhesive surface and then bonded at high temperature and high pressure in a vacuum state.
  • inorganic materials excluding molten glass
  • deposit the inorganic material on the adhesive surface flatten it using CMP (Chemical-mechanical planarization), etc., and then perform plasma treatment on the surface, and then bond in high vacuum. It can be joined in such a way.
  • Each of the first to third epitaxial stacks 20, 30, and 40 is sequentially stacked p-type semiconductor layers 25, 35, 45, active layers 23, 33, 43, and n-type semiconductor layers 21, 31. , 41).
  • the p-type semiconductor layer 25, the active layer 23, and the n-type semiconductor layer 21 of the first epitaxial stack 20 may include a semiconductor material emitting red light.
  • Semiconductor materials emitting red light include gallium arsenide (AlGaAs), gallium arsenide phosphide (GaAsP), aluminum gallium indium phosphide (AlGaInP), and gallium phosphide (GaP). ), etc.
  • AlGaAs gallium arsenide
  • GaAsP gallium arsenide phosphide
  • AlGaInP aluminum gallium indium phosphide
  • GaP gallium phosphide
  • the semiconductor material emitting red light is not limited thereto, and various other materials may be used.
  • a first p-type contact electrode 27 may be provided under the p-type semiconductor layer 25 of the first epitaxial stack 20.
  • the first p-type contact electrode 27 of the first epitaxial stack 20 may be formed of a single layer or a multilayer metal.
  • the first p-type contact electrode 27 is made of various materials including metals such as Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu, or alloys thereof. Can be used.
  • the first p-type contact electrode 27 may include a metal having a high reflectance. Since the first p-type contact electrode 27 is provided with a metal having a high reflectance, the light emitted from the first epitaxial stack 20 is It is possible to increase the emission efficiency in the upper direction.
  • the second epitaxial stack 30 includes a p-type semiconductor layer 35, an active layer 33, and an n-type semiconductor layer 31 sequentially stacked.
  • the p-type semiconductor layer 35, the active layer 33, and the n-type semiconductor layer 31 may include a semiconductor material that emits green light.
  • Materials that emit green light include indium gallium nitride (InGaN), gallium nitride (GaN), gallium phosphide (GaP), aluminum gallium indium phosphide (AlGaInP), aluminum gallium phosphide (AlGaP), and the like.
  • the semiconductor material emitting green light is not limited thereto, and various other materials may be used.
  • a second p-type contact electrode 37 is provided under the p-type semiconductor layer 35 of the second epitaxial stack 30.
  • the second p-type contact electrode 37 is provided between the first epitaxial stack 20 and the second epitaxial stack 30, in detail, between the second adhesive layer 60b and the second epitaxial stack 30 do.
  • the third epitaxial stack 40 includes a p-type semiconductor layer 45, an active layer 43, and an n-type semiconductor layer 41 that are sequentially stacked.
  • the p-type semiconductor layer 45, the active layer 43, and the n-type semiconductor layer 41 may include a semiconductor material emitting blue light.
  • Materials that emit blue light may include gallium nitride (GaN), indium gallium nitride (InGaN), and zinc selenide (ZnSe).
  • GaN gallium nitride
  • InGaN indium gallium nitride
  • ZnSe zinc selenide
  • the semiconductor material emitting blue light is not limited thereto, and various other materials may be used.
  • a third p-type contact electrode 47 is provided under the p-type semiconductor layer 45 of the third epitaxial stack 40.
  • the third p-type contact electrode 47 is provided between the second epitaxial stack 30 and the third epitaxial stack 40, in detail, between the third adhesive layer 60c and the third epitaxial stack 40 do.
  • the n-type semiconductor layers 21, 21, 41 and the p-type semiconductor layers 25, 35, and 45 of the first to third epitaxial stacks 20, 30, 40 are each single layer. Although shown as shown, these layers may be multilayers and may also include superlattice layers. In addition, the active layers of the first to third epitaxial stacks 20, 30, and 40 may include a single quantum well structure or a multiple quantum well structure.
  • the second and third p-type contact electrodes 37 and 47 substantially cover the second and third epitaxial stacks 30 and 40.
  • the second and third p-type contact electrodes 37 and 47 may be made of a transparent conductive material so as to transmit light from the lower epitaxial stack.
  • the second and third p-type contact electrodes 37 and 47 may each be formed of a transparent conductive oxide (TCO).
  • the transparent conductive oxide may include SnO (tin oxide), InO 2 (indium oxide), ZnO (zinc oxide), ITO (indium tin oxide), ITZO (indium tin zinc oxide), and the like.
  • the transparent conductive compound may be deposited by chemical vapor deposition (CVD) and physical vapor deposition (PVD) methods such as an evaporator and sputtering.
  • the second and third p-type contact electrodes 37 and 47 have a thickness sufficient to function as an etch stopper in a manufacturing process to be described later within a limit that satisfies the transmittance, for example, a thickness of about 2000 angstroms to about 2 micrometers. Can be provided as
  • a common wiring may be connected to the first to third p-type contact electrodes 27, 37, and 47.
  • the common wiring is a wiring to which a common voltage is applied.
  • light-emitting signal wirings may be connected to the n-type semiconductor layers 21, 31, and 41 of the first to third epitaxial stacks 20, 30, and 40, respectively.
  • a common voltage S C is applied to the first p-type contact electrode 27, the second p-type contact electrode 37, and the third p-type contact electrode 47 through a common wiring.
  • the first to third epitaxial stacks 20 are applied to the n-type semiconductor layers 21, 31, and 41 of the first to third epitaxial stacks 20, 30, and 40 through the light emitting signal wiring.
  • the light emission signal includes first to third light emission signals S R , S G , and S B corresponding to each of the first to third epitaxial stacks 20, 30, and 40.
  • the first emission signal S R is a red light
  • the second emission signal S G is a green light
  • the third emission signal S B is a signal corresponding to emission of blue light. I can.
  • a common voltage is provided to the p-type semiconductor layers 25, 35, and 45 of the first to third epitaxial stacks 20, 30, and 40, and the first to third epitaxial stacks 20, It has been described that a light emission signal is applied to the n-type semiconductor layers 21, 31, and 41 of the 30 and 40, but the embodiment of the present invention is not limited thereto.
  • a common voltage is provided to the n-type semiconductor layers 21, 31, 41 of the first to third epitaxial stacks 20, 30, 40, and the first to third epitaxial stacks ( A light emission signal may be provided to the p-type semiconductor layers 25, 35, and 45 of the 20, 30, and 40.
  • 2B is a cross-sectional view illustrating a light emitting stack according to an embodiment of the present invention, and a common voltage is applied to the n-type semiconductor layers 21, 31, and 41 of the first to third epitaxial stacks 20, 30, and 40. Is provided, and a light emitting signal is provided to the p-type semiconductor layers 25, 35, and 45 of the first to third epitaxial stacks 20, 30, and 40.
  • n-type semiconductor layers 25, 35, and 45, active layers 23, 33, and 43, and n-type semiconductor layers 21, 31, and 41 from the bottom to the top are Unlike the semiconductor layers formed in the order of, each epitaxial stack is formed in the order of n-type semiconductor layers (21, 31, 41), active layers (23, 33, 43), and p-type semiconductor layers (25, 35, 45). It could be. In this case, n-type contact electrodes 29, 39, and 49 may be provided under the n-type semiconductor layers 21, 31, and 41.
  • the first to third epitaxial stacks 20, 30, and 40 are driven according to a light emission signal applied to each epitaxial stack. That is, the first epitaxial stack 20 is driven according to the first emission signal S R , the second epitaxial stack 30 is driven according to the second emission signal S G , and the third epitaxial stack 30 is driven according to the second emission signal S G. the stack 40 is driven in accordance with a third light emission signal (S B).
  • the first, second, and third driving signals S R , S G , S B are independently applied to the first to third epitaxial stacks 20, 30, and 40, and as a result, the first Each of the to third epitaxial stacks 20, 30, and 40 is independently driven.
  • the light-emitting stacked body may finally provide various colors of light by combining the first to third color lights emitted upward from the first to third epitaxial stacks 20, 30, and 40.
  • the light-emitting stack having the above-described structure, when implementing colors, different colored lights are not implemented on different planes, but different colored lights are provided in an overlapped area, so that the light emitting device can be miniaturized and integrated.
  • the existing technology in order to implement full color, it is common to arrange light emitting devices that embody different colors, for example, red, green, and blue light, to be spaced apart from each other on a plane. Therefore, in the conventional technology, the area occupied by each light emitting device disposed on a plane was not small.
  • light-emitting elements that embody different color lights are overlapped in one area to provide a stacked body, so that full color can be implemented in a remarkably small area compared to the existing invention. Accordingly, it is possible to manufacture a high-resolution device even in a small area.
  • the existing light emitting device even if it is manufactured in a stacked type, it is manufactured by forming an individual contact part for each light emitting device, such as individually forming a separate completed device and then connecting it with a wire. It wasn't easy.
  • contact portions are formed on the multilayer epitaxial stack through minimal processes, and wiring portions are connected. .
  • the light-emitting stack according to an embodiment of the present invention may include a wavelength pass filter for blocking light of a relatively short wavelength from traveling toward an epitaxial stack that emits light of a long wavelength.
  • a light emission signal is provided to the n-type semiconductor layers 21, 31, 41 of the first to third epitaxial stacks 20, 30, and 40, and the first to A case where a common voltage is applied to the p-type semiconductor layers 25, 35, and 45 of the third epitaxial stacks 20, 30, and 40 will be described as an example.
  • FIG 3 illustrates a light emitting laminate according to an embodiment of the present invention, and further includes a predetermined wavelength pass filter.
  • a first wavelength pass filter 71 may be provided between the first epitaxial stack 20 and the second epitaxial stack 30. have.
  • the first wavelength pass filter 71 is a filter that selectively passes light of a predetermined wavelength, and passes the first color light emitted from the first epitaxial stack 20, and blocks light other than the first color light. Can reflect. Accordingly, the first color light emitted from the first epitaxial stack 20 may proceed upward, but the second and third color light emitted from the second and third epitaxial stacks 30 and 40 are It cannot proceed toward the first epitaxial stack 20 and is reflected or blocked by the first wavelength pass filter 71.
  • the second and third color light when incident on the first epitaxial stack 20 as relatively high energy light having a shorter wavelength than the first color light, additional light emission from the first epitaxial stack 20 is performed. You can induce. In this embodiment, the second and third color light is prevented from entering the first epitaxial stack 20 by the first wavelength pass filter 71.
  • a second wavelength pass filter 73 may be provided between the second epitaxial stack 30 and the third epitaxial stack 40.
  • the second wavelength pass filter 73 passes the first color light and the second color light emitted from the first and second epitaxial stacks 20 and 30, and blocks light other than the first and second color light. Or reflect. Accordingly, the first and second color light emitted from the first and second epitaxial stacks 20 and 30 may proceed upward, but the third color light emitted from the third epitaxial stack 40 is It cannot proceed toward the first and second epitaxial stacks 20 and 30 and is reflected or blocked by the second wavelength pass filter 73.
  • the third color light is a relatively high-energy light having a shorter wavelength than the first and second color light, and when incident on the first and second epitaxial stacks 20 and 30, the first And additional light emission from the second epitaxial stacks 20 and 30 may be induced.
  • the third light is prevented from entering the first and second epitaxial stacks 20 and 30 by the second wavelength pass filter 73.
  • the light emitting laminate according to an exemplary embodiment of the present invention, various components may be additionally employed to provide uniform light with high efficiency.
  • the light-emitting stack according to an embodiment of the present invention may have various irregularities on the light exit surface.
  • 4 to 6 respectively illustrate a light emitting stack according to an exemplary embodiment of the present invention, and illustrate the formation of irregularities in at least a portion of the epitaxial stack.
  • the light emitting stack according to an embodiment of the present invention may have an uneven portion PR formed on an upper surface of at least one n-type semiconductor layer among the first to third epitaxial stacks 20, 30, and 40.
  • the uneven portion PR of each epitaxial stack may be selectively formed.
  • an uneven portion PR may be provided on the first epitaxial stack 20, and as illustrated in FIG. 6, the first and third epitaxial stacks (
  • An uneven portion PR may be provided on the 20 and 40, and as shown in FIG. 6, the uneven portion PR may be provided on the first to third epitaxial stacks 20, 30, and 40.
  • the uneven portion PR of each epitaxial stack may be provided on an n-type semiconductor layer corresponding to a light emitting surface of each epitaxial stack.
  • the uneven portion PR is for increasing light emission efficiency, and may be provided in various shapes such as a polygonal pyramid, a hemisphere, and a surface having a roughness that is randomly arranged.
  • the uneven portion PR may be formed using a textured or patterned sapphire substrate through various etching processes.
  • the first to third color light from the first to third epitaxial stacks 20, 30, 40 may have a difference in light intensity, and this difference in intensity is a difference in visibility.
  • luminous efficiency can be improved by selectively forming uneven portions PR on the light exit surfaces of the first to third epitaxial stacks 20, 30, and 40, and as a result, the first to third epitaxial stacks 20, 30, and 40
  • the difference in visibility of color light can be reduced.
  • color light corresponding to red and/or blue color visibility may be lower than that of green color, and the difference in visibility is determined through texturing of the first epitaxial stack 20 and/or the third epitaxial stack 40.
  • the intensity of light may be small, and light efficiency may be increased by forming the uneven portion PR on the upper surface thereof.
  • the light-emitting stack having the above-described structure is a light-emitting device capable of expressing various colors, and thus may be employed as a pixel in a display device.
  • the light emitting laminate having the above-described structure is used as a component of a display device.
  • FIG. 7 is a plan view of a display device according to an exemplary embodiment of the present invention
  • FIG. 8 is an enlarged plan view illustrating a portion P1 of FIG. 7.
  • the display device 100 displays arbitrary visual information, for example, text, video, photo, 2D or 3D image.
  • the display device 100 includes a bar that can be provided in various shapes, a closed polygon including a straight side such as a rectangle, a circle including a curved side, an ellipse, etc., and a side consisting of a straight line and a curved line. It may be provided in various shapes such as a semicircle, a half ellipse, and the like. In an embodiment of the present invention, it is illustrated that the display device is provided in a rectangular shape.
  • the display device 100 includes a plurality of pixels 110 that display an image.
  • Each of the pixels 110 is a minimum unit for displaying an image.
  • Each pixel 110 includes a light emitting stack having the above-described structure, and may emit white light and/or color light.
  • each pixel is a first sub-pixel 110 R that emits red light, a second sub-pixel 110 G that emits green light, and a third sub-pixel that emits blue light. (110 B ).
  • the first to third sub-pixels 110 R , 110 G , and 110 B may correspond to the first to third epitaxial stacks 20, 30, and 40 of the light emitting stack described above, respectively.
  • the pixels 110 are arranged in a columnar shape.
  • the meaning that the pixels 110 are arranged in a row-column shape does not mean only when the pixels 110 are arranged exactly in a row or column, and although they are arranged in a row or column as a whole, they are arranged in a zigzag shape. Detailed positions such as arrangement can be changed.
  • FIG. 9 is a structural diagram illustrating a display device according to an exemplary embodiment of the present invention.
  • a display device 100 includes a timing control unit 350, a scan driver 310, a data driver 330, a wiring unit, and pixels.
  • the pixels include a plurality of sub-pixels, each of the sub-pixels is individually connected to the scan driver 310, the data driver 330, and the like through a wiring part.
  • the timing control unit 350 receives various control signals and image data necessary for driving a display device from an external device (for example, a system that transmits image data).
  • the timing controller 350 rearranges the received image data and transmits the rearranged image data to the data driver 330.
  • the timing control unit 350 generates scan control signals and data control signals necessary for driving the scan driver 310 and the data driver 330, and respectively converts the generated scan control signals and data control signals to a scan driver ( 310) and the data driver 330.
  • the scan driver 310 receives a scan control signal from the timing controller 350 and generates a scan signal in response thereto.
  • the data driver 330 receives a data control signal and image data from the timing controller 350 and generates a data signal in response thereto.
  • the wiring portion includes a plurality of signal wirings.
  • the wiring unit is specifically, scan lines 130 R , 130 G , 130 B connecting the scan driver 310 and the sub-pixels; hereinafter referred to as 130 ), and data lines connecting the data driver 330 and the sub-pixels Includes 120.
  • the scan wiring 130 may be connected to each sub-pixel, and thus, the scan wiring connected to each sub-pixel is indicated as first to third scan wirings 130 R , 130 G , and 130 B.
  • the wiring unit further includes wirings that connect the timing control unit 350 and the scan driver 310, the timing control unit 350 and the data driver 330, or other components to transmit corresponding signals.
  • the scan lines 130 provide the scan signals generated by the scan driver 310 to sub-pixels.
  • the data signal generated by the data driver 330 is output to the data lines 120.
  • the sub-pixels are connected to the scan lines 130 and the data lines 120.
  • the sub-pixels selectively emit light in response to a data signal input from the data lines 120 when a scan signal is supplied from the scan lines 130. For example, during each frame period, each sub-pixel emits light with a luminance corresponding to an input data signal. Sub-pixels that have received a data signal corresponding to the black luminance display black by not emitting light during the corresponding frame period.
  • sub-pixels may be driven in a passive or active type.
  • the display device When the display device is driven in an active type, the display device may be driven by receiving first and second pixel power in addition to the scan signal and the data signal.
  • the 10 is a circuit diagram showing one sub-pixel, and is a circuit diagram showing an example of a sub-pixel constituting a passive display device.
  • the sub-pixel may be one of the sub-pixels, for example, a red sub-pixel, a green sub-pixel, and a blue sub-pixel, and in the present embodiment, the first sub-pixel 110 R is displayed. Since the second and third sub-pixels may also be driven in substantially the same manner as the first pixel, a description of the circuit diagrams of the second and third sub-pixels will be omitted.
  • a first sub-pixel 110 R includes a light emitting device LD connected between the first scan line 130 R and the data line 120.
  • the light emitting device LD corresponds to the first epitaxial stack 20.
  • the first epitaxial stack 20 emits light with a luminance corresponding to the applied voltage. That is, light emission of the first sub-pixel 110 R may be controlled by adjusting the voltage of the scan signal applied to the first scan line 130 R and/or the data signal applied to the data line 120.
  • 11 is a circuit diagram showing a first sub-pixel, and is a circuit diagram showing an example of a sub-pixel constituting an active display device.
  • the first sub-pixel 110 R may be driven by receiving the first and second pixel power sources ELVDD and ELVSS in addition to the scan signal and the data signal.
  • a first sub-pixel 110 R includes one or more light-emitting elements 150 and a transistor connected thereto.
  • the light-emitting device 150 corresponds to the first epitaxial stack 20, the p-type semiconductor layer of the light-emitting device 150 is connected to the first pixel power source ELVDD via a transistor unit, and the n-type semiconductor layer is 2 It can be connected to the pixel power supply ELVSS.
  • the first pixel power source ELVDD and the second pixel power source ELVSS may have different potentials.
  • the second pixel power ELVSS may have a potential lower than the potential of the first pixel power ELVDD by a threshold voltage or more of the light emitting device.
  • Each of these light-emitting elements emit light with a luminance corresponding to the driving current controlled by the transistor unit.
  • the transistor unit includes first and second transistors M1 and M2 and a storage capacitor Cst.
  • the structure of the transistor unit is not limited to the embodiment shown in FIG. 11.
  • the source electrode of the first transistor M1 (switching transistor) is connected to the data line 120, and the drain electrode is connected to the first node N1.
  • the gate electrode of the first transistor is connected to the first scan line 130 R.
  • the first transistor is turned on when a scan signal having a voltage at which the first transistor M1 can be turned on is supplied from the first scan line 130 R , and thus the data line 120 and the first node Connect (N1) electrically.
  • the data signal of the frame is supplied to the data line 120, and accordingly, the data signal is transmitted to the first node N1.
  • the data signal transmitted to the first node N1 is charged in the storage capacitor Cst.
  • the source electrode of the second transistor T2 (driving transistor) is connected to the first pixel power source ELVDD, and the drain electrode is connected to the n-type semiconductor layer of the light emitting element.
  • the gate electrode of the second transistor M2 is connected to the first node N1. The second transistor M2 controls the amount of driving current supplied to the light emitting device in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first pixel power source ELVDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • a transistor unit including two transistors is shown.
  • the present invention is not limited thereto, and the structure of the transistor unit may be variously changed.
  • the transistor unit may include more transistors or capacitors.
  • the specific structures of the first and second transistors, storage capacitors, and wirings are not shown in the present embodiment, the first and second transistors, storage capacitors, and wirings are used to implement a circuit according to an embodiment of the present invention. It can be provided in various forms within the limits.
  • FIG. 12 is a plan view illustrating a pixel according to an exemplary embodiment of the present invention
  • FIG. 13 is a cross-sectional view taken along line II′ of FIG. 12, respectively.
  • an arrangement on a plane will be described with reference mainly to FIG. 12, and then, an arrangement on a cross-section will be described with reference mainly to FIG. 13.
  • a pixel according to an exemplary embodiment of the present invention includes a light emitting region in which a plurality of epitaxial stacks are stacked and a peripheral region surrounding the light emitting region when viewed in a plan view.
  • the plurality of epitaxial stacks includes first to third epitaxial stacks 20, 30, and 40.
  • At least one side of the light-emitting region is provided with a contact portion for connecting a wiring portion to the first to third epitaxial stacks 20, 30, and 40.
  • the contact portion is a common contact portion 50c for applying a common voltage to the first to third epitaxial stacks 20, 30, and 40, and a first contact portion for providing a light emission signal to the first epitaxial stack 20 (20c), a second contact portion 30c for providing a light emitting signal to the second epitaxial stack 30, and a third contact portion 40c for providing a light emitting signal to the third epitaxial stack 40 Includes.
  • the common contact portions 50c and the first to third contact portions 20c, 30c, and 40c correspond to respective corners of the square. Can be placed in the area.
  • the positions of the common contact portion 50c and the first to third contact portions 20c, 30c, and 40c are not limited thereto, and may be variously changed according to the shape of the light emitting stack.
  • the common contact part 50c is provided with a common pad electrode 50c and a common pad 50p.
  • the common pad electrode 50c passes through the common bridge electrode 59b or is in direct contact with the first to third epitaxial stacks 20 and 30 through the first to third p-type contact electrodes 27, 37, and 47. And 40) are each electrically connected.
  • a first pad electrode 29c and a first pad 29p are provided on the first contact portion 20c.
  • the first pad electrode 29c is electrically connected to the first epitaxial stack 20 through the first n-type contact electrode 29.
  • a second pad electrode 39c and a second pad 39p are provided on the second contact portion.
  • the second pad electrode 39c is electrically connected to the second epitaxial stack 30 through the second bridge electrodes 39b.
  • a third pad electrode 49c and a third pad 49p are provided on the third contact portion.
  • the third pad electrode 49c is electrically connected to the third epitaxial stack 40 through the third bridge electrodes 49b.
  • Each of the three pad electrode 49c and the third pad 49p is provided to overlap each other, and may be provided in the same shape and area when viewed in plan view.
  • the common pad electrode 50c and the common pad 50p, the first pad electrode 29c and the first pad 29p, the second pad electrode 39c and the second pad 39p, and the third pad electrode ( The shape and area of each of the 49c) and the third pad 49p are not limited thereto, and may have various shapes and areas.
  • the common pad electrode 50c and the common pad 50p, the first pad electrode 29c and the first pad 29p, the second pad electrode 39c, and the second pad electrode 39c As an example, the pad 39p, the third pad electrode 49c, and the third pad 49p each have the same shape and area, and completely overlap each other.
  • An ohmic electrode 27 ′ is provided in a position overlapping the first p-type contact electrode 27 in the light emitting region excluding the contact part.
  • the ohmic electrodes 27 ′ are for electrically connecting the p-type semiconductor layer of the first epitaxial stack 20 and the first p-type contact electrode 27 and may be provided in one or more numbers. For example, in this embodiment, three ohmic electrodes 27' may be provided.
  • the ohmic electrode 27 ′ is for ohmic contact and may be made of various materials. In one embodiment of the present invention, the ohmic electrode 27 ′ corresponding to the p-type ohmic electrode may include Au (Zn) or Au (Be).
  • an additional reflective electrode may be further disposed.
  • Ag, Au, or the like may be used as the additional reflective electrode, and Ti, Ni, Cr, Ta, and the like may be disposed as a metal adhesive layer for adhesion to adjacent components.
  • the metal adhesive layer may be thinly deposited on the upper and lower surfaces of the reflective electrode containing Ag, Au, or the like.
  • the ohmic electrode 27 ′ is disposed in a region spaced apart from the first contact part 20c. In an embodiment of the present invention, the ohmic electrode 27 ′ may be disposed in a region as far away as possible from the first contact part 20c for current spreading. Also, the ohmic electrode 27 ′ is disposed in a region spaced apart from the second to third contact portions 30c and 40c. This is to minimize a step difference in the lower portion of the light emitting stack when forming the common pad 50p, the first to third pads 29p, 39p, and 49p, which will be described later, or when bonding with the substrate 10.
  • the substrate 10 is provided to correspond to the common contact portion 50c and the first to third contact portions 20c, 30c, and 40c, and the common pad 50p, and the first to third pads (29p, 39p, 49p)
  • a wiring portion electrically connected to each of the wiring portions and/or driving elements such as a thin film transistor connected to the wiring portion may be further provided.
  • a common wire may be connected to the common pad 50p, and first to third light emitting signal wires may be connected to each of the first to third pads 29p, 39p, and 49p.
  • An adhesive layer, a contact electrode, and a wavelength pass filter are provided between the substrate 10 and the first to third epitaxial stacks 20, 30, and 40, respectively.
  • a light emitting laminate according to an embodiment of the present invention will be described with reference to a cross-sectional view.
  • a light emitting laminate is provided on the substrate 10 with the first adhesive layer 60a therebetween.
  • the light emitting stack includes first to third epitaxial stacks 20, 30, and 40 sequentially stacked, and a common contact portion 50c connected to the first to third epitaxial stacks 20, 30, and 40 It includes first to third contact portions 20c, 30c, and 40c.
  • a wiring portion may be formed on the substrate 10, and a conductive adhesive layer 61 is provided to the common contact portion 50c and the first to third contact portions 20c, 30c, and 40c of the light emitting stack.
  • Each of the wiring portions of the substrate 10 may be electrically connected to the portion 50c and the first to third contact portions 20c, 30c, and 40c.
  • the conductive adhesive layer 61 may be provided with a conductive paste such as a solder paste or silver paste or a conductive resin, or may be provided with an anisotropic conductive film in an embodiment of the present invention.
  • a first adhesive layer 60a for attaching the substrate 10 and the light emitting laminate is provided between the substrate 10 and the light emitting laminate to which the conductive adhesive layer 61 is not provided.
  • a first epitaxial stack 20 is provided at the lowermost portion of the light emitting stack.
  • the first epitaxial stack 20 has a mesa structure that is recessed in an upward direction in a partial region and protruded in a downward direction. That is, among the layers of the first epitaxial stack 20, the p-type semiconductor layer, the active layer, and some of the n-type semiconductor layers are removed, and accordingly, the n-type semiconductor layer is exposed downward. Of each layer of the first epitaxial stack 20, if the p-type semiconductor layer, the active layer, and the n-type semiconductor layer are partially removed and the depression is referred to as a depression, and the mesa is formed as a projection, the depression is seen on a plane.
  • the size of the depression is smaller than the size of the first pad 29p, and this is to minimize the step difference during bonding between the light emitting stack and the substrate 10 afterwards.
  • a first insulating layer 81 is stacked on a lower surface of the first epitaxial stack 20, that is, on a surface facing the substrate 10.
  • a plurality of contact holes are formed in the first insulating layer 81. The contact holes are provided in a region corresponding to the depression of the first insulating layer 81 and a region corresponding to the protrusion, respectively.
  • a first n-type contact electrode 29 in contact with the n-type semiconductor layer of the first epitaxial stack 20 is provided in the contact hole corresponding to the depression.
  • An ohmic electrode 27 ′ contacting the p-type semiconductor layer of the first epitaxial stack 20 may be provided in the contact hole corresponding to the protrusion.
  • the first n-type contact electrode 29 may be made of various conductive materials, and may be provided with at least one of various metals and alloys thereof.
  • the first n-type contact electrode 29 may be made of an Au alloy such as AuGe or AuTe.
  • the first p-type ohmic electrode 27 ′ may include Au (Zn) or Au (Be).
  • an additional reflective electrode may be further disposed. Ag, Au, or the like may be used as the additional reflective electrode, and Ti, Ni, Cr, Ta, or the like may be disposed as an adhesive layer for adhesion to adjacent components.
  • the adhesive layer may be thinly deposited on the upper and lower surfaces of the reflective electrode containing Ag, Au, or the like.
  • the material forming the first n-type contact electrode 29 or the ohmic electrode 27 ′ is not limited thereto.
  • a first p-type contact electrode 27, a common pad electrode 50c, and first and third pad electrodes 29c, 39c, and 49c are provided on the ohmic electrode 27 ′ and the first insulating layer 81.
  • the common pad electrode 50c is provided to the common contact portion 50c, and the first to third pad electrodes 29c, 39c, and 49c are provided to the first to third contact portions 20c, 30c, and 40c, respectively.
  • the first p-type contact electrode 27 and the common pad electrode 50c may be integrally formed without being separated from each other, and are electrically connected by contacting the ohmic electrode 27 ′.
  • the first p-type contact electrode 27 may be made of a material having reflectivity so as to reflect light from the first epitaxial stack 20.
  • the first insulating layer 81 may also be formed to have reflectivity to facilitate light reflection from the first epitaxial stack 20.
  • the first insulating layer 81 may have an omni-directional reflector (ODR) structure.
  • the common pad electrode 50c and the first to third pad electrodes 29c, 39c, and 49c are spaced apart from each other, and thus are electrically/physically insulated from each other.
  • the common pad electrode 50c and the first to third pad electrodes 29c, 39c, and 49c respectively correspond to the common contact portion 50c and the first to third contact portions 20c, 30c, and 40c. It may be provided in a size covering the area.
  • the common pad electrode 50c and the first to third pad electrodes 29c, 39c, and 49c may be provided on the same layer and made of the same material.
  • the first pad electrode 29c covers a region corresponding to the first contact portion 20c and is provided larger than the depression of the first epitaxial stack 20.
  • the second and third pad electrodes 39c and 49c and the common pad electrode 50c are also formed in regions corresponding to the second contact portion 30c, the third contact portion 40c, and the common contact portion 50c.
  • Each cover and may be provided in the same or similar size as the first pad electrode 29c. Since the first pad electrode 29c is provided larger than the recessed portion, the influence of the step due to the recessed portion may be minimized when the first pad 29p is formed thereafter.
  • the second and third pad electrodes 39c and 49c, and the common pad electrode 50c may also be provided on the same insulating layer at the same height, and the second and third pads Although the contact between the bridge electrodes to be described later connected to the (39p, 49p) and the common pad 50p may be formed narrowly, it may be provided with a sufficiently large area. Accordingly, a step difference that may occur at the rear surface of the first epitaxial stack 20 by the first to third pad electrodes 29c, 39c, and 49c and the common pad electrode 50c is minimized.
  • a second insulating layer 83 is provided on the rear surface of the first epitaxial stack 20 on which the first to third pad electrodes 29c, 39c, and 49c and the common pad electrode 50c are formed.
  • the second insulating layer 83 has a contact hole in regions corresponding to the common contact portion 50c and the first to third contact portions 20c, 30c, and 40c, and the common pad electrode 50c, through the contact hole, And the lower surfaces of the first to third pad electrodes 29c, 39c, and 49c are partially exposed.
  • the contact hole provided in the second insulating layer 83 may be provided in an area smaller than the corresponding common pad electrode 50c and the first to third pad electrodes 29c, 39c, and 49c.
  • a common pad 50p and first to third pads 29p, 39p, and 49p are provided under the second insulating layer 83.
  • the common pad 50p is provided on the common contact portion 50c and is connected to the common pad electrode 50c through the contact hole.
  • the first to third pads 29p, 39p, and 49p are provided to the first to third contact portions 20c, 30c, and 40c, respectively, and the first to third pad electrodes 29c, 39c, and 49c are provided through the contact holes. ) Respectively.
  • the common pad 50p and the first to third pads 29p, 39p, and 49p are provided in a form protruding downward from the lower surface of the second insulating layer 83.
  • a conductive adhesive layer 61 is provided on the lower surfaces of the common pad 50p and the first to third pads 29p, 39p, and 49p, respectively, so that the substrate 10 and the common pad 50p, and the first to third pads (29p, 39p, 49p) Each is glued together.
  • a first adhesive layer 60a is provided between the substrate 10 and the second insulating layer 83 to which the common pad 50p and the first to third pads 29p, 39p, and 49p are not provided.
  • a third insulating layer 85 is provided on the top surface of the first epitaxial stack 20.
  • the first epitaxial stack 20 has contact holes extending upward and downward in the common contact portion 50c and the second and third contact portions 30c and 40c. Part of the upper surfaces of the common pad electrode 50c and the second and third pad electrodes 39c and 49c are exposed through the contact holes.
  • a second bridge electrode 39b that connects is provided, and a third bridge electrode 49b that connects the third pad electrode 49c and the third epitaxial stack 40 is provided.
  • a third insulating layer 85 for insulating each of the bridge electrodes and the first epitaxial stack 20 is provided on a sidewall of the contact hole.
  • a second adhesive layer 60b is provided on the first epitaxial stack 20 on which the third insulating film 85 is provided, and a first wavelength pass filter 71 and a second pass filter are sequentially formed on the second adhesive layer 60b.
  • a p-type contact electrode 37, a second epitaxial stack 30, and a fourth insulating layer 87 are provided.
  • the second epitaxial stack 30 is stacked in the order of a p-type semiconductor layer, an active layer, and an n-type semiconductor layer from the bottom to the top.
  • the first wavelength pass filter 71, the second p-type contact electrode 37, the second epitaxial stack 30, and the fourth insulating layer 87 are sequentially formed with the common contact portion 50c and the second and second 3 Contact holes 30c and 40c pass through the top and bottom.
  • the first wavelength pass filter 71 and the second p-type contact electrode 37 have a contact hole having a first diameter
  • the second epitaxial stack 30 and the fourth insulating layer ( 87) has contact holes of a second diameter larger than the first diameter.
  • the sidewalls of each contact hole are all provided with a fourth insulating layer 87, and accordingly, insulation between the common bridge electrodes 59b provided therein and components disposed on the side of the contact hole is maintained.
  • a contact hole having a larger diameter than the lower portion is formed on the second p-type contact electrode 37, so that a part of the upper surface of the second p-type contact electrode 37 is exposed within the contact hole.
  • a common bridge electrode 59b is provided in the contact hole provided in the common contact part 50c, and accordingly, the common bridge electrode 59b and the second p-type contact electrode 37 are directly in contact and connected.
  • the first wavelength pass filter 71, the second p-type contact electrode 37, the second epitaxial stack 30, and the fourth insulating layer 87 are formed of contacts having the same diameter. You can have a hole.
  • a contact hole is further provided in the fourth insulating layer 87 to expose an upper surface of the second epitaxial stack 30 along the periphery of the contact hole.
  • a second bridge electrode 39b is provided in the contact hole, and the second bridge electrode 39b is partially on the upper surface of the second epitaxial stack 30, in particular, on the second epitaxial stack 30. It is provided to cover the contact hole of the provided fourth insulating layer 87. Accordingly, the second bridge electrode 39b is connected by direct contact with the upper surface of the second epitaxial stack 30.
  • the top surface of the second epitaxial stack 30 corresponds to an n-type semiconductor layer.
  • the sidewalls of the contact holes provided in the first wavelength pass filter 71, the second p-type contact electrode 37, the second epitaxial stack 30, and the fourth insulating layer 87 are all formed by the fourth insulating layer 87. Accordingly, insulation between the second bridge electrodes 39b provided therein and the constituent elements disposed on the side of the contact hole is maintained.
  • the first wavelength pass filter 71, the second p-type contact electrode 37, the second epitaxial stack 30, and the fourth insulating layer 87 are formed of contacts having the same diameter. You can have a hole.
  • the sidewalls of the contact holes provided in the first wavelength pass filter 71, the second p-type contact electrode 37, the second epitaxial stack 30, and the fourth insulating layer 87 are all formed by the fourth insulating layer 87. Accordingly, insulation between the second bridge electrodes 39b provided therein and the constituent elements disposed on the side of the contact hole is maintained.
  • a third adhesive layer 60c is provided on the second epitaxial stack 30, and the second wavelength pass filter 73, the third p-type contact electrode 47, and the third are sequentially formed on the third adhesive layer 60c.
  • An epitaxial stack 40 and a fifth insulating film 89 are provided. Although not shown separately, the third epitaxial stack 40 is stacked in the order of a p-type semiconductor layer, an active layer, and an n-type semiconductor layer from the bottom to the top.
  • the second wavelength pass filter 73, the third p-type contact electrode 47, the third epitaxial stack 40, and the fifth insulating layer 89 are sequentially formed with a common contact portion 50c and a third contact portion. In (40c), it has contact holes passing through the top and bottom. A contact hole is not provided in the second contact portion 30c.
  • the second wavelength pass filter 73 and the third p-type contact electrode 47 have a contact hole having a third diameter
  • the third epitaxial stack 40 and the fifth insulating layer ( 89) has a contact hole of a fourth diameter larger than the third diameter.
  • the fifth insulating layer 89 is provided on the sidewalls of each contact hole, and accordingly, insulation between the common bridge electrodes 59b provided therein and the constituent elements disposed on the side of the contact hole is maintained.
  • a common bridge electrode 59b is provided in the contact hole provided in the common contact part 50c, and accordingly, the common bridge electrode 59b and the third p-type contact electrode 47 are in direct contact and connected.
  • the second wavelength pass filter 73, the third p-type contact electrode 47, the third epitaxial stack 40, and the fifth insulating layer 89 are formed of contacts having the same diameter. You can have a hole.
  • a contact hole is further provided in the fifth insulating layer 89 to expose the upper surface of the third epitaxial stack 40 along the periphery of the contact hole.
  • a third bridge electrode 49b is provided in the contact hole, and the third bridge electrode 49b is partially on the upper surface of the third epitaxial stack 40, particularly, on the third epitaxial stack 40. It is provided to cover the contact hole of the provided fourth insulating layer 87.
  • the third bridge electrode 49b is connected by direct contact with the upper surface of the third epitaxial stack 40.
  • the top surface of the third epitaxial stack 40 corresponds to an n-type semiconductor layer.
  • the sidewalls of the contact holes provided in the second wavelength pass filter 73, the third p-type contact electrode 47, the third epitaxial stack 40, and the fifth insulating layer 89 are all formed by the fourth insulating layer 87. Accordingly, insulation between the third bridge electrodes 49b provided therein and components disposed on the side of the contact hole is maintained.
  • the first to fifth insulating layers 81, 83, 85, 87, and 89 may be made of various organic/inorganic insulating materials, but are not limited thereto.
  • the first to fifth insulating layers 81, 83, 85, 87, and 89 may be made of an inorganic insulating material including silicon nitride and silicon oxide, or an organic insulating material including polyimide.
  • the top surfaces of the first to third epitaxial stacks 20, 30, and 40 that is, each n-type semiconductor of the first to third epitaxial stacks 20, 30, 40
  • An uneven portion may be optionally provided on the upper surface of the layer.
  • Each uneven portion may be provided only in a portion corresponding to the light emitting region, or may be provided on the entire upper surface of each n-type semiconductor layer.
  • a fifth insulating layer 89 may be provided on the side of the light emitting stacked body, and in addition, an additional non-transmissive layer may be further provided.
  • the light non-transmissive film is a light blocking film for preventing light from the first to third epitaxial stacks 20, 30, and 40 from exiting to the side of the light emitting stack, and a material that absorbs light or reflects light is used. Include.
  • the non-transmissive film is not particularly limited as long as it absorbs or reflects light to block transmission of light.
  • the light non-transmissive layer may be a DBR dielectric mirror, a metal reflective layer formed on an insulating layer, or a black organic polymer layer.
  • the metal reflective layer may be in a floating state electrically insulated from components in the other light emitting laminate.
  • the light non-transmissive layer is provided on the side of the light-emitting stack, thereby preventing the light emitted from the specific light-emitting stack from affecting the adjacent light-emitting stack, or mixing colors with the light emitted from the adjacent light-emitting stack. I can.
  • a common voltage is applied to the first to third epitaxial stacks 20, 30, and 40 through the common pad electrode 50c, and the first to third pad electrodes 29c and 39c , 49c), the first to third light emitting signals are applied to the first to third epitaxial stacks 20, 30, and 40.
  • the common pad electrode 50c is electrically connected to the p-type semiconductor layer of the first epitaxial stack 20 through the first p-type contact electrode 27 and the ohmic electrode 27 ′, and the common bridge It is electrically connected to the p-type semiconductor layer of the second epitaxial stack 30 through the electrode 59b and the second p-type contact electrode 37, and the common bridge electrode 59b and the third p-type contact electrode 47 ) Is electrically connected to the p-type semiconductor layer of the third epitaxial stack 40.
  • the first pad electrode 29c is electrically connected to the n-type semiconductor layer of the first epitaxial stack 20 through the first n-type contact electrode 29, and the second pad electrode 39c is a second bridge electrode. It is electrically connected to the second n-type semiconductor layer through 39b, and the third pad electrode 49c is electrically connected to the third n-type semiconductor layer through the third bridge electrode 49b.
  • the first to third epitaxial stacks 20, 30, and 40 are applied by applying a common voltage and an emission signal to the common contact portion 50c and the first to third contact portions 20c, 30c, and 40c, respectively. ) Is controlled independently, and as a result, it is possible to implement various colors depending on whether or not light is emitted from each epitaxial stack.
  • the first to third epitaxial stacks 20, 30, and 40 may be sequentially stacked on the substrate 10, which will be described in detail with reference to the drawings.
  • FIGS. 14, 16, 18, 20, 22, 24, 26, 28, 30, and 32 show first to third epitaxial stacks 20, 30, and 40 on the substrate 10.
  • FIG. 14 Are the plan views when sequentially stacked. 15A, 15B, 17, 19A and 19B, 21, 23, 25A and 25B, 27A and 27B, 29, 31A to 31E, and 33A to 33E are shown in FIG. 14 , FIGS. 16, 18, 20, 22, 24, 26, 28, 30, and 32 are cross-sectional views taken along line I-I', respectively.
  • a first epitaxial stack 20 is formed on a first temporary substrate.
  • the first temporary substrate 10p may be a semiconductor substrate for forming the first epitaxial stack 20, and may be, for example, a GaAs substrate.
  • the first epitaxial stack 20 forms an n-type semiconductor layer, an active layer, and a p-type semiconductor layer on the first temporary substrate 10p, and removes a part of the n-type semiconductor layer, the active layer, and the p-type semiconductor layer. It is manufactured in the form of forming a mesa structure having depressions and protrusions.
  • the depression portion is provided in the region corresponding to the first contact portion 20c, and in order to minimize the step difference with the other region except the region where the depression portion is to be formed, the first pad electrode 29c or the first pad 29p to be formed later It is provided in an area smaller than the area of
  • a first insulating layer 81 is formed on the first epitaxial stack 20 on which the mesa structure is formed, and an ohmic electrode 27 ′ is formed on the p-type semiconductor layer.
  • the ohmic electrode 27 ′ forms an insulating film on the first epitaxial stack 20 by a process such as vapor deposition, applies a photoresist, exposes and develops the photoresist to pattern, and uses the photoresist pattern as a mask.
  • the contact hole may be formed by wet etching or dry etching, depositing a phase ohmic electrode layer on the entire surface of the first epitaxial stack 20 provided with the photoresist pattern, and then lifting the photoresist pattern.
  • the ohmic electrode 27 ′ may be formed by depositing AuBe and Au films.
  • a first n-type contact electrode 29 is formed on the first insulating layer 81 on which the ohmic electrode 27 ′ is formed.
  • the first n-type contact electrode 29 is provided in the depression, and its diameter may be smaller than the diameter of the depression.
  • the first n-type contact electrode 29 is formed by applying a photoresist on the first insulating layer 81, exposing and developing the photoresist to pattern it, and using the photoresist pattern as a mask to form a contact hole by wet etching or dry etching. May be formed by depositing a material of the first n-type contact electrode 29 on the front surface of the first epitaxial stack 20 provided with the photoresist pattern, and then lifting off the photoresist pattern.
  • the first n-type contact electrode 29 may be formed by depositing an AuGe film.
  • a common pad electrode 50c and a first p-type contact electrode 27 are formed on the first insulating layer 81 on which the ohmic electrode 27 ′ and the first n-type contact electrode 29 are formed. ), and first to third pad electrodes 29c, 39c, and 49c.
  • the common pad electrode 50c and the first p-type contact electrode 27 are integrally formed.
  • the common pad electrode 50c, the first p-type contact electrode 27, and the first to third pad electrodes 29c, 39c, and 49c may be formed by depositing a conductive material and patterning using photolithography.
  • a second insulating layer 83 is formed on the common pad electrode 50c, the first p-type contact electrode 27, and the first to third pad electrodes 29c, 39c, and 49c. do.
  • the second insulating layer 83 may be formed to have a sufficient thickness to compensate for a step difference between the recessed portion and the protruding portion.
  • planarization may be performed to minimize a step difference above the second insulating layer 83. Planarization can be performed using CMP.
  • the second insulating layer 83 is patterned to form contact holes in each of the first to third contact portions 20c, 30c, and 40c.
  • the contact holes formed in the first to third contact portions 20c, 30c, and 40c expose portions of upper surfaces of the first to third pad electrodes 29c, 39c, and 49c, respectively.
  • a common pad 50p and first to third pads 29p, 39p, and 49p are formed on the first epitaxial stack 20 on which the second insulating layer 83 is formed.
  • the common pad electrode 50c and the first to third pad electrodes 29c, 39c, and 49c may be formed in a single process, and thus may be provided on the same layer and made of the same material.
  • the common pad 50p and the first to third pads 29p, 39p, and 49p are provided in regions corresponding to the common contact portion 50c and the first to third contact portions 20c, 30c, and 40c, and are common
  • the contact portion 50c and the regions corresponding to the first to third contact portions 20c, 30c, and 40c may be formed as wide as possible so as to substantially cover the contact portion 50c.
  • the common pad (50p) and the first to third pads (29p, 39p, 49p) are formed in as wide an area as possible, so that heat generated from each epitaxial stack can be easily dissipated. May be less likely.
  • the first pad 29p is formed larger than the region in which the depression is formed, thereby preventing a defect during adhesion due to a step difference in the depression.
  • the common pad 50p and the first to third pads 29p, 39p, 49p may be made of a conductive material, for example, Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr , W, and may include various metals such as Cu, or alloys thereof. Also, the common pad 50p and the first to third pads 29p, 39p, and 49p may be formed as a single layer or multiple layers. When the common pad 50p and the first to third pads 29p, 39p, and 49p are formed as multiple layers, a barrier metal layer for preventing diffusion of a predetermined metal may be added.
  • the common pad 50p and the first to third pads 29p, 39p, and 49p may be formed of AuSn, and the common pad 50p and the first to third pads 29p , 39p, 49p) and the common pad electrode 50c, and the first to third pad electrodes 29c, 39c, 49c, etc. to prevent the diffusion of Sn, such as Cr, Ti, Ni, W, etc., or an alloy containing the same A barrier layer made of may be added.
  • the first epitaxial stack 20 formed on the first temporary substrate is inverted and attached on the substrate 10 with the first adhesive layer 60a therebetween. Accordingly, each layer of the first epitaxial stack 20 is disposed on the substrate 10 in the order of a p-type semiconductor layer, an active layer, and an n-type semiconductor layer from the bottom to the top.
  • a conductive adhesive layer 61 is formed on the substrate 10 in regions corresponding to the common pad 50p and the first to third pads 29p, 39p, and 49p, and the common pad on the first temporary substrate 10p ( 50p) and the first to third pads 29p, 39p, and 49p may be disposed to face each other and then adhered by pressing the first temporary substrate 10p from the top to the bottom.
  • contact holes are formed by removing portions of the first epitaxial stack 20 and the first insulating layer 81.
  • the contact holes are formed in each of the common contact portion 50c and the second and third contact portions 30c and 40c, and a portion of the upper surface of the common pad electrode 50c and the second and third pad electrodes 39c and 49c Is exposed.
  • a third insulating layer 85 is formed on the upper surface of the first epitaxial stack 20.
  • the third insulating layer 85 is formed on the upper surface of the first epitaxial stack 20 and the side surfaces of the contact holes, and thus, the upper surfaces of the common pad electrode 50c and the second and third pad electrodes 39c and 49c Some of them are still exposed.
  • the third insulating film 85 is formed by forming a film entirely of insulating material on the upper surface of the first epitaxial stack 20 in which the contact holes are formed, and then anisotropically etching the inside of the contact holes using photolithography. Can be.
  • the contact holes formed in the first epitaxial stack 20 have a sufficient diameter, but the diameters of the contact holes are very small. Accordingly, it is difficult to form the third insulating layer 85 having a sufficient thickness on the upper surface of the first epitaxial stack 20 and to form the third insulating layer 85 only on the inner side surfaces of the contact holes. In an embodiment of the present invention, in order to easily form the third insulating layer 85 on the side surfaces of the contact holes, a process of forming an additional sub insulating layer may be used.
  • 34A to 34D are enlarged cross-sectional views illustrating a portion corresponding to P2 of FIG. 27B, and sequentially illustrate a process of forming a third insulating layer 85 in a contact hole according to another exemplary embodiment.
  • the process illustrated in FIGS. 34A to 34C may be applied to a process of forming an insulating layer in a contact hole of another epitaxial layer.
  • a first sub insulating layer 81a is formed before forming a contact hole in the upper surface of the first epitaxial stack 20 before forming a contact hole in the upper surface of the first epitaxial stack 20, a first sub insulating layer 81a is formed.
  • the first sub insulating layer 81a and the first epitaxial stack 20 are etched, thereby exposing the upper surface of the common pad electrode 50c.
  • a second sub-insulating layer 81b is formed on the first epitaxial stack 20 in which a contact hole is formed and the first sub-insulating layer 81a.
  • the second sub insulating layer 81b is etched to expose the upper surface of the common pad electrode 50c again.
  • the second sub insulating layer 81b is formed on the inner side of the contact hole, and the first and second sub insulating layers 81b are formed on the top surface of the first epitaxial stack 20.
  • the thickness of the final insulating film 85 provided on the upper surface of the first epitaxial stack 20 is greater than the thickness of the insulating film provided on the inner side of the contact hole, the upper surface of the first epitaxial stack 20
  • the upper surface of the first epitaxial stack 20 and the inner side of the contact hole are covered by the third insulating layer 85 according to the above-described embodiments.
  • a common bridge electrode 59b and second and third bridge electrodes 49b are formed on the first epitaxial stack 20 on which the third insulating layer 85 is formed.
  • the common bridge electrode 59b is connected to the common pad electrode 50c through a contact hole
  • the second bridge electrode 39b is connected to the second pad electrode 39c through the contact hole
  • the third bridge electrode 49b Is connected to the third pad electrode 49c through the contact hole.
  • a second epitaxial stack 30 is formed on a second temporary substrate (not shown), and the second epitaxial stack 30 is inverted to form the first epitaxial stack 20.
  • the second adhesive layer 60b is attached therebetween.
  • the second temporary substrate is removed after the second epitaxial stack 30 is attached to the first epitaxial stack 20.
  • the second temporary substrate can be removed in various ways. For example, when the second temporary substrate is a sapphire substrate, the sapphire substrate may be removed by a method such as laser lift-off, stress lift-off, chemical lift-off, or physical polishing.
  • the uneven portion PR may be formed on the upper surface (n-type semiconductor layer) of the second epitaxial stack 30.
  • the uneven portion PR may be textured through various etching processes or may be formed by using a sapphire substrate patterned as a second temporary substrate.
  • the uneven portion may be subjected to various methods such as dry etching using a fine photo process, wet etching using crystal properties, texturing using a physical method such as sandblasting, ion beam etching, and texturing based on the difference in the etching rate of the block copolymer. Can be formed.
  • a part of the second epitaxial stack 30 is removed to form contact holes.
  • the contact holes are formed in each of the common contact portion 50c and the second and third contact portions 30c and 40c, and a portion of the upper surface of the second p-type contact electrode 37 is exposed.
  • the second p-type contact electrode 37 is provided with a sufficient thickness to function as an etch stopper.
  • the second p-type contact electrode 37 and the first wavelength pass filter 71 in regions corresponding to the common contact portion 50c and the second and third contact portions 30c and 40c. ), and the second adhesive layer 60b are removed to form contact holes. Some of the upper surfaces of the common bridge electrode 59b, the second bridge electrode 39b, and the third bridge electrode 49b are exposed by the contact holes.
  • the contact hole formed in the common contact part 50c is smaller in diameter than the contact hole formed by removing a part of the second epitaxial stack 30. That is, a contact hole formed by removing a part of the second epitaxial stack 30 is referred to as an upper contact hole, and the second p-type contact electrode 37, the first wavelength pass filter 71, and the second adhesive layer 60b If the contact hole formed by removing) is referred to as the lower contact hole, the diameter of the upper contact hole is larger than the diameter of the lower contact hole. Accordingly, after the contact hole is formed, the upper surface of the second p-type contact electrode 37 is exposed due to the wide diameter of the upper contact hole.
  • a fourth insulating layer 87 is formed on the second epitaxial stack 30 in which contact holes are formed.
  • the fourth insulating layer 87 is formed to cover the top surface of the second epitaxial stack 30 and side surfaces of each contact hole.
  • the fourth insulating layer 87 is etched to expose a portion of the upper surfaces of the common bridge electrode 59b, the second bridge electrode 39b, and the third bridge electrode 49b, and the second contact portion 30c A contact hole partially exposing the upper surface of the second epitaxial stack 30 is formed in the corresponding region.
  • an additional common bridge electrode 59b, a second bridge electrode 39b, and a third bridge electrode 49b on the second epitaxial stack 30 on which the fourth insulating layer 87 is formed. ) Is formed.
  • the common bridge electrode 59b directly contacts the exposed second p-type contact electrode 37.
  • the second bridge electrode 39b is formed to cover a contact hole partially exposing the upper surface of the second epitaxial stack 30 in a region corresponding to the second contact part 30c. Accordingly, the second bridge electrode 39b (39b) is in direct contact with the upper surface of the second epitaxial stack 30.
  • a third epitaxial stack 40 is formed on a third temporary substrate (not shown), and the third epitaxial stack 40 is inverted to form a second epitaxial stack 30.
  • the third adhesive layer 60c is attached therebetween.
  • the third temporary substrate is removed after the third epitaxial stack 40 is attached to the second epitaxial stack 30.
  • the third temporary substrate may be removed by various methods described above.
  • the uneven portion PR may be formed on the upper surface (n-type semiconductor layer) of the third epitaxial stack 40.
  • the third epitaxial stack 40 is removed to form contact holes.
  • the contact holes are formed in each of the common contact portion 50c and the third contact portion 40c, and a portion of the upper surface of the third p-type contact electrode 47 is exposed.
  • the third p-type contact electrode 47 is provided with a sufficient thickness to function as an etch stopper.
  • a third p-type contact electrode 47 in regions corresponding to the common contact portion 50c and the third contact portion 40c
  • the adhesive layer 60c is removed to form contact holes. Some of the upper surfaces of the common bridge electrode 59b, the second bridge electrode 39b, and the third bridge electrode 49b are exposed by the contact holes.
  • the contact hole formed in the common contact part 50c is smaller in diameter than the contact hole formed by removing a part of the third epitaxial stack 40. Accordingly, after the contact hole is formed, the upper surface of the third p-type contact electrode 47 is exposed due to the wide diameter of the upper contact hole.
  • a fifth insulating layer 89 is formed on the third epitaxial stack 40 in which contact holes are formed.
  • the fifth insulating layer 89 is formed to cover the top surface of the third epitaxial stack 40 and side surfaces of each contact hole.
  • the fifth insulating layer 89 is etched to expose a portion of the upper surfaces of the common bridge electrode 59b, the second bridge electrode 39b, and the third bridge electrode 49b, and the third contact portion 40c is A contact hole partially exposing the upper surface of the third epitaxial stack 40 is formed in the corresponding region.
  • an additional common bridge electrode 59b, a second bridge electrode 39b, and a third bridge electrode 49b on the third epitaxial stack 40 on which the fifth insulating layer 89 is formed. ) Is formed.
  • the common bridge electrode 59b directly contacts the exposed third p-type contact electrode 47.
  • the third bridge electrode 49b is formed to cover a contact hole partially exposing the upper surface of the third epitaxial stack 40 in a region corresponding to the third contact part 40c, and thus the third bridge electrode (49b) is in direct contact with the upper surface of the third epitaxial stack 40.
  • a fifth insulating layer may be provided on the side of the light emitting stack, and in addition, an additional non-transmissive layer may be further provided.
  • the light non-transmissive film is a light blocking film for preventing light from the first to third epitaxial stacks 20, 30, and 40 from exiting to the side of the light emitting stack, and a material that absorbs light or reflects light is used. Can include.
  • the non-transmissive layer may be formed by depositing two or more insulating layers having different refractive indices. For example, it can be formed by sequentially stacking a material having a low refractive index and a material having a high refractive index, or by alternately stacking insulating films having different refractive indices. Materials having different refractive indices are not particularly limited, and examples thereof include SiO 2 and SiN x .
  • the display device after sequentially stacking a plurality of epitaxial stacks, it is possible to simultaneously form a contact with the wiring unit on the plurality of epitaxial stacks.

Abstract

발광 적층체는 순차적으로 적층되며 서로 다른 파장 대역의 컬러 광을 상부 방향으로 출사하는 복수의 에피택셜 스택, 및 상기 복수의 에피택셜 스택의 하부에 제공되며 공통 전압 및 발광 신호를 인가하는 복수의 컨택부를 포함한다.

Description

발광 적층체 및 이를 포함한 표시 장치
본 발명은 컬러를 구현하는 발광 적층체 및 이를 포함한 표시 장치에 관한 것이다.
최근 발광 다이오드(Light Emitting Diode, LED)를 사용하는 표시 장치가 개발되고 있다. 발광 다이오드를 사용하는 표시 장치는 최종 기판 상에 개별적으로 성장된 적색(Red, R), 녹색(Green, G) 및 청색(Blue, B) 발광 다이오드(LED)의 구조들을 형성함으로써 얻어진다.
그러나, 고해상도의 풀 컬러인 표시 장치에 대한 니즈에 더해, 이에 따른 높은 수준의 색순도, 및 색 재현성을 가지며, 제조 방법이 간단한 표시 장치에 대한 니즈 또한 지속적으로 커지고 있다.
본 발명의 일 실시예에 따르면, 간단한 구조를 가지면서도 제조 방법이 단순한 발광 적층체 및 이를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 발광 적층체는 순차적으로 적층되며 서로 다른 파장 대역의 컬러 광을 상부 방향으로 출사하는 복수의 에피택셜 스택, 및 상기 복수의 에피택셜 스택의 하부에 제공되며 공통 전압 및 발광 신호를 인가하는 복수의 컨택부를 포함한다.
본 발명의 일 실시예에 있어서, 발광 적층체는 상기 에피택셜 스택의 하부에 제공되며 상기 컨택부에 연결되는 배선부가 제공된 기판을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 에피택셜 스택은 상기 기판 상에 순차적으로 적층된 제1 내지 제3 에피택셜 스택을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컨택부는 상기 제1 내지 제3 에피택셜 스택에 상기 공통 전압을 인가하는 공통 컨택부, 및 상기 제1 내지 제3 에피택셜 스택 각각에 상기 발광 신호를 인가하는 제1 내지 제3 컨택부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 에피택셜 스택 각각은 상기 기판 상에 순차적으로 제공된 p형 반도체층, 활성층, 및 n형 반도체층을 포함하고, 상기 공통 컨택부는 상기 제1 내지 제3 에피택셜 스택의 상기 p형 반도체층들에 연결되고, 상기 제1 내지 제3 컨택부는 각각 상기 제1 내지 제3 에피택셜 스택의 상기 n형 반도체층들에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 에피택셜 스택은 상기 p형 반도체층, 상기 활성층, 및 상기 n형 반도체층의 일부가 제거되어 상기 n형 반도체층의 하면을 노출하는 함몰부를 가지며, 상기 제1 컨택부는 상기 함몰부 내의 상기 n형 반도체층의 하면에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택부는 상기 제1 에피택셜 스택의 하부에 제공된 제1 패드 전극을 포함하며, 평면 상에서 볼 때 상기 제1 패드 전극의 면적은 상기 함몰부의 면적보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택부는 상기 제1 패드 전극의 하부에 제공된 제1 패드를 포함하며, 상기 제1 패드는 상기 함몰부의 면적보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 및 제3 컨택부 각각은 상기 제1 에피택셜 스택의 하부에 제공된 제2 및 제3 패드 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 컨택부는 상기 제1 에피택셜 스택의 하부에 제공된 공통 패드 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공통 패드 전극, 및 제1 내지 제3 패드 전극은 동일 층에 동일 재료로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 및 제3 에피택셜 스택 중 적어도 하나의 n형 반도체층은 상면에 형성된 요철부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층체는 상기 제1 내지 제3 에피택셜 스택 각각의 상기 p형 반도체층에 연결된 제1 내지 제3 p형 전극을 더 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 p형 전극은 상기 기판과 상기 제1 에피택셜 스택 사이에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 p형 전극은 상기 제1 에피택셜 스택과 상기 제2 에피택셜 스택 사이에 제공될 수 있으며, 투명 도전성 재료를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 p형 전극은 상기 제2 에피택셜 스택과 상기 제3 에피택셜 스택 사이에 제공될 수 있으며, 투명 도전성 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수 개의 에피택셜 스택은, 상기 기판 상에 제공되며 제1 컬러 광을 출사하는 제1 에피택셜 스택, 상기 제1 에피택셜 스택 상에 제공되며 상기 제1 컬러 광과 다른 파장 대역의 제2 컬러 광을 출사하는 제2 에피택셜 스택, 및 상기 제2 에피택셜 스택 상에 제공되며 상기 제1 및 제2 컬러 광과 다른 파장 대역의 제3 컬러 광을 출사하는 제3 에피택셜 스택을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 컬러 광은 각각 적색 광, 녹색 광, 및 청색 광일 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층체는 상기 제1 에피택셜 스택과 상기 제2 에피택셜 스택 사이에 제공된 제1 파장 패스 필터 및/또는 상기 제2 에피택셜 스택과 상기 제3 에피택셜 스택 사이에 제공된 제2 파장 패스 필터를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 배선부는 상기 제1 내지 제3 에피택셜 스택의 상기 제1 내지 제3 n형 반도체층에 발광 신호를 인가하는 제1 내지 제3 신호 배선을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 각각의 에피택셜 스택으로부터 출사된 광은 서로 다른 에너지 밴드를 가지며, 최하단부 에피택셜 스택로부터 최상부 에피택셜 스택으로 갈수록 각각의 에피택셜 스택으로부터 출사된 광이 높은 에너지 밴드를 가질 수 있다.
본 발명의 일 실시예에 있어서, 각각의 에피택셜 스택은 서로 독립적으로 구동될 수 있다.
본 발명의 일 실시예에 있어서, 서로 인접하게 적층된 두 에피택셜 스택에 있어서, 하부의 에피택셜 스택으로부터 출사된 광은 상부의 에피택셜 스택을 투과하여 진행할 수 있다. 본 발명의 일 실시예에 있어서, 상기 에피택셜 스택은 그 하단에 배치된 에피택셜 스택으로부터의 광을 80% 이상 투과시킬 수 있다.
본 발명은 상기 발광 적층체를 채용한 표시 장치를 포함하며, 표시 장치는 복수 개의 화소를 포함하고, 상기 화소는, 순차적으로 적층되며 서로 다른 파장 대역의 컬러 광을 상부 방향으로 출사하는 복수의 에피택셜 스택, 및 상기 복수의 에피택셜 스택의 하부에 제공되며 공통 전압 및 발광 신호를 인가하는 복수의 컨택부를 포함한다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 패시브 매트릭스 방식 또는 액티브 매트릭스 방식으로 구동될 수 있다.
본 발명의 일 실시예에 따르면, 간단한 구조를 가지면서도 제조 방법이 단순한 발광 적층체를 제공한다. 또한, 본 발명의 일 실시예에 따르면 상기 발광 적층체를 이용한 표시 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 발광 적층체를 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광 적층체를 도시한 단면도들이다.
도 3는 본 발명의 일 실시예에 따른 발광 적층체를 도시한 것이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 발광 적층체를 각각 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 평면도이며, 도 8는 도 7의 P1 부분을 도시한 확대 평면도이다.
도 9는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 구조도이다.
도 10는 하나의 서브 화소를 나타내는 회로도로서, 패시브형 표시 장치를 구성하는 서브 화소의 일례를 도시한 회로도이다.
도 11은 하나의 서브 화소를 나타내는 회로도로서, 액티브형 표시 장치를 구성하는 서브 화소의 일례를 도시한 회로도이다.
도 12는 본 발명의 일 실시예에 따른 화소를 도시한 평면도이다.
도 13은 각각 도 12의 I-I'선에 따른 단면도이다.
도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32는 기판 상에 제1 내지 제3 에피택셜 스택을 순차적으로 적층하였을 때의 평면도들이다.
도 15a, 도 15b, 도 17, 도 19a 및 도 19b, 도 21, 도 23, 도 25a 및 도 25b, 도 27a 및 도 27b, 도 29, 도 31a 내지 도 31e, 도 33a 내지 도 33e는 도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32 각각의 I-I'선에 따른 단면도들이다.
도 34a 내지 도 34d는 도 27b의 P2에 대응하는 부분을 도시한 확대 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
본 발명은 발광 조사, 상세하게는 광을 출사하는 발광 적층체에 관한 것이다. 본 발명의 발광 적층체는 광원으로서 다양한 장치에 채용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 적층체를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 발광 적층체는 순차적으로 적층된 복수 개의 에피택셜 스택을 포함한다. 복수 개의 에피택셜 스택은 기판(10) 상에 제공된다.
기판(10)은 전면과 배면을 갖는 판상으로 제공된다.
기판(10)은 그 상면에 복수의 에피택셜 스택을 실장할 수 있는 것으로서 다양한 형태로 제공될 수 있다. 기판(10)은 절연 재료로 형성될 수 있다. 기판(10)의 재료로는 유리, 석영, 실리콘, 유기 고분자, 유무기 복합재 등을 들 수 있다. 그러나, 기판(10)의 재료는 이에 한정되는 것은 아니며, 절연성을 갖는다면 특별히 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 기판(10)에는 개개의 에피택셜 스택에 발광 신호 및 공통 전압을 제공할 수 있는 배선부가 추가적으로 배치될 수 있다. 특히, 개개의 에피택셜 스택을 액티브 매트릭스 타입으로 구동하는 경우, 기판(10)에는 배선부에 더해 박막트랜지스터를 포함하는 구동 소자가 더 배치될 수도 있다. 이를 위해, 기판(10)은 인쇄 회로 기판(10)으로 제공될 수 있으며, 또는 유리, 실리콘, 석영, 유기 고분자, 유무기 복합재 상에 배선부 및/또는 구동 소자를 형성한 복합 기판(10)으로 제공될 수도 있다.
복수의 에피택셜 스택은 기판(10)의 전면 상에 순차적으로 적층되며, 각각이 광을 출사한다.
본 발명의 일 실시예에 있어서, 에피택셜 스택은 2개 이상으로 제공되며, 각각이 서로 다른 파장 대역의 광을 출사할 수 있다. 즉, 에피택셜 스택은 복수 개로 제공되되 각각이 서로 다른 에너지 밴드를 갖는다. 본 실시예에서는 기판(10) 상에 에피택셜 스택이 순차적으로 적층된 3개의 층으로 제공된 것을 도시하였다. 이하의 실시예에서는 기판(10) 상에 순차적으로 적층된 3개의 층을 제1 내지 제3 에피택셜 스택(20, 30, 40)으로 지칭하여 설명한다.
각 에피택셜 스택은 여러 파장 대역의 광 중, 가시 광선 대역의 컬러 광을 출사할 수 있다. 최하부에 배치된 에피택셜 스택에서 출사되는 광은 가장 낮은 에너지 밴드를 갖는 가장 긴 파장의 컬러 광이며, 하부로부터 상부로 갈수록 출사되는 컬러 광의 파장이 짧아진다. 최상부에 배치된 에피택셜 스택에서 출사되는 광은 가장 높은 에너지 밴드를 갖는 가장 짧은 파장의 컬러 광이다. 예를 들어, 제1 에피택셜 스택(20)은 제1 컬러 광(L1)을 출사하고, 제2 에피택셜 스택(30)은 제2 컬러 광(L2)을 출사하고, 제3 에피택셜 스택(40)은 제3 컬러 광(L3)을 출사할 수 있다. 여기서, 제1 내지 제3 컬러 광(L1, L2, L3)은 서로 다른 컬러 광에 해당하며, 제1 내지 제3 컬러 광(L1, L2, L3)은 순차적으로 짧은 파장을 갖는 서로 다른 파장 대역의 컬러 광일 수 있다. 즉, 제1 내지 제3 컬러 광(L1, L2, L3)은 서로 다른 파장 대역을 가질 수 있으며, 제1 컬러 광(L1)으로부터 제3 컬러 광(L3)으로 갈수록 높은 에너지를 갖는 단파장 대역의 컬러 광일 수 있다.
본 실시예에 있어서, 제1 컬러 광(L1)은 적색 광, 제2 컬러 광(L2)은 녹색 광, 및 제3 컬러 광(L3)은 청색 광일 수 있다.
각 에피택셜 스택은 상기 기판(10)의 전면 방향으로 광을 출사한다. 이때, 한 에피택셜 스택으로부터 출사된 광은 광 경로에 위치한 다른 에피택셜 스택을 투과하면서 전면 방향으로 진행한다. 여기서, 전면 방향은 제1 내지 제3 에피택셜 스택(20, 30, 40)이 적층된 방향이다.
이하에서는 설명의 편의를 위해, 전면 방향이나 배면 방향에 더해, 기판(10)의 전면 방향을 상부 방향, 기판(10)의 배면 방향을 하부 방향으로 하여 설명한다. 그러나, 상부나 하부라는 용어는 상대적인 방향으로서, 발광 적층체의 배치나 적층 방향에 따라 달라질 수 있다.
각 에피택셜 스택은 상부 방향으로 광을 출사하며, 각 에피택셜 스택은 하부의 에피택셜 스택으로부터 출사된 광의 대부분을 투과시킨다. 다시 말해, 제1 에피택셜 스택(20)으로부터 출사된 광은 제2 에피택셜 스택(30)과 제3 에피택셜 스택(40)을 투과하여 전면 방향으로 진행하며, 제2 에피택셜 스택(30)으로부터 출사된 광은 제3 에피택셜 스택(40)을 투과하여 전면 방향으로 진행한다. 이를 위해, 최하단의 에피택셜 스택 이외의 다른 에피택셜 스택들 적어도 일부, 바람직하게는 전부가 광투과성 재료로 이루어질 수 있다. 여기서, 광투과성 재료라 함은 광을 전부 투과시키는 투명한 경우뿐만 아니라, 소정 파장의 광, 또는 소정 파장의 광의 일부를 투과시키는 등의 경우도 포함한다. 일 실시예에 있어서, 각 에피택셜 스택은 그 하부에 배치된 에피택셜 스택으로부터의 광을 60% 이상 투과시킬 수 있으며, 다른 실시예에서는 80% 이상, 또 다른 실시예에서는 90% 이상 투과시킬 수 있다.
상기한 구조를 갖는 본 발명의 일 실시예에 따른 발광 적층체는 각 에피택셜 스택에 각각 발광 신호를 인가하는 신호 배선이 독립적으로 연결됨으로써 각각이 독립적으로 구동되며, 각 에피택셜 스택으로부터의 광의 출사 여부에 따라 다양한 컬러를 구현할 수 있다. 또한, 서로 다른 파장의 광을 내는 에피택셜 스택이 상하로 중첩되어 형성되므로, 좁은 면적에 형성이 가능하다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광 적층체를 도시한 단면도로서, 각 에피택셜 스택이 독립 구동될 수 있도록 하는 배선부를 함께 도시한 것이다.
먼저 도 2a를 참조하면, 본 발명의 일 실시예에 따른 발광 적층체에 있어서, 제1 내지 제3 에피택셜 스택(20, 30, 40) 각각은 제1 내지 제3 접착층(60a, 60b, 60c)를 사이에 두고 기판(10) 상에 제공될 수 있다. 제1 접착층(60a)은 도전성 또는 비도전성 재료로 이루어질 수 있다. 제1 접착층(60a)은 하부에 제공된 기판(10)에 전기적으로 연결될 필요가 있는 경우, 일부 영역에서 도전성을 가질 수 있다. 제1 접착층(60a)은 투명 또는 불투명한 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 기판(10)이 불투명한 재료로 제공되며 배선부 등이 기판(10)에 형성된 경우, 제1 접착층(60a)는 불투명한 재료, 예를 들어, 광을 흡수하는 재료로 이루어질 수 있다. 제1 접착층(60a)을 이루는 광흡수 재료로는 다양한 고분자 접착제가 사용될 수 있으며, 예를 들어, 에폭시계 고분자 접착제가 사용될 수 있다.
제2 및 제3 접착층(60b, 60c)은 비도전성 재료로 이루어질 수 있으며 광투과성을 갖는 재료를 포함한다. 예를 들어, 제2 및 제3 접착층(60c)은 광학적으로 투명한 접착제(Optically Clear Adhesive)가 사용될 수 있다. 제2 및 제3 접착층(60b, 60c)을 이루는 재료로는 광학적으로 투명하며 안정적으로 각 에피택셜 스택을 부착시킬 수가 있다면 그 종류가 한정되는 것은 아니다. 예를 들어, 제2 및 제3 접착층(60b, 60c)은 유기 재료로서 SU-8과 같은 에폭시계 고분자, 다양한 레지스트, 파릴렌, PMMA(Poly(methyl methacrylate)), BCB(benzocyclobutene) 등을 들 수 있으며, 무기 재료로서 실리콘 산화물, 알루미늄 산화물, 용융 유리 등을 들 수 있다. 또한 필요에 따라, 도전성 산화물을 접착층으로 사용할 수 있으며, 이 경우 도전성 산화물은 다른 구성 요소와 절연되어야 한다. 접착층으로 유기 재료가 사용된 경우 및 무기 재료 중 용융 유리가 사용된 경우, 재료를 접착면에 도포한 후 진공 상태에서 고온 및 고압으로 접합할 수 있다. 접착층으로 무기 재료(용융 유리 제외)가 사용된 경우, 접착면에 무기 재료를 증착한 후, CMP(Chemical-mechanical planarization) 등을 이용하여 평탄화하고, 표면에 플라즈마 처리를 수행한 후, 고진공에서 접합하는 방식으로 접합할 수 있다.
제1 내지 제3 에피택셜 스택(20, 30, 40) 각각은 순차적으로 적층된 p형 반도체층(25, 35, 45), 활성층(23, 33, 43) 및 n형 반도체층(21, 31, 41)을 포함한다.
제1 에피택셜 스택(20)의 p형 반도체층(25), 활성층(23), 및 n형 반도체층(21)은 적색 광을 출사하는 반도체 재료를 포함할 수 있다.
적색 광을 출사하는 반도체 재료로는 갈륨 비소(aluminum gallium arsenide, AlGaAs), 갈륨 비소 인화물(gallium arsenide phosphide, GaAsP), 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide, AlGaInP), 갈륨 인화물(gallium phosphide, GaP) 등을 들 수 있다. 그러나, 적색 광을 출사하는 반도체 재료는 이에 한정되는 것은 아니며, 다양한 다른 재료가 사용될 수도 있다.
제1 에피택셜 스택(20)의 p형 반도체층(25)의 하부에는 제1 p형 컨택 전극(27)이 제공될 수 있다. 제1 에피택셜 스택(20)의 제1 p형 컨택 전극(27)은 단일층, 또는 다중층 금속으로 이루어질 수 있다. 예를 들어, 제1 p형 컨택 전극(27)은 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등의 금속 또는 이들의 합금을 포함하는 다양한 재료가 사용될 수 있다. 제1 p형 컨택 전극(27)은 반사율이 높은 금속을 포함할 수 있는데, 제1 p형 컨택 전극(27)이 반사율이 높은 금속으로 제공됨으로써, 제1 에피택셜 스택(20)으로부터 출사된 광의 상부 방향으로의 출사 효율을 높일 수 있다.
제2 에피택셜 스택(30)은 순차적으로 적층된 p형 반도체층(35), 활성층(33), 및 n형 반도체층(31)을 포함한다. p형 반도체층(35), 활성층(33), 및 n형 반도체층(31)은 녹색 광을 출사하는 반도체 재료를 포함할 수 있다. 녹색 광을 출사하는 재료로는 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 알루미늄 갈륨 인화물(AlGaP) 등을 들 수 있다. 그러나, 녹색 광을 출사하는 반도체 재료는 이에 한정되는 것은 아니며, 다양한 다른 재료가 사용될 수도 있다.
제2 에피택셜 스택(30)의 p형 반도체층(35) 하부에는 제2 p형 컨택 전극(37)이 제공된다. 제2 p형 컨택 전극(37)은 제1 에피택셜 스택(20)과 제2 에피택셜 스택(30) 사이, 상세하게는 제2 접착층(60b)와 제2 에피택셜 스택(30) 사이에 제공된다.
제3 에피택셜 스택(40)은 순차적으로 적층된 p형 반도체층(45), 활성층(43), 및 n형 반도체층(41)을 포함한다. p형 반도체층(45), 활성층(43), 및 n형 반도체층(41)은 청색 광을 출사하는 반도체 재료를 포함할 수 있다. 청색 광을 출사하는 재료로는 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 및 아연 셀렌화물(ZnSe) 등을 포함할 수 있다. 그러나, 청색 광을 출사하는 반도체 재료는 이에 한정되는 것은 아니며, 다양한 다른 재료가 사용될 수도 있다.
제3 에피택셜 스택(40)의 p형 반도체층(45)의 하부에는 제3 p형 컨택 전극(47)이 제공된다. 제3 p형 컨택 전극(47)은 제2 에피택셜 스택(30)과 제3 에피택셜 스택(40) 사이, 상세하게는 제3 접착층(60c)와 제3 에피택셜 스택(40) 사이에 제공된다.
본 실시예에 있어서, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 n형 반도체층(21, 21, 41) 및 p형 반도체층(25, 35, 45)은 각각 단일층인 것으로 도시되었으나, 이들 층들은 다중층일 수 있으며, 또한 초격자층을 포함할 수도 있다. 또한 제1 내지 제3 에피택셜 스택(20, 30, 40)의 활성층은 단일양자우물 구조 또는 다중양자우물 구조를 포함할 수 있다.
본 실시예에 있어서, 제2 및 제3 p형 컨택 전극(37, 47)은 실질적으로 제2 및 제3 에피택셜 스택(30, 40)을 커버한다. 제2 및 제3 p형 컨택 전극(37, 47)은 하부 에피택셜 스택으로부터의 광을 투과시킬 수 있도록, 투명 도전성 재료로 이루어질 수 있다. 예를 들어, 제2 및 제3 p형 컨택 전극(37, 47)은 각각 투명 도전성 산화물(TCO; transparent conductive oxide)로 이루어질 수 있다. 투명 도전성 산화물은 SnO(tin oxide), InO2 (indium oxide), ZnO(zinc oxide), ITO (indium tin oxide), ITZO (indium tin zinc oxide) 등을 포함할 수 있다. 투명 도전성 화합물은 증발기(evaporator), 스퍼터 등과 같은 CVD(chemical vapor deposition) 및 PVD(physical vapor deposition) 방식 등으로 증착될 수 있다. 제2 및 제3 p형 컨택 전극(37, 47)은 투과도를 만족시키는 한도 내에서 후술할 제조 공정에서 에치 스타퍼로 기능하도록 충분한 두께, 예를 들어, 약 2000옹스트롬 내지 약 2 마이크로미터의 두께로 제공될 수 있다.
본 실시예에 있어서, 제1 내지 제3 p형 컨택 전극(27, 37, 47)에는 공통 배선이 연결될 수 있다. 여기서, 공통 배선은 공통 전압이 인가되는 배선이다. 또한, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 n형 반도체층(21, 31, 41)에는 발광 신호 배선이 각각 연결될 수 있다. 본 실시예에 있어서, 제1 p형 컨택 전극(27), 제2 p형 컨택 전극(37), 및 제3 p형 컨택 전극(47)에는 공통 배선을 통해 공통 전압(SC)이 인가되며, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 n형 반도체층(21, 31, 41)에는 발광 신호가 발광 신호 배선을 통해 인가됨으로써, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 발광이 제어된다. 여기서, 발광 신호는 제1 내지 제3 에피택셜 스택(20, 30, 40) 각각에 대응하는 제1 내지 제3 발광 신호(SR, SG, SB)를 포함한다. 본 발명의 일 실시예에 있어서, 제1 발광 신호(SR)는 적색 광, 제2 발광 신호(SG)는 녹색 광, 및 제3 발광 신호(SB)는 청색 광의 발광에 대응하는 신호일 수 있다.
상술한 실시예에서는 제1 내지 제3 에피택셜 스택(20, 30, 40)의 p형 반도체층(25, 35, 45)에는 공통 전압이 제공되고, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 n형 반도체층(21, 31, 41)에는 발광 신호가 인가되는 것을 설명하였으나, 본 발명의 실시예는 이에 한정되는 것은 아니다. 본 발명의 다른 실시예에서는 제1 내지 제3 에피택셜 스택(20, 30, 40)의 n형 반도체층(21, 31, 41)에 공통 전압이 제공되고, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 p형 반도체층(25, 35, 45)에는 발광 신호가 제공될 수도 있다.
도 2b는 본 발명의 일 실시예에 따른 발광 적층체를 도시한 단면도로서, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 n형 반도체층(21, 31, 41)에 공통 전압이 제공되고, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 p형 반도체층(25, 35, 45)에는 발광 신호가 제공된 경우를 도시한 것이다.
도 2b를 참조하면, 도 2a에서와 같이,하부로부터 상부 방향으로 p형 반도체층(25, 35, 45), 활성층(23, 33, 43), 및 n형 반도체층(21, 31, 41)의 순서로 형성된 반도체층과 달리 각 에피택셜 스택을 n형 반도체층(21, 31, 41), 활성층(23, 33, 43), 및 p형 반도체층(25, 35, 45)의 순서로 형성될 수도 있다. 이 경우 n형 반도체층(21, 31, 41)의 하부에는 n형 컨택 전극(29, 39, 49)이 제공될 수 있다.
상술한 실시예에 따르면, 제1 내지 제3 에피택셜 스택(20, 30, 40)은 각 에피택셜 스택에 인가된 발광 신호에 따라 구동된다. 즉, 제1 에피택셜 스택(20)은 제1 발광 신호(SR)에 따라 구동되고, 제2 에피택셜 스택(30)은 제2 발광 신호(SG)에 따라 구동되며, 제3 에피택셜 스택(40)은 제3 발광 신호(SB)에 따라 구동된다. 여기서, 제1, 제2, 및 제3 구동 신호(SR, SG, SB)는 제1 내지 제3 에피택셜 스택(20, 30, 40)에 서로 독립적으로 인가되며, 그 결과 제1 내지 제3 에피택셜 스택(20, 30, 40)은 각각이 독립적으로 구동된다. 발광 적층체는 제1 내지 제3 에피택셜 스택(20, 30, 40)으로부터 상부 방향으로 출사된 제1 내지 제3 컬러 광의 조합에 의해 최종적으로 다양한 컬러의 광을 제공할 수 있다.
상술한 구조를 갖는 발광 적층체는 컬러를 구현함에 있어, 서로 다른 컬러 광이 서로 다른 평면 상에서 구현되는 것이 아니라, 서로 다른 컬러 광을 중첩된 영역에서 제공하기 때문에 발광 소자의 소형화 및 집적화가 가능하다. 기존 기술에 따르면, 풀 컬러를 구현하기 위해서는 서로 다른 컬러, 예를 들어, 적색, 녹색, 및 청색 광을 구현하는 발광 소자를 평면 상에서 서로 이격되도록 배치하는 것이 일반적이다. 따라서, 기존 기술에서는 각 발광 소자가 평면상에 배치됨으로써 차지하는 면적이 작지 않았다. 이에 비해, 본 발명에 따르면, 서로 다른 컬러 광을 구현하는 발광 소자를 하나의 영역에서 중첩시켜 적층체로 제공함으로써 기존 발명 대비 현저하게 작은 면적에서 풀 컬러의 구현이 가능하다. 이에 따라, 작은 면적에서도 고해상도 장치의 제조가 가능하다.
이에 더해, 기존의 발광 장치의 경우, 적층형으로 제조되더라도 별도의 완성된 소자를 개별적으로 형성한 후 와이어로 연결하는 등 각 발광 소자마다 개별적인 컨택부를 형성하는 방식으로 제조됨으로써, 구조가 복잡하고 제조 또한 용이하지 않았다. 그러나, 본 발명의 일 실시예에 따른 발광 적층체는 하나의 기판 상에 다층의 에피택셜 스택을 순차적으로 적층한 후, 다층의 에피택셜 스택에 최소한의 공정을 통해 컨택부를 형성하고 배선부를 연결한다. 또한, 개별 컬러의 발광 소자를 따로따로 제조하여 개별적으로 실장하는 기존 표시 장치의 제조 방법에 비해, 본 발명에서는 다수 개의 발광 소자 대신 하나의 발광 적층체만 실장하면 되므로, 제조 방법이 현저하게 간단해진다.
본 발명의 일 실시예에 따른 발광 적층체는 고순도 및 고효율의 컬러 광을 제공하기 위해 다양한 구성 요소가 부가적으로 채용될 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 발광 적층체는 상대적으로 단파장의 광이 장파장의 광을 출사하는 에피택셜 스택 쪽으로 광이 진행하는 것을 차단하기 위한 파장 패스 필터를 포함할 수 있다.
이하의 실시예들에서는 설명의 중복을 피하기 위해 상술한 실시예와 다른 점을 위주로 설명하며, 설명하지 않은 부분은 상술한 실시예에 따른다. 또한 설명의 편의를 위해, 이하의 실시예들에서는 제1 내지 제3 에피택셜 스택(20, 30, 40)의 n형 반도체층(21, 31, 41)에 발광 신호가 제공되고, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 p형 반도체층(25, 35, 45)에는 공통 전압이 인가된 경우를 일예로서 설명한다.
도 3는 본 발명의 일 실시예에 따른 발광 적층체를 도시한 것으로서, 소정의 파장 패스 필터를 더 포함하는 것을 도시한 것이다.
도 3를 참조하면, 본 발명의 일 실시예에 따른 발광 적층체는 제1 에피택셜 스택(20)과 상기 제2 에피택셜 스택(30) 사이에 제1 파장 패스 필터(71)가 제공될 수 있다.
제1 파장 패스 필터(71)는 소정 파장의 광을 선택적으로 통과시키는 필터로서, 제1 에피택셜 스택(20)으로부터 출사된 제1 컬러 광은 통과시키며, 제1 컬러 광 이외의 광은 차단하거나 반사할 수 있다. 이에 따라, 제1 에피택셜 스택(20)으로부터 출사된 제1 컬러 광은 상부 방향으로 진행할 수 있으나, 제2 및 제3 에피택셜 스택(30, 40)으로부터 출사된 제2 및 제3 컬러 광은 제1 에피택셜 스택(20) 쪽으로 진행할 수 없으며, 제1 파장 패스 필터(71)에 의해 반사되거나 차단된다.
제2 및 제3 컬러 광의 경우, 제1 컬러 광보다 단파장을 가지는 상대적으로 고에너지의 광으로서 제1 에피택셜 스택(20)에 입사되는 경우, 제1 에피택셜 스택(20)에서의 추가적인 발광을 유도할 수 있다. 본 실시예에서는 제1 파장 패스 필터(71)에 의해, 제2 및 제3 컬러 광이 제1 에피택셜 스택(20)으로 입사되는 것이 방지된다.
본 발명의 일 실시예에 있어서, 제2 에피택셜 스택(30)과 제3 에피택셜 스택(40) 사이에도 제2 파장 패스 필터(73)가 제공될 수 있다. 제2 파장 패스 필터(73)는 제1 및 제2 에피택셜 스택(20, 30)으로부터 출사된 제1 컬러 광과 제2 컬러 광은 통과시키며, 제1 및 제2 컬러 광 이외의 광은 차단하거나 반사할 수 있다. 이에 따라, 제1 및 제2 에피택셜 스택(20, 30)으로부터 출사된 제1 및 제2 컬러 광은 상부 방향으로 진행할 수 있으나, 제3 에피택셜 스택(40)으로부터 출사된 제3 컬러 광은 제1 및 제2 에피택셜 스택(20, 30) 쪽으로 진행할 수 없으며, 제2 파장 패스 필터(73)에 의해 반사되거나 차단된다.
제3 컬러 광의 경우, 상술한 설명과 마찬가지로, 제1 및 제2 컬러 광보다 단파장을 가지는 상대적으로 고에너지의 광으로서, 제1 및 제2 에피택셜 스택(20, 30)에 입사하는 경우 제1 및 제2 에피택셜 스택(20, 30)에서의 추가적인 발광을 유도할 수 있다. 본 실시예에서는 제2 파장 패스 필터(73)에 의해 제3 광이 제1 및 제2 에피택셜 스택(20, 30)으로 입사되는 것이 방지된다.
본 발명의 일 실시예에 따른 발광 적층체는 고효율의 균일한 광의 제공을 위해 다양한 구성 요소가 부가적으로 채용될 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 발광 적층체는 광 출사면에 다양한 요철부를 가질 수 있다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 발광 적층체를 각각 도시한 것으로서, 에피택셜 스택 중 적어도 일부에 요철부가 형성된 것을 도시한 것이다.
본 발명의 일 실시예에 따른 발광 적층체는 제1 내지 제3 에피택셜 스택(20, 30, 40) 중 적어도 하나의 n형 반도체층 상면에 형성된 요철부(PR)를 가질 수 있다.
본 발명의 일 실시예에 있어서, 각 에피택셜 스택의 요철부(PR)는 선택적으로 형성될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 에피택셜 스택(20) 상에 요철부(PR)가 제공될 수 있으며, 도 6에 도시된 바와 같이, 제1 및 제3 에피택셜 스택(20, 40) 상에 요철부(PR)가 제공될 수 있으며, 도 6에 도시된 바와 같이, 제1 내지 제3 에피택셜 스택(20, 30, 40) 상에 요철부(PR)가 제공될 수 있다. 각 에피택셜 스택의 요철부(PR)는 각 에피택셜 스택의 발광면에 해당하는 n형 반도체층 상에 제공될 수 있다.
요철부(PR)는 광 출사 효율을 높이기 위한 것으로서, 다각 피라미드, 반구, 랜덤하게 배치되되 거칠기를 갖는 면 등의 다양한 형태로 제공될 수 있다. 요철부(PR)는 다양한 식각 공정을 통해 텍스쳐링되거나, 패터닝된 사파이어 기판을 이용하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 에피택셜 스택(20, 30, 40)으로부터의 제1 내지 제3 컬러 광은 광의 강도에 차이가 있을 수 있으며, 이러한 강도 차이는 시인성의 차이로 이어질 수 있다. 본 실시예에서는 제1 내지 제3 에피택셜 스택(20, 30, 40)의 광 출사면에 선택적으로 요철부(PR)를 형성함으로써 발광 효율을 향상시킬 수 있으며, 그 결과, 제1 내지 제3 컬러 광의 시인성 차이를 줄일 수 있다. 적색 및/또는 청색 컬러에 해당하는 컬러 광의 경우, 녹색 컬러에 비해 시인성이 낮을 수 있는 바, 제1 에피택셜 스택(20) 및/또는 제3 에피택셜 스택(40)의 텍스처링을 통해 시인성 차이를 감소시킬 수 있다. 특히, 적색 컬러 광의 경우, 발광 적층체의 최하부에 제공되기 때문에 광의 강도가 작을 수 있는 바, 그 상면에 요철부(PR)를 형성함으로써 광 효율이 증가될 수 있다.
상술한 구조를 갖는 발광 적층체는 다양한 컬러의 표현이 가능한 발광 소자인 바, 표시 장치에 화소로 채용될 수 있다. 이하의 실시예에서는 상술한 구조를 갖는 발광 적층체가 표시 장치의 구성 요소로서 사용된 것을 설명한다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 평면도이며, 도 8는 도 7의 P1 부분을 도시한 확대 평면도이다.
도 7 및 도 8를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 임의의 시각 정보, 예를 들어, 텍스트, 비디오, 사진, 2차원 또는 3차원 영상 등을 표시한다.
표시 장치(100)는 다양한 형상으로 제공될 수 있는 바, 직사각형과 같은 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서는, 상기 표시 장치가 직사각 형상으로 제공된 것을 도시하였다.
표시 장치(100)는 영상을 표시하는 복수의 화소들(110)을 갖는다. 화소들(110) 각각은 영상을 표시하는 최소 단위이다. 각 화소(110)는 상술한 구조의 발광 적층체를 포함하며, 백색광 및/또는 컬러광을 낼 수 있다.
본 발명의 일 실시예에 있어서, 각 화소는 적색 광을 출사하는 제1 서브 화소(110R), 녹색 광을 출사하는 제2 서브 화소(110G), 및 청색 광을 출사하는 제3 서브 화소(110B)를 포함한다. 제1 내지 제3 서브 화소(110R, 110G, 110B)는 상술한 발광 적층체의 제1 내지 제3 에피택셜 스택(20, 30, 40)에 각각 대응할 수 있다.
화소들(110)은 행열 형상으로 배치된다. 여기서 화소들(110)이 행열 형상으로 배열된다는 의미는 화소들(110)이 행이나 열을 따라 정확히 일렬로 배열되는 경우만을 의미하는 것은 아니며, 전체적으로 행이나 열을 따라 배열되기는 하나, 지그재그 형상으로 배열되는 등 세부적인 위치는 바뀔 수 있다.
도 9는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 구조도이다.
도 9을 참조하면, 본 발명의 일 실시예에 의한 표시 장치(100)는, 타이밍 제어부(350), 주사 구동부(310), 데이터 구동부(330), 배선부, 및 화소들을 포함한다. 여기서, 화소들이 복수 개의 서브 화소들을 포함하는 경우, 각각의 서브 화소들은 개별적으로 배선부를 통해 주사 구동부(310), 데이터 구동부(330) 등에 연결된다.
타이밍 제어부(350)는 외부(일례로, 영상 데이터를 송신하는 시스템)로부터 표시 장치의 구동에 필요한 각종 제어신호 및 영상 데이터를 수신한다. 이러한 타이밍 제어부(350)는 수신한 영상 데이터를 재정렬하여 데이터 구동부(330)로 전송한다. 또한, 타이밍 제어부(350)는 주사 구동부(310) 및 데이터 구동부(330)의 구동에 필요한 주사 제어신호들 및 데이터 제어신호들을 생성하고, 생성된 주사 제어신호들 및 데이터 제어신호들을 각각 주사 구동부(310) 및 데이터 구동부(330)로 전송한다.
주사 구동부(310)는 타이밍 제어부(350)로부터 주사 제어신호를 공급받고, 이에 대응하여 주사신호를 생성한다.
데이터 구동부(330)는 타이밍 제어부(350)로부터 데이터 제어신호 및 영상 데이터를 공급받고, 이에 대응하여 데이터 신호를 생성한다.
배선부는 다수 개의 신호 배선들을 포함한다. 배선부는, 구체적으로, 주사 구동부(310)와 서브 화소들을 연결하는 스캔 배선들(130R, 130G, 130B; 이하 130으로 표시)과 데이터 구동부(330)와 서브 화소들을 연결하는 데이터 배선들(120)을 포함한다. 스캔 배선(130)은 각각의 서브 화소에 연결될 수 있으며, 이에 각각의 서브 화소에 연결된 스캔 배선을 제1 내지 제3 스캔 배선(130R, 130G, 130B)으로 표시하였다.
이외에도, 배선부는 타이밍 제어부(350)와 주사 구동부(310), 타이밍 제어부(350)와 데이터 구동부(330), 또는 그 외 구성 요소들 사이를 연결하며 해당 신호를 전달하는 배선들을 더 포함한다.
스캔 배선들(130)은 주사 구동부(310)에서 생성된 주사신호를 서브 화소들로 제공한다. 데이터 구동부(330)에서 생성된 데이터 신호는 데이터 배선들(120)로 출력된다.
서브 화소들은 스캔 배선들(130) 및 데이터 배선들(120)에 접속된다. 서브 화소들은 스캔 배선들(130)로부터 주사신호가 공급될 때 데이터 배선들(120)로부터 입력되는 데이터 신호에 대응하여 선택적으로 발광한다. 일례로, 각 프레임 기간 동안 각각의 서브 화소들은 입력받은 데이터 신호에 상응하는 휘도로 발광한다. 블랙 휘도에 상응하는 데이터 신호를 공급받은 서브 화소들은 해당 프레임 기간 동안 비발광함으로써 블랙을 표시한다.
본 발명의 일 실시예에 있어서, 서브 화소들은 패시브형 또는 액티브형으로 구동될 수 있다. 표시 장치가 액티브형으로 구동되는 경우 표시 장치는 주사신호 및 데이터신호 외에도 제1 및 제2 화소전원을 더 공급받아 구동될 수 있다.
도 10는 하나의 서브 화소를 나타내는 회로도로서, 패시브형 표시 장치를 구성하는 서브 화소의 일례를 도시한 회로도이다. 여기서, 서브 화소는 서브 화소들 중 하나, 예를 들어, 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소 중 하나일 수 있으며, 본 실시예에서는 제1 서브 화소(110R)를 표시하였다. 제2 및 제3 서브 화소 또한 제1 화소와 실질적으로 동일한 방식으로 구동될 수 있으므로, 제2 및 제3 서브 화소의 회로도에 대한 설명은 생략한다.
도 10를 참조하면, 제1 서브 화소(110R)는 제1 스캔 배선(130R)과 데이터 배선(120) 사이에 접속되는 발광 소자(LD)를 포함한다. 발광 소자(LD)는 제1 에피택셜 스택(20)에 대응한다. 제1 에피택셜 스택(20)은, p형 반도체층과 n형 반도체층 사이에 문턱전압 이상의 전압이 인가될 때, 인가된 전압의 크기에 상응하는 휘도로 발광한다. 즉, 제1 스캔 배선(130R)으로 인가되는 주사신호 및/또는 데이터 배선(120)으로 인가되는 데이터신호의 전압을 조절함에 의해 제1 서브 화소(110R)의 발광을 제어할 수 있다.
도 11은 제1 서브 화소를 나타내는 회로도로서, 액티브형 표시 장치를 구성하는 서브 화소의 일례를 도시한 회로도이다.
표시 장치가 액티브형인 경우, 제1 서브 화소(110R)는 주사신호 및 데이터신호 외에도 제1 및 제2 화소전원(ELVDD, ELVSS)을 더 공급받아 구동될 수 있다.
도 11을 참조하면, 제1 서브 화소(110R)는 하나 이상의 발광 소자(150)와, 이에 접속되는 트랜지스터부를 포함한다.
발광 소자(150)는 제1 에피택셜 스택(20)에 대응하며, 발광 소자(150)의 p형 반도체층은 트랜지스터부를 경유하여 제1 화소전원(ELVDD)에 접속되고, n형 반도체층은 제2 화소전원(ELVSS)에 접속될 수 있다. 제1 화소전원(ELVDD) 및 제2 화소전원(ELVSS)은 서로 다른 전위를 가질 수 있다. 일례로, 제2 화소전원(ELVSS)은 제1 화소전원(ELVDD)의 전위보다 발광 소자의 문턱전압 이상 낮은 전위를 가질 수 있다. 이러한 발광 소자 각각은 트랜지스터부에 의해 제어되는 구동전류에 상응하는 휘도로 발광한다.
본 발명의 일 실시예에 따르면, 트랜지스터부는 제1 및 제2 트랜지스터(M1, M2)와 스토리지 커패시터(Cst)를 포함한다. 다만, 트랜지스터부의 구조가 도 11에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(M1, 스위칭 트랜지스터)의 소스 전극은 데이터 배선(120)에 접속되고, 드레인 전극은 제1 노드(N1)에 접속된다. 그리고, 제1 트랜지스터의 게이트 전극은 제1 스캔 배선(130R)에 접속된다. 이와 같은 제1 트랜지스터는, 제1 스캔 배선(130R)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압의 주사신호가 공급될 때 턴-온되어, 데이터 배선(120)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 배선(120)으로는 해당 프레임의 데이터신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터신호가 전달된다. 제1 노드(N1)로 전달된 데이터신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(T2, 구동 트랜지스터)의 소스 전극은 제1 화소전원(ELVDD)에 접속되고, 드레인 전극은 발광 소자의 n형 반도체층에 접속된다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 발광 소자로 공급되는 구동전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 화소전원(ELVDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 11에서는 두 개의 트랜지스터를 포함하는 트랜지스터부를 도시하였다. 하지만, 본 발명이 이에 한정되는 것은 아니며 트랜지스터부의 구조는 다양하게 변경 실시될 수 있다. 예를 들어, 트랜지스터부는 더 많은 트랜지스터나 커패시터 등을 포함할 수 있다. 또한, 본 실시예에서 제1 및 제2 트랜지스터, 스토리지 커패시터, 및 배선들의 구체적인 구조를 도시하지는 않았으나, 제1 및 제2 트랜지스터, 스토리지 커패시터, 및 배선들은 본 발명의 실시예에 따른 회로를 구현하는 한도 내에서 다양한 형태로 제공될 수 있다.
상술한 화소는 본 발명의 개념에서 벗어나지 않는 한도 내에서 다양한 구조로 구현될 수 있으며, 구체적으로 다음과 같은 구조로 구현될 수 있다.
도 12는 본 발명의 일 실시예에 따른 화소를 도시한 평면도이며, 도 13은 각각 도 12의 I-I'선에 따른 단면도이다. 이하의 실시예에서는 먼저, 도 12를 주로 참조하여, 평면 상에서의 배치를 설명하고, 다음으로 도 13을 주로 참조하여 단면 상에서의 배치를 설명하기로 한다.
도 12 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 화소는 평면 상에서 볼 때 복수의 에피택셜 스택이 적층된 발광 영역과, 발광 영역을 둘러싸는 주변 영역을 포함한다. 복수의 에피택셜 스택은 제1 내지 제3 에피택셜 스택(20, 30, 40)을 포함한다.
발광 영역의 적어도 일측에는 제1 내지 제3 에피택셜 스택(20, 30, 40)에 배선부를 연결하기 위한 컨택부가 제공된다. 컨택부는 제1 내지 제3 에피택셜 스택(20, 30, 40)에 공통 전압을 인가하기 위한 공통 컨택부(50c), 제1 에피택셜 스택(20)에 발광 신호를 제공하기 위한 제1 컨택부(20c), 제2 에피택셜 스택(30)에 발광 신호를 제공하기 위한 제2 컨택부(30c), 및 제3 에피택셜 스택(40)에 발광 신호를 제공하기 위한 제3 컨택부(40c)를 포함한다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때 발광 적층체가 사각형상을 갖는 경우 공통 컨택부(50c)와 제1 내지 제3 컨택부(20c, 30c, 40c)는 사각형의 각 모서리에 대응하는 영역에 배치될 수 있다. 그러나, 공통 컨택부(50c)와 제1 내지 제3 컨택부(20c, 30c, 40c)의 위치는 이에 한정되는 것은 아니며, 발광 적층체의 형상에 따라 다양하게 변경될 수 있다.
공통 컨택부(50c)에는 공통 패드 전극(50c) 및 공통 패드(50p)가 제공된다. 공통 패드 전극(50c)은 공통 브릿지 전극(59b)을 통하거나, 직접 접촉되어 제1 내지 제3 p형 컨택 전극(27, 37, 47)을 통해 제1 내지 제3 에피택셜 스택(20, 30, 40)에 각각 전기적으로 연결된다. 제1 컨택부(20c)에는 제1 패드 전극(29c) 및 제1 패드(29p)가 제공된다. 제1 패드 전극(29c)은 제1 n형 컨택 전극(29)을 통해 제1 에피택셜 스택(20)에 전기적으로 연결된다.
제2 컨택부에는 제2 패드 전극(39c) 및 제2 패드(39p)가 제공된다. 제2 패드 전극(39c)은 제2 브릿지 전극들(39b)을 통해 제2 에피택셜 스택(30)에 전기적으로 연결된다.
제3 컨택부에는 제3 패드 전극(49c) 및 제3 패드(49p)가 제공된다. 제3 패드 전극(49c)은 제3 브릿지 전극들(49b)을 통해 제3 에피택셜 스택(40)에 전기적으로 연결된다.
본 실시예에 있어서, 공통 패드 전극(50c)과 공통 패드(50p), 제1 패드 전극(29c)과 제1 패드(29p), 제2 패드 전극(39c)과 제2 패드(39p), 제3 패드 전극(49c)과 제3 패드(49p) 각각은 서로 중첩하여 제공되며, 평면 상에서 볼 때 동일한 형상과 면적으로 제공될 수 있다. 그러나, 공통 패드 전극(50c)과 공통 패드(50p), 제1 패드 전극(29c)과 제1 패드(29p), 제2 패드 전극(39c)과 제2 패드(39p), 제3 패드 전극(49c)과 제3 패드(49p) 각각의 형상 및 면적은 이에 한정되는 것은 아니며, 다양한 형상과 면적을 가질 수 있다. 본 발명의 일 실시예에서는 설명의 편의를 위해 공통 패드 전극(50c)과 공통 패드(50p), 제1 패드 전극(29c)과 제1 패드(29p), 제2 패드 전극(39c)과 제2 패드(39p), 제3 패드 전극(49c)과 제3 패드(49p) 각각이 서로 동일한 형상과 면적을 가지며, 완전히 중첩한 것을 일예로서 도시하였다.
컨택부를 제외한 발광 영역에는 제1 p형 컨택 전극(27)과 중첩하는 위치에 오믹 전극(27')이 제공된다. 오믹 전극(27')은 제1 에피택셜 스택(20)의 p형 반도체층과 제1 p형 컨택 전극(27)을 전기적으로 연결하기 위한 것으로 하나 또는 그 이상의 개수로 제공될 수 있다. 예를 들어, 본 실시예에서는 오믹 전극(27')은 3개로 제공될 수 있다. 오믹 전극(27')은 오믹 컨택을 위한 것으로서, 다양한 재료로 이루어질 수 있다. 본 발명의 일 실시예에서, p형 오믹 전극에 해당하는 오믹 전극(27')은 Au(Zn) 또는 Au(Be)를 포함할 수 있다. 여기서, 오믹 전극(27')을 이루는 재료는 Ag, Al, Au 등에 비해 반사도가 낮기 때문에 추가 반사 전극이 더 배치될 수 있다. 추가 반사 전극으로는 Ag, Au 등이 사용될 수 있으며, 인접 구성 요소와의 접착력을 위해 금속 접착층으로 Ti, Ni, Cr, Ta 등이 배치될 수 있다. 이 경우, 금속 접착층은 Ag, Au 등을 포함하는 반사 전극의 상면과 하면에 얇게 증착할 수 있다.
오믹 전극(27')은 제1 컨택부(20c)로부터 이격된 영역에 배치된다. 본 발명의 일 실시예에 있어서, 오믹 전극(27')은 전류 분산(current spreading)을 위해 제1 컨택부(20c)에서 가능한 한 멀리 떨어진 영역에 배치될 수 있다. 또한 오믹 전극(27')은 제2 내지 제3 컨택부(30c, 40c)로부터도 이격된 영역에 배치된다. 이는, 후술할 공통 패드(50p)나 제1 내지 제3 패드(29p, 39p, 49p)들의 형성시나 기판(10)과의 본딩시에 발광 적층체 하부에서의 단차를 최소화하기 위함이다.
도시하지는 않았으나, 기판(10)에는 공통 컨택부(50c), 및 제1 내지 제3 컨택부(20c, 30c, 40c)에 대응하여 제공되며, 공통 패드(50p), 및 제1 내지 제3 패드(29p, 39p, 49p) 각각에 전기적으로 연결되는 배선부 및/또는 배선부와 연결된 박막 트랜지스터 등의 구동 소자가 더 제공될 수 있다. 이 경우, 공통 패드(50p)에는 공통 배선이, 제1 내지 제3 패드(29p, 39p, 49p) 각각에는 제1 내지 제3 발광 신호 배선이 연결될 수 있다.
기판(10)과 제1 내지 제3 에피택셜 스택(20, 30, 40)들 각각의 사이에는 접착층, 컨택 전극, 및 파장 패스 필터 등이 제공된다. 이하에서는 본 발명의 일 실시예에 따른 발광 적층체에 대해 단면도를 참조하여 설명하기로 한다.
본 실시예에 따르면, 기판(10) 상에 제1 접착층(60a)을 사이에 두고 발광 적층체가 제공된다.
발광 적층체는 순차적으로 적층된 제1 내지 제3 에피택셜 스택(20, 30, 40)과, 제1 내지 제3 에피택셜 스택(20, 30, 40)에 연결된 공통 컨택부(50c) 및 제1 내지 제3 컨택부(20c, 30c, 40c)를 포함한다. 기판(10)에는 배선부 등이 형성될 수 있으며, 발광 적층체의 공통 컨택부(50c) 및 제1 내지 제3 컨택부(20c, 30c, 40c)는 도전성 접착층(61)이 제공되어 공통 컨택부(50c) 및 제1 내지 제3 컨택부(20c, 30c, 40c)와 기판(10)의 배선부 각각을 전기적으로 연결할 수 있다.
도전성 접착층(61)은 본 발명의 일 실시예예 있어서, 솔더 페이스트, 은 페이스트 등의 도전성 페이스트나 도전성 수지로 제공되거나, 이방성 도전 필름으로 제공될 수도 있다.
도전성 접착층(61)이 제공되지 않은 기판(10)과 발광 적층체 사이에는 기판(10)과 발광 적층체를 부착하기 위한 제1 접착층(60a)이 제공된다.
발광 적층체의 최하부에는 제1 에피택셜 스택(20)이 제공된다.
제1 에피택셜 스택(20)은 일부 영역에 상측 방향으로 함몰되고 하측 방향으로 돌출된 메사 구조를 갖는다. 즉, 제1 에피택셜 스택(20)의 각 층 중 p형 반도체층, 활성층, 및 n형 반도체층의 일부가 제거되며, 이에 따라 n형 반도체층이 하부 방향으로 노출된다. 제1 에피택셜 스택(20)의 각 층 중 p형 반도체층, 활성층, 및 n형 반도체층이 일부 제거되어 함몰된 부분을 함몰부라고 하고 메사가 형성된 부분을 돌출부라고 하면, 함몰부는 평면 상에서 볼 때 제1 컨택부(20c)에 해당하는 영역, 상세하게는 제1 패드(29p)가 형성된 영역 내에 제공된다. 여기서, 함몰부의 크기는 제1 패드(29p)의 크기보다 작은 바, 이는 이후 발광 적층체와 기판(10)과의 본딩 시의 단차를 최소화하기 위함이다.
제1 에피택셜 스택(20)의 하면, 즉, 기판(10)과 마주보는 면 상에는 제1 절연막(81)이 적층된다. 제1 절연막(81)에는 복수 개의 컨택홀이 형성되어 있다. 컨택홀은 제1 절연막(81)의 함몰부에 대응하는 영역과, 돌출부에 대응하는 영역에 각각 제공된다.
함몰부에 대응하는 컨택홀에는 제1 에피택셜 스택(20)의 n형 반도체층과 접촉하는 제1 n형 컨택 전극(29)이 제공된다. 돌출부에 대응하는 컨택홀에는 제1 에피택셜 스택(20)의 p형 반도체층과 접촉하는 오믹 전극(27')이 제공될 수 있다.
제1 n형 컨택 전극(29)은 다양한 전도성 재료로 이루어질 수 있으며, 다양한 금속 및 이들의 합금 중 적어도 하나로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제1 n형 컨택 전극(29)은 AuGe 또는 AuTe 등의 Au 합금으로 이루어질 수 있다. 제1 p형 오믹 전극(27')은 Au(Zn) 또는 Au(Be)를 포함할 수 있다. 여기서, 오믹 전극(27')을 이루는 재료는 Ag, Al, Au 등에 비해 반사도가 낮기 때문에 추가 반사 전극이 더 배치될 수 있다. 추가 반사 전극으로는 Ag, Au 등이 사용될 수 있으며, 인접 구성 요소와의 접착력을 위해 접착층으로 Ti, Ni, Cr, Ta 등이 배치될 수 있다. 이 경우, 접착층은 Ag, Au 등을 포함하는 반사 전극의 상면과 하면에 얇게 증착할 수 있다. 그러나, 제1 n형 컨택 전극(29)이나 오믹 전극(27')을 이루는 재료는 이에 한정되는 것은 아니다.
오믹 전극(27')과 제1 절연막(81) 상에는 제1 p형 컨택 전극(27), 공통 패드 전극(50c), 및 제1 및 제3 패드 전극(29c, 39c, 49c)이 제공된다. 공통 패드 전극(50c)은 공통 컨택부(50c)에, 제1 내지 제3 패드 전극(29c, 39c, 49c)은 제1 내지 제3 컨택부(20c, 30c, 40c)에 각각 제공된다. 여기서 제1 p형 컨택 전극(27)와 공통 패드 전극(50c)은 서로 분리되지 않은 일체로 형성될 수 있으며, 오믹 전극(27')과 접촉하여 전기적으로 연결된다.
제1 p형 컨택 전극(27)은 제1 에피택셜 스택(20)에서의 광을 반사할 수 있도록 반사성을 가지는 재료로 이루어질 수 있다. 여기서, 제1 에피택셜 스택(20)에서의 광의 반사가 용이하도록 제1 절연막(81) 또한 반사성을 가지도록 형성될 수 있다. 예를 들어, 제1 절연막(81)이 ODR(Omni-directional reflector) 구조를 가질 수 있다.
공통 패드 전극(50c)과 제1 내지 제3 패드 전극(29c, 39c, 49c)은 서로 이격되어 있으며, 이에 따라 서로 전기적/물리적으로 절연된다. 여기서, 공통 패드 전극(50c)과, 제1 내지 제3 패드 전극(29c, 39c, 49c) 각각은 공통 컨택부(50c), 및 제1 내지 제3 컨택부(20c, 30c, 40c)에 해당하는 영역을 커버하는 크기로 제공될 수 있다. 또한, 상기 공통 패드 전극(50c), 및 제1 내지 제3 패드 전극(29c, 39c, 49c)은 동일 층에 동일 재료로 제공될 수 있다.
특히, 제1 패드 전극(29c)은 제1 컨택부(20c)에 해당하는 영역을 커버하며, 제1 에피택셜 스택(20)의 함몰부보다 크게 제공된다. 또한, 제2 및 제3 패드 전극(39c, 49c) 및 공통 패드 전극(50c) 또한 제2 컨택부(30c), 제3 컨택부(40c), 및 공통 컨택부(50c)에 해당하는 영역을 각각 커버하며, 제1 패드 전극(29c)과 동일하거나 유사한 크기로 제공될 수 있다. 제1 패드 전극(29c)이 함몰부보다 크게 제공됨으로써 이후 제1 패드(29p) 형성시 함몰부에 의한 단차에 의한 영향이 최소화될 수 있다. 또한, 제1 패드 전극(29c)에 더해, 제2 및 제3 패드 전극(39c, 49c) 및 공통 패드 전극(50c) 또한 동일 절연막 상에 동일 높이로 제공될 수 있으며, 제2 및 제3 패드(39p, 49p) 및 공통 패드(50p)에 연결되는 후술할 브릿지 전극들과의 컨택이 좁게 형성될 수 있음에도 불구하고, 충분히 큰 면적으로 제공될 수 있다. 이에 따라, 각 제1 내지 제3 패드 전극(29c, 39c, 49c) 및 공통 패드 전극(50c)에 의해 제1 에피택셜 스택(20)의 배면에서의 발생할 수 있는 단차가 최소화된다.
각 제1 내지 제3 패드 전극(29c, 39c, 49c) 및 공통 패드 전극(50c)이 형성된 제1 에피택셜 스택(20)의 배면에는 제2 절연막(83)이 제공된다. 제2 절연막(83)은 공통 컨택부(50c) 및 제1 내지 제3 컨택부(20c, 30c, 40c)에 대응하는 영역에서 컨택홀을 가지며, 상기 컨택홀에 의해 공통 패드 전극(50c), 및 제1 내지 제3 패드 전극(29c, 39c, 49c)의 하면 일부가 노출된다. 제2 절연막(83)에 제공된 컨택홀은 대응하는 공통 패드 전극(50c), 및 제1 내지 제3 패드 전극(29c, 39c, 49c)보다 작은 면적으로 제공될 수 있다.
제2 절연막(83)의 하부에는 공통 패드(50p), 및 제1 내지 제3 패드(29p, 39p, 49p)가 제공된다. 공통 패드(50p)는 공통 컨택부(50c)에 제공되며, 컨택홀을 통해 공통 패드 전극(50c)에 연결된다. 제1 내지 제3 패드(29p, 39p, 49p)는 제1 내지 제3 컨택부(20c, 30c, 40c)에 각각 제공되며, 컨택홀들을 통해 제1 내지 제3 패드 전극(29c, 39c, 49c)에 각각 연결된다. 공통 패드(50p), 및 제1 내지 제3 패드(29p, 39p, 49p)는 제2 절연막(83)의 하면으로부터 하부 방향으로 돌출된 형태로 제공된다. 공통 패드(50p), 및 제1 내지 제3 패드(29p, 39p, 49p)의 하면에는 각각 도전성 접착층(61)이 제공되어 기판(10)과 공통 패드(50p), 및 제1 내지 제3 패드(29p, 39p, 49p) 각각이 서로 접착된다. 공통 패드(50p), 및 제1 내지 제3 패드(29p, 39p, 49p)가 제공되지 않은 제2 절연막(83)과 기판(10) 사이에는 제1 접착층(60a)이 제공된다.
제1 에피택셜 스택(20)의 상면에는 제3 절연막(85)이 제공된다. 여기서, 제1 에피택셜 스택(20)은 공통 컨택부(50c)와 제2 및 제3 컨택부(30c, 40c)에서 상하를 관통하는 컨택홀들을 갖는다. 상기 콘택홀들에 의해 공통 패드 전극(50c), 제2 및 제3 패드 전극(39c, 49c)의 상면 일부가 노출된다. 상기 컨택홀에는 공통 패드 전극(50c)과 제2 및 제3 에피택셜 스택(30, 40)을 연결하는 공통 브릿지 전극(59b), 제2 패드 전극(39c)과 제2 에피택셜 스택(30)을 연결하는 제2 브릿지 전극(39b), 및 제3 패드 전극(49c)과 제3 에피택셜 스택(40)을 연결하는 제3 브릿지 전극(49b)이 제공된다. 상기 컨택홀 내의 측벽에도 각 브릿지 전극들과 제1 에피택셜 스택(20)과의 절연을 위한 제3 절연막(85)이 제공된다.
제3 절연막(85)이 제공된 제1 에피택셜 스택(20)의 상부에는 제2 접착층(60b)이 제공되며, 제2 접착층(60b) 상에 순차적으로 제1 파장 패스 필터(71), 제2 p형 컨택 전극(37), 제2 에피택셜 스택(30) 및 제4 절연막(87)이 제공된다. 여기서 별도로 도시되지는 않았으나, 제2 에피택셜 스택(30)은 하부로부터 상부 방향으로 p형 반도체층, 활성층, 및 n형 반도체층 순으로 적층되어 있다.
여기서, 순차적으로 제1 파장 패스 필터(71), 제2 p형 컨택 전극(37), 제2 에피택셜 스택(30) 및 제4 절연막(87)은 공통 컨택부(50c)와 제2 및 제3 컨택부(30c, 40c)에서 상하를 관통하는 컨택홀들을 갖는다.
공통 컨택부(50c)에 있어서, 제1 파장 패스 필터(71)와 제2 p형 컨택 전극(37)은 제1 직경의 컨택홀을 가지며, 제2 에피택셜 스택(30)과 제4 절연막(87)은 제1 직경보다 큰 제2 직경의 컨택홀들을 갖는다. 각 컨택홀의 측벽은 모두 제4 절연막(87)이 제공되어 있으며, 이에 따라, 그 내부에 제공된 공통 브릿지 전극(59b)들과 컨택홀의 측부에 배치된 구성 요소와의 절연이 유지된다. 다만, 제2 p형 컨택 전극(37) 상에서 하부보다 직경이 큰 컨택홀이 형성됨으로써 컨택홀 내에서 제2 p형 컨택 전극(37)의 상면의 일부가 노출된다. 공통 컨택부(50c)에 제공된 컨택홀 내에는 공통 브릿지 전극(59b)이 제공되며, 이에 따라 공통 브릿지 전극(59b)과 제2 p형 컨택 전극(37)이 직접 접촉되어 연결된다.
제2 컨택부(30c)에 있어서, 제1 파장 패스 필터(71), 제2 p형 컨택 전극(37), 제2 에피택셜 스택(30) 및 제4 절연막(87)은 서로 동일 직경의 컨택홀을 가질 수 있다. 여기서, 제4 절연막(87)에는 상기 컨택홀의 둘레를 따라 제2 에피택셜 스택(30)의 상면을 노출하는 컨택홀이 더 제공된다. 상기 컨택홀에는 제2 브릿지 전극(39b)이 제공되는 바, 상기 제2 브릿지 전극(39b)은 제2 에피택셜 스택(30)의 상면의 일부, 특히, 제2 에피택셜 스택(30) 상부에 제공된 제4 절연막(87)의 컨택홀을 커버하도록 제공된다. 이에 따라, 제2 브릿지 전극(39b)은 제2 에피택셜 스택(30)의 상면에 직접 접촉되어 연결된다. 제2 에피택셜 스택(30)의 상면은 n형 반도체층에 해당한다. 여기서, 제1 파장 패스 필터(71), 제2 p형 컨택 전극(37), 제2 에피택셜 스택(30) 및 제4 절연막(87)에 제공된 컨택홀의 측벽은 모두 제4 절연막(87)이 제공되어 있으며, 이에 따라, 그 내부에 제공된 제2 브릿지 전극(39b)들과 컨택홀의 측부에 배치된 구성 요소와의 절연이 유지된다.
제3 컨택부(40c)에 있어서, 제1 파장 패스 필터(71), 제2 p형 컨택 전극(37), 제2 에피택셜 스택(30) 및 제4 절연막(87)은 서로 동일 직경의 컨택홀을 가질 수 있다. 여기서, 제1 파장 패스 필터(71), 제2 p형 컨택 전극(37), 제2 에피택셜 스택(30) 및 제4 절연막(87)에 제공된 컨택홀의 측벽은 모두 제4 절연막(87)이 제공되어 있으며, 이에 따라, 그 내부에 제공된 제2 브릿지 전극(39b)들과 컨택홀의 측부에 배치된 구성 요소와의 절연이 유지된다.
제2 에피택셜 스택(30) 상에는 제3 접착층(60c)가 제공되며, 제3 접착층(60c) 상에 순차적으로 제2 파장 패스 필터(73), 제3 p형 컨택 전극(47), 제3 에피택셜 스택(40), 및 제5 절연막(89)이 제공된다. 여기서 별도로 도시되지는 않았으나, 제3 에피택셜 스택(40)은 하부로부터 상부 방향으로 p형 반도체층, 활성층, 및 n형 반도체층 순으로 적층되어 있다.
여기서, 순차적으로 제2 파장 패스 필터(73), 제3 p형 컨택 전극(47), 제3 에피택셜 스택(40) 및 제5 절연막(89)은 공통 컨택부(50c)와 제3 컨택부(40c)에서 상하를 관통하는 컨택홀들을 갖는다. 제2 컨택부(30c)에는 컨택홀이 제공되지 않는다.
공통 컨택부(50c)에 있어서, 제2 파장 패스 필터(73)와 제3 p형 컨택 전극(47)은 제3 직경의 컨택홀을 가지며, 제3 에피택셜 스택(40)과 제5 절연막(89)은 제3 직경보다 큰 제4 직경의 컨택홀을 갖는다. 각 컨택홀의 측벽은 모두 제5 절연막(89)이 제공되어 있으며, 이에 따라, 그 내부에 제공된 공통 브릿지 전극(59b)들과 컨택홀의 측부에 배치된 구성 요소와의 절연이 유지된다. 다만, 제3 p형 컨택 전극(47) 상에서 하부보다 직경이 큰 컨택홀이 형성됨으로써 컨택홀 내에서 제3 p형 컨택 전극(47)의 상면의 일부가 노출된다. 공통 컨택부(50c)에 제공된 컨택홀 내에는 공통 브릿지 전극(59b)이 제공되며, 이에 따라 공통 브릿지 전극(59b)과 제3 p형 컨택 전극(47)이 직접 접촉되어 연결된다.
제3 컨택부(40c)에 있어서, 제2 파장 패스 필터(73), 제3 p형 컨택 전극(47), 제3 에피택셜 스택(40) 및 제5 절연막(89)은 서로 동일 직경의 컨택홀을 가질 수 있다. 여기서, 제5 절연막(89)에는 상기 컨택홀의 둘레를 따라 제3 에피택셜 스택(40)의 상면을 노출하는 컨택홀이 더 제공된다. 상기 컨택홀에는 제3 브릿지 전극(49b)이 제공되는 바, 상기 제3 브릿지 전극(49b)은 제3 에피택셜 스택(40)의 상면의 일부, 특히, 제3 에피택셜 스택(40) 상부에 제공된 제4 절연막(87)의 컨택홀을 커버하도록 제공된다. 이에 따라, 제3 브릿지 전극(49b)은 제3 에피택셜 스택(40)의 상면에 직접 접촉되어 연결된다. 제3 에피택셜 스택(40)의 상면은 n형 반도체층에 해당한다. 여기서, 제2 파장 패스 필터(73), 제3 p형 컨택 전극(47), 제3 에피택셜 스택(40) 및 제5 절연막(89)에 제공된 컨택홀의 측벽은 모두 제4 절연막(87)이 제공되어 있으며, 이에 따라, 그 내부에 제공된 제3 브릿지 전극(49b)들과 컨택홀의 측부에 배치된 구성 요소와의 절연이 유지된다.
상술한 실시예에 있어서, 제1 내지 제5 절연막(81, 83, 85, 87, 89)은 다양한 유/무기 절연성 재료로 이루어질 수 있으며 그 재료에 한정되는 것은 아니다. 예를 들어, 제1 내지 제5 절연막(81, 83, 85, 87, 89)은 실리콘 질화물, 실리콘 산화물을 포함한 무기 절연 재료나, 폴리이미드를 포함한 유기 절연 재료들로 이루어질 수 있다.
본 실시예에서 구체적으로 도시하지는 않았으나, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 상면, 즉, 제1 내지 제3 에피택셜 스택(20, 30, 40)의 각 n형 반도체층의 상면에는 선택적으로 요철부가 제공될 수 있다. 각 요철부는 발광 영역에 해당하는 부분에만 제공될 수도 있고, 각 n형 반도체층의 상면 전체에 제공될 수도 있다.
또한, 구체적으로 도시하지는 않았으나, 본 발명의 일 실시예에 있어서, 발광 적층체의 측면에도 제5 절연막(89)이 제공될 수 있으며, 이에 더해, 추가적인 광비투과막이 더 제공될 수 있다. 광비투과막은 제1 내지 제3 에피택셜 스택(20, 30, 40)으로부터의 광이 발광 적층체의 측부로 출광하는 것을 방지하기 위한 광 차단 막으로서, 광을 흡수하거나, 광을 반사하는 재료를 포함한다. 광비투과막은 광을 흡수하거나 반사함으로써 광의 투과를 차단하는 것이라면 특별히 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 광 비투과막은 DBR 유전 미러이거나, 절연막 상에 형성된 금속 반사막일 수 있으며, 또는 블랙 컬러의 유기 고분자막일 수도 있다. 금속 반사막이 광비투과막으로 사용된 경우에는 금속 반사막은 다른 발광 적층체 내의 구성 요소와 전기적으로 절연된 플로팅 상태일 수 있다.
상기 광비투과막이 발광 적층체의 측면에 제공됨으로써 특정 발광 적층체에서 출광된 광에 의해 인접한 발광 적층체에 영향을 미치거나, 인접한 발광 적층체에서 출광된 광과의 혼색이 일어나는 현상 등이 방지될 수 있다.
상술한 구조를 갖는 발광 적층체에는 공통 패드 전극(50c)을 통해 공통 전압이 제1 내지 제3 에피택셜 스택(20, 30, 40)에 인가되며, 제1 내지 제3 패드 전극(29c, 39c, 49c)을 통해 제1 내지 제3 발광 신호가 제1 내지 제3 에피택셜 스택(20, 30, 40)에 인가된다. 상세하게는, 공통 패드 전극(50c)은 제1 p형 컨택 전극(27)과 오믹 전극(27')을 통해 제1 에피택셜 스택(20)의 p형 반도체층에 전기적으로 연결되며, 공통 브릿지 전극(59b)과 제2 p형 컨택 전극(37)을 통해 제2 에피택셜 스택(30)의 p형 반도체층에 전기적으로 연결되며, 공통 브릿지 전극(59b)과 제3 p형 컨택 전극(47)을 통해 제3 에피택셜 스택(40)의 p형 반도체층에 전기적으로 연결된다. 제1 패드 전극(29c)은 제1 n형 컨택 전극(29)을 통해 제1 에피택셜 스택(20)의 n형 반도체층에 전기적으로 연결되고, 제2 패드 전극(39c)은 제2 브릿지 전극(39b)을 통해 제2 n형 반도체층에 전기적으로 연결되며, 제3 패드 전극(49c)은 제3 브릿지 전극(49b)을 통해 제3 n형 반도체층에 전기적으로 연결된다.
상술한 바와 같이, 공통 컨택부(50c)와 제1 내지 제3 컨택부(20c, 30c, 40c)에 각각 공통 전압과 발광 신호가 인가됨으로써 제1 내지 제3 에피택셜 스택(20, 30, 40)의 발광 여부가 독립적으로 제어되며, 그 결과, 각 에피택셜 스택으로부터의 광의 출사 여부에 따라 다양한 컬러를 구현할 수 있다
기판(10) 상에 순차적으로 제1 내지 제3 에피택셜 스택(20, 30, 40)을 적층하는 형태로 제조될 수 있는 바, 이에 대해서 도면을 참조하여 상세히 설명한다.
도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32는 기판(10) 상에 제1 내지 제3 에피택셜 스택(20, 30, 40)을 순차적으로 적층하였을 때의 평면도들이다. 도 15a, 도 15b, 도 17, 도 19a 및 도 19b, 도 21, 도 23, 도 25a 및 도 25b, 도 27a 및 도 27b, 도 29, 도 31a 내지 도 31e, 도 33a 내지 도 33e는 도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32 각각의 I-I'선에 따른 단면도들이다.
도 14 및 도 15a를 참조하면, 제1 임시 기판 상에 제1 에피택셜 스택(20)이 형성된다. 본 발명의 일 실시예에 있어서, 제1 임시 기판(10p)은 제1 에피택셜 스택(20)을 형성하기 위한 반도체 기판일 수 있으며, 예를 들어, GaAs 기판일 수 있다. 제1 에피택셜 스택(20)은 제1 임시 기판(10p) 상에 n형 반도체층, 활성층, 및 p형 반도체층을 형성하고 n형 반도체층, 활성층, 및 p형 반도체층의 일부를 제거하여 함몰부와 돌출부를 갖는 메사 구조를 형성하는 형태로 제조된다. 함몰부는 제1 컨택부(20c)에 해당하는 영역에 제공되며, 함몰부가 형성될 영역을 제외한 다른 영역과의 단차 최소화를 위해, 이후 형성될 제1 패드 전극(29c)이나 제1 패드(29p)의 면적보다 작은 면적으로 제공된다.
도 14 및 도 15b를 참조하면, 메사 구조가 형성된 제1 에피택셜 스택(20) 상에는 제1 절연막(81)이 형성되고, p형 반도체층 상에 오믹 전극(27')이 형성된다.
오믹 전극(27')은, 제1 에피택셜 스택(20) 상에 증착 등의 공정으로 절연막을 형성하고, 포토레지스트를 도포하고, 포토레지스트를 노광 및 현상하여 패터닝하고, 포토레지스트 패턴을 마스크로 하여 습식 식각이나 건식 식각으로 컨택홀을 형성하고, 포토레지스트 패턴이 제공된 제1 에피택셜 스택(20)의 전면에 상 오믹 전극막을 증착한 다음, 포토레지스트 패턴을 리프트 오프 하는 방법으로 형성될수 있다. 본 발명의 일 실시예에 있어서, 오믹 전극(27')은 AuBe 및 Au막을 증착함으로써 형성할 수 있다.
도 16 및 도 17를 참조하면, 오믹 전극(27')이 형성된 제1 절연막(81) 상에 제1 n형 컨택 전극(29)이 형성된다. 제1 n형 컨택 전극(29)은 함몰부 내에 제공되며, 그 직경이 함몰부의 직경보다 더 작을 수 있다.
제1 n형 컨택 전극(29)은, 제1 절연막(81) 상에 포토레지스트를 도포하고, 포토레지스트를 노광 및 현상하여 패터닝하고, 포토레지스트 패턴을 마스크로 하여 습식 식각이나 건식 식각으로 컨택홀을 형성하고, 포토레지스트 패턴이 제공된 제1 에피택셜 스택(20)의 전면 상에 제1 n형 컨택 전극(29) 재료를 증착한 다음, 포토레지스트 패턴을 리프트 오프 하는 방법으로 형성될수 있다. 본 발명의 일 실시예에 있어서, 제1 n형 컨택 전극(29)은 AuGe 막을 증착함으로써 형성할 수 있다.
도 18 및 도 19a를 참조하면, 오믹 전극(27')과 제1 n형 컨택 전극(29)이 형성된 제1 절연막(81) 상에 공통 패드 전극(50c), 제1 p형 컨택 전극(27), 및 제1 내지 제3 패드 전극(29c, 39c, 49c)이 형성된다. 여기서, 공통 패드 전극(50c)과 제1 p형 컨택 전극(27)은 일체로 형성된다.
공통 패드 전극(50c), 제1 p형 컨택 전극(27), 및 제1 내지 제3 패드 전극(29c, 39c, 49c)은 도전성 재료를 증착하고 포토리소그래피를 이용하여 패터닝하여 형성될 수 있다.
도 18 및 도 19b를 참조하면, 공통 패드 전극(50c), 제1 p형 컨택 전극(27), 및 제1 내지 제3 패드 전극(29c, 39c, 49c) 상에는 제2 절연막(83)이 형성된다. 여기서, 제2 절연막(83)은 함몰부와 돌출부와의 단차를 보상할 수 있도록 충분한 두께로 형성될 수 있다. 또한, 제2 절연막(83)이 충분한 두께로 형성된 후, 제2 절연막(83) 상부의 단차를 최소화하기 위한 평탄화가 수행될 수 있다. 평탄화는 CMP를 이용하여 수행될 수 있다.
도 20 및 도 21를 참조하면, 제2 절연막(83)이 패터닝되어 제1 내지 제3 컨택부(20c, 30c, 40c) 각각에 컨택홀들이 형성된다. 제1 내지 제3 컨택부(20c, 30c, 40c)에 형성된 컨택홀들은 각각 제1 내지 제3 패드 전극(29c, 39c, 49c)의 상면 일부를 노출한다.
도 22 및 도 23을 참조하면, 제2 절연막(83)이 형성된 제1 에피택셜 스택(20) 상의 공통 패드(50p)와 제1 내지 제3 패드(29p, 39p, 49p)가 형성된다. 상기 공통 패드 전극(50c), 및 제1 내지 제3 패드 전극(29c, 39c, 49c)은 단일 공정에서 형성될 수 있으며, 이에 따라 동일 층에 동일 재료로 제공될 수 있다.
공통 패드(50p), 제1 내지 제3 패드(29p, 39p, 49p)는 공통 컨택부(50c)와 제1 내지 제3 컨택부(20c, 30c, 40c)에 해당하는 영역에 제공되며, 공통 컨택부(50c)와 제1 내지 제3 컨택부(20c, 30c, 40c)에 해당하는 영역을 실질적으로 커버할 수 있도록 최대한 넓게 형성될 수 있다. 공통 패드(50p), 제1 내지 제3 패드(29p, 39p, 49p)가 가능한 한 넓은 영역으로 형성됨으로써 각 에피택셜 스택으로부터 발생한 열의 방출이 용이해지며, 이후 기판(10)에 접착 시 오배열의 가능성이 낮아질 수 있다. 또한, 제1 패드(29p)의 경우, 함몰부가 형성된 영역보다 제1 패드(29p)가 더 크게 형성됨으로써 함몰부의 단차로 인한 접착시의 결함이 방지된다.
공통 패드(50p) 및 제1 내지 제3 패드(29p, 39p, 49p)는 전도성 재료로 이루어질 수 있으며, 예를 들어, Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등의 다양한 금속 또는 이들의 합금을 포함할 수 있다. 또한, 공통 패드(50p) 및 제1 내지 제3 패드(29p, 39p, 49p)는 단일층 또는 다중층으로 형성될 수 있다. 공통 패드(50p) 및 제1 내지 제3 패드(29p, 39p, 49p)가 다중층으로 형성되는 경우, 소정 금속의 확산을 방지하는 배리어 금속층이 추가될 수 있다. 본 발명의 일 실시예에 있어서, 공통 패드(50p) 및 제1 내지 제3 패드(29p, 39p, 49p)는 AuSn으로 형성될 수 있으며, 공통 패드(50p) 및 제1 내지 제3 패드(29p, 39p, 49p)와 공통 패드 전극(50c) 및 제1 내지 제3 패드 전극(29c, 39c, 49c)과의 사이에 Sn의 확산을 막기 위해 Cr, Ti, Ni, W 등이나 이를 포함하는 합금으로 이루어진 배리어막이 추가될 수 있다.
도 24, 도 25a 및 도 25b를 참조하면, 제1 임시 기판 상에 형성된 제1 에피택셜 스택(20)은 반전되어 기판(10) 상에 제1 접착층(60a)을 사이에 두고 부착된다. 이에 따라, 기판(10) 상에는 제1 에피택셜 스택(20)의 각 층이 하부로부터 상부 방향으로 p형 반도체층, 활성층, 및 n형 반도체층의 순서로 배치된다.
기판(10) 상에는 공통 패드(50p)와 제1 내지 제3 패드(29p, 39p, 49p)에 대응하는 영역에 도전성 접착층(61)이 형성되어 있으며, 제1 임시 기판(10p) 상의 공통 패드(50p)와 제1 내지 제3 패드(29p, 39p, 49p)가 서로 마주보도록 배치한 후 제1 임시 기판(10p)을 상부로부터 하부 방향으로 가압하는 방식으로 접착될 수 있다.
도 26 및 도 27a를 참조하면, 제1 에피택셜 스택(20) 및 제1 절연막(81)의 일부가 제거되어 컨택홀들이 형성된다. 상기 컨택홀들은 공통 컨택부(50c) 및 제2 및 제3 컨택부(30c, 40c) 각각에 형성되며, 공통 패드 전극(50c) 및 제2 및 제3 패드 전극(39c, 49c) 상면의 일부가 노출된다.
도 26 및 도 27b를 참조하면, 제1 에피택셜 스택(20)의 상면에 제3 절연막(85)이 형성된다. 제3 절연막(85)은 제1 에피택셜 스택(20)의 상면과 컨택홀들의 측면 상에 형성되며, 이에 따라, 공통 패드 전극(50c) 및 제2 및 제3 패드 전극(39c, 49c) 상면의 일부는 여전히 노출된다.
제3 절연막(85)은, 컨택홀들이 형성된 제1 에피택셜 스택(20)의 상면 상에 절연재료로 전면적으로 막을 형성한 후, 포토리소그래피를 이용하여 컨택홀 들 내부를 이방적으로 식각함으로써 형성될 수 있다.
본 발명의 일 실시예에서는 설명의 편의를 위해 제1 에피택셜 스택(20)에 형성된 컨택홀들을 충분한 직경을 가지도록 도시하였으나, 실제 컨택홀들의 직경은 매우 작다. 이에 따라, 제1 에피택셜 스택(20)의 상면에 충분한 두께의 제3 절연막(85)을 형성함과 동시에 컨택홀들 내부의 측면에만 제3 절연막(85)을 형성하기가 쉽지 않다. 본 발명의 일 실시예에서는, 컨택홀들 내부의 측면에서의 제3 절연막(85)을 형성을 용이하게 형성하기 위하여, 추가적인 서브 절연막을 형성하는 공정을 이용할 수도 있다.
도 34a 내지 도 34d는 도 27b의 P2에 대응하는 부분을 도시한 확대 단면도로서, 다른 실시예에 따라 컨택홀에 제3 절연막(85)을 형성하는 과정을 순차적으로 도시한 것이다. 이하의 실시예들에 있어서, 도 34a 내지 도 34c에 도시된 공정은 다른 에피택셜 층의 컨택홀 내에 절연막을 형성하는 공정에도 적용될 수 있음을 유의해야 할 것이다.
도 34a를 참조하면, 제1 에피택셜 스택(20)의 상면에 컨택홀을 형성하기 전에 제1 서브 절연막(81a)이 형성된다. 도 34b를 참조하면, 제1 서브 절연막(81a)과 제1 에피택셜 스택(20)이 식각되며, 이에 따라, 공통 패드 전극(50c)의 상면이 노출된다. 도 34c를 참조하면, 컨택홀이 형성된 제1 에피택셜 스택(20)과 제1 서브 절연막(81a) 상에 제2 서브 절연막(81b)이 형성된다. 도 34d를 참조하면, 제2 서브 절연막(81b)이 식각되어 다시 공통 패드 전극(50c)의 상면이 노출된다. 이에 따라, 컨택홀 내 측면에는 제2 서브 절연막(81b)만이 형성되고, 제1 에피택셜 스택(20)의 상면에는 제1 및 제2 서브 절연막(81b)이 형성된다. 이와 같은 공정을 이용하는 경우, 제1 에피택셜 스택(20)의 상면에 제공된 최종 절연막(85)의 두께는 컨택홀 내 측면에 제공된 절연막의 두께보다 크므로, 제1 에피택셜 스택(20)의 상면에 충분한 두께의 절연막을 형성함과 동시에 컨택홀 내의 측면도 충분히 커버하는 얇은 두께의 절연막의 형성이 가능하다.
다시, 도 27b를 참조하면, 상술한 실시예들에 의해 제1 에피택셜 스택(20)의 상면과 콘택홀 내 측면이 제3 절연막(85)에 의해 커버된다.
도 28 및 도 29를 참조하면, 제3 절연막(85)이 형성된 제1 에피택셜 스택(20) 상에 공통 브릿지 전극(59b) 및 제2 및 제3 브릿지 전극(49b)이 형성된다. 공통 브릿지 전극(59b)은 컨택홀을 통해 공통 패드 전극(50c)과 연결되고, 제2 브릿지 전극(39b)은 컨택홀을 통해 제2 패드 전극(39c)과 연결되며, 제3 브릿지 전극(49b)은 컨택홀을 통해 제3 패드 전극(49c)과 연결된다.
도 30 및 도 31a를 참조하면, 제2 임시 기판(미도시) 상에 제2 에피택셜 스택(30)이 형성되고, 제2 에피택셜 스택(30)은 반전되어 제1 에피택셜 스택(20) 상에 제2 접착층(60b)을 사이에 두고 부착된다. 제2 임시 기판은 제2 에피택셜 스택(30)이 제1 에피택셜 스택(20) 상에 부착된 후 제거된다. 제2 임시 기판은 다양한 방법으로 제거될 수 있다. 예를 들어, 제2 임시 기판이 사파이어 기판인 경우, 사파이어 기판은 레이저 리프트 오프, 스트레스 리프트 오프, 케미컬 리프트 오프, 물리적인 연마 등의 방법으로 제거될 수 있다.
도시하지는 않았으나, 제2 임시 기판이 제거된 후, 제2 에피택셜 스택(30)의 상면(n형 반도체층)에 요철부(PR)가 형성될 수 있다. 요철부(PR)는 다양한 식각 공정을 통해 텍스쳐링되거나, 제2 임시 기판으로 패터닝된 사파이어 기판을 사용함으로써 형성될 수도 있다. 예를 들어, 요철부는 미세 포토 공정을 이용한 건식 식각, 결정 특성을 이용한 습식 식각, 샌드블라스트와 같은 물리적인 방법을 이용한 텍스쳐링, 이온 빔 식각, 블록 공중합체의 식각 속도 차이에 의한 텍스쳐링 등 다양한 방법으로 형성할 수 있다.
도 30 및 도 31b를 참조하면, 제2 에피택셜 스택(30)의 일부가 제거되어 컨택홀들이 형성된다. 상기 컨택홀들은 공통 컨택부(50c) 및 제2 및 제3 컨택부(30c, 40c) 각각에 형성되며, 제2 p형 컨택 전극(37)의 상면의 일부가 노출된다. 여기서 제2 p형 컨택 전극(37)은 충분한 두께로 제공되어 에치 스타퍼로 기능한다.
도 30 및 도 31c를 참조하면, 공통 컨택부(50c) 및 제2 및 제3 컨택부(30c, 40c)에 대응하는 영역의 제2 p형 컨택 전극(37), 제1 파장 패스 필터(71), 및 제2 접착층(60b)이 제거되어 컨택홀들이 형성된다. 상기 컨택홀들에 의해, 공통 브릿지 전극(59b), 제2 브릿지 전극(39b), 및 제3 브릿지 전극(49b)의 상면의 일부가 노출된다.
여기서, 공통 컨택부(50c)에 형성된 컨택홀은, 제2 에피택셜 스택(30)의 일부가 제거되어 형성된 컨택홀보다 직경이 작다. 즉, 제2 에피택셜 스택(30)의 일부가 제거되어 형성된 컨택홀을 상부 컨택홀이라고 하고, 제2 p형 컨택 전극(37), 제1 파장 패스 필터(71), 및 제2 접착층(60b)이 제거되어 형성된 컨택홀을 하부 컨택홀이라고 하면, 상부 컨택홀의 직경은 하부 컨택홀의 직경보다 크다. 이에 따라, 컨택홀이 형성된 후에는 상부 컨택홀의 넓은 직경으로 인해, 제2 p형 컨택 전극(37)의 상면이 노출된다.
도 30 및 도 31d를 참조하면, 컨택홀들이 형성된 제2 에피택셜 스택(30) 에 제4 절연막(87)이 형성된다. 제4 절연막(87)은 제2 에피택셜 스택(30)의 상면과 각 컨택홀들의 측면을 덮도록 형성된다.
여기서, 제4 절연막(87)은 공통 브릿지 전극(59b), 제2 브릿지 전극(39b), 및 제3 브릿지 전극(49b)의 상면의 일부를 노출하도록 식각되며, 제2 컨택부(30c)에 해당하는 영역에서 제2 에피택셜 스택(30)의 상면을 일부 노출하는 컨택홀이 형성된다.
도 30 및 도 31e를 참조하면, 제4 절연막(87)이 형성된 제2 에피택셜 스택(30) 상에 추가적인 공통 브릿지 전극(59b), 제2 브릿지 전극(39b), 및 제3 브릿지 전극(49b)이 형성된다. 여기서, 공통 브릿지 전극(59b)은 노출된 제2 p형 컨택 전극(37)과 직접 접촉된다. 또한, 제2 브릿지 전극(39b)은 제2 컨택부(30c)에 해당하는 영역에서 제2 에피택셜 스택(30)의 상면을 일부 노출하는 컨택홀을 커버하도록 형성되며, 이에 따라 제2 브릿지 전극(39b)은 제2 에피택셜 스택(30)의 상면과 직접 접촉된다.
도 32 및 도 33a를 참조하면, 제3 임시 기판(미도시) 상에 제3 에피택셜 스택(40)이 형성되고, 제3 에피택셜 스택(40)은 반전되어 제2 에피택셜 스택(30) 상에 제3 접착층(60c)을 사이에 두고 부착된다. 제3 임시 기판은 제3 에피택셜 스택(40)이 제2 에피택셜 스택(30) 상에 부착된 후 제거된다. 제3 임시 기판은 상술한 다양한 방법으로 제거될 수 있다.
도시하지는 않았으나, 제3 임시 기판이 제거된 후, 제3 에피택셜 스택(40)의 상면(n형 반도체층)에 요철부(PR)가 형성될 수 있다.
도 32 및 도 33b를 참조하면, 제3 에피택셜 스택(40)의 일부가 제거되어 컨택홀들이 형성된다. 상기 컨택홀들은 공통 컨택부(50c) 및 제3 컨택부(40c) 각각에 형성되며, 제3 p형 컨택 전극(47)의 상면의 일부가 노출된다. 여기서 제3 p형 컨택 전극(47)은 충분한 두께로 제공되어 에치 스타퍼로 기능한다.
도 32 및 도 33c를 참조하면, 공통 컨택부(50c) 및 제3 컨택부(40c)에 대응하는 영역의 제3 p형 컨택 전극(47), 제2 파장 패스 필터(73), 및 제3 접착층(60c)이 제거되어 컨택홀들이 형성된다. 상기 컨택홀들에 의해, 공통 브릿지 전극(59b), 제2 브릿지 전극(39b), 및 제3 브릿지 전극(49b)의 상면의 일부가 노출된다.
여기서, 공통 컨택부(50c)에 형성된 컨택홀은, 제3 에피택셜 스택(40)의 일부가 제거되어 형성된 컨택홀보다 직경이 작다. 이에 따라, 컨택홀이 형성된 후에는 상부 컨택홀의 넓은 직경으로 인해, 제3 p형 컨택 전극(47)의 상면이 노출된다.
도 32 및 도 33d를 참조하면, 컨택홀들이 형성된 제3 에피택셜 스택(40) 에 제5 절연막(89)이 형성된다. 제5 절연막(89)은 제3 에피택셜 스택(40)의 상면과 각 컨택홀들의 측면을 덮도록 형성된다.
여기서, 제5 절연막(89)은 공통 브릿지 전극(59b), 제2 브릿지 전극(39b), 및 제3 브릿지 전극(49b)의 상면의 일부를 노출하도록 식각되며, 제3 컨택부(40c)에 해당하는 영역에서 제3 에피택셜 스택(40)의 상면을 일부 노출하는 컨택홀이 형성된다.
도 32 및 도 33e를 참조하면, 제5 절연막(89)이 형성된 제3 에피택셜 스택(40) 상에 추가적인 공통 브릿지 전극(59b), 제2 브릿지 전극(39b), 및 제3 브릿지 전극(49b)이 형성된다. 여기서, 공통 브릿지 전극(59b)은 노출된 제3 p형 컨택 전극(47)과 직접 접촉된다. 또한, 제3 브릿지 전극(49b)은 제3 컨택부(40c)에 해당하는 영역에서 제3 에피택셜 스택(40)의 상면을 일부 노출하는 컨택홀을 커버하도록 형성되며, 이에 따라 제3 브릿지 전극(49b)은 제3 에피택셜 스택(40)의 상면과 직접 접촉된다.
여기서, 별도로 도시하지는 않았으나, 발광 적층체의 측면에도 제5 절연막이 제공될 수 있으며, 이에 더해, 추가적인 광비투과막이 더 제공될 수 있다. 광비투과막은 제1 내지 제3 에피택셜 스택(20, 30, 40)으로부터의 광이 발광 적층체의 측부로 출광하는 것을 방지하기 위한 광 차단 막으로서, 광을 흡수하거나, 광을 반사하는 재료를 포함할 수 있다. 광비투과막은 굴절율이 서로 다른 두 층 이상의 절연막을 증착함으로써 형성할 수 있다. 예를 들어, 낮은 굴절률을 갖는 재료와 높은 굴절률을 갖는 재료를 순차적으로 적층하여 형성하거나, 서로 다른 굴절률을 갖는 절연막을 교번적으로 적층함으로써 형성할 수 있다. 서로 다른 굴절률을 갖는 재료는 특별히 한정되는 것은 아니며, 예를 들어, SiO2 및 SiNx을 들 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 복수 개의 에피택셜 스택을 순차적으로 적층한 후, 복수 개의 에피택셜 스택에 동시에 배선부와의 컨택을 형성하는 것이 가능하다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (30)

  1. 순차적으로 적층되며 서로 다른 파장 대역의 컬러 광을 상부 방향으로 출사하는 복수의 에피택셜 스택; 및
    상기 복수의 에피택셜 스택의 하부에 제공되며 공통 전압 및 발광 신호를 인가하는 복수의 컨택부를 포함하는 발광 적층체.
  2. 제1 항에 있어서,
    상기 에피택셜 스택의 하부에 제공되며 상기 컨택부에 연결되는 배선부가 제공된 기판을 더 포함하는 발광 적층체.
  3. 제2 항에 있어서,
    상기 복수의 에피택셜 스택은 상기 기판 상에 순차적으로 적층된 제1 내지 제3 에피택셜 스택을 포함하는 발광 적층체.
  4. 제3 항에 있어서,
    상기 컨택부는
    상기 제1 내지 제3 에피택셜 스택에 상기 공통 전압을 인가하는 공통 컨택부; 및
    상기 제1 내지 제3 에피택셜 스택 각각에 상기 발광 신호를 인가하는 제1 내지 제3 컨택부를 포함하는 발광 적층체.
  5. 제4 항에 있어서,
    상기 제1 내지 제3 에피택셜 스택 각각은 상기 기판 상에 순차적으로 제공된 p형 반도체층, 활성층, 및 n형 반도체층을 포함하고,
    상기 공통 컨택부는 상기 제1 내지 제3 에피택셜 스택의 상기 p형 반도체층들에 연결되고, 상기 제1 내지 제3 컨택부는 각각 상기 제1 내지 제3 에피택셜 스택의 상기 n형 반도체층들에 연결된 발광 적층체.
  6. 제5 항에 있어서,
    상기 제1 에피택셜 스택은 상기 p형 반도체층, 상기 활성층, 및 상기 n형 반도체층의 일부가 제거되어 상기 n형 반도체층의 하면을 노출하는 함몰부를 가지며, 상기 제1 컨택부는 상기 함몰부 내의 상기 n형 반도체층의 하면에 연결된 발광 적층체.
  7. 제6 항에 있어서,
    상기 제1 컨택부는 상기 제1 에피택셜 스택의 하부에 제공된 제1 패드 전극을 포함하며, 평면 상에서 볼 때 상기 제1 패드 전극의 면적은 상기 함몰부의 면적보다 큰 발광 적층체.
  8. 제7 항에 있어서,
    상기 제1 컨택부는 상기 제1 패드 전극의 하부에 제공된 제1 패드를 포함하며, 상기 제1 패드는 상기 함몰부의 면적보다 큰 발광 적층체.
  9. 제8 항에 있어서,
    상기 제2 및 제3 컨택부 각각은 상기 제1 에피택셜 스택의 하부에 제공된 제2 및 제3 패드 전극을 더 포함하는 발광 적층체.
  10. 제9 항에 있어서,
    상기 공통 컨택부는 상기 제1 에피택셜 스택의 하부에 제공된 공통 패드 전극을 더 포함하는 발광 적층체.
  11. 제10 항에 있어서,
    상기 공통 패드 전극, 및 제1 내지 제3 패드 전극은 동일 층에 동일 재료로 제공되는 발광 적층체.
  12. 제6 항에 있어서,
    상기 제2 및 제3 에피택셜 스택 중 적어도 하나의 n형 반도체층은 상면에 형성된 요철부를 갖는 발광 적층체.
  13. 제6 항에 있어서,
    상기 제1 내지 제3 에피택셜 스택 각각의 상기 p형 반도체층에 연결된 제1 내지 제3 p형 전극을 더 포함하는 발광 적층체.
  14. 제13 항에 있어서,
    상기 제1 p형 전극은 상기 기판과 상기 제1 에피택셜 스택 사이에 제공된 발광 적층체.
  15. 제13 항에 있어서,
    상기 제2 p형 전극은 상기 제1 에피택셜 스택과 상기 제2 에피택셜 스택 사이에 제공된 발광 적층체.
  16. 제15 항에 있어서,
    상기 제2 p형 전극은 투명 도전성 재료를 포함하는 발광 적층체.
  17. 제15 항에 있어서,
    상기 제3 p형 전극은 상기 제2 에피택셜 스택과 상기 제3 에피택셜 스택 사이에 제공된 발광 적층체.
  18. 제17 항에 있어서,
    상기 제3 p형 전극은 투명 도전성 재료를 포함하는 발광 적층체.
  19. 제2 항에 있어서,
    상기 복수 개의 에피택셜 스택은,
    상기 기판 상에 제공되며 제1 컬러 광을 출사하는 제1 에피택셜 스택;
    상기 제1 에피택셜 스택 상에 제공되며 상기 제1 컬러 광과 다른 파장 대역의 제2 컬러 광을 출사하는 제2 에피택셜 스택; 및
    상기 제2 에피택셜 스택 상에 제공되며 상기 제1 및 제2 컬러 광과 다른 파장 대역의 제3 컬러 광을 출사하는 제3 에피택셜 스택을 포함하는 발광 적층체.
  20. 제19 항에 있어서,
    상기 제1 내지 제3 컬러 광은 각각 적색 광, 녹색 광, 및 청색 광인 발광 적층체.
  21. 제20 항에 있어서,
    상기 제1 에피택셜 스택과 상기 제2 에피택셜 스택 사이에 제공된 제1 파장 패스 필터를 더 포함하는 발광 적층체.
  22. 제20 항에 있어서,
    상기 제2 에피택셜 스택과 상기 제3 에피택셜 스택 사이에 제공된 제2 파장 패스 필터를 더 포함하는 발광 적층체.
  23. 제21 항에 있어서,
    상기 배선부는 상기 제1 내지 제3 에피택셜 스택의 상기 제1 내지 제3 n형 반도체층에 발광 신호를 인가하는 제1 내지 제3 신호 배선을 더 포함하는 발광 적층체.
  24. 제1 항에 있어서,
    각각의 에피택셜 스택으로부터 출사된 광은 서로 다른 에너지 밴드를 가지며, 최하단부 에피택셜 스택로부터 최상부 에피택셜 스택으로 갈수록 각각의 에피택셜 스택으로부터 출사된 광이 높은 에너지 밴드를 갖는 발광 적층체.
  25. 제1 항에 있어서,
    각각의 에피택셜 스택은 서로 독립적으로 구동되는 발광 적층체.
  26. 제1 항에 있어서,
    서로 인접하게 적층된 두 에피택셜 스택에 있어서, 하부의 에피택셜 스택으로부터 출사된 광은 상부의 에피택셜 스택을 투과하여 진행하는 발광 적층체.
  27. 제1 항에 있어서,
    상기 에피택셜 스택은 그 하단에 배치된 에피택셜 스택으로부터의 광을 80% 이상 투과시키는 발광 적층체.
  28. 복수 개의 화소를 포함하며,
    상기 화소는,
    순차적으로 적층되며 서로 다른 파장 대역의 컬러 광을 상부 방향으로 출사하는 복수의 에피택셜 스택; 및
    상기 복수의 에피택셜 스택의 하부에 제공되며 공통 전압 및 발광 신호를 인가하는 복수의 컨택부를 포함하는 표시 장치.
  29. 제28 항에 있어서,
    상기 표시 장치는 패시브 매트릭스 방식으로 구동되는 표시 장치.
  30. 제28 항에 있어서,
    상기 표시 장치는 액티브 매트릭스 방식으로 구동되는 표시 장치.
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