WO2020245907A1 - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents

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拓也 星
井田　実
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    • H01L29/737—Hetero-junction transistors

Definitions

  • the present invention relates to a heterojunction bipolar transistor and a method for manufacturing the same.
  • a double heterojunction bipolar transistor in which the base layer is composed of gallium arsenide antimony (GaAsSb) and the collector layer is composed of indium phosphide (InP) is a type-in which there is no conduction band barrier from the base layer to the collector layer. It shows a type II band lineup and can obtain high injection current density and dielectric breakdown withstand voltage. That is, the above-mentioned double heterojunction bipolar transistor has a feature of being excellent in high speed and high output. In recent years, high current densities exceeding 20 mA / ⁇ m 2 have been promoted for higher speed and higher output of heterojunction bipolar transistors.
  • Non-Patent Document 1 a technique for forming a heterojunction bipolar transistor as described above on a heat radiating substrate made of silicon (Si) or the like, which has a higher thermal conductivity than InP, has been proposed.
  • Non-Patent Document 1 a technique for forming a heterojunction bipolar transistor as described above on a heat radiating substrate made of silicon (Si) or the like, which has a higher thermal conductivity than InP.
  • a collector layer 302 made of a compound semiconductor (for example, InP) to which n-type impurities are added at a low concentration and a p-type impurity are added at a high concentration on a substrate 301 made of Si having excellent heat dissipation.
  • a base layer 303 made of a compound semiconductor (for example, GaAsSb) and an emitter layer 304 made of a compound semiconductor (for example, InAlAs) to which n-type impurities are added at a low concentration are provided.
  • a collector electrode 311 made of metal is formed under the collector layer 302.
  • the element portion including the collector layer 302, the base layer 303, and the emitter layer 304 is a rectangle whose length in the first direction is longer than the length in the second direction perpendicular to the first direction in a plan view. (Plane shape).
  • FIG. 3A shows a cross section of a plane perpendicular to the first direction
  • FIG. 3B shows a cross section of a plane perpendicular to the second direction.
  • a base electrode 312 is formed on the base layer 303 around the emitter layer 304. Further, an emitter electrode 313 is formed on the emitter layer 304 via an emitter cap layer 305 made of a compound semiconductor (for example, InGaAs) to which n-type impurities are added at a high concentration.
  • a compound semiconductor for example, InGaAs
  • the collector electrode 311 also has a function as an adhesive layer when the layer of the compound semiconductor from the emitter layer 304 to the collector layer 302 and the substrate 301 are mechanically bonded.
  • the base electrode 312 is formed so as to surround the outer peripheral portion of the emitter in order to reduce the base resistance.
  • one base pad electrode 312a of the base electrodes 312 formed on both sides of the emitter is connected to the upper layer wiring, so that the base electrodes 312 in the other region are connected. It is formed wider in the first direction in a more plan view and functions as a pad portion.
  • the width of the base pad electrode 312a is typically about 1 ⁇ m longer than that of the base electrode 312 in the first direction.
  • the substrate is compared with the DHBT formed on the InP substrate. Heat dissipation in the direction of the back surface is improved.
  • the above-mentioned DHBT can increase the injection current density while suppressing a decrease in reliability due to an increase in the element temperature, and further increase the speed and output.
  • the areas of the base layer and the collector layer in a plan view should be reduced to reduce the base / collector parasitic capacitance. Is desirable.
  • such a configuration has a problem peculiar to the structure of the DHBT as described below.
  • the base layer and the collector layer are generally formed in a self-aligned manner by removing unnecessary regions of the base forming layer and the collector forming layer by etching using the base electrode formed on the base layer as a mask. To. Therefore, in order to reduce the plane area of the base layer and the collector layer, it is necessary to reduce the area of the base electrode at the same time (the width of the base electrode is narrowed when viewed from the cross section).
  • the layer thickness of the resist required for patterning (typically, it needs to be several percent thicker than the base electrode thickness) becomes thick, and there is a concern that patterning itself becomes difficult and the yield decreases.
  • the simplest way to reduce the area of the base layer and collector layer is to etch the base layer in the lateral direction, which is the plane direction of the substrate, when the base layer is formed by etching.
  • the base layer made of GaAsSb is wet-etched with a typical citric acid-based etchant, although it is etched in the depth direction ( ⁇ 100> direction), it is etched in the lateral direction ( ⁇ 010> or ⁇ 010>.
  • the 001> direction has a problem peculiar to the material that it can hardly be etched.
  • a method in which the collector layer made of InP is side-etched and then the base layer is etched again can be considered.
  • the etching rate in the 45 ° diagonal direction ( ⁇ 011>, ⁇ 01-1>, ⁇ 0-11>, ⁇ 0-1-1> direction) with respect to the substrate plane.
  • it has a feature that it is very fast in the lateral direction, which makes shape control very difficult.
  • some precision side-etchable layer is inserted at the interface between the collector layer and the collector electrode, and the collector layer made of InP and the base layer made of GaAsSb are etched again to determine the area of the base layer and the collector layer. Even if the area of the InP collector layer is reduced, it is difficult to precisely control the areas of the base layer and the collector layer because it is difficult to control the etching of the InP collector layer in the oblique direction.
  • the present invention has been made to solve the above problems, and in a DHBT in which the base layer is composed of GaAsSb and the collector layer is composed of InP, the resistance of the base electrode is not increased, and the present invention is made.
  • the purpose is to reduce the parasitic capacitance of the base collector and improve the high frequency characteristics without reducing the yield of device manufacturing.
  • the heterojunction bipolar transistor according to the present invention is formed on a collector electrode formed on a substrate, a first collector layer formed on a collector electrode and composed of an InP, and a first collector layer.
  • a second collector layer composed of InGaAs and thinner than the first collector layer, a base layer composed of GaAsSb or InGaAsSb formed on the second collector layer, and a base formed on the base layer.
  • An emitter layer composed of a compound semiconductor different from the layer and having an area smaller than that of the base layer in a plan view, a portion formed on the base layer and in contact with the base layer around the emitter layer, and a base layer. It includes a base electrode having a portion extending in a direction away from the emitter layer in a plan view without contact, and an emitter electrode formed on the emitter layer.
  • a collector contact layer formed between the collector electrode and the first collector layer, composed of InGaAs, and having an area smaller than that of the first collector layer in a plan view is further provided.
  • a third collector layer formed between the collector contact layer and the first collector layer and composed of InP is further provided.
  • the method for manufacturing a heterojunction bipolar transistor includes a first step of forming a collector electrode forming layer on a substrate, and a first collector forming layer composed of InP on the collector electrode forming layer.
  • a second collector forming layer composed of InGaAs and thinner than the first collector forming layer, a base forming layer composed of GaAsSb or InGaAsSb, and an emitter forming layer composed of a compound semiconductor different from the base forming layer are sequentially formed.
  • Two steps a third step of forming the emitter electrode on the emitter forming layer, a fourth step of patterning the emitter forming layer to form the emitter layer, and a base electrode on the base forming layer around the emitter layer.
  • the emitter layer is provided with a seventh step of forming the first collector layer by etching the first collector forming layer using a mask pattern covering the side surface, and an eighth step of forming a collector electrode from the collector electrode forming layer. Is formed in an area smaller than the base layer in a plan view, and the base electrode extends in a direction away from the emitter layer in a plan view with a portion in contact with the base layer around the emitter layer and without contacting the base layer. It is formed into a shape having a portion to be formed.
  • the sixth step only the base forming layer and the second collector forming layer are selectively etched to form the base layer and the second collector layer.
  • a step of forming a third collector layer composed of InP is further provided between the collector contact layer and the first collector layer.
  • the resistance of the base electrode is not increased and the yield of device manufacturing is reduced.
  • the base-collector parasitic capacitance is reduced and the high-frequency characteristics are improved.
  • FIG. 1A is a cross-sectional view showing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2C is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2D is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2E is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2F is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2G is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2H is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2I is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2J is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2K is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2L is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2M is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2N is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2O is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2P is a cross-sectional view showing a state of an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing a general double heterojunction bipolar transistor.
  • FIG. 3B is a cross-sectional view showing a general double heterojunction bipolar transistor.
  • This heterojunction bipolar transistor was formed on a collector electrode 111 made of metal formed on a substrate 101, a first collector layer 103 formed on the collector electrode 111, and a first collector layer 103.
  • a collector contact layer 102 formed between the collector electrode 111 and the first collector layer 103 is provided.
  • the substrate 101 is preferably made of a material having a higher thermal conductivity than InP, and can be made of, for example, SiC, single crystal Si, AlN, diamond, or the like.
  • the first collector layer 103 is composed of n-type InP (n-InP) obtained by doping Si at a low concentration.
  • the second collector layer 104 is composed of non-doped InGaAs or n-type InGaAs (n-InGaAs) obtained by doping Si at a low concentration.
  • the base layer 105 is composed of p-type GaAsSb (p + -GaAsSb) in which C is heavily doped.
  • the base layer 105 can also be composed of p-type InGaAsSb (p + -InGaAsSb) in which C is heavily doped.
  • the emitter layer 106 is composed of a compound semiconductor different from the base layer 105, and has an area smaller than that of the base layer 105 in a plan view.
  • the emitter layer 106 can be composed of, for example, an n-type InP (n-InP) obtained by doping Si at a low concentration.
  • the emitter cap layer 107 is composed of n-type InGaAs (n + -InGaAs) obtained by doping Si at a high concentration.
  • the collector contact layer 102 is made of InGaAs and has an area smaller than that of the first collector layer 103 in a plan view.
  • Each layer of these III-V compound semiconductors is formed with the plane orientation of the main surface as the (100) plane.
  • the heterojunction bipolar transistor includes a base electrode 112 formed on the base layer 105 around the emitter layer 106, and an emitter electrode 113 formed on the emitter layer 106.
  • the base electrode 112 has a portion that is in contact with the base layer 105 around the emitter layer 106 and a portion that extends in a direction away from the emitter layer 106 in a plan view without contacting the base layer 105.
  • the base electrode 112 has a base pad electrode 112a.
  • the base pad electrode 112a is formed to be wider in the first direction in a plan view than the base electrode 112 in another region because of the connection with the upper layer wiring, and functions as a pad portion.
  • the width of the base pad electrode 112a in the first direction is typically about 1 ⁇ m longer than that of the base electrode 112.
  • FIG. 1B shows a state in which the base pad electrode 112a is formed on the right side of the paper surface.
  • this heterojunction bipolar transistor includes an insulating layer 108 that covers the side surfaces of the emitter layer 106 and the emitter cap layer 107.
  • the insulating layer 108 is also formed so as to cover a part of the side surface of the emitter electrode 113 on the side of the emitter cap layer 107. Further, the insulating layer 108 is formed so as to fill the space between the emitter layer 106, the emitter cap layer 107, and the base electrode 112 in the plane direction of the substrate 101. Further, the insulating layer 108 is formed so as to cover the upper surface of the base electrode 112.
  • the insulating layer 108 is made of, for example, silicon oxide or silicon nitride.
  • an extremely thin second collector layer 104 capable of side etching at an appropriately controllable speed is inserted between the base layer 105 and the first collector layer 103. Therefore, when the base layer 105 is formed, the layer to be the base layer 105 can be pseudo-side-etched. More specifically, first, the (100) surface of the GaAsSb layer (base layer 105) in contact with the InGaAs layer is exposed by side-etching the InGaAs layer to be the second collector layer 104.
  • the side etching of the GaAsSb layer (base layer 105) follows the side etching of the InGaAs layer as the second collector layer 104 as a result. Progresses.
  • the area consisting of the outermost periphery of the base electrode 112 in a plan view is formed.
  • the area of the base layer 105 is smaller than that of the base layer 105
  • the area of the second collector layer 104 is smaller than the area of the base layer 105
  • the area of the collector contact layer 102 is smaller than the area of the first collector layer 103. ..
  • a third collector layer made of InP to which an n-type impurity is added at a high concentration may be inserted between the first collector layer 103 and the collector contact layer 102 to be formed simultaneously with the first collector layer 103. ..
  • the distance between the base electrode 112 and the collector electrode 111 can be expanded, so that the base-collector parasitic capacitance can be reduced more effectively.
  • the conduction band end from the second collector layer 104 to the first collector layer 103 there is a potential barrier of about 0.2 eV, but by making the second collector layer 104 sufficiently thin, the base layer 105 High-energy electrons injected into the second collector layer 104 from the second collector layer 104 reach the first collector layer 103 without energy relaxation (without being hindered by a potential barrier) in the second collector layer 104. Therefore, the current blocking effect can be suppressed.
  • the base / collector parasitic capacitance can be reduced and the device speed can be increased without increasing the base electrode resistance.
  • a collector electrode forming layer 201 made of metal is formed on the substrate 101 (first step).
  • a collector contact forming layer 202, a first collector forming layer 203, a second collector forming layer 204, a base forming layer 205, an emitter forming layer 206, and an emitter cap forming layer 207 are formed on the substrate 101 (first step). It is in a state of being laminated in order (first step).
  • the collector contact forming layer 202 is made of InGaAs
  • the first collector forming layer 203 is made of n-InP doped with a low concentration of Si
  • the second collector forming layer 204 is made of non-doped InGaAs or Si. It is composed of low-concentration doped n-InGaAs.
  • the base forming layer 205 is composed of p + -GaAsSb obtained by doping C at a high concentration or p + -InGaAsSb obtained by doping C at a high concentration
  • the emitter forming layer 206 is made of, for example, doping Si at a low concentration.
  • the emitter cap forming layer 207 is composed of n + -InGaAs which is heavily doped with Si.
  • a growth substrate made of InP whose lattice constants in the plane direction of the substrate are lattice-matched is prepared on InGaAs.
  • the plane orientation of the main surface of the growth substrate is (100) plane.
  • an emitter cap forming layer 207, an emitter forming layer 206, a base forming layer 205, a second collector forming layer 204, a first collector forming layer 203, and a collector contact forming layer 202 are formed by using a known epitaxial growth technique. It grows and forms crystals.
  • the collector contact forming layer 202 and the substrate 101 grown on the growth substrate are joined using a known substrate bonding technique with the collector electrode forming layer 201 made of metal as an adhesive layer. After that, if the growth substrate is removed by etching or the like, the layers of the above-mentioned semiconductors can be formed on the collector electrode forming layer 201.
  • the thickness of the second collector cambium 204 affects the manufacturing and electrical characteristics of the heterojunction bipolar transistor. For example, if the second collector cambium 204 is made too thin, it becomes difficult for the etchant to penetrate into the gap between the base electrode 112 and the first collector cambium 203 caused by the etching process of the second collector cambium 204. As a result, the above-mentioned side etching becomes difficult. On the contrary, if the second collector cambium 204 is made too thick, the electrons injected from the base layer 105 relax energy in the second collector layer 104.
  • the second collector forming layer 204 has an appropriate thickness capable of suppressing current blocking. It is important to set to. Further, by doping the second collector layer 104 with an n-type impurity of 1 ⁇ 10 18 to 10 19 cm -3 , the second collector layer 104 is viewed from the conduction band end at the interface between the base layer 105 and the second collector layer 104. It is also possible to suppress current blocking by lowering the conduction band end at the interface between the two collector layers 104 and the first collector layer 103.
  • the emitter electrode 113 is formed on the emitter cap forming layer 207 (third step).
  • a predetermined metal is deposited to form a metal layer by a known deposition method such as a vacuum deposition method or a sputtering method.
  • the emitter electrode 113 is formed by patterning the metal layer using a known lithography technique and a dry etching technique.
  • the emitter electrode 113 is formed in a planar shape (rectangle) in which the length in the first direction is longer than the length in the second direction perpendicular to the first direction in a plan view.
  • the emitter cap layer 107 is formed by patterning the emitter cap forming layer 207 with the emitter electrode 113 as a mask by known dry etching or wet etching, as shown in FIG. 2C.
  • the emitter cap layer 107 is formed in the same area as the emitter electrode 113.
  • the emitter layer 106 is formed by patterning the emitter forming layer 206 with the emitter electrode 113 as a mask by known dry etching, wet etching, or the like, as shown in FIG. 2C (fourth step).
  • the base electrode 112 is formed on the base forming layer 205 around the emitter layer 106 (fifth step).
  • the base electrode 112 can be formed by, for example, a known vacuum deposition method and lift-off method.
  • the base electrode 112 is formed in a shape having a portion in contact with the base layer 105 formed as described later and a portion extending from the base layer 105 in a direction away from the emitter layer 106 in a plan view. .. Further, the base electrode 112 has a cross section perpendicular to the second direction, and the base electrode 112 on at least one side is wider than the other.
  • the base electrode 112 is formed so as to include the base pad electrode 112a.
  • the base pad electrode 112a is formed to be wider in the first direction in a plan view than the base electrode 112 in another region for connection with the upper layer wiring.
  • the width of the base pad electrode 112a in the first direction is typically about 1 ⁇ m longer than that of the base electrode 112.
  • the base pad electrode 112a is a region for connecting to the upper layer wiring, and the width in the first direction may be set to a desired dimension in consideration of the resolution of lithography, wiring resistance, and the like.
  • the insulating layer 108 can be formed from insulating materials such as SiO 2 , SiN, and SiON deposited by a deposition method such as a known sputtering method or chemical vapor deposition (CVD) method. Further, the insulating layer 108 can also be composed of, for example, benzocyclobutene and Al 2 O 3 . After forming the insulating layer 108, the base layer 105, the second collector layer 104, etc., it has a role of reinforcing the mechanical strength of the base electrode 112 (or suppressing the base electrode 112 from coming into contact with the flexible collector electrode 111). doing.
  • the thickness of the insulating layer 108 may be determined in consideration of workability and mechanical strength, and although it depends on the insulating material, there is no problem if it is at least about 100 nm.
  • the mask pattern 208 is formed as shown in FIGS. 2H and 2I by a known lithography technique.
  • the area other than the base pad electrode 112a is covered with the mask pattern 208.
  • a part of the base layer 205a and the second collector layer 204a are formed as shown in FIG. 2J by selectively etching the first collector forming layer 203 with the mask pattern 208 as a mask (sixth). Process). In this step, only the base forming layer 205 and the second collector forming layer 204 are selectively etched by the selective etching process to form a part of the base layer 205a and the second collector layer 204a.
  • the base forming layer 205 and the second collector forming layer 204 directly under the base pad electrode 112a are removed by etching.
  • the base forming layer 205 and the second collector forming layer 204 directly under the base pad electrode 112a are removed by etching.
  • InGaAs not only the ⁇ 100> direction (direction perpendicular to the substrate 101) but also the ⁇ 010> and ⁇ 001> directions (direction parallel to the plane of the substrate 101) are etched with citric acid, that is, side etching. Will be done.
  • the side etching rate of InGaAs can be controlled by the temperature and concentration of the etchant, typically as slow as several nm per second, and the amount of side etching can be precisely controlled in time.
  • a new mask pattern 209 is formed as shown in FIGS. 2K and 2L by a known lithography technique.
  • the mask pattern 209 covers the entire surface of the emitter layer 106 and the base electrode 112. Further, the mask pattern 209 is also formed (filled) directly under the base pad electrode 112a that has become a gap, and is already side-etched when the base layer 105 and the second collector layer 104, which will be described later, are formed. It is possible to prevent the base layer 205a and the second collector layer 204a immediately below the 112a from being excessively etched.
  • the base layer 205a and the second collector layer 204a are etched by a selective etching process using the mask pattern 209 as a mask, and the base layer 105 and the second collector layer 104 are formed as shown in FIGS. 2M and 2N.
  • Form (sixth step) By the selective etching process, only the base layer 205a and the second collector layer 204a are selectively etched to form the base layer 105 and the second collector layer 104.
  • the base layer 205a and the second collector layer 204a may be etched for a desired time using, for example, an etchant containing citric acid as a main component, as in the case of etching directly under the base pad electrode 112a. Good.
  • the amount of side etching for forming the base layer 105 is appropriately set in consideration of the base contact resistance.
  • a new mask pattern 210 is formed as shown in FIGS. 2O and 2P by a known lithography technique.
  • the mask pattern 210 covers the entire surface of the emitter layer 106 and the base electrode 112. Further, the mask pattern 209 is also formed (filled) directly under the base electrode 112 and the base pad electrode 112a which are voids, and prevents the base layer 105 and the second collector layer 104 from being etched.
  • the first collector forming layer 203 and the collector contact forming layer 202 are etched by the etching process using the mask pattern 210 as a mask, and the first collector layer 103 and the collector contact layer 102 are formed as shown in FIGS. 2O and 2P.
  • the first collector cambium 203 can be etched with a hydrochloric acid-based etchant.
  • the collector contact forming layer 202 can be etched with a citric acid-based etchant in the same manner as the second collector forming layer 204. In this etching process, the first collector layer 103 has almost the same area as the second collector layer 104 with almost no side etching, but the area of the collector contact layer 102 is smaller than that of the first collector layer 103. ..
  • the collector electrode forming layer 201 is patterned by a known lithography technique and etching technique to form the collector electrode 111 as shown in FIGS. 1A and 1B.
  • the first collector layer composed of InP, the second collector layer thinner than the first collector layer composed of InGaAs, and the base layer composed of GaAsSb or InGaAsSb are used.
  • the present invention is not limited to the embodiments described above, and many modifications and combinations can be carried out by a person having ordinary knowledge in the art within the technical idea of the present invention. That is clear.
  • the above mentioned in detail the npn-type InP / GaAsSb-based HBT on the SiC heat dissipation substrate, which is promising for realizing an ultra-high-speed integrated circuit, but the same effect can be obtained on other HBTs, specifically, the InP substrate. It is also effective for InP / GaAsSb-based HBTs formed in.

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Abstract

第１コレクタ層（１０３）は、Ｓｉを低濃度にドーピングしたｎ型のＩｎＰ（ｎ－ＩｎＰ）から構成されている。第２コレクタ層（１０４）は、ノンドープのＩｎＧａＡｓから構成されている。ベース層（１０５）は、Ｃを高濃度にドーピングしたｐ型のＧａＡｓＳｂ（ｐ+－ＧａＡｓＳｂ）から構成されている。エミッタ層（１０６）は、ベース層（１０５）とは異なる化合物半導体から構成され、平面視でベース層（１０５）より小さい面積を有する。エミッタ層（１０６）は、例えば、Ｓｉを低濃度にドーピングしたｎ型のＩｎＰ（ｎ－ＩｎＰ）から構成することができる。

Description

ヘテロ接合バイポーラトランジスタおよびその製造方法
　本発明は、ヘテロ接合バイポーラトランジスタおよびその製造方法に関する。
　ベース層をガリウムヒ素アンチモン（ＧａＡｓＳｂ）から構成し、コレクタ層をインジウムリン（ＩｎＰ）から構成したダブルヘテロ接合バイポーラトランジスタ（ＤＨＢＴ）は、ベース層からコレクタ層に対して伝導帯障壁が存在しないＴｙｐｅ－ＩＩ型のバンドラインナップを示し、高い注入電流密度と絶縁破壊耐圧が得られる。すなわち、上述したダブルヘテロ接合バイポーラトランジスタは、高速・高出力化に優れるという特徴を有している。近年では、ヘテロ接合バイポーラトランジスタのさらに高速・高出力化に向けて、２０ｍＡ／μｍ2を超える高電流密度化が進められている。
　一方で、単純に高電流密度化するだけでは、素子温度上昇に伴うヘテロ接合バイポーラトランジスタの信頼性低下や電流利得低下といった問題を生じさせる。この問題の解消のため、ＩｎＰよりも熱伝導率に優れたシリコン（Ｓｉ）などによる放熱基板上に、上述したようなヘテロ接合バイポーラトランジスタを形成する技術が提案されている（非特許文献１）。
　以下、ＤＨＢＴについて、図３Ａ、図３Ｂを用いて説明する。このＤＨＢＴは、放熱性に優れたＳｉからなる基板３０１の上に、ｎ型不純物が低濃度に添加された化合物半導体（例えばＩｎＰ）からなるコレクタ層３０２、ｐ型不純物が高濃度に添加された化合物半導体（例えばＧａＡｓＳｂ）からなるベース層３０３、ｎ型不純物が低濃度に添加された化合物半導体（例えばＩｎＡｌＡｓ）からなるエミッタ層３０４を備える。また、コレクタ層３０２の下には、金属から構成されたコレクタ電極３１１が形成されている。
　なお、この種のＤＨＢＴでは、コレクタ層３０２，ベース層３０３，エミッタ層３０４を含む素子部は、平面視で第１方向の長さが、第１方向と垂直な第２方向の長さより長い矩形（平面形状）とされている。図３Ａは、第１方向に垂直な面の断面を示し、図３Ｂは、第２方向に垂直な面の断面を示している。
　また、エミッタ層３０４の周囲のベース層３０３の上には、ベース電極３１２が形成されている。また、エミッタ層３０４の上には、ｎ型不純物が高濃度に添加された化合物半導体（例えばＩｎＧａＡｓ）からなるエミッタキャップ層３０５を介し、エミッタ電極３１３が形成されている。
　この例では、コレクタ電極３１１は、エミッタ層３０４からコレクタ層３０２までの化合物半導体の層と基板３０１とを、機械的に接合する際の接着層としての機能も有する。
　また、ベース電極３１２は、ベース抵抗を低減するために、エミッタ外周部を囲うように形成されている。加えて、図３Ｂに示すように、第１方向においては、エミッタ両脇に形成されたベース電極３１２の一方のベースパッド電極３１２ａは、上層配線との接続のため、他の領域のベース電極３１２より平面視で第１方向に幅が広く形成され、パッド部として機能する。ベースパッド電極３１２ａは、典型的には、第１方向の幅が、ベース電極３１２より１μｍ程度長い。
　上述した構成としたＤＨＢＴは、コレクタ層３０２の直下が、ＩｎＰ系材料よりも熱伝導率が高いコレクタ電極３１１および基板３０１で構成されるため、ＩｎＰ基板上に形成されたＤＨＢＴと比較して基板裏面の方向への放熱性が向上する。この結果、上記のＤＨＢＴは、素子温度上昇による信頼性低下を抑制しつつ、注入電流密度を増加させることができ、さらに高速化・高出力化が可能となる。
A. Thiam et al., "InP HBT Thermal Management by Transferring to High Thermal Conductivity Silicon Substrate", IEEE Electron Device Letters, vol. 35, no. 10, pp. 1010-1012, 2014.
　上述した従来のＤＨＢＴの高周波特性をさらに効果的に向上させるためには、高電流密度化と合わせて、平面視におけるベース層およびコレクタ層の面積を縮小し、ベース・コレクタ寄生容量を削減することが望ましい。しかしながら、このような構成とすることには、下記に説明するように上記ＤＨＢＴの構造に固有の課題が存在する。
　まず、ベース層およびコレクタ層は、一般的に、ベース層上に形成されたベース電極をマスクとして、ベース形成層およびコレクタ形成層の不要な領域をエッチングにより除去することで自己整合的に形成される。従って、ベース層およびコレクタ層の平面視の面積を縮小するためには、同時に、ベース電極の面積も小さくする（断面からみればベース電極の幅を狭くする）必要がある。
　一方で、単純にベース電極の面積を小さくすると、ベース電極抵抗が増大し寄生容量削減による高周波特性の向上効果を制限してしまう。そこで、ベース電極抵抗を維持するためにベース電極をより厚くすることが望ましいが、この場合、ベース電極とエミッタ電極との間が短絡する危険性が増大する。あるいは、パターニングにおいて必要なレジストの層厚（典型的にはベース電極厚より数割厚い必要がある）が厚くなってしまい、パターニングそのものが困難となり歩留まりが低下するといった懸念が生じる。
　以上のことから、他の特性や歩留まりとのトレードオフなく最大限の高周波特性向上効果を得るためには、ベース電極面積は縮小せずに、ベース層およびコレクタ層の面積だけを縮小できることが望ましい。
　しかしながら、前述したＤＨＢＴにおいて、ベース層およびコレクタ層の面積を、ベース電極面積より制御性よく小さくすることは極めて困難である。一般的に、ベース層およびコレクタ層の面積を縮小するための最も単純な方法は、ベース層をエッチングにより形成する際に、基板の面方向である横方向にもエッチングすることである。しかしながら、典型的なクエン酸を主成分とするエッチャントによりＧａＡｓＳｂからなるベース層をウエットエッチングしても、深さ方向（＜１００＞方向）にはエッチングされるものの、横方向（＜０１０＞や＜００１＞方向）には、ほとんどエッチングすることができないという材料特有の課題がある。
　他の方法として、ＩｎＰからなるコレクタ層をサイドエッチングした上で、ベース層を改めてエッチングする方法も考えられる。しかしながら、ＩｎＰの典型的な塩酸系エッチャントでは、基板平面に対して斜め４５°方向（＜０１１＞、＜０１－１＞、＜０－１１＞、＜０－１－１＞方向）のエッチングレートが、横方向に対して非常に早いという特徴があり、形状制御が非常に困難となる。
　他の方法として、精密にサイドエッチング可能な何らかの層を、コレクタ層とコレクタ電極との界面に挿入し、改めてＩｎＰからなるコレクタ層とＧａＡｓＳｂからなるベース層をエッチングしてベース層の面積およびコレクタ層の面積を削減するようにしても、結局、上記のＩｎＰコレクタ層の斜め方向のエッチング制御が困難であることから、ベース層とコレクタ層の面積を精密に制御することは困難である。
　原理的には、上記のエッチャントを異なるものに変更することも方法の一つとして挙げられるものの、ベース層およびコレクタ層のウエットエッチングに求められる様々な要素（エッチングレート、材料選択比、垂直性の高い断面形状、エッチャントの経時安定性）を、高いレベルで実現する新規エッチャントを得ることが困難であることは言うまでもない。
　以上、説明したように、前述したＤＨＢＴにおいて、ベース電極の抵抗増大や、素子製造の歩留まりを低減することなく、ベース・コレクタ寄生容量を低減し、高周波特性を向上させることは困難であるという問題がある。
　本発明は、以上のような問題点を解消するためになされたものであり、ベース層をＧａＡｓＳｂから構成し、コレクタ層をＩｎＰから構成したＤＨＢＴにおいて、ベース電極の抵抗を増大させることなく、また、素子製造の歩留まりを低減することなく、ベース・コレクタ寄生容量を低減し、高周波特性を向上させることを目的とする。
　本発明に係るヘテロ接合バイポーラトランジスタは、基板の上に形成されたコレクタ電極と、コレクタ電極の上に形成されて、ＩｎＰから構成された第１コレクタ層と、第１コレクタ層の上に形成されて、ＩｎＧａＡｓから構成され、第１コレクタ層より薄い第２コレクタ層と、第２コレクタ層の上に形成されたＧａＡｓＳｂまたはＩｎＧａＡｓＳｂから構成されたベース層と、ベース層の上に形成されて、ベース層とは異なる化合物半導体から構成され、平面視でベース層より小さい面積を有するエミッタ層と、ベース層の上に形成され、エミッタ層の周囲のベース層に接触している部分と、ベース層に接触することなく平面視でエミッタ層より離れる方向に延在する部分とを有するベース電極と、エミッタ層の上に形成されたエミッタ電極とを備える。
　上記ヘテロ接合バイポーラトランジスタの一構成例において、コレクタ電極と第１コレクタ層との間に形成されて、ＩｎＧａＡｓから構成され、平面視で第１コレクタ層より小さい面積を有するコレクタコンタクト層をさらに備える。
　上記ヘテロ接合バイポーラトランジスタの一構成例において、コレクタコンタクト層と第１コレクタ層との間に形成されて、ＩｎＰから構成された第３コレクタ層をさらに備える。
　また、本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、基板の上にコレクタ電極形成層を形成する第１工程と、コレクタ電極形成層の上に、ＩｎＰから構成された第１コレクタ形成層、ＩｎＧａＡｓから構成されて第１コレクタ形成層より薄い第２コレクタ形成層、ＧａＡｓＳｂまたはＩｎＧａＡｓＳｂから構成されたベース形成層、ベース形成層とは異なる化合物半導体から構成されたエミッタ形成層を順次に形成する第２工程と、エミッタ形成層の上にエミッタ電極を形成する第３工程と、エミッタ形成層をパターニングしてエミッタ層を形成する第４工程と、エミッタ層の周囲のベース形成層の上にベース電極を形成する第５工程と、マスクパターンを用い、かつ第１コレクタ形成層に対する選択的なエッチング処理により、ベース層および第２コレクタ層を形成する第６工程と、ベース層および第２コレクタ層の側面を覆うマスクパターンを用い、第１コレクタ形成層をエッチング処理して、第１コレクタ層を形成する第７工程と、コレクタ電極形成層よりコレクタ電極を形成する第８工程とを備え、エミッタ層は、平面視でベース層より小さい面積に形成し、ベース電極は、エミッタ層の周囲のベース層に接触している部分と、ベース層に接することなく平面視でエミッタ層より離れる方向に延在する部分とを有する形状に形成する。
　上記バイポーラトランジスタの製造方法の一構成例において、第６工程は、ベース形成層および第２コレクタ形成層のみを選択的にエッチングしてベース層および第２コレクタ層を形成する。
　上記ヘテロ接合バイポーラトランジスタの製造方法の一構成例において、コレクタ電極と第１コレクタ層との間に、ＩｎＧａＡｓから構成され、平面視で第１コレクタ層より小さい面積を有するコレクタコンタクト層を形成する工程をさらに備える。
　上記ヘテロ接合バイポーラトランジスタの製造方法の一構成例において、コレクタコンタクト層と第１コレクタ層との間に、ＩｎＰから構成された第３コレクタ層を形成する工程をさらに備える。
　以上説明したことにより、本発明によれば、ベース層をＧａＡｓＳｂから構成し、コレクタ層をＩｎＰから構成したＤＨＢＴにおいて、ベース電極の抵抗を増大させることなく、また、素子製造の歩留まりを低減することなく、ベース・コレクタ寄生容量が低減し、高周波特性が向上する。
図１Ａは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタを示す断面図である。 図１Ｂは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタを示す断面図である。 図２Ａは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｂは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｃは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｄは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｅは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｆは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｇは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｈは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｉは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｊは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｋは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｌは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｍは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｎは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｏは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｐは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の状態を示す断面図である。 図３Ａは、一般的なダブルヘテロ接合バイポーラトランジスタを示す断面図である。 図３Ｂは、一般的なダブルヘテロ接合バイポーラトランジスタを示す断面図である。
　以下、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタについて図１を参照して説明する。
　このヘテロ接合バイポーラトランジスタは、基板１０１の上に形成された金属からなるコレクタ電極１１１と、コレクタ電極１１１の上に形成された第１コレクタ層１０３と、第１コレクタ層１０３の上に形成された第２コレクタ層１０４と、第２コレクタ層１０４の上に形成されたベース層１０５と、ベース層１０５の上に形成されたエミッタ層１０６と、エミッタ層１０６の上に形成されたエミッタキャップ層１０７とを備える。また、コレクタ電極１１１と第１コレクタ層１０３との間に形成されたコレクタコンタクト層１０２を備える。
　基板１０１は、ＩｎＰよりも熱伝導率が高い材料から構成することが好ましく、例えば、ＳｉＣ、単結晶Ｓｉ、ＡｌＮ、ダイヤモンドなどから構成することができる。
　第１コレクタ層１０３は、Ｓｉを低濃度にドーピングしたｎ型のＩｎＰ（ｎ－ＩｎＰ）から構成されている。第２コレクタ層１０４は、ノンドープのＩｎＧａＡｓあるいはＳｉを低濃度ドーピングしたｎ型のＩｎＧａＡｓ（ｎ－ＩｎＧａＡｓ）から構成されている。ベース層１０５は、Ｃを高濃度にドーピングしたｐ型のＧａＡｓＳｂ（ｐ+－ＧａＡｓＳｂ）から構成されている。ベース層１０５は、Ｃを高濃度にドーピングしたｐ型のＩｎＧａＡｓＳｂ（ｐ+－ＩｎＧａＡｓＳｂ）から構成することもできる。
　エミッタ層１０６は、ベース層１０５とは異なる化合物半導体から構成され、平面視でベース層１０５より小さい面積を有する。エミッタ層１０６は、例えば、Ｓｉを低濃度にドーピングしたｎ型のＩｎＰ（ｎ－ＩｎＰ）から構成することができる。エミッタキャップ層１０７は、Ｓｉを高濃度にドーピングしたｎ型のＩｎＧａＡｓ（ｎ+－ＩｎＧａＡｓ）から構成されている。コレクタコンタクト層１０２は、ＩｎＧａＡｓから構成され、平面視で第１コレクタ層１０３より小さい面積を有する。
　これらのＩＩＩ－Ｖ属化合物半導体の各層は、主表面の面方位を（１００）面として形成されている。
　また、実施の形態に係るヘテロ接合バイポーラトランジスタは、エミッタ層１０６の周囲のベース層１０５の上に形成されたベース電極１１２と、エミッタ層１０６の上に形成されたエミッタ電極１１３とを備える。ベース電極１１２は、エミッタ層１０６の周囲のベース層１０５に接触している部分と、ベース層１０５に接触することなく平面視でエミッタ層１０６より離れる方向に延在する部分とを有する。また、ベース電極１１２は、ベースパッド電極１１２ａを有する。ベースパッド電極１１２ａは、上層配線との接続のため、他の領域のベース電極１１２より平面視で第１方向に幅が広く形成され、パッド部として機能する。ベースパッド電極１１２ａは、典型的には、第１方向の幅が、ベース電極１１２より１μｍ程度長い。図１Ｂでは、紙面右側にベースパッド電極１１２ａが形成されている状態を示している。
　また、このヘテロ接合バイポーラトランジスタは、エミッタ層１０６、エミッタキャップ層１０７の側面を覆う絶縁層１０８を備える。絶縁層１０８は、エミッタキャップ層１０７の側の一部のエミッタ電極１１３の側面も覆って形成されている。また、絶縁層１０８は、基板１０１の面方向において、エミッタ層１０６、エミッタキャップ層１０７と、ベース電極１１２との間を埋めるように形成されている。また、絶縁層１０８は、ベース電極１１２の上面を覆って形成されている。絶縁層１０８は、例えば、酸化シリコンや窒化シリコンから構成されている。
　実施の形態によれば、後述する製造方法に示す通り、適切に制御可能な速度でサイドエッチング可能な極めて薄い第２コレクタ層１０４をベース層１０５と第１コレクタ層１０３との間に挿入することで、ベース層１０５の形成時に、ベース層１０５とする層を擬似的にサイドエッチングすることが可能となる。より詳細に説明すると、まず、第２コレクタ層１０４とするＩｎＧａＡｓの層がサイドエッチングされることで、ＩｎＧａＡｓの層と接しているＧａＡｓＳｂの層（ベース層１０５）の（１００）面が露出する。このＧａＡｓＳｂの（１００）面は、クエン酸でエッチングされるので、結果的に第２コレクタ層１０４とするＩｎＧａＡｓの層のサイドエッチングに追従する形で、ＧａＡｓＳｂの層（ベース層１０５）のサイドエッチングが進行する。
　また、第２コレクタ層１０４をマスクとして第１コレクタ層１０３を形成し、第１コレクタ層１０３をマスクとしてコレクタコンタクト層１０２を形成することで、平面視において、ベース電極１１２の最外周からなる面積よりもベース層１０５の面積が小さく、かつベース層１０５の面積よりも第２コレクタ層１０４の面積が小さく、かつ第１コレクタ層１０３の面積よりもコレクタコンタクト層１０２の面積を小さくすることができる。これにより、ベース電極１１２とコレクタ電極１１１との間の大部分の領域において、比誘電率が高い化合物半導体が占める割合を少なくすることができる、すなわちベース・コレクタ寄生容量を削減することができる。
　なお、第１コレクタ層１０３とコレクタコンタクト層１０２との間に、高濃度にｎ型不純物を添加したＩｎＰからなる第３コレクタ層を挿入して、第１コレクタ層１０３と同時形成しても良い。これにより、ベース電極１１２とコレクタ電極１１１との間隔を拡張できるので、さらに効果的にベース・コレクタ寄生容量を低減することができる。
　また、第２コレクタ層１０４から第１コレクタ層１０３への伝導帯端をみると、０．２ｅＶ程度のポテンシャル障壁が存在するが、第２コレクタ層１０４を十分に薄くすることで、ベース層１０５から第２コレクタ層１０４に注入された高エネルギーを有する電子が、第２コレクタ層１０４の中でエネルギー緩和することなく（ポテンシャル障壁に阻害されることなく）、第１コレクタ層１０３へ到達することができるため、電流ブロッキング効果を抑制することができる。
　以上示したように、実施の形態に係るヘテロ接合バイポーラトランジスタによれば、ベース電極抵抗を増大することなく、ベース・コレクタ寄生容量を削減でき、素子を高速化することができる。
　以下、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法について図２Ａ～図２Ｐを参照して説明する。
　まず、図２Ａに示すように、基板１０１の上に、金属からなるコレクタ電極形成層２０１を形成する（第１工程）。次に、コレクタ電極形成層２０１の上に、コレクタコンタクト形成層２０２、第１コレクタ形成層２０３、第２コレクタ形成層２０４、ベース形成層２０５、エミッタ形成層２０６、エミッタキャップ形成層２０７がこれらの順に積層された状態とする（第１工程）。
　例えば、コレクタコンタクト形成層２０２は、ＩｎＧａＡｓから構成し、第１コレクタ形成層２０３は、Ｓｉを低濃度にドーピングしたｎ－ＩｎＰから構成し、第２コレクタ形成層２０４は、ノンドープのＩｎＧａＡｓあるいはＳｉを低濃度ドーピングしたｎ－ＩｎＧａＡｓから構成する。また、ベース形成層２０５は、Ｃを高濃度にドーピングしたｐ+－ＧａＡｓＳｂ、またはＣを高濃度にドーピングしたｐ+－ＩｎＧａＡｓＳｂから構成し、エミッタ形成層２０６は、例えば、Ｓｉを低濃度にドーピングしたｎ－ＩｎＰから構成し、エミッタキャップ形成層２０７は、Ｓｉを高濃度にドーピングしたｎ+－ＩｎＧａＡｓから構成する。
　例えば、まず、ＩｎＧａＡｓに基板平面方向の格子定数が格子整合するＩｎＰからなる成長基板を用意する。成長基板は、主表面の面方位を（１００）面とする。この成長基板の上に、エミッタキャップ形成層２０７、エミッタ形成層２０６、ベース形成層２０５、第２コレクタ形成層２０４、第１コレクタ形成層２０３、コレクタコンタクト形成層２０２を既知のエピタキシャル成長技術を用いて結晶成長して形成する。
　次に、成長基板の上に成長させたコレクタコンタクト形成層２０２と基板１０１とを、金属からなるコレクタ電極形成層２０１を接着層とし、既知の基板接合技術を用いて接合する。この後、成長基板をエッチングなどにより除去すれば、コレクタ電極形成層２０１の上に、上述した各半導体の層が形成できる。
　ところで、発明の効果を高めるために、第１コレクタ形成層２０３とコレクタコンタクト形成層２０２との間に高濃度（＞１×１０19ｃｍ-3）のＳｉを添加したＩｎＰからなる第３コレクタ形成層を挿入しても良い。コレクタコンタクト層の厚さや第３コレクタ層の厚さを増やすほど、ベース電極とコレクタ電極との間隔を広げることができるため、さらにベース・コレクタ寄生容量を低減することができる。ただし、コレクタコンタクト層の厚さや第３コレクタ層の厚さはコレクタ寄生抵抗やコレクタ熱抵抗を考慮して適切に設定する必要がある。
　ここで、第２コレクタ形成層２０４の厚さは、本ヘテロ接合バイポーラトランジスタの製造や電気的特性に影響を及ぼすため注意が必要である。例えば、第２コレクタ形成層２０４を薄くしすぎると、第２コレクタ形成層２０４のエッチング加工により生じるベース電極１１２と第１コレクタ形成層２０３との空隙にエッチャントが浸透しづらくなる。この結果、前述したサイドエッチングが困難になってしまう。逆に、第２コレクタ形成層２０４を厚くしすぎると、ベース層１０５から注入された電子が、第２コレクタ層１０４中でエネルギー緩和してしまう。
　この状態では、第２コレクタ層１０４と第１コレクタ層１０３との界面で生じるポテンシャル障壁の影響を受けることで、第１コレクタ層１０３への電流注入が阻害される恐れがある。従って、ベース層１０５と第２コレクタ層１０４との界面での電子速度や、第２コレクタ層１０４中の緩和時間を考慮して、電流ブロッキングを抑制できる適切な厚さを第２コレクタ形成層２０４に設定することが重要である。また、第２コレクタ層１０４に対して、１×１０18～１０19ｃｍ-3のｎ型不純物をドーピングすることで、ベース層１０５と第２コレクタ層１０４との界面における伝導帯端からみた第２コレクタ層１０４と第１コレクタ層１０３との界面の伝導帯端を引き下げることで、電流ブロッキングの抑制を図ることも可能である。
　次に、図２Ｂに示すように、エミッタキャップ形成層２０７の上に、エミッタ電極１１３を形成する（第３工程）。例えば、真空蒸着法やスパッタ法といった既知の堆積法により所定の金属を堆積して金属層を形成する。次いで、この金属層を、公知のリソグラフィ技術とドライエッチング技術を用いてパターニングすることで、エミッタ電極１１３を形成する。エミッタ電極１１３は、平面視で第１方向の長さが第１方向と垂直な第２方向の長さより長い平面形状（矩形）に形成する。
　次に、エミッタ電極１１３をマスクとしてエミッタキャップ形成層２０７を、公知のドライエッチングあるいはウエットエッチングなどによりパターニングすることで、図２Ｃに示すように、エミッタキャップ層１０７を形成する。この例では、エミッタキャップ層１０７を、エミッタ電極１１３と同じ面積に形成している。引き続き、エミッタ電極１１３をマスクとしてエミッタ形成層２０６を、公知のドライエッチングあるいはウエットエッチングなどによりパターニングすることで、図２Ｃに示すように、エミッタ層１０６を形成する（第４工程）。
　次に、図２Ｄ、図２Ｅに示すように、エミッタ層１０６の周囲のベース形成層２０５の上にベース電極１１２を形成する（第５工程）。ベース電極１１２は、例えば、公知の真空蒸着法およびリフトオフ法により形成することができる。ベース電極１１２は、後述することにより形成されるベース層１０５の上に接触している部分と、平面視でエミッタ層１０６より離れる方向にベース層１０５より延在する部分とを有する形状に形成する。
　また、ベース電極１１２は、第２方向に垂直な断面において、少なくとも片側のベース電極１１２は他に比べて幅広くする。
　また、ベース電極１１２は、ベースパッド電極１１２ａを備える状態に形成する。ベースパッド電極１１２ａは、上層配線との接続のため、他の領域のベース電極１１２より平面視で第１方向に幅を広く形成する。ベースパッド電極１１２ａは、典型的には、第１方向の幅が、ベース電極１１２より１μｍ程度長い。ベースパッド電極１１２ａは、上層配線と接続するための領域であり、この第１方向の幅は、リソグラフィの解像度や配線抵抗などを考慮の上で所望の寸法とすればよい。
　次に、図２Ｆ、図２Ｇに示すように、絶縁層１０８を形成する。絶縁層１０８は、公知のスパッタ法や化学気相堆積（ＣＶＤ）法などの堆積法により堆積したＳｉＯ2、ＳｉＮ、ＳｉＯＮなどの絶縁材料から形成することができる。また、絶縁層１０８は、例えば、ベンゾシクロブテン、Ａｌ2Ｏ3から構成することもできる。絶縁層１０８、ベース層１０５および第２コレクタ層１０４などを形成した後に、ベース電極１１２の機械強度を補強する（あるいは、ベース電極１１２がたわみコレクタ電極１１１と接触することを抑制する）役割を有している。絶縁層１０８の厚さは、加工性や機械強度を鑑みて決定すればよく、絶縁材料によるものの、少なくとも１００ｎｍ程度あれば問題は生じない。
　次に、公知のリソグラフィ技術により、図２Ｈ、図２Ｉに示すように、マスクパターン２０８を形成する。マスクパターン２０８により、ベースパッド電極１１２ａ以外の領域を被覆する。
　次に、マスクパターン２０８をマスクとし、かつ第１コレクタ形成層２０３に対する選択的なエッチング処理により、図２Ｊに示すように、一部のベース層２０５ａおよび第２コレクタ層２０４ａを形成する（第６工程）。この工程では、上記選択的なエッチング処理により、ベース形成層２０５および第２コレクタ形成層２０４のみを選択的にエッチングして、一部のベース層２０５ａおよび第２コレクタ層２０４ａを形成する。
　例えば、クエン酸を主成分とするエッチャントを用いて、ベースパッド電極１１２ａ直下のベース形成層２０５と第２コレクタ形成層２０４をエッチングにより除去する。ＩｎＧａＡｓに関しては、＜１００＞方向（基板１０１に垂直な方向）だけでなく、＜０１０＞や＜００１＞方向（基板１０１の平面に平行な方向）に関しても、クエン酸でエッチングされ、すなわちサイドエッチングされる。第２コレクタ形成層２０４のサイドエッチングが進むと、ベース形成層２０５の（１００）面（第２コレクタ形成層２０４と接する面）が露出し、この露出面を起点としてベース形成層２０５のサイドエッチングが進行する。ＩｎＧａＡｓのサイドエッチングレートは、エッチャントの温度や濃度によって制御可能であり、典型的には数ｎｍ毎秒と遅く、サイドエッチング量を時間で精密に制御可能である。
　次に、マスクパターン２０８を除去した後、公知のリソグラフィ技術により、図２Ｋ、図２Ｌに示すように、新たにマスクパターン２０９を形成する。マスクパターン２０９は、エミッタ層１０６およびベース電極１１２の全面を被覆する。また、マスクパターン２０９は、空隙となったベースパッド電極１１２ａの直下にも形成（充填）され、後述するベース層１０５および第２コレクタ層１０４を形成する際に、既にサイドエッチングされたベースパッド電極１１２ａ直下のベース層２０５ａや第２コレクタ層２０４ａが過剰にエッチングされることを防ぐことができる。
　次に、マスクパターン２０９をマスクとした選択的なエッチング処理により、ベース層２０５ａおよび第２コレクタ層２０４ａをエッチングし、図２Ｍ、図２Ｎに示すように、ベース層１０５、第２コレクタ層１０４を形成する（第６工程）。上記選択的なエッチング処理により、ベース層２０５ａおよび第２コレクタ層２０４ａのみを選択的にエッチングして、ベース層１０５および第２コレクタ層１０４を形成する。この工程では、例えば、ベースパッド電極１１２ａの直下をエッチングした場合と同様に、例えば、クエン酸を主成分とするエッチャントを用いて、ベース層２０５ａおよび第２コレクタ層２０４ａを所望の時間エッチングすればよい。ベース層２０５ａを過剰にサイドエッチングすると、ベース電極１１２とベース層１０５が接する面積が過小となり、ベースコンタクト抵抗が増大してしまう。このため、ベース層１０５を形成するためのサイドエッチング量は、ベースコンタクト抵抗を考慮して適切に設定する。
　次に、マスクパターン２０９を除去した後、公知のリソグラフィ技術により、図２Ｏ、図２Ｐに示すように、新たにマスクパターン２１０を形成する。マスクパターン２１０は、エミッタ層１０６およびベース電極１１２の全面を被覆する。また、マスクパターン２０９は、空隙となったベース電極１１２，ベースパッド電極１１２ａの直下にも形成（充填）され、ベース層１０５、第２コレクタ層１０４がエッチングされるのを防ぐ。
　引き続き、マスクパターン２１０をマスクとしたエッチング処理により、第１コレクタ形成層２０３、コレクタコンタクト形成層２０２をエッチングし、図２Ｏ、図２Ｐに示すように、第１コレクタ層１０３、コレクタコンタクト層１０２を形成する。例えば、第１コレクタ形成層２０３は、塩酸系エッチャントによりエッチングすることができる。また、コレクタコンタクト形成層２０２は、第２コレクタ形成層２０４と同様に、クエン酸系のエッチャントによりエッチングすることができる。このエッチング処理では、第１コレクタ層１０３は、ほとんどサイドエッチングが入らず、第２コレクタ層１０４とほぼ同等の面積となるが、コレクタコンタクト層１０２の面積は、第１コレクタ層１０３よりも小さくなる。
　最後に、コレクタ電極形成層２０１を、公知のリソグラフィ技術、およびエッチング技術によりパターニングすることで、図１Ａ、図１Ｂに示すように、コレクタ電極１１１を形成する。
　以上に説明したように、本発明では、ＩｎＰから構成された第１コレクタ層と、ＩｎＧａＡｓから構成された第１コレクタ層より薄い第２コレクタ層と、ＧａＡｓＳｂまたはＩｎＧａＡｓＳｂから構成されたベース層と、平面視でベース層より小さい面積を有するエミッタ層と、エミッタ層の周囲のベース層の上に形成され、ベース層の上に接触している部分と、平面視でエミッタ層より離れる方向にベース層より延在する部分とを有するベース電極とを備えるようにした。この結果、本発明によれば、ベース電極の抵抗を増大させることなく、また、素子製造の歩留まりを低減することなく、ベース・コレクタ寄生容量を低減し、高周波特性を向上させることができる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では　超高速集積回路を実現する上で有望なＳｉＣ放熱基板上のｎｐｎ型ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴについて詳細に述べたが、同様な効果は、他のＨＢＴ、具体的にはＩｎＰ基板上に形成されたＩｎＰ／ＧａＡｓＳｂ系ＨＢＴに対しても有効である。
　１０１…基板、１０２…コレクタコンタクト層、１０３…第１コレクタ層、１０４…第２コレクタ層、１０５…ベース層、１０６…エミッタ層、１０７…エミッタキャップ層、１０８…絶縁層、１１１…コレクタ電極、１１２…ベース電極、１１２ａ…ベースパッド電極、１１３…エミッタ電極。

Claims (7)

  1. 　基板の上に形成されたコレクタ電極と、
    　前記コレクタ電極の上に形成されて、ＩｎＰから構成された第１コレクタ層と、
    　前記第１コレクタ層の上に形成されて、ＩｎＧａＡｓから構成され、前記第１コレクタ層より薄い第２コレクタ層と、
    　前記第２コレクタ層の上に形成されたＧａＡｓＳｂまたはＩｎＧａＡｓＳｂから構成されたベース層と、
    　前記ベース層の上に形成されて、前記ベース層とは異なる化合物半導体から構成され、平面視で前記ベース層より小さい面積を有するエミッタ層と、
    　前記ベース層の上に形成され、前記エミッタ層の周囲の前記ベース層に接触している部分と、前記ベース層に接触することなく平面視で前記エミッタ層より離れる方向に延在する部分とを有するベース電極と、
    　前記エミッタ層の上に形成されたエミッタ電極と
    　を備えるヘテロ接合バイポーラトランジスタ。
  2. 　請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
    　前記コレクタ電極と前記第１コレクタ層との間に形成されて、ＩｎＧａＡｓから構成され、平面視で前記第１コレクタ層より小さい面積を有するコレクタコンタクト層をさらに備えることを特徴とするヘテロ接合バイポーラトランジスタ。
  3. 　請求項２記載のヘテロ接合バイポーラトランジスタにおいて、
    　前記コレクタコンタクト層と前記第１コレクタ層との間に形成されて、ＩｎＰから構成された第３コレクタ層をさらに備えることを特徴とするヘテロ接合バイポーラトランジスタ。
  4. 　基板の上にコレクタ電極形成層を形成する第１工程と、
    　前記コレクタ電極形成層の上に、ＩｎＰから構成された第１コレクタ形成層、ＩｎＧａＡｓから構成されて前記第１コレクタ形成層より薄い第２コレクタ形成層、ＧａＡｓＳｂまたはＩｎＧａＡｓＳｂから構成されたベース形成層、前記ベース形成層とは異なる化合物半導体から構成されたエミッタ形成層を順次に形成する第２工程と、
    　前記エミッタ形成層の上にエミッタ電極を形成する第３工程と、
    　前記エミッタ形成層をパターニングしてエミッタ層を形成する第４工程と、
    　前記エミッタ層の周囲の前記ベース形成層の上にベース電極を形成する第５工程と、
    　マスクパターンを用い、かつ前記第１コレクタ形成層に対する選択的なエッチング処理により、ベース層および第２コレクタ層を形成する第６工程と、
    　前記ベース層および前記第２コレクタ層の側面を覆うマスクパターンを用い、前記第１コレクタ形成層をエッチング処理して、第１コレクタ層を形成する第７工程と、
    　前記コレクタ電極形成層よりコレクタ電極を形成する第８工程と
    　を備え、
    　前記エミッタ層は、平面視で前記ベース層より小さい面積に形成し、
    　前記ベース電極は、前記エミッタ層の周囲の前記ベース層に接触している部分と、前記ベース層に接することなく平面視で前記エミッタ層より離れる方向に延在する部分とを有する形状に形成する
    　ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
  5. 　請求億４記載のヘテロ接合バイポーラトランジスタの製造方法において、
    　前記第６工程は、前記ベース形成層および前記第２コレクタ形成層のみを選択的にエッチングして前記ベース層および前記第２コレクタ層を形成する
    　ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
  6. 　請求項４または５記載のヘテロ接合バイポーラトランジスタの製造方法において、
    　前記コレクタ電極と前記第１コレクタ層との間に、ＩｎＧａＡｓから構成され、平面視で前記第１コレクタ層より小さい面積を有するコレクタコンタクト層を形成する工程をさらに備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
  7. 　請求項６記載のヘテロ接合バイポーラトランジスタの製造方法において、
    　前記コレクタコンタクト層と前記第１コレクタ層との間に、ＩｎＰから構成された第３コレクタ層を形成する工程をさらに備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
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