WO2020241108A1 - 固体撮像素子 - Google Patents

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WO2020241108A1
WO2020241108A1 PCT/JP2020/016736 JP2020016736W WO2020241108A1 WO 2020241108 A1 WO2020241108 A1 WO 2020241108A1 JP 2020016736 W JP2020016736 W JP 2020016736W WO 2020241108 A1 WO2020241108 A1 WO 2020241108A1
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弘博 朱
高橋　裕嗣
伸 北野
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H04N25/50—Control of the SSIS exposure
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    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • the present disclosure relates to an asynchronous solid-state image sensor.
  • a synchronous solid-state image sensor that images image data (frames) in synchronization with a synchronization signal such as a vertical synchronization signal has been used in an image pickup device or the like.
  • image data can be acquired only every synchronization signal cycle (for example, 1/60 second), so that faster processing can be performed in fields related to transportation and robots. It becomes difficult to respond when requested. Therefore, an asynchronous solid-state image sensor has been proposed for each pixel address, in which a detection circuit for detecting in real time that the amount of light of the pixel exceeds a threshold value as an address event is provided for each pixel (for example, Patent Document 1). reference.).
  • Such a solid-state image sensor that detects an address event for each pixel is called a DVS (Dynamic Vision Sensor).
  • the above-mentioned asynchronous solid-state image sensor (that is, DVS) can generate and output data at a much higher speed than the synchronous solid-state image sensor. Therefore, for example, in the field of transportation, it is possible to improve safety by executing a process of recognizing an image of a person or an obstacle at high speed.
  • the address event detection circuit has a problem that the number of elements such as transistors is larger than that of the synchronous pixel circuit, and the power consumption is increased.
  • An object of the present disclosure is to provide a solid-state image sensor capable of reducing power consumption.
  • the solid-state imaging device includes a photoelectric conversion element that photoelectrically converts incident light to generate a current, a current-voltage conversion unit that converts the current input from the photoelectric conversion element into a voltage, and the current-voltage conversion unit. It is provided with a plurality of subtraction units which are connected to and subtract the other voltage from one voltage input from the current-voltage conversion unit at different timings.
  • the solid-state imaging device is connected to a plurality of photoelectric conversion elements, each of which photoelectrically converts incident light to generate a current, and one to each of the plurality of photoelectric conversion elements, and is input from the photoelectric conversion element. From a plurality of current-voltage converters that convert the current into a voltage and a first voltage based on one voltage that is connected to the plurality of current-voltage converters and input from each of the current-voltage converters at different timings. It includes a shared subtraction unit that subtracts a second voltage based on the other voltage.
  • FIG. 1 is a block diagram showing a configuration example of an image pickup apparatus 100 according to each embodiment of the present disclosure.
  • the image pickup device 100 includes an image pickup lens 110, a solid-state image sensor 200, a recording unit 120, and a control unit 130.
  • the image pickup device 100 a camera mounted on an industrial robot, an in-vehicle camera, or the like is assumed.
  • the image pickup lens 110 collects the incident light and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 captures image data by photoelectrically converting incident light.
  • the solid-state image sensor 200 executes predetermined signal processing such as image recognition processing on the imaged image data, and stores data indicating the processing result and an address event detection signal in the recording unit 120. It is output via the signal line 209.
  • the recording unit 120 records data from the solid-state image sensor 200.
  • the control unit 130 controls the solid-state image sensor 200 to capture image data.
  • FIG. 2 is a diagram showing an example of a laminated structure of the solid-state image sensor 200.
  • the solid-state imaging device 200 includes a detection chip 202 and a light receiving chip 201 laminated on the detection chip 202.
  • the detection chip 202 and the light receiving chip 201 are electrically connected via a connection portion such as a via. In addition to vias, it can also be connected by Cu-Cu bonding or bumps.
  • FIG. 3 is a block diagram showing a configuration example of the solid-state image sensor 200 according to each embodiment of the present disclosure.
  • the solid-state image sensor 200 includes a drive circuit 211, a signal processing unit 212, an arbiter 213, a column ADC 220, and a pixel array unit 300.
  • a plurality of pixels are arranged in a two-dimensional grid pattern in the pixel array unit 300. Further, the pixel array unit 300 is divided into a plurality of pixel blocks, each of which is composed of a predetermined number of pixels.
  • a set of pixels or pixel blocks arranged in the horizontal direction is referred to as a "row”
  • a set of pixels or pixel blocks arranged in a direction perpendicular to the row is referred to as a "column”.
  • Each pixel generates an analog signal with a voltage corresponding to the photocurrent as a pixel signal.
  • each of the pixels detects the presence or absence of an address event depending on whether or not the amount of change in the photocurrent exceeds a predetermined threshold value. Then, when the address event occurs, the pixel block outputs the request to the arbiter.
  • the pixel block is configured to exert a different function for each embodiment. The function of the pixel block will be described later.
  • the drive circuit 211 drives each of the pixels to output a pixel signal to the column ADC 220.
  • the arbiter 213 arbitrates the request from each pixel and transmits the response to the pixel based on the arbitration result.
  • the pixel that receives the response supplies the detection signal indicating the detection result to the drive circuit 211 and the signal processing unit 212.
  • the column ADC 220 converts an analog pixel signal from a row of pixel blocks into a digital signal for each row of pixel blocks.
  • the column ADC 220 supplies a digital signal to the signal processing unit 212.
  • the signal processing unit 212 executes predetermined signal processing such as CDS (Correlated Double Sampling) processing and image recognition processing on the digital signal from the column ADC 220.
  • the signal processing unit 212 supplies the data indicating the processing result and the detection signal to the recording unit 120 via the signal line 209.
  • FIG. 4 is a circuit diagram showing a configuration example of the pixel P in each embodiment of the present disclosure.
  • the pixel array unit 300 has a plurality of pixels P arranged in m rows ⁇ n columns (m and n are natural numbers).
  • the plurality of pixels P are arranged in a pixel array unit 300, for example, in a matrix.
  • the pixel P includes a pixel signal generation unit 320, a light receiving unit 330, and an address event detection unit 4.
  • a vertical signal line VSL is wired for each row of pixels P. Assuming that the number of columns of the pixel P is n (n is a natural number), n vertical signal lines VSL are arranged.
  • the light receiving unit 330 photoelectrically converts the incident light to generate a photocurrent.
  • the light receiving unit 330 supplies an photocurrent to either the pixel signal generation unit 320 or the address event detection unit 4 according to the control of the drive circuit 211.
  • the pixel signal generation unit 320 generates a signal having a voltage corresponding to the photocurrent as a pixel signal SIG.
  • the pixel signal generation unit 320 supplies the generated pixel signal SIG to the column ADC 220 via the vertical signal line VSL.
  • the address event detection unit 4 detects the presence or absence of an address event depending on whether or not the amount of change in the photocurrent from the light receiving unit 330 exceeds a predetermined threshold value.
  • the address event is, for example, an on-event indicating that the amount of change in photocurrent exceeds (exceeds) the upper limit threshold value and an off-event indicating that the amount of change in photocurrent exceeds (below) the lower threshold value. Consists of.
  • the address event detection signal is composed of, for example, one bit indicating an on-event detection result and one bit indicating an off-event detection result.
  • the address event detection unit 4 can also detect only on-events.
  • the address event detection unit 4 supplies the arbiter 213 with a request for transmitting a detection signal. Then, when the response to the request is received from the arbiter 213, the address event detection unit 4 supplies the detection signal to the drive circuit 211 and the signal processing unit 212.
  • the pixel signal generation unit 320 includes a reset transistor 321, an amplification transistor 322, a selection transistor 323, and a floating diffusion layer 324.
  • the light receiving unit 330 is connected to the address event detection unit 4.
  • the light receiving unit 330 includes a transfer transistor 331, an OFG (Over Flow Gate) transistor 332, and a photoelectric conversion element 333.
  • the transfer transistor 331, the OFG transistor 332, and the photoelectric conversion element 333 are arranged for each pixel P.
  • the transfer signal TRG is supplied to the transfer transistor 331 by the drive circuit 211 (see FIG. 3).
  • a control signal OFG is supplied to the OFG transistor 332 by the drive circuit 211.
  • an N-type MOS (Metal-Oxide-Semiconductor) transistor is used as the reset transistor 321 and the amplification transistor 322 and the selection transistor 323, for example.
  • an N-type MOS transistor is used for the transfer transistor 331 and the OFG transistor 332.
  • each of the photoelectric conversion elements 333 is arranged on the light receiving chip 201 (see FIG. 2). All of the elements other than the photoelectric conversion element 333 are arranged on the detection chip 202 (see FIG. 2).
  • the photoelectric conversion element 333 photoelectrically converts the incident light to generate an electric charge.
  • the transfer transistor 331 transfers an electric charge from the corresponding photoelectric conversion element 333 to the floating diffusion layer 324 according to the transfer signal TRG.
  • the OFG transistor 332 supplies the electric signal generated by the corresponding photoelectric conversion element 333 to the address event detection unit 4 according to the control signal OFG.
  • the supplied electric signal is a photocurrent composed of electric charges.
  • the floating diffusion layer 324 accumulates electric charges and generates a voltage according to the amount of the accumulated electric charges.
  • the reset transistor 321 initializes the charge amount of the floating diffusion layer 324 according to the reset signal from the drive circuit 211.
  • the amplification transistor 322 amplifies the voltage of the floating diffusion layer 324.
  • the selection transistor 323 outputs a signal of the amplified voltage as a pixel signal SIG to the column ADC 220 (see FIG. 3) via the vertical signal line VSL according to the selection signal SEL from the drive circuit 211.
  • the drive circuit 211 drives the OFG transistors 332 of all pixels P by the control signal OFG to supply an photocurrent. As a result, the photocurrent of the light receiving unit 330 of the pixel P is supplied to the address event detection unit 4.
  • the drive circuit 211 turns off the OFG transistor 332 of the pixel P and stops the supply of the photocurrent to the address event detection unit 4.
  • the drive circuit 211 drives each transfer transistor 331 in order by the transfer signal TRG to transfer the electric charge to the plankton diffusion layer 324.
  • the pixel signals of the plurality of pixels in the pixel block 310 are sequentially output.
  • the solid-state image sensor 200 outputs only the pixel signal of the pixel P in which the address event is detected to the column ADC 220.
  • the power consumption of the solid-state image sensor 200 and the amount of image processing can be reduced as compared with the case where the pixel signals of all the pixels are output regardless of the presence or absence of the address event.
  • a light emitting device such as a lighting device or a display device installed indoors
  • dynamic lighting pulse lighting or duty lighting
  • these devices have flicker (fine).
  • a light-dark (flicker) phenomenon may occur.
  • the solid-state image sensor is used indoors, the light and darkness caused by this flicker phenomenon may be erroneously detected as an address event. As a result, the solid-state image sensor may reduce the detection accuracy of the address event.
  • the solid-state image sensor according to the present embodiment is characterized in that deterioration in detection accuracy of address events due to the flicker phenomenon can be suppressed.
  • FIG. 5 is a circuit block diagram showing a configuration example of an address event detection unit 4 and a flicker detection circuit 5 provided in the solid-state image sensor 200 according to the first embodiment. Note that in FIG. 5, the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the solid-state image sensor 200 includes a plurality of address event detection units 4, an addition unit 6 connected to the plurality of address event detection units 4, and a flicker detection circuit 5 connected to the addition unit 6. It has.
  • the number k of the address event detection unit 4 connected to the addition unit 6 and the flicker detection circuit 5 is a natural number equal to or less than the total number of pixels P (m ⁇ n) arranged in the pixel array unit 300.
  • the address event detection unit 4 is formed for each pixel P. Therefore, the solid-state image sensor 200 according to the present embodiment includes (m ⁇ n) / k addition units 6 and a flicker detection circuit 5.
  • the address event detection unit 4 provided in each of the pixels P provided in the solid-state imaging device 200 has the same configuration.
  • the address event detection unit 4 includes a current-voltage conversion unit 41, a subtractor (an example of an individual subtraction unit) 430, a quantizer (an example of a determination unit) 43, and a transfer unit (not shown).
  • the current-voltage conversion unit 41 has a logarithmic conversion circuit 41a and a buffer circuit 41b.
  • the solid-state imaging device 200 includes a plurality of photoelectric conversion elements 333 (two are shown in FIG. 5), each of which photoelectrically converts incident light to generate an electric current. Further, the solid-state image sensor 200 is connected to each of the plurality of photoelectric conversion elements 333 one by one and converts the current input from the photoelectric conversion element 333 into a voltage (two are shown in FIG. 5).
  • the current-voltage conversion unit 41 is provided.
  • the current-voltage conversion unit 41 has a logarithmic conversion circuit 41a and a buffer circuit 41b.
  • the current-voltage conversion unit 41 is configured to convert the current (photocurrent) input from the photoelectric conversion element 333 in the logarithmic conversion circuit 41a into a voltage value of logarithmic output.
  • the buffer circuit 41b has a source follower type configuration and is configured to perform impedance conversion.
  • the solid-state image sensor 200 is connected to each of the plurality of current-voltage conversion units 41 one by one, and is input from the connected current-voltage conversion unit 41 at different timings from the current-voltage conversion unit 41.
  • An individual subtractor (an example of an individual subtraction unit) 42 for subtracting the other voltage from one voltage is provided.
  • the individual subtractor 42 is configured to output a voltage difference from the voltage at the timing when the row drive signal from the drive circuit 211 (see FIG. 3) is switched from the on state to the off state.
  • the quantizer 43 is configured to quantize the voltage signal input from the individual subtractor 42 into a digital signal and output it to the transfer unit as a detection signal (+) and a detection signal (-) using two thresholds. Has been done.
  • the transfer unit is configured to transfer the detection signal (+) and the detection signal (-) input from the quantizer 43 to the signal processing unit 212 or the like.
  • the transfer unit supplies the arbiter 213 with a request to transmit the detection signal.
  • the transfer unit 450 receives the response to the request from the arbiter 213, the transfer unit 450 supplies the detection signal (+) and the detection signal ( ⁇ ) to the drive circuit 211 and the signal processing unit 212.
  • the logarithmic conversion circuit 41a constituting the current-voltage conversion unit 41 includes an N-type transistor 411, an N-type transistor 413, a P-type transistor 412, and a capacitor C41.
  • these transistors for example, MOS transistors are used.
  • the source of the N-type transistor 411 is connected to the cathode of the photoelectric conversion element 333.
  • the drain of the N-type transistor 411 is connected to a power supply terminal (not shown).
  • the P-type transistor 412 and the N-type transistor 413 are connected in series between the power supply terminal and the ground terminal. Further, the connection points of the P-type transistor 412 and the N-type transistor 413 are connected to the gate of the N-type transistor 411 and the input terminal of the buffer circuit 41b. Further, a predetermined bias voltage Vlog is applied to the gate of the P-type transistor 412.
  • the gate of the N-type transistor 413 is connected to the cathode of the photoelectric conversion element 333 and the source of the N-type transistor 411.
  • One electrode of the capacitor C41 is connected to the gate of the N-type transistor 413 and the connection points of the P-type transistor 412 and the N-type transistor 413.
  • the other electrode of the capacitor C41 is connected to the cathode of the photoelectric conversion element 333 and the gate of the N-type transistor 413.
  • the drains of the N-type transistors 411 and 413 are connected to the power supply side, and such a circuit is called a source follower.
  • the two source followers connected in a loop form the photocurrent input from the light receiving unit 330 into a logarithmic voltage signal.
  • the P-type transistor 412 supplies a constant current to the N-type transistor 413.
  • the capacitor C41 is provided to stabilize the gate voltage of each of the N-type transistor 411 and the N-type transistor 413.
  • the logarithmic conversion circuit 41a does not have to have the capacitor C41.
  • the buffer circuit 41b has a P-type transistor 414 and a P-type transistor 415.
  • transistors for example, MOS transistors are used.
  • the P-type transistor 414 and the P-type transistor 415 are connected in series between the power supply terminal and the ground terminal.
  • the gate of the P-type transistor 415 is connected to the output terminal (connection point of the P-type transistor 412 and the N-type transistor 413) of the logarithmic conversion circuit 41a.
  • the connection points of the P-type transistor 414 and the P-type transistor 415 are connected to the input terminal of the individual subtractor 42. Further, a predetermined bias voltage Vbsf is applied to the gate of the P-type transistor 414.
  • the individual subtractor 42 has a P-type transistor 421, a P-type transistor 422, an N-type transistor 423, and a capacitor C422.
  • these transistors for example, MOS transistors are used.
  • the individual subtractor 42 is an individual capacitor C421 having one electrode connected to the current-voltage conversion unit 41 to which the individual subtractor 42 is connected and the other electrode arranged to face the one electrode. have.
  • the P-type transistor 422 and the N-type transistor 423 are connected in series between the power supply terminal and the ground terminal.
  • the connection portion of the P-type transistor 422 and the N-type transistor 423 is connected to the input terminal of the quantizer 43.
  • a predetermined bias voltage Vbdiff is applied to the gate of the N-type transistor 423.
  • the source of the P-type transistor 421 is connected to the gate of the P-type transistor 422.
  • the drain of the P-type transistor 421 is connected to the connection portion of the P-type transistor 422 and the N-type transistor 423.
  • the gate of the P-type transistor 421 is connected to the output terminal of the intra-pixel reset circuit 44 provided in the pixel P. The details of the intra-pixel reset circuit 44 will be described later.
  • One electrode of the individual capacitor C421 is connected to the output terminal of the buffer circuit 41b (the connection portion of the P-type transistor 414 and the P-type transistor 415).
  • the other electrode of the individual capacitor C421 is connected to the source of the P-type transistor 421 and the gate of the P-type transistor 422.
  • One electrode of the capacitor C422 is connected to the other electrode of the individual capacitor C421, the source of the P-type transistor 421, and the gate of the P-type transistor 422.
  • the other electrode of the capacitor C422 is connected to the connection portion of the P-type transistor 422 and the N-type transistor 423 and the drain of the P-type transistor 421.
  • the P-type transistor 421 is switched from the off state to the on state, and the N-type transistor 423 is switched from the off state to the on state.
  • the voltage input from the current-voltage converter 41 (an example of one voltage) is applied to one electrode of the individual capacitor C421 when the states of the P-type transistor 421 and the N-type transistor 423 are switched (timing). It is applied.
  • the voltage of the ground terminal is applied to the other electrode of the individual capacitor C421.
  • the charge Qinit stored in the individual capacitor C421 is expressed by the following equation (1), where C1 is the capacitance of the individual capacitor C421.
  • both ends of the capacitor C422 are short-circuited, the accumulated charge becomes zero.
  • Qinit C1 x Vinit ... (1)
  • a voltage corresponding to the voltage input from the current-voltage conversion unit 41 (an example of the other voltage) is applied to the individual capacitor C421.
  • the charge Qafter stored in the individual capacitor C421 is represented by the following equation (2).
  • Qafter C1 ⁇ Vaffer ⁇ ⁇ ⁇ (2)
  • the charge Q2 stored in the capacitor C422 is represented by the following equation (3), where Vdiff_after is the output voltage.
  • Q2 -C2 x Vdiff_after ... (3)
  • Equation (5) represents the subtraction operation of the voltage signal, and the gain of the subtraction result is C1 / C2. Since it is usually desired to maximize the gain, it is preferable to design the capacitance C1 of the individual capacitor C421 to be large and the capacitance C2 of the capacitor C422 to be small. On the other hand, if the capacitance C2 of the capacitor C422 is too small, kTC noise may increase and the noise characteristics may deteriorate. Therefore, the capacitance reduction of the capacitance C2 of the capacitor C422 is limited to the range in which noise can be tolerated. Further, an address event detection unit 4 including an individual subtractor 42 is mounted on each pixel P.
  • the capacitance C1 of the individual capacitor C421 and the capacitance C2 of the capacitor C422 have area restrictions. In consideration of these, the values of the capacitance C1 of the individual capacitor C421 and the capacitance C2 of the capacitor C422 are determined.
  • the quantizer 43 includes a P-type transistor 431, an N-type transistor 432, a P-type transistor 433, and an N-type transistor 434.
  • these transistors for example, MOS transistors are used.
  • the P-type transistor 431 and the N-type transistor 432 are connected in series between the power supply terminal and the ground terminal.
  • the P-type transistor 433 and the N-type transistor 434 are connected in series between the power supply terminal and the ground terminal.
  • the gate of the P-type transistor 431 and the gate of the P-type transistor 433 are connected to the output terminal of the individual subtractor 42 (the connection portion of the P-type transistor 422 and the N-type transistor 423).
  • An upper limit threshold value Vhigh of a voltage having a high voltage level is applied to the gate of the N-type transistor 432.
  • a lower limit threshold value Vlow of a voltage having a low voltage level is applied to the gate of the N-type transistor 434.
  • connection portion of the P-type transistor 431 and the N-type transistor 432 is an output terminal of the detection signal (+) and is connected to an input terminal of the transfer unit.
  • the connection portion of the P-type transistor 433 and the N-type transistor 434 is an output terminal of the detection signal ( ⁇ ), and is connected to another input terminal of the transfer unit.
  • the quantizer 43 is a voltage when the voltage value of the voltage input from the individual subtractor 42 is between the upper limit threshold value Vhigh and the lower limit threshold value Vlow (when neither the upper limit threshold value Vhigh nor the lower limit threshold value Vlow is exceeded).
  • a detection signal (+) whose level is almost the same as the power supply voltage and a detection signal (-) whose voltage level is almost the same as the voltage of the ground terminal are output. In this case, the output of the quantizer 43 becomes “0”, and the address event detection unit 4 detects that an event corresponding to the amount of light received by the photoelectric conversion element 333 has not occurred.
  • the quantizer 43 When the voltage value of the voltage input from the individual subtractor 42 exceeds the upper limit threshold value Vhigh (when it exceeds the upper limit threshold value Vhigh), the quantizer 43 is a detection signal whose voltage level is almost the same as that of the ground terminal. (+) And a detection signal (-) whose voltage level is almost the same as the voltage of the ground terminal are output. In this case, the output of the quantizer 43 becomes “+1”, and the address event detection unit 4 detects that an on-event has occurred according to the amount of light received by the photoelectric conversion element 333.
  • the quantizer 43 When the voltage value of the voltage input from the individual subtractor 42 exceeds the lower limit threshold Vlow (when it falls below the lower limit threshold Vlow), the quantizer 43 is a detection signal whose voltage level is substantially the same as the power supply voltage. (+) And a detection signal (-) whose voltage level is almost the same as the power supply voltage are output. In this case, the output of the quantizer 43 becomes “-1”, and the address event detection unit 4 detects that an off-event has occurred according to the amount of light received by the photoelectric conversion element 333.
  • the intra-pixel reset circuit 44 is composed of, for example, an OR gate.
  • the intra-pixel reset circuit 44 uses a P-type voltage level control signal obtained by ORing the output reset signal Vsum_rst and the row drive signal of the region reset generation circuit 53 (details will be described later) provided in the flicker detection circuit 5. It is configured to output to the gate of transistor 421.
  • the intra-pixel reset circuit 44 outputs a control signal depending on the row drive signal to the gate of the P-type transistor 421.
  • the flicker detection circuit 5 detects flicker
  • the intra-pixel reset circuit 44 outputs a control signal depending on the output reset signal Vsum_rst to the gate of the P-type transistor 421.
  • the intra-pixel reset circuit 44 can output an appropriate control signal depending on whether or not the flicker is detected by the flicker detection circuit 5.
  • the flicker detection circuits 5 provided in the solid-state imaging element 200 are connected to a plurality of (k in this example) current-voltage conversion units 41, and are connected to each of the current-voltage conversion units 41 at different timings. It has a shared subtractor 51 that subtracts a second voltage based on the other voltage from a first voltage based on one of the input voltages. In the flicker detection circuit 5, the difference between the first voltage and the second voltage based on the subtraction result in the shared subtractor (an example of the shared subtractor) 51 sets the upper limit threshold value High and the lower limit threshold value Vlow (both are examples of predetermined threshold values). It has a shared determination unit 52 that determines whether or not the voltage has been exceeded.
  • the flicker detection circuit 5 has a plurality of photoelectric conversion elements 333 and a plurality of photoelectric conversion elements 333 when the shared determination unit 52 determines that the difference based on the subtraction result of the shared subtractor 51 exceeds the upper limit threshold value Vhigh (or the lower limit threshold value Voltage). It has a region reset generation circuit (an example of a reset unit) 53 that resets the operation of at least one of the current-voltage conversion unit 41 and the plurality of individual subtractors 42.
  • the shared subtractor 51 includes a P-type transistor 511, a P-type transistor 512, an N-type transistor 513, and a capacitor C511.
  • transistors for example, MOS transistors are used.
  • the P-type transistor 512 and the N-type transistor 513 are connected in series between the power supply terminal and the ground terminal.
  • the connection portion of the P-type transistor 512 and the N-type transistor 513 is connected to the input terminal of the shared determination unit 52.
  • a predetermined bias voltage Vbdiff is applied to the gate of the N-type transistor 513.
  • the source of the P-type transistor 511 is connected to the gate of the P-type transistor 512.
  • the drain of the P-type transistor 511 is connected to the connection portion of the P-type transistor 512 and the N-type transistor 513.
  • the gate of the P-type transistor 512 is configured so that the output signal of the region reset generation circuit 53, the row drive signal, and the like are applied.
  • One electrode of the capacitor C511 is connected to the source of the P-type transistor 511 and the gate of the P-type transistor 512.
  • the other electrode of the capacitor C511 is connected to the connection portion of the P-type transistor 512 and the N-type transistor 513 and the drain of the P-type transistor 511. Since the operation of the shared subtractor 51 is the same as that of the individual subtractor 42, the description thereof will be omitted.
  • the shared determination unit 52 is composed of a quantizer.
  • the shared determination unit 52 includes a P-type transistor 521, an N-type transistor 522, a P-type transistor 523, and an N-type transistor 524.
  • transistors for example, MOS transistors are used.
  • the P-type transistor 521 and the N-type transistor 522 are connected in series between the power supply terminal and the ground terminal.
  • the P-type transistor 523 and the N-type transistor 524 are connected in series between the power supply terminal and the ground terminal.
  • the gate of the P-type transistor 521 and the gate of the P-type transistor 523 are connected to the output terminal of the shared subtractor 51 (the connection portion of the P-type transistor 512 and the N-type transistor 513).
  • An upper limit threshold value Vhigh of a voltage having a high voltage level is applied to the gate of the N-type transistor 522.
  • a lower limit threshold value Vlow of a voltage having a low voltage level is applied to the gate of the N-type transistor 524.
  • connection portion of the P-type transistor 521 and the N-type transistor 522 is an output terminal of the detection signal (+) and is connected to the input terminal of the region reset generation circuit 53.
  • the connection portion of the P-type transistor 523 and the N-type transistor 524 is an output terminal of the detection signal ( ⁇ ) and is connected to another input terminal of the region reset generation circuit 53.
  • the shared determination unit 52 determines the voltage.
  • a detection signal (+) whose level is almost the same as the power supply voltage and a detection signal (-) whose voltage level is almost the same as the voltage of the ground terminal are output.
  • the voltage input from the shared subtractor 51 that is, the voltage output by the shared subtractor 51
  • the total voltage of the output voltages of the k individual subtractors 42 added by the adder 6. is there.
  • the flicker detection circuit 5 receives light from the photoelectric conversion element 333. Detects that no flicker phenomenon has occurred in the light.
  • the shared determination unit 52 detects a detection signal whose voltage level is almost the same as that of the ground terminal. (+) And a detection signal (-) whose voltage level is almost the same as the voltage of the ground terminal are output. In this case, the output of the shared determination unit 52 becomes “+1”, and the flicker detection circuit 5 detects that the light received by the photoelectric conversion element 333 has a flicker phenomenon that changes from a dark state to a bright state.
  • the shared determination unit 52 detects a detection signal whose voltage level is substantially the same as the power supply voltage. (+) And a detection signal (-) whose voltage level is almost the same as the power supply voltage are output. In this case, the output of the shared determination unit 52 becomes “-1”, and the flicker detection circuit 5 detects that the light received by the photoelectric conversion element 333 has a flicker phenomenon that changes from a bright state to a dark state.
  • the area reset generation circuit 53 is configured to input the detection signal (+) and the detection signal ( ⁇ ) output by the shared determination unit 52.
  • the region reset generation circuit 53 is configured to output an output reset signal Vsum_rst of a predetermined voltage level according to the voltage levels of the detection signal (+) and the detection signal ( ⁇ ).
  • the region reset generation circuit 53 is, for example, when a detection signal (+) whose voltage level is approximately the same as the power supply voltage and a detection signal (-) whose voltage level is approximately the same as the voltage of the ground terminal are input. , Outputs an output reset signal Vsum_rst with a high voltage level.
  • the output signal output by the intra-pixel reset circuit 44 becomes a control signal that depends on the row drive signal.
  • the P-type transistor 421 provided in the individual subtractor 42 is controlled by the output reset signal Vsum_rst and does not turn on.
  • the area reset generation circuit 53 for example, when a detection signal (+) whose voltage level is substantially the same as that of the ground terminal and a detection signal (-) whose voltage level is substantially the same as the voltage of the ground terminal are input. Outputs an output reset signal Vsum_rst with a low voltage level.
  • the region reset generation circuit 53 for example, when a detection signal (+) whose voltage level is approximately the same as the power supply voltage and a detection signal (-) whose voltage level is approximately the same level as the power supply voltage are input. Also outputs an output reset signal Vsum_rst with a low voltage level.
  • the output signal output by the intra-pixel reset circuit 44 becomes a control signal that depends on the output reset signal Vsum_rst.
  • the P-type transistor 421 provided in the individual subtractor 42 is controlled by the output reset signal Vsum_rst and is turned on.
  • the output voltage of the individual subtractor 42 becomes a constant value and does not exceed the upper limit threshold value Vhigh and the lower limit threshold value Vlow in the quantizer 43.
  • the address event detection unit 4 can prevent erroneous detection of detecting an address event based on the flicker phenomenon.
  • the solid-state imaging device 200 includes an adding unit 6 that adds voltages output from each of a plurality of (k in this example) current-voltage conversion units 41.
  • the adder 6 includes one electrode connected to one electrode of the individual capacitor C421 provided in the current-voltage converter 41 and the other electrode arranged to face the one electrode and connected to the shared subtractor 51. It has adder capacitors C61 to C6k (k is the number of pixels P) having an electrode. The other electrodes of the adder capacitors C61 to C6k are connected to each other.
  • the adder capacitors C61 to C6k are configured to have a smaller capacitance than the individual capacitors C421 connected to each of the adder capacitors C61 to C6k. Therefore, the voltage fluctuation of the other electrode due to the application of the output voltage of the current-voltage conversion unit 41 to one electrode of the adder capacitors C61 to C6k and the individual capacitor C421 is larger than that of the individual capacitor C421. C61 to C6k are smaller.
  • the solid-state image sensor 200 detects the output voltage of the current-voltage conversion unit 41 by the address event detection unit 4 by making the voltage fluctuation of each of the adder capacitors C61 to C6k based on Vout smaller than that of the individual capacitors C421. It is possible to prevent erroneous detection of a normal address event that has been performed as an address event caused by the flicker phenomenon.
  • the other electrodes of the adder capacitors C61 to C6k are connected to each other to form a common electrode. Therefore, it is injected into the common electrode (that is, each other electrode) of the adder capacitors C61 to C6k due to the change in the output voltage of the current-voltage converter 41 applied to each one electrode of the adder capacitors C61 to C6k. The charged charges are mixed with each other to produce an addition effect. As a result, the adder 6 can output the adder voltage obtained by adding the voltages applied to the adder capacitors C61 to C6k to the shared subtractor 51.
  • the shared subtractor 51 has a voltage (an example of the other voltage) from an added voltage (an example of the first voltage) based on the voltage (an example of one voltage) input from each of the current-voltage converters at different timings.
  • the additional voltage based on (an example of the second voltage) can be subtracted.
  • the shared subtractor 51 can prevent the detection omission of the address event caused by the flicker phenomenon.
  • the adder capacitors C61 to C6k have, for example, the same capacitance.
  • the solid-state image sensor 200 can make the detection accuracy of the flicker phenomenon in the plurality of address event detection units 4 connected to one flicker detection circuit 5 substantially the same.
  • FIG. 6 is a diagram showing an example of a timing chart when the flicker detection circuit 5 detects flicker.
  • FIG. 7 is a diagram showing an example of a timing chart when the flicker detection circuit 5 does not detect flicker. The timing chart is shown on the left side in FIGS. 6 and 7, and the pixel block PB in this example is schematically shown on the right side in FIGS. 6 and 7.
  • the pixel block PB is composed of 16 pixels P1 to P16 arranged in 4 rows and 4 columns.
  • 16 pixels P are subscripted from left to right and from top to bottom in FIGS. 6 and 7.
  • the codes “P1”, “P4”, “P13”, and “P16” are added to the pixels P arranged at the corners of the pixel block PB for easy understanding.
  • the flicker detection circuit 5 is provided in the pixels P6 constituting the pixel block PB. Therefore, the pixel P6 is a pixel that does not contribute to imaging.
  • the pixel P1 is the pixel P shown in the upper part of FIG. 5
  • the pixel P16 is the pixel P shown in the lower part of FIG.
  • Vsf1 shown in FIGS. 6 and 7 indicates the voltage of the connection node sf1 (see FIG. 5) between one electrode of the individual capacitor C421 of the pixel P1 and one electrode of the addition capacitor C61 of the addition unit 6.
  • Vsum shown in FIGS. 6 and 7 indicates the voltage of the connection node of the other electrode of the addition capacitors C61 to C65 and C67 to C616 of the addition unit 6.
  • Vint1 shown in FIGS. 6 and 7 indicates the output voltage of the individual subtractor 42 of the pixel P1.
  • Vint 16 shown in FIGS. 6 and 7 indicates the output voltage of the individual subtractor 42 of the pixel P16.
  • Vint_sum shown in FIGS. 6 and 7 indicates the output voltage of the shared subtractor 51 of the flicker detection circuit 5 provided in the pixel P6.
  • Vsum_p shown in FIGS. 6 and 7 is the voltage of the connection node sum_p (see FIG. 5) which is the connection between the P-type transistor 521 and the N-type transistor 522 constituting the shared determination unit 52 of the flicker detection circuit 5. Is shown. That is, “Vsum_p” indicates the voltage of the detection signal (+) output by the shared determination unit 52.
  • “Vsum_n” shown in FIGS. 6 and 7 is the voltage of the connection node sum_n (see FIG. 5) which is the connection between the P-type transistor 523 and the N-type transistor 524 constituting the shared determination unit 52 of the flicker detection circuit 5. Is shown. That is, “Vsum_n” indicates the voltage of the detection signal ( ⁇ ) output by the shared determination unit 52.
  • Vsum_rst shown in FIGS. 6 and 7 indicates the voltage of the output reset signal output by the region reset generation circuit 53 provided in the flicker detection circuit 5.
  • XAZ1-5, 7-16 shown in FIGS. 6 and 7 indicate a voltage applied to the gate of the P-type transistor 421 provided in each of the pixels P1 to P5 and P7 to P16.
  • XAZ_sum shown in FIGS. 6 and 7 indicates a voltage applied to the gate of the P-type transistor 511 provided in the address event detection unit 4.
  • FIGS. 6 and 7 The horizontal axis in FIGS. 6 and 7 represents time, and the vertical axis in FIGS. 6 and 7 represents voltage. In FIGS. 6 and 7, the passage of time is shown from left to right.
  • the voltage Vsum of the connection node sum is the sum of the voltages Vsf1 to Vsf5 and Vsf7 to Vsf16 of the connection nodes sf1 to sf5 and sf7 to sf16. Therefore, the voltage Vsum has a higher rate of increase than the voltages Vsf1 to Vsf5 and Vsf7 to Vsf16.
  • the output voltage Vint1 of the individual subtractor 42 provided in the pixel P1 decreases as the voltage Vsf1 rises. Further, the output voltage Vint16 of the individual subtractor 42 provided in the pixel P16 decreases as the voltage Vsf16 increases. The output voltage Vint1 of the individual subtractor 42 provided in the pixel P16 decreases as the voltage Vsf1 increases. Although not shown, the output voltages Vint2 to Vint5 and Vint7 to Vint15 of the individual subtractors 42 provided in the pixels P2 to P5 and P7 to P15 also decrease as the voltages Vsf2 to Vsf5 and Vsf7 to Vsf15 increase.
  • the output voltage Vint_sum of the shared subtractor 51 also begins to decrease.
  • the voltage Vint_sum has a higher reduction rate than the voltages Vint1 to Vint5 and Vint7 to Vint16.
  • the region reset generation circuit 53 switches the voltage level of the output reset signal Vsum_rst from a high level to a low level based on the fact that the voltage level of the voltage Vsum_n of the detection signal (-) is switched to a high level.
  • control signals XAZ1 to 5,7-16 having a low voltage level are input to the gates of the P-type transistors 421 provided in the pixels P1 to P5 and P7-P16, and the P-type transistors 421 Turns on.
  • a voltage Vbdiff having a high voltage level is applied to the gates of the respective N-type transistors 423 provided in the pixels P1 to P5 and P7-P16. , The N-type transistor 423 is turned on.
  • the potentials of the output voltages Vsf1 to Vsf5 and Vsf7-Vsf16 of the current-voltage conversion unit 41 at time t2 and the potentials of the ground terminals (for example, A voltage based on the potential difference from 0V) is applied.
  • the output voltage Vint of the individual subtractor 42 rises based on the voltage applied to the individual capacitor C421.
  • the solid-state image sensor 200 can prevent the address event detection unit 4 from detecting an address event caused by the flicker phenomenon even if the photoelectric conversion element 333 detects a change in light due to the flicker phenomenon. ..
  • a control signal XAZ_sum having a low voltage level is input to the gate of the P-type transistor 511 provided in the shared subtractor 51, and the P-type transistor 511 is turned on.
  • a voltage Vbdiff having a high voltage level is applied to the gate of the N-type transistor 513 provided in the shared subtractor 51, and the N-type transistor 513 is turned on. It becomes a state.
  • a voltage based on the potential difference between the potential of the voltage Vsum of the connection node sum of the adder 6 and the potential of the ground terminal (for example, 0V) at the time t3 is applied to the capacitor C511 provided in the shared subtractor 51. ..
  • the output voltage Vint_sum of the shared subtractor 51 rises based on the voltage applied to the capacitor C511.
  • the voltage level of the output reset signal Vsum_rst switches from low level to high level, and the voltage level of the voltage Vbdiff applied to the gate of the N-type transistor 423 changes from high level to low level. Switch. As a result, the address event detection unit 4 is in a state where event detection is possible. Further, at time t4, the voltage level of the control signal XAZ_sum switches from a low level to a high level, and the voltage level of the voltage Vbdiff applied to the gate of the N-type transistor 513 switches from a low level to a high level. As a result, the flicker detection circuit 5 is in a state where flicker detection is possible.
  • the photoelectric conversion element 333 provided in the pixel P1 detects a change in light due to the movement of a predetermined object, and the other pixels P2 to P5 and P7 to P16 It is assumed that the change in light is not detected. As a result, the output voltage of the current-voltage conversion unit 41 provided in the pixel P1 starts to rise, so that the voltage Vsf1 of the connection node sf1 starts to rise.
  • the voltage Vsum of the connection node sum in the addition unit 6 starts to increase because the voltage Vsf1 of the connection node sf1 rises.
  • the voltage value of the voltage applied to the adder capacitor C61 of the adder unit 6 connected to the individual capacitor C421 of the pixel P is smaller than the voltage Vsf1 of the connection node sf1. Therefore, the rate of increase of the voltage Vsum of the connection node sum in the addition unit 6 is lower than the rate of increase of the voltage Vsf1 of the connection node sf1.
  • the output voltage of the current-voltage conversion unit 41 provided in the pixel P1 (that is, the voltage Vsf1 of the connection node sf1) is applied to the gate of the N-type transistor 434 of the quantizer 43. It is assumed that the lower limit voltage Vlow has been exceeded (below). From this, at time t2, the control signal XAZ1 having a low voltage level is applied to the gate of the P-type transistor 421 of the individual subtractor 42 provided in the pixel P1. Further, at time t2, the voltage level of the voltage Vbdiff applied to the gate of the N-type transistor 423 of the individual subtractor 42 provided in the pixel P1 is switched from a low level to a high level.
  • the region reset generation circuit 53 maintains the output of the output reset signal Vsum_rst having a high voltage level.
  • both the P-type transistor 421 and the N-type transistor 423 are turned on.
  • a voltage based on the potential difference between the potential of the output voltage Vsf1 of the current-voltage conversion unit 41 and the potential of the ground terminal (for example, 0V) at time t2 is applied to the individual capacitor C421 provided in the pixel P1.
  • the output voltage Vint of the individual subtractor 42 rises based on the voltage applied to the individual capacitor C421.
  • the flicker detection circuit 5 continues the standby operation for flicker detection.
  • the flicker detection circuit 5 treats the change in light as a flicker phenomenon.
  • the standby operation for flicker detection can be continued without making a judgment.
  • the solid-state image sensor 200 detects the change in light as an address event caused by the flicker phenomenon. It can be prevented from being stored.
  • the address event detection unit 4 provided in the pixel P1 is input from the output voltage of the current-voltage conversion unit 41 at time t2 (an example of one voltage) at a timing different from that at time t2.
  • the output voltage of 41 (an example of the other voltage) can be subtracted.
  • the solid-state image sensor 200 in the present embodiment is quantized by turning on the P-type transistor 421 of the individual subtractor 42 provided in the address event detection unit 4 when the flicker detection circuit 5 detects the flicker.
  • the detection signal (+) and the detection signal ( ⁇ ) of the device 43 are configured to be fixed at a constant voltage.
  • the solid-state image sensor 200 is not limited to this configuration, and may have other configurations as long as the detection signal (+) and the detection signal ( ⁇ ) of the quantizer 43 can be fixed to a constant voltage.
  • the solid-state image sensor 200 is configured to separate the pixel P that has detected the flicker phenomenon from the other pixel P.
  • the solid-state image sensor 200 may have a switch between the cathode of the photoelectric conversion element 333 and the gate of the N-type transistor 413 of the logarithmic conversion circuit 41a.
  • the solid-state image sensor 200 can disconnect the photoelectric conversion element 333 from the current-voltage conversion unit 41 by turning off the switch.
  • the address event detection unit 4 cannot detect the address event based on the flicker phenomenon.
  • the solid-state image sensor 200 can eliminate the influence of the flicker phenomenon to the maximum extent.
  • the solid-state image sensor 200 according to the other configuration example 2 is at least one between the drain of the N-type transistor 411 of the logarithmic conversion circuit 41a and the power supply terminal, and between the source of the N-type transistor 411 and the cathode of the photoelectric conversion element 333. May have a switch. As a result, the supply of power to the photoelectric conversion element 333 can be cut off. As a result, the solid-state image sensor 200 can reduce that the pixel P detecting the flicker phenomenon affects the normal pixel P not detecting the flicker phenomenon. In the case of the other configuration example 2, it is not necessary to provide a switch between the cathode of the photoelectric conversion element 333 and the gate of the N-type transistor 413 as in the other configuration example 1.
  • the solid-state image sensor 200 according to the other configuration example 3 has a configuration in which the output of the current-voltage conversion unit 41 is cut off.
  • the solid-state image sensor 200 according to the other configuration example 3 has, for example, a switch between the connection portion (output portion of the current-voltage conversion unit 41) of the P-type transistor 414 and the N-type transistor 413 and one electrode of the individual capacitor C421. You may be doing it.
  • the solid-state image sensor 200 according to the other configuration example 3 may have a switch between the drain of the P-type transistor 414 and the drain of the N-type transistor 413.
  • the solid-state image sensor 200 according to the other configuration example 3 may have both of these switches. In another configuration example 3, these switches can be formed on the detection chip 202 (see FIG. 2) instead of the light receiving chip 201. Therefore, the solid-state image sensor 200 according to the other configuration example 3 can improve the degree of freedom in design.
  • the solid-state image sensor 200 according to the other configuration example 4 has a configuration in which the individual subtractor 42 is blocked.
  • the solid-state imaging device 200 according to the other configuration example 4 may have, for example, a switch between the other electrode of the individual capacitor C421 and the source of the P-type transistor 421.
  • the switch can be formed not on the light receiving chip 201 but on the detection chip 202 as in the other configuration example 3. Therefore, the solid-state image sensor 200 according to the other configuration example 4 can improve the degree of freedom in design.
  • the solid-state image sensor 200 according to the other configuration example 5 is formed between the connection portion and the transfer portion of the P-type transistor 431 and the N-type transistor 432 of the quantizer 43, and the P-type transistor 433 and the N-type of the quantizer 43.
  • a switch may be provided between the connection portion and the transfer portion of the transistor 434.
  • the solid-state image sensor 200 according to the other configuration example 6 has a configuration in which the pixel P is short-circuited.
  • the solid-state imaging device 200 according to the other configuration example 6 may have, for example, a switch between the cathode and the ground terminal of the photoelectric conversion element 333.
  • the cathode and anode of the photoelectric conversion element 333 have the same potential, and even if the photoelectric conversion element 333 receives light, the current is not output to the current-voltage conversion unit 41.
  • the solid-state image sensor 200 according to the other configuration example 6 can eliminate the influence of the pixel P detecting the flicker phenomenon on the normal pixel P to the maximum extent.
  • the solid-state image sensor 200 according to the other configuration example 7 has a configuration in which the voltage value of the output voltage of the current-voltage conversion unit 41 is set to a constant value.
  • the solid-state image sensor 200 according to the other configuration example 7 may have, for example, a switch between the output terminal and the ground terminal of the logarithmic conversion circuit 41a.
  • the logarithmic value of the output voltage of the logarithmic conversion circuit 41a becomes 0.
  • the solid-state image sensor 200 according to the other configuration example 7 can minimize the influence on the normal operation of the pixel P.
  • the solid-state image sensor 200 according to the other configuration example 8 may have a switch between the output terminal (output terminal of the buffer circuit 41b) of the current-voltage conversion unit 41 and the ground terminal.
  • the voltage input to the individual subtractor 42 is fixed to, for example, 0V, so that the detection signal (+) and the detection signal ( ⁇ ) of the quantizer 43 also become constant values. Therefore, the solid-state image sensor 200 can prevent the address event detection unit 4 from detecting the address event even if the photoelectric conversion element 333 detects the light based on the flicker phenomenon.
  • the switch can be formed not on the light receiving chip 201 but on the detection chip 202 as in the other configuration example 3. Therefore, the solid-state image sensor 200 according to the other configuration example 8 can improve the degree of freedom in design.
  • the solid-state image sensor 200 according to the other configuration example 9 is configured so that the P-type transistor 421 provided in the individual subtractor 42 can be kept off.
  • the solid-state image sensor 200 according to the other configuration example 9 can minimize the influence on the normal operation of the pixel P by the digital control of switching the P-type transistor 421 on and off.
  • the current fluctuation of the individual subtractor 42 can be suppressed. Therefore, the solid-state image sensor 200 according to the other configuration example 9 can suppress power supply noise caused by the pixel P that has detected the flicker phenomenon.
  • the solid-state image sensor 200 according to the other configuration example 10 includes the connection between the P-type transistor 431 and the N-type transistor 432 of the quantizer 43 and the power supply terminal, and the P-type transistor 433 and N-type of the quantizer 43.
  • a switch may be provided between the connection portion of the transistor 434 and the ground terminal.
  • the detection signal (+) output by the quantizer 43 is a signal having a high voltage level
  • the detection signal ( ⁇ ) output by the quantizer 43 is a signal having a low voltage level.
  • FIG. 8 is a circuit diagram showing a configuration example of an address event detection unit 4 and a flicker detection circuit 5 provided in the solid-state image sensor 200 according to the present embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • FIG. 9 is a circuit diagram showing a configuration example of stop circuits 45a and 45b for stopping the quantizer 43 when the flicker detection circuit 5 detects flicker.
  • the address event detection unit 4 provided in the solid-state image sensor 200 has stop circuits 45a and 45b connected to the shared determination unit 52 provided in the flicker detection circuit 5. ing.
  • the stop circuit 45a is connected to the connection portion of the P-type transistor 521 and the N-type transistor 522 of the shared determination unit 52.
  • the stop circuit 45b is connected to the connection portion of the P-type transistor 523 and the N-type transistor 524 of the shared determination unit 52.
  • the stop circuit 45a is configured to operate based on the detection signal (+) input from the shared determination unit 52.
  • the stop circuit 45b is configured to operate based on the detection signal ( ⁇ ) input from the shared determination unit 52.
  • the stop circuit 45a is provided between the P-type transistor 431 and the N-type transistor 432 provided in the quantizer 43.
  • the stop circuit 45a has a P-type transistor 451a and an N-type transistor 452a.
  • the gate of the P-type transistor 451a and the gate of the N-type transistor 452a are connected.
  • the gate of the P-type transistor 451a and the gate of the N-type transistor 452a are connected to the connection portion of the P-type transistor 521 and the N-type transistor 522 of the shared determination unit 52.
  • the detection signal (+) input from the shared determination unit 52 is applied to the gate of the P-type transistor 451a and the gate of the N-type transistor 452a.
  • the source of the P-type transistor 451a is connected to the power supply terminal.
  • the drain of the P-type transistor 451a is connected to the drain of the N-type transistor 432 provided in the quantizer 43.
  • the N-type transistor 452a is arranged between the P-type transistor 431 and the N-type transistor 432.
  • the P-type transistor 431, the N-type transistor 452a, and the N-type transistor 432 are connected in series between the power supply terminal and the ground terminal.
  • the stop circuit 45b is provided between the P-type transistor 433 and the N-type transistor 434 provided in the quantizer 43.
  • the stop circuit 45b has an N-type transistor 451b and a P-type transistor 452b.
  • the gate of the N-type transistor 451b and the gate of the P-type transistor 452b are connected.
  • the gate of the N-type transistor 451b and the gate of the P-type transistor 452b are connected to the connection portion of the P-type transistor 523 and the N-type transistor 524 of the shared determination unit 52.
  • the detection signal ( ⁇ ) input from the shared determination unit 52 is applied to the gate of the N-type transistor 451b and the gate of the P-type transistor 452b.
  • the source of the N-type transistor 451b is connected to the ground terminal.
  • the drain of the N-type transistor 451b is connected to the drain of the N-type transistor 432 provided in the quantizer 43.
  • the P-type transistor 452b is arranged between the P-type transistor 433 and the N-type transistor 434.
  • the P-type transistor 433, the P-type transistor 452b, and the N-type transistor 434 are connected in series between the power supply terminal and the ground terminal.
  • the operation of the stop circuits 45a and 45b will be described.
  • the flicker detection circuit 5 does not detect flicker
  • the voltage level of the detection signal (+) output from the quantizer 43 becomes a high level. Therefore, the P-type transistor 451a provided in the stop circuit 45a is turned off.
  • the N-type transistor 452a provided in the stop circuit 45a is turned on. Therefore, the P-type transistor 431 and the N-type transistor 432 provided in the quantizer 43 are connected via the N-type transistor 452a.
  • the flicker detection circuit 5 does not detect flicker, the voltage level of the detection signal (-) output from the quantizer 43 becomes low. Therefore, the N-type transistor 451b provided in the stop circuit 45a is turned off. On the other hand, the P-type transistor 452b provided in the stop circuit 45b is turned on. Therefore, the P-type transistor 433 and the N-type transistor 434 provided in the quantizer 43 are connected via the P-type transistor 452b.
  • the quantizer 43 has a circuit configuration equivalent to not having the stop circuits 45a and 45b, and is therefore based on the voltage input from the individual subtractor 42.
  • the detection signal (+) and the detection signal (-) can be output.
  • the flicker detection circuit 5 detects the flicker and the output voltage of the shared determination unit 52 is higher than the upper limit threshold value Vhigh, the voltage level of the detection signal (+) output from the quantizer 43 is low. Become. Therefore, the P-type transistor 451a provided in the stop circuit 45a is turned on. On the other hand, the N-type transistor 452a provided in the stop circuit 45a is turned off. Therefore, the P-type transistor 431 and the N-type transistor 432 provided in the quantizer 43 are cut (opened) by the N-type transistor 452a. Further, the drain of the N-type transistor 432 corresponding to the output terminal of the quantizer 43 is connected to the power supply terminal via the P-type transistor 451a. As a result, the voltage of the detection signal (+) output by the quantizer 43 is fixed at a high level.
  • the flicker detection circuit 5 detects flicker and the output voltage of the shared determination unit 52 is lower than the lower limit threshold value Vlow, the voltage level of the detection signal ( ⁇ ) output from the quantizer 43 becomes a high level. Therefore, the N-type transistor 451b provided in the stop circuit 45b is turned on. On the other hand, the P-type transistor 452b provided in the stop circuit 45b is turned off. Therefore, the P-type transistor 433 and the N-type transistor 434 provided in the quantizer 43 are cut (opened) by the P-type transistor 452b. Further, the drain of the N-type transistor 434 corresponding to the output terminal of the quantizer 43 is connected to the ground terminal via the N-type transistor 451b. As a result, the voltage of the detection signal ( ⁇ ) output by the quantizer 43 is fixed at a low level.
  • the quantizer 43 is in a stopped state when the P-type transistors 431 and 433 and the N-type transistors 432 and 434 are disconnected (opened).
  • FIG. 10 is a circuit diagram showing a configuration example of an address event detection unit 4 and a flicker detection circuit 5 provided in the solid-state image sensor 200 according to the present embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the solid-state image sensor 200 has a switch circuit 54a connected between the output terminal of the quantizer 43 provided in the address event detection unit 4 and the transfer unit (not shown). , 54b.
  • the switch circuit 54a is arranged between the output terminal from which the detection signal (+) of the quantizer 43 is output and the transfer unit.
  • the switch circuit 54b is arranged between the output terminal from which the detection signal ( ⁇ ) of the quantizer 43 is output and the transfer unit.
  • the control signal input terminals of the switch circuits 54a and 54b are connected to the output terminals of the shared determination unit 52 provided in the flicker detection circuit 5. More specifically, the control signal input terminal of the switch circuit 54a is connected to the connection portion of the P-type transistor 521 and the N-type transistor 522 provided in the shared determination unit 52. The control signal input terminal of the switch circuit 54b is connected to the connection portion of the P-type transistor 523 and the N-type transistor 524 provided in the shared determination unit 52.
  • the switch circuit 54a is closed (on state) when a control signal with a high voltage level is input to the control signal input terminal, and opens when a control signal with a low voltage level is input to the control signal input terminal. It becomes a state (off state).
  • the switch circuit 54b is closed (on state) when a control signal with a low voltage level is input to the control signal input terminal, and opens when a control signal with a high voltage level is input to the control signal input terminal. It becomes a state (off state).
  • the flicker detection circuit 5 When the flicker detection circuit 5 does not detect flicker, the voltage level of the detection signal (+) output from the quantizer 43 becomes high, and the detection signal (-) output from the quantizer 43 becomes high. The voltage level will be low. Therefore, the switch circuits 54a and 54b are in the closed state (on state). As a result, when the flicker detection circuit 5 does not detect flicker, the detection signal (+) and the detection signal ( ⁇ ) output from the quantizer 43 are input to the transfer unit.
  • the flicker detection circuit 5 detects the flicker and the output voltage of the shared determination unit 52 is higher than the upper limit threshold value Vhigh, the voltage level of the detection signal (+) output from the quantizer 43 is low. Become. Therefore, the switch circuit 54a is in the open state (off state). As a result, when the flicker detection circuit 5 detects the flicker and the output voltage of the shared determination unit 52 is higher than the upper limit threshold value Vhigh, the detection signal (+) output from the quantizer 43 is not input to the transfer unit. ..
  • the flicker detection circuit 5 detects flicker and the output voltage of the shared determination unit 52 is lower than the upper limit threshold value Vlow, the voltage level of the detection signal ( ⁇ ) output from the quantizer 43 becomes a high level. Therefore, the switch circuit 54a is in the open state (off state). As a result, when the flicker detection circuit 5 detects the flicker and the output voltage of the shared determination unit 52 is lower than the upper limit threshold value Vlow, the detection signal (-) output from the quantizer 43 is not input to the transfer unit. ..
  • the solid-state image sensor 200 can block the output voltage of the address event detection unit 4 from being input to the transfer unit when the flicker detection circuit 5 detects the flicker. As a result, the solid-state image sensor 200 can prevent the detection of the address event based on the flicker phenomenon.
  • the solid-state image sensor 200 according to the present embodiment is characterized in that it has a configuration in which capacitors corresponding to the addition capacitors of the addition unit are dispersed in each pixel.
  • FIG. 11 is a diagram schematically showing a pixel block PB provided in the solid-state image sensor 200 according to the present embodiment.
  • FIG. 12 is a circuit diagram showing a configuration example of an address event detection unit 4 and a flicker detection circuit 5 provided in the solid-state image sensor 200 according to the present embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the pixel block PB is composed of 64 pixels P1 to P64 arranged in 8 rows and 8 columns, for example.
  • 64 pixels P are subscripted from left to right and from top to bottom in FIG.
  • the reference numerals “P1”, “P4”, “P57” and “P64” are attached to the pixels P arranged at the corners of the pixel block PB.
  • the flicker detection circuit 5 is provided in the pixels P37 constituting the pixel block PB. Therefore, the pixel P37 is a pixel that does not contribute to imaging and detection of address events.
  • the pixel P not provided with the flicker detection circuit 5 (hereinafter, may be referred to as “normal pixel”) has the small capacitor C45 and the small capacitor C45 with respect to the pixel P in the first embodiment. It differs in that it has an intra-pixel reset circuit 46.
  • the address event detection unit 4 provided in the pixel P64 corresponding to the normal pixel has a current-voltage conversion unit 41 having the same configuration as the current-voltage conversion unit 41 in the above 1-1 embodiment. ing. Further, the address event detection unit 4 provided in the pixel P64 has an individual subtractor 42 having the same configuration as the individual subtractor 42 in the above 1-1 embodiment. Further, the address event detection unit 4 provided in the pixel P64 has a quantizer 43 having the same configuration as the quantizer 43 in the first embodiment.
  • the address event detection unit 4 provided on the pixel P64 has one electrode connected to one electrode of the individual capacitor C421 and the other electrode arranged to face the one electrode, and has an individual capacitor C421. It has a small capacitor C45 having a smaller capacitance than that of the capacitor C45.
  • the small capacitor C45 has a function similar to that of the adder capacitor provided in the adder 6 in the first embodiment.
  • the solid-state image sensor 200 includes an intra-pixel reset circuit 46 provided in the pixel P64.
  • the intra-pixel reset circuit 46 is composed of, for example, an OR gate.
  • the intra-pixel reset circuit 46 uses a voltage level control signal obtained by ORing the output reset signal RST_FL and the arbiter reset signal RST_AR of the region reset generation circuit 55 (details will be described later) provided in the flicker detection circuit 5. It is configured to output to the gate of the type transistor 421.
  • the arbiter reset signal RST_AR is a reset signal output by the arbiter 213 (see FIG. 3).
  • the intra-pixel reset circuit 46 When the address event detection unit 4 executes a normal operation, the intra-pixel reset circuit 46 outputs a control signal depending on the arbiter reset signal RST_AR to the gate of the P-type transistor 421. On the other hand, when the flicker detection circuit 5 detects flicker, the intra-pixel reset circuit 46 outputs a control signal depending on the output reset signal RST_FL output from the region reset generation circuit 55 to the gate of the P-type transistor 421. .. As a result, the P-type transistor 421 is controlled by the arbiter 213 when the flicker is not detected by the flicker detection circuit 5, and is controlled by the flicker detection circuit 5 when the flicker is detected by the flicker detection circuit 5. It will be.
  • the pixels P1 to P36 and P38 to P65 constituting the pixel block PB have the same configuration as the pixels P64 and exhibit the same functions. Therefore, the pixels P1 to P36 and P38 to P64 correspond to an example of a plurality of individual pixels each having a photoelectric conversion element 333, a current-voltage conversion unit 41, and an individual subtractor 42.
  • the pixel (hereinafter, may be referred to as “flicker monitoring pixel”) P37 provided with the flicker detection circuit 5 has substantially the same configuration as the pixels P1 to P36 and P38 to P65 of the normal pixel.
  • the pixel P37 corresponds to an example of a shared pixel having a shared subtractor (an example of a shared subtractor) 51 provided in the flicker detection circuit 5.
  • the pixel block PB corresponds to an example of a pixel block having a shared pixel and a plurality of individual pixels.
  • the pixel P37 which is a flicker monitoring pixel, is provided with a photoelectric conversion element 333 that photoelectrically converts incident light to generate a current. Further, the pixel P37 is provided with a current-voltage conversion unit 56 that is connected to the photoelectric conversion element 333 and converts the current input from the photoelectric conversion element 333 into a voltage.
  • the current-voltage conversion unit 56 has a logarithmic conversion circuit 56a and a buffer circuit 56b.
  • the current-voltage conversion unit 56 is configured to convert the current (photocurrent) input from the photoelectric conversion element 333 in the logarithmic conversion circuit 56a into a voltage value of logarithmic output.
  • the buffer circuit 56b has a source follower type configuration and is configured to perform impedance conversion.
  • the logarithmic conversion circuit 56a constituting the current-voltage conversion unit 56 includes an N-type transistor 561, an N-type transistor 563, a P-type transistor 562, and a capacitor C56.
  • these transistors for example, MOS transistors are used.
  • the source of the N-type transistor 561 is connected to the cathode of the photoelectric conversion element 333.
  • the drain of the N-type transistor 561 is connected to a power supply terminal (not shown).
  • the P-type transistor 562 and the N-type transistor 563 are connected in series between the power supply terminal and the ground terminal. Further, the connection points of the P-type transistor 562 and the N-type transistor 563 are connected to the gate of the N-type transistor 561 and the input terminal of the buffer circuit 56b. Further, a predetermined bias voltage Vlog is applied to the gate of the P-type transistor 562.
  • the gate of the N-type transistor 563 is connected to the cathode of the photoelectric conversion element 333 and the source of the N-type transistor 561.
  • One electrode of the capacitor C56 is connected to the gate of the N-type transistor 563 and the connection point of the P-type transistor 562 and the N-type transistor 563.
  • the other electrode of the capacitor C56 is connected to the cathode of the photoelectric conversion element 333 and the gate of the N-type transistor 563.
  • the drains of the N-type transistors 561,563 are connected to the power supply side, and such a circuit is called a source follower.
  • the two source followers connected in a loop form the photocurrent input from the light receiving unit 330 into a logarithmic voltage signal.
  • the P-type transistor 562 supplies a constant current to the N-type transistor 563.
  • the capacitor C56 is provided to stabilize the gate voltage of each of the N-type transistor 561 and the N-type transistor 563.
  • the logarithmic conversion circuit 56a does not have to have the capacitor C56.
  • the buffer circuit 56b has a P-type transistor 564 and a P-type transistor 565.
  • transistors for example, MOS transistors are used.
  • the P-type transistor 564 and the P-type transistor 565 are connected in series between the power supply terminal and the ground terminal.
  • the gate of the P-type transistor 565 is connected to the output terminal (connection point of the P-type transistor 562 and the N-type transistor 563) of the logarithmic conversion circuit 56a.
  • the connection points of the P-type transistor 564 and the P-type transistor 565 are connected to the input terminal of the shared subtractor 51. Further, a predetermined bias voltage Vbsf is applied to the gate of the P-type transistor 564.
  • the pixel P37 is shared by being connected to the current-voltage conversion unit 56 and subtracting the other voltage from one voltage input from the current-voltage conversion unit 56 at different timings from the current-voltage conversion unit 56.
  • a subtractor (an example of a shared subtraction unit) 51 is provided.
  • the shared subtractor 51 in the present embodiment has the same configuration as the shared subtractor 51 in the above 1-1 embodiment, except that it has a dedicated capacitor C512.
  • the shared subtractor 51 has a dedicated capacitor C512 having one electrode and the other electrode arranged to face the one electrode and connected to the other electrode of the small capacitor C45, and has a smaller capacitance than the individual capacitor C421. have.
  • the dedicated capacitor C512 is provided in a flicker monitoring pixel (pixel P37) different from the individual pixels (pixels P1 and P45 in FIG. 14).
  • the dedicated capacitor C512 is a capacitor dedicated to flicker monitoring provided in the flicker monitoring pixel (pixel P37).
  • the dedicated capacitor C512 has the same capacity as, for example, the small capacitor C45.
  • the dedicated capacitor C512 is connected to the small capacitor C45 by the wiring FLcom.
  • the small capacitor C45 is provided in a pixel different from that of the shared subtractor 51, it functionally constitutes a part of the shared subtractor 51.
  • the shared determination unit 52 provided in the pixel P37 has the same configuration as the shared determination unit 52 in the above 1-1 embodiment, and exhibits the same function. As described above, the pixel P37 is provided with the photoelectric conversion element 333, the current-voltage conversion unit 56, the shared subtractor 51, and the shared determination unit 52. However, since the capacity of the dedicated capacitor C512 is small, the pixel P37 cannot detect an address event based on the movement of an object or the like.
  • the flicker detection circuit 5 provided in the pixel P37 the difference between the first voltage and the second voltage based on the subtraction result by the shared subtractor 51 exceeds the upper limit threshold value High or the lower limit threshold value Vlow (both are examples of predetermined threshold values). It has a shared determination unit 52 for determining whether or not it is present.
  • the flicker detection circuit 5 provided in the pixel P37 has a plurality of flicker detection circuits 5 when the shared determination unit 52 determines that the voltage difference based on the subtraction result of the shared subtractor 51 exceeds the upper limit threshold value Vhigh (or the lower limit threshold value Vlow).
  • the area reset generation circuit 55 is composed of, for example, an OR gate.
  • the input terminal of the region reset generation circuit 55 is connected to the connection portion of the P-type transistor 521 and the N-type transistor 522 of the shared determination unit 52.
  • the negative input terminal of the region reset generation circuit 55 is connected to the connection portion of the P-type transistor 523 and the N-type transistor 524 of the shared determination unit 52.
  • the detection signal (+) output by the shared determination unit 52 is input to the input terminal of the area reset generation circuit 55.
  • a detection signal ( ⁇ ) is input to the negative input terminal of the region reset generation circuit 55.
  • the region reset generation circuit 55 outputs an output reset signal RST_FL having a high voltage level when the voltage level of the detection signal (+) is high or the voltage level of the detection signal (-) is low.
  • the region reset generation circuit 55 outputs an output reset signal RST_FL having a low voltage level when the voltage level of the detection signal (+) is low and the voltage level of the detection signal ( ⁇ ) is high.
  • the shared determination unit 52 outputs a signal having a high voltage level of the detection signal (+) and a low voltage level of the detection signal ( ⁇ ). ..
  • the area reset generation circuit 55 outputs an output reset signal RST_FL having a high voltage level.
  • an output reset signal RST_FL having a high voltage level is input to one input terminal of the intra-pixel reset circuit 46.
  • the P-type transistors 421 provided in the pixels P1 to P36 and P38 to P64 are controlled by the arbiter 213.
  • the area reset generation circuit 55 outputs an output reset signal RST_FL having a low voltage level.
  • an output reset signal RST_FL having a low voltage level is input to one input terminal of the intra-pixel reset circuit 46.
  • the P-type transistors 421 provided in the pixels P1 to P36 and P38 to P64 are controlled by the flicker detection circuit 5.
  • the solid-state image sensor 200 according to the present embodiment has a small capacitor C45 corresponding to the adder capacitor of the adder unit 6 in the above 1-1 embodiment in the normal pixels constituting the pixel block PB. Further, a small capacitor C45 provided for each of the normal pixels constituting the pixel block PB is connected to the gate of the P-type transistor 512 of the shared subtractor 51 of the flicker detection circuit 5 by connecting the other electrodes to each other. .. As a result, the solid-state image sensor 200 according to the present embodiment has the same effect as the solid-state image sensor 200 according to the 1-1 embodiment.
  • FIG. 13 is a diagram schematically showing a pixel block PB provided on the solid-state image sensor 200 according to the present embodiment.
  • FIG. 14 is a circuit diagram showing a configuration example of an address event detection unit 4 and a flicker detection circuit 5 provided in the solid-state image sensor 200 according to the present embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the pixel block PB is composed of 64 pixels P1 to P64 arranged in 8 rows and 8 columns, for example.
  • 64 pixels P are subscripted from left to right and from top to bottom in FIG.
  • reference numerals “P1”, “P4”, “P57”, and “P64” are attached to the pixels P arranged at the corners of the pixel block PB for easy understanding.
  • the flicker detection circuit 5 is provided in the pixels P37 constituting the pixel block PB, as in the first to fourth embodiments. Therefore, the pixel P37 is a pixel that does not contribute to imaging and detection of address events.
  • the pixel P37 corresponds to an example of a shared pixel having a shared subtractor (an example of a shared subtractor) 51 provided in the flicker detection circuit 5.
  • the pixel block PB corresponds to an example of a pixel block having a shared pixel and a plurality of individual pixels.
  • the photoelectric conversion element 333 provided in the pixel P45 constituting the pixel block PB is connected to the photoelectric conversion element 333 provided in the pixel P37.
  • the pixel P37 (an example of a shared pixel) is input from a photoelectric conversion element 333 (an example of a shared photoelectric conversion element) that photoelectrically converts incident light to generate a current and a photoelectric conversion element 333. It has a current-voltage conversion unit 56 (an example of a shared current-voltage conversion unit) that converts a current into a voltage and outputs the voltage to one electrode of the dedicated capacitor C512.
  • the photoelectric conversion element 333 is connected to the photoelectric conversion element 333 provided in the pixel P45 (an example of one individual pixel) of the pixels P1 to P36 and P38 to P64 (an example of a plurality of individual pixels). More specifically, the cathode of the photoelectric conversion element 333 provided on the pixel P37 and the cathode of the photoelectric conversion element 333 provided on the pixel P45 are connected.
  • the photoelectric conversion element 333 provided in the flicker monitoring pixel and the photoelectric conversion element 333 provided in the normal pixel the detection results in all the pixels P constituting the pixel block PB are acquired. be able to.
  • the photoelectric conversion element 333 provided in the pixel P45 which is the normal pixel for PD merger to which the photoelectric conversion element 333 is merged, is affected by the photoelectric conversion element 333 provided in the pixel P37, and therefore is only operated by itself. Based on the current cannot be output to the current-voltage converter 41.
  • FIG. 15 is a diagram schematically showing the arrangement relationship between the pixel block PB and the flicker detection circuit 5 provided in the solid-state image sensor 200 according to the present embodiment.
  • FIG. 16 is a circuit diagram showing a configuration example of an address event detection unit 4 and a flicker detection circuit 5 provided in the solid-state image sensor 200 according to the present embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the pixel block PB is composed of 256 pixels P1 to P256 arranged in 16 rows and 16 columns, for example.
  • 256 pixels P are subscripted from left to right and from top to bottom in FIG.
  • the reference numerals “P1”, “P16”, “P241” and “P256” are attached to the pixels P arranged at the corners of the pixel block PB.
  • the pixels P1 to P256 constituting the pixel block PB are not provided with the flicker detection circuit 5. Therefore, all the pixels P1 to P256 constituting the pixel block PB are pixels that contribute to imaging and detection of address events.
  • the flicker detection circuit 5 is arranged in an area different from the pixel area in which a plurality of pixels P1 to P256 (an example of individual pixels) are arranged. That is, the shared subtractor 51 (see FIG. 16) provided in the flicker detection circuit 5 is arranged in a region different from the pixel region in which the plurality of pixels P1 to P256 are arranged.
  • the pixels P1 to P256 in this embodiment have the same configuration as the pixels P1 to P36 and P38 to P64 in the first to fourth embodiments.
  • the flicker detection circuit 5 has the same configuration as the flicker detection circuit 5 in the above 1-1 embodiment, except that the area reset generation circuit is different.
  • the flicker detection circuit 5 in the present embodiment has the same configuration as the region reset generation circuit 55 provided in the flicker detection circuit 5 in the first to fourth embodiments.
  • the flicker detection circuit 5 is arranged in an area different from the pixel area, it can be connected to the small capacitors C45 provided in the pixels P1 to P256 by the wiring FLcom.
  • the solid-state image sensor 200 according to the present embodiment has the same effect as the solid-state image sensor 200 according to the first to fourth embodiments.
  • FIG. 17 is a circuit diagram showing a configuration example of an address event detection unit 4 and a flicker detection circuit 5 provided in the solid-state image sensor 200 according to the present embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the solid-state image sensor 200 has a first shared switch in addition to the circuit configuration of the pixel (flicker monitoring pixel) provided with the flicker detection circuit 5 in the first to fourth embodiments.
  • a 57a, a second shared switch 57b, and a large capacitor C57 are provided.
  • the solid-state image sensor 200 includes a first shared switch 57a provided so as to be able to cut the other electrode of the plurality of small capacitors C45 and the other electrode of the dedicated capacitor C512.
  • the solid-state image sensor 200 is connected in parallel to the dedicated capacitor C512 and has a larger capacitance than the dedicated capacitor C512, and is connected in series with the large capacitor C57 and connected in parallel with the dedicated capacitor C512. It is provided with a dual shared switch 57b.
  • the first shared switch 57a and the second shared switch 57b are configured so that their opening and closing are controlled by the control signal Mode_ctl.
  • the control signal input terminal of the first shared switch 57a is composed of positive logic terminals
  • the control signal input terminal of the second shared switch 57b is composed of negative input terminals. Therefore, the opening and closing of the first shared switch 57a and the second shared switch 57b are always reversed. That is, when the first shared switch 57a is in the open state (off state), the second shared switch 57b is in the closed state (on state). On the other hand, when the first shared switch 57a is in the closed state (on state), the second shared switch 57b is in the open state (off state).
  • the first shared switch 57a is turned on and the second shared switch 57b is turned off to connect a plurality of small capacitors C45 of normal pixels to the flicker detection circuit 5. And perform flicker detection. After the flicker detection is completed, the first shared switch 57a is turned off and the second shared switch 57b is turned on. As a result, the large capacitor C57 is connected to the shared subtractor 51, so that the gain of the shared subtractor 51 is improved. Therefore, even the pixel P provided with the flicker detection circuit 5 can detect the same address event as the normal pixel.
  • the pixel having the flicker detection circuit 5 can exhibit the function as the flicker monitoring combined pixel.
  • the solid-state image sensor 200 according to the 1-1 to 1-7 embodiments includes one flicker detection circuit for each of a plurality of pixels.
  • the solid-state image sensor 200 according to each embodiment can reduce power consumption as compared with the case where a flicker detection circuit is provided for each pixel.
  • the solid-state image sensor 200 resets the address event detection unit 4 (for example, the individual subtractor 42) before the address event caused by the flicker phenomenon occurs. As a result, it is possible to suppress the occurrence of an address event caused by the flicker phenomenon.
  • FIG. 18 is a circuit diagram showing a configuration example of a low-resolution address event detection unit provided with the solid-state image sensor 200 according to the 2-1 embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the solid-state image sensor 200 according to the first embodiment described above except that the solid-state image sensor 200 according to the present embodiment does not have the region reset generation circuit 53 and the intra-pixel reset circuit 44. It has the same configuration as. Further, the solid-state image sensor 200 according to the present embodiment has a low-resolution system circuit 9 having the same configuration as the flicker detection circuit 5 except that the region reset generation circuit 53 according to the first-first embodiment is not connected. It has.
  • the solid-state image sensor 200 is connected to each of a plurality of photoelectric conversion elements 333 and a plurality of photoelectric conversion elements 333, each of which photoelectrically converts incident light to generate a current, and is connected to each of the plurality of photoelectric conversion elements 333. It is provided with a plurality of current-voltage conversion units 41 that convert the current input from the above into a voltage. Further, the solid-state image sensor 200 is connected to a plurality of current-voltage conversion units 41 and has a first voltage based on one voltage input from each of the current-voltage conversion units 41 at different timings to a second voltage based on the other voltage. A shared subtractor (an example of a shared subtraction unit) 91 for subtracting the voltage is provided.
  • the solid-state image sensor 200 determines whether or not the difference between the first voltage and the second voltage based on the subtraction result of the shared subtractor 91 exceeds the upper limit threshold value Vhigh or the lower limit threshold value Vlow (both are examples of predetermined threshold values).
  • a shared determination unit 92 for determination is provided.
  • the solid-state image sensor 200 includes an addition unit 6 that adds voltages output from each of the plurality of current-voltage conversion units 41.
  • the shared subtractor 91 is configured to subtract the second voltage, which is the other additive voltage, from the first voltage, which is one additional voltage that is added by the adder 6 and input at different timings.
  • the shared subtractor 91 includes a P-type transistor 911, a P-type transistor 912, an N-type transistor 913, and a capacitor C911.
  • transistors for example, MOS transistors are used.
  • the P-type transistor 912 and the N-type transistor 913 are connected in series between the power supply terminal and the ground terminal.
  • the connection portion of the P-type transistor 912 and the N-type transistor 913 is connected to the input terminal of the shared determination unit 92.
  • a predetermined bias voltage Vbdiff is applied to the gate of the N-type transistor 913.
  • the source of the P-type transistor 911 is connected to the gate of the P-type transistor 912.
  • the drain of the P-type transistor 911 is connected to the connection portion of the P-type transistor 912 and the N-type transistor 913.
  • One electrode of the capacitor C911 is connected to the source of the P-type transistor 911 and the gate of the P-type transistor 912.
  • the other electrode of the capacitor C911 is connected to the connection portion of the P-type transistor 912 and the N-type transistor 913 and the drain of the P-type transistor 911. Since the operation of the shared subtractor 91 is the same as that of the individual subtractor 42, the description thereof will be omitted.
  • the shared determination unit 92 is composed of a quantizer.
  • the shared determination unit 92 includes a P-type transistor 921, an N-type transistor 922, a P-type transistor 923, and an N-type transistor 924.
  • transistors for example, MOS transistors are used.
  • the P-type transistor 921 and the N-type transistor 922 are connected in series between the power supply terminal and the ground terminal.
  • the P-type transistor 923 and the N-type transistor 924 are connected in series between the power supply terminal and the ground terminal.
  • the gate of the P-type transistor 921 and the gate of the P-type transistor 923 are connected to the output terminal of the shared subtractor 91 (the connection portion of the P-type transistor 912 and the N-type transistor 913).
  • An upper limit threshold value Vhigh of a voltage having a high voltage level is applied to the gate of the N-type transistor 922.
  • a lower limit threshold value Vlow of a voltage having a low voltage level is applied to the gate of the N-type transistor 924.
  • the connection portion of the P-type transistor 921 and the N-type transistor 922 is an output terminal of the detection signal (+).
  • the connection portion of the P-type transistor 923 and the N-type transistor 924 is an output terminal of the detection signal ( ⁇ ).
  • the shared determination unit 92 determines the voltage.
  • a detection signal (+) whose level is almost the same as the power supply voltage and a detection signal (-) whose voltage level is almost the same as the voltage of the ground terminal are output.
  • the voltage input from the shared subtractor 91 (that is, the voltage output by the shared subtractor 91) is the total voltage of the output voltages of the k individual subtractors 42 added by the adder 6.
  • the output of the shared subtractor 91 does not exceed either the upper limit threshold value Vhigh or the lower limit threshold value Vlow, the output of the shared determination unit 92 becomes “0”, and the low resolution system circuit 9 is connected to the adder unit 6. It is detected that the address event has not occurred in all the pixels of the plurality of (k in this example) pixels.
  • the shared determination unit 92 detects a detection signal whose voltage level is almost the same as that of the ground terminal. (+) And a detection signal (-) whose voltage level is almost the same as the voltage of the ground terminal are output. In this case, the output of the shared determination unit 92 becomes “+1”, and the low resolution system circuit 9 is in a dark state with a predetermined number of pixels among a plurality of (k in this example) pixels connected to the addition unit 6. Detects that an address event that changes from light to bright has occurred. The predetermined number differs depending on the capacitance of the addition capacitors C61 to C6k provided in the addition unit 6 and the capacitance of the individual capacitors C421.
  • the shared determination unit 92 detects a detection signal whose voltage level is substantially the same as the power supply voltage. (+) And a detection signal (-) whose voltage level is almost the same as the power supply voltage are output.
  • the output of the shared determination unit 92 is “-1”, and the low-resolution system circuit 9 is bright with a predetermined number of pixels among a plurality of (k in this example) pixels connected to the addition unit 6. Detects the occurrence of an address event that changes from state to dark.
  • an address event is detected by one shared subtractor 51 and one shared determination unit 52 by using the added voltage obtained by adding the voltage based on the photocurrent of the photoelectric conversion element 333 in multiple pixels by the adding unit 6. It is configured to determine whether or not it has been done. Further, the solid-state image sensor 200 is configured so that the operation of the individual subtractor 42 and the quantizer 43, which are provided in the pixel P and do not contribute to the detection of the address event, can be stopped.
  • the solid-state image sensor 200 switches to low-resolution address event detection when it is not necessary to detect address events at high resolution, and the individual subtractor 42 and quantizer that do not contribute to address event detection. The operation of 43 can be stopped. As a result, the solid-state image sensor 200 can reduce power consumption.
  • FIG. 19 is a circuit diagram showing a configuration example of a low-resolution address event detection unit provided in the solid-state image sensor 200 according to the second-2 embodiment. Note that in FIG. 19, the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the solid-state image sensor 200 includes a switch circuit 47 in addition to the configuration of the solid-state image sensor 200 according to the 2-1 embodiment. More specifically, the solid-state image sensor 200 is individually connected to a plurality of current-voltage conversion units 41, and the other voltage is subtracted from one voltage input from the connected current-voltage conversion units 41 at different timings. A subtractor (an example of an individual subtraction unit) 42 is provided. Each of the plurality of individual subtractors 42 has one electrode connected to the current-voltage conversion unit 41 to which the individual subtractor 42 is connected, and the other electrode arranged to face the one electrode. It includes an individual capacitor C421.
  • the plurality of individual subtractors 42 have a switch circuit (an example of a switch) 47 that is connected to the other electrode of the individual capacitor C421 and can disconnect the individual capacitor C421 from the individual subtractor 42.
  • the adder 7 is connected to a connection with the individual capacitor C421 and the switch circuit 47.
  • the adder 7 does not have an adder capacitor, unlike the adder 6 in the 2-1 embodiment.
  • the switch circuit 47 When the solid-state image sensor 200 operates at a low resolution, the switch circuit 47 is switched to an open state (off state). As a result, the components after the individual capacitor C421 can be separated from the current-voltage conversion unit 41.
  • the input terminals of the shared subtractor 91 are connected to the other electrodes of the individual capacitors C421 provided in the plurality of pixels P, respectively. As a result, in the shared subtractor 91, a predetermined gain is obtained by the individual capacitor C421 and the capacitor C911. As a result, the solid-state image sensor 200 can detect whether or not an address event has occurred by the shared subtractor 91 and the shared determination unit 92 based on the voltages input from the plurality of current-voltage conversion units 41.
  • the switch circuit 47 is opened to switch to the detection of the address event at low resolution and does not contribute to the detection of the address event.
  • the operation of the individual subtractor 42 and the quantizer 43 can be stopped. As a result, the solid-state image sensor 200 can reduce power consumption.
  • the solid-state image sensor 200 As described above, the solid-state image sensor 200 according to the 2-1 embodiment and the 2-2 embodiment stops the operation of the individual subtractor 42 and the quantizer 43 that do not contribute to the detection of the address event. It is possible to reduce power consumption.
  • FIG. 20 is a circuit diagram showing a configuration example of a low-resolution address event detection unit provided with the solid-state image sensor 200 according to the 3-1 embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the solid-state image sensor 200 according to the first embodiment described above except that the solid-state image sensor 200 according to the present embodiment does not have the region reset generation circuit 53 and the intra-pixel reset circuit 44. It has the same configuration as. Further, the solid-state imaging device 200 according to the present embodiment includes a threshold value processing circuit 10 having the same configuration as the flicker detection circuit 5 except that the region reset generation circuit 53 according to the first-first embodiment is not connected. ing.
  • the solid-state image sensor 200 In the solid-state image sensor 200 according to the present embodiment, one for each of a plurality of (four in this example) photoelectric conversion elements 333 and a plurality of photoelectric conversion elements 333, each of which photoelectrically converts incident light to generate an electric current. It is provided with a plurality of current-voltage conversion units 41 that are connected and convert the current input from the photoelectric conversion element 333 into a voltage. Further, the solid-state image sensor 200 is connected to a plurality of (four in this example) current-voltage conversion units 41, and the first voltage based on one voltage input from each of the current-voltage conversion units 41 at different timings is used as the other. It is provided with a shared subtractor (an example of a shared subtractor) 101 that subtracts a second voltage based on the voltage of.
  • a shared subtractor an example of a shared subtractor
  • the solid-state image sensor 200 determines whether or not the difference between the first voltage and the second voltage based on the subtraction result of the shared subtractor 101 exceeds the upper limit threshold value Vhigh or the lower limit threshold value Vlow (both are examples of predetermined threshold values).
  • a shared determination unit 102 for determination is provided.
  • the solid-state image sensor 200 includes an addition unit 6 that adds voltages output from each of the plurality of current-voltage conversion units 41.
  • the shared subtractor 101 is configured to subtract the second voltage, which is the other additive voltage, from the first voltage, which is one additional voltage that is added by the adder 6 and input at different timings.
  • the shared subtractor 101 includes a P-type transistor 1011 and a P-type transistor 1012, an N-type transistor 1013, and a capacitor C1011.
  • transistors for example, MOS transistors are used.
  • the P-type transistor 1012 and the N-type transistor 1013 are connected in series between the power supply terminal and the ground terminal.
  • the connection portion of the P-type transistor 1012 and the N-type transistor 1013 is connected to the input terminal of the shared determination unit 102.
  • a predetermined bias voltage Vbdiff is applied to the gate of the N-type transistor 1013.
  • the source of the P-type transistor 1011 is connected to the gate of the P-type transistor 1012.
  • the drain of the P-type transistor 1011 is connected to the connection portion of the P-type transistor 1012 and the N-type transistor 1013.
  • One electrode of the capacitor C1011 is connected to the source of the P-type transistor 1011 and the gate of the P-type transistor 1012.
  • the other electrode of the capacitor C1011 is connected to the connection portion of the P-type transistor 1012 and the N-type transistor 1013 and the drain of the P-type transistor 1011. Since the operation of the shared subtractor 101 is the same as that of the individual subtractor 42, the description thereof will be omitted.
  • the shared determination unit 102 is composed of a quantizer.
  • the shared determination unit 102 includes a P-type transistor 1021, an N-type transistor 1022, a P-type transistor 1023, and an N-type transistor 1024.
  • transistors for example, MOS transistors are used.
  • the P-type transistor 1021 and the N-type transistor 1022 are connected in series between the power supply terminal and the ground terminal.
  • the P-type transistor 1023 and the N-type transistor 1024 are connected in series between the power supply terminal and the ground terminal.
  • the gate of the P-type transistor 1021 and the gate of the P-type transistor 1023 are connected to the output terminal of the shared subtractor 101 (the connection portion of the P-type transistor 1012 and the N-type transistor 1013).
  • An upper limit threshold value Vhigh of a voltage having a high voltage level is applied to the gate of the N-type transistor 1022.
  • a lower limit threshold value Vlow of a voltage having a low voltage level is applied to the gate of the N-type transistor 1024.
  • the connection between the P-type transistor 1021 and the N-type transistor 1022 is an output terminal for the detection signal (+).
  • the connection portion of the P-type transistor 1023 and the N-type transistor 1024 is an output terminal of the detection signal ( ⁇ ).
  • the shared determination unit 102 determines the voltage.
  • a detection signal (+) whose level is almost the same as the power supply voltage and a detection signal (-) whose voltage level is almost the same as the voltage of the ground terminal are output.
  • the voltage input from the shared subtractor 101 (that is, the voltage output by the shared subtractor 101) is the total voltage of the output voltages of the k individual subtractors 42 added by the adder 6.
  • the output of the shared subtractor 101 does not exceed either the upper limit threshold value Vhigh or the lower limit threshold value Vlow, the output of the shared determination unit 102 becomes “0”, and the threshold value processing circuit 10 is connected to the adder unit 6. It is detected that the address event has not occurred in all the pixels of the plurality of pixels (4 in this example).
  • the shared determination unit 102 detects a detection signal whose voltage level is almost the same as that of the ground terminal. (+) And a detection signal (-) whose voltage level is almost the same as the voltage of the ground terminal are output. In this case, the output of the shared determination unit 102 becomes "+1", and the threshold value processing circuit 10 is bright from the dark state with a predetermined number of pixels among a plurality of (4 in this example) pixels connected to the addition unit 6. Detects that an address event that changes state has occurred.
  • the predetermined number differs depending on the capacities of the adder capacitors C61 to C64 provided in the adder 6 and the capacities of the individual capacitors C421.
  • the shared determination unit 92 detects a detection signal whose voltage level is substantially the same as the power supply voltage. (+) And a detection signal (-) whose voltage level is almost the same as the power supply voltage are output. In this case, the output of the shared determination unit 92 becomes “-1”, and the threshold value processing circuit 10 starts from the bright state with a predetermined number of pixels among a plurality of (4 in this example) pixels connected to the addition unit 6. It detects that it has received light that changes to a dark state.
  • a plurality of (four in this example) adder capacitors C61, C62, C63, and C64 provided in the adder 6 have different capacities from each other.
  • the capacitance Cb of the addition capacitor C62 is four times the capacitance Ca
  • the capacitance Cc of the addition capacitor C63 is eight times the capacitance Ca
  • the capacitance Cd of the addition capacitor C64 is the capacitance Cc with respect to the capacitance Ca of the addition capacitor C61. It is assumed that it is 16 times.
  • FIG. 21 is a diagram schematically showing an example of a weighting pattern of the pixel block PB provided in the solid-state image sensor 200 according to the present embodiment.
  • the solid-state imaging device 200 includes a pixel block PB composed of a plurality of pixels P each having a photoelectric conversion element 333 and a current-voltage conversion unit 41 (see FIG. 20).
  • the pixel block PB in this embodiment is composed of 64 pixels P arranged in 8 rows and 8 columns.
  • pixels P connected to adder capacitors C61 to C64 having the same capacitance are arranged in a predetermined pattern.
  • the addition capacitor C61 is connected to the pixels P arranged on the outermost circumference.
  • the addition capacitor C62 is connected to the pixels P arranged on the second lap from the outside of the pixel block PB. Further, for example, the addition capacitor C63 is connected to the pixels P arranged on the third circumference from the outside of the pixel block PB. Further, for example, an adder capacitor C64 is connected to the pixels P arranged on the innermost circumference of the pixel block PB.
  • the solid-state image sensor 200 can change the ease of detecting the address event in the pixel block PB.
  • the solid-state image sensor 200 can give the pixel block PB a correction pattern to be applied in image processing.
  • the processing load on the image pickup device including the solid-state image pickup device 200 is reduced, and the power consumption of the image pickup device including the solid-state image pickup device 200 can be reduced.
  • FIG. 22 is a diagram showing a configuration example of a circuit for executing weighting addition and threshold processing provided in the solid-state image sensor 200 according to the present embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • FIG. 23 is a diagram schematically showing a weighting pattern of the pixel block PB provided in the solid-state image sensor 200 according to the present embodiment.
  • the solid-state image sensor 200 according to the present embodiment has the same configuration as the solid-state image sensor 200 according to the 3-1 embodiment, except for the configuration of the addition unit 8.
  • the addition unit 8 provided in the solid-state image sensor 200 has a switch unit 81 provided so that a plurality of current-voltage conversion units 41 can be individually disconnected from the shared subtractor 51.
  • the switch unit 81 has switches 811a, 811b, 811ka, and 811kb provided between one electrode of the individual capacitor C421 and one electrode of the plurality of adder capacitors C81a, C81b, C81ka, and C81kb.
  • the switch unit 81 has switches 812a, 812b, 812ka, and 812 kb provided between the other electrode of the adder capacitors C81a, C81b, C81ka, and C81 kb and the shared subtractor 51.
  • the switches 811a to 811 kb and 811a to 811 kb are composed of, for example, MOS transistors.
  • the capacitances of the adder capacitors C81a, C81b, C81ka, and C81kb are different from each other.
  • the solid-state image sensor 200 By switching the on / off states of the switches 811a to 811 kb and 811a to 811 kb, the solid-state image sensor 200 enables convolution calculation in addition to weighting addition.
  • the capacitance Ca of the adder capacitor C81a is 1/4 of the capacitance Cb of the adder capacitor C81b.
  • the switch unit 81 can set the following four states between the output of the current-voltage conversion unit 41 provided in the pixel P and the input terminal of the shared subtractor 51.
  • the combined capacitor of the addition unit 8 has a capacitance Ca.
  • the weighting pattern is the largest in the center, the second largest in the second lap surrounding the center, and the smallest in the third lap surrounding the second lap.
  • the switch unit 81 By appropriately switching the switch unit 81, as shown from left to right in the upper row of FIG. 23, the weighting pattern can be moved one column at a time in the pixel block PB composed of the pixels P of 8 rows and 8 columns. it can. Further, by appropriately switching the switch unit 81, as shown from left to right in the lower row of FIG. 23, the weighting pattern is moved line by line in the pixel block PB composed of the pixels P of 8 rows and 8 columns. be able to.
  • the solid-state image sensor 200 can execute the convolution operation by moving the weighting pattern one row or one column at a time.
  • FIG. 24 is a diagram showing a configuration example of a circuit for executing weighting addition and threshold processing provided in the solid-state image sensor 200 according to the present embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the solid-state image sensor 200 according to the present embodiment has the same configuration as the solid-state image sensor 200 according to the third-2 embodiment, except for the configuration of the addition unit 8.
  • the addition unit 8 provided in the solid-state image sensor 200 has a switch unit 81 provided so that a plurality of current-voltage conversion units 41 can be individually disconnected from the shared subtractor 51.
  • the switch unit 81 has switches 812a, 812b, 812ka, and 812 kb provided between the other electrode of the adder capacitors C81a, C81b, C81ka, and C81 kb and the shared subtractor 51.
  • the switches 811a to 811kb are composed of, for example, MOS transistors.
  • the capacitances of the adder capacitors C81a, C81b, C81ka, and C81kb are different from each other.
  • the solid-state image sensor 200 can perform a convolution operation in addition to the weighting addition.
  • the capacitance Ca of the addition capacitor C81a is 1/4 of the capacitance Cb of the addition capacitor C81b.
  • the switch unit 81 can set the following four states between the output of the current-voltage conversion unit 41 provided in the pixel P and the input terminal of the shared subtractor 51.
  • the combined capacitor of the addition unit 8 has a capacitance Ca.
  • the adder 8 provided in the solid-state image sensor 200 according to the present embodiment does not have a switch between the adder capacitors C81a to C81 kb and the individual capacitors C421.
  • the solid-state image sensor 200 according to the present embodiment can reduce the circuit scale as compared with the solid-state image sensor 200 according to the 3-1 embodiment.
  • FIG. 25 is a diagram showing a configuration example of a circuit for executing weighting addition and threshold processing provided in the solid-state image sensor 200 according to the present embodiment.
  • the pixel signal generation unit 320, the transfer transistor 331, and the OFG transistor 332 provided in the pixel P are not shown.
  • the solid-state image sensor 200 according to the present embodiment has the same configuration as the solid-state image sensor 200 according to the third-2 embodiment and the 3-3 embodiment, except for the configuration of the addition unit 8.
  • the addition unit 8 provided in the solid-state image sensor 200 has a switch unit 81 provided so that a plurality of current-voltage conversion units 41 can be individually disconnected from the shared subtractor 51.
  • the switch unit 81 has switches 811a, 811b, 811ka, and 811kb provided between one electrode of the individual capacitor C421 and one electrode of the plurality of adder capacitors C81a, C81b, C81ka, and C81kb.
  • the switches 811a to 811kb are composed of, for example, MOS transistors.
  • the capacitances of the adder capacitors C81a, C81b, C81ka, and C81kb are different from each other.
  • the solid-state image sensor 200 can perform a convolution operation in addition to the weighting addition.
  • the capacitance Ca of the addition capacitor C81a is 1/4 of the capacitance Cb of the addition capacitor C81b.
  • the switch unit 81 can set the following four states between the output of the current-voltage conversion unit 41 provided in the pixel P and the input terminal of the shared subtractor 51.
  • the combined capacitor of the addition unit 8 has a capacitance Ca.
  • the adder 8 provided in the solid-state image sensor 200 according to the present embodiment does not have a switch between the adder capacitors C81a to C81kb and the shared subtractor 51.
  • the solid-state image sensor 200 according to the present embodiment can reduce the circuit scale as compared with the solid-state image sensor 200 according to the 3-1 embodiment.
  • the solid-state image sensor 200 can have the pixel block PB having a correction pattern applied in the image processing. As a result, the processing load on the image pickup device including the solid-state image pickup device 200 is reduced, and the power consumption of the image pickup device including the solid-state image pickup device 200 can be reduced.
  • the solid-state imaging device 200 includes a photoelectric conversion element 333 that photoelectrically converts incident light to generate a current, and a photoelectric conversion element 333. It is provided with a current-voltage conversion unit 41 that converts the current input from the above into a voltage.
  • the solid-state image sensor 200 is connected to the current-voltage conversion unit 41 and subtracts the other voltage from one voltage input from the current-voltage conversion unit 41 at different timings.
  • the individual subtractor 42 and the shared subtractors 51, 91, 101 (An example of a plurality of subtraction units).
  • the DVS sensor is a sensor that detects and outputs luminance change information.
  • the luminance change information is detected for each pixel and output for each pixel.
  • processing capabilities such as flicker suppression and multi-resolution support can be implemented for each pixel array area, it is possible to obtain the effects of reducing the amount of data, reducing power, and reducing noise.
  • one of the plurality of subtraction units realizes the function of the conventional DVS subtraction unit, and the remaining subtraction unit performs information processing for each pixel array area. It can be used as a function.
  • the solid-state image sensor 200 according to the embodiment of the present technology can exhibit a signal processing function for each region, which is impossible with the conventional DVS.
  • the individual subtractor 42 of the individual subtractor 42 and the shared subtractors 51, 91, 101 (an example of a specific subtractor which is one of a plurality of subtractors) is connected to the current-voltage converter 41. It has an individual capacitor C421 having one electrode and the other electrode arranged to face the one electrode. 5, FIG. 8, FIG. 10, FIG. 12, FIG. 14, FIG. 16, FIGS. 17 to 18, 18, 22, 22, 24 and 25, as shown in the individual subtractor 42 and the shared subtractor 51,
  • the shared subtractors 51, 91, 101 of 91, 101 (an example of at least a part of the remaining subtractors of the plurality of subtractors) are connected to one electrode of the individual capacitor C421.
  • the individual subtractor 42 (an example of a specific subtraction unit which is one of a plurality of subtraction units) has one electrode connected to the current-voltage conversion unit 41 and the other electrode. It has an individual capacitor C421 with the other electrode arranged to face the electrode.
  • the shared subtractor 91 (an example of at least a part of the subtraction part of the remainder of the plurality of subtraction parts) is connected to the other electrode of the individual capacitor C421.
  • the solid-state image sensor 200 includes at least one of the address event detection unit 4 (an example of the first detection unit) or the flicker detection circuit 5, the low resolution system circuit 9 and the threshold value processing circuit 10 (all are examples of the second detection unit).
  • the address event detection unit 4 the difference between the current-voltage conversion unit 41, the individual subtractor 42 (an example of the specific subtraction unit), and the difference between one voltage and the other voltage based on the subtraction result by the individual subtractor 42 is the upper limit threshold value Vhigh.
  • a quantizer 43 an example of the first determination unit for determining whether or not the lower limit threshold voltage Vlow (both are examples of predetermined threshold values) is exceeded, and an address event corresponding to the amount of light received by the photoelectric conversion element 333.
  • the flicker detection circuit 5, the low-resolution system circuit 9, and the threshold processing circuit 10 include shared subtractors 51, 91, 101 (an example of a subtraction unit among the residual subtraction units among a plurality of subtraction units). Shared determination to determine whether the difference between one voltage and the other voltage based on the subtraction results of the shared subtractors 51, 91, 101 exceeds the upper limit threshold Vhigh or the lower limit threshold Vlow (both are examples of predetermined thresholds). It has units 52, 92, and 102 (an example of a second determination unit).
  • the solid-state image sensor 200 includes both an address event detection unit 4 and a flicker detection circuit 5, an address event detection unit 4 and a low-resolution system circuit 9, or an address event detection unit 4 and a threshold value processing circuit 10. There is.
  • the solid-state image sensor 200 includes a pixel P having an address event detection unit 4 and a photoelectric conversion element 333.
  • the present disclosure may have the following structure.
  • a photoelectric conversion element that photoelectrically converts incident light to generate an electric current
  • a current-voltage converter that converts the current input from the photoelectric conversion element into a voltage
  • a solid-state image sensor including a plurality of subtractors connected to the current-voltage converter and subtracting the other voltage from one voltage input from the current-voltage converter at different timings.
  • the specific subtraction unit which is one of the plurality of subtraction units, has one electrode connected to the current-voltage conversion unit and the other electrode arranged to face the one electrode.
  • Has a capacitor The solid-state image sensor according to (1), wherein at least a part of the remaining subtraction part of the plurality of subtraction parts is connected to one of the electrodes.
  • the specific subtraction unit which is one of the plurality of subtraction units, has one electrode connected to the current-voltage conversion unit and the other electrode arranged to face the one electrode.
  • Has a capacitor The solid-state image sensor according to (1), wherein at least a part of the residual subtraction part of the plurality of subtraction parts is connected to the other electrode.
  • a first determination unit for determining whether or not the difference between the current-voltage conversion unit, the specific subtraction unit, and the difference between the one voltage and the other voltage based on the subtraction result in the specific subtraction unit exceeds a predetermined threshold value.
  • the first detection unit which has and detects an event according to the amount of light received by the photoelectric conversion element, or Whether or not the difference between the subtraction part of one of the residual subtraction parts of the plurality of subtraction parts and the one voltage and the other voltage based on the subtraction result in the one subtraction part exceeds a predetermined threshold value.
  • the solid-state imaging device according to (2) or (3) above which includes at least one of a second detection unit having a second determination unit for determining.
  • a shared subtraction unit that is connected to the plurality of current-voltage converters and subtracts a second voltage based on the other voltage from a first voltage based on one voltage input from each of the current-voltage converters at different timings.
  • a solid-state image sensor (6) The solid-state image sensor according to (5), further comprising a shared determination unit for determining whether or not the difference between the first voltage and the second voltage based on the subtraction result in the shared subtraction unit exceeds a predetermined threshold value. (7) The addition unit for adding the voltage output from each of the plurality of current-voltage conversion units is provided.
  • the shared subtraction unit is described in (6) above, wherein the shared subtraction unit subtracts the second voltage, which is the other addition voltage, from the first voltage, which is one addition voltage that is added by the addition unit and input at different timings.
  • Solid-state imaging device It is provided with an individual subtraction unit connected to each of the plurality of current-voltage conversion units and subtracting the other voltage from one voltage input from the connected current-voltage conversion unit at different timings.
  • the individual subtraction unit has an individual capacitor having one electrode connected to the current-voltage conversion unit to which the individual subtraction unit is connected and the other electrode arranged to face the one electrode.
  • the addition unit includes one electrode connected to one electrode of the individual capacitor provided in the current-voltage conversion unit and the other electrode arranged to face the one electrode and connected to the common subtraction unit.
  • An individual subtraction unit that is connected to each of the plurality of current-voltage conversion units and subtracts the other voltage from one voltage that is input from the connected current-voltage conversion unit at different timings.
  • a reset that resets the operation of at least one of the plurality of photoelectric conversion elements, the plurality of current / voltage conversion units, and the plurality of individual subtraction units when the shared determination unit determines that the difference exceeds the threshold value.
  • the solid-state imaging device according to any one of (6) to (8) above, which comprises a unit. (10) An individual subtraction unit connected to each of the plurality of current-voltage conversion units and subtracting the other voltage from one voltage input from the connected current-voltage conversion units at different timings.
  • a plurality of individual pixels each having the photoelectric conversion element, the current-voltage conversion unit, and the individual subtraction unit, It is equipped with a dedicated capacitor provided in a pixel different from the individual pixel.
  • Each of the plurality of individual subtraction units has an individual electrode connected to the current-voltage conversion unit to which the individual subtraction unit is connected and the other electrode arranged to face the one electrode.
  • Each of the plurality of individual pixels has one electrode connected to one electrode of the individual capacitor and the other electrode arranged to face the one electrode, and has a larger capacitance than that of the individual capacitor.
  • Has a small small capacitor The dedicated capacitor has one electrode and the other electrode arranged to face the one electrode and connected to the other electrode of the small capacitor, and has a smaller capacitance than the individual capacitor (5).
  • a shared determination unit that determines whether or not the difference between the first voltage and the second voltage based on the subtraction result in the shared subtraction unit exceeds a predetermined threshold value.
  • the solid-state imaging device which includes a reset unit.
  • a shared pixel having the dedicated capacitor and the shared subtraction unit The solid-state imaging device according to (10) or (11), further comprising a pixel block having the shared pixel and the plurality of individual pixels.
  • the shared pixel has a shared photoelectric conversion element that generates a current by photoelectrically converting incident light, and a shared photoelectric conversion element that converts the current input from the shared photoelectric conversion element into a voltage and transfers the voltage to one electrode of the dedicated capacitor.
  • the solid-state imaging device has a shared current-voltage converter to output
  • the solid-state imaging device wherein the shared photoelectric conversion element is connected to the photoelectric conversion element provided in one individual pixel of the plurality of individual pixels.
  • the solid-state image sensor according to (10), wherein the shared subtraction unit is arranged in a region different from the pixel region in which the plurality of individual pixels are arranged.
  • a first shared switch provided so as to be able to cut the other electrode of the plurality of small capacitors and the other electrode of the dedicated capacitor.
  • a large capacitor connected in parallel to the shared capacitor and having a larger capacitance than the shared capacitor,
  • the solid-state imaging device according to (10) or (12), further comprising a second shared switch connected in series to the large capacitor and connected in parallel to the shared capacitor.
  • the solid according to (7) above further comprising an individual subtraction unit connected to each of the plurality of current-voltage conversion units and subtracting the other voltage from one voltage input from the connected current-voltage conversion unit at different timings.
  • Image sensor 17.
  • the addition unit has a switch unit provided so that the plurality of current-voltage conversion units can be individually disconnected from the common subtraction unit.
  • the switch unit is a switch provided between one electrode of the individual capacitor and one electrode of the plurality of adder capacitors, and a switch provided between the other electrode of the adder capacitor and the shared subtraction unit.
  • a pixel block composed of a plurality of pixels each having the photoelectric conversion element and the current-voltage conversion unit is provided.

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Abstract

低消費電力化を図ることを目的とする。固体撮像素子は、入射光を光電変換して電流を生成する光電変換素子と、光電変換素子から入力される電流を電圧に変換する電流電圧変換部と、電流電圧変換部に接続されて異なるタイミングで電流電圧変換部から入力される一方の電圧から他方の電圧を減算する個別減算器及び共用減算器とを備えている。

Description

固体撮像素子
　本開示は、非同期型の固体撮像素子に関する。
　従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が、撮像装置などにおいて用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、画素アドレスごとに、その画素の光量が閾値を超えた旨をアドレスイベントとしてリアルタイムに検出する検出回路を画素毎に設けた非同期型の固体撮像素子が提案されている（例えば、特許文献１参照。）。このように、画素毎にアドレスイベントを検出する固体撮像素子は、ＤＶＳ（Dynamic Vision Sensor）と呼ばれる。
特表２０１７－５３５９９９号公報
　上述の非同期型の固体撮像素子（すなわち、ＤＶＳ）では、同期型の固体撮像素子よりも遥かに高速にデータを生成して出力することができる。このため、例えば、交通分野において、人や障害物を画像認識する処理を高速に実行して、安全性を向上させることができる。しかしながら、しかしながら、アドレスイベントの検出回路は、同期型における画素回路よりもトランジスタなどの素子数が多く、消費電力が増大してしまうという問題がある。
　本開示の目的は、低消費電力化を図ることができる固体撮像素子を提供することにある。
　本開示による固体撮像素子は、入射光を光電変換して電流を生成する光電変換素子と、前記光電変換素子から入力される前記電流を電圧に変換する電流電圧変換部と、前記電流電圧変換部に接続されて異なるタイミングで前記電流電圧変換部から入力される一方の電圧から他方の電圧を減算する複数の減算部とを備える。
　本開示による固体撮像素子は、各々が入射光を光電変換して電流を生成する複数の光電変換素子と、前記複数の光電変換素子のそれぞれに１つずつ接続されて前記光電変換素子から入力される前記電流を電圧に変換する複数の電流電圧変換部と、前記複数の電流電圧変換部に接続されて異なるタイミングで前記電流電圧変換部のそれぞれから入力される一方の電圧に基づく第一電圧から他方の電圧に基づく第二電圧を減算する共用減算部とを備える。
本開示の各実施形態による固体撮像素子を備える撮像装置の一構成例を示すブロック図である。 本開示の各実施形態による固体撮像素子の積層構造の一例を示す図である。 本開示の各実施形態による固体撮像素子の一構成例を示すブロック図である。 本開示の各実施形態による固体撮像素子に設けられた画素の一構成例を示す回路図である。 本開示の第１－１実施形態による固体撮像素子に設けられたアドレスイベント検出部およびフリッカ検出回路の一構成例を示す回路図である。 本開示の第１－１実施形態による固体撮像素子のフリッカ検出処理のタイミングチャートの一例を示す図である。 本開示の第１－１実施形態による固体撮像素子のイベント検出処理のタイミングチャートの一例を示す図である。 本開示の第１－２実施形態による固体撮像素子に設けられたアドレスイベント検出部およびフリッカ検出回路の一構成例を示す回路図である。 本開示の第１－２実施形態による固体撮像素子を説明する図であって、フリッカの検出時に量子化器を停止させる停止回路の一構成例を示す回路図である。 本開示の第１－３実施形態による固体撮像素子に設けられたアドレスイベント検出部およびフリッカ検出回路の一構成例を示す回路図である。 本開示の第１－４実施形態による固体撮像素子に設けられた画素ブロックを模式的に示す図である。 本開示の第１－４実施形態による固体撮像素子に設けられたアドレスイベント検出部およびフリッカ検出回路の一構成例を示す回路図である。 本開示の第１－５実施形態による固体撮像素子に設けられた画素ブロックを模式的に示す図である。 本開示の第１－５実施形態による固体撮像素子に設けられたアドレスイベント検出部およびフリッカ検出回路の一構成例を示す回路図である。 本開示の第１－６実施形態による固体撮像素子に設けられた画素ブロック及びフリッカ検出回路を模式的に示す図である。 本開示の第１－６実施形態による固体撮像素子に設けられたアドレスイベント検出部およびフリッカ検出回路の一構成例を示す回路図である。 本開示の第１－７実施形態による固体撮像素子に設けられたアドレスイベント検出部およびフリッカ検出回路の一構成例を示す回路図である。 本開示の第２－１実施形態による固体撮像素子に設けられた低解像度アドレスイベント検出部の一構成例を示す回路図である。 本開示の第２－２実施形態による固体撮像素子に設けられた低解像度アドレスイベント検出部の一構成例を示す回路図である。 本開示の第３－１実施形態による固体撮像素子に設けられた重み付け加算及び閾値処理を実行する回路の一構成例を示す図である。 本開示の第３－１実施形態による固体撮像素子に設けられた画素ブロックの重み付けパターンを模式的に示す図である。 本開示の第３－２実施形態による固体撮像素子に設けられた重み付け加算及び閾値処理を実行する回路の一構成例を示す図である。 本開示の第３－２実施形態による固体撮像素子に設けられた画素ブロックの重み付けパターンを模式的に示す図である。 本開示の第３－３実施形態による固体撮像素子に設けられた重み付け加算及び畳み込み演算を実行する回路の一構成例を示す図である。 本開示の第３－４実施形態による固体撮像素子に設けられた重み付け加算及び畳み込み演算を実行する回路の一構成例を示す図である。
　以下、本開示に係る技術を実施するための形態（以下、「実施形態」と称する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。なお、説明は以下の順序で行う。
１．本開示の撮像装置及び固体撮像素子の全般に関する説明
２．本開示の第１実施形態（フリッカ抑制）
３．本開示の第２実施形態（多解像度センサ）
４．本開示の第３実施形態（重み付け加算及び畳み込み演算）
　本開示の各実施形態による固体撮像素子の共通する構成及び当該固体撮像素子が用いられる撮像装置の構成について図１から図４を用いて説明する。まず、各実施形態による固体撮像素子が用いられる撮像装置の概略構成について図１を用いて説明する。
　図１は、本開示の各実施形態における撮像装置１００の一構成例を示すブロック図である。
　図１に示すように、撮像装置１００は、撮像レンズ１１０、固体撮像素子２００、記録部１２０および制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
　撮像レンズ１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、入射光を光電変換して画像データを撮像するものである。固体撮像素子２００は、撮像した画像データに対して、画像認識処理などの所定の信号処理を画像データに対して実行し、その処理結果とアドレスイベントの検出信号とを示すデータを記録部１２０に信号線２０９を介して出力する。
　記録部１２０は、固体撮像素子２００からのデータを記録するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。
　次に、本開示の各実施形態による固体撮像素子２００について図２から図４を用いて説明する。
　図２は、固体撮像素子２００の積層構造の一例を示す図である。図２に示すように、固体撮像素子２００は、検出チップ２０２と、検出チップ２０２に積層された受光チップ２０１とを備える。検出チップ２０２及び受光チップ２０１は、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　図３は、本開示の各実施形態による固体撮像素子２００の一構成例を示すブロック図である。図３に示すように、固体撮像素子２００は、駆動回路２１１、信号処理部２１２、アービタ２１３、カラムＡＤＣ２２０および画素アレイ部３００を備える。
　画素アレイ部３００には、複数の画素が二次元格子状に配列される。また、画素アレイ部３００は、それぞれが所定数の画素からなる複数の画素ブロックに分割される。以下、水平方向に配列された画素または画素ブロックの集合を「行」と称し、行に垂直な方向に配列された画素または画素ブロックの集合を「列」と称する。
　画素のそれぞれは、光電流に応じた電圧のアナログ信号を画素信号として生成する。また、画素のそれぞれは、光電流の変化量が所定の閾値を超えたか否かにより、アドレスイベントの有無を検出する。そして、アドレスイベントが生じた際に画素ブロックは、リクエストをアービタに出力する。画素ブロックは、実施形態ごとに異なる機能を発揮するように構成されている。画素ブロックの機能については後述する。
　駆動回路２１１は、画素のそれぞれを駆動して画素信号をカラムＡＤＣ２２０に出力させるものである。
　アービタ２１３は、それぞれの画素からのリクエストを調停し、調停結果に基づいて応答を画素に送信するものである。応答を受け取った画素は、検出結果を示す検出信号を駆動回路２１１および信号処理部２１２に供給する。
　カラムＡＤＣ２２０は、画素ブロックの列ごとに、その列からのアナログの画素信号をデジタル信号に変換するものである。このカラムＡＤＣ２２０は、デジタル信号を信号処理部２１２に供給する。
　信号処理部２１２は、カラムＡＤＣ２２０からのデジタル信号に対し、ＣＤＳ（Correlated Double Sampling）処理や画像認識処理などの所定の信号処理を実行するものである。信号処理部２１２は、処理結果を示すデータと検出信号とを信号線２０９を介して記録部１２０に供給する。
　図４は、本開示の各実施形態における画素Ｐの一構成例を示す回路図である。画素アレイ部３００は、ｍ行×ｎ列（ｍ及びｎは自然数）に配列された複数の画素Ｐを有している。複数の画素Ｐは、画素アレイ部３００において例えばマトリクス状に配列されている。
　図４に示すように、画素Ｐは、画素信号生成部３２０と、受光部３３０と、アドレスイベント検出部４とを備える。画素Ｐの列ごとに、垂直信号線ＶＳＬが配線される。画素Ｐの列数をｎ（ｎは自然数）とすると、ｎ本の垂直信号線ＶＳＬが配列される。
　受光部３３０は、入射光を光電変換して光電流を生成するものである。受光部３３０は、駆動回路２１１の制御に従って、画素信号生成部３２０およびアドレスイベント検出部４のいずれかに光電流を供給する。
　画素信号生成部３２０は、光電流に応じた電圧の信号を画素信号ＳＩＧとして生成するものである。画素信号生成部３２０は、生成した画素信号ＳＩＧを垂直信号線ＶＳＬを介してカラムＡＤＣ２２０に供給する。
　アドレスイベント検出部４は、受光部３３０からの光電流の変化量が所定の閾値を越えたか否かにより、アドレスイベントの有無を検出するものである。アドレスイベントは、例えば、光電流の変化量が上限の閾値を越えた（上回った）旨を示すオンイベントと、光電流の変化量が下限の閾値を越えた（下回った）旨を示すオフイベントとで構成される。また、アドレスイベントの検出信号は、例えば、オンイベントの検出結果を示す１ビットと、オフイベントの検出結果を示す１ビットとで構成される。なお、アドレスイベント検出部４は、オンイベントのみを検出することもできる。
　アドレスイベントが発生した際に、アドレスイベント検出部４は、検出信号の送信を要求するリクエストをアービタ２１３に供給する。そして、リクエストに対する応答をアービタ２１３から受け取ると、アドレスイベント検出部４は、検出信号を駆動回路２１１および信号処理部２１２に供給する。
　図４に示すように、画素信号生成部３２０は、リセットトランジスタ３２１、増幅トランジスタ３２２、選択トランジスタ３２３および浮遊拡散層３２４を備える。受光部３３０は、アドレスイベント検出部４に接続されている。
　また、受光部３３０は、転送トランジスタ３３１、ＯＦＧ（Over Flow Gate）トランジスタ３３２及び光電変換素子３３３を備える。転送トランジスタ３３１、ＯＦＧトランジスタ３３２及び光電変換素子３３３は、画素Ｐごとに配置される。転送トランジスタ３３１には、駆動回路２１１（図３参照）により転送信号ＴＲＧが供給される。ＯＦＧトランジスタ３３２には、駆動回路２１１により制御信号ＯＦＧが供給される。
　また、リセットトランジスタ３２１、増幅トランジスタ３２２および選択トランジスタ３２３として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。転送トランジスタ３３１およびＯＦＧトランジスタ３３２についても、同様にＮ型のＭＯＳトランジスタが用いられる。
　また、光電変換素子３３３のそれぞれは、受光チップ２０１（図２参照）に配置される。光電変換素子３３３以外の素子の全ては、検出チップ２０２（図２参照）に配置される。
　光電変換素子３３３は、入射光を光電変換して電荷を生成するものである。転送トランジスタ３３１は、転送信号ＴＲＧに従って、対応する光電変換素子３３３から浮遊拡散層３２４へ電荷を転送するものである。ＯＦＧトランジスタ３３２は、制御信号ＯＦＧに従って、対応する光電変換素子３３３により生成された電気信号をアドレスイベント検出部４に供給するものである。ここで、供給される電気信号は、電荷からなる光電流である。
　浮遊拡散層３２４は、電荷を蓄積して蓄積した電荷の量に応じた電圧を生成するものである。リセットトランジスタ３２１は、駆動回路２１１からのリセット信号に従って浮遊拡散層３２４の電荷量を初期化するものである。増幅トランジスタ３２２は、浮遊拡散層３２４の電圧を増幅するものである。選択トランジスタ３２３は、駆動回路２１１からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号ＳＩＧとして垂直信号線ＶＳＬを介してカラムＡＤＣ２２０（図３参照）へ出力するものである。
　駆動回路２１１は、制御部１３０によりアドレスイベントの検出開始が指示されると、全ての画素ＰのＯＦＧトランジスタ３３２を制御信号ＯＦＧにより駆動して光電流を供給させる。これにより、アドレスイベント検出部４には、画素Ｐの受光部３３０の光電流が供給される。
　そして、ある画素Ｐにおいてアドレスイベントが検出されると、駆動回路２１１は、その画素ＰのＯＦＧトランジスタ３３２をオフ状態にしてアドレスイベント検出部４への光電流の供給を停止させる。次いで駆動回路２１１は、転送信号ＴＲＧにより、それぞれの転送トランジスタ３３１を順に駆動して、電荷を浮遊拡散層３２４に転送させる。これにより、画素ブロック３１０内の複数の画素のそれぞれの画素信号が順に出力される。
　このように、固体撮像素子２００は、アドレスイベントが検出された画素Ｐの画素信号のみをカラムＡＤＣ２２０に出力する。これにより、アドレスイベントの有無に関わらず、全画素の画素信号を出力する場合と比較して、固体撮像素子２００の消費電力や、画像処理の処理量を低減することができる。
〔第１実施形態〕
　次に、本開示の第１実施形態による固体撮像素子について図５から図１７を用いて説明する。第１実施形態では、第１－１実施形態から第１-７実施形態に分けて、７種類のフリッカ抑制技術について説明する。
　ところで、屋内に設置された照明装置や表示装置などの発光装置が、一定周波数で高速に点滅させるダイナミック点灯（パルス点灯又はデューティ点灯）で駆動されている場合、これらの装置には、フリッカ（細かい明暗（ちらつき））現象が生じる場合がある。固体撮像素子は、屋内で使用された場合、このフリッカ現象に起因する明暗をアドレスイベントとして誤検出する場合がある。これにより、固体撮像素子は、アドレスイベントの検出精度が低下してしまう可能性がある。本実施形態による固体撮像素子は、フリッカ現象に起因するアドレスイベントの検出精度の劣化を抑制できる点に特徴を有している。
［第１-１実施形態］
　図５は、第１-１実施形態による固体撮像素子２００に設けられたアドレスイベント検出部４及びフリッカ検出回路５の一構成例を示す回路ブロック図である。なお、図５では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図５に示すように、固体撮像素子２００は、複数のアドレスイベント検出部４と、複数のアドレスイベント検出部４に接続された加算部６と、加算部６に接続されたフリッカ検出回路５とを備えている。加算部６及びフリッカ検出回路５に接続されるアドレスイベント検出部４の個数ｋは、画素アレイ部３００に配列された画素Ｐの総数（ｍ×ｎ個）以下の自然数である。アドレスイベント検出部４は、画素Ｐごとに形成されている。このため、本実施形態による固体撮像素子２００は、（ｍ×ｎ）／ｋ個の加算部６及びフリッカ検出回路５を備える。
　図５に示すように、固体撮像素子２００に備えられた画素Ｐのそれぞれに設けられたアドレスイベント検出部４は、同一の構成を有している。アドレスイベント検出部４は、電流電圧変換部４１、減算器（個別減算部の一例）４３０、量子化器（判定部の一例）４３及び転送部（不図示）を有している。電流電圧変換部４１は、対数変換回路４１ａ及びバッファ回路４１ｂを有している。
　図５に示すように、固体撮像素子２００は、各々が入射光を光電変換して電流を生成する複数（図５では２つ図示されている）の光電変換素子３３３を備えている。また、固体撮像素子２００は、複数の光電変換素子３３３のそれぞれに１つずつ接続されて光電変換素子３３３から入力される電流を電圧に変換する複数（図５では２つ図示されている）の電流電圧変換部４１を備えている。電流電圧変換部４１は、対数変換回路４１ａと、バッファ回路４１ｂとを有している。電流電圧変換部４１は、対数変換回路４１ａにおいて光電変換素子３３３から入力される電流（光電流）を、対数出力の電圧値に変換するように構成されている。バッファ回路４１ｂは、ソースフォロア型の構成を有し、インピーダンス変換を行うように構成されている。
　図５に示すように、固体撮像素子２００は、複数の電流電圧変換部４１のそれぞれに１つずつ接続されて、接続された電流電圧変換部４１から異なるタイミングで電流電圧変換部４１から入力される一方の電圧から他方の電圧を減算する個別減算器（個別減算部の一例）４２を備えている。個別減算器４２は、駆動回路２１１（図３参照）からの行駆動信号がオン状態からオフ状態に切り替わったタイミングでの電圧との差分の電圧を出力するように構成されている。
　量子化器４３は、２つの閾値を用いて、個別減算器４２から入力される電圧信号をデジタル信号に量子化して検出信号（＋）及び検出信号（－）として転送部に出力するように構成されている。
　転送部は、量子化器４３から入力される検出信号（＋）及び検出信号（－）を信号処理部２１２等に転送するように構成されている。転送部は、アドレスイベントが検出された際に、検出信号の送信を要求するリクエストをアービタ２１３に供給する。そして、転送部４５０は、リクエストに対する応答をアービタ２１３から受け取ると、検出信号（＋）及び検出信号（－）を駆動回路２１１および信号処理部２１２に供給する。
　次に、アドレスイベント検出部４の各構成要素の具体的な構成について説明する。
　図５に示すように、電流電圧変換部４１を構成する対数変換回路４１ａは、Ｎ型トランジスタ４１１、Ｎ型トランジスタ４１３、Ｐ型トランジスタ４１２及びコンデンサＣ４１を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。
　Ｎ型トランジスタ４１１のソースは、光電変換素子３３３のカソードに接続されている。Ｎ型トランジスタ４１１のドレインは、電源端子（不図示）に接続されている。Ｐ型トランジスタ４１２及びＮ型トランジスタ４１３は、電源端子と接地端子との間において、直列に接続されている。また、Ｐ型トランジスタ４１２及びＮ型トランジスタ４１３の接続点は、Ｎ型トランジスタ４１１のゲートとバッファ回路４１ｂの入力端子とに接続される。また、Ｐ型トランジスタ４１２のゲートには、所定のバイアス電圧Ｖｂｌｏｇが印加される。
　Ｎ型トランジスタ４１３のゲートは、光電変換素子３３３のカソード及びＮ型トランジスタ４１１のソースに接続されている。コンデンサＣ４１の一方の電極は、Ｎ型トランジスタ４１３のゲート並びにＰ型トランジスタ４１２及びＮ型トランジスタ４１３の接続点に接続されている。コンデンサＣ４１の他方の電極は、光電変換素子３３３のカソード及びＮ型トランジスタ４１３のゲートに接続されている。
　Ｎ型トランジスタ４１１および４１３のドレインは電源側に接続されており、このような回路はソースフォロワと呼ばれる。これらのループ状に接続された２つのソースフォロワにより、受光部３３０から入力される光電流は、その対数の電圧信号に変換される。また、Ｐ型トランジスタ４１２は、一定の電流をＮ型トランジスタ４１３に供給する。コンデンサＣ４１は、Ｎ型トランジスタ４１１及びＮ型トランジスタ４１３のそれぞれのゲート電圧を安定化するために設けられている。対数変換回路４１ａは、コンデンサＣ４１を有していなくてもよい。
　図５に示すように、バッファ回路４１ｂは、Ｐ型トランジスタ４１４及びＰ型トランジスタ４１５を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。Ｐ型トランジスタ４１４及びＰ型トランジスタ４１５は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ４１５のゲートは、対数変換回路４１ａの出力端子（Ｐ型トランジスタ４１２及びＮ型トランジスタ４１３の接続点）に接続されている。Ｐ型トランジスタ４１４及びＰ型トランジスタ４１５の接続点は、個別減算器４２の入力端子に接続されている。また、Ｐ型トランジスタ４１４のゲートには、所定のバイアス電圧Ｖｂｓｆが印加される。
　図５に示すように、個別減算器４２は、Ｐ型トランジスタ４２１、Ｐ型トランジスタ４２２、Ｎ型トランジスタ４２３及びコンデンサＣ４２２を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。また、個別減算器４２は、個別減算器４２が接続された電流電圧変換部４１に接続される一方の電極と、当該一方の電極に対向して配置された他方の電極とを有する個別コンデンサＣ４２１を有している。
　Ｐ型トランジスタ４２２及びＮ型トランジスタ４２３は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ４２２及びＮ型トランジスタ４２３の接続部は、量子化器４３の入力端子に接続されている。Ｎ型トランジスタ４２３のゲートには、所定のバイアス電圧Ｖｂｄｉｆｆが印加される。
　Ｐ型トランジスタ４２１のソースは、Ｐ型トランジスタ４２２のゲートに接続されている。Ｐ型トランジスタ４２１のドレインは、Ｐ型トランジスタ４２２及びＮ型トランジスタ４２３の接続部に接続されている。Ｐ型トランジスタ４２１のゲートは、画素Ｐに設けられた画素内リセット回路４４の出力端子に接続されている。画素内リセット回路４４の詳細については後述する。
　個別コンデンサＣ４２１の一方の電極は、バッファ回路４１ｂの出力端子（Ｐ型トランジスタ４１４及びＰ型トランジスタ４１５の接続部）に接続されている。個別コンデンサＣ４２１の他方の電極は、Ｐ型トランジスタ４２１のソース及びＰ型トランジスタ４２２のゲートに接続されている。
　コンデンサＣ４２２の一方の電極は、個別コンデンサＣ４２１の他方の電極、Ｐ型トランジスタ４２１のソース及びＰ型トランジスタ４２２のゲートに接続されている。コンデンサＣ４２２の他方の電極は、Ｐ型トランジスタ４２２及びＮ型トランジスタ４２３の接続部及びＰ型トランジスタ４２１のドレインに接続されている。
　Ｐ型トランジスタ４２１がオフ状態からオン状態に切り替えられるとともに、Ｎ型トランジスタ４２３がオフ状態からオン状態に切り替えられる。これにより、個別コンデンサＣ４２１の一方の電極には、Ｐ型トランジスタ４２１及びＮ型トランジスタ４２３の状態が切り替わった時点（タイミング）において電流電圧変換部４１から入力される電圧（一方の電圧の一例）が印加される。これに対し、個別コンデンサＣ４２１の他方の電極には、接地端子の電圧が印加される。このとき、個別コンデンサＣ４２１に蓄積されている電荷Ｑｉｎｉｔは、個別コンデンサＣ４２１の容量をＣ１とすると、次の式（１）により表される。一方、コンデンサＣ４２２の両端は、短絡されているため、その蓄積電荷はゼロとなる。
　Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ ・・・（１）
　Ｐ型トランジスタ４２１がオフ状態からオン状態に切り替えられた後の所定時間後に、Ｐ型トランジスタ４２１がオン状態からオフ状態に切り替えられるとともに、Ｎ型トランジスタ４２３がオン状態からオフ状態に切り替えられる。これにより、個別コンデンサＣ４２１には、電流電圧変換部４１から入力される電圧に応じた電圧（他方の電圧の一例）が印加される。電流電圧変換部４１から入力される電圧をＶａｆｔｅｒとすると、個別コンデンサＣ４２１に蓄積される電荷Ｑａｆｔｅｒは、次の式（２）により表される。
　Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ ・・・（２）
　一方、コンデンサＣ４２２に蓄積される電荷Ｑ２は、出力電圧をＶｄｉｆｆ＿ａｆｔｅｒとすると、次の式（３）により表される。
　Ｑ２＝－Ｃ２×Ｖｄｉｆｆ＿ａｆｔｅｒ ・・・（３）
　このとき、個別コンデンサＣ４２１及びコンデンサＣ４２２の総電荷量は変化しない（電荷保存の法則）ため、次の式（４）が成立する。
　Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２ ・・・（４）
　式（４）に式（１）から式（３）を代入して変形すると、次の式が得られる。
　Ｖｄｉｆｆ＿ａｆｔｅｒ＝
　　　－（Ｃ１／Ｃ２）×（Ｖｄｉｆｆ＿ａｆｔｅｒ－Ｖｉｎｉｔ） ・・・（５）
　式（５）は、電圧信号の減算動作を表し、減算結果の利得はＣ１／Ｃ２となる。通常、利得を最大化することが望まれるため、個別コンデンサＣ４２１の容量Ｃ１を大きく、コンデンサＣ４２２の容量Ｃ２を小さく設計することが好ましい。一方、コンデンサＣ４２２の容量Ｃ２が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがある。このため、コンデンサＣ４２２の容量Ｃ２の容量削減は、ノイズを許容することができる範囲に制限される。また、画素Ｐごとに個別減算器４２を含むアドレスイベント検出部４が搭載される。このため、個別コンデンサＣ４２１の容量Ｃ１やコンデンサＣ４２２の容量Ｃ２には、面積上の制約がある。これらを考慮して、個別コンデンサＣ４２１の容量Ｃ１及びコンデンサＣ４２２の容量Ｃ２の値が決定される。
　図５に示すように、量子化器４３は、Ｐ型トランジスタ４３１、Ｎ型トランジスタ４３２、Ｐ型トランジスタ４３３及びＮ型トランジスタ４３４を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ４３１及びＮ型トランジスタ４３２は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ４３３及びＮ型トランジスタ４３４は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ４３１のゲート及びＰ型トランジスタ４３３のゲートは、個別減算器４２の出力端子（Ｐ型トランジスタ４２２及びＮ型トランジスタ４２３の接続部）に接続されている。Ｎ型トランジスタ４３２のゲートには、電圧レベルが高レベルの電圧の上限閾値Ｖｈｉｇｈが印加される。Ｎ型トランジスタ４３４のゲートには、電圧レベルが低レベルの電圧の下限閾値Ｖｌｏｗが印加される。Ｐ型トランジスタ４３１及びＮ型トランジスタ４３２の接続部は、検出信号（＋）の出力端子であり、転送部の入力端子に接続されている。Ｐ型トランジスタ４３３及びＮ型トランジスタ４３４の接続部は、検出信号（－）の出力端子であり、転送部の他の入力端子に接続されている。
　量子化器４３は、個別減算器４２から入力される電圧の電圧値が上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗの間にある場合（上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗのいずれも越えない場合）には、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とを出力する。この場合、量子化器４３の出力は「０」となり、アドレスイベント検出部４は、光電変換素子３３３の受光量に応じたイベントが発生していないことを検出する。
　量子化器４３は、個別減算器４２から入力される電圧の電圧値が上限閾値Ｖｈｉｇｈを越えた場合（上限閾値Ｖｈｉｇｈを上回った場合）には、電圧レベルが接地端子とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とを出力する。この場合、量子化器４３の出力は「＋１」となり、アドレスイベント検出部４は、光電変換素子３３３の受光量に応じたオンイベントが発生したことを検出する。
　量子化器４３は、個別減算器４２から入力される電圧の電圧値が下限閾値Ｖｌｏｗを越えた場合（下限閾値Ｖｌｏｗを下回った場合）には、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが電源電圧とほぼ同じレベルの検出信号（－）とを出力する。この場合、量子化器４３の出力は「－１」となり、アドレスイベント検出部４は、光電変換素子３３３の受光量に応じたオフイベントが発生したことを検出する。
　画素内リセット回路４４は、例えばＯＲゲートで構成されている。画素内リセット回路４４は、フリッカ検出回路５に設けられた領域リセット生成回路５３（詳細は後述する）の出力リセット信号Ｖｓｕｍ＿ｒｓｔ及び行駆動信号を論理和して得られる電圧レベルの制御信号をＰ型トランジスタ４２１のゲートに出力するように構成されている。アドレスイベント検出部４が通常の動作を実行する場合には、画素内リセット回路４４は、行駆動信号に依存する制御信号をＰ型トランジスタ４２１のゲートに出力する。一方、画素内リセット回路４４は、フリッカ検出回路５がフリッカを検出した場合には、出力リセット信号Ｖｓｕｍ＿ｒｓｔに依存する制御信号をＰ型トランジスタ４２１のゲートに出力する。これにより、画素内リセット回路４４は、フリッカ検出回路５でフリッカが検出されたか否かに応じて適切な制御信号を出力することができる。
　図５に示すように、固体撮像素子２００に備えられたフリッカ検出回路５は、複数（本例ではｋ個）の電流電圧変換部４１に接続されて異なるタイミングで電流電圧変換部４１のそれぞれから入力される一方の電圧に基づく第一電圧から他方の電圧に基づく第二電圧を減算する共用減算器５１を有している。フリッカ検出回路５は、共用減算器（共用減算部の一例）５１での減算結果に基づく第一電圧及び第二電圧の差分が上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗ（いずれも所定の閾値の一例）を越えたか否かを判定する共用判定部５２を有している。フリッカ検出回路５は、共用減算器５１での減算結果に基づく当該差分が上限閾値Ｖｈｉｇｈ（又は下限閾値Ｖｌｏｗ）を越えたと共用判定部５２が判定した場合に、複数の光電変換素子３３３、複数の電流電圧変換部４１及び複数の個別減算器４２の少なくともいずれか１つの動作をリセットする領域リセット生成回路（リセット部の一例）５３を有している。
　次に、フリッカ検出回路５の各構成要素の具体的な構成について説明する。
　図５に示すように、共用減算器５１は、Ｐ型トランジスタ５１１、Ｐ型トランジスタ５１２、Ｎ型トランジスタ５１３及びコンデンサＣ５１１を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ５１２及びＮ型トランジスタ５１３は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ５１２及びＮ型トランジスタ５１３の接続部は、共用判定部５２の入力端子に接続されている。Ｎ型トランジスタ５１３のゲートには、所定のバイアス電圧Ｖｂｄｉｆｆが印加される。
　Ｐ型トランジスタ５１１のソースは、Ｐ型トランジスタ５１２のゲートに接続されている。Ｐ型トランジスタ５１１のドレインは、Ｐ型トランジスタ５１２及びＮ型トランジスタ５１３の接続部に接続されている。Ｐ型トランジスタ５１２のゲートには、領域リセット生成回路５３の出力信号や行駆動信号などが印加されるように構成されている。
　コンデンサＣ５１１の一方の電極は、Ｐ型トランジスタ５１１のソース及びＰ型トランジスタ５１２のゲートに接続されている。コンデンサＣ５１１の他方の電極は、Ｐ型トランジスタ５１２及びＮ型トランジスタ５１３の接続部及びＰ型トランジスタ５１１のドレインに接続されている。共用減算器５１の動作は、個別減算器４２と同様であるため、説明は省略する。
　図５に示すように、共用判定部５２は、量子化器で構成されている。共用判定部５２は、Ｐ型トランジスタ５２１、Ｎ型トランジスタ５２２、Ｐ型トランジスタ５２３及びＮ型トランジスタ５２４を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ５２１及びＮ型トランジスタ５２２は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ５２３及びＮ型トランジスタ５２４は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ５２１のゲート及びＰ型トランジスタ５２３のゲートは、共用減算器５１の出力端子（Ｐ型トランジスタ５１２及びＮ型トランジスタ５１３の接続部）に接続されている。Ｎ型トランジスタ５２２のゲートには、電圧レベルが高レベルの電圧の上限閾値Ｖｈｉｇｈが印加される。Ｎ型トランジスタ５２４のゲートには、電圧レベルが低レベルの電圧の下限閾値Ｖｌｏｗが印加される。Ｐ型トランジスタ５２１及びＮ型トランジスタ５２２の接続部は、検出信号（＋）の出力端子であり、領域リセット生成回路５３の入力端子に接続されている。Ｐ型トランジスタ５２３及びＮ型トランジスタ５２４の接続部は、検出信号（－）の出力端子であり、領域リセット生成回路５３の他の入力端子に接続されている。
　共用判定部５２は、共用減算器５１から入力される電圧の電圧値が上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗの間にある場合（上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗのいずれも越えない場合）には、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とを出力する。詳細は後述するが、共用減算器５１から入力される電圧（すなわち、共用減算器５１が出力する電圧）は、加算部６で加算されたｋ個の個別減算器４２の出力電圧の総電圧である。このため、共用減算器５１の出力電圧が上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗのいずれも越えない場合、共用判定部５２の出力は「０」となり、フリッカ検出回路５は、光電変換素子３３３が受光する光にフリッカ現象が生じていないことを検出する。
　共用判定部５２は、共用減算器５１から入力される電圧の電圧値が上限閾値Ｖｈｉｇｈを越えた場合（上限閾値Ｖｈｉｇｈを上回った場合）には、電圧レベルが接地端子とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とを出力する。この場合、共用判定部５２の出力は「＋１」となり、フリッカ検出回路５は、光電変換素子３３３が受光する光に暗状態から明状態に変化するフリッカ現象が生じていることを検出する。
　共用判定部５２は、共用減算器５１から入力される電圧の電圧値が下限閾値Ｖｌｏｗを越えた場合（下限閾値Ｖｌｏｗを下回った場合）には、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが電源電圧とほぼ同じレベルの検出信号（－）とを出力する。この場合、共用判定部５２の出力は「－１」となり、フリッカ検出回路５は、光電変換素子３３３が受光する光に明状態から暗状態に変化するフリッカ現象が生じていることを検出する。
　図５に示すように、領域リセット生成回路５３は、共用判定部５２が出力する検出信号（＋）及び検出信号（－）が入力されるように構成されている。領域リセット生成回路５３は、検出信号（＋）及び検出信号（－）の電圧レベルに応じて、所定の電圧レベルの出力リセット信号Ｖｓｕｍ＿ｒｓｔを出力するように構成されている。領域リセット生成回路５３は例えば、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とが入力された場合には、電圧レベルが高レベルの出力リセット信号Ｖｓｕｍ＿ｒｓｔを出力する。これにより、画素内リセット回路４４が出力する出力信号は、行駆動信号に依存する制御信号となる。その結果、個別減算器４２に設けられたＰ型トランジスタ４２１は、出力リセット信号Ｖｓｕｍ＿ｒｓｔに制御されてオン状態にはならない。
　一方、領域リセット生成回路５３は例えば、電圧レベルが接地端子とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とが入力された場合には、電圧レベルが低レベルの出力リセット信号Ｖｓｕｍ＿ｒｓｔを出力する。同様に、領域リセット生成回路５３は例えば、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが電源電圧とほぼ同じレベルの検出信号（－）とが入力された場合にも、電圧レベルが低レベルの出力リセット信号Ｖｓｕｍ＿ｒｓｔを出力する。これにより、画素内リセット回路４４が出力する出力信号は、出力リセット信号Ｖｓｕｍ＿ｒｓｔに依存する制御信号となる。その結果、個別減算器４２に設けられたＰ型トランジスタ４２１は、出力リセット信号Ｖｓｕｍ＿ｒｓｔに制御されてオン状態になる。Ｐ型トランジスタ４２１がオン状態を継続している場合、個別減算器４２の出力電圧は一定値となって、量子化器４３において上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗを越えることはない。その結果、アドレスイベント検出部４は、フリッカ現象に基づくアドレスイベントを検出するという誤検出を防止できる。
　図５に示すように、固体撮像素子２００は、複数（本例ではｋ個）の電流電圧変換部４１のそれぞれから出力される電圧を加算する加算部６を備えている。加算部６は、電流電圧変換部４１に設けられた個別コンデンサＣ４２１の一方の電極に接続された一方の電極と、当該一方の電極に対向して配置され共用減算器５１に接続された他方の電極とを有する加算コンデンサＣ６１～Ｃ６ｋ（ｋは、画素Ｐの個数）を有している。加算コンデンサＣ６１～Ｃ６ｋのそれぞれの他方の電極は、互いに接続されている。
　加算コンデンサＣ６１～Ｃ６ｋは、加算コンデンサＣ６１～Ｃ６ｋのそれぞれに接続された個別コンデンサＣ４２１よりも容量が小さく構成されている。このため、加算コンデンサＣ６１～Ｃ６ｋ及び個別コンデンサＣ４２１の一方の電極にそれぞれ電流電圧変換部４１の出力電圧をＶｏｕｔが印加されたことに伴う他方の電極の電圧変動は、個別コンデンサＣ４２１よりも加算コンデンサＣ６１～Ｃ６ｋの方が小さい。このように、電流電圧変換部４１の出力電圧をＶｏｕｔに基づく加算コンデンサＣ６１～Ｃ６ｋのそれぞれに電圧変動を個別コンデンサＣ４２１よりも小さくすることにより、固体撮像素子２００は、アドレスイベント検出部４において検出された通常のアドレスイベントをフリッカ現象に起因するアドレスイベントであると誤検出することを防止できる。
　加算コンデンサＣ６１～Ｃ６ｋの他方の電極は、互いに接続されて共通電極を構成している。このため、加算コンデンサＣ６１～Ｃ６ｋのそれぞれの一方の電極に印加される電流電圧変換部４１の出力電圧の変化に起因して加算コンデンサＣ６１～Ｃ６ｋの共通電極（すなわちそれぞれの他方の電極）に注入される電荷は、互いに混ざり合って加算効果を生じる。その結果、加算部６は、加算コンデンサＣ６１～Ｃ６ｋのそれぞれに印加される電圧を加算した加算電圧を共用減算器５１に出力できる。このため、共用減算器５１は、異なるタイミングで電流電圧変換部のそれぞれから入力される電圧（一方の電圧の一例）に基づく加算電圧（第一電圧の一例）から電圧（他方の電圧の一例）に基づく加算電圧（第二電圧の一例）を減算することができる。これにより、共用減算器５１は、フリッカ現象に起因するアドレスイベントの検出漏れを防止することができる。
　本実施形態では、加算コンデンサＣ６１～Ｃ６ｋは、例えば互いに同じ容量を有している。これにより、固体撮像素子２００は、１つのフリッカ検出回路５に接続された複数のアドレスイベント検出部４におけるフリッカ現象の検出精度をほぼ同じにすることができる。
＜フリッカ検出回路の動作例＞
　次に、本実施形態におけるフリッカ検出回路５の動作について図５を参照しつつ図６及び図７を用いて説明する。図６は、フリッカ検出回路５がフリッカを検出した場合のタイミングチャートの一例を示す図である。図７は、フリッカ検出回路５がフリッカを検出しない場合のタイミングチャートの一例を示す図である。図６中及び図７中の左側には、タイミングチャートが示され、図６中及び図７中の右側には、本例における画素ブロックＰＢが模式的に示されている。
　図６中及び図７中の右側に示すように、本例では、画素ブロックＰＢは、４行４列に配列された１６個の画素Ｐ１～Ｐ１６で構成されている。図６及び図７では、１６個の画素Ｐに対し、図６中及び図７中の左から右かつ上から下に向かって添え字を付している。また、図６及び図７では、理解を容易にするため、画素ブロックＰＢの角部に配置された画素Ｐに対して符号「Ｐ１」、「Ｐ４」、「Ｐ１３」及び「Ｐ１６」が付されている。また、本例では、画素ブロックＰＢを構成する画素Ｐ６にフリッカ検出回路５が設けられている。このため、画素Ｐ６は、撮像には寄与しない画素となる。図６及び図７における説明の便宜上、画素Ｐ１は図５中の上段に示す画素Ｐとし、画素Ｐ１６は図５中の下段に示す画素Ｐとする。
　図６中及び図７中に示す「Ｖｓｆ１」は、画素Ｐ１の個別コンデンサＣ４２１の一方の電極と加算部６の加算コンデンサＣ６１の一方の電極との接続ノードｓｆ１（図５参照）の電圧を示している。図６中及び図７中に示す「Ｖｓｆ１６」は、画素Ｐ１６の個別コンデンサＣ４２１の一方の電極と加算部６の加算コンデンサＣ６１６（ｋ＝１６）の一方の電極との接続ノードｓｆ１６（図５参照）の電圧を示している。図６中及び図７中に示す「Ｖｓｕｍ」は、加算部６の加算コンデンサＣ６１～Ｃ６５，Ｃ６７～Ｃ６１６の他方の電極の接続ノードの電圧を示している。
　図６中及び図７中に示す「Ｖｉｎｔ１」は、画素Ｐ１の個別減算器４２の出力電圧を示している。図６中及び図７中に示す「Ｖｉｎｔ１６」は、画素Ｐ１６の個別減算器４２の出力電圧を示している。図６中及び図７中に示す「Ｖｉｎｔ＿ｓｕｍ」は、画素Ｐ６に設けられたフリッカ検出回路５の共用減算器５１の出力電圧を示している。
　図６中及び図７中に示す「Ｖｓｕｍ＿ｐ」は、フリッカ検出回路５の共用判定部５２を構成するＰ型トランジスタ５２１及びＮ型トランジスタ５２２の接続部である接続ノードｓｕｍ＿ｐ（図５参照）の電圧を示している。すなわち、「Ｖｓｕｍ＿ｐ」は、共用判定部５２が出力する検出信号（＋）の電圧を示している。図６中及び図７中に示す「Ｖｓｕｍ＿ｎ」は、フリッカ検出回路５の共用判定部５２を構成するＰ型トランジスタ５２３及びＮ型トランジスタ５２４の接続部である接続ノードｓｕｍ＿ｎ（図５参照）の電圧を示している。すなわち、「Ｖｓｕｍ＿ｎ」は、共用判定部５２が出力する検出信号（－）の電圧を示している。図６中及び図７中に示す「Ｖｓｕｍ＿ｒｓｔ」は、フリッカ検出回路５に設けられた領域リセット生成回路５３が出力する出力リセット信号の電圧を示している。図６中及び図７中に示す「ＸＡＺ１－５，７－１６」は、画素Ｐ１～Ｐ５，Ｐ７～Ｐ１６のそれぞれに設けられたＰ型トランジスタ４２１のゲートに印加される電圧を示している。図６中及び図７中に示す「ＸＡＺ＿ｓｕｍ」は、アドレスイベント検出部４に設けられたＰ型トランジスタ５１１のゲートに印加される電圧を示している。
　図６中及び図７中の横軸は時間を表し、図６中及び図７中の縦軸は電圧を表している。図６及び図７において、左から右に向かって時の経過が表されている。
（フリッカ現象を検出した場合）
　図６に示すように、時刻ｔ１において、画素Ｐ１～Ｐ５，Ｐ７～Ｐ１６に設けられた光電変換素子３３３がそれぞれフリッカ現象に基づく光の変化を検知したとする。これにより、電流電圧変換部４１の出力電圧が上昇し始めるので、接続ノードｓｆ１，ｓｆ１６の電圧Ｖｓｆ１，Ｖｓｆ１６が上昇し始める。図示は省略するが、接続ノードｓｆ２～ｓｆ５，ｓｆ７～ｓｆ１５の電圧Ｖｓｆ２～Ｖｓｆ５，Ｖｓｆ７～Ｖｓｆ１５も上昇し始める。さらに、加算部６における接続ノードｓｕｍの電圧Ｖｓｕｍも上昇し始める。接続ノードｓｕｍの電圧Ｖｓｕｍは、接続ノードｓｆ１～ｓｆ５，ｓｆ７～ｓｆ１６の電圧Ｖｓｆ１～Ｖｓｆ５，Ｖｓｆ７～Ｖｓｆ１６を加算した電圧である。このため、電圧Ｖｓｕｍは、電圧Ｖｓｆ１～Ｖｓｆ５，Ｖｓｆ７～Ｖｓｆ１６よりも上昇率が高くなる。
　一方、画素Ｐ１に設けられた個別減算器４２の出力電圧Ｖｉｎｔ１は、電圧Ｖｓｆ１の上昇に伴って減少する。また、画素Ｐ１６に設けられた個別減算器４２の出力電圧Ｖｉｎｔ１６は、電圧Ｖｓｆ１６の上昇に伴って減少する。画素Ｐ１６に設けられた個別減算器４２の出力電圧Ｖｉｎｔ１は、電圧Ｖｓｆ１の上昇に伴って減少する。図示は省略するが、画素Ｐ２～Ｐ５，Ｐ７～Ｐ１５に設けられた個別減算器４２の出力電圧Ｖｉｎｔ２～Ｖｉｎｔ５，Ｖｉｎｔ７～Ｖｉｎｔ１５も電圧Ｖｓｆ２～Ｖｓｆ５，Ｖｓｆ７～Ｖｓｆ１５の上昇に伴って減少する。さらに、加算部６における接続ノードｓｕｍの電圧Ｖｓｕｍの上昇に伴って、共用減算器５１の出力電圧Ｖｉｎｔ＿ｓｕｍも減少し始める。電圧Ｖｉｎｔ＿ｓｕｍは、電圧Ｖｉｎｔ１～Ｖｉｎｔ５，Ｖｉｎｔ７～Ｖｉｎｔ１６よりも減少率が高くなる。
　時刻ｔ１から所定時間経過後の時刻ｔ２において、共用減算器５１の出力電圧Ｖｉｎｔ＿ｓｕｍが下限閾値Ｖｌｏｗを越えた（下回った）とする。これより、時刻ｔ２において、共用判定部５２の検出信号（＋）の電圧Ｖｓｕｍ＿ｐが低レベルから高レベルに切り替わる。
　領域リセット生成回路５３は、検出信号（－）の電圧Ｖｓｕｍ＿ｎの電圧レベルが高レベルに切り替わったことに基づいて、出力リセット信号Ｖｓｕｍ＿ｒｓｔの電圧レベルを高レベルから低レベルに切り替える。これにより、画素Ｐ１～Ｐ５，Ｐ７－Ｐ１６に設けられたそれぞれのＰ型トランジスタ４２１のゲートには、電圧レベルが低レベルの制御信号ＸＡＺ１～５，７－１６が入力され、Ｐ型トランジスタ４２１はオン状態となる。また、出力リセット信号Ｖｓｕｍ＿ｒｓｔの電圧レベルの切り替えに同期して、画素Ｐ１～Ｐ５，Ｐ７－Ｐ１６に設けられたそれぞれのＮ型トランジスタ４２３のゲートには、電圧レベルが高レベルの電圧Ｖｂｄｉｆｆが印加され、Ｎ型トランジスタ４２３はオン状態となる。その結果、画素Ｐ１～Ｐ５，Ｐ７－Ｐ１６に設けられたそれぞれの個別コンデンサＣ４２１には、時刻ｔ２における電流電圧変換部４１の出力電圧Ｖｓｆ１～Ｖｓｆ５，Ｖｓｆ７－Ｖｓｆ１６の電位と接地端子の電位（例えば０Ｖ）との電位差に基づく電圧が印加される。個別減算器４２の出力電圧Ｖｉｎｔは、個別コンデンサＣ４２１に印加される電圧に基づいて上昇する。
　このように、フリッカ検出回路５がフリッカを検出すると、個別減算器４２の出力電圧は一定値に固定される。これにより、量子化器４３の検出信号（＋）は高レベルに固定され、量子化器４３の検出信号（－）は低レベルに固定される。その結果、固体撮像素子２００は、光電変換素子３３３がフリッカ現象に基づく光の変化を検知しても、アドレスイベント検出部４が当該フリッカ現象に起因するアドレスイベントを検出してしまうことを防止できる。
　時刻ｔ２から所定時間が経過した時刻ｔ３において、共用減算器５１に設けられたＰ型トランジスタ５１１のゲートには、電圧レベルが低レベルの制御信号ＸＡＺ＿ｓｕｍが入力され、Ｐ型トランジスタ５１１はオン状態となる。また、制御信号ＸＡＺ＿ｓｕｍの電圧レベルの切り替えに同期して、共用減算器５１に設けられたＮ型トランジスタ５１３のゲートには、電圧レベルが高レベルの電圧Ｖｂｄｉｆｆが印加され、Ｎ型トランジスタ５１３はオン状態となる。その結果、共用減算器５１に設けられたコンデンサＣ５１１には、時刻ｔ３における加算部６の接続ノードｓｕｍの電圧Ｖｓｕｍの電位と接地端子の電位（例えば０Ｖ）との電位差に基づく電圧が印加される。共用減算器５１の出力電圧Ｖｉｎｔ＿ｓｕｍは、コンデンサＣ５１１に印加される電圧に基づいて上昇する。
　時刻ｔ３から所定時間が経過した時刻ｔ４において、出力リセット信号Ｖｓｕｍ＿ｒｓｔの電圧レベルが低レベルから高レベルに切り替わり、Ｎ型トランジスタ４２３のゲートに印加される電圧Ｖｂｄｉｆｆの電圧レベルが高レベルから低レベルに切り替わる。これにより、アドレスイベント検出部４は、イベント検出が可能な状態となる。また、時刻ｔ４において、制御信号ＸＡＺ＿ｓｕｍの電圧レベルが低レベルから高レベルに切り替わり、Ｎ型トランジスタ５１３のゲートに印加される電圧Ｖｂｄｉｆｆの電圧レベルが低レベルから高レベルに切り替わる。これにより、フリッカ検出回路５は、フリッカ検出が可能な状態となる。
（フリッカ現象を検出していない場合）
　図７に示すように、時刻ｔ１において、画素Ｐ１に設けられた光電変換素子３３３は、所定の物体の移動などに基づく光の変化を検知し、他の画素Ｐ２～Ｐ５，Ｐ７～Ｐ１６は、光の変化を検知していないとする。これにより、これにより、画素Ｐ１に設けられた電流電圧変換部４１の出力電圧が上昇し始めるので、接続ノードｓｆ１の電圧Ｖｓｆ１が上昇し始める。一方、他の画素Ｐ２～Ｐ５，Ｐ７～Ｐ１６における接続ノードｓｆ２～ｓｆ５，ｓｆ７～ｓｆ１６の電圧Ｖｓｆ２～Ｖｓｆ５，Ｖｓｆ７－Ｖｓｆ１６（電圧Ｖｓｆ２～Ｖｓｆ５，Ｖｓｆ７－Ｖｓｆ１５は不図示）は、ほとんど上昇しない。加算部６における接続ノードｓｕｍの電圧Ｖｓｕｍは、接続ノードｓｆ１の電圧Ｖｓｆ１が上昇するため、上昇し始める。しかしながら、画素Ｐの個別コンデンサＣ４２１に接続された加算部６の加算コンデンサＣ６１に印加される電圧の電圧値は、接続ノードｓｆ１の電圧Ｖｓｆ１と比較して小さくなる。このため、加算部６における接続ノードｓｕｍの電圧Ｖｓｕｍの上昇率は、接続ノードｓｆ１の電圧Ｖｓｆ１の上昇率と比較して低くなる。
　時刻ｔ１から所定時間経過後の時刻ｔ２において、画素Ｐ１に設けられた電流電圧変換部４１の出力電圧（すなわち接続ノードｓｆ１の電圧Ｖｓｆ１）が、量子化器４３のＮ型トランジスタ４３４のゲートに印加されている下限閾値Ｖｌｏｗを越えた（下回った）とする。これより、時刻ｔ２において、画素Ｐ１に設けられた個別減算器４２のＰ型トランジスタ４２１のゲートに電圧レベルが低レベルの制御信号ＸＡＺ１が印加される。また、時刻ｔ２において、画素Ｐ１に設けられた個別減算器４２のＮ型トランジスタ４２３のゲートに印加される電圧Ｖｂｄｉｆｆの電圧レベルが低レベルから高レベルに切り替わる。
　一方、時刻ｔ２において、共用減算器５１の出力電圧Ｖｉｎｔ＿ｓｕｍは、共用判定部５２に設けられたＮ型トランジスタ５２４のゲートに印加されている下限閾値Ｖｌｏｗを越えない。これにより、領域リセット生成回路５３は、電圧レベルが高レベルの出力リセット信号Ｖｓｕｍ＿ｒｓｔの出力を維持する。
　このため、Ｐ型トランジスタ４２１及びＮ型トランジスタ４２３は、いずれもオン状態となる。その結果、画素Ｐ１に設けられた個別コンデンサＣ４２１には、時刻ｔ２における電流電圧変換部４１の出力電圧Ｖｓｆ１の電位と接地端子の電位（例えば０Ｖ）との電位差に基づく電圧が印加される。個別減算器４２の出力電圧Ｖｉｎｔは、個別コンデンサＣ４２１に印加される電圧に基づいて上昇する。一方、フリッカ検出回路５は、フリッカ検出の待機動作を継続する。
　このように、画素Ｐ１～Ｐ５，Ｐ７～Ｐ１６に設けられた光電変換素子３３３が物体の移動などに基づく光の変化を検知しても、フリッカ検出回路５は、当該光の変化をフリッカ現象と判定せずに、フリッカ検出の待機動作を継続できる。これにより、固体撮像素子２００は、光電変換素子３３３が物体の移動などに基づく光の変化を検知した場合に、フリッカ検出回路５が当該光の変化をフリッカ現象に起因するアドレスイベントと検出してしまうことを防止できる。
　時刻ｔ２から所定時間が経過した時刻ｔ３において、制御信号ＸＡＺ１の電圧レベルが低レベルから高レベルに切り替わり、Ｎ型トランジスタ４２３のゲートに印加される電圧Ｖｂｄｉｆｆの電圧レベルが低レベルから高レベルに切り替わる。これにより、画素Ｐ１に設けられたアドレスイベント検出部４は、時刻ｔ２における電流電圧変換部４１の出力電圧（一方の電圧の一例）から、時刻ｔ２とは異なるタイミングで入力される電流電圧変換部４１の出力電圧（他方の電圧の一例）を減算することが可能な状態になる。
＜フリッカ検出回路の他の構成例＞
　本実施形態における固体撮像素子２００は、フリッカ検出回路５がフリッカを検出した場合に、アドレスイベント検出部４に設けられた個別減算器４２のＰ型トランジスタ４２１をオン状態とすることによって、量子化器４３の検出信号（＋）及び検出信号（－）を一定の電圧に固定するように構成されている。固体撮像素子２００は、当該構成に限られず、量子化器４３の検出信号（＋）及び検出信号（－）を一定の電圧に固定できれば、他の構成を有していてもよい。
（他の構成例１）
　他の構成例１による固体撮像素子２００は、フリッカ現象を検知した画素Ｐを他の画素Ｐから切り離すように構成される。例えば、固体撮像素子２００は、光電変換素子３３３のカソードと対数変換回路４１ａのＮ型トランジスタ４１３のゲートとの間にスイッチを有していてもよい。固体撮像素子２００は、当該スイッチをオフ状態とすることにより、光電変換素子３３３を電流電圧変換部４１から切り離すことができる。これにより、アドレスイベント検出部４は、フリッカ現象に基づくアドレスイベントを検出し得ない。その結果、固体撮像素子２００は、フリッカ現象の影響を最大限除去することができる。
（他の構成例２）
　他の構成例２による固体撮像素子２００は、対数変換回路４１ａのＮ型トランジスタ４１１のドレインと電源端子との間、及びＮ型トランジスタ４１１のソースと光電変換素子３３３のカソードとの間の少なくとも一方にスイッチを有していてもよい。これにより、光電変換素子３３３への電源の供給を遮断できる。その結果、固体撮像素子２００は、フリッカ現象を検出している画素Ｐがフリッカ現象を検出していない正常な画素Ｐに影響してしまうことを低減できる。他の構成例２の場合、他の構成例１のように、光電変換素子３３３のカソードとＮ型トランジスタ４１３のゲートとの間にスイッチを設ける必要はない。
（他の構成例３）
　他の構成例３による固体撮像素子２００は、電流電圧変換部４１の出力を遮断する構成を有している。他の構成例３による固体撮像素子２００は、例えばＰ型トランジスタ４１４及びＮ型トランジスタ４１３の接続部（電流電圧変換部４１の出力部）と個別コンデンサＣ４２１の一方の電極との間にスイッチを有していてもよい。また、他の構成例３による固体撮像素子２００は、Ｐ型トランジスタ４１４のドレインとＮ型トランジスタ４１３のドレインとの間にスイッチを有していてもよい。また、他の構成例３による固体撮像素子２００は、これらのスイッチの両方を有していてもよい。他の構成例３では、これらのスイッチを受光チップ２０１ではなく検出チップ２０２（図２参照）に形成することができる。このため、他の構成例３による固体撮像素子２００は、設計自由度の向上を図ることができる。
（他の構成例４）
　他の構成例４による固体撮像素子２００は、個別減算器４２を遮断する構成を有している。他の構成例４による固体撮像素子２００は、例えば個別コンデンサＣ４２１の他方の電極とＰ型トランジスタ４２１のソースとの間にスイッチを有していてもよい。他の構成例４では、他の構成例３と同様に、当該スイッチを受光チップ２０１ではなく検出チップ２０２に形成することができる。このため、他の構成例４による固体撮像素子２００は、設計自由度の向上を図ることができる。
（他の構成例５）
　他の構成例５による固体撮像素子２００は、量子化器４３のＰ型トランジスタ４３１及びＮ型トランジスタ４３２の接続部と転送部との間、及び、量子化器４３のＰ型トランジスタ４３３及びＮ型トランジスタ４３４の接続部と転送部との間のそれぞれにスイッチを有していてもよい。これにより、量子化器４３が出力する検出信号（＋）及び検出信号（－）が転送部に転送されなくなる。これにより、他の構成例５におけるアドレスイベント検出部４は、デジタルの通知機能のみブロックすることができる。その結果、他の構成例５による固体撮像素子２００は、正常な画素Ｐの動作に対する影響を最小限に抑えることができる。
（他の構成例６）
　他の構成例６による固体撮像素子２００は、画素Ｐを短絡する構成を有している。他の構成例６による固体撮像素子２００は例えば、光電変換素子３３３のカソードと接地端子との間にスイッチを有していてもよい。これにより、光電変換素子３３３のカソード及びアノードは同電位となり、光電変換素子３３３が光を受光しても、電流電圧変換部４１に電流を出力しなくなる。その結果、他の構成例６による固体撮像素子２００は、フリッカ現象を検出している画素Ｐの正常な画素Ｐへの影響を最大限除去することができる。
（他の構成例７）
　他の構成例７による固体撮像素子２００は、電流電圧変換部４１の出力電圧の電圧値を一定値とする構成を有している。他の構成例７による固体撮像素子２００は例えば、対数変換回路４１ａの出力端子と接地端子との間にスイッチを有していてもよい。対数変換回路４１ａの出力端子を接地端子の電位（例えば０Ｖ）とすることにより、対数変換回路４１ａの出力電圧の対数値が０になる。その結果、他の構成例７による固体撮像素子２００は、正常な画素Ｐの動作に対する影響を最小限に抑えることができる。他の構成例７の場合、他の構成例１のように、光電変換素子３３３のカソードとＮ型トランジスタ４１３のゲートとの間にスイッチを設ける必要はない。
（他の構成例８）
　他の構成例８による固体撮像素子２００は、電流電圧変換部４１の出力端子（バッファ回路４１ｂの出力端子）と接地端子との間にスイッチを有していてもよい。これにより、個別減算器４２に入力される電圧は、例えば０Ｖに固定されるので、量子化器４３の検出信号（＋）及び検出信号（－）も一定値となる。このため、固体撮像素子２００は、光電変換素子３３３がフリッカ現象に基づく光を検知しても、アドレスイベント検出部４がアドレスイベントを検出することを防止できる。他の構成例８では、他の構成例３と同様に、当該スイッチを受光チップ２０１ではなく検出チップ２０２に形成することができる。このため、他の構成例８による固体撮像素子２００は、設計自由度の向上を図ることができる。
（他の構成例９）
　他の構成例９による固体撮像素子２００は、個別減算器４２に設けられたＰ型トランジスタ４２１をオフ状態にし続けることが可能に構成される。他の構成例９による固体撮像素子２００は、Ｐ型トランジスタ４２１のオンオフを切り替えるというデジタル制御によって、正常な画素Ｐの動作に対する影響を最小限に抑えることができる。また、個別減算器４２の電流変動を抑えられる。このため、他の構成例９による固体撮像素子２００は、フリッカ現象を検出した画素Ｐに起因する電源ノイズを抑制することができる。
（他の構成例１０）
　他の構成例１０による固体撮像素子２００は、量子化器４３のＰ型トランジスタ４３１及びＮ型トランジスタ４３２の接続部と電源端子との間、及び、量子化器４３のＰ型トランジスタ４３３及びＮ型トランジスタ４３４の接続部と接地端子との間のそれぞれにスイッチを有していてもよい。これにより、他の構成例１０による固体撮像素子２００は、量子化器４３のＰ型トランジスタ４３１及びＮ型トランジスタ４３２の接続部を電源端子に短絡し、量子化器４３のＰ型トランジスタ４３３及びＮ型トランジスタ４３４の接続部を接地端子に短絡することができる。このため、量子化器４３が出力する検出信号（＋）は電圧レベルが高レベルの信号となり、量子化器４３が出力する検出信号（－）は電圧レベルが低レベルの信号となる。その結果、他の構成例１０による固体撮像素子２００は、光電変換素子３３３がフリッカ現象に基づく光を検知しても、アドレスイベント検出部４が出力する検出信号（＋）及び検出信号（－）は、アドレスイベントを検出していない場合と同じ電圧レベルの信号となる。これにより、他の構成例１０におけるアドレスイベント検出部４は、デジタルの通知機能のみブロックすることができる。その結果、他の構成例１０による固体撮像素子２００は、正常な画素Ｐの動作に対する影響を最小限に抑えることができる。
［第１-２実施形態］
　次に、本開示の第１－２実施形態による固体撮像素子について図８及び図９を用いて説明する。本実施形態による固体撮像素子２００は、フリッカ検出回路５がフリッカを検出した場合に、量子化器４３を停止する点に特徴を有している。図８は、本実施形態による固体撮像素子２００に設けられたアドレスイベント検出部４及びフリッカ検出回路５の一構成例を示す回路図である。図８では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。図９は、フリッカ検出回路５がフリッカを検出した場合に量子化器４３を停止させる停止回路４５ａ，４５ｂの一構成例を示す回路図である。
　図８に示すように、本実施形態による固体撮像素子２００に設けられたアドレスイベント検出部４は、フリッカ検出回路５に設けられた共用判定部５２に接続された停止回路４５ａ，４５ｂを有している。停止回路４５ａは、共用判定部５２のＰ型トランジスタ５２１及びＮ型トランジスタ５２２の接続部に接続されている。停止回路４５ｂは、共用判定部５２のＰ型トランジスタ５２３及びＮ型トランジスタ５２４の接続部に接続されている。停止回路４５ａは、共用判定部５２から入力される検出信号（＋）に基づいて動作するように構成されている。停止回路４５ｂは、共用判定部５２から入力される検出信号（－）に基づいて動作するように構成されている。
　次に、停止回路４５ａ，４５ｂの具体的な構成について図９を用いて説明する。
　図９に示すように、停止回路４５ａは、量子化器４３に設けられたＰ型トランジスタ４３１及びＮ型トランジスタ４３２の間に設けられている。停止回路４５ａは、Ｐ型トランジスタ４５１ａ及びＮ型トランジスタ４５２ａを有している。Ｐ型トランジスタ４５１ａのゲート及びＮ型トランジスタ４５２ａのゲートは接続されている。Ｐ型トランジスタ４５１ａのゲート及びＮ型トランジスタ４５２ａのゲートは、共用判定部５２のＰ型トランジスタ５２１及びＮ型トランジスタ５２２の接続部に接続されている。これにより、Ｐ型トランジスタ４５１ａのゲート及びＮ型トランジスタ４５２ａのゲートには、共用判定部５２から入力される検出信号（＋）が印加される。
　Ｐ型トランジスタ４５１ａのソースは電源端子に接続されている。Ｐ型トランジスタ４５１ａのドレインは、量子化器４３に設けられたＮ型トランジスタ４３２のドレインに接続されている。Ｎ型トランジスタ４５２ａは、Ｐ型トランジスタ４３１及びＮ型トランジスタ４３２の間に配置されている。Ｐ型トランジスタ４３１、Ｎ型トランジスタ４５２ａ及びＮ型トランジスタ４３２は、電源端子と接地端子との間において、直列に接続されている。
　図９に示すように、停止回路４５ｂは、量子化器４３に設けられたＰ型トランジスタ４３３及びＮ型トランジスタ４３４の間に設けられている。停止回路４５ｂは、Ｎ型トランジスタ４５１ｂ及びＰ型トランジスタ４５２ｂを有している。Ｎ型トランジスタ４５１ｂのゲート及びＰ型トランジスタ４５２ｂのゲートは接続されている。Ｎ型トランジスタ４５１ｂのゲート及びＰ型トランジスタ４５２ｂのゲートは、共用判定部５２のＰ型トランジスタ５２３及びＮ型トランジスタ５２４の接続部に接続されている。これにより、Ｎ型トランジスタ４５１ｂのゲート及びＰ型トランジスタ４５２ｂのゲートには、共用判定部５２から入力される検出信号（－）が印加される。
　Ｎ型トランジスタ４５１ｂのソースは接地端子に接続されている。Ｎ型トランジスタ４５１ｂのドレインは、量子化器４３に設けられたＮ型トランジスタ４３２のドレインに接続されている。Ｐ型トランジスタ４５２ｂは、Ｐ型トランジスタ４３３及びＮ型トランジスタ４３４の間に配置されている。Ｐ型トランジスタ４３３、Ｐ型トランジスタ４５２ｂ及びＮ型トランジスタ４３４は、電源端子と接地端子との間において、直列に接続されている。
　次に、停止回路４５ａ，４５ｂの動作について説明する。フリッカ検出回路５がフリッカを検出していない場合には、量子化器４３から出力される検出信号（＋）の電圧レベルは高レベルとなる。このため、停止回路４５ａに設けられたＰ型トランジスタ４５１ａはオフ状態となる。一方、停止回路４５ａに設けられたＮ型トランジスタ４５２ａはオン状態となる。このため、量子化器４３に設けられたＰ型トランジスタ４３１及びＮ型トランジスタ４３２はＮ型トランジスタ４５２ａを介して接続される。
　また、フリッカ検出回路５がフリッカを検出していない場合には、量子化器４３から出力される検出信号（－）の電圧レベルは低レベルとなる。このため、停止回路４５ａに設けられたＮ型トランジスタ４５１ｂはオフ状態となる。一方、停止回路４５ｂに設けられたＰ型トランジスタ４５２ｂはオン状態となる。このため、量子化器４３に設けられたＰ型トランジスタ４３３及びＮ型トランジスタ４３４はＰ型トランジスタ４５２ｂを介して接続される。
　フリッカ検出回路５がフリッカを検出していない場合、量子化器４３は、停止回路４５ａ，４５ｂを有していないのと等価の回路構成を有するので、個別減算器４２から入力される電圧に基づく検出信号（＋）及び検出信号（－）を出力することができる。
　一方、フリッカ検出回路５がフリッカを検出し、共用判定部５２の出力電圧が上限閾値Ｖｈｉｇｈよりも高い場合には、量子化器４３から出力される検出信号（＋）の電圧レベルは低レベルとなる。このため、停止回路４５ａに設けられたＰ型トランジスタ４５１ａはオン状態となる。一方、停止回路４５ａに設けられたＮ型トランジスタ４５２ａはオフ状態となる。このため、量子化器４３に設けられたＰ型トランジスタ４３１及びＮ型トランジスタ４３２はＮ型トランジスタ４５２ａによって切断（開放）される。また、量子化器４３の出力端子に相当するＮ型トランジスタ４３２のドレインは、Ｐ型トランジスタ４５１ａを介して電源端子に接続される。これにより、量子化器４３が出力する検出信号（＋）の電圧は高レベルに固定される。
　フリッカ検出回路５がフリッカを検出し、共用判定部５２の出力電圧が下限閾値Ｖｌｏｗよりも低い場合には、量子化器４３から出力される検出信号（－）の電圧レベルは高レベルとなる。このため、停止回路４５ｂに設けられたＮ型トランジスタ４５１ｂはオン状態となる。一方、停止回路４５ｂに設けられたＰ型トランジスタ４５２ｂはオフ状態となる。このため、量子化器４３に設けられたＰ型トランジスタ４３３及びＮ型トランジスタ４３４はＰ型トランジスタ４５２ｂによって切断（開放）される。また、量子化器４３の出力端子に相当するＮ型トランジスタ４３４のドレインは、Ｎ型トランジスタ４５１ｂを介して接地端子に接続される。これにより、量子化器４３が出力する検出信号（－）の電圧は低レベルに固定される。
　フリッカ検出回路５がフリッカを検出している場合、量子化器４３は、Ｐ型トランジスタ４３１，４３３とＮ型トランジスタ４３２，４３４とが切断（開放）され、停止状態となる。
［第１－３実施形態］
　次に、本開示の第１－３実施形態による固体撮像素子について図１０を用いて説明する。本実施形態による固体撮像素子２００は、フリッカ検出回路５がフリッカを検出した場合に、量子化器４３の出力端子を転送部から切断する点に特徴を有している。図１０は、本実施形態による固体撮像素子２００に設けられたアドレスイベント検出部４及びフリッカ検出回路５の一構成例を示す回路図である。図１０では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図１０に示すように、本実施形態による固体撮像素子２００は、アドレスイベント検出部４に設けられた量子化器４３の出力端子と転送部（不図示）との間に接続されたスイッチ回路５４ａ，５４ｂを有している。スイッチ回路５４ａは、量子化器４３の検出信号（＋）が出力される出力端子と転送部との間に配置されている。スイッチ回路５４ｂは、量子化器４３の検出信号（－）が出力される出力端子と転送部との間に配置されている。
　スイッチ回路５４ａ，５４ｂの制御信号入力端子は、フリッカ検出回路５に設けられた共用判定部５２の出力端子に接続されている。より具体的には、スイッチ回路５４ａの制御信号入力端子は、共用判定部５２に設けられたＰ型トランジスタ５２１及びＮ型トランジスタ５２２の接続部に接続されている。スイッチ回路５４ｂの制御信号入力端子は、共用判定部５２に設けられたＰ型トランジスタ５２３及びＮ型トランジスタ５２４の接続部に接続されている。
　スイッチ回路５４ａは、電圧レベルが高レベルの制御信号が制御信号入力端子に入力されると閉状態（オン状態）となり、電圧レベルが低レベルの制御信号が制御信号入力端子に入力されると開状態（オフ状態）となる。スイッチ回路５４ｂは、電圧レベルが低レベルの制御信号が制御信号入力端子に入力されると閉状態（オン状態）となり、電圧レベルが高レベルの制御信号が制御信号入力端子に入力されると開状態（オフ状態）となる。
　フリッカ検出回路５がフリッカを検出していない場合には、量子化器４３から出力される検出信号（＋）の電圧レベルは高レベルとなり、量子化器４３から出力される検出信号（－）の電圧レベルは低レベルとなる。このため、スイッチ回路５４ａ，５４ｂは閉状態（オン状態）となる。これにより、フリッカ検出回路５がフリッカを検出していない場合には、量子化器４３から出力される検出信号（＋）及び検出信号（－）は転送部に入力される。
　一方、フリッカ検出回路５がフリッカを検出し、共用判定部５２の出力電圧が上限閾値Ｖｈｉｇｈよりも高い場合には、量子化器４３から出力される検出信号（＋）の電圧レベルは低レベルとなる。このため、スイッチ回路５４ａは開状態（オフ状態）となる。これにより、フリッカ検出回路５がフリッカを検出し、共用判定部５２の出力電圧が上限閾値Ｖｈｉｇｈよりも高い場合には、量子化器４３から出力される検出信号（＋）は転送部に入力されない。
　フリッカ検出回路５がフリッカを検出し、共用判定部５２の出力電圧が上限閾値Ｖｌｏｗよりも低い場合には、量子化器４３から出力される検出信号（－）の電圧レベルは高レベルとなる。このため、スイッチ回路５４ａは開状態（オフ状態）となる。これにより、フリッカ検出回路５がフリッカを検出し、共用判定部５２の出力電圧が上限閾値Ｖｌｏｗよりも低い場合には、量子化器４３から出力される検出信号（－）は転送部に入力されない。
　このように、本実施形態による固体撮像素子２００は、フリッカ検出回路５がフリッカを検出している場合、アドレスイベント検出部４の出力電圧が転送部に入力されないようにブロックすることができる。これにより、固体撮像素子２００は、フリッカ現象に基づくアドレスイベントの検出を防止することができる。
［第１－４実施形態］
　次に、本開示の第１－４実施形態による固体撮像素子について図１１及び図１２を用いて説明する。本実施形態による固体撮像素子２００は、加算部の加算コンデンサに相当するコンデンサを各画素に分散した構成を有する点に特徴を有している。図１１は、本実施形態による固体撮像素子２００に設けられた画素ブロックＰＢを模式的に示す図である。図１２は、本実施形態による固体撮像素子２００に設けられたアドレスイベント検出部４およびフリッカ検出回路５の一構成例を示す回路図である。図１２では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図１１に示すように、本実施形態では、画素ブロックＰＢは、例えば８行８列に配列された６４個の画素Ｐ１～Ｐ６４で構成されている。図１１では、６４個の画素Ｐに対し、図１１の左から右かつ上から下に向かって添え字を付している。また、図１１では、理解を容易にするため、画素ブロックＰＢの角部に配置された画素Ｐに対して符号「Ｐ１」、「Ｐ４」、「Ｐ５７」及び「Ｐ６４」が付されている。また、詳細は後述するが、本実施形態では、画素ブロックＰＢを構成する画素Ｐ３７にはフリッカ検出回路５が設けられている。このため、画素Ｐ３７は、撮像及びアドレスイベントの検出には寄与しない画素となる。
　図１２に示すように、フリッカ検出回路５が設けられていない画素（以下、「通常画素」と称する場合がある）Ｐは、上記第１－１実施形態における画素Ｐに対し、小型コンデンサＣ４５及び画素内リセット回路４６を有している点において異なっている。
　図１２に示すように、通常画素に相当する画素Ｐ６４に設けられたアドレスイベント検出部４は、上記第１－１実施形態における電流電圧変換部４１と同一構成の電流電圧変換部４１を有している。また、画素Ｐ６４に設けられたアドレスイベント検出部４は、上記第１－１実施形態における個別減算器４２と同一構成の個別減算器４２を有している。また、画素Ｐ６４に設けられたアドレスイベント検出部４は、上記第１－１実施形態における量子化器４３と同一構成の量子化器４３を有している。
　画素Ｐ６４に設けられたアドレスイベント検出部４は、個別コンデンサＣ４２１の一方の電極に接続された一方の電極と、当該一方の電極に対向して配置された他方の電極とを有し個別コンデンサＣ４２１よりも容量が小さい小型コンデンサＣ４５を有している。小型コンデンサＣ４５は、上記第１－１実施形態における加算部６に設けられた加算コンデンサと同様の機能を発揮するようになっている。
　図１２に示すように、固体撮像素子２００は、画素Ｐ６４に設けられた画素内リセット回路４６を備えている。画素内リセット回路４６は、例えばＯＲゲートで構成されている。画素内リセット回路４６は、フリッカ検出回路５に設けられた領域リセット生成回路５５（詳細は後述する）の出力リセット信号ＲＳＴ＿ＦＬ及びアービタリセット信号ＲＳＴ＿ＡＲを論理和して得られる電圧レベルの制御信号をＰ型トランジスタ４２１のゲートに出力するように構成されている。アービタリセット信号ＲＳＴ＿ＡＲは、アービタ２１３（図３参照）が出力するリセット信号である。
　アドレスイベント検出部４が通常の動作を実行する場合には、画素内リセット回路４６は、アービタリセット信号ＲＳＴ＿ＡＲに依存する制御信号をＰ型トランジスタ４２１のゲートに出力する。一方、画素内リセット回路４６は、フリッカ検出回路５がフリッカを検出した場合には、領域リセット生成回路５５から出力される出力リセット信号ＲＳＴ＿ＦＬに依存する制御信号をＰ型トランジスタ４２１のゲートに出力する。これにより、Ｐ型トランジスタ４２１は、フリッカ検出回路５でフリッカが検出されていない場合にはアービタ２１３によって制御され、フリッカ検出回路５でフリッカが検出された場合にはフリッカ検出回路５に制御されることになる。
　図１２では図示が省略されているが、画素ブロックＰＢを構成する画素Ｐ１～Ｐ３６，Ｐ３８～Ｐ６５は、画素Ｐ６４と同一の構成を有し、同一の機能を発揮するようになっている。このため、画素Ｐ１～Ｐ３６，Ｐ３８～Ｐ６４は、光電変換素子３３３、電流電圧変換部４１、及び個別減算器４２をそれぞれ有する複数の個別画素の一例に相当する。
　図１２に示すように、フリッカ検出回路５が設けられた画素（以下、「フリッカ監視画素」と称する場合がある）Ｐ３７は、通常画素の画素Ｐ１～Ｐ３６，Ｐ３８～Ｐ６５とほぼ同様の構成を有している。すなわち、画素Ｐ３７は、フリッカ検出回路５に設けられた共用減算器（共用減算部の一例）５１を有する共用画素の一例に相当する。また、画素ブロックＰＢは、共用画素と複数の個別画素とを有する画素ブロックの一例に相当する。
　フリッカ監視画素である画素Ｐ３７には、入射光を光電変換して電流を生成する光電変換素子３３３が設けられている。また、画素Ｐ３７には、光電変換素子３３３に接続されて光電変換素子３３３から入力される電流を電圧に変換する電流電圧変換部５６が設けられている。電流電圧変換部５６は、対数変換回路５６ａと、バッファ回路５６ｂとを有している。電流電圧変換部５６は、対数変換回路５６ａにおいて光電変換素子３３３から入力される電流（光電流）を、対数出力の電圧値に変換するように構成されている。バッファ回路５６ｂは、ソースフォロア型の構成を有し、インピーダンス変換を行うように構成されている。
　図１２に示すように、電流電圧変換部５６を構成する対数変換回路５６ａは、Ｎ型トランジスタ５６１、Ｎ型トランジスタ５６３、Ｐ型トランジスタ５６２及びコンデンサＣ５６を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。
　Ｎ型トランジスタ５６１のソースは、光電変換素子３３３のカソードに接続されている。Ｎ型トランジスタ５６１のドレインは、電源端子（不図示）に接続されている。Ｐ型トランジスタ５６２及びＮ型トランジスタ５６３は、電源端子と接地端子との間において、直列に接続されている。また、Ｐ型トランジスタ５６２及びＮ型トランジスタ５６３の接続点は、Ｎ型トランジスタ５６１のゲートとバッファ回路５６ｂの入力端子とに接続される。また、Ｐ型トランジスタ５６２のゲートには、所定のバイアス電圧Ｖｂｌｏｇが印加される。
　Ｎ型トランジスタ５６３のゲートは、光電変換素子３３３のカソード及びＮ型トランジスタ５６１のソースに接続されている。コンデンサＣ５６の一方の電極は、Ｎ型トランジスタ５６３のゲート並びにＰ型トランジスタ５６２及びＮ型トランジスタ５６３の接続点に接続されている。コンデンサＣ５６の他方の電極は、光電変換素子３３３のカソード及びＮ型トランジスタ５６３のゲートに接続されている。
　Ｎ型トランジスタ５６１，５６３のドレインは電源側に接続されており、このような回路はソースフォロワと呼ばれる。これらのループ状に接続された２つのソースフォロワにより、受光部３３０から入力される光電流は、その対数の電圧信号に変換される。また、Ｐ型トランジスタ５６２は、一定の電流をＮ型トランジスタ５６３に供給する。コンデンサＣ５６は、Ｎ型トランジスタ５６１及びＮ型トランジスタ５６３のそれぞれのゲート電圧を安定化するために設けられている。対数変換回路５６ａは、コンデンサＣ５６を有していなくてもよい。
　図１３に示すように、バッファ回路５６ｂは、Ｐ型トランジスタ５６４及びＰ型トランジスタ５６５を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。Ｐ型トランジスタ５６４及びＰ型トランジスタ５６５は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ５６５のゲートは、対数変換回路５６ａの出力端子（Ｐ型トランジスタ５６２及びＮ型トランジスタ５６３の接続点）に接続されている。Ｐ型トランジスタ５６４及びＰ型トランジスタ５６５の接続点は、共用減算器５１の入力端子に接続されている。また、Ｐ型トランジスタ５６４のゲートには、所定のバイアス電圧Ｖｂｓｆが印加される。
　図１２に示すように、画素Ｐ３７には、電流電圧変換部５６に接続されて電流電圧変換部５６から異なるタイミングで電流電圧変換部５６から入力される一方の電圧から他方の電圧を減算する共用減算器（共用減算部の一例）５１が設けられている。本実施形態における共用減算器５１は、専用コンデンサＣ５１２を有している点を除いて、上記第１－１実施形態における共用減算器５１と同様の構成を有している。
　共用減算器５１は、一方の電極と、当該一方の電極に対向して配置され小型コンデンサＣ４５の他方の電極に接続された他方の電極とを有し個別コンデンサＣ４２１よりも容量が小さい専用コンデンサＣ５１２を有している。専用コンデンサＣ５１２は、個別画素（図１４では、画素Ｐ１，Ｐ４５）とは異なるフリッカ監視画素（画素Ｐ３７）に設けられている。専用コンデンサＣ５１２は、フリッカ監視画素（画素Ｐ３７）に設けられたフリッカ監視専用のコンデンサである。専用コンデンサＣ５１２は、例えば小型コンデンサＣ４５と同じ容量を有している。専用コンデンサＣ５１２は、配線ＦＬｃｏｍによって小型コンデンサＣ４５と接続されている。小型コンデンサＣ４５は、共用減算器５１とは異なる画素に設けられているものの、機能的には共用減算器５１の一部を構成している。
　画素Ｐ３７に設けられた共用判定部５２は、上記第１－１実施形態における共用判定部５２と同一の構成を有し、同一の機能を発揮するようになっている。このように、画素Ｐ３７には、光電変換素子３３３、電流電圧変換部５６、共用減算器５１及び共用判定部５２が設けられている。しかしながら、専用コンデンサＣ５１２の容量が小さいため、画素Ｐ３７では、物体の移動などに基づくアドレスイベントを検出することはできない。
　画素Ｐ３７に設けられたフリッカ検出回路５は、共用減算器５１での減算結果に基づく第一電圧及び第二電圧の差分が上限閾値Ｖｈｉｇｈ又は下限閾値Ｖｌｏｗ（いずれも所定の閾値の一例）を越えたか否かを判定する共用判定部５２を有している。画素Ｐ３７に設けられたフリッカ検出回路５は、共用減算器５１での減算結果に基づく電圧の差分が上限閾値Ｖｈｉｇｈ（又は下限閾値Ｖｌｏｗ）を越えたと共用判定部５２が判定した場合に、複数の光電変換素子３３３、複数の電流電圧変換部４１及び複数の個別減算器４２の少なくともいずれか１つの動作をリセットする領域リセット生成回路（リセット部の一例）５５を有している。
　図１２に示すように、領域リセット生成回路５５は、例えばＯＲゲートで構成されている。領域リセット生成回路５５の入力端子は、共用判定部５２のＰ型トランジスタ５２１及びＮ型トランジスタ５２２の接続部に接続されている。領域リセット生成回路５５の否定入力端子は、共用判定部５２のＰ型トランジスタ５２３及びＮ型トランジスタ５２４の接続部に接続されている。これにより、領域リセット生成回路５５の入力端子には、共用判定部５２が出力する検出信号（＋）が入力される。一方、領域リセット生成回路５５の否定入力端子には検出信号（－）が入力される。
　領域リセット生成回路５５は、検出信号（＋）の電圧レベルが高レベル、又は検出信号（－）の電圧レベルが低レベルの場合に、電圧レベルが高レベルの出力リセット信号ＲＳＴ＿ＦＬを出力する。領域リセット生成回路５５は、検出信号（＋）の電圧レベルが低レベル、かつ検出信号（－）の電圧レベルが高レベルの場合に、電圧レベルが低レベルの出力リセット信号ＲＳＴ＿ＦＬを出力する。共用判定部５２は、フリッカ検出回路５がフリッカを検出していない場合には、検出信号（＋）の電圧レベルが高レベル、かつ検出信号（－）の電圧レベルが低レベルの信号を出力する。
　このため、領域リセット生成回路５５は、フリッカ検出回路５がフリッカを検出していない場合には、電圧レベルが高レベルの出力リセット信号ＲＳＴ＿ＦＬを出力する。これにより、フリッカ検出回路５がフリッカを検出していない場合には、画素内リセット回路４６の一方の入力端子には、電圧レベルが高レベルの出力リセット信号ＲＳＴ＿ＦＬが入力される。その結果、画素Ｐ１～Ｐ３６，Ｐ３８～Ｐ６４に設けられたＰ型トランジスタ４２１は、アービタ２１３によって制御される。一方、領域リセット生成回路５５は、フリッカ検出回路５がフリッカを検出した場合には、電圧レベルが低レベルの出力リセット信号ＲＳＴ＿ＦＬを出力する。これにより、フリッカ検出回路５がフリッカを検出した場合には、画素内リセット回路４６の一方の入力端子には、電圧レベルが低レベルの出力リセット信号ＲＳＴ＿ＦＬが入力される。その結果、画素Ｐ１～Ｐ３６，Ｐ３８～Ｐ６４に設けられたＰ型トランジスタ４２１は、フリッカ検出回路５に制御されることになる。
　本実施形態による固体撮像素子２００は、上記第１－１実施形態における加算部６の加算コンデンサに相当する小型コンデンサＣ４５を、画素ブロックＰＢを構成する通常画素に有している。また、画素ブロックＰＢを構成する通常画素のそれぞれに設けられた小型コンデンサＣ４５は、他方の電極同士が接続されてフリッカ検出回路５の共用減算器５１のＰ型トランジスタ５１２のゲートに接続されている。これにより、本実施形態による固体撮像素子２００は、上記第１－１実施形態による固体撮像素子２００と同様の効果が得られる。
［第１－５実施形態］
　次に、本開示の第１－５実施形態による固体撮像素子について図１３及び図１４を用いて説明する。本実施形態による固体撮像素子２００は、フリッカ監視画素に設けられた光電変換素子３３３と、通常画素に設けられた光電変換素子３３３とが接続されている点に特徴を有している。図１３は、本実施形態による固体撮像素子２００に設けられた画素ブロックＰＢを模式的に示す図である。図１４は、本実施形態による固体撮像素子２００に設けられたアドレスイベント検出部４およびフリッカ検出回路５の一構成例を示す回路図である。図１４では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図１３に示すように、本実施形態では、画素ブロックＰＢは、例えば８行８列に配列された６４個の画素Ｐ１～Ｐ６４で構成されている。図１３では、６４個の画素Ｐに対し、図１３の左から右かつ上から下に向かって添え字を付している。また、図１３では、理解を容易にするため、画素ブロックＰＢの角部に配置された画素Ｐに対して符号「Ｐ１」、「Ｐ４」、「Ｐ５７」及び「Ｐ６４」が付されている。また、本実施形態では、上記第１－４実施形態と同様に、画素ブロックＰＢを構成する画素Ｐ３７にはフリッカ検出回路５が設けられている。このため、画素Ｐ３７は、撮像及びアドレスイベントの検出には寄与しない画素となる。このように、画素Ｐ３７は、フリッカ検出回路５に設けられた共用減算器（共用減算部の一例）５１を有する共用画素の一例に相当する。また、画素ブロックＰＢは、共用画素と複数の個別画素とを有する画素ブロックの一例に相当する。さらに、詳細は後述するが、画素ブロックＰＢを構成する画素Ｐ４５に設けられた光電変換素子３３３は、画素Ｐ３７に設けられた光電変換素子３３３と接続されている。
　図１４に示すように、画素Ｐ３７（共用画素の一例）は、入射光を光電変換して電流を生成する光電変換素子３３３（共用光電変換素子の一例）と、光電変換素子３３３から入力される電流を電圧に変換して当該電圧を専用コンデンサＣ５１２の一方の電極に出力する電流電圧変換部５６（共用電流電圧変換部の一例）とを有している。光電変換素子３３３は、画素Ｐ１～Ｐ３６，Ｐ３８～Ｐ６４（複数の個別画素の一例）のうちの画素Ｐ４５（１つの個別画素の一例）に設けられた光電変換素子３３３と接続されている。より具体的には、画素Ｐ３７に設けられた光電変換素子３３３のカソードと、画素Ｐ４５に設けられた光電変換素子３３３のカソードとが接続されている。
　このように、フリッカ監視画素に設けられた光電変換素子３３３と通常画素に設けられた光電変換素子３３３とを接続することにより、画素ブロックＰＢを構成する全ての画素Ｐでの検出結果を取得することができる。但し、光電変換素子３３３が合併されるＰＤ合併用通常画素となる画素Ｐ４５に設けられた光電変換素子３３３は、画素Ｐ３７に設けられた光電変換素子３３３の影響を受けるため、自己の動作のみに基づく電流を電流電圧変換部４１に出力することはできない。
［第１－６実施形態］
　次に、本開示の第１－６実施形態による固体撮像素子について図１５及び図１６を用いて説明する。本実施形態による固体撮像素子２００は、フリッカ検出回路５が画素の配置された領域とは異なる領域に設けられている点に特徴を有している。図１５は、本実施形態による固体撮像素子２００に設けられた画素ブロックＰＢ及びフリッカ検出回路５の配置関係を模式的に示す図である。図１６は、本実施形態による固体撮像素子２００に設けられたアドレスイベント検出部４およびフリッカ検出回路５の一構成例を示す回路図である。図１６では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図１５に示すように、本実施形態では、画素ブロックＰＢは、例えば１６行１６列に配列された２５６個の画素Ｐ１～Ｐ２５６で構成されている。図１５では、２５６個の画素Ｐに対し、図１５の左から右かつ上から下に向かって添え字を付している。また、図１５では、理解を容易にするため、画素ブロックＰＢの角部に配置された画素Ｐに対して符号「Ｐ１」、「Ｐ１６」、「Ｐ２４１」及び「Ｐ２５６」が付されている。本実施形態では、画素ブロックＰＢを構成する画素Ｐ１～Ｐ２５６には、フリッカ検出回路５が設けられていない。このため、画素ブロックＰＢを構成する全ての画素Ｐ１～Ｐ２５６が撮像及びアドレスイベントの検出に寄与する画素となる。
　図１５に示すように、フリッカ検出回路５は、複数の画素Ｐ１～Ｐ２５６（個別画素の一例）が配置された画素領域とは異なる領域に配置されている。すなわち、フリッカ検出回路５に設けられた共用減算器５１（図１６参照）は、複数の画素Ｐ１～Ｐ２５６が配置された画素領域とは異なる領域に配置されている。
　図１６に示すように、本実施形態における画素Ｐ１～Ｐ２５６は、上記第１－４実施形態における画素Ｐ１～Ｐ３６，Ｐ３８～Ｐ６４と同様の構成を有している。また、フリッカ検出回路５は、領域リセット生成回路が異なる点を除いて、上記第１－１実施形態におけるフリッカ検出回路５と同様の構成を有している。本実施形態におけるフリッカ検出回路５は、上記第１－４実施形態におけるフリッカ検出回路５に設けられ領域リセット生成回路５５と同様の構成を有している。
　このように、フリッカ検出回路５は、画素領域とは異なる領域に配置されても、配線ＦＬｃｏｍによって画素Ｐ１～Ｐ２５６に設けられた小型コンデンサＣ４５と接続されることができる。これにより、本実施形態による固体撮像素子２００は、上記第１－４実施形態による固体撮像素子２００と同様の効果が得られる。
［第１－７実施形態］
　次に、本開示の第１－７実施形態による固体撮像素子について図１７を用いて説明する。本実施形態による固体撮像素子２００は、フリッカ監視兼用画素を有している点に特徴を有している。図１７は、本実施形態による固体撮像素子２００に設けられたアドレスイベント検出部４およびフリッカ検出回路５の一構成例を示す回路図である。図１７では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図１７に示すように、本実施形態による固体撮像素子２００は、上記第１－４実施形態におけるフリッカ検出回路５が設けられた画素（フリッカ監視画素）の回路構成に加えて、第一共用スイッチ５７ａ、第二共用スイッチ５７ｂ及び大型コンデンサＣ５７が設けられている。より具体的には、固体撮像素子２００は、複数の小型コンデンサＣ４５の他方の電極と専用コンデンサＣ５１２の他方の電極とを切断可能に設けられた第一共用スイッチ５７ａを備えている。また、固体撮像素子２００は、専用コンデンサＣ５１２に並列に接続されて専用コンデンサＣ５１２よりも容量が大きい大型コンデンサＣ５７と、大型コンデンサＣ５７に直列に接続され、かつ専用コンデンサＣ５１２に並列に接続された第二共用スイッチ５７ｂとを備えている。
　第一共用スイッチ５７ａ及び第二共用スイッチ５７ｂは、制御信号Ｍｏｄｅ＿ｃｔｌによって開閉が制御されるように構成されている。第一共用スイッチ５７ａの制御信号入力端子は、正論理の端子で構成されているのに対し、第二共用スイッチ５７ｂの制御信号入力端子は、否定入力端子で構成されている。このため、第一共用スイッチ５７ａ及び第二共用スイッチ５７ｂは、開閉が常に逆転した状態となる。つまり、第一共用スイッチ５７ａが開状態（オフ状態）であると、第二共用スイッチ５７ｂは閉状態（オン状態）となる。一方、第一共用スイッチ５７ａが閉状態（オン状態）であると、第二共用スイッチ５７ｂは開状態（オフ状態）となる。
　このため、フリッカ検出回路５には、小型コンデンサＣ４５及び大型コンデンサＣ５７のいずれか一方が接続されることになる。そこで、本実施形態では、フリッカ検出モードでは、第一共用スイッチ５７ａをオン状態、かつ第二共用スイッチ５７ｂをオフ状態とすることにより、複数の通常画素の小型コンデンサＣ４５をフリッカ検出回路５に接続し、フリッカ検出を実行する。フリッカ検出が終了した後に、第一共用スイッチ５７ａをオフ状態、かつ第二共用スイッチ５７ｂをオン状態とする。これにより、共用減算器５１には、大型コンデンサＣ５７が接続されるので、共用減算器５１の利得が向上する。このため、フリッカ検出回路５が設けられた画素Ｐでも通常画素と同様のアドレスイベントを検出することができるようになる。
　このように、本実施形態による固体撮像素子２００は、フリッカ検出回路５を有する画素がフリッカ監視兼用画素としての機能を発揮することができる。
　以上説明したように、第１－１実施形態から第１－７実施形態による固体撮像素子２００は、複数の画素ごとに１つのフリッカ検出回路を備えている。これにより、各実施形態による固体撮像素子２００は、画素ごとにフリッカ検出回路を設ける場合と比較して、低消費電力化を図ることができる。
　また、第１－１実施形態から第１－７実施形態による固体撮像素子２００は、フリッカ現象に起因するアドレスイベントが発生する前に、アドレスイベント検出部４（例えば個別減算器４２）をリセットすることにより、フリッカ現象に起因するアドレスイベントの発生を抑制することができる。
〔第２実施形態〕
　次に、本開示の第２実施形態による固体撮像素子について図１８及び図１９を用いて説明する。第２実施形態では、第２－１実施形態及び第２-２実施形態に分けて、２種類の解像度の変更技術について説明する。
［第２－１実施形態］
　図１８は、第２－１実施形態による固体撮像素子２００もうけられた低解像度アドレスイベント検出部の一構成例を示す回路図である。なお、図１８では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図１８に示すように、本実施形態による固体撮像素子２００は、領域リセット生成回路５３及び画素内リセット回路４４を有していない点を除いて、上記第１－１実施形態による固体撮像素子２００と同様の構成を有している。また、本実施形態による固体撮像素子２００は、上記第１－１実施形態による領域リセット生成回路５３が接続されていない点を除いてフリッカ検出回路５と同様の構成を有する低解像度用系統回路９を備えている。
　本実施形態による固体撮像素子２００は、各々が入射光を光電変換して電流を生成する複数の光電変換素子３３３と、複数の光電変換素子３３３のそれぞれに１つずつ接続されて光電変換素子３３３から入力される電流を電圧に変換する複数の電流電圧変換部４１とを備えている。また、固体撮像素子２００は、複数の電流電圧変換部４１に接続されて異なるタイミングで電流電圧変換部４１のそれぞれから入力される一方の電圧に基づく第一電圧から他方の電圧に基づく第二電圧を減算する共用減算器（共用減算部の一例）９１を備えている。
　また、固体撮像素子２００は、共用減算器９１での減算結果に基づく第一電圧及び第二電圧の差分が上限閾値Ｖｈｉｇｈ又は下限閾値Ｖｌｏｗ（いずれも所定の閾値の一例）を越えたか否かを判定する共用判定部９２を備えている。さらに、固体撮像素子２００は、複数の電流電圧変換部４１のそれぞれから出力される電圧を加算する加算部６を備えている。共用減算器９１は、加算部６で加算されて異なるタイミングで入力される一方の加算電圧である第一電圧から他方の加算電圧である第二電圧を減算するように構成されている。
　図１８に示すように、共用減算器９１は、Ｐ型トランジスタ９１１、Ｐ型トランジスタ９１２、Ｎ型トランジスタ９１３及びコンデンサＣ９１１を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ９１２及びＮ型トランジスタ９１３は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ９１２及びＮ型トランジスタ９１３の接続部は、共用判定部９２の入力端子に接続されている。Ｎ型トランジスタ９１３のゲートには、所定のバイアス電圧Ｖｂｄｉｆｆが印加される。
　Ｐ型トランジスタ９１１のソースは、Ｐ型トランジスタ９１２のゲートに接続されている。Ｐ型トランジスタ９１１のドレインは、Ｐ型トランジスタ９１２及びＮ型トランジスタ９１３の接続部に接続されている。
　コンデンサＣ９１１の一方の電極は、Ｐ型トランジスタ９１１のソース及びＰ型トランジスタ９１２のゲートに接続されている。コンデンサＣ９１１の他方の電極は、Ｐ型トランジスタ９１２及びＮ型トランジスタ９１３の接続部及びＰ型トランジスタ９１１のドレインに接続されている。共用減算器９１の動作は、個別減算器４２と同様であるため、説明は省略する。
　図１８に示すように、共用判定部９２は、量子化器で構成されている。共用判定部９２は、Ｐ型トランジスタ９２１、Ｎ型トランジスタ９２２、Ｐ型トランジスタ９２３及びＮ型トランジスタ９２４を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ９２１及びＮ型トランジスタ９２２は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ９２３及びＮ型トランジスタ９２４は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ９２１のゲート及びＰ型トランジスタ９２３のゲートは、共用減算器９１の出力端子（Ｐ型トランジスタ９１２及びＮ型トランジスタ９１３の接続部）に接続されている。Ｎ型トランジスタ９２２のゲートには、電圧レベルが高レベルの電圧の上限閾値Ｖｈｉｇｈが印加される。Ｎ型トランジスタ９２４のゲートには、電圧レベルが低レベルの電圧の下限閾値Ｖｌｏｗが印加される。Ｐ型トランジスタ９２１及びＮ型トランジスタ９２２の接続部は、検出信号（＋）の出力端子である。Ｐ型トランジスタ９２３及びＮ型トランジスタ９２４の接続部は、検出信号（－）の出力端子である。
　共用判定部９２は、共用減算器９１から入力される電圧の電圧値が上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗの間にある場合（上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗのいずれも越えない場合）には、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とを出力する。共用減算器９１から入力される電圧（すなわち、共用減算器９１が出力する電圧）は、加算部６で加算されたｋ個の個別減算器４２の出力電圧の総電圧である。このため、共用減算器９１の出力電圧が上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗのいずれも越えない場合、共用判定部９２の出力は「０」となり、低解像度用系統回路９は、加算部６に接続された複数（本例ではｋ個）の画素の全ての画素でアドレスイベントが発生していないことを検出する。
　共用判定部９２は、共用減算器９１から入力される電圧の電圧値が上限閾値Ｖｈｉｇｈを越えた場合（上限閾値Ｖｈｉｇｈを上回った場合）には、電圧レベルが接地端子とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とを出力する。この場合、共用判定部９２の出力は「＋１」となり、低解像度用系統回路９は、加算部６に接続された複数（本例ではｋ個）の画素のうちの所定数の画素で暗状態から明状態に変化するアドレスイベントが発生したことを検出する。なお、当該所定数は、加算部６に設けられた加算コンデンサＣ６１～Ｃ６ｋの容量と個別コンデンサＣ４２１の容量によって異なる。
　共用判定部９２は、共用減算器９１から入力される電圧の電圧値が下限閾値Ｖｌｏｗを越えた場合（下限閾値Ｖｌｏｗを下回った場合）には、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが電源電圧とほぼ同じレベルの検出信号（－）とを出力する。この場合、共用判定部９２の出力は「－１」となり、低解像度用系統回路９は、加算部６に接続された複数（本例ではｋ個）の画素のうちの所定数の画素で明状態から暗状態に変化するアドレスイベントが発生したことを検出する。
　固体撮像素子２００は、多画素における光電変換素子３３３の光電流に基づく電圧を加算部６で加算した加算電圧を用いて、１つの共用減算器５１及び１つの共用判定部５２でアドレスイベントが検出されたか否かを判定するように構成されている。また、固体撮像素子２００は、画素Ｐに設けられてアドレスイベントの検出に寄与しない個別減算器４２及び量子化器４３の動作を停止できるように構成されている。
　これにより、固体撮像素子２００は、多解像度でのアドレスイベントの検出が不要である場合、低解像度でのアドレスイベントの検出に切り替えるとともに、アドレスイベントの検出に寄与しない個別減算器４２及び量子化器４３の動作を停止することができる。その結果、固体撮像素子２００は、低消費電力化を図ることができる。
［第２－２実施形態］
　図１９は、第２－２実施形態による固体撮像素子２００に設けられた低解像度アドレスイベント検出部の一構成例を示す回路図である。なお、図１９では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図１９に示すように、本実施形態による固体撮像素子２００は、上記第２－１実施形態による固体撮像素子２００の構成に加えて、スイッチ回路４７を備えている。より具体的には、固体撮像素子２００は、複数の電流電圧変換部４１にそれぞれ接続され、接続された電流電圧変換部４１から異なるタイミングで入力される一方の電圧から他方の電圧を減算する個別減算器（個別減算部の一例）４２を備えている。複数の個別減算器４２のそれぞれは、当該個別減算器４２が接続された電流電圧変換部４１に接続された一方の電極と、当該一方の電極に対向して配置された他方の電極とを有する個別コンデンサＣ４２１を備えている。さらに、複数の個別減算器４２は、個別コンデンサＣ４２１の他方の電極に接続されて当該個別コンデンサＣ４２１を当該個別減算器４２から切り離し可能なスイッチ回路（スイッチの一例）４７を有している。加算部７は、個別コンデンサＣ４２１及びスイッチ回路４７との接続部に接続されている。加算部７は、上記第２－１実施形態における加算部６と異なり、加算コンデンサを有していない。
　固体撮像素子２００は、低解像度で動作する場合には、スイッチ回路４７を開状態（オフ状態）に切り替える。これにより、個別コンデンサＣ４２１よりも後段の構成要素を電流電圧変換部４１から切り離すことができる。共用減算器９１の入力端子は、複数の画素Ｐに設けられた個別コンデンサＣ４２１の他方の電極にそれぞれ接続されている。これにより、共用減算器９１は、個別コンデンサＣ４２１及びコンデンサＣ９１１によって所定の利得が得られる。その結果、固体撮像素子２００は、複数の電流電圧変換部４１から入力される電圧に基づいて、共用減算器９１及び共用判定部９２によってアドレスイベントが発生したか否かを検出できる。
　このように、固体撮像素子２００は、多解像度でのアドレスイベントの検出が不要である場合、スイッチ回路４７を開状態として低解像度でのアドレスイベントの検出に切り替えるとともに、アドレスイベントの検出に寄与しない個別減算器４２及び量子化器４３の動作を停止することができる。その結果、固体撮像素子２００は、低消費電力化を図ることができる。
　以上説明したように、第２－１実施形態及び第２－２実施形態による固体撮像素子２００は、アドレスイベントの検出に寄与しない個別減算器４２及び量子化器４３の動作を停止することによって、低消費電力化を図ることができる。
〔第３実施形態〕
　次に、本開示の第３実施形態による固体撮像素子について図２０から図２５を用いて説明する。第３実施形態では、第３－１実施形態から第３-３実施形態に分けて、３種類の重み付け加算の技術について説明する。
［第３－１実施形態］
　図２０は、第３－１実施形態による固体撮像素子２００設けられた低解像度アドレスイベント検出部の一構成例を示す回路図である。なお、図２０では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図２０に示すように、本実施形態による固体撮像素子２００は、領域リセット生成回路５３及び画素内リセット回路４４を有していない点を除いて、上記第１－１実施形態による固体撮像素子２００と同様の構成を有している。また、本実施形態による固体撮像素子２００は、上記第１－１実施形態による領域リセット生成回路５３が接続されていない点を除いてフリッカ検出回路５と同様の構成を有する閾値処理回路１０を備えている。
　本実施形態による固体撮像素子２００は、各々が入射光を光電変換して電流を生成する複数（本例では４つ）の光電変換素子３３３と、複数の光電変換素子３３３のそれぞれに１つずつ接続されて光電変換素子３３３から入力される電流を電圧に変換する複数の電流電圧変換部４１とを備えている。また、固体撮像素子２００は、複数（本例では４つ）の電流電圧変換部４１に接続されて異なるタイミングで電流電圧変換部４１のそれぞれから入力される一方の電圧に基づく第一電圧から他方の電圧に基づく第二電圧を減算する共用減算器（共用減算部の一例）１０１を備えている。
　また、固体撮像素子２００は、共用減算器１０１での減算結果に基づく第一電圧及び第二電圧の差分が上限閾値Ｖｈｉｇｈ又は下限閾値Ｖｌｏｗ（いずれも所定の閾値の一例）を越えたか否かを判定する共用判定部１０２を備えている。さらに、固体撮像素子２００は、複数の電流電圧変換部４１のそれぞれから出力される電圧を加算する加算部６を備えている。共用減算器１０１は、加算部６で加算されて異なるタイミングで入力される一方の加算電圧である第一電圧から他方の加算電圧である第二電圧を減算するように構成されている。
　図２０に示すように、共用減算器１０１は、Ｐ型トランジスタ１０１１、Ｐ型トランジスタ１０１２、Ｎ型トランジスタ１０１３及びコンデンサＣ１０１１を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ１０１２及びＮ型トランジスタ１０１３は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ１０１２及びＮ型トランジスタ１０１３の接続部は、共用判定部１０２の入力端子に接続されている。Ｎ型トランジスタ１０１３のゲートには、所定のバイアス電圧Ｖｂｄｉｆｆが印加される。
　Ｐ型トランジスタ１０１１のソースは、Ｐ型トランジスタ１０１２のゲートに接続されている。Ｐ型トランジスタ１０１１のドレインは、Ｐ型トランジスタ１０１２及びＮ型トランジスタ１０１３の接続部に接続されている。
　コンデンサＣ１０１１の一方の電極は、Ｐ型トランジスタ１０１１のソース及びＰ型トランジスタ１０１２のゲートに接続されている。コンデンサＣ１０１１の他方の電極は、Ｐ型トランジスタ１０１２及びＮ型トランジスタ１０１３の接続部及びＰ型トランジスタ１０１１のドレインに接続されている。共用減算器１０１の動作は、個別減算器４２と同様であるため、説明は省略する。
　図２０に示すように、共用判定部１０２は、量子化器で構成されている。共用判定部１０２は、Ｐ型トランジスタ１０２１、Ｎ型トランジスタ１０２２、Ｐ型トランジスタ１０２３及びＮ型トランジスタ１０２４を有している。これらのトランジスタとして、例えばＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ１０２１及びＮ型トランジスタ１０２２は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ１０２３及びＮ型トランジスタ１０２４は、電源端子と接地端子との間において、直列に接続されている。Ｐ型トランジスタ１０２１のゲート及びＰ型トランジスタ１０２３のゲートは、共用減算器１０１の出力端子（Ｐ型トランジスタ１０１２及びＮ型トランジスタ１０１３の接続部）に接続されている。Ｎ型トランジスタ１０２２のゲートには、電圧レベルが高レベルの電圧の上限閾値Ｖｈｉｇｈが印加される。Ｎ型トランジスタ１０２４のゲートには、電圧レベルが低レベルの電圧の下限閾値Ｖｌｏｗが印加される。Ｐ型トランジスタ１０２１及びＮ型トランジスタ１０２２の接続部は、検出信号（＋）の出力端子である。Ｐ型トランジスタ１０２３及びＮ型トランジスタ１０２４の接続部は、検出信号（－）の出力端子である。
　共用判定部１０２は、共用減算器１０１から入力される電圧の電圧値が上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗの間にある場合（上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗのいずれも越えない場合）には、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とを出力する。共用減算器１０１から入力される電圧（すなわち、共用減算器１０１が出力する電圧）は、加算部６で加算されたｋ個の個別減算器４２の出力電圧の総電圧である。このため、共用減算器１０１の出力電圧が上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗのいずれも越えない場合、共用判定部１０２の出力は「０」となり、閾値処理回路１０は、加算部６に接続された複数（本例では４個）の画素の全ての画素でアドレスイベントが発生していないことを検出する。
　共用判定部１０２は、共用減算器１０１から入力される電圧の電圧値が上限閾値Ｖｈｉｇｈを越えた場合（上限閾値Ｖｈｉｇｈを上回った場合）には、電圧レベルが接地端子とほぼ同じレベルの検出信号（＋）と、電圧レベルが接地端子の電圧とほぼ同じレベルの検出信号（－）とを出力する。この場合、共用判定部１０２の出力は「＋１」となり、閾値処理回路１０は、加算部６に接続された複数（本例では４個）の画素のうちの所定数の画素で暗状態から明状態に変化するアドレスイベントが発生したことを検出する。なお、当該所定数は、加算部６に設けられた加算コンデンサＣ６１～Ｃ６４の容量と個別コンデンサＣ４２１の容量によって異なる。
　共用判定部９２は、共用減算器９１から入力される電圧の電圧値が下限閾値Ｖｌｏｗを越えた場合（下限閾値Ｖｌｏｗを下回った場合）には、電圧レベルが電源電圧とほぼ同じレベルの検出信号（＋）と、電圧レベルが電源電圧とほぼ同じレベルの検出信号（－）とを出力する。この場合、共用判定部９２の出力は「－１」となり、閾値処理回路１０は、加算部６に接続された複数（本例では４個）の画素のうちの所定数の画素で明状態から暗状態に変化する光を受光したことを検出する。
　加算部６に設けられた複数（本例では４つ）の加算コンデンサＣ６１，Ｃ６２，Ｃ６３，Ｃ６４は、互いに異なる容量を有している。例えば、加算コンデンサＣ６１の容量Ｃａに対し、加算コンデンサＣ６２の容量Ｃｂは容量Ｃａの４倍であり、加算コンデンサＣ６３の容量Ｃｃは容量Ｃａの８倍であり、加算コンデンサＣ６４の容量Ｃｄは容量Ｃｃの１６倍であるとする。
　加算コンデンサの容量が大きいほど、重み付けが大きくなる。このため、図２０に示す４個の画素Ｐに設けられた光電変換素子３３３のそれぞれが同じ光量の光を受光したとしても、共用減算器５１及び共用判定部５２におけるアドレスイベントの検出処理において、加算コンデンサＣ６４に接続された画素Ｐでのアドレスイベントが最も検出されやすく、次に加算コンデンサＣ６３に接続された画素Ｐでのアドレスイベントが検出されやすく、次に加算コンデンサＣ６２に接続された画素Ｐでのアドレスイベントが検出されやすく、加算コンデンサＣ６１に接続された画素Ｐでのアドレスイベントが最も検出されにくくなる。すなわち、加算コンデンサの容量を変更することによって、アドレスイベントの発生の有無を検出するための上限閾値Ｖｈｉｇｈ及び下限閾値Ｖｌｏｗの値を変更したことと同等の作用・効果が得られる。
　図２１は、本実施形態による固体撮像素子２００に設けられた画素ブロックＰＢの重み付けパターン例を模式的に示す図である。
　図２１に示すように、固体撮像素子２００は、光電変換素子３３３及び電流電圧変換部４１（図２０参照）をそれぞれ有する複数の画素Ｐで構成された画素ブロックＰＢを備えている。本実施形態における画素ブロックＰＢは、８行８列に配列された６４個の画素Ｐで構成されている。画素ブロックＰＢにおいて、容量が同じ加算コンデンサＣ６１～Ｃ６４に接続された画素Ｐが所定パターンに配置されている。本実施形態では例えば、最外周に配列された画素Ｐには、加算コンデンサＣ６１がそれぞれ接続されている。また例えば、画素ブロックＰＢの外側から２周目に配列された画素Ｐには、加算コンデンサＣ６２が接続されている。また例えば、画素ブロックＰＢの外側から３周目に配列された画素Ｐには、加算コンデンサＣ６３が接続されている。さらに例えば、画素ブロックＰＢの最内周に配列された画素Ｐには、加算コンデンサＣ６４が接続されている。
　このように、固体撮像素子２００は、アドレスイベントの検出のしやすさを画素ブロックＰＢ内で変更することができる。これにより、固体撮像素子２００は、画像処理において施される補正パターンを画素ブロックＰＢに持たせることができる。その結果、固体撮像素子２００を備える撮像装置における処理負担が軽減され、固体撮像素子２００を含む撮像装置の低消費電力化を図ることができる。
［第３－２実施形態］
　次に、本開示の第３－２実施形態による固体撮像素子について図２２及び図２３を用いて説明する。本実施形態による固体撮像素子２００は、重み付け演算に加えて畳み込み演算も可能な点に特徴を有している。図２２は、本実施形態による固体撮像素子２００に設けられた重み付け加算及び閾値処理を実行する回路の一構成例を示す図である。なお、図２２では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。図２３は、本実施形態による固体撮像素子２００に設けられた画素ブロックＰＢの重み付けパターンを模式的に示す図である。
　図２２に示すように、本実施形態による固体撮像素子２００は、加算部８の構成を除いて、上記第３－１実施形態による固体撮像素子２００と同様の構成を有している。固体撮像素子２００に備えられた加算部８は、複数の電流電圧変換部４１を共用減算器５１から個別に切断可能に設けられたスイッチ部８１を有している。スイッチ部８１は、個別コンデンサＣ４２１の一方の電極及び複数の加算コンデンサＣ８１ａ，Ｃ８１ｂ，Ｃ８１ｋａ，Ｃ８１ｋｂの一方の電極の間に設けられたスイッチ８１１ａ，８１１ｂ，８１１ｋａ，８１１ｋｂを有している。また、スイッチ部８１は、加算コンデンサＣ８１ａ，Ｃ８１ｂ，Ｃ８１ｋａ，Ｃ８１ｋｂの他方の電極及び共用減算器５１の間に設けられたスイッチ８１２ａ，８１２ｂ，８１２ｋａ，８１２ｋｂを有している。スイッチ８１１ａ～８１１ｋｂ，８１１ａ～８１１ｋｂは、例えばＭＯＳトランジスタで構成されている。加算コンデンサＣ８１ａ，Ｃ８１ｂ，Ｃ８１ｋａ，Ｃ８１ｋｂの容量は、互いに異なっている。
　固体撮像素子２００は、スイッチ８１１ａ～８１１ｋｂ，８１１ａ～８１１ｋｂのオンオフ状態を切り替えることにより、重み付け加算に加えて、畳み込み演算も可能になる。例えば、加算コンデンサＣ８１ａの容量Ｃａが加算コンデンサＣ８１ｂの容量Ｃｂの１／４であるとする。スイッチ部８１は、画素Ｐに設けられた電流電圧変換部４１の出力と共用減算器５１の入力端子との間を以下の４つの状態とすることができる。
（Ａ）切断状態（スイッチ８１１ａ：オフ、スイッチ８１２ａ：オフ；
　　　　　　　　スイッチ８１１ｂ：オフ、スイッチ８１２ｂ：オフ）
（Ｂ）容量Ｃａで接続
　　　　　　　（スイッチ８１１ａ：オン、スイッチ８１２ａ：オン；
　　　　　　　　スイッチ８１１ｂ：オフ、スイッチ８１２ｂ：オフ）
（Ｃ）容量Ｃｂで接続
　　　　　　　（スイッチ８１１ａ：オフ、スイッチ８１２ａ：オフ；
　　　　　　　　スイッチ８１１ｂ：オン、スイッチ８１２ｂ：オン）
（Ｄ）容量Ｃａ＋Ｃｂで接続
　　　　　　　（スイッチ８１１ａ：オフ、スイッチ８１２ａ：オフ；
　　　　　　　　スイッチ８１１ｂ：オン、スイッチ８１２ｂ：オン）
　状態（Ｂ）では、加算部８の合成コンデンサは容量Ｃａとなる。状態（Ｃ）では、加算部８の合成コンデンサは容量Ｃｂ（＝４×Ｃａ）となる。状態（Ｄ）では、加算部８の合成コンデンサは容量Ｃａ＋Ｃｂ（＝８×Ｃａ）となる。このように、加算部８は、スイッチ部８１を制御することによって、画素ブロックＰＢを構成する画素Ｐのそれぞれの重み付けの状態を変更できる。
　図２３に示すように、重み付けパターンは、中央が最も大きく、当該中央を囲む２周目が２番目に大きく、当該２周目を囲む３周目が最も小さいパターンとする。スイッチ部８１を適宜切り替えることにより、図２３中上段の左から右に示すように、８行８列の画素Ｐで構成された画素ブロックＰＢ内において、当該重み付けパターンを１列ずつ移動させることができる。さらに、スイッチ部８１を適宜切り替えることにより、図２３中下段の左から右に示すように、８行８列の画素Ｐで構成された画素ブロックＰＢ内において、当該重み付けパターンを１行ずつ移動させることができる。
　このように、固体撮像素子２００は、１行又は１列ずつ重み付けパターンを移動させることにより、畳み込み演算を実行することができる。
［第３－３実施形態］
　次に、本開示の第３－３実施形態による固体撮像素子について図２４を用いて説明する。本実施形態による固体撮像素子２００は、重み付け演算に加えて畳み込み演算も可能な点に特徴を有している。図２４は、本実施形態による固体撮像素子２００に設けられた重み付け加算及び閾値処理を実行する回路の一構成例を示す図である。なお、図２４では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図２４に示すように、本実施形態による固体撮像素子２００は、加算部８の構成を除いて、上記第３－２実施形態による固体撮像素子２００と同様の構成を有している。固体撮像素子２００に備えられた加算部８は、複数の電流電圧変換部４１を共用減算器５１から個別に切断可能に設けられたスイッチ部８１を有している。スイッチ部８１は、加算コンデンサＣ８１ａ，Ｃ８１ｂ，Ｃ８１ｋａ，Ｃ８１ｋｂの他方の電極及び共用減算器５１の間に設けられたスイッチ８１２ａ，８１２ｂ，８１２ｋａ，８１２ｋｂを有している。スイッチ８１１ａ～８１１ｋｂは、例えばＭＯＳトランジスタで構成されている。加算コンデンサＣ８１ａ，Ｃ８１ｂ，Ｃ８１ｋａ，Ｃ８１ｋｂの容量は、互いに異なっている。
　固体撮像素子２００は、スイッチ８１１ａ～８１１ｋｂのオンオフ状態を切り替えることにより、重み付け加算に加えて、畳み込み演算も可能になる。例えば、加算コンデンサＣ８１ａの容量Ｃａが加算コンデンサＣ８１ｂの容量Ｃｂの１／４であるとする。スイッチ部８１は、画素Ｐに設けられた電流電圧変換部４１の出力と共用減算器５１の入力端子との間を以下の４つの状態とすることができる。
（Ａ）切断状態（スイッチ８１２ａ：オフ、スイッチ８１２ｂ：オフ）
（Ｂ）容量Ｃａで接続
　　　　　　　（スイッチ８１２ａ：オン、スイッチ８１２ｂ：オフ）
（Ｃ）容量Ｃｂで接続
　　　　　　　（スイッチ８１２ａ：オフ、スイッチ８１２ｂ：オン）
（Ｄ）容量Ｃａ＋Ｃｂで接続
　　　　　　　（スイッチ８１２ａ：オフ、スイッチ８１２ｂ：オン）
　状態（Ｂ）では、加算部８の合成コンデンサは容量Ｃａとなる。状態（Ｃ）では、加算部８の合成コンデンサは容量Ｃｂ（＝４×Ｃａ）となる。状態（Ｄ）では、加算部８の合成コンデンサは容量Ｃａ＋Ｃｂ（＝８×Ｃａ）となる。このように、加算部８は、スイッチ部８１を制御することによって、画素ブロックＰＢを構成する画素Ｐのそれぞれの重み付けの状態を変更できる。
　本実施形態による固体撮像素子２００に備えられた加算部８は、加算コンデンサＣ８１ａ～Ｃ８１ｋｂと個別コンデンサＣ４２１との間にスイッチを有していない。これにより、本実施形態による固体撮像素子２００は、上記第３－１実施形態による固体撮像素子２００と比較して、回路規模の削減を図ることができる。
［第３－４実施形態］
　次に、本開示の第３－４実施形態による固体撮像素子について図２５を用いて説明する。本実施形態による固体撮像素子２００は、重み付け演算に加えて畳み込み演算も可能な点に特徴を有している。図２５は、本実施形態による固体撮像素子２００に設けられた重み付け加算及び閾値処理を実行する回路の一構成例を示す図である。なお、図２５では、画素Ｐに設けられた画素信号生成部３２０、転送トランジスタ３３１及びＯＦＧトランジスタ３３２の図示は省略されている。
　図２５に示すように、本実施形態による固体撮像素子２００は、加算部８の構成を除いて、上記第３－２実施形態及び上記３－３実施形態による固体撮像素子２００と同様の構成を有している。固体撮像素子２００に備えられた加算部８は、複数の電流電圧変換部４１を共用減算器５１から個別に切断可能に設けられたスイッチ部８１を有している。スイッチ部８１は、個別コンデンサＣ４２１の一方の電極及び複数の加算コンデンサＣ８１ａ，Ｃ８１ｂ，Ｃ８１ｋａ，Ｃ８１ｋｂの一方の電極の間に設けられたスイッチ８１１ａ，８１１ｂ，８１１ｋａ，８１１ｋｂを有している。スイッチ８１１ａ～８１１ｋｂは、例えばＭＯＳトランジスタで構成されている。加算コンデンサＣ８１ａ，Ｃ８１ｂ，Ｃ８１ｋａ，Ｃ８１ｋｂの容量は、互いに異なっている。
　固体撮像素子２００は、スイッチ８１１ａ～８１１ｋｂのオンオフ状態を切り替えることにより、重み付け加算に加えて、畳み込み演算も可能になる。例えば、加算コンデンサＣ８１ａの容量Ｃａが加算コンデンサＣ８１ｂの容量Ｃｂの１／４であるとする。スイッチ部８１は、画素Ｐに設けられた電流電圧変換部４１の出力と共用減算器５１の入力端子との間を以下の４つの状態とすることができる。
（Ａ）切断状態（スイッチ８１１ａ：オフ、スイッチ８１１ｂ：オフ）
（Ｂ）容量Ｃａで接続
　　　　　　　（スイッチ８１１ａ：オン、スイッチ８１１ｂ：オフ）
（Ｃ）容量Ｃｂで接続
　　　　　　　（スイッチ８１１ａ：オフ、スイッチ８１１ｂ：オン）
（Ｄ）容量Ｃａ＋Ｃｂで接続
　　　　　　　（スイッチ８１１ａ：オフ、スイッチ８１１ｂ：オン）
　状態（Ｂ）では、加算部８の合成コンデンサは容量Ｃａとなる。状態（Ｃ）では、加算部８の合成コンデンサは容量Ｃｂ（＝４×Ｃａ）となる。状態（Ｄ）では、加算部８の合成コンデンサは容量Ｃａ＋Ｃｂ（＝８×Ｃａ）となる。このように、加算部８は、スイッチ部８１を制御することによって、画素ブロックＰＢを構成する画素Ｐのそれぞれの重み付けの状態を変更できる。
　本実施形態による固体撮像素子２００に備えられた加算部８は、加算コンデンサＣ８１ａ～Ｃ８１ｋｂと共用減算器５１との間にスイッチを有していない。これにより、本実施形態による固体撮像素子２００は、上記第３－１実施形態による固体撮像素子２００と比較して、回路規模の削減を図ることができる。
　以上説明したように、第３－１実施形態から第３－４実施形態による固体撮像素子２００は、画像処理において施される補正パターンを画素ブロックＰＢに持たせることができる。その結果、固体撮像素子２００を備える撮像装置における処理負担が軽減され、固体撮像素子２００を含む撮像装置の低消費電力化を図ることができる。
　上記第１実施形態から上記第３実施形態において、アドレスイベント検出部４をそれぞれ有する複数の画素Ｐのうちの１つの画素Ｐに着目すると、図５、図８、図１０、図１２、図１４、図１６、図１７から図２０、図２２、図２４及び図２５に示すように、固体撮像素子２００は、入射光を光電変換して電流を生成する光電変換素子３３３と、光電変換素子３３３から入力される電流を電圧に変換する電流電圧変換部４１とを備えている。固体撮像素子２００は、電流電圧変換部４１に接続されて異なるタイミングで電流電圧変換部４１から入力される一方の電圧から他方の電圧を減算する個別減算器４２及び共用減算器５１，９１，１０１（複数の減算部の一例）とを備えている。
　ところで、ＤＶＳセンサは、輝度変化情報を検出および出力するセンサである。従来のＤＶＳは、輝度変化情報を画素ごとに検出して画素ごとに出力している。輝度変化情報を画素ごとに検出する構造では、画素領域ごとの輝度変化検出および処理を画素アレイの中で実行することは不可能である。一方、フリッカ抑制や多解像度の対応などの処理能力を画素アレイ領域ごとに実装できると、データ量の削減、電力の低減およびノイズの削減効果を得ることができる。本技術は、ＤＶＳの減算部を複数個持つことで、複数のうちの１つの減算部は、従来のＤＶＳの減算部の機能を実現し、残余の減算部は、画素アレイ領域ごとの情報処理機能として生かすことができる。これにより、本技術の実施形態による固体撮像素子２００は、従来のＤＶＳでは不可能な領域ごとの信号処理機能を発揮することが可能になる。
　個別減算器４２及び共用減算器５１，９１，１０１のうちの個別減算器４２（複数の減算部のうちの１つの減算部である特定減算部の一例）は、電流電圧変換部４１に接続された一方の電極と、当該一方の電極に対向して配置された他方の電極とを有する個別コンデンサＣ４２１を有している。図５、図８、図１０、図１２、図１４、図１６、図１７から図１８、図２０、図２２、図２４及び図２５に示すように、個別減算器４２及び共用減算器５１，９１，１０１のうちの共用減算器５１，９１，１０１（複数の減算部のうちの残余の減算部の少なくとも一部の一例）は、個別コンデンサＣ４２１の一方の電極に接続されている。
　図１９に示すように、個別減算器４２（複数の減算部のうちの１つの減算部である特定減算部の一例）は、電流電圧変換部４１に接続された一方の電極と、当該一方の電極に対向して配置された他方の電極とを有する個別コンデンサＣ４２１を有している。共用減算器９１（複数の減算部のうちの残余の減算部の少なくとも一部の一例）は、個別コンデンサＣ４２１の他方の電極に接続されている。
　固体撮像素子２００は、アドレスイベント検出部４（第一検出部の一例）又はフリッカ検出回路５、低解像度用系統回路９および閾値処理回路１０（いずれも第二検出部の一例）の少なくとも一方を備えている。アドレスイベント検出部４は、電流電圧変換部４１と、個別減算器４２（特定減算部の一例）と、個別減算器４２での減算結果に基づく一方の電圧及び他方の電圧の差分が上限閾値Ｖｈｉｇｈ又は下限閾値Ｖｌｏｗ（いずれも所定の閾値の一例）を越えたか否かを判定する量子化器４３（第一判定部の一例）とを有し、光電変換素子３３３の受光量に応じたアドレスイベントを検出するように構成されている。フリッカ検出回路５、低解像度用系統回路９および閾値処理回路１０は、共用減算器５１，９１，１０１（複数の減算部のうちの残余の減算部のうちの一の減算部の一例）と、共用減算器５１，９１，１０１での減算結果に基づく一方の電圧及び他方の電圧の差分が上限閾値Ｖｈｉｇｈ又は下限閾値Ｖｌｏｗ（いずれも所定の閾値の一例）を越えたか否かを判定する共用判定部５２，９２，１０２（第二判定部の一例）とを有している。本実施形態では、固体撮像素子２００は、アドレスイベント検出部４およびフリッカ検出回路５、アドレスイベント検出部４および低解像度用系統回路９又はアドレスイベント検出部４および閾値処理回路１０の両方を備えている。固体撮像素子２００は、アドレスイベント検出部４と、光電変換素子３３３とを有する画素Ｐを備えている。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本開示は以下のような構成もとることができる。
（１）
　入射光を光電変換して電流を生成する光電変換素子と、
　前記光電変換素子から入力される前記電流を電圧に変換する電流電圧変換部と、
　前記電流電圧変換部に接続されて異なるタイミングで前記電流電圧変換部から入力される一方の電圧から他方の電圧を減算する複数の減算部と
　を備える固体撮像素子。
（２）
　前記複数の減算部のうちの１つの減算部である特定減算部は、前記電流電圧変換部に接続された一方の電極と、該一方の電極に対向して配置された他方の電極とを有するコンデンサを有し、
　前記複数の減算部のうちの残余の減算部の少なくとも一部は、前記一方の電極に接続されている
　前記（１）に記載の固体撮像素子。
（３）
　前記複数の減算部のうちの１つの減算部である特定減算部は、前記電流電圧変換部に接続された一方の電極と、該一方の電極に対向して配置された他方の電極とを有するコンデンサを有し、
　前記複数の減算部のうちの残余の減算部の少なくとも一部は、前記他方の電極に接続されている
　前記（１）に記載の固体撮像素子。
（４）
　前記電流電圧変換部と、前記特定減算部と、前記特定減算部での減算結果に基づく前記一方の電圧及び前記他方の電圧の差分が所定の閾値を越えたか否かを判定する第一判定部とを有し、前記光電変換素子の受光量に応じたイベントを検出する第一検出部、又は、
　前記複数の減算部の残余の減算部のうちの一の減算部と、前記一の減算部での減算結果に基づく前記一方の電圧及び前記他方の電圧の差分が所定の閾値を越えたか否かを判定する第二判定部とを有する第二検出部の少なくとも一方
　を備える前記（２）又は（３）に記載の固体撮像素子。
（５）
　各々が入射光を光電変換して電流を生成する複数の光電変換素子と、
　前記複数の光電変換素子のそれぞれに１つずつ接続されて前記光電変換素子から入力される前記電流を電圧に変換する複数の電流電圧変換部と、
　前記複数の電流電圧変換部に接続されて異なるタイミングで前記電流電圧変換部のそれぞれから入力される一方の電圧に基づく第一電圧から他方の電圧に基づく第二電圧を減算する共用減算部と
　を備える固体撮像素子。
（６）
　前記共用減算部での減算結果に基づく前記第一電圧及び前記第二電圧の差分が所定の閾値を越えたか否かを判定する共用判定部を備える
　前記（５）に記載の固体撮像素子。
（７）
　前記複数の電流電圧変換部のそれぞれから出力される前記電圧を加算する加算部を備え、
　前記共用減算部は、前記加算部で加算されて異なるタイミングで入力される一方の加算電圧である前記第一電圧から他方の加算電圧である前記第二電圧を減算する
　前記（６）に記載の固体撮像素子。
（８）
　前記複数の電流電圧変換部のそれぞれに１つずつ接続され、接続された前記電流電圧変換部から異なるタイミングで入力される一方の電圧から他方の電圧を減算する個別減算部を備え、
　前記個別減算部は、該個別減算部が接続された前記電流電圧変換部に接続される一方の電極と、該一方の電極に対向して配置された他方の電極とを有する個別コンデンサを有し、
　前記加算部は、前記電流電圧変換部に設けられた前記個別コンデンサの一方の電極に接続された一方の電極と、該一方の電極に対向して配置され前記共用減算部に接続された他方の電極とを有する加算コンデンサを有し、
　前記（７）に記載の固体撮像素子。
（９）
　前記複数の電流電圧変換部にそれぞれ接続され、接続された前記電流電圧変換部から異なるタイミングで入力される一方の電圧から他方の電圧を減算する個別減算部と、
　前記差分が前記閾値を越えたと前記共用判定部が判定した場合に、前記複数の光電変換素子、前記複数の電流電圧変換部及び前記複数の個別減算部の少なくともいずれか１つの動作をリセットするリセット部と
　を備える前記（６）から（８）までのいずれか一項に記載の固体撮像素子。
（１０）
　前記複数の電流電圧変換部のそれぞれに１つずつ接続され、接続された前記電流電圧変換部から異なるタイミングで入力される一方の電圧から他方の電圧を減算する個別減算部と、
　前記光電変換素子、前記電流電圧変換部、及び前記個別減算部をそれぞれ有する複数の個別画素と、
　前記個別画素とは異なる画素に設けられた専用コンデンサと
　を備え、
　複数の前記個別減算部のそれぞれは、該個別減算部が接続された前記電流電圧変換部に接続された一方の電極と、前記一方の電極に対向して配置された他方の電極とを有する個別コンデンサを有し、
　前記複数の個別画素のそれぞれは、前記個別コンデンサの一方の電極に接続された一方の電極と、該一方の電極に対向して配置された他方の電極とを有し前記個別コンデンサよりも容量が小さい小型コンデンサを有し、
　前記専用コンデンサは、一方の電極と、該一方の電極に対向して配置され前記小型コンデンサの他方の電極に接続された他方の電極とを有し、前記個別コンデンサよりも容量が小さい
　前記（５）又は（６）に記載の固体撮像素子。
（１１）
　前記共用減算部での減算結果に基づく前記第一電圧及び前記第二電圧の差分が所定の閾値を越えたか否かを判定する共用判定部と、
　前記差分が前記閾値を越えたと前記共用判定部が判定した場合に、前記複数の光電変換素子、前記複数の電流電圧変換部及び前記複数の個別減算部のうちの少なくともいずれか１つの動作をリセットするリセット部と
　を備える前記（１０）に記載の固体撮像素子。
（１２）
　前記専用コンデンサと前記共用減算部とを有する共用画素と、
　前記共用画素と前記複数の個別画素とを有する画素ブロックと
　を備える前記（１０）又は（１１）に記載の固体撮像素子。
（１３）
　前記共用画素は、入射光を光電変換して電流を生成する共用光電変換素子と、前記共用光電変換素子から入力される前記電流を電圧に変換して該電圧を前記専用コンデンサの一方の電極に出力する共用電流電圧変換部とを有し、
　前記共用光電変換素子は、前記複数の個別画素のうちの１つの個別画素に設けられた前記光電変換素子と接続されている
　前記（１２）に記載の固体撮像素子。
（１４）
　前記共用減算部は、前記複数の個別画素が配置された画素領域とは異なる領域に配置されている
　前記（１０）に記載の固体撮像素子。
（１５）
　複数の前記小型コンデンサの他方の電極と前記専用コンデンサの他方の電極とを切断可能に設けられた第一共用スイッチと、
　前記共用コンデンサに並列に接続されて前記共用コンデンサよりも容量が大きい大型コンデンサと、
　前記大型コンデンサに直列に接続され、かつ前記共用コンデンサに並列に接続された第二共用スイッチと
　を備える前記（１０）又は（１２）に記載の固体撮像素子。
（１６）
　前記複数の電流電圧変換部にそれぞれ接続され、接続された前記電流電圧変換部から異なるタイミングで入力される一方の電圧から他方の電圧を減算する個別減算部を備える
　前記（７）に記載の固体撮像素子。
（１７）
　複数の前記加算コンデンサは、互いに異なる容量を有する
　前記（８）に記載の固体撮像素子。
（１８）
　前記加算部は、前記複数の電流電圧変換部を前記共用減算部から個別に切断可能に設けられたスイッチ部を有し、
　前記スイッチ部は、前記個別コンデンサの一方の電極及び複数の前記加算コンデンサの一方の電極の間に設けられたスイッチと、前記加算コンデンサの他方の電極及び前記共用減算部の間に設けられたスイッチとの少なくとも一方を有する
　前記（１７）に記載の固体撮像素子。
（１９）
　前記光電変換素子及び前記電流電圧変換部をそれぞれ有する複数の画素で構成された画素ブロックを備え、
　前記画素ブロックにおいて、容量が同じ前記加算コンデンサに接続された前記画素が所定パターンに配置されている
　前記（１７）又は（１８）に記載の固体撮像素子。
４　アドレスイベント検出部
５　フリッカ検出回路
６，７，８　加算部
９　低解像度用系統回路
１０　閾値処理回路
４１，５６　電流電圧変換部
４１ａ，５６ａ　対数変換回路
４１ｂ，５６ｂ　バッファ回路
４２　個別減算器
４３　量子化器
４４　画素内リセット回路
４５ａ，４５ｂ　停止回路
４６　画素内リセット回路
４７，５４ａ，５４ｂ　スイッチ回路
５１　共用減算器
５２　共用判定部
５３，５５　領域リセット生成回路
５７ａ　第一共用スイッチ
５７ｂ　第二共用スイッチ
８１　スイッチ部
１００　撮像装置
１１０　撮像レンズ
１２０　記録部
１３０　制御部
２００　固体撮像素子
２０１　受光チップ
２０２　検出チップ
２０９　信号線
２１１　駆動回路
２１２　信号処理部
２１３　アービタ
２２０　カラムＡＤＣ
２３０　ＡＤＣ
３００　画素アレイ部
３１０　画素ブロック
３２０　画素信号生成部
３２１　リセットトランジスタ
３２２　増幅トランジスタ
３２３　選択トランジスタ
３２４　浮遊拡散層
３３０　受光部
３３１　転送トランジスタ
３３２　ＯＦＧトランジスタ
３３３　光電変換素子
４１１，４１３，４２３，４３２，４３４，４５１ｂ，４５２ａ，５１３，５２２，５２４，５６１，５６３，５６５　Ｎ型トランジスタ
４１２，４１４，４１５，４２１，４２２，４３１，４３３，４５１ａ，４５２ｂ，５１１，５１２，５２１，５２３，５６２，５６４　Ｐ型トランジスタ
４５０　転送部
８１１ａ，８１１ｂ，８１１ｋａ，８１１ｋｂ，８１２ａ，８１２ｂ，８１２ｋａ，８１２ｋｂ　スイッチ
Ｃ６１，Ｃ６２，Ｃ６３，Ｃ６４，Ｃ６５，Ｃ６７，Ｃ６８，Ｃ６９，Ｃ６ｋ，Ｃ８１ａ，Ｃ８１，Ｃ８１ｋａ，Ｃ８１ｋｂ，Ｃ６１０，Ｃ６１１，Ｃ６１２，Ｃ６１３，Ｃ６１４，Ｃ６１５，Ｃ６１６　加算コンデンサ
Ｃ４１，Ｃ５６，Ｃ４２２，Ｃ５１１　コンデンサ
Ｃ４５　小型コンデンサ
Ｃ５７　大型コンデンサ
Ｃ４２１　個別コンデンサ
Ｃ５１２　専用コンデンサ

Claims (19)

  1. 　入射光を光電変換して電流を生成する光電変換素子と、
    　前記光電変換素子から入力される前記電流を電圧に変換する電流電圧変換部と、
    　前記電流電圧変換部に接続されて異なるタイミングで前記電流電圧変換部から入力される一方の電圧から他方の電圧を減算する複数の減算部と
    　を備える固体撮像素子。
  2. 　前記複数の減算部のうちの１つの減算部である特定減算部は、前記電流電圧変換部に接続された一方の電極と、該一方の電極に対向して配置された他方の電極とを有するコンデンサを有し、
    　前記複数の減算部のうちの残余の減算部の少なくとも一部は、前記一方の電極に接続されている
    　請求項１に記載の固体撮像素子。
  3. 　前記複数の減算部のうちの１つの減算部である特定減算部は、前記電流電圧変換部に接続された一方の電極と、該一方の電極に対向して配置された他方の電極とを有するコンデンサを有し、
    　前記複数の減算部のうちの残余の減算部の少なくとも一部は、前記他方の電極に接続されている
    　請求項１に記載の固体撮像素子。
  4. 　前記電流電圧変換部と、前記特定減算部と、前記特定減算部での減算結果に基づく前記一方の電圧及び前記他方の電圧の差分が所定の閾値を越えたか否かを判定する第一判定部とを有し、前記光電変換素子の受光量に応じたイベントを検出する第一検出部、又は、
    　前記複数の減算部の残余の減算部のうちの一の減算部と、前記一の減算部での減算結果に基づく前記一方の電圧及び前記他方の電圧の差分が所定の閾値を越えたか否かを判定する第二判定部とを有する第二検出部の少なくとも一方
    　を備える請求項２に記載の固体撮像素子。
  5. 　各々が入射光を光電変換して電流を生成する複数の光電変換素子と、
    　前記複数の光電変換素子のそれぞれに１つずつ接続されて前記光電変換素子から入力される前記電流を電圧に変換する複数の電流電圧変換部と、
    　前記複数の電流電圧変換部に接続されて異なるタイミングで前記電流電圧変換部のそれぞれから入力される一方の電圧に基づく第一電圧から他方の電圧に基づく第二電圧を減算する共用減算部と
    　を備える固体撮像素子。
  6. 　前記共用減算部での減算結果に基づく前記第一電圧及び前記第二電圧の差分が所定の閾値を越えたか否かを判定する共用判定部を備える
    　請求項５に記載の固体撮像素子。
  7. 　前記複数の電流電圧変換部のそれぞれから出力される前記電圧を加算する加算部を備え、
    　前記共用減算部は、前記加算部で加算されて異なるタイミングで入力される一方の加算電圧である前記第一電圧から他方の加算電圧である前記第二電圧を減算する
    　請求項６に記載の固体撮像素子。
  8. 　前記複数の電流電圧変換部のそれぞれに１つずつ接続され、接続された前記電流電圧変換部から異なるタイミングで入力される一方の電圧から他方の電圧を減算する個別減算部を備え、
    　前記個別減算部は、該個別減算部が接続された前記電流電圧変換部に接続される一方の電極と、該一方の電極に対向して配置された他方の電極とを有する個別コンデンサを有し、
    　前記加算部は、前記電流電圧変換部に設けられた前記個別コンデンサの一方の電極に接続された一方の電極と、該一方の電極に対向して配置され前記共用減算部に接続された他方の電極とを有する加算コンデンサを有し、
    　請求項７に記載の固体撮像素子。
  9. 　前記複数の電流電圧変換部にそれぞれ接続され、接続された前記電流電圧変換部から異なるタイミングで入力される一方の電圧から他方の電圧を減算する個別減算部と、
    　前記差分が前記閾値を越えたと前記共用判定部が判定した場合に、前記複数の光電変換素子、前記複数の電流電圧変換部及び前記複数の個別減算部の少なくともいずれか１つの動作をリセットするリセット部と
    　を備える請求項６に記載の固体撮像素子。
  10. 　前記複数の電流電圧変換部のそれぞれに１つずつ接続され、接続された前記電流電圧変換部から異なるタイミングで入力される一方の電圧から他方の電圧を減算する個別減算部と、
    　前記光電変換素子、前記電流電圧変換部、及び前記個別減算部をそれぞれ有する複数の個別画素と、
    　前記個別画素とは異なる画素に設けられた専用コンデンサと
    　を備え、
    　複数の前記個別減算部のそれぞれは、該個別減算部が接続された前記電流電圧変換部に接続された一方の電極と、前記一方の電極に対向して配置された他方の電極とを有する個別コンデンサを有し、
    　前記複数の個別画素のそれぞれは、前記個別コンデンサの一方の電極に接続された一方の電極と、該一方の電極に対向して配置された他方の電極とを有し前記個別コンデンサよりも容量が小さい小型コンデンサを有し、
    　前記専用コンデンサは、一方の電極と、該一方の電極に対向して配置され前記小型コンデンサの他方の電極に接続された他方の電極とを有し、前記個別コンデンサよりも容量が小さい
    　請求項５に記載の固体撮像素子。
  11. 　前記共用減算部での減算結果に基づく前記第一電圧及び前記第二電圧の差分が所定の閾値を越えたか否かを判定する共用判定部と、
    　前記差分が前記閾値を越えたと前記共用判定部が判定した場合に、前記複数の光電変換素子、前記複数の電流電圧変換部及び前記複数の個別減算部のうちの少なくともいずれか１つの動作をリセットするリセット部と
    　を備える請求項１０に記載の固体撮像素子。
  12. 　前記専用コンデンサと前記共用減算部とを有する共用画素と、
    　前記共用画素と前記複数の個別画素とを有する画素ブロックと
    　を備える請求項１０に記載の固体撮像素子。
  13. 　前記共用画素は、入射光を光電変換して電流を生成する共用光電変換素子と、前記共用光電変換素子から入力される前記電流を電圧に変換して該電圧を前記専用コンデンサの一方の電極に出力する共用電流電圧変換部とを有し、
    　前記共用光電変換素子は、前記複数の個別画素のうちの１つの個別画素に設けられた前記光電変換素子と接続されている
    　請求項１２に記載の固体撮像素子。
  14. 　前記共用減算部は、前記複数の個別画素が配置された画素領域とは異なる領域に配置されている
    　請求項１０に記載の固体撮像素子。
  15. 　複数の前記小型コンデンサの他方の電極と前記専用コンデンサの他方の電極とを切断可能に設けられた第一共用スイッチと、
    　前記共用コンデンサに並列に接続されて前記共用コンデンサよりも容量が大きい大型コンデンサと、
    　前記大型コンデンサに直列に接続され、かつ前記共用コンデンサに並列に接続された第二共用スイッチと
    　を備える請求項１０に記載の固体撮像素子。
  16. 　前記複数の電流電圧変換部にそれぞれ接続され、接続された前記電流電圧変換部から異なるタイミングで入力される一方の電圧から他方の電圧を減算する個別減算部を備える
    　請求項７に記載の固体撮像素子。
  17. 　複数の前記加算コンデンサは、互いに異なる容量を有する
    　請求項８に記載の固体撮像素子。
  18. 　前記加算部は、前記複数の電流電圧変換部を前記共用減算部から個別に切断可能に設けられたスイッチ部を有し、
    　前記スイッチ部は、前記個別コンデンサの一方の電極及び複数の前記加算コンデンサの一方の電極の間に設けられたスイッチと、前記加算コンデンサの他方の電極及び前記共用減算部の間に設けられたスイッチとの少なくとも一方を有する
    　請求項１７に記載の固体撮像素子。
  19. 　前記光電変換素子及び前記電流電圧変換部をそれぞれ有する複数の画素で構成された画素ブロックを備え、
    　前記画素ブロックにおいて、容量が同じ前記加算コンデンサに接続された前記画素が所定パターンに配置されている
    　請求項１７に記載の固体撮像素子。
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