WO2020196173A1 - 半導体集積回路 - Google Patents

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WO2020196173A1
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pin
semiconductor integrated
enable
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宮長　晃一
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Rohm Co Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/263—Arrangements for using multiple switchable power supplies, e.g. battery and AC
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    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/266—Arrangements to supply power to external peripherals either directly from the computer or under computer control, e.g. supply of power through the communication port, computer controlled power-strips

Definitions

  • the present invention relates to a terminal circuit.
  • Battery-powered devices such as mobile phone terminals, smartphones, tablet terminals, notebook computers, and portable audio players include rechargeable secondary batteries as well as charging circuits for charging them.
  • Some charging circuits charge a secondary battery based on a DC voltage (bus voltage V BUS ) supplied from the outside via a USB cable or a DC voltage from an external AC adapter.
  • V BUS DC voltage
  • USB Battery Charging Specification There are several types of USB hosts or chargers (hereinafter collectively referred to as USB power supply devices).
  • SDP Standard Downstream Port
  • DCP Dedicated Charging Port
  • CDP Charging Downstream Port
  • the current (current capacity) that can be supplied by the USB power supply device is defined according to the type. Specifically, DCP and CDP are defined as 1500 mA, and SDP is defined as 100 mA, 500 mA, and 900 mA depending on the USB version.
  • USB-PD USB Power Delivery
  • the power that can be supplied is greatly increased from the BC standard of 7.5 W to a maximum of 100 W.
  • the USB-PD standard allows the supply of a voltage higher than 5V (specifically, 9V, 12V, 15V, 20V, etc.) as the USB bus voltage, and the charging current is also higher than the BC standard.
  • a large amount specifically, 2A, 3A, 5A, etc.
  • the USB-PD standard is also adopted in the USB type-C standard.
  • FIG. 1 is a block diagram of the power supply system 100R.
  • This power supply system 100R conforms to the USB Type-C standard, and includes a power supply device 200R and a power receiving device 300R connected via a USB cable 106.
  • the power supply device 200R is mounted on the AC adapter 102 or mounted on an electronic device.
  • the power receiving device 300R is mounted on a battery-powered electronic device 400 such as a smartphone, a tablet terminal, a digital camera, a digital video camera, and a portable audio player.
  • the power supply device 200R includes a power supply circuit 202, a PD controller on the power supply side (hereinafter referred to as a power supply side controller) 204, and a bus switch SW1.
  • a USB cable 106 is detachably connected to the receptacle 108 of the electronic device 400.
  • the receptacle 108 includes a VBUS terminal for supplying a bus voltage V BUS , a GND terminal for supplying a ground voltage V GND , and a CC (Configuration Channel) port. Actually, two CC ports are provided, but in FIG. 1, they are simplified to one.
  • the power supply circuit 202 generates a bus voltage V BUS .
  • the power supply circuit 202 may include an AC / DC converter that receives AC100V from an external power source (for example, a commercial AC power source) (not shown) and converts it into a DC bus voltage V BUS .
  • the bus voltage V BUS generated by the power supply circuit 202 is supplied to the power receiving device 300R via the bus line of the USB cable 106 and the bus switch SW1.
  • the power supply side controller 204 and the power reception side controller 310 are port controllers related to USB Type-C, respectively, and are connected to each other via a CC line to provide a communication function.
  • the power feeding side controller 204 and the power receiving side controller 310 negotiate the voltage level of the bus voltage V BUS to be supplied by the power feeding device 200R.
  • the power supply side controller 204 controls the power supply circuit 202 so that the determined voltage level can be obtained, and also controls the on / off of the bus switch SW1.
  • the electronic device 400 includes a battery 402, a receptacle 404, a load (system) 406, and a power receiving device 300R.
  • the battery 402 is a rechargeable secondary battery.
  • the load circuit 406 includes a CPU, a memory, a liquid crystal display, an audio circuit, and the like.
  • the AC adapter 102 is detachably connected to the receptacle 404 via the USB cable 106.
  • the power receiving device 300R receives the power from the adapter 102 and charges the charging circuit 302.
  • the power receiving device 300R includes a charging circuit 302, a power receiving side controller 310, and a bus switch SW2.
  • the charging circuit 302 receives the bus voltage V BUS (also referred to as the adapter voltage V ADP on the power receiving device 300R side) from the power feeding device 200R via the USB cable 106 and the bus switch SW2, and charges the battery 402.
  • the charging circuit 302 is composed of a step-down DC / DC converter, a linear regulator, or a combination thereof.
  • the system voltage VSYS corresponding to at least one of the adapter voltage V ADP and the voltage V BAT of the battery 402 is supplied from the charging circuit 302 to the load circuit 406.
  • the load circuit 406 includes a power management IC (Integrated Circuit), a multi-channel power supply including a DC / DC converter, a linear regulator, and the like, a microcomputer, a liquid crystal display, a display driver, and the like.
  • the power receiving side controller 310 is defined with data (requested PDO: Power Data Object) that defines the bus voltage VBUS and the maximum current required by the power receiving device 300R.
  • data quested PDO: Power Data Object
  • the power feeding side controller 204 and the power receiving side controller 310 negotiate, and the voltage level of the bus voltage V BUS is determined based on the requested PDO. Further, the power receiving side controller 310 controls the on / off of the bus switch SW2.
  • FIG. 2 is an operation sequence diagram of the power supply system 100 of FIG.
  • the power feeding side controller 204 detects the connection based on the state of the CC port (S100). Specifically, the power receiving side controller 310 of the power receiving device 300R stands by in a state where the CC port is pulled down by a pull-down resistor (terminating resistor) Rd having a predetermined resistance value.
  • a pull-down resistor Rd on the power receiving device 300R side and a voltage corresponding to its own state are generated in the CC port of the power receiving device 200R.
  • the power feeding side controller 204 of the power feeding device 200R can detect the connection of the power receiving device 300R (electronic device 400).
  • the bus switch SW1 is turned on (S102) to supply the default bus voltage V BUS of 5 V.
  • the power receiving side controller 310 can operate.
  • the power supply side controller 204 and the power reception side controller 310 negotiate to determine the bus voltage V BUS based on the required voltage (S104).
  • the power supply side controller 204 changes the bus voltage V BUS from the initial voltage of 5 V to the required voltage (S106).
  • the power feeding side controller 204 notifies the power receiving side controller 310 (S108). In response to this notification, the power receiving side controller 310 turns on the bus switch SW2 (S110). As a result, the bus voltage V BUS is supplied to the charging circuit 302 and the load circuit 406 (S112).
  • FIG. 3 is a circuit diagram of the PD controller 500.
  • the PD controller 500 includes a logic circuit 510, pull-down resistors Rd 1 and Rd 2 , and transistors Md 1 and Md 2 .
  • the logic circuit 510 controls the on / off of the transistors Md 1 and Md 2 .
  • the transistors Md 1 and Md 2 are turned on, the CC1 port and the CC2 port are pulled down by the resistors Rd 1 and Rd 2 .
  • the PD controller 500 is mounted on the electronic device 400 of FIG. 1 and used as the power receiving side controller 310.
  • the logic circuit 510 operates using the voltage supplied to the power supply terminal VCS of the PD controller 500 as a power source.
  • the logic circuit 510 becomes inoperable, so that the transistors Md 1 and Md 2 cannot be turned on. Therefore, the PD controller 500 is provided with voltage clamp circuits 520_1 and 520_2.
  • the voltage clamp circuits 520_1 and 520_2 are activated in the dead battery state, and the CC1 port and CC2 port are pulled down by the pull-down resistors R2 1 and R2 2 .
  • the voltage clamp circuits 520_1 and 520_2 are similarly configured.
  • the transistor M2 # is turned on, the transistor M1 # is turned off, and the voltage clamp circuit 520_ # is inactive.
  • the transistor M2 # cannot be kept on.
  • the voltage clamp circuit 520_ # is active.
  • the power supply side controller 204 of the power feeding device 200R is connected, the gate of the transistor M1 # is pulled up via the resistor R3 #, the transistor M1 # is turned on.
  • the resistor R2 # is connected to the CC # port as a terminating resistor.
  • the PD controller 500 is configured to be operable as both the power feeding side controller 204 and the power receiving side controller 310 in FIG. If the PD controller 500 is used as the power supply side controller 204, it is desirable to stop (disable) the functions of the voltage clamp circuits 520_1 and 520_2 because there is no dead battery state. Therefore, the gate of the transistor M1 # is connected to the enable pin EN #. By connecting the enable pin EN # to an external ground, the transistor M1 # can be fixedly turned off and the voltage clamp circuit 520_ # can be disabled. When the PD controller 500 is used as the power receiving side controller 310, the enable pin EN # may be opened.
  • the setting of the state (enable / disable) of the voltage clamp circuits 520_1 and 520_2 is common, it can be originally set by one enable pin EN. However, the gate of transistor M1 1 and M1 2, can not be connected to a common one of the enable pin EN. This is because it causes mutual interference between the voltage clamp circuits 520_1 and 520_2.
  • the present invention has been made in view of the above problems, and one of the exemplary purposes of the present invention is to provide a terminal circuit capable of setting an enable state and a disable state with a single enable pin.
  • the semiconductor integrated circuit includes a plurality of target pins to be terminated, an enable pin, and a plurality of termination circuits corresponding to the plurality of target pins.
  • the plurality of termination circuits consist of a first resistor and a first transistor provided in series between the corresponding target pin and the ground, and a second resistor provided between the corresponding target pin and the control electrode of the first transistor, respectively.
  • the semiconductor integrated circuit includes a plurality of target pins to be terminated, an enable pin, and a plurality of termination circuits corresponding to the plurality of target pins.
  • the plurality of termination circuits consist of a first resistor and a first transistor provided in series between the corresponding target pin and the ground, and a second resistor provided between the corresponding target pin and the control electrode of the first transistor, respectively.
  • the output node is connected to the control electrode of the first transistor, (i) has an output impedance greater than the second resistor when the enable pin is in the first state, and (ii) the enable pin is in the second state.
  • the semiconductor integrated circuit includes a plurality of target pins to be terminated, an enable pin, and a plurality of termination circuits corresponding to the plurality of target pins.
  • the plurality of termination circuits consist of a first resistor and a first transistor provided in series between the corresponding target pin and the ground, and a second resistor provided between the corresponding target pin and the control electrode of the first transistor, respectively.
  • the enable pin When the enable pin is set to the first state, the current synced by the enable circuit causes a voltage drop in the second resistor, and a voltage slightly lower than the voltage of the target pin is generated in the control electrode of the first transistor.
  • the transistor can be turned on. That is, the terminal circuit is in the enabled state.
  • the enable pin When the enable pin is set to the second state, the output node, that is, the control electrode of the first transistor is fixed to low, and the first transistor can be fixed to off. That is, the terminal circuit is disabled.
  • mutual interference between a plurality of terminal circuits can be suppressed by interposing an enable circuit, and an enable state and a disable state of a plurality of terminal circuits can be set with a single enable pin.
  • the enable circuit has (i) an output impedance greater than the second resistor when the enable pin is in the first state, and (ii) a second when the enable pin is in the second state. It can be said that it has an output impedance smaller than that of a resistor.
  • the enable circuit may include a second transistor provided between the output node and the ground, and a bias circuit that changes the state of the second transistor according to the state of the enable pin.
  • the bias circuit applies a relatively low voltage to the control electrode of the second transistor when the enable pin is in the first state, and relatively to the control electrode of the second transistor when the enable pin is in the second state. It may be configured to apply a high voltage. This makes it possible to change the output impedance of the enable circuit.
  • the bias circuit includes a third resistor whose one end is connected to the target pin and a third transistor whose high potential side electrode and control electrode are connected to the other end of the third resistor and whose low potential side electrode is connected to the enable pin. , May be included.
  • the back gate of the third transistor may be grounded.
  • the isolation between the plurality of target pins can be enhanced by the body diode between the back gate and the source of the third transistor.
  • the enable circuit may include a current mirror circuit that folds back the current flowing from the target pin to the enable pin and sinks it from the output node.
  • a current flows to the input side of the current mirror circuit, which can be folded back to sink the current from the output node.
  • the enable pin is open, no current flows to the input side of the current mirror circuit and the output node is fixed low.
  • the enable pin may be low or high impedance.
  • Each of the plurality of termination circuits may further include a Zener diode provided between the control electrode of the first transistor and the ground. This can protect the circuit element.
  • the "state in which the member A is connected to the member B" means that the member A and the member B are physically directly connected, or the member A and the member B are electrically connected to each other. It also includes the case of being indirectly connected via other members, which does not substantially affect the connection state or does not impair the functions and effects performed by the combination thereof.
  • a state in which the member C is provided between the member A and the member B means that the member A and the member C, or the member B and the member C are directly connected, and their electricity. It also includes the case of being indirectly connected via other members, which does not substantially affect the connection state, or does not impair the functions and effects performed by the combination thereof.
  • FIG. 4 is a circuit diagram of the semiconductor integrated circuit 600 according to the embodiment.
  • the semiconductor integrated circuit 600 includes a plurality of N target pins P1 to PN (N ⁇ 2) to be terminated, an enable pin EN, and a plurality of termination circuits 610_1 to 610_N corresponding to the plurality of target pins P1 to PN. Be prepared.
  • the plurality of terminal circuits 610_1 to 610_N are similarly configured.
  • the first resistor R1 and the first transistor M1 are provided in series between the corresponding target pin P # and ground.
  • the second resistor R2 is provided between the corresponding target pin P # and the control electrode (gate) of the first transistor M1.
  • the output node 622 of the enable circuit 620 is connected to the gate of the first transistor M1.
  • the enable circuit 620 (i) sinks the current Is from the output node 622 when the enable pin EN is in the first state (for example, ground), and (ii) when the enable pin EN is in the second state (for example, open).
  • the output node 622 is configured to be fixed low.
  • the Zener diode ZD1 is provided between the gate of the first transistor M1 and the ground.
  • FIG. 5 is an equivalent circuit diagram of the semiconductor integrated circuit 600 when the enable pin EN is in the first state. Only pin P # and related parts are shown here.
  • the target pin P # of the semiconductor integrated circuit 600 is connected to the pin 704 of the external circuit 700 via the wiring 702. Inside the external circuit 700, the pin 704 is pulled up by a pull-up resistor Rp or connected to the source current source CS. The voltage generated at the target pin P # at this time is defined as Vp #.
  • the gate voltage Vg1 of the first transistor M1 is Vp # ⁇ R2 ⁇ Is.
  • Vgs (th) is the threshold voltage between the gate and source of the N-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • FIG. 6 is an equivalent circuit diagram of the semiconductor integrated circuit 600 when the enable pin EN is in the second state.
  • the output impedance of the enable circuit 620 is sufficiently smaller than the resistance value of the second resistor R2.
  • the output node 622 of the enable circuit 620 is fixed to low (near the ground voltage 0V).
  • the first transistor M1 can be turned off.
  • the target pin P # is not terminated (pulled down) by the resistor R1, and therefore the termination circuit 610_ # is disabled.
  • the enable state and the disable state of the plurality of terminal circuits 610_1 to 610_N can be set by one enable pin EN. Further, by interposing the enable circuit 620 between the gate of the first transistor M1 and the enable pin EN, mutual interference of a plurality of terminal circuits 610_1 to 610_N can be suppressed.
  • the Zener diode ZD1 when a high voltage is generated at the target pin P #, the voltage of the gate of the first transistor M1 and the output node of the enable circuit 620 can be clamped, and the voltage of the first transistor M1 and the enable The internal element of the circuit 620 can be protected.
  • FIG. 7 is a circuit diagram showing a specific configuration example of the enable circuit 620.
  • the enable circuit 620 includes a second transistor M2 provided between the output node 622 and the ground, and a bias circuit 624 that changes the state of the second transistor M2 according to the state of the enable pin EN.
  • the enable circuit 620 applies a relatively low voltage VL to the gate of the second transistor M2 when the enable pin EN is in the first state (short), and when the enable pin EN is in the second state (open). , A relatively high voltage VH is applied to the gate of the second transistor M2.
  • the bias circuit 624 includes a third resistor R3 and a third transistor M3. One end of the third resistor R3 is connected to the target pin P #. In the third transistor M3, the electrode (drain) on the high potential side and the control electrode (gate) are connected to the other end of the third resistor R3, and the electrode (source) on the low potential side is connected to the enable pin EN.
  • the back gate of the third transistor M3 is grounded.
  • Transistors M2 and M3 form a current mirror circuit 626.
  • the size ratio of the transistors M2 and M3 is 1: N.
  • FIG. 8 is a circuit diagram showing another configuration example of the terminal circuit 610_ #.
  • the third transistor M3 of FIG. 7 is replaced by the rectifier circuit D1.
  • the rectifier circuit D1 includes one or a plurality of diodes connected in series.
  • Vf When the enable pin EN is grounded, the forward voltage Vf of the rectifier circuit D1 is applied to the gate of the second transistor M2.
  • Vf may be designed so that an appropriate sink current Is flows through the second transistor M2.
  • the enable pin EN When the enable pin EN is open, the high voltage Vp # of the target pin P # is applied to the gate of the second transistor M2 via the third resistor R3. As a result, the second transistor M2 is fully turned on.
  • the rectifier circuit D1 may be replaced with a resistor (the resistance value is R4).
  • FIG. 9 is a circuit diagram showing another configuration example of the terminal circuit 610_ #.
  • the enable circuit 620 has (i) an output impedance Ro1 larger than the second resistor R2 when the enable pin EN is in the first state, and (ii) from the second resistor R2 when the enable pin is in the second state. It has a small output impedance Ro2.
  • Ro1 R2
  • the gate voltage Vg1 becomes high and the first transistor M1 can be turned on.
  • Ro2 R2
  • the gate voltage Vg1 becomes low and the first transistor M1 can be turned off.
  • the enable circuit 620 includes a variable impedance element 628 provided between the output node 622 and the ground, and an impedance control unit 630 that controls the impedance of the variable impedance element 628 (that is, the output impedance Ro of the enable circuit 620).
  • the impedance control unit 630 changes the impedance Ro of the variable impedance element 628 according to the state of the enable pin EN.
  • FIG. 10 is a circuit diagram of a USB (Universal Serial Bus) PD (Power Delivery) controller 800.
  • the PD controller 800 is used as the power receiving side controller 310 or the power feeding side controller 204 in FIG.
  • the PD controller 800 has two CC (Configuration Channel) pins CC1 and CC2.
  • the PD controller 800 includes a logic circuit 810, pull-down circuits 820_1 and 820_2, and a voltage clamp circuit 830_1 and 830_2.
  • the battery voltage or the power supply voltage generated based on the battery voltage is supplied to the power supply terminal VCS of the logic circuit 810.
  • the logic circuit 810 controls the state of the pull-down circuits 820_1 and 820_2 when the power supply voltage is higher than the UVLO (low voltage lockout) threshold value. Further, the fourth transistor M4 of the voltage clamp circuits 830_1 and 830_2 is fixed on, and the voltage clamp circuits 830_1 and 830_2 are invalidated.
  • the voltage clamp circuits 830_1 and 830_2 correspond to the terminal circuit 610 described above.
  • the voltage clamp circuits 830_1 and 830_2 are connected to a common enable pin EN to control enable / disable.
  • the enable pin EN is set to the first state.
  • the CC1 pin and the CC2 pin can be pulled down when the logic circuit 810 is inoperable in the dead battery state.
  • the enable pin EN is in the second state.
  • the voltage clamp circuits 830_1 and 830_2 are disabled.
  • FIG. 11 is a diagram showing an electronic device 900 including a power receiving device 300.
  • the electronic device 900 illustrated here is a smartphone or a tablet terminal.
  • the electronic device 900 includes a receptacle 902, a housing 904, a display panel 906, a CPU 910, and a baseband IC 912, in addition to the battery 402 and the power receiving device 300 described above.
  • the power receiving device 300 receives the bus voltage supplied to the receptacle 902, charges the battery 402, and supplies the power supply voltage to the load such as the CPU 910 and the baseband IC 912.
  • the electronic device 900 may be a notebook PC, a digital camera, a digital video camera, an audio player, or the like.
  • the present invention relates to an electronic circuit.
  • Power supply system 102 Adapter 106 USB cable 108 Receptor 200 Power supply device 202 Power supply circuit 204 Power supply side controller SW1 Bus switch 206 5V power supply 400 Electronic equipment 402 Battery 404 Transistor 406 Load 300 Power receiving device 302 Charging circuit 310 Power receiving side controller SW2 Bus switch 900 Electronic Equipment 500 PD controller 520 Voltage clamp circuit 600 Semiconductor integrated circuit P1, P2 Target pin EN Enable pin 610 Termination circuit M1 1st transistor M2 2nd transistor M3 3rd transistor M4 4th transistor R1 1st resistance R2 2nd resistance R3 3rd Resistance 620 Enable circuit 622 Output node 624 Bias circuit 630 Impedance control unit 800 PD controller 810 Logic circuit 820 Pull-down circuit 830 Voltage clamp circuit

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Abstract

半導体集積回路６００は、複数の対象ピンＰ１～Ｐ＃に対応する複数の終端回路６１０＿１～６１０＿Ｎを備える。複数の終端回路６１０＿１～６１０＿Ｎはそれぞれ、対応する対象ピンＰ＃と接地の間に直列に設けられた第１抵抗Ｒ１および第１トランジスタＭ１を備える。対応する対象ピンＰ＃と第１トランジスタＭ１の制御電極の間には、第２抵抗Ｒ２が設けられる。イネーブル回路６２０は、その出力ノード６２２が第１トランジスタＭ１の制御電極と接続されており、（i）イネーブルピンＥＮが第１状態であるとき、出力ノード６２２から電流Ｉｓをシンクし、（ii）イネーブルピンが第２状態であるとき、出力ノード６２２をローに固定する。

Description

半導体集積回路
　本発明は、終端回路に関する。
　携帯電話端末、スマートホン、タブレット端末、ノート型コンピュータ、ポータブルオーディオプレイヤをはじめとする電池駆動デバイスは、再充電可能な二次電池とともに、それを充電するための充電回路を内蔵する。充電回路には、外部からＵＳＢケーブルを介して供給されたＤＣ電圧（バス電圧ＶＢＵＳ）や、外部のＡＣアダプタからのＤＣ電圧にもとづいて二次電池を充電するものが存在する。
　現在、モバイル機器に搭載される充電回路は、USB Battery Charging Specificationと呼ばれる規格（以下、ＢＣ規格という）に準拠したものが主流である。ＵＳＢホストあるいはチャージャ（以下、ＵＳＢ給電装置と総称する）には、いくつかの種類が存在する。ＢＣ revision 1.2規格においては、ＵＳＢ給電装置の種類として、ＳＤＰ（Standard Downstream Port）、ＤＣＰ（Dedicated Charging Port）、ＣＤＰ（Charging Downstream Port）が定義されている。そしてＵＳＢ給電装置が供給できる電流（電流容量）は、その種類に応じて規定されている。具体的には、ＤＣＰ、ＣＤＰでは１５００ｍＡ、ＳＤＰでは、ＵＳＢのバージョンに応じて１００ｍＡ、５００ｍＡ、９００ｍＡのように規定されている。
　ＵＳＢを利用した二次電池充電の方式、システムとして、USB Power Deliveryと呼ばれる規格（以下、ＵＳＢ－ＰＤ規格という）が策定されている。ＵＳＢ－ＰＤ規格では、供給可能な電力がＢＣ規格の７．５Ｗから、最大１００Ｗまで大幅に増大する。具体的にはＵＳＢ－ＰＤ規格では、ＵＳＢバス電圧として、５Ｖより高い電圧（具体的には、９Ｖ，１２Ｖ，１５Ｖ，２０Ｖ等）の供給が許容されており、充電電流も、ＢＣ規格よりも大きな量（具体的には、２Ａ，３Ａ、５Ａ等）の供給が許容される。ＵＳＢ－ＰＤ規格は、ＵＳＢ ｔｙｐｅ－Ｃ規格にも採用されている。
　図１は、給電システム１００Ｒのブロック図である。この給電システム１００Ｒは、ＵＳＢ　Ｔｙｐｅ－Ｃ規格に準拠しており、ＵＳＢケーブル１０６を介して接続される給電装置２００Ｒと受電装置３００Ｒを備える。たとえば給電装置２００ＲはＡＣアダプタ１０２に搭載され、あるいは電子機器に搭載される。受電装置３００Ｒは、スマートホン、タブレット端末、デジタルカメラ、デジタルビデオカメラ、ポータブルオーディオプレイヤなど、電池駆動型の電子機器４００に搭載される。
　給電装置２００Ｒは、電源回路２０２、給電側のＰＤコントローラ（以下、給電側コントローラという）２０４およびバススイッチＳＷ１を含む。電子機器４００のレセプタクル１０８にはＵＳＢケーブル１０６が着脱可能に接続される。なおレセプタクル１０８が省略され、ＵＳＢケーブル１０６がＡＣアダプタ１０２と一体となっている充電アダプタも存在する。
　レセプタクル１０８は、バス電圧ＶＢＵＳを供給するためのＶＢＵＳ端子、接地電圧ＶＧＮＤを供給するためのＧＮＤ端子ならびにＣＣ（Configuration Channel）ポートを含む。実際には、ＣＣポートは２個設けられるが、図１では１個に簡略化して示す。電源回路２０２は、バス電圧ＶＢＵＳを発生する。電源回路２０２は、図示しない外部電源（たとえば商用交流電源）からのＡＣ１００Ｖを受け、それを直流のバス電圧ＶＢＵＳに変換するＡＣ／ＤＣコンバータを含んでもよい。電源回路２０２が発生したバス電圧ＶＢＵＳは、ＵＳＢケーブル１０６のバスラインおよびバススイッチＳＷ１を介して受電装置３００Ｒに供給される。
　給電側コントローラ２０４および受電側コントローラ３１０はそれぞれ、ＵＳＢ　Ｔｙｐｅ－Ｃに関するポートコントローラであり、ＣＣラインを介して互いに接続され、通信機能を提供する。給電側コントローラ２０４と受電側コントローラ３１０は、給電装置２００Ｒが供給すべきバス電圧ＶＢＵＳの電圧レベルをネゴシエートする。給電側コントローラ２０４は、決定した電圧レベルが得られるように電源回路２０２を制御し、またバススイッチＳＷ１のオン、オフを制御する。
　電子機器４００は、バッテリ４０２、レセプタクル４０４、負荷（システム）４０６および受電装置３００Ｒを備える。バッテリ４０２は再充電可能な２次電池である。負荷回路４０６は、ＣＰＵやメモリ、液晶ディスプレイ、オーディオ回路などを含む。レセプタクル４０４にはＵＳＢケーブル１０６を介してＡＣアダプタ１０２が着脱可能に接続される。
　受電装置３００Ｒは、アダプタ１０２からの電力を受け、充電回路３０２を充電する。受電装置３００Ｒは、充電回路３０２、受電側コントローラ３１０、バススイッチＳＷ２を備える。
　充電回路３０２は、ＵＳＢケーブル１０６およびバススイッチＳＷ２を介して給電装置２００Ｒからのバス電圧ＶＢＵＳ（受電装置３００Ｒ側において、アダプタ電圧ＶＡＤＰとも表記する）を受け、バッテリ４０２を充電する。充電回路３０２は、降圧ＤＣ／ＤＣコンバータ、リニアレギュレータあるいはそれらの組み合わせで構成される。
　充電回路３０２から負荷回路４０６へは、アダプタ電圧ＶＡＤＰおよびバッテリ４０２の電圧ＶＢＡＴの少なくとも一方に応じたシステム電圧ＶＳＹＳが供給される。負荷回路４０６は、パワーマネージメントＩＣ（Integrated Circuit）、ＤＣ／ＤＣコンバータやリニアレギュレータなどを含むマルチチャンネル電源や、マイコン、液晶ディスプレイ、ディスプレイドライバなどを含む。
　受電側コントローラ３１０には、受電装置３００Ｒが要求するバス電圧ＶＢＵＳおよび最大電流を規定するデータ（要求ＰＤＯ：Power Data Object）が規定されている。ＡＣアダプタ１０２と電子機器４００が接続されると、給電側コントローラ２０４と受電側コントローラ３１０とがネゴシエーションを行い、要求ＰＤＯにもとづいてバス電圧ＶＢＵＳの電圧レベルが決定される。また受電側コントローラ３１０は、バススイッチＳＷ２のオン、オフを制御する。
　図２は、図１の給電システム１００の動作シーケンス図である。給電装置２００Ｒと受電装置３００ＲがＵＳＢケーブル１０６を介して接続されると、給電側コントローラ２０４は、ＣＣポートの状態にもとづいてその接続を検出する（Ｓ１００）。具体的には、受電装置３００Ｒの受電側コントローラ３１０は、ＣＣポートを、所定の抵抗値を有するプルダウン抵抗（終端抵抗）Ｒｄによってプルダウンした状態で待機する。給電装置２００Ｒと受電装置３００Ｒが接続されると、給電装置２００ＲのＣＣポートには、受電装置３００Ｒ側のプルダウン抵抗Ｒｄと、自分自身の状態に応じた電圧が発生する。これをもって給電装置２００Ｒの給電側コントローラ２０４は、受電装置３００Ｒ（電子機器４００）の接続を検出できる。
　そしてバススイッチＳＷ１をオンし（Ｓ１０２）、デフォルトの５Ｖのバス電圧ＶＢＵＳを供給する。バススイッチＳＷ１がオンすると、受電側コントローラ３１０が動作可能となる。
　続いて、給電側コントローラ２０４と受電側コントローラ３１０がネゴシエーションを行い、要求電圧にもとづいてバス電圧ＶＢＵＳを決定する（Ｓ１０４）。給電側コントローラ２０４は、バス電圧ＶＢＵＳを、５Ｖの初期電圧から要求電圧に変更する（Ｓ１０６）。
　バス電圧ＶＢＵＳの要求電圧への変更が完了すると、そのことが給電側コントローラ２０４から受電側コントローラ３１０に通知される（Ｓ１０８）。受電側コントローラ３１０は、この通知に応答して、バススイッチＳＷ２をオンする（Ｓ１１０）。これにより充電回路３０２および負荷回路４０６にバス電圧ＶＢＵＳが供給される（Ｓ１１２）。
特開２０１３－１９８２６２号公報 特開２００６－６０９７７号公報 特開２００６－３０４５００号公報
　図３は、ＰＤコントローラ５００の回路図である。ＰＤコントローラ５００は、ロジック回路５１０、プルダウン抵抗Ｒｄ１，Ｒｄ２、トランジスタＭｄ１，Ｍｄ２を備える。
　ロジック回路５１０は、トランジスタＭｄ１，Ｍｄ２のオン、オフを制御する。トランジスタＭｄ１，Ｍｄ２がオンとなると、ＣＣ１ポートとＣＣ２ポートは、抵抗Ｒｄ１，Ｒｄ２によってプルダウンされる。
　ＰＤコントローラ５００が、図１の電子機器４００に搭載され、受電側コントローラ３１０として使用される場合を考える。ロジック回路５１０は、ＰＤコントローラ５００の電源端子ＶＣＣに供給される電圧を電源として動作する。バッテリ４０２の残量がゼロのデッドバッテリー状態では、ロジック回路５１０が動作不能となるため、トランジスタＭｄ１，Ｍｄ２をオンできなくなる。そこで、ＰＤコントローラ５００には、電圧クランプ回路５２０＿１，５２０＿２が設けられる。
　電圧クランプ回路５２０＿１，５２０＿２は、デッドバッテリー状態においてアクティブとなり、ＣＣ１ポート、ＣＣ２ポートを、プルダウン抵抗Ｒ２１，Ｒ２２によってプルダウンする。電圧クランプ回路５２０＿１，５２０＿２は同様に構成される。
　電圧クランプ回路５２０＿＃（＃＝１，２）は、抵抗Ｒ２＃，Ｒ３＃，トランジスタＭ１＃，Ｍ２＃を含む。バッテリ残量が残っており、ロジック回路５１０が動作可能であるとき、トランジスタＭ２＃はオンされ、トランジスタＭ１＃がオフとなり、電圧クランプ回路５２０＿＃は非アクティブとなる。
　デッドバッテリー状態においてロジック回路５１０が動作不能となると、トランジスタＭ２＃のオンが維持できなくなる。トランジスタＭ２＃がオフの状態は、電圧クランプ回路５２０＿＃がアクティブの状態である。対応するＣＣ＃ポートに、給電装置２００Ｒの給電側コントローラ２０４が接続されると、トランジスタＭ１＃のゲートが、抵抗Ｒ３＃を介してプルアップされ、トランジスタＭ１＃がオンとなる。これにより抵抗Ｒ２＃が終端抵抗としてＣＣ＃ポートに接続される。
　ＰＤコントローラ５００は、図１の給電側コントローラ２０４としても、受電側コントローラ３１０としても動作可能に構成される。もしＰＤコントローラ５００を給電側コントローラ２０４として用いる場合、デッドバッテリー状態は存在しないから、電圧クランプ回路５２０＿１，５２０＿２の機能を停止（ディセーブル）することが望まれる。そのために、トランジスタＭ１＃のゲートは、イネーブルピンＥＮ＃と接続される。イネーブルピンＥＮ＃を外部の接地と接続することにより、トランジスタＭ１＃が固定的にオフとなり、電圧クランプ回路５２０＿＃をディセーブルとすることができる。ＰＤコントローラ５００を受電側コントローラ３１０として使用する場合、イネーブルピンＥＮ＃をオープンとすればよい。
　ここで、電圧クランプ回路５２０＿１，５２０＿２の状態（イネーブル／ディセーブル）の設定は共通であるため、本来的には、１個のイネーブルピンＥＮで設定することができる。しかしながら、トランジスタＭ１１とＭ１２のゲートを、共通の１個のイネーブルピンＥＮに接続することはできない。なぜなら電圧クランプ回路５２０＿１，５２０＿２の相互干渉を引き起こすからである。
　本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、単一のイネーブルピンで、イネーブル状態、ディセーブル状態を設定可能な終端回路の提供にある。
　本発明のある態様は、半導体集積回路に関する。半導体集積回路は、終端すべき複数の対象ピンと、イネーブルピンと、複数の対象ピンに対応する複数の終端回路と、を備える。複数の終端回路はそれぞれ、対応する対象ピンと接地の間に直列に設けられた第１抵抗および第１トランジスタと、対応する対象ピンと第１トランジスタの制御電極の間に設けられた第２抵抗と、出力ノードが第１トランジスタの制御電極と接続され、（i）イネーブルピンが第１状態であるとき、出力ノードから電流をシンクし、（ii）イネーブルピンが第２状態であるとき、出力ノードをローに固定するイネーブル回路と、を備える。
　本発明のある態様は、半導体集積回路に関する。半導体集積回路は、終端すべき複数の対象ピンと、イネーブルピンと、複数の対象ピンに対応する複数の終端回路と、を備える。複数の終端回路はそれぞれ、対応する対象ピンと接地の間に直列に設けられた第１抵抗および第１トランジスタと、対応する対象ピンと第１トランジスタの制御電極の間に設けられた第２抵抗と、出力ノードが第１トランジスタの制御電極と接続されており、（i）イネーブルピンが第１状態であるとき、第２抵抗より大きい出力インピーダンスを有し、（ii）イネーブルピンが第２状態であるとき、出力ノードをローに固定するイネーブル回路と、を備える。
　本発明のある態様によれば、単一のイネーブルピンで、複数の終端回路のイネーブル状態、ディセーブル状態を設定できる。
給電システムのブロック図である。 図１の給電システムの動作シーケンス図である。 ＰＤコントローラの回路図である。 実施の形態に係る半導体集積回路の回路図である。 イネーブルピンＥＮが第１状態であるときの半導体集積回路の等価回路図である。 イネーブルピンＥＮが第２状態であるときの半導体集積回路の等価回路図である。 バイアス回路の具体的な構成例を示す回路図である。 終端回路の別の構成例を示す回路図である。 終端回路の別の構成例を示す回路図である。 ＵＳＢＰＤコントローラの回路図である。 受電装置を備える電子機器を示す図である。
（実施の形態の概要）
　本明細書に開示される一実施の形態は、半導体集積回路に関する。半導体集積回路は、終端すべき複数の対象ピンと、イネーブルピンと、複数の対象ピンに対応する複数の終端回路と、を備える。複数の終端回路はそれぞれ、対応する対象ピンと接地の間に直列に設けられた第１抵抗および第１トランジスタと、対応する対象ピンと第１トランジスタの制御電極の間に設けられた第２抵抗と、出力ノードが第１トランジスタの制御電極と接続され、（i）イネーブルピンが第１状態であるとき、出力ノードから電流をシンクし、（ii）イネーブルピンが第２状態であるとき、出力ノードをローに固定するイネーブル回路と、を備える。
　イネーブルピンを第１状態に設定すると、イネーブル回路がシンクする電流によって、第２抵抗に電圧降下が発生し、第１トランジスタの制御電極に対象ピンの電圧よりわずかに低い電圧を発生し、第１トランジスタをオンさせることができる。つまり終端回路はイネーブル状態となる。イネーブルピンを第２状態に設定すると、出力ノード、すなわち第１トランジスタの制御電極がローに固定され、第１トランジスタをオフに固定することができる。つまり終端回路はディセーブル状態となる。この実施の形態によれば、イネーブル回路を介在させることにより、複数の終端回路間の相互干渉を抑制でき、単一のイネーブルピンで、複数の終端回路のイネーブル状態、ディセーブル状態を設定できる。
　別の観点から見ると、イネーブル回路は、（i）イネーブルピンが第１状態であるとき、第２抵抗より大きい出力インピーダンスを有し、（ii）イネーブルピンが第２状態であるとき、第２抵抗より小さい出力インピーダンスを有すると言える。
　イネーブル回路は、出力ノードと接地の間に設けられた第２トランジスタと、イネーブルピンの状態に応じて、第２トランジスタの状態を変化させるバイアス回路と、を含んでもよい。
　バイアス回路は、イネーブルピンが第１状態であるとき、第２トランジスタの制御電極に相対的に低い電圧を印加し、イネーブルピンが第２状態であるとき、第２トランジスタの制御電極に相対的に高い電圧を印加するように構成されてもよい。これによりイネーブル回路の出力インピーダンスを変化させることができる。
　バイアス回路は、一端が対象ピンと接続される第３抵抗と、高電位側の電極および制御電極が第３抵抗の他端と接続され、低電位側の電極がイネーブルピンと接続される第３トランジスタと、を含んでもよい。
　第３トランジスタのバックゲートは接地されてもよい。これにより、第３トランジスタのバックゲートとソース間のボディダイオードによって、複数の対象ピン間のアイソレーションを高めることができる。
　イネーブル回路は、前記対象ピンから前記イネーブルピンに流れる電流を折り返し、出力ノードからシンクするカレントミラー回路を含んでもよい。イネーブルピンが接地されるとき、カレントミラー回路の入力側に電流が流れ、それが折り返されて、出力ノードから電流をシンクできる。イネーブルピンがオープンであるとき、カレントミラー回路の入力側には電流が流れず、出力ノードはローに固定される。
　イネーブルピンは、ローまたはハイインピーダンスとされてもよい。
　複数の終端回路はそれぞれ、第１トランジスタの制御電極と接地の間に設けられたツェナーダイオードをさらに備えてもよい。これにより回路素子を保護できる。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　図４は、実施の形態に係る半導体集積回路６００の回路図である。半導体集積回路６００は、終端すべき複数Ｎ個（Ｎ≧２）の対象ピンＰ１～ＰＮと、イネーブルピンＥＮと、複数の対象ピンＰ１～ＰＮに対応する複数の終端回路６１０＿１～６１０＿Ｎと、を備える。複数の終端回路６１０＿１～６１０＿Ｎは同様に構成される。
　複数の終端回路６１０＿＃（＃＝１，…Ｎ）はそれぞれ、第１抵抗Ｒ１、第１トランジスタＭ１、第２抵抗Ｒ２、ツェナーダイオードＺＤ１、イネーブル回路６２０を備える。第１抵抗Ｒ１および第１トランジスタＭ１は、対応する対象ピンＰ＃と接地の間に直列に設けられる。第２抵抗Ｒ２は、対応する対象ピンＰ＃と第１トランジスタＭ１の制御電極（ゲート）の間に設けられる。
　イネーブル回路６２０はその出力ノード６２２が第１トランジスタＭ１のゲートと接続される。イネーブル回路６２０は、（i）イネーブルピンＥＮが第１状態（たとえば接地）であるとき、出力ノード６２２から電流Ｉｓをシンクし、（ii）イネーブルピンＥＮが第２状態（たとえばオープン）であるとき、出力ノード６２２をローに固定するように構成される。
　ツェナーダイオードＺＤ１は、第１トランジスタＭ１のゲートと接地の間に設けられる。
　以上が半導体集積回路６００の構成である。続いてその動作を説明する。図５は、イネーブルピンＥＮが第１状態であるときの半導体集積回路６００の等価回路図である。ここではピンＰ＃とそれに関する部分のみを示す。使用において半導体集積回路６００の対象ピンＰ＃は、配線７０２を介して、外部回路７００のピン７０４と接続される。外部回路７００の内部において、ピン７０４は、プルアップ抵抗Ｒｐによってプルアップされ、あるいはソース電流源ＣＳと接続される。このときに対象ピンＰ＃に発生する電圧をＶｐ＃とする。
　イネーブル回路６２０が電流Ｉｓをシンクすることにより、第２抵抗Ｒ２には、電圧降下Ｒ２×Ｉｓが発生する。したがって、第１トランジスタＭ１のゲート電圧Ｖｇ１は、Ｖｐ＃－Ｒ２×Ｉｓとなる。
　Ｖｇ１＞Ｖｇｓ（ｔｈ）となるように、言い換えれば、Ｖｐ＃－Ｒ２×Ｉｓ＞Ｖｇｓ（ｔｈ）が成り立つように、抵抗値Ｒ２，電流量Ｉｓが定められる。Ｖｇｓ（ｔｈ）はＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲートソース間しきい値電圧である。これにより第１トランジスタＭ１をオンすることができる。つまり対象ピンＰ＃は抵抗Ｒ１によって終端（プルダウン）され、終端回路６１０＿＃はイネーブル状態となる。
　図６は、イネーブルピンＥＮが第２状態であるときの半導体集積回路６００の等価回路図である。
　第２状態において、イネーブル回路６２０の出力インピーダンスは、第２抵抗Ｒ２の抵抗値より十分に小さくなる。これによりイネーブル回路６２０の出力ノード６２２はロー（接地電圧０Ｖ付近）に固定される。これにより、第１トランジスタＭ１をオフすることができる。このとき、対象ピンＰ＃は抵抗Ｒ１によって終端（プルダウン）されず、したがって終端回路６１０＿＃はディセーブル状態となる。
　以上が半導体集積回路６００の動作である。この半導体集積回路６００によれば、複数の終端回路６１０＿１～６１０＿Ｎのイネーブル状態、ディセーブル状態を、ひとつのイネーブルピンＥＮによって設定できる。また、第１トランジスタＭ１のゲートとイネーブルピンＥＮの間にイネーブル回路６２０を介在させることにより、複数の終端回路６１０＿１～６１０＿Ｎの相互干渉を抑制できる。
　またツェナーダイオードＺＤ１を設けることにより、対象ピンＰ＃に高電圧が発生したときに、第１トランジスタＭ１のゲートおよびイネーブル回路６２０の出力ノードの電圧をクランプすることができ、第１トランジスタＭ１およびイネーブル回路６２０の内部素子を保護することができる。
　図７は、イネーブル回路６２０の具体的な構成例を示す回路図である。イネーブル回路６２０は、出力ノード６２２と接地の間に設けられた第２トランジスタＭ２と、イネーブルピンＥＮの状態に応じて、第２トランジスタＭ２の状態を変化させるバイアス回路６２４と、を含む。
　イネーブル回路６２０は、イネーブルピンＥＮが第１状態（ショート）であるとき、第２トランジスタＭ２のゲートに相対的に低い電圧ＶＬを印加し、イネーブルピンＥＮが第２状態（オープン）であるとき、第２トランジスタＭ２のゲートに相対的に高い電圧ＶＨを印加するように構成される。
　バイアス回路６２４は、第３抵抗Ｒ３と第３トランジスタＭ３を含む。第３抵抗Ｒ３の一端は、対象ピンＰ＃と接続される。第３トランジスタＭ３は、高電位側の電極（ドレイン）および制御電極（ゲート）が第３抵抗Ｒ３の他端と接続され、低電位側の電極（ソース）がイネーブルピンＥＮと接続される。
　好ましくは第３トランジスタＭ３のバックゲートは接地される。これにより、第３トランジスタＭ３のバックゲートとソース間のボディダイオードＢＤによって、複数の対象ピンＰ＃（＃＝１～Ｎ）間のアイソレーションを高めることができる。
　以上が終端回路６１０の構成例である。続いてその動作を説明する。トランジスタＭ２とＭ３は、カレントミラー回路６２６を構成する。トランジスタＭ２とＭ３のサイズ比を１：Ｎとする。このカレントミラー回路６２６は、対象ピンＰ＃からイネーブルピンＥＮに流れる電流Ｉ１を折り返し、１／Ｎ倍の電流Ｉｓ（＝Ｉ１／Ｎ）を出力ノード６２２からシンクする。
　イネーブルピンＥＮが接地される第１状態では、対象ピンＰ＃から接地に対して電流経路（第３抵抗Ｒ３および第３トランジスタＭ３）が有効になるから、電流Ｉ１が流れ、それに比例する電流Ｉｓが出力ノード６２２からシンクされ、第１トランジスタＭ１のゲートに高い電圧を発生し、第１トランジスタＭ１をオンすることができる。
　イネーブルピンＥＮがオープン（あるいは高電位が印加される）となる第２状態では、対象ピンＰ＃から接地に対して電流経路が存在しない。したがって電流Ｉ１が流れず、第２トランジスタＭ２のゲートは第３抵抗Ｒ３によって高電圧Ｖｐ＃にプルアップされる。これにより、第２トランジスタＭ２がフルオンし、第１トランジスタＭ１のゲートがローに固定される。
　図８は、終端回路６１０＿＃の別の構成例を示す回路図である。図８において図７の第３トランジスタＭ３は、整流回路Ｄ１に置換されている。整流回路Ｄ１は、ひとつあるいは直列に接続される複数のダイオードを含む。整流回路Ｄ１は、イネーブルピンＥＮが接地されるときに、電位差ΔＶ（＝Ｖｆ）を発生する定電圧源と把握することもできる。
　イネーブルピンＥＮが接地されるとき、第２トランジスタＭ２のゲートには、整流回路Ｄ１の順方向電圧Ｖｆが印加される。Ｖｆは、第２トランジスタＭ２に適切なシンク電流Ｉｓが流れるように設計すればよい。
　イネーブルピンＥＮがオープンのとき、第２トランジスタＭ２のゲートには、第３抵抗Ｒ３を介して、対象ピンＰ＃の高電圧Ｖｐ＃が印加される。これにより第２トランジスタＭ２はフルオンする。
　なお対象ピンＰ＃の高電圧Ｖｐ＃が予め規定されているアプリケーションでは、整流回路Ｄ１を抵抗（抵抗値をＲ４とする）で置換してもよい。イネーブルピンＥＮが接地されるとき、抵抗Ｒ３とＲ４が形成する分圧回路によって電圧Ｖｐ＃が分圧され、分圧後の電圧ＶＬ＝Ｖｐ＃×Ｒ４／（Ｒ３＋Ｒ４）が、第２トランジスタＭ２のゲートに印加される。
　図７や図８において、第２トランジスタＭ２は可変インピーダンス素子とみなすことができる。この観点から、終端回路６１０は、図９のように把握することもできる。図９は、終端回路６１０＿＃の別の構成例を示す回路図である。
　イネーブル回路６２０は、（i）イネーブルピンＥＮが第１状態であるとき、第２抵抗Ｒ２より大きい出力インピーダンスＲｏ１を有し、（ii）イネーブルピンが第２状態であるとき、第２抵抗Ｒ２より小さい出力インピーダンスＲｏ２を有する。
　第１トランジスタＭ１のゲート電圧Ｖｇ１は、Ｖｇ１＝Ｖｐ＃×Ｒｏ／（Ｒ２＋Ｒｏ）で与えられる。Ｒｏ１≫Ｒ２であるとき、ゲート電圧Ｖｇ１は、高くなり、第１トランジスタＭ１をオンすることができる。Ｒｏ２≪Ｒ２であるとき、ゲート電圧Ｖｇ１は低くなり、第１トランジスタＭ１をオフすることができる。
　イネーブル回路６２０は、出力ノード６２２と接地の間に設けられた可変インピーダンス素子６２８と、可変インピーダンス素子６２８のインピーダンス（すなわちイネーブル回路６２０の出力インピーダンスＲｏ）を制御するインピーダンス制御部６３０を含む。インピーダンス制御部６３０は、イネーブルピンＥＮの状態に応じて、可変インピーダンス素子６２８のインピーダンスＲｏを変化させる。
　続いて半導体集積回路６００の用途を説明する。図１０は、ＵＳＢ（Universal Serial Bus）ＰＤ（Power Delivery）コントローラ８００の回路図である。このＰＤコントローラ８００は、図１の受電側コントローラ３１０あるいは給電側コントローラ２０４として利用される。
　ＰＤコントローラ８００は、２個のＣＣ（Configuration Channel）ピンＣＣ１，ＣＣ２を有する。ＰＤコントローラ８００は、ロジック回路８１０、プルダウン回路８２０＿１、８２０＿２、電圧クランプ回路８３０＿１，８３０＿２を備える。
　ロジック回路８１０の電源端子ＶＣＣには、バッテリ電圧あるいはそれにもとづいて生成される電源電圧が供給される。ロジック回路８１０は、この電源電圧がＵＶＬＯ（低電圧ロックアウト）のしきい値より高いときに、プルダウン回路８２０＿１，８２０＿２の状態を制御する。また電圧クランプ回路８３０＿１、８３０＿２の第４トランジスタＭ４をオンに固定し、電圧クランプ回路８３０＿１，８３０＿２を無効化する。
　電圧クランプ回路８３０＿１，８３０＿２は、上述の終端回路６１０に対応する。電圧クランプ回路８３０＿１，８３０＿２は共通のイネーブルピンＥＮと接続され、イネーブル・ディセーブルが制御される。ＰＤコントローラ８００が、シンクデバイスに実装される場合、イネーブルピンＥＮは第１状態とされる。これによりデッドバッテリー状態において、ロジック回路８１０が動作不能であるときに、ＣＣ１ピン、ＣＣ２ピンをプルダウンすることができる。
　ＰＤコントローラ８００が、ソースデバイスに実装される場合、イネーブルピンＥＮは第２状態とされる。これにより電圧クランプ回路８３０＿１，８３０＿２はディセーブル状態となる。
（用途）
　最後に受電装置３００の用途を説明する。図１１は、受電装置３００を備える電子機器９００を示す図である。ここで例示する電子機器９００は、スマートホンやタブレット端末である。電子機器９００は、上述のバッテリ４０２や受電装置３００に加えて、レセプタクル９０２、筐体９０４、ディスプレイパネル９０６、ＣＰＵ９１０やベースバンドＩＣ９１２を備える。受電装置３００は、レセプタクル９０２に供給されるバス電圧を受け、バッテリ４０２を充電するとともに、ＣＰＵ９１０やベースバンドＩＣ９１２などの負荷に、電源電圧を供給する。なお電子機器９００は、ノートＰＣやデジタルカメラ、デジタルビデオカメラ、オーディオプレイヤなどであってもよい。
　実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
　本発明は、電子回路に関する。
　１００　給電システム
　１０２　アダプタ
　１０６　ＵＳＢケーブル
　１０８　レセプタクル
　２００　給電装置
　２０２　電源回路
　２０４　給電側コントローラ
　ＳＷ１　バススイッチ
　２０６　５Ｖ電源
　４００　電子機器
　４０２　バッテリ
　４０４　レセプタクル
　４０６　負荷
　３００　受電装置
　３０２　充電回路
　３１０　受電側コントローラ
　ＳＷ２　バススイッチ
　９００　電子機器
　５００　ＰＤコントローラ
　５２０　電圧クランプ回路
　６００　半導体集積回路
　Ｐ１，Ｐ２　対象ピン
　ＥＮ　イネーブルピン
　６１０　終端回路
　Ｍ１　第１トランジスタ
　Ｍ２　第２トランジスタ
　Ｍ３　第３トランジスタ
　Ｍ４　第４トランジスタ
　Ｒ１ 第１抵抗
　Ｒ２ 第２抵抗
　Ｒ３ 第３抵抗
　６２０　イネーブル回路
　６２２　出力ノード
　６２４　バイアス回路
　６３０　インピーダンス制御部
　８００　ＰＤコントローラ
　８１０　ロジック回路
　８２０　プルダウン回路
　８３０　電圧クランプ回路

Claims (10)

  1. 　終端すべき複数の対象ピンと、
    　イネーブルピンと、
    　前記複数の対象ピンに対応する複数の終端回路と、
    　を備え、
    　前記複数の終端回路はそれぞれ、
    　対応する対象ピンと接地の間に直列に設けられた第１抵抗および第１トランジスタと、
    　対応する対象ピンと前記第１トランジスタの制御電極の間に設けられた第２抵抗と、
    　出力ノードが前記第１トランジスタの制御電極と接続されており、（i）前記イネーブルピンが第１状態であるとき、前記出力ノードから電流をシンクし、（ii）前記イネーブルピンが第２状態であるとき、前記出力ノードをローに固定するイネーブル回路と、
    　を備えることを特徴とする半導体集積回路。
  2. 　終端すべき複数の対象ピンと、
    　イネーブルピンと、
    　前記複数の対象ピンに対応する複数の終端回路と、
    　を備え、
    　前記複数の終端回路はそれぞれ、
    　対応する対象ピンと接地の間に直列に設けられた第１抵抗および第１トランジスタと、
    　対応する対象ピンと前記第１トランジスタの制御電極の間に設けられた第２抵抗と、
    　出力ノードが前記第１トランジスタの制御電極と接続されており、（i）前記イネーブルピンが第１状態であるとき、前記第２抵抗より大きい出力インピーダンスを有し、（ii）前記イネーブルピンが第２状態であるとき、前記第２抵抗より小さい出力インピーダンスを有するイネーブル回路と、
    　を備えることを特徴とする半導体集積回路。
  3. 　前記イネーブル回路は、
    　前記出力ノードと接地の間に設けられた第２トランジスタと、
    　前記イネーブルピンの状態に応じて、前記第２トランジスタの状態を変化させるバイアス回路と、
    　を含むことを特徴とする請求項１または２に記載の半導体集積回路。
  4. 　前記バイアス回路は、前記イネーブルピンが前記第１状態であるとき、前記第２トランジスタの制御電極に相対的に低い電圧を印加し、前記イネーブルピンが前記第２状態であるとき、前記第２トランジスタの制御電極に相対的に高い電圧を印加するように構成されることを特徴とする請求項３に記載の半導体集積回路。
  5. 　前記バイアス回路は、
    　一端が前記イネーブルピンと接続される第３抵抗と、
    　高電位側の電極および制御電極が前記第３抵抗の他端と接続され、低電位側の電極が前記イネーブルピンと接続される第３トランジスタと、
    　を含むことを特徴とする請求項３または４に記載の半導体集積回路。
  6. 　前記第３トランジスタのバックゲートは接地されることを特徴とする請求項５に記載の半導体集積回路。
  7. 　前記イネーブル回路は、前記対象ピンから前記イネーブルピンに流れる電流を折り返し、前記出力ノードからシンクするカレントミラー回路を含むことを特徴とする請求項１または２に記載の半導体集積回路。
  8. 　前記イネーブルピンは、ローまたはハイインピーダンスとされることを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
  9. 　前記複数の終端回路はそれぞれ、前記第１トランジスタの制御電極と接地の間に設けられたツェナーダイオードをさらに備えることを特徴とする請求項１から８のいずれかに記載の半導体集積回路。
  10. 　前記半導体集積回路はＵＳＢ（Universal Serial Bus）ＰＤ（Power Delivery）コントローラであり、
    　前記複数の対象ピンは、２個のＣＣ（Configuration Channel）ピンであることを特徴とする請求項１から９のいずれかに記載の半導体集積回路。
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