WO2020179302A1

WO2020179302A1 - 撮像装置

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Publication number: WO2020179302A1
Application number: PCT/JP2020/003507
Authority: WO
Inventors: 凌平川崎
Original assignee: ソニーセミコンダクタソリューションズ株式会社
Priority date: 2019-03-07
Filing date: 2020-01-30
Publication date: 2020-09-10
Also published as: EP3937483A4; KR20210133968A; US11843892B2; US20240064438A1; JPWO2020179302A1; EP3937483A1; CN113348662A; US20220053156A1

Abstract

複数の画素のそれぞれは、受光した光に応じた電荷を発生させる受光素子（１００）と、受光素子により発生された電荷に応じたアナログ信号を出力する画素回路（１１）と、画素回路から出力されたアナログ信号を、階段状に電圧が変化する参照信号に基づきデジタル信号に変換する変換回路（１２）と、を含む。参照信号として、生成部（５）は、複数の画素のうち第１の画素に供給するための第１の参照信号と、複数の画素のうち第１の画素と異なる第２の画素に供給するための第２の参照信号と、を生成する。複数の画素のうち第１の画素に対して、第１の参照信号が第１の配線（１０３１ａ）を介して供給され、複数の画素のうち第１の画素と異なる第２の画素に対して、第２の参照信号が第２の配線（１０３１ｂ）を介して供給される。

Description

撮像装置

　本発明は、撮像装置に関する。

　受光した光を光電変換によりアナログ信号に変換する受光素子を含む画素が行列状に配置された画素アレイが知られている。この画素アレイに対し、各画素から読み出されたアナログ信号による画素信号をデジタル信号による画素信号に変換するＡＤ(Analog　to　Digital)変換器を各画素に組み込んだ構成（画素内ＡＤＣと呼ぶ）が提案されている。

　画素内ＡＤＣとしては、時間に応じて階調に従い電圧値が変化するランプ信号を用いたシングルスロープ型のＡＤＣが用いられることが一般的である。このシングルスロープ型のＡＤＣにおいては、画素アレイの各画素に共通にランプ信号を生成させ、このランプ信号の生成と共にカウンタを作動させる。コンパレータにより、ランプ信号の電圧と画素から読み出された画素信号の電圧とを比較する。コンパレータは、これらの電圧の高低関係が反転した時点で出力を反転させてカウンタを停止させ、時間情報を出力する。この時間情報をデジタルコードに変換して、デジタル信号に変換された画素信号を得る。

特開２０１３－０５５５８９号公報特開２０１８－１８６４７８号公報

　画素アレイに含まれる各画素から読み出した画素信号に対するＡＤ変換をシングルスロープ型の画素内ＡＤＣを用いて行う構成において、例えば面内の輝度分布が平坦な場合には、コンパレータの出力が一斉反転を起こす。そのため、当該画素アレイの全体における瞬時電流の増大が懸念される。

　本開示は、画素アレイにおける瞬時電流の抑制が可能な撮像装置を提供することを目的とする。

　本開示に係る撮像装置は、受光した光に応じて光電変換により電荷を発生させる受光素子と、受光素子から電荷を読み出して、電荷に応じたアナログ信号を出力する画素回路と、アナログ信号と、電圧が時間に応じて一定の傾斜に従い階段状に変化する参照信号と、を比較した比較結果に基づきアナログ信号をデジタル信号に変換する変換回路と、をそれぞれ含む複数の画素と、参照信号として、複数の画素のうち第１の画素に供給するための第１の参照信号と、複数の画素のうち第１の画素と異なる第２の画素に供給するための第２の参照信号と、を生成する生成部と、生成部と第１の画素とを接続する第１の配線と、生成部と第２の画素とを接続する第２の配線と、を備え、第１の参照信号が第１の配線を介して第１の画素に供給され、第２の参照信号が第２の配線を介して第２の画素に供給される。

本開示の各実施形態に適用可能な撮像装置の一例の構成を示すブロック図である。各実施形態に適用可能な画素の構成の例を示すブロック図である。各実施形態に適用可能な撮像装置の構造の例を示す図である。第１の半導体チップにおける各部の配置例を示す図である。第２の半導体チップにおける各部の配置例を示す図である。各実施形態に適用可能な画素回路およびＡＤＣの構成例を示す回路図である。各実施形態に適用可能な画素回路およびＡＤＣの構成例を示す回路図である。各実施形態に適用可能なＡＤＣおよび記憶回路の動作を説明するための図である。各実施形態に適用可能な画素回路の動作と参照信号との関係の一例を示す図である。既存技術による撮像装置の一例の構成を示す図である。既存技術においてＤＡＣにより出力される参照信号の例を示す図である。第１の実施形態に係る撮像装置の一例の構成を示す図である。第１の実施形態に係る第１のオフセットについて説明するための図である。第１の実施形態に係る第２のオフセットについて説明するための図である。第１の実施形態の第１の変形例に係る撮像装置の一例の構成を示す図である。第１の実施形態の第２の変形例による配線の第１の例を示す図である。第１の実施形態の第２の変形例による配線の第２の例を示す図である。第１の実施形態の第２の変形例による配線の第３の例を示す図である。第２の実施形態に係る撮像装置の一例の構成を示す図である。第２の実施形態に適用可能な、第１および第２の参照信号を生成、出力可能な回路の第１の例を示す回路図である。第２の実施形態に適用可能な、第１および第２の参照信号を生成、出力可能な回路の第２の例を示す回路図である。第２の実施形態に適用可能な、第１および第２の参照信号を生成、出力可能な回路の第３の例を示す回路図である。第３の実施形態に係る電子機器の一例の構成を示すブロック図である。本開示の技術を適用した撮像装置の使用例を説明する図である。体内情報取得システムの概略的な構成の一例を示すブロック図である。内視鏡手術システムの概略的な構成の一例を示す図である。カメラヘッドおよびＣＣＵの機能構成の一例を示すブロック図である。車両制御システムの概略的な構成の一例を示すブロック図である。車外情報検出部および撮像部の設置位置の一例を示す説明図である。

　以下、本開示の各実施形態について、図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。

（各実施形態に共通の構成）
　図１は、本開示の各実施形態に適用可能な撮像装置の一例の構成を示すブロック図である。図１において、撮像装置１０００は、画素アレイ部１と、垂直走査回路２と、水平走査回路３と、タイミング制御部４と、ＤＡＣ(Digital　to　Analog　Converter)５と、時刻コード発生回路６と、全体制御部７と、画像処理部８と、を含む。

　画素アレイ部１は、複数の画素１０を含む。また、画素１０は、受光素子と、画素回路と、変換回路と、記憶部と、を含む。それぞれ詳細は後述するが、受光素子は、光電変換により受光した光に応じた電荷を発生させる。画素回路は、受光素子で発生された電荷を読み出してアナログ信号として出力する。変換回路は、画素回路から出力されたアナログ信号を、参照信号に基づきデジタル信号である画素信号に変換する。記憶部は、変換回路で変換された画素信号を記憶する。画素１０は、さらに、画素信号に対して、ノイズ低減を行う相関二重サンプリング（ＣＤＳ：Correlated　Double　Sampling）処理を施す信号処理回路を含めてもよい。

　画素アレイ部１において、複数の画素１０は、水平方向（行方向）および垂直方向（列方向）の行列状の配列で配置される。画素アレイ部１において、画素１０の行方向の並びをラインと呼ぶ。この画素アレイ部１において所定数のラインから読み出された画素信号により、１フレームの画像（画像データ）が形成される。例えば、３０００画素×２０００ラインで１フレームの画像が形成される場合、画素アレイ部１は、少なくとも３０００個の画素１０が含まれるラインを、少なくとも２０００ライン、含む。

　垂直走査回路２は、後述する全体制御部７の制御に従い、各画素１０から画素信号を読み出す際の駆動パルスなどの制御信号を生成し、画素アレイ部１の行毎に供給する。水平走査回路３は、全体制御部７の制御に従い、画素アレイ部１の各列を所定の順番で選択する選択操作を行うことにより。各画素１０において記憶部に保持される各画素信号を順次出力する。水平走査回路３は、例えばシフトレジスタやアドレスデコーダなどを用いて構成される。

　タイミング制御部４は、例えば全体制御部７の制御に従い、撮像装置１０００の各部の動作を制御するための、１乃至複数種類のクロック信号を生成する。タイミング制御部４により生成されたクロック信号は、垂直走査回路２および水平走査回路３に供給される。また、図示は省略するが、タイミング制御部４により生成されたクロック信号は、ＤＡＣ５および時刻コード発生回路６にも供給される。

　ＤＡＣ５は、各画素１０において変換回路で用いられる参照信号を生成する。例えば、ＤＡＣ５は、タイミング制御部４から供給されるクロック信号と、全体制御部７から供給される、クロック信号に応じて値が減少（または増加）するデジタル値と、に基づき、電圧が一定の傾斜に従い階段状に降下（または上昇）する参照信号（ＲＡＭＰ信号）を生成する。ＤＡＣ５により生成された参照信号は、画素アレイ部１に供給され、画素アレイ部１に含まれる各画素１０に渡される。

　なお、以下では、特に記載の無い限り、参照信号の傾斜（電圧の降下若しくは上昇）が開始されたことを、参照信号が開始された、のように記述する。同様に、参照信号の傾斜が終了したことを、参照信号が終了した、のように記述する。

　時刻コード発生回路６は、参照信号における電圧の傾斜に応じた時刻コードを発生させる。例えば、時刻コード発生回路６は、タイミング制御部４からクロック信号が供給され、全体制御部７から参照信号の開始を示す信号と、が供給される。時刻コード発生回路６は、参照信号が開始されると、クロック信号に従いカウントを行い、カウント毎に時刻を示す時刻コードを発生させる。時刻コード発生回路６が発生した時刻コードは、画素アレイ部１に供給され、各画素１０に渡される。

　全体制御部７は、例えばプロセッサを含み、所定のプログラムに従ってこの撮像装置１０００の全体の動作を制御する。また、全体制御部７は、外部から入力された制御信号に応じて撮像装置１０００の全体の動作を制御することもできる。

　画像処理部８は、例えばフレームメモリを含み、水平走査回路３から出力された１フレーム分の画素信号を記憶する。画像処理部８は、記憶した１フレーム分の画素信号に対して所定の画像処理を施す。ここでの画像処理は、ゲイン調整、ホワイトバランス調整などの処理が考えられる。これに限らず、画像処理部８は、エッジ抽出や、顔判定といった処理を実行することも可能である。

　図２は、各実施形態に適用可能な画素の構成の例を示すブロック図である。図２において、画素１０は、画素回路１１と、ＡＤＣ(Analog　to　Digital　Converter)１２と、記憶回路１３と、演算回路１４と、を含む。

　画素回路１１は、受光素子と、読み出し回路と、を含む。読み出し回路は、受光素子において受光した光に応じて発生した電荷を受光素子から読み出す。読み出し回路は、読み出した電荷に応じた電圧のアナログ信号を出力する。読み出し回路から出力されたアナログ信号は、ＡＤＣ１２に供給される。また、ＡＤＣ１２に対して、ＤＡＣ５から参照信号が供給される。

　なお、詳細は後述するが、ＤＡＣ５は、読み出し回路からの１回の読み出し処理において、読み出し回路のリセットレベル検出用の参照信号を生成し、その後、読み出し回路から読み出したアナログ信号のレベルを検出するための参照信号を生成する。

　ＡＤＣ１２は、比較回路を含む。比較回路は、画素回路１１から供給されたアナログ信号と、ＤＡＣ５から供給された参照信号とを比較し、当該アナログ信号と参照信号との電圧の高低関係が反転した場合に、出力信号ＶＣＯを反転させる。ＡＤＣ１２の出力信号ＶＣＯは、記憶回路１３に供給される。

　一方、時刻コード発生回路６は、例えばクロック信号に従いクロック毎に更新される時刻コードを発生させる。時刻コード発生回路６により発生された時刻コードは、書き込み用転送回路２０に供給される。書き込み用転送回路２０は、例えば、画素アレイ部１において列毎に設けられ、対応する列に整列する複数の画素１０が接続される。書き込み用転送回路２０は、時刻コード発生回路６から供給された時刻コードを、接続される各画素１０に供給する。

　記憶回路１３は、例えばラッチ回路であって、書き込み用転送回路２０から供給された時刻コードを保持する。例えば、記憶回路１３は、書き込み用転送回路２０から供給された時刻コードにより、直前に供給され保持された時刻コードを更新する。記憶回路１３は、ＡＤＣ１２から供給された出力信号ＶＣＯが反転したタイミングで、時刻コードの更新を停止する。

　なお、演算回路１４は、記憶回路１３に保持された時刻コードに基づき、読み出し回路から読み出されたアナログ信号に対するノイズ除去処理を行う。例えば、演算回路１４は、読み出し回路のリセットレベル検出用の参照信号に基づき保持された時刻コードと、読み出し回路から読み出したアナログ信号のレベルを検出するための参照信号に基づき保持された時刻コードと、の差分を求める演算を行う。この差分に基づき、画素データを得ることができる。この画素データは、オフセット性のノイズが除去された画素データであって、記憶回路１３に返される。記憶回路１３は、演算回路１４から返された画素データを保持する。

　参照信号の終了のタイミングで、例えば行毎に、行に整列する各画素１０の記憶回路１３からノイズが除去された画素データが読み出され、読み出された画素データが、読み出し用転送回路２１を介して出力される。

　読み出し用転送回路２１は、例えば、垂直走査回路２および水平走査回路３それぞれにより指定された画素１０から時刻コードを読み出して、画素データとして出力する。読み出し用転送回路２１から出力された画素データは、画像処理部８に供給され、フレームメモリに記憶される。画像処理部８は、例えば、フレームメモリに１フレーム分の画素データが記憶されると、フレームメモリに記憶される画素データに対して所定の画像処理を施し、例えば撮像装置１０００の外部に出力する。

　図３は、各実施形態に適用可能な撮像装置１０００の構造の例を示す図である。図３において、撮像装置１０００は、第１の半導体チップ１００１と、第２の半導体チップ１００２と、を例えば導電路１６を介して電気的に接触させつつ貼り合わせて、１つの撮像装置１０００として形成される。

　第１の半導体チップ１００１は、画素領域１０１０が配置される。画素領域１０１０は、受光素子が行列状に配置される。図３の例では、画素領域１０１０に対して、画素回路１１が行列状に配置されている。第２の半導体チップ１００２は、画素ロジック領域１０１１が配置される。画素ロジック領域１０１１は、例えば、画素回路１１に対応する処理回路１５が、第１の半導体チップ１００１における画素回路１１の配置に対応して、行列状に配置される。処理回路１５は、例えば、図３に示したＡＤＣ１２、記憶回路１３および演算回路１４を含む。すなわち、画素１０は、第１の半導体チップ１００１に配置される画素回路１１と、第２の半導体チップ１００２に、当該画素回路１１に対して１対１に配置される処理回路１５と、を含んで構成される。

　上述では、画素１０に含まれる各要素のうち、画素回路１１が第１の半導体チップ１００１に配置され、処理回路１５が第２の半導体チップ１００２に配置されるように説明したが、これはこの例に限定されない。例えば、第１の半導体チップ１００１に対して、画素回路１１と、当該画素回路１１に対応する処理回路１５の一部と、を配置し、第２の半導体チップ１００２に対して、当該画素回路１１に対応する処理回路１５の他の部分を配置することもできる。一例として、処理回路１５に含まれる各要素のうち、ＡＤＣ１２の一部を対応する画素回路１１と共に第１の半導体チップ１００１に配置し、当該ＡＤＣ１２の他の部分を、対応する処理回路１５に含まれる記憶回路１３および演算回路１４と共に第２の半導体チップ１００２に配置する。

　次に、第１の半導体チップ１００１および第２の半導体チップ１００２における各部の配置について、概略的に説明する。図４Ａは、第１の半導体チップ１００１における各部の配置例を示す図である。図４Ａにおいて、第１の半導体チップ１００１に対して、画素領域１０１０が配置されると共に、垂直走査回路２の一部と、水平走査回路３の一部と、ＤＡＣ５と、が配置される。図４Ａの例では、垂直走査回路２は、画素領域１０１０の行方向の両側（図４Ａにおける左右側）に配置されている。また、図４Ａの例では、画素領域１０１０の列方向の一方（例えば図４Ａにおける上側）には、水平走査回路３の一部が配置され、列方向の他方には、ＤＡＣ５が配置される。

　図４Ｂは、第２の半導体チップ１００２における各部の配置例を示す図である。図４Ｂにおいて、第２の半導体チップ１００２に対して、画素ロジック領域１０１１が配置されると共に、垂直走査回路２の一部と、水平走査回路３の一部と、ロジック部１０１２と、が配置される。ロジック部１０１２は、例えば図１に示したタイミング制御部４と、時刻コード発生回路６と、全体制御部７と、画像処理部８と、が含まれる。

　また、図４Ａおよび図４Ｂの例では、垂直走査回路２および水平走査回路３は、第１の半導体チップ１００１と第２の半導体チップ１００２とに分割されて配置されている。

　次に、図５Ａおよび図５Ｂを用いて、各実施形態に適用可能な画素回路１１およびＡＤＣ１２の構成について説明する。図５Ａおよび図５Ｂは、各実施形態に適用可能な画素回路１１およびＡＤＣ１２の構成例を示す回路図である。図５Ａは、各実施形態に適用可能な、画素回路１１とＡＤＣ１２の一部とが第１の半導体チップ１００１に配置される場合の、画素回路１１およびＡＤＣ１２の回路の例を示している。ＡＤＣ１２の他の部分は、第２の半導体チップ１００２に配置される。

　図５Ａにおいて、画素回路１１は、リセットトランジスタ１０４、ＦＤ(Floating　Diffusion)１０１、転送トランジスタ１０３、フォトダイオード（ＰＤ）１００および排出トランジスタ１０２を備える。リセットトランジスタ１０４、転送トランジスタ１０３および排出トランジスタ１０２として、例えば、ＮチャネルのＭＯＳ(Metal-Oxide-Semiconductor)トランジスタが用いられる。

　フォトダイオード１００は、光電変換により電荷を生成する。排出トランジスタ１０２は、垂直走査回路２から供給される駆動信号ＯＦＧに従い、露光開始時にフォトダイオード１００に蓄積された電荷を排出させる。転送トランジスタ１０３は、垂直走査回路２からの転送信号ＴＲＧに従い、露光終了時にフォトダイオード１００からＦＤ１０１に電荷を転送する。ＦＤ１０１は、転送された電荷を蓄積して蓄積した電荷量に応じた電圧を生成する。リセットトランジスタ１０４は、垂直走査回路２から供給されるリセット信号ＲＳＴに従い、ＦＤ１０１を初期化する。

　ＡＤＣ１２は、ＰチャネルのＭＯＳトランジスタであるトランジスタ１０８、１０９および１１０と、ＮチャネルのＭＯＳトランジスタであるトランジスタ１０６、１０７および１０５と、を備えるコンパレータを含む。

　トランジスタ１０６および１０５は、差動対を構成し、これらのトランジスタのソースは、トランジスタ１０７のドレインに共通に接続される。また、トランジスタ１０６のドレインは、トランジスタ１０８のドレインとトランジスタ１０８および１０９のゲートとに接続される。トランジスタ１０５のドレインは、トランジスタ１０９のドレインとトランジスタ１１０のゲートとリセットトランジスタ１０４のドレインとに接続される。また、トランジスタ１０６のゲートには、ＲＡＭＰ信号が参照信号として入力される。

　トランジスタ１０７のゲートには、所定のバイアス電圧ＢＩＡＳが印加され、トランジスタ１０７のソースには、所定の接地電圧が印加される。トランジスタ１０５のゲートは、リセットトランジスタ１０４、ＦＤ１０１および転送トランジスタ１０３に接続される。

　トランジスタ１０８および１０９は、カレントミラー回路を構成する。トランジスタ１０８、１０９および１１０のソースには、電源電圧ＨＶが印加される。この電源電圧ＨＶは、電源電圧ＬＶよりも高電圧とされている。また、トランジスタ１１０のドレインは、電圧変換回路を構成するトランジスタ１１３に接続される。

　また、画素回路１１と、トランジスタ１０６、１０７および１０５とは、第１の半導体チップ１００１に形成される。トランジスタ１０５および１０６は、第２の半導体チップ１００２上に形成される、カレントミラー回路を構成するトランジスタ１０８および１０９と、例えばＣＣＣ(Copper-Copper　Connection)などによる結合部１２０ａおよび１２０ｂを介して接続される。

　ＡＤＣ１２の一部である、電圧変換回路を構成するトランジスタ１１３のゲートには電源電圧ＬＶが印加される。電圧変換回路により、電源電圧ＨＶを、より低い電源電圧ＬＶに変換し、低電圧で動作する回路を後段に配置することができる。トランジスタ１１３のドレインは、トランジスタ１１０のドレインに接続され、ソースは、ＡＤＣ１２の一部である正帰還回路に接続される。

　図５Ａの例では、正帰還回路は、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ１１１および１１２と、ＮチャネルのＭＯＳトランジスタであるトランジスタ１１４と、ＮＯＲ回路１１５と、を含んで構成されている。

　正帰還回路において、トランジスタ１１１および１１２は、電源電圧ＬＶに直列に接続される。また、トランジスタ１１１のゲートには、垂直走査回路２から供給される駆動信号ＩＮＩが入力される。トランジスタ１１２のドレインは、トランジスタ１１３のソースと、トランジスタ１１４のドレインと、ＮＯＲ回路１１５の一方の入力端に接続される。ＮＯＲ回路１１５の他方の入力端には、垂直走査回路２から供給される制御信号ＶＣＯ_FORCEが入力される。ＮＯＲ回路１１５の出力が、正帰還信号ＦＢとしてトランジスタ１１２のゲートに入力される。

　トランジスタ１１４のソースには接地電圧が印加され、ゲートには、垂直走査回路２から供給される駆動信号が入力される。

　ＮＯＲ回路１１５の出力は、さらに、バッファ回路１１６および１１７を介して、出力信号ＶＣＯとして出力される。

　上述の構成において、コンパレータは、トランジスタ１０５のゲートに入力される、ＦＤ１０１により生成された電圧と、トランジスタ１０６のゲートに入力される参照信号の電圧と、の高低関係が反転した場合に、トランジスタ１０９のドレインから出力される信号をハイレベルからローレベルに反転させる。この信号は、トランジスタ１１０によりさらに反転されて、電圧変換回路（トランジスタ１１３）に入力される。このとき、電圧変換回路に入力される信号は、鈍りのため、ハイレベルの電圧が中間電圧となっている。そこで、電圧変換回路の後段に設けられる正帰還回路によりハイレベルの電圧を引き上げ、信号を整形する。この整形された信号が、ＡＤＣ１２の出力信号ＶＣＯとして出力される。

　図５Ｂは、各実施形態に適用可能な、画素回路１１が第１の半導体チップ１００１に配置され、ＡＤＣ１２の全体が第２の半導体チップ１００２に配置される場合の回路例を示している。図５Ｂの例では、画素回路１１の出力と、ＡＤＣ１２においてコンパレータを構成するトランジスタ１０５のゲートと、がＣＣＣなどによる結合部１２０ｃを介して接続される。ここで、結合部１２０ｃは、通常のＣＣＣとは異なり、平行平板を形成して容量結合させる構成が用いられる。

　このとき、コンパレータ側から見て、結合部１２０ｃの容量がＦＤ１０１の容量に見えてしまうことを回避するために、結合部１２０ｃとＦＤ１０１との間に、それぞれＮチャネルのＭＯＳトランジスタであるトランジスタ１３０および１３１によるバッファを設けている。

　また、この図５Ｂの構成において、ＮチャネルのＭＯＳトランジスタであるトランジスタ１１８のドレインがトランジスタ１０５のドレインに接続され、ソースがトランジスタ１０５のゲートに接続される。トランジスタ１１８のゲートには、例えば垂直走査回路２からオートゼロ信号ＡＺが供給される。トランジスタ１１８は、オートゼロ信号ＡＺに従いオン／オフが制御され、オン状態でトランジスタ１０５のドレイン－ゲート間を接続し、例えばトランジスタ１０５から見た結合部１２０ｃの容量を初期化する。なお、このオートゼロ信号ＡＺは、リセット信号ＲＳＴと同期している必要は無い。

　なお、上述した図４Ａおよび図４Ｂに示す、ＤＡＣ５が第１の半導体チップ１００１に配置される例に対して、図５Ａに示す構成を適用する場合、ＤＡＣ５から出力される参照信号（ＲＡＭＰ信号）をトランジスタ１０６に供給するための信号線（ＲＡＭＰ線）およびドライバは、第１の半導体チップ１００１に配置される。一方、図４Ａおよび図４Ｂに示す配置例に対して、図５Ｂに示す構成を適用する場合、ＲＡＭＰ線およびドライバが第２の半導体チップ１００２に配置される。ＤＡＣ５がこのドライバを含むものとした場合、ＤＡＣ５は、第１の半導体チップ１００１と第２の半導体チップ１００２とに分割して配置されることになる。

　また、上述した図４Ａおよび図４Ｂに示した配置は、この例に限定されない。例えば、ＤＡＣ５を第２の半導体チップ１００２に配置することも可能である。この配置に対して図５Ａに示す構成を適用する場合、ＲＡＭＰ線およびドライバは、第１の半導体チップ１００１に配置される。ＤＡＣ５がこのドライバを含むものとした場合、ＤＡＣ５は、第１の半導体チップ１００１と第２の半導体チップ１００２とに分割して配置されることになる。一方、第２の半導体チップ１００２にＤＡＣ５が配置される例に対して図５Ｂに示す構成を適用する場合、ＲＡＭＰ線およびドライバは、第２の半導体チップ１００２に配置される。

　図６および図７を用いて、各実施形態に適用可能な画素回路１１、ＡＤＣ１２および記憶回路１３の動作について説明する。図６は、各実施形態に適用可能な、ＡＤＣ１２および記憶回路１３の動作を説明するための図である。図６において、参照信号（ＲＡＭＰ信号）は、時間の経過に従い所定の傾斜で電圧が降下する信号として示されている。なお、図６では、説明のため、参照信号が時間に対して直線的に電圧が降下するスロープ状の信号として示されているが、実際には、ＤＡＣ５により、例えば階調値に応じて階段状に電圧が降下する信号となる。

　参照信号における電圧の降下が開始された時点を、ＡＤＣ動作開始の時点とし、時刻コード発生回路６により、所定のクロックに従い時刻コードが発生される。図６の例では、時刻コードとして示される信号のハイ（Ｈｉｇｈ）状態で時刻コードが更新される。記憶回路１３は、時刻コード発生回路６により発生された時刻コードを保持する。記憶回路１３は、供給される時刻コードが更新されると、更新された時刻コードにより保持した時刻コードを更新する。

　ＡＤＣ動作が開始されると、ＡＤＣ１２のコンパレータにおいて、参照信号の電圧とＦＤ１０１の電圧とが比較される。コンパレータは、これらの電圧の高低関係が反転した時点で、ハイ（Ｈｉｇｈ）状態の出力信号を反転させてロー（Ｌｏｗ）状態とし、ＡＤＣ動作を終了させる。記憶回路１３は、コンパレータの出力の反転に応じて、保持する時刻コードの更新を停止する。これにより、記憶回路１３に対して、ＡＤＣ動作が終了した時点での時刻コードが保持される。

　図７は、各実施形態に適用可能な、画素回路１１の動作と、参照信号との関係の一例を示す図である。参照信号は、初期において、例えば前回検出されたＦＤ１０１のリセットレベルの電圧とされる。時間ｔ₀～ｔ₁でリセット信号ＲＳＴがハイ状態とされて、ＦＤ１０１が初期化される。ＦＤ１０１の初期化の後、ＤＡＣ５は、参照信号の電圧を所定の電圧から降下させる。これにより、参照信号の第１のスロープ１０４０が形成される。この第１のスロープ１０４０に応じて、ＡＤＣ１２において１回目のＡＤＣ動作が行われる。この１回目のＡＤＣ動作により、参照信号の第１のスロープ１０４０に基づきＦＤ１０１のリセットレベルの電圧が検出される。ＤＡＣ５は、参照信号の低下を所定のタイミング（時間ｔ₂）で停止させ、参照信号の電圧を電圧降下開始時の所定の電圧とする。

　次に、時間ｔ₃～ｔ₄で転送信号ＴＲＧがハイ状態とされ、フォトダイオード１００からＦＤ１０１に電荷が転送され、ＦＤ１０１により、転送された電荷量に応じた電圧が生成される。ＤＡＣ５は、転送信号ＴＲＧが時間ｔ₄において、参照信号の電圧を所定の電圧から降下させる。これにより、参照信号の第２のスロープ１０４１が形成される。この第２のスロープ１０４１に応じて、ＡＤＣ１２において２回目のＡＤＣ動作が開始される。この２回目のＡＤＣ動作により、参照信号の第２のスロープ１０４１に基づきＦＤ１０１における電荷量に応じた電圧が検出される。ＤＡＣ５は、参照信号が下限に達した時点で参照信号の低下を停止させる（時間ｔ₅）。

　１回目のＡＤＣ動作により検出された電圧と、２回目のＡＤＣ動作により検出された電圧と、の差分を求めることで、オフセット性のノイズが除去された画素信号を得ることができる。このように、ＡＤＣ１２は、画素回路１１における１回の画素信号の読み出しにおいて、２回のＡＤＣ動作を行う。

（既存技術による構成例）
　次に、本開示の説明に先立って、既存技術による、画素内ＡＤＣによる画素アレイ部に対する参照信号の供給について、図８および図９を用いて説明する。図８は、既存技術による撮像装置の一例の構成を示す図である。なお、図８では、例えば図１に示した撮像装置１０００の構成において、画素アレイ部１およびＤＡＣ５を抜き出して示している。図８を用いて、各画素が画素内ＡＤＣ構成を持つ画素アレイ部に対して参照信号を供給する方法について説明する。なお、図８および以降の同様の図において、第１の半導体チップ１００１を「上チップ」、第２の半導体チップ１００２を「下チップ」としてそれぞれ示している。

　上チップにおいて、画素領域１０１０に対して、それぞれ画素内ＡＤＣ構成を持つ画素１０が、行列状に配置される。また、参照信号を生成、供給を行うＤＡＣ５が下チップに設けられる。ＤＡＣ５から出力された参照信号は、画素アレイ部１における各列に対して、当該各列に設けられた各ドライバ１０２０を介して供給される。参照信号は、画素アレイ部１において、画素１０の配置に応じた格子状の配線１０３０により、各画素１０に供給される。

　例えば、画素アレイ部１において、各画素１０上に透明絶縁膜が形成される。配線１０３０は、この透明絶縁膜上に形成され、透明絶縁膜に設けられたビア（Ｖｉａ）ホール１０２１を介して各画素１０内の回路に接続される。

　図９は、既存技術においてＤＡＣ５により出力される参照信号の例を示す図である。参照信号は、図７を用いて説明したように、ＦＤ１０１のリセットレベルの電圧を検出するための第１のスロープ１０４０と、ＦＤ１０１に蓄積された電荷量に応じた電圧を検出するための第２のスロープ１０４１と、を含む。

　既存技術によれば、例えば画素アレイ部１に受光される光の画素領域１０１０の面内における輝度分布が平坦な場合には、ＡＤＣ１２において、コンパレータの出力が一斉反転を起こすことになる。そのため、画素アレイ部１の全体における瞬時電流の増大が懸念される。

［第１の実施形態］
　次に、第１の実施形態について説明する。第１の実施形態では、参照信号を生成、供給するためのＤＡＣを複数設け、例えば複数のＤＡＣそれぞれにおいて、電圧方向または時間方向にオフセットを与えた各参照信号を生成、出力する。各参照信号は、それぞれ異なる配線を介して、異なる画素１０に供給される。このような構成とすることで、例えば画素アレイ部１に受光される光の画素領域１０１０の面内における輝度分布が平坦な場合の、各画素内ＡＤＣにおけるコンパレータの一斉反転を回避することが可能となる。

　図１０は、第１の実施形態に係る撮像装置の一例の構成を示す図である。なお、図１０では、図１に示した撮像装置１０００の構成において、第１の実施形態に関わりの深い、画素アレイ部１およびＤＡＣ５（図１０の例ではＤＡＣ５ａおよび５ｂ）を抜き出して示し、他の部分を省略している。

　図１０において、撮像装置１０００ａは、それぞれ参照信号の生成、出力を行う、２つのＤＡＣ５ａおよび５ｂを含む。図１０の例では、ＤＡＣ５ａおよび５ｂは、画素領域１０１０の１つの辺の側に纏めて設けられている。ＤＡＣ５ａからの出力は、ドライバ１０２０を介して、画素領域１０１０上に設けられた配線１０３１ａに接続される。一方、ＤＡＣ５ｂの出力は、ドライバ１０２０を介して、画素領域１０１０上に設けられた配線１０３１ｂに接続される。

　配線１０３１ａおよび１０３１ｂは、例えば、透明絶縁膜を介して２層に形成される。配線１０３１ａおよび１０３１ｂは、互いに異なる画素１０に対して、それぞれビアホール１０２１を介して接続される。より具体的には、図１０の例では、配線１０３１ａおよび１０３１ｂは、互いに隣接しない画素１０と接続される。

　また、第１の実施形態では、各配線１０３１ａおよび１０３１ｂは、それぞれ、行列状の配列で配置される各画素１０の位置に対応して、格子状に設けられる。図１０の例では、各配線１０３１ａおよび１０３１ｂは、それぞれ、１列および１行おきの格子として構成される。各配線１０３１ａおよび１０３１ｂは、各格子点にビアホール１０２１が設けられ、このビアホール１０２１を介して画素１０と接続される。

　ＤＡＣ５ａは、第１の参照信号（ＲＡＭＰ（Ａ）とする）を生成し、各ドライバ１０２０を介して配線１０３１ａに供給する。第１の参照信号は、配線１０３１ａを介して、配線１０３１ａに接続される各画素１０に供給される。同様に、ＤＡＣ５ｂは、第２の参照信号（ＲＡＭＰ（Ｂ）とする）を生成し、各ドライバ１０２０を介して配線１０３１ｂに供給する。第２の参照信号は、配線１０３１ｂを介して、配線１０３１ｂに接続される各画素１０に供給される。

　なお、図５Ａを用いて説明した、画素１０において、画素回路１１と、ＡＤＣ１２の一部と、が第１の半導体チップ１００１上に配置され、他の部分が第２の半導体チップ１００２上に配置される場合、各配線１０３１ａおよび１０３１ｂは、第１の半導体チップ１００１上に設けると、好ましい。一方、図５Ｂを用いて説明した、画素１０において、画素回路１１が第１の半導体チップ１００１上に配置され、他の部分が第２の半導体チップ１００２上に配置される場合、各配線１０３１ａおよび１０３１ｂは、第２の半導体チップ１００２上に設けると、好ましい。

（第１の実施形態に係る参照信号について）
　上述したように、第１の実施形態では、複数の参照信号を、画素領域１０１０に含まれる各画素１０に対して分散させて供給している。これにより、画素領域１０１０に含まれる各画素１０が画素内ＡＤＣの構成を有する場合に、画素領域１０１０に含まれる各画素１０における、コンパレータ出力の一斉反転を回避することが可能となる。

　次に、第１の実施形態に係る参照信号について説明する。第１の実施形態では、ＤＡＣ５ａにより生成される第１の参照信号に対してオフセットを与えた信号を、ＤＡＣ５ｂにより第２の参照信号として生成する。図１１および図１２を用いて、参照信号に与えるオフセットについて説明する。

　図１１は、第１の実施形態に係る第１のオフセットについて説明するための図である。第１のオフセットは、ＤＡＣ５ａおよび５ｂが生成する第１の参照信号（ＲＡＭＰ（Ａ））および第２の参照信号（ＲＡＭＰ（Ｂ））のリセットレベルに対してオフセット電圧Ｖ_ofstを与える。このオフセット電圧Ｖ_ofstにより、同一のＦＤ電圧に対して、第１の参照信号から見たＦＤ電圧ＦＤ＿Ａと、第２の参照信号から見たＦＤ電圧ＦＤ＿Ｂとを、オフセット電圧Ｖ_ofstに相当する分だけ、相対的に異ならせることができる。

　図１１の例では、ＦＤ電圧のリセットレベルの検出を行う前に、第２の参照信号のリセットレベルを、第１の参照信号のリセットレベルに対してオフセット電圧Ｖ_ofstを加算した電圧に設定している。

　図１１の例では、第１の参照信号の第１のスロープ１０４０ａおよび第２のスロープ１０４１ａと、第２の参照信号の第１のスロープ１０４０ｂおよび第２のスロープ１０４１ｂと、が同一となっている。一方、上述したように、第１の参照信号から見たＦＤ電圧ＦＤ＿Ａと、第２の参照信号から見たＦＤ電圧ＦＤ＿Ｂと、がオフセット電圧Ｖ_ofstの分だけ異なる。そのため、図１１の左下に拡大して示されるように、第１の参照信号におけるＦＤ電圧ＦＤ＿Ａに対するコンパレータの反転タイミングと、第２の参照信号におけるＦＤ電圧ＦＤ＿Ｂに対するコンパレータの反転タイミングと、にオフセット電圧Ｖ_ofstに対応する時間差Δｔが生じる。したがって、画素アレイ部１におけるコンパレータ出力の一斉反転を回避できる。

　なお、この場合、ＤＡＣ５ａが生成する第１の参照信号は、当該第１の参照信号に対してオフセット電圧Ｖ_ofst＝０を与えた信号であると考えることができる。

　図１２は、第１の実施形態に係る第２のオフセットについて説明するための図である。第２のオフセットは、ＤＡＣ５ａが生成する第１の参照信号（ＲＡＭＰ（Ａ））に対する時間方向のオフセットである。図１２に示されるように、ＤＡＣ５ａは、第１のスロープ１０４０ａおよび第２のスロープ１０４１ａを含む第１の参照信号（ＲＡＭＰ（Ａ））を生成する。これに対して、ＤＡＣ５ｂは、当該第１の参照信号に対してオフセット時間ｔ_ofstを与えた信号を、第２の参照信号（ＲＡＭＰ（Ｂ））として生成する。

　図１２の例では、第２の参照信号の第１のスロープ１０４０ｂおよび第２のスロープ１０４１ｂは、それぞれ、第１の参照信号の第１のスロープ１０４０ａおよび第２のスロープ１０４１ａに対して、オフセット時間ｔ_ofstだけタイミングがシフトしている。そのため、図１２の左下に拡大して示されるように、第１の参照信号の第１のスロープ１０４０ａに対して第２の参照信号の第１のスロープ１０４０ｂが時間方向にシフトしているために、同一の電圧ＦＤに対して第１のスロープ１０４０ａおよび１０４０ｂが交差するタイミングに、オフセット時間ｔ_ofstの差分が生じる。したがって、各画素１０において画素回路１１からＡＤＣ１２に供給されるＦＤ１０１の電圧ＦＤが等しい場合であっても、第１の参照信号が供給される各画素１０と、第２の参照信号が供給される各画素１０と、において、コンパレータの反転タイミングにオフセット時間ｔ_ofstの差が生じる。したがって、画素アレイ部１におけるコンパレータ出力の一斉反転を回避できる。

　なお、この場合、ＤＡＣ５ａが生成する第１の参照信号は、当該第１の参照信号に対してゼロ時間のオフセット時間ｔ_ofstを与えた信号であると考えることができる。

（第１の実施形態の第１の変形例）
　次に、第１の実施形態の第１の変形例について説明する。上述した第１の実施形態では、図１０に示したように、ＤＡＣ５ａおよび５ｂを画素領域１０１０の１つの辺の側に纏めて設けられているが、これはこの例に限定されない。第１の実施形態の第１の変形例では、画素領域１０１０の対向する辺の一方にＤＡＣ５ａを設け、他方にＤＡＣ５ｂを設ける。

　図１３は、第１の実施形態の第１の変形例に係る撮像装置の一例の構成を示す図である。なお、図１３では、上述した図１０と同様に、図１に示した撮像装置１０００の構成において、第１の実施形態の第１の変形例に関わりの深い、画素アレイ部１およびＤＡＣ５（図１０の例ではＤＡＣ５ａおよび５ｂ）を抜き出して示し、他の部分を省略している。

　図１３において、撮像装置１０００ｂは、それぞれ参照信号の生成、出力を行う、２つのＤＡＣ５ａおよび５ｂを含む。図１３の例では、ＤＡＣ５ａが画素領域１０１０の１つの辺の側に設けられている。一方、ＤＡＣ５ｂは、ＤＡＣ５ａと画素領域１０１０を挟んで対向する側の変に設けられている。ＤＡＣ５ａの出力は、ドライバ１０２０を介して、画素領域１０１０の一方の辺から、画素領域１０１０上に設けられた配線１０３１ａに接続される。また、ＤＡＣ５ｂの出力は、ドライバ１０２０を介して、画素領域１０１０の、上述のＤＡＣ５ａが設けられる辺に対して画素領域１０１０を挟んで対向する辺から、画素領域１０１０上に設けられた配線１０３１ｂに接続される。

　ＤＡＣ５ａが生成する第１の参照信号（ＲＡＭＰ（Ａ））と、ＤＡＣ５ｂが生成する第２の参照信号（ＲＡＭＰ（Ｂ））は、第１の実施形態で説明した第１のオフセット（オフセット電圧Ｖ_ofst）および第２のオフセット（オフセット時間ｔ_ofst）の何れも適用することができる。

　この第１の実施形態の第１の変形例においても、上述した第１の実施形態と同様に、第１の参照信号が供給される画素１０と、第２の参照信号が供給される画素１０とで、それぞれ対応する画素回路１１からＡＤＣ１２に供給されるＦＤ１０１の電圧が等しい場合であっても、各画素１０におけるコンパレータの反転タイミングを異ならせることができる。

　また、半導体チップ上のレイアウトの制限で、図１０によるＤＡＣ５ａおよび５ｂの配置、あるいは、図１３によりＤＡＣ５ａおよび５ｂの配置の何れかを選択した場合であっても、同様な効果を得ることが可能である。

（第１の実施形態の第２の変形例）
　次に、第１の実施形態の第２の変形例について説明する。第１の実施形態の第２の変形例は、画素アレイ部１に含まれる各画素１０に対してカラーフィルタが設けられている場合の例である。

　第１の実施形態の第２の変形例では、この場合において、複数の画素１０のうち、同一の波長成分を通過するカラーフィルタが設けられた各画素１０に対して、それぞれ異なる参照信号を供給する複数の配線のうち、１つの配線を共通して接続する。このように、同一の波長成分を通過するカラーフィルタが設けられた各画素１０に対して共通の配線により参照信号を供給することで、同一の波長成分の画素信号に対する参照信号におけるオフセットによる影響を回避することが可能である。なお、以下では、特に記載の無い限り、「同一の波長成分」を「同色」のように記述する。

　図１４は、第１の実施形態の第２の変形例による配線の第１の例を示す図である。図１４の例では、各画素１０に対して、ベイヤ（Ｂａｙｅｒ）配列に従い、２画素×２画素を単位として、Ｒ（赤）色、Ｇ（緑）色およびＢ（青）色のカラーフィルタが設けられている。図１４の例では、２画素×２画素の４個の画素１０に対して、それぞれ１つのＲ色およびＢ色のカラーフィルタと、２つのＧ色のカラーフィルタと、が同色のカラーフィルタが隣接しないように設けられる。図１４では、Ｒ色、Ｇ色およびＢ色のカラーフィルタが設けられた画素１０を、それぞれ、画素１０Ｒ、画素１０Ｇおよび画素１０Ｂとして示している。

　図１４の例では、例えば第１の参照信号（ＲＡＭＰ（Ａ））が供給される配線１０３１ａが、各画素１０Ｇに接続される。一方、第２の参照信号（ＲＡＭＰ（Ｂ））が供給される配線１０３１ｂが、各画素１０Ｒおよび１０Ｂにそれぞれ接続される。この場合、Ｒ色、Ｇ色およびＢ色の３色のカラーフィルタに対して２系統の参照信号を適用する。そのため、知覚上、より感度の高いＧ色のカラーフィルタが設けられた画素１０Ｇに対して第１の参照信号を供給する。また、Ｇ色に対して感度の低いＲ色およびＢ色のカラーフィルタが設けられた画素１０Ｒおよび１０Ｂに対して、第２の参照信号を共通して供給している。

　図１５は、第１の実施形態の第２の変形例による配線の第２の例を示す図である。第２の例は、Ｒ色、Ｇ色およびＢ色の各カラーフィルタが、ベイヤ配列と異なる配列で、各画素１０に対して設けられた場合の配線例である。図１５の例では、Ｒ色、Ｇ色およびＢ色の各カラーフィルタが、ベイヤ配列の各画素を、２画素×２画素からなる４画素に分割した配列で、各画素１０に設けられている。このカラーフィルタ配列を、４分割ベイヤ型ＲＧＢ配列と呼ぶ。

　この４分割ベイヤ型ＲＧＢ配列においても、図１４を用いて説明したベイヤ型配列の場合と同様に、例えば第１の参照信号（ＲＡＭＰ（Ａ））が供給される配線１０３１ａが、各画素１０Ｇに接続される。一方、第２の参照信号（ＲＡＭＰ（Ｂ））が供給される配線１０３１ｂが、各画素１０Ｒおよび１０Ｂにそれぞれ接続される。４分割ベイヤ型ＲＧＢ配列では、２画素×２画素の配列で隣接する４つの画素１０に対して、同一色のカラーフィルタが設けられている。そのため、各配線１０３１ａおよび１０３１ｂは、この２画素×２画素の配列で隣接する４つの画素１０を単位として接続される。

　図１６は、第１の実施形態の第２の変形例による配線の第３の例を示す図である。第３の例は、３系統以上の参照信号が、それぞれ異なる配線により供給される例である。図１６の例では、各画素１０に設けるカラーフィルタとして、Ｒ色、Ｇ色およびＢ色のカラーフィルタに加えて、Ｗ（白）色のカラーフィルタを設ける例である。図１６では、Ｗ色のカラーフィルタが設けられた画素１０を画素１０Ｗとして示している。Ｗ（白）色のカラーフィルタは、例えば可視光領域の全波長を所定以上の透過率で透過するカラーフィルタである。Ｗ色のカラーフィルタは、可視光領域の全波長に加え、近赤外領域など可視光領域外の波長を所定以上の透過率で透過するフィルタを用いることもできる。これに限らず、Ｗ色の画素１０Ｗは、カラーフィルタを設けない構成でもよい。これらＲ色、Ｇ色、Ｂ色およびＷ色のカラーフィルタのそれぞれが、２画素×２画素の４個の画素１０それぞれに対して１対１に設けられる。

　図１６の例では、例えばＲ色、Ｇ色、Ｂ色およびＷ色の４色のカラーフィルタに対応して、４系統の参照信号が供給される。例えば、第１および第２の参照信号をそれぞれ生成するＤＡＣ５ａおよび５ｂに加えて、それぞれ例えば第１の参照信号に対してオフセットを与えた第３の参照信号および第４の参照信号を生成する２つのＤＡＣ５を設ける。第２、第３および第４の参照信号は、例えば、第１の参照信号に対してそれぞれ異なるオフセットを与えた信号である。

　図１６において、配線１０３１ａは、各画素１０Ｇに接続される。配線１０３１ｂは、各画素１０Ｗに接続される、配線１０３１ｃは、各画素１０Ｂに接続される。同様に、配線１０３１ｄは、各画素１０Ｒに接続される。ここで、配線１０３１ａおよび１０３１ｂは、画素領域１０１０の１つの辺の側（図１６の例では画素領域１０１０の下側）に設けられたＤＡＣ５ａおよび５ｂ（図示しない）の出力が接続される。また、配線１０３１ｃおよび１０３１ｄは、第３の参照信号および第４の参照信号を生成する２つのＤＡＣ５の出力がそれぞれ接続される。

［第２の実施形態］
　次に、第２の実施形態について説明する。第２の実施形態では、異なるオフセットが与えられた複数の参照信号を、１つのＤＡＣ５により生成、出力する例である。図１７は、第２の実施形態に係る撮像装置の一例の構成を示す図である。なお、図１７では、図１に示した撮像装置１０００の構成において、第１の実施形態に関わりの深い、画素アレイ部１およびＤＡＣ５（図１７の例ではＤＡＣ５ｃ）を抜き出して示し、他の部分を省略している。

　図１７において、第２の実施形態に係る撮像装置１０００ｃは、異なるオフセットが与えられた第１の参照信号（ＲＡＭＰ（Ａ））および第２の参照信号（ＲＡＭＰ（Ｂ））を生成し、それぞれ同時に出力可能なＤＡＣ５ｃを含む。ＤＡＣ５ｃの第１の参照信号の出力は、各ドライバ１０２０を介して配線１０３１ａに接続される。また、ＤＡＣ５ｃの第２の参照信号の出力は、第１の参照信号とは異なる各ドライバ１０２０を介して配線１０３１ｂに接続される。

　なお、図１７において、各画素１０に対する配線１０３１ａおよび１０３１ｂの接続は、例えば上述した図１０と同一なので、ここでの説明を省略する。

（第１および第２の参照信号を生成、出力可能な回路の例）
　図１８～図２０は、第２の実施形態に適用可能な、第１および第２の参照信号を生成、出力可能な回路の例を示す回路図である。なお、図１８～図２０に示すＤＡＣ５ｃ（ａ）、５ｃ（ｂ）および５ｃ（ｄ）は、それぞれ、参照信号に対してオフセット電圧Ｖ_ofstを与える場合の例を示している。

　図１８は、第２の実施形態に適用可能な、第１および第２の参照信号を生成、出力可能な回路の第１の例を示す回路図である。図１８において、ＤＡＣ５ｃ（ａ）は、大まかには、１つの基準電流生成部と、並列接続され、それぞれ第１の参照信号（ＲＡＭＰ（Ａ））および第２の参照信号（ＲＡＭＰ（Ｂ））を出力する２つのＤＡＣと、を含む。各ＤＡＣは、ＲＡＭＰ生成部と、オフセット生成部と、を含み、オフセット生成部の後段に、出力部を含む。

　基準電流生成部は、ＮチャネルのＭＯＳトランジスタであるトランジスタ２０１と、差動増幅器２００と、抵抗２０２と、を含む。差動増幅器２００の正極入力端に対して、定電圧源としての図示されないＢＧＲ(Bandgap　reference)回路により生成された、一定電圧の電圧Ｖ_BGRが入力される。差動増幅器２００の出力は、トランジスタ２０１のゲートに入力される。トランジスタ２０１のソースは、抵抗２０２を介して接地電位に接続されると共に、差動増幅器２００の負極入力端に接続される。

　このような構成において、差動増幅器２００は、トランジスタ２０１のドレインが負極入力端（－）に接続されることで形成される負帰還により、抵抗２０２の両端の電位がＢＧＲ回路から出力される電圧Ｖ_BGRと一致するように制御する。抵抗２０２に流れる電流は、定電流であり、これを基準電流Ｉｒｅｆとして用いる。

　トランジスタ２０１のドレインは、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１０ａを複製元とし、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ２１０ｂおよび２１０ｃを複製先としたカレントミラー回路の、電流の複製元であるトランジスタ２１０ａのドレインに接続される。基準電流Ｉｒｅｆは、このカレントミラー回路により複製される。このカレントミラー回路の複製先であるトランジスタ２１０ｂのドレインが、ＮチャネルのＭＯＳトランジスタであるトランジスタ２１５ａのドレインに接続される。

　トランジスタ２１５ａを複製元として、それぞれＮチャネルのＭＯＳトランジスタであるトランジスタ２１５ｂおよび２１５ｃ、ならびに、トランジスタ２１５ｂ’および２１５ｃ’をそれぞれ複製先とするカレントミラー回路が構成される。

　ここで、トランジスタ２１５ｂおよび２１５ｃにより基準電流Ｉｒｅｆが複製された電流は、図１８の上側に示される、第１の参照信号（ＲＡＭＰ（Ａ））を生成するための回路で用いられる電流となる。一方、トランジスタ２１５ｂ’および２１５ｃ’により基準電流Ｉｒｅｆが複製された電流は、図１８の下側に示される、第２の参照信号（ＲＡＭＰ（Ｂ））を生成するための回路で用いられる電流となる。

　まず、図１８の上側に示される、第１の参照信号（ＲＡＭＰ（Ａ））を生成するための回路について説明する。トランジスタ２１５ｂにより基準電流Ｉｒｅｆが複製された電流は、上側のＲＡＭＰ生成部に含まれる、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ２１１ａおよび２１１ｂによるカレントミラー回路に供給される。

　なお、トランジスタ２１５ｂは、並列接続される所定数のＮチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。

　ここで、第１の参照信号（ＲＡＭＰ（Ａ））に係る構成におけるＲＡＭＰ生成部に含まれるトランジスタ２１１ｂは、例えば参照信号（ＲＡＭＰ（Ａ））により比較される階調に応じた数の、並列接続されるＰチャネルのＭＯＳトランジスタを含む。外部、例えば全体制御部７による制御に従い、トランジスタ２１１ｂに含まれる各トランジスタのうちオン状態にするトランジスタの数を、クロック信号に従い順次減少、あるいは、増加させていくことで、時間に従い階段状に変化する電流を作り出せる。この電流を、後述するように、例えば抵抗２１８で電圧に変換して、ＰチャネルのＭＯＳトランジスタである、ソースフォロワ接続されるトランジスタ２１７を介して出力することで、時間に従い階段状に電圧が変化する参照信号を生成できる。

　一方、トランジスタ２１０ｃのドレインがＮチャネルのＭＯＳトランジスタであるトランジスタ２１６ａのドレインに接続される。トランジスタ２１６ａを複製元とし、それぞれＮチャネルのＭＯＳトランジスタであるトランジスタ２１６ｂおよび２１６ｃを複製先とするカレントミラー回路が構成される。

　トランジスタ２１６ｂのドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１２ａのドレインに接続される。トランジスタ２１２ａを複製元とし、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ２１２ｂおよび２１２ｃを複製先とするカレントミラー回路が構成される。これら、トランジスタ２１２ａと、トランジスタ２１２ｂおよび２１２ｃと、によるカレントミラー回路を含んで、第１の参照信号（ＲＡＭＰ（Ａ））に係る構成におけるオフセット生成部が構成される。

　トランジスタ２１５ｃのドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１３ａのドレインに接続される。トランジスタ２１３ａを複製元とし、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１３ｂを複製先とするカレントミラー回路が構成される。トランジスタ２１３ｂのドレインは、終端抵抗である抵抗２１８の一端に接続される。抵抗２１８の他端は、接地電圧に接続される。

　第１の参照信号（ＲＡＭＰ（Ａ））に係る構成におけるＲＡＭＰ生成部の出力、すなわち、トランジスタ２１１ｂのドレインが、第１の参照信号（ＲＡＭＰ（Ａ））に係る構成におけるオフセット生成部に含まれる、それぞれカレントミラー回路の複製先であるトランジスタ２１２ｂおよび２１２ｃのドレインと接続される。これにより、第１の参照信号（ＲＡＭＰ（Ａ））に係る構成におけるＲＡＭＰ生成部の出力に対して、電流によりオフセットを与えることができる。

　ここで、トランジスタ２１２ｂおよび２１２ｃは、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。トランジスタ２１２ｂおよび２１２ｃそれぞれに含まれる所定数のトランジスタのうちオン状態とするトランジスタの数を制御することで、オフセット量、オフセットの有無を制御することが可能である。

　トランジスタ２１１ｂのドレインは、さらに、トランジスタ２１３ｂのドレインと、抵抗２１８と、が接続される接続点に接続される。当該接続点は、さらに、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１７のゲートに接続される。すなわち、抵抗２１８に流れる電流が抵抗２１８により電圧に変換され、この変換された電圧が、トランジスタ２１７のゲートに入力される。

　一方、トランジスタ２１６ｃのドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１４ａのドレインに接続される。トランジスタ２１４ａを複製元とし、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１４ｂを複製先とするカレントミラー回路が構成される。トランジスタ２１７は、ソースがこのカレントミラー回路におけるトランジスタ２１４ｂのドレインに接続され、このカレントミラー回路を電流源とするソースフォロワを構成する。トランジスタ２１７のソースから、出力電圧が取り出される。この出力電圧が、第１の参照信号（ＲＡＭＰ（Ａ））となる。

　なお、トランジスタ２１４ｂは、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。これにより、トランジスタ２１７によるソースフォロワのゲインを調整できる。

　なお、上述した第１の参照信号（ＲＡＭＰ（Ａ））を生成するための構成は、参照信号を生成するための一般的なＤＡＣと略同様の構成となっている。

　次に、図１８の下側に示される、第２の参照信号（ＲＡＭＰ（Ｂ））を生成するための回路について説明する。この回路は、上述した、図１８の上側に示される第１の参照信号（ＲＡＭＰ（Ａ））を生成するための回路と、略同一の構成となる。

　すなわち、トランジスタ２１５ｂ’により基準電流Ｉｒｅｆが複製された電流は、第２の参照信号（ＲＡＭＰ（Ｂ））に係る構成におけるＲＡＭＰ生成部に含まれる、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ２１１ａ’および２１１ｂ’によるカレントミラー回路に供給される。

　なお、トランジスタ２１５ｂ’は、並列接続される所定数のＮチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。

　第２の参照信号（ＲＡＭＰ（Ｂ））に係る構成におけるＲＡＭＰ生成部に含まれるトランジスタ２１１ｂ’は、上述したトランジスタ２１１ｂと同様に、例えば参照信号（ＲＡＭＰ（Ａ））により比較される階調に応じた数の、並列接続されるＰチャネルのＭＯＳトランジスタを含む。制御に従い、トランジスタ２１１ｂに含まれる各トランジスタのうちオン状態にするトランジスタの数を、クロック信号に従い順次減少、あるいは、増加させていくことで、時間に従い階段状に変化する電流を作り出せる。この電流を、後述するように、例えば抵抗２１８’で電圧に変換して、ＰチャネルのＭＯＳトランジスタである、ソースフォロワ接続されるトランジスタ２１７’を介して出力することで、時間に従い階段状に電圧が変化する、第２の参照信号（ＲＡＭＰ（Ｂ））を生成できる。

　一方、トランジスタ２１０ｃ’のドレインがＮチャネルのＭＯＳトランジスタであるトランジスタ２１６ａ’のドレインに接続される。トランジスタ２１６ａ’を複製元とし、それぞれＮチャネルのＭＯＳトランジスタであるトランジスタ２１６ｂ’および２１６ｃ’を複製先とするカレントミラー回路が構成される。

　トランジスタ２１６ｂ’のドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１２ａ’のドレインに接続される。トランジスタ２１２ａ’を複製元とし、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ２１２ｂ’および２１２ｃ’を複製先とするカレントミラー回路が構成される。

　トランジスタ２１５ｃ’のドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１３ａ’のドレインに接続される。トランジスタ２１３ａ’を複製元とし、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１３ｂ’を複製先とするカレントミラー回路が構成される。トランジスタ２１３ｂ’のドレインは、終端抵抗である抵抗２１８の一端に接続される。抵抗２１８の他端は、接地電圧に接続される。

　第２の参照信号（ＲＡＭＰ（Ｂ））に係る構成におけるＲＡＭＰ生成部の出力、すなわち、トランジスタ２１１ｂのドレインが、第２の参照信号（ＲＡＭＰ（Ｂ））に係る構成におけるオフセット生成部に含まれる、それぞれカレントミラー回路の複製先であるトランジスタ２１２ｂ’および２１２ｃ’のドレインと接続される。これにより、第２の参照信号（ＲＡＭＰ（Ｂ））に係る構成におけるＲＡＭＰ生成部の出力に対して、電流によりオフセットを与えることができる。

　ここで、トランジスタ２１２ｂ’および２１２ｃ’は、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。トランジスタ２１２ｂ’および２１２ｃ’それぞれに含まれる所定数のトランジスタのうちオン状態とするトランジスタの数を制御することで、オフセット量、オフセットの有無を制御することが可能である。

　トランジスタ２１１ｂ’のドレインは、さらに、トランジスタ２１３ｂ’のドレインと、抵抗２１８’と、が接続される接続点に接続される。当該接続点は、さらに、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１７’のゲートに接続される。すなわち、抵抗２１８’に流れる電流が抵抗２１８’により電圧に変換され、この変換された電圧が、トランジスタ２１７’のゲートに入力される。

　一方、トランジスタ２１６ｃ’のドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１４ａ’のドレインに接続される。トランジスタ２１４ａ’を複製元とし、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１４ｂ’を複製先とするカレントミラー回路が構成される。トランジスタ２１７’は、ソースがこのカレントミラー回路におけるトランジスタ２１４ｂ’のドレインに接続され、このカレントミラー回路を電流源とするソースフォロワを構成する。トランジスタ２１７’のソースから、出力電圧が取り出される。この出力電圧が、第２の参照信号（ＲＡＭＰ（Ｂ））となる。

　なお、トランジスタ２１４ｂ’は、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。これにより、トランジスタ２１７’によるソースフォロワのゲインを調整できる。

　この図１８に示す第１の例は、基準電流生成部以降の構成を並列して持つため、制御の自由度が高い。

　図１９は、第２の実施形態に適用可能な、第１および第２の参照信号を生成、出力可能な回路の第２の例を示す回路図である。この第２の例におけるＤＡＣ５ｃ（ｂ）は、上述した第１の例おけるＤＡＣ５ｃ（ａ）に対して、基準電流生成部と、ＲＡＭＰ生成部と、を共通化した例である。なお、図１９において、基準電流生成部およびＲＡＭＰ生成部の構成は、上述した図１８における基準電流生成部およびＲＡＭＰ生成部の構成と同様であるので、ここでの説明を省略する。

　基準電流生成部により生成された基準電流Ｉｒｅｆを複製する、トランジスタ２１０ａおよび２１０ｂによるカレントミラー回路において、トランジスタ２１０ｂのドレインがＮチャネルのＭＯＳトランジスタであるトランジスタ２１５ａのドレインに接続される。トランジスタ２１５ａを複製元として、それぞれＮチャネルのＭＯＳトランジスタであるトランジスタ２１５ｂおよび２１５ｃ、ならびに、トランジスタ２１５ｂ’および２１５ｃ’をそれぞれ複製先とするカレントミラー回路が構成される。

　基準電流生成部におけるトランジスタ２１０ａを複製元とするカレントミラー回路を構成する、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１０ｃのドレインが、ＮチャネルのＭＯＳトランジスタであるトランジスタ２１６ａのドレインに接続される。トランジスタ２１６ａを複製元とし、それぞれＮチャネルのＭＯＳトランジスタであるトランジスタ２１６ｂおよび２１６ｃを複製先とするカレントミラー回路が構成される。

　トランジスタ２１６ｂのドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１２ａのドレインに接続される。トランジスタ２１２ａを複製元とし、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ２１２ｂおよび２１２ｃを複製先とするカレントミラー回路が構成される。

　ＲＡＭＰ生成部の出力、すなわち、トランジスタ２１１ｂのドレインが、それぞれカレントミラー回路の複製先であるトランジスタ２１２ｂおよび２１２ｃのドレインと接続される。さらに、トランジスタ２１１ｂのドレインが、それぞれＮチャネルのＭＯＳトランジスタである、トランジスタ２３０ａおよび２３０ａ’それぞれのドレインに接続される。

　トランジスタ２３０ａを複製元とし、ＮチャネルのＭＯＳトランジスタであるトランジスタ２３０ｂを複製先とするカレントミラー回路が構成される。このトランジスタ２３０ａ’および２３０ｂ’によるカレントミラー回路で複製されたＲＡＭＰ生成部の出力に基づき、第１の参照信号（ＲＡＭＰ（Ａ））が生成される。

　同様に、トランジスタ２３０ａ’を複製元とし、ＮチャネルのＭＯＳトランジスタであるトランジスタ２３０ｂ’を複製先とするカレントミラー回路が構成される。このトランジスタ２３０ａ’および２３０ｂ’によるカレントミラー回路で複製されたＲＡＭＰ生成部の出力に基づき、第２の参照信号（ＲＡＭＰ（Ｂ））が生成される。

　トランジスタ２３０ｂのドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２３１ａのドレインに接続される。トランジスタ２３１ａを複製元とし、ＰチャネルのＭＯＳトランジスタであるトランジスタ２３１ｂを複製先とするカレントミラー回路が構成される。

　ここで、トランジスタ２１２ｂおよび２１２ｃは、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。

　トランジスタ２３１ｂのドレインが、トランジスタ２１３ｂのドレインと、終端抵抗である抵抗２１８の一端と、が接続される接続点に接続される。抵抗２１８の他端は、接地電位に接続される。当該接続点は、さらに、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１７のゲートに接続される。すなわち、抵抗２１８に流れる電流が電圧に変換され、変換された電圧がトランジスタ２１７のゲートに供給される。

　一方、トランジスタ２１６ｃのドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１４ａのドレインに接続される。トランジスタ２１４ａを複製元とし、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ２１４ｂおよび２１４ｂ’を複製先とするカレントミラー回路が構成される。トランジスタ２１７は、ソースがこのカレントミラー回路におけるトランジスタ２１４ｂのドレインに接続され、このカレントミラー回路を電流源とするソースフォロワを構成する。トランジスタ２１４ｂは、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。これにより、トランジスタ２１７によるソースフォロワのゲインを調整できる。トランジスタ２１７のソースから、出力電圧が取り出される。この出力電圧が、第１の参照信号（ＲＡＭＰ（Ａ））となる。

　一方、トランジスタ２３０ｂ’のドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２３１ａ’のドレインに接続される。トランジスタ２３１ａ’を複製元とし、ＰチャネルのＭＯＳトランジスタであるトランジスタ２３１ｂ’を複製先とするカレントミラー回路が構成される。

　トランジスタ２３１ｂ’のドレインが、トランジスタ２１３ｂ’のドレインと、終端抵抗である抵抗２１８’の一端と、が接続される接続点に接続される。抵抗２１８’の他端は、接地電位に接続される。当該接続点は、さらに、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１７’のゲートに接続される。すなわち、抵抗２１８’に流れる電流が電圧に変換され、変換された電圧がトランジスタ２１７’のゲートに供給される。

　トランジスタ２１７’は、ソースがトランジスタ２１４ａを複製元とするカレントミラー回路における、複製先のトランジスタ２１４ｂ’のドレインに接続され、トランジスタ２１４ａおよび２１４ｂ’によるカレントミラー回路を電流源とするソースフォロワを構成する。トランジスタ２１４ｂ’は、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。これにより、トランジスタ２１７’によるソースフォロワのゲインを調整できる。トランジスタ２１７’のソースから、出力電圧が取り出される。この出力電圧が、第２の参照信号（ＲＡＭＰ（Ｂ））となる。

　上述の構成において、ＲＡＭＰ生成部の出力が供給される先の、トランジスタ２３１ｂおよび２３１ｂ’は、それぞれ、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。

　トランジスタ２３１ｂに含まれる所定数のトランジスタのうちオン状態とするトランジスタの数と、トランジスタ２３１ｂ’に含まれる所定数のトランジスタのうちオン状態とするトランジスタの数と、を独立して制御することができる。これにより、第１の参照信号（ＲＡＭＰ（Ａ））と、第２の参照信号（ＲＡＭＰ（Ｂ））との、オフセット量、オフセットの有無を、独立して制御することが可能である。

　この図１９に示す第２の例は、図１８に示した第１の例による構成と比較して、少ない素子数で構成可能である。

　図２０は、第２の実施形態に適用可能な、第１および第２の参照信号を生成、出力可能な回路の第３の例を示す回路図である。この第３の例におけるＤＡＣ５ｃ（ｃ）は、ＲＡＭＰ生成部の出力を、当該出力を電圧に変換する変換部において２系統に分け、ＲＡＭＰ生成部の出力が変換された各電圧に対してオフセット電圧を与えて、第１の参照信号（ＲＡＭＰ（Ａ））と、第２の参照信号（ＲＡＭＰ（Ｂ））と、を出力する。

　なお、図２０において、基準電流生成部およびＲＡＭＰ生成部の構成は、上述した図１８における基準電流生成部およびＲＡＭＰ生成部の構成と同様であるので、ここでの説明を省略する。

　基準電流生成部により生成された基準電流Ｉｒｅｆを複製する、トランジスタ２１０ａおよび２１０ｂによるカレントミラー回路において、トランジスタ２１０ｂのドレインがＮチャネルのＭＯＳトランジスタであるトランジスタ２１５ａのドレインに接続される。トランジスタ２１５ａを複製元として、それぞれＮチャネルのＭＯＳトランジスタであるトランジスタ２１５ｂおよび２１５ｃをそれぞれ複製先とするカレントミラー回路が構成される。

　基準電流生成部におけるトランジスタ２１０ａを複製元とするカレントミラー回路を構成する、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１０ｃのドレインが、ＮチャネルのＭＯＳトランジスタであるトランジスタ２１６ａのドレインに接続される。トランジスタ２１６ａを複製元とし、それぞれＮチャネルのＭＯＳトランジスタであるトランジスタ２１６ｂを複製先とするカレントミラー回路が構成される。

　トランジスタ２１６ｂのドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１４ａのドレインに接続される。トランジスタ２１４ａを複製元とし、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ２１４ｂおよび２１４ｂ’を複製先とするカレントミラー回路が構成される。トランジスタ２１４ｂのドレインがトランジスタ２１７のソースに接続される。また、トランジスタ２１４ｂ’のドレインがトランジスタ２１７’のソースに接続される。

　なお、トランジスタ２１４ｂおよび２１４ｂ’は、それぞれ、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。

　トランジスタ２１５ｃのドレインが、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１２ａのドレインに接続される。トランジスタ２１２ａを複製元とし、それぞれＰチャネルのＭＯＳトランジスタであるトランジスタ２１２ｂ、２１２ｃおよび２１２ｃ’を複製先とするカレントミラー回路が構成される。トランジスタ２１２ｂのドレインは、終端抵抗である抵抗２１８の一端に接続される。抵抗２１８の他端は、接地電圧に接続される。

　トランジスタ２１２ｂと抵抗２１８とが接続される接続点に、ＲＡＭＰ生成部の出力、すなわち、トランジスタ２１１ｂのドレインが接続される。当該接続点に、さらに、第１の参照信号（ＲＡＭＰ（Ａ））に係るキャパシタ２４５の一端と、ＰチャネルのＭＯＳトランジスタであるトランジスタ２４４のドレインとが接続される。トランジスタ２４４のソースは、キャパシタ２４５の他端に接続される。当該接続点に、さらにまた、第２の参照信号（ＲＡＭＰ（Ｂ））に係るキャパシタ２４５’の一端と、ＰチャネルのＭＯＳトランジスタであるトランジスタ２４４’のドレインとが接続される。トランジスタ２４４’のソースは、キャパシタ２４５’の他端に接続される。

　トランジスタ２１２ｃのドレインが抵抗２４１の一端に接続され、抵抗２４１の他端が接地電圧に接続される。トランジスタ２１２ｃのドレインと抵抗２４１とが接続される接続点に、キャパシタ２４６の一端が接続される。キャパシタ２４５の他端とトランジスタ２４４のソースとの接続点に、キャパシタ２４６の他端が接続される。当該接続点に、さらに、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１７のゲートが接続される。

　ここで、キャパシタ２４５および２４６は、それぞれの一端に供給される電圧を加算（または減算）し、加算された電圧を、キャパシタ２４５および２４６の各他端が接続される接続点から取り出す加算器を構成する。トランジスタ２１７のゲートには、ＲＡＭＰ生成部の出力が抵抗２１８により変換された電圧と、トランジスタ２１２ｃと抵抗２４１とが接続される接続点から取り出された電圧と、をこの加算器で加算した電圧が入力される。なお、キャパシタ２４５は、一端にドレイン、他端にソースが接続されるトランジスタ２４４をオン状態に制御することで、リフレッシュされる。

　トランジスタ２１７は、ソースが、トランジスタ２１４ａを複製元とし、トランジスタ２１４ｂを複製先とするカレントミラー回路におけるトランジスタ２１４ｂのドレインに接続される。トランジスタ２１７は、このカレントミラー回路を電流源とするソースフォロワを構成する。トランジスタ２１４ｂは、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。これにより、トランジスタ２１７によるソースフォロワのゲインを調整できる。

　トランジスタ２１７のソースから、ＲＡＭＰ生成部の出力が抵抗２１８により変換された電圧と、トランジスタ２１２ｃと抵抗２４１とが接続される接続点から取り出された電圧と、が加算された電圧に応じた出力電圧が取り出される。このトランジスタ２１７から取り出された電圧が、第１の参照信号（ＲＡＭＰ（Ａ））となる。

　トランジスタ２１２ｃ’のドレインが抵抗２４１’の一端に接続され、抵抗２４１’の他端が接地電圧に接続される。トランジスタ２１２ｃ’のドレインと抵抗２４１’とが接続される接続点に、キャパシタ２４６’の一端が接続される。キャパシタ２４５’の他端とトランジスタ２４４’のソースとの接続点に、キャパシタ２４６’の他端が接続される。当該接続点に、さらに、ＰチャネルのＭＯＳトランジスタであるトランジスタ２１７’のゲートが接続される。

　上述と同様に、キャパシタ２４５’および２４６’は、それぞれの一端に供給される電圧を加算（または減算）し、加算された電圧を、キャパシタ２４５’および２４６’の各他端が接続される接続点から取り出す加算器を構成する。トランジスタ２１７’のゲートには、ＲＡＭＰ生成部の出力が抵抗２１８’により変換された電圧と、トランジスタ２１２ｃ’と抵抗２４１’とが接続される接続点から取り出された電圧と、をこの加算器で加算した電圧が入力される。なお、キャパシタ２４５’は、一端にドレイン、他端にソースが接続されるトランジスタ２４４’をオン状態に制御することで、リフレッシュされる。

　トランジスタ２１７’は、ソースが、トランジスタ２１４ａを複製元とし、トランジスタ２１４ｂ’を複製先とするカレントミラー回路におけるトランジスタ２１４ｂ’のドレインに接続される。トランジスタ２１７’は、このカレントミラー回路を電流源とするソースフォロワを構成する。トランジスタ２１４ｂ’は、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。これにより、トランジスタ２１７’によるソースフォロワのゲインを調整できる。

　トランジスタ２１７’のソースから、ＲＡＭＰ生成部の出力が抵抗２１８’により変換された電圧と、トランジスタ２１２ｃ’と抵抗２４１’とが接続される接続点から取り出された電圧と、が加算された電圧に応じた出力電圧が取り出される。このトランジスタ２１７’から取り出された電圧が、第２の参照信号（ＲＡＭＰ（Ｂ））となる。

　上述の構成において、ＲＡＭＰ生成部の出力が供給されるトランジスタ２１２ｃおよび２１２ｃ’は、それぞれ、例えば並列接続される所定数のＰチャネルのＭＯＳトランジスタを含み、当該所定数のトランジスタのうちオン状態とするトランジスタの数に従い、複製された電流の電流値を制御できる。これにより、トランジスタ２１２ｃおよび抵抗２４１とが接続される接続点から取り出される電圧、ならびに、トランジスタ２１２ｃ’および抵抗２４１’とが接続される接続点から取り出される電圧も、制御される。

　トランジスタ２１２ｃに含まれる所定数のトランジスタのうちオン状態とするトランジスタの数と、トランジスタ２１２ｃ’に含まれる所定数のトランジスタのうちオン状態とするトランジスタの数と、を独立して制御することができる。これにより、第１の参照信号（ＲＡＭＰ（Ａ））と、第２の参照信号（ＲＡＭＰ（Ｂ））との、オフセット量、オフセットの有無を、独立して制御することが可能である。

［第３の実施形態］
　次に、本開示の第３の実施形態について説明する。第３の実施形態は、上述した第１の実施形態およびその変形例、ならびに、第２の実施形態に係る技術を適用した電子機器の構成例について説明する。図２１は、第３の実施形態に係る電子機器の一例の構成を示すブロック図である。

　図２１において、電子機器３００は、光学系３０１と、撮像装置１０００と、信号処理回路３１０と、記憶媒体３１１と、モニタ３１２と、を備えている。図２２においては、ここで、電子機器３００としては、デジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンなどを適用することができる。

　光学系３０１は、被写体からの像光（入射光）を撮像装置１０００の撮像面上に結像させる。これにより、信号電荷が一定期間、撮像装置１０００内に蓄積される。信号処理回路３１０は、撮像装置１０００から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体３１１に記憶させることができる。また、当該映像信号を、モニタ３１２に出力することもできる。

［第４の実施形態］
　次に、第４の実施形態として、本開示に係る、第１の実施形態およびその変形例、ならびに、第２の実施形態による撮像装置１０００の適用例について説明する。図２２は、上述の第１の実施形態およびその変形例、ならびに、第２の実施形態に係る撮像装置１０００を使用する使用例を示す図である。

　上述した撮像装置１０００は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置。
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置。
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置。
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置。
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置。
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置。
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置。
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置。

［本開示に係る技術のさらなる適用例］
　本開示に係る技術（本技術）は、様々な製品へ適用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。

（体内情報取得システムへの適用例）
　図２３は、本開示に係る技術（本技術）が適用され得る、カプセル型内視鏡を用いた患者の体内情報取得システムの概略的な構成の一例を示すブロック図である。

　体内情報取得システム１０００１は、カプセル型内視鏡１０１００と、外部制御装置１０２００とから構成される。

　カプセル型内視鏡１０１００は、検査時に、患者によって飲み込まれる。カプセル型内視鏡１０１００は、撮像機能および無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置１０２００に順次無線送信する。

　外部制御装置１０２００は、体内情報取得システム１０００１の動作を統括的に制御する。また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信されてくる体内画像についての情報を受信し、受信した体内画像についての情報に基づいて、表示装置（図示しない）に当該体内画像を表示するための画像データを生成する。

　体内情報取得システム１０００１では、このようにして、カプセル型内視鏡１０１００が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した体内画像を随時得ることができる。

　カプセル型内視鏡１０１００と外部制御装置１０２００の構成および機能についてより詳細に説明する。

　カプセル型内視鏡１０１００は、カプセル型の筐体１０１０１を有し、その筐体１０１０１内には、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、給電部１０１１５、電源部１０１１６、および制御部１０１１７が収納されている。

　光源部１０１１１は、例えばＬＥＤ(Light　Emitting　Diode)等の光源から構成され、撮像部１０１１２の撮像視野に対して光を照射する。

　撮像部１０１１２は、撮像素子、および当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。撮像部１０１１２では、撮像素子において、そこに入射した観察光が光電変換され、その観察光に対応する画像信号が生成される。撮像部１０１１２によって生成された画像信号は、画像処理部１０１１３に提供される。

　画像処理部１０１１３は、ＣＰＵやＧＰＵ(Graphics　Processing　Unit)等のプロセッサによって構成され、撮像部１０１１２によって生成された画像信号に対して各種の信号処理を行う。画像処理部１０１１３は、信号処理を施した画像信号を、ＲＡＷデータとして無線通信部１０１１４に提供する。

　無線通信部１０１１４は、画像処理部１０１１３によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ１０１１４Ａを介して外部制御装置１０２００に送信する。また、無線通信部１０１１４は、外部制御装置１０２００から、カプセル型内視鏡１０１００の駆動制御に関する制御信号を、アンテナ１０１１４Ａを介して受信する。無線通信部１０１１４は、外部制御装置１０２００から受信した制御信号を制御部１０１１７に提供する。

　給電部１０１１５は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、および昇圧回路等から構成される。給電部１０１１５では、いわゆる非接触充電の原理を用いて電力が生成される。

　電源部１０１１６は、二次電池によって構成され、給電部１０１１５によって生成された電力を蓄電する。図２７では、図面が煩雑になることを避けるために、電源部１０１１６からの電力の供給先を示す矢印等の図示を省略しているが、電源部１０１１６に蓄電された電力は、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および制御部１０１１７に供給され、これらの駆動に用いられ得る。

　制御部１０１１７は、ＣＰＵ等のプロセッサによって構成され、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および、給電部１０１１５の駆動を、外部制御装置１０２００から送信される制御信号に従って適宜制御する。

　外部制御装置１０２００は、ＣＰＵ、ＧＰＵ等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイクロコンピュータ若しくは制御基板等で構成される。外部制御装置１０２００は、カプセル型内視鏡１０１００の制御部１０１１７に対して制御信号を、アンテナ１０２００Ａを介して送信することにより、カプセル型内視鏡１０１００の動作を制御する。カプセル型内視鏡１０１００では、例えば、外部制御装置１０２００からの制御信号により、光源部１０１１１における観察対象に対する光の照射条件が変更され得る。また、外部制御装置１０２００からの制御信号により、撮像条件（例えば、撮像部１０１１２におけるフレームレート、露出値等）が変更され得る。また、外部制御装置１０２００からの制御信号により、画像処理部１０１１３における処理の内容や、無線通信部１０１１４が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。

　また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、ノイズリダクション処理、手ブレ補正処理等）、拡大処理（電子ズーム処理）等、それぞれ単独で、あるいは、組み合わせて、各種の信号処理を行うことができる。外部制御装置１０２００は、表示装置の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置１０２００は、生成した画像データを記録装置（図示しない）に記録させたり、印刷装置（図示しない）に印刷出力させてもよい。

　以上、本開示に係る技術が適用され得る体内情報取得システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１０１１２に適用され得る。撮像部１０１１２に本開示に係る技術を適用することにより、撮像部１０１１２が平坦な被写体を撮影した場合などにおける瞬時電流を抑制することが可能となり、これにより、カプセル型内視鏡１０１００の小型化が可能となる。

（内視鏡手術システムへの適用例）
　本開示に係る技術は、さらに、内視鏡手術システムに適用されてもよい。図２４は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。

　図２４では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。

　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。

　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。

　カメラヘッド１１１０２の内部には光学系および撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：Camera　Control　Unit）１１２０１に送信される。

　ＣＣＵ１１２０１は、ＣＰＵやＧＰＵ等によって構成され、内視鏡１１１００および表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。

　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。

　光源装置１１２０３は、例えばＬＥＤ(Light　Emitting　Diode)等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。

　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率および焦点距離等）を変更する旨の指示等を入力する。

　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保および術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。

　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度および出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。

　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれおよび白とびのない高ダイナミックレンジの画像を生成することができる。

　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察(Narrow　Band　Imaging)が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光および／又は励起光を供給可能に構成され得る。

　図２５は、図２４に示すカメラヘッド１１１０２およびＣＣＵ１１２０１の機能構成の一例を示すブロック図である。

　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。

　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズおよびフォーカスレンズを含む複数のレンズが組み合わされて構成される。

　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ(Dimensional)表示に対応する右目用および左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。

　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。

　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズおよびフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率および焦点が適宜調整され得る。

　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。

　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率および焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。

　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ(Auto　Exposure)機能、ＡＦ(Auto　Focus)機能およびＡＷＢ(Auto　White　Balance)機能が内視鏡１１１００に搭載されていることになる。

　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。

　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。

　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。

　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。

　制御部１１４１３は、内視鏡１１１００による術部等の撮像、および、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。

　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。

　カメラヘッド１１１０２およびＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。

　ここで、図２５の例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。

　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。撮像部１０４０２に本開示に係る技術を適用することにより、撮像部１０４０２が平坦な被写体を撮影した場合などにおける瞬時電流を抑制することが可能となる。

　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。

（移動体への適用例）
　本開示に係る技術は、さらに、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボットといった各種の移動体に搭載される装置に対して適用されてもよい。

　図２６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、および統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、および車載ネットワークＩ／Ｆ（インタフェース）１２０５３が図示されている。

　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、および、車両の制動力を発生させる制動装置等の制御装置として機能する。

　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット１２０３０は、例えば、受信した画像に対して画像処理を施し、画像処理の結果に基づき物体検出処理や距離検出処理を行う。

　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced　Driver　Assistance　System)の機能実現を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声および画像のうちの少なくとも一方の出力信号を送信する。図２６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２およびインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイおよびヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

　図２７は、撮像部１２０３１の設置位置の例を示す図である。図２７では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４および１２１０５を有する。

　撮像部１２１０１、１２１０２、１２１０３、１２１０４および１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドアおよび車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１および車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１および１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

　なお、図３１には、撮像部１２１０１～１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２および１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２および１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１～１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

　撮像部１２１０１～１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１～１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を基に、撮像範囲１２１１１～１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

　撮像部１２１０１～１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１～１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１が平坦な被写体を撮影した場合などにおける瞬時電流を抑制することが可能となる。

　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

　なお、本技術は以下のような構成も取ることができる。
（１）
　受光した光に応じて光電変換により電荷を発生させる受光素子と、
　前記受光素子から前記電荷を読み出して、該電荷に応じたアナログ信号を出力する画素回路と、
　前記アナログ信号と、電圧が時間に応じて一定の傾斜に従い階段状に変化する参照信号と、を比較した比較結果に基づき該アナログ信号をデジタル信号に変換する変換回路と、
をそれぞれ含む複数の画素と、
　前記参照信号として、前記複数の画素のうち第１の画素に供給するための第１の参照信号と、前記複数の画素のうち該第１の画素と異なる第２の画素に供給するための第２の参照信号と、を生成する生成部と、
　前記生成部と前記第１の画素とを接続する第１の配線と、
　前記生成部と前記第２の画素とを接続する第２の配線と、
を備え、
　前記第１の参照信号が前記第１の配線を介して前記第１の画素に供給され、
　前記第２の参照信号が前記第２の配線を介して前記第２の画素に供給される
撮像装置。
（２）
　前記生成部は、
　前記第１の参照信号に対してオフセットを与えた前記第２の参照信号を生成する
前記（１）に記載の撮像装置。
（３）
　前記生成部は、
　前記第１の参照信号に対して前記傾斜の基準となる基準電圧をシフトさせる前記オフセットを与えた前記第２の参照信号を生成する
前記（２）に記載の撮像装置。
（４）
　前記生成部は、
　前記第１の参照信号に対して前記傾斜を前記時間の方向にシフトさせる前記オフセットを与えた前記第２の参照信号を生成する
前記（２）に記載の撮像装置。
（５）
　前記複数の画素は、２次元の格子状の配列で配置され、
　前記第１の配線は、
　格子状に設けられ、前記配列における複数の前記第１の画素が該格子状の各格子点に１対１に対応して配置され、
　前記第２の配線は、
　格子状に設けられ、前記配列における複数の前記第２の画素が該格子状の各格子点に１対１に対応して配置される
前記（１）乃至（４）の何れかに記載の撮像装置。
（６）
　前記複数の画素は、前記受光素子に対応してカラーフィルタが設けられ、
　前記第１の配線および前記第２の配線の少なくとも一方は、前記複数の画素のうち、同一の波長成分を通過する前記カラーフィルタが設けられる画素それぞれに接続される
前記（１）乃至（５）の何れかに記載の撮像装置。
（７）
　第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
　前記受光素子および前記画素回路が前記第１の半導体チップに配置され、前記変換回路と前記生成部と、が前記第２の半導体チップに配置される
前記（１）乃至（６）の何れかに記載の撮像装置。
（８）
　前記第１の配線および前記第２の配線が前記第２の半導体チップに配置される
前記（７）に記載の撮像装置。
（９）
　第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
　前記受光素子および前記画素回路と、前記変換回路の少なくとも一部と、が前記第１の半導体チップに配置され、該変換回路の該第１の半導体チップに配置されない部分と前記生成部と、が前記第２の半導体チップに配置される
前記（１）乃至（６）の何れかに記載の撮像装置。
（１０）
　前記第１の配線および前記第２の配線が前記第１の半導体チップに配置される
前記（９）に記載の撮像装置。
（１１）
　受光した光に応じて光電変換により電荷を発生させる受光素子と、
　前記受光素子から前記電荷を読み出して、該電荷に応じたアナログ信号を出力する画素回路と、
　前記アナログ信号と、電圧が時間に応じて一定の傾斜に従い階段状に変化する参照信号と、を比較した比較結果に基づき該アナログ信号をデジタル信号に変換する変換回路と、
をそれぞれ含む複数の画素と、
　前記参照信号として、前記複数の画素のうち第１の画素に供給するための第１の参照信号を生成する第１の生成部と、
　前記参照信号として、前記複数の画素のうち第２の画素に供給するための第２の参照信号を生成する第２の生成部と、
　前記第１の生成部と前記第１の画素とを接続する第１の配線と、
　前記第２の生成部と前記第２の画素とを接続する第２の配線と、
を備え、
　前記第１の参照信号が前記第１の配線を介して前記第１の画素に供給され、
　前記第２の参照信号が前記第２の配線を介して前記第２の画素に供給される
撮像装置。
（１２）
　前記第１の生成部および前記第２の生成部は、
　それぞれ、前記複数の画素が配置される領域の同一の側に配置される
前記（１１）に記載の撮像装置。
（１３）
　前記第１の生成部は、
　前記複数の画素が配置される領域の一端の側に配置され、
　前記第２の生成部は、
　前記領域の、前記一端に対向する他端に配置される
前記（１１）または（１２）に記載の撮像装置。
（１４）
　前記第２の生成部は、
　前記第１の参照信号に対してオフセットを与えた前記第２の参照信号を生成する
前記（１１）乃至（１３）の何れかに記載の撮像装置。
（１５）
　前記第２の生成部は、
　前記第１の参照信号に対して前記傾斜の基準となる基準電圧をシフトさせる前記オフセットを与えた前記第２の参照信号を生成する
前記（１４）の何れかに記載の撮像装置。
（１６）
　前記第２の生成部は、
　前記第１の参照信号に対して前記傾斜を前記時間の方向にシフトさせる前記オフセットを与えた前記第２の参照信号を生成する
前記（１４）の何れかに記載の撮像装置。
（１７）
　前記複数の画素は、２次元の格子状の配列で配置され、
　前記第１の配線は、
　格子状に設けられ、前記配列における複数の前記第１の画素が該格子状の各格子点に１対１に対応して配置され、
　前記第２の配線は、
　格子状に設けられ、前記配列における複数の前記第２の画素が該格子状の各格子点に１対１に対応して配置される
前記（１１）乃至（１６）の何れかに記載の撮像装置。
（１８）
　前記複数の画素は、前記受光素子に対応してカラーフィルタが設けられ、
　前記第１の配線および前記第２の配線の少なくとも一方は、前記複数の画素のうち、同一の波長成分を通過する前記カラーフィルタが設けられる画素それぞれに接続される
前記（１１）乃至（１７）の何れかに記載の撮像装置。
（１９）
　第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
　前記受光素子および前記画素回路が前記第１の半導体チップに配置され、前記変換回路と前記第１の生成部と前記第２の生成部と、が前記第２の半導体チップに配置され、
　前記第１の配線および前記第２の配線が前記第２の半導体チップに配置される前記（１１）乃至（１８）の何れかに記載の撮像装置。
（２０）
　前記第１の配線および前記第２の配線が前記第２の半導体チップに配置される
前記（１９）に記載の撮像装置。
（２１）
　第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
　前記受光素子および前記画素回路と、前記変換回路の少なくとも一部と、が前記第１の半導体チップに配置され、該変換回路の該第１の半導体チップに配置されない部分と前記第１の生成部と前記第２の生成部と、が前記第２の半導体チップに配置され、
　前記第１の配線および前記第２の配線が前記第１の半導体チップに配置される
前記（１１）乃至（１８）の何れかに記載の撮像装置。
（２２）
　前記第１の配線および前記第２の配線が前記第１の半導体チップに配置される
前記（２１）に記載の撮像装置。

１　画素アレイ部
４　タイミング制御部
５，５ａ，５ｂ，５ｃ，５ｃ（ａ），５ｃ（ｂ），５ｃ（ｃ）　ＤＡＣ
６　時刻コード発生回路
７　全体制御部
１０，１０Ｒ，１０Ｇ，１０Ｂ，１０Ｗ　画素
１１　画素回路
１２　ＡＤＣ
１３　記憶回路
１４　演算回路
１６　導電路
２０　書き込み用転送回路
２１　読み出し用転送回路
１００　フォトダイオード
１０１　ＦＤ
１２０ａ，１２０ｂ，１２０ｃ　結合部
３００　電子機器
１０００　撮像装置
１００１　第１の半導体チップ
１００２　第２の半導体チップ
１０２０　ドライバ
１０２１　ビアホール
１０３０，１０３１ａ，１０３１ｂ　配線
１０４０，１０４０ａ，１０４０ｂ　第１のスロープ
１０４１，１０４１ａ，１０４１ｂ　第２のスロープ

Claims

　受光した光に応じて光電変換により電荷を発生させる受光素子と、
　前記受光素子から前記電荷を読み出して、該電荷に応じたアナログ信号を出力する画素回路と、
　前記アナログ信号と、電圧が時間に応じて一定の傾斜に従い階段状に変化する参照信号と、を比較した比較結果に基づき該アナログ信号をデジタル信号に変換する変換回路と、
をそれぞれ含む複数の画素と、
　前記参照信号として、前記複数の画素のうち第１の画素に供給するための第１の参照信号と、前記複数の画素のうち該第１の画素と異なる第２の画素に供給するための第２の参照信号と、を生成する生成部と、
　前記生成部と前記第１の画素とを接続する第１の配線と、
　前記生成部と前記第２の画素とを接続する第２の配線と、
を備え、
　前記第１の参照信号が前記第１の配線を介して前記第１の画素に供給され、
　前記第２の参照信号が前記第２の配線を介して前記第２の画素に供給される
撮像装置。
　前記生成部は、
　前記第１の参照信号に対してオフセットを与えた前記第２の参照信号を生成する
請求項１に記載の撮像装置。
　前記生成部は、
　前記第１の参照信号に対して前記傾斜の基準となる基準電圧をシフトさせる前記オフセットを与えた前記第２の参照信号を生成する
請求項２に記載の撮像装置。
　前記生成部は、
　前記第１の参照信号に対して前記傾斜を前記時間の方向にシフトさせる前記オフセットを与えた前記第２の参照信号を生成する
請求項２に記載の撮像装置。
　前記複数の画素は、２次元の格子状の配列で配置され、
　前記第１の配線は、
　格子状に設けられ、前記配列における複数の前記第１の画素が該格子状の各格子点に１対１に対応して配置され、
　前記第２の配線は、
　格子状に設けられ、前記配列における複数の前記第２の画素が該格子状の各格子点に１対１に対応して配置される
請求項１に記載の撮像装置。
　前記複数の画素は、前記受光素子に対応してカラーフィルタが設けられ、
　前記第１の配線および前記第２の配線の少なくとも一方は、前記複数の画素のうち、同一の波長成分を通過する前記カラーフィルタが設けられる画素それぞれに接続される
請求項１に記載の撮像装置。
　第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
　前記受光素子および前記画素回路が前記第１の半導体チップに配置され、前記変換回路と前記生成部と、が前記第２の半導体チップに配置される
請求項１に記載の撮像装置。
　前記第１の配線および前記第２の配線が前記第２の半導体チップに配置される
請求項７に記載の撮像装置。
　第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
　前記受光素子および前記画素回路と、前記変換回路の少なくとも一部と、が前記第１の半導体チップに配置され、該変換回路の該第１の半導体チップに配置されない部分と前記生成部と、が前記第２の半導体チップに配置される
請求項１に記載の撮像装置。
　前記第１の配線および前記第２の配線が前記第１の半導体チップに配置される
請求項９に記載の撮像装置。
　受光した光に応じて光電変換により電荷を発生させる受光素子と、
　前記受光素子から前記電荷を読み出して、該電荷に応じたアナログ信号を出力する画素回路と、
　前記アナログ信号と、電圧が時間に応じて一定の傾斜に従い階段状に変化する参照信号と、を比較した比較結果に基づき該アナログ信号をデジタル信号に変換する変換回路と、
をそれぞれ含む複数の画素と、
　前記参照信号として、前記複数の画素のうち第１の画素に供給するための第１の参照信号を生成する第１の生成部と、
　前記参照信号として、前記複数の画素のうち第２の画素に供給するための第２の参照信号を生成する第２の生成部と、
　前記第１の生成部と前記第１の画素とを接続する第１の配線と、
　前記第２の生成部と前記第２の画素とを接続する第２の配線と、
を備え、
　前記第１の参照信号が前記第１の配線を介して前記第１の画素に供給され、
　前記第２の参照信号が前記第２の配線を介して前記第２の画素に供給される
撮像装置。
　前記第１の生成部および前記第２の生成部は、
　それぞれ、前記複数の画素が配置される領域の同一の側に配置される
請求項１１に記載の撮像装置。
　前記第１の生成部は、
　前記複数の画素が配置される領域の一端の側に配置され、
　前記第２の生成部は、
　前記領域の、前記一端に対向する他端に配置される
請求項１１に記載の撮像装置。
　前記第２の生成部は、
　前記第１の参照信号に対してオフセットを与えた前記第２の参照信号を生成する
請求項１１に記載の撮像装置。
　前記第２の生成部は、
　前記第１の参照信号に対して前記傾斜の基準となる基準電圧をシフトさせる前記オフセットを与えた前記第２の参照信号を生成する
請求項１４に記載の撮像装置。
　前記第２の生成部は、
　前記第１の参照信号に対して前記傾斜を前記時間の方向にシフトさせる前記オフセットを与えた前記第２の参照信号を生成する
請求項１４に記載の撮像装置。
　前記複数の画素は、２次元の格子状の配列で配置され、
　前記第１の配線は、
　格子状に設けられ、前記配列における複数の前記第１の画素が該格子状の各格子点に１対１に対応して配置され、
　前記第２の配線は、
　格子状に設けられ、前記配列における複数の前記第２の画素が該格子状の各格子点に１対１に対応して配置される
請求項１１に記載の撮像装置。
　前記複数の画素は、前記受光素子に対応してカラーフィルタが設けられ、
　前記第１の配線および前記第２の配線の少なくとも一方は、前記複数の画素のうち、同一の波長成分を通過する前記カラーフィルタが設けられる画素それぞれに接続される
請求項１１に記載の撮像装置。
　第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
　前記受光素子および前記画素回路が前記第１の半導体チップに配置され、前記変換回路と前記第１の生成部と前記第２の生成部と、が前記第２の半導体チップに配置され、
　前記第１の配線および前記第２の配線が前記第２の半導体チップに配置される請求項１１に記載の撮像装置。
　第１の半導体チップと、該第１の半導体チップに積層される第２の半導体チップと、を含み、
　前記受光素子および前記画素回路と、前記変換回路の少なくとも一部と、が前記第１の半導体チップに配置され、該変換回路の該第１の半導体チップに配置されない部分と前記第１の生成部と前記第２の生成部と、が前記第２の半導体チップに配置され、
　前記第１の配線および前記第２の配線が前記第１の半導体チップに配置される
請求項１１に記載の撮像装置。