WO2020150895A1 - 阵列基板及oled显示装置 - Google Patents

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晏国文
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates

Definitions

  • Display devices such as Liquid Crystal Display (LCD) and Organic Light-Emitting Diode (OLED) displays include a pair of electric field generating electrodes and an electro-optical layer disposed therebetween.
  • a liquid crystal display (LCD) includes a liquid crystal layer as an electro-optical active layer
  • an organic light emitting diode (OLED) display includes an organic emission layer as an electro-optical active layer.
  • the second thin film transistor includes a second gate, a second semiconductor, a second source, and a second metal layer.
  • the second gate is insulated from the second semiconductor, and the second source is connected to the The second semiconductor is electrically connected.
  • the second metal layer is disposed on a side of the second semiconductor away from the second gate and insulated from the second semiconductor. The second metal layer and the first The two sources are electrically connected.
  • the first thin film transistor 10 includes a first gate 11, a first semiconductor 12 and a first metal layer 13.
  • the first gate 11 is insulated from the first semiconductor 12, and their positions correspond to each other to form a transistor structure.
  • the first metal layer 13 is disposed on a side of the first semiconductor 12 far away from the first gate 11 and is insulated from the first semiconductor 12. Wherein, the first metal layer 13 is electrically connected to the first gate 11.
  • the first gate 11 and the first metal layer 13 are made of conductive metal material, such as aluminum, copper, silver, and alloys thereof; the first semiconductor 12 is made of oxide semiconductor material, For example, indium gallium zinc oxide (IGZO).
  • IGZO indium gallium zinc oxide
  • the middle of the first semiconductor 12 corresponds to the position of the first gate 11, and both sides of the first semiconductor 12 are electrically connected to the first source 121 and the first drain 122 respectively.
  • the first gate 11 is used to correspond to the middle position of the first semiconductor 12 to form a transistor structure, and on the other hand, it extends a connecting end and is electrically connected to the extension 132 of the first metal layer 13 Connected to form a stable structure to ensure stable performance of the transistor and also enhance the current transmission capability.
  • the source line of the second thin film transistor 20 is electrically connected to the source of the first thin film transistor 10, and the source line of the second thin film transistor 20 is coupled through the first coupling.
  • the capacitor C1 is electrically connected to the gate of the first thin film transistor 10, and the drain of the first thin film transistor 10 is electrically connected to the electrostatic discharge bus 30.
  • the static charge of the source line of the second thin film transistor 20 is accumulated in the first coupling capacitor C1.
  • the voltage across the first coupling capacitor C1 turns on the first semiconductor 12, the The static charge of the source line of the second thin film transistor 20 flows out from the source of the first thin film transistor 10 to the electrostatic discharge bus 30, thereby protecting the second thin film transistor 20 and the connected devices.

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Abstract

本申请提出一种阵列基板及OLED显示装置，其中阵列基板包括第一薄膜晶体管(10)及第二薄膜晶体管（20）；第一薄膜晶体管（10）)包括第一栅极（11）、第一半导体（12）及第一金属层（13），第一栅极（11）与第一半导体（12）构成晶体管结构，第一金属层（13）与第一栅极（11）电连接；第二薄膜晶体管（20）包括第二栅极（21）、第二半导体（22）、第二源极（221）及第二金属层（23），第二栅极（21）与第二半导体（22）构成晶体管结构，第二金属层（23）与第二源极（221）电连接。在第一薄膜晶体管（10）中第一栅极（11）与第一金属层（13）电连接，可增强第一薄膜晶体管（10）的电传输能力，利于静电释放，以增强基板稳定性。

Description

阵列基板及OLED显示装置 技术领域
本申请涉及显示技术领域，更具体地，涉及一种阵列基板及包括该阵列基板的OLED显示装置。
背景技术
诸如液晶显示器(Liquid Crystal Display，LCD)、有机发光二极管(Organic Light-Emitting Diode,OLED)显示器等的显示装置包括电场产生电极对和设置在其间的电光作用层。液晶显示器(LCD)包括液晶层作为电光作用层，有机发光二极管(OLED)显示器包括有机发射层作为电光作用层。
显示装置还可以包括其是三端元件的薄膜晶体管(Thin Film Transistor，TFT)作为开关元件。如何有效地设置薄膜晶体管以使显示装置在稳定性、发光效率、能耗控制等方面实现最优化一直是研究课题。
发明内容
有鉴于此，本申请提出一种阵列基板及OLED显示装置，旨在于增强该阵列基板的稳定性，从而提升使用效果。
为此，本申请提出一种阵列基板，包括第一薄膜晶体管及第二薄膜晶体管；
所述第一薄膜晶体管包括第一栅极、第一半导体及第一金属层，所述第一栅极与所述第一半导体绝缘设置，所述第一金属层设置于所述第一半导体远离所述第一栅极的一侧，且与所述第一半导体绝缘设置，所述第一金属层与所述第一栅极电连接；
所述第二薄膜晶体管包括第二栅极、第二半导体、第二源极及第二金属层，所述第二栅极与所述第二半导体绝缘设置，所述第二源极与所述第二半导体电连接，所述第二金属层设置于所述第二半导体远离所述第二栅极的一侧，且与所述第二半导体绝缘设置，所述第二金属层与所述第二源极电连接。
可选地，所述第一薄膜晶体管还包括桥接部，所述桥接部的两端分别与所述第一栅极和所述第一金属层电连接。
可选地，所述第一薄膜晶体管还包括第一源极与第一漏极，所述第一源极与所述第一漏极分别连接于所述第一半导体的两侧，所述桥接部分别与所述第一源极和所述第一漏极绝缘设置。
可选地，所述第一源极、所述第一漏极与所述桥接部是通过同一金属材料层经刻蚀形成。
可选地，所述第一金属层包括主体部以及由所述主体部长度方向的一边向外延伸的延伸部，所述桥接部与所述延伸部电连接。
可选地，所述延伸部的延伸方向与所述主体部的长度方向之间的夹角介于60度至120度之间。
可选地，所述阵列基板还包括阻挡层、栅极绝缘层与源漏极绝缘层，所述阻挡层覆盖所述第一金属层，所述第一半导体形成在所述阻挡层上，所述栅极绝缘层形成在所述第一半导体与所述阻挡层上，所述第一栅极形成在所述栅极绝缘层上，所述源漏极绝缘层覆盖所述第一栅极、所述栅极绝缘层、所述第一半导体以及所述阻挡层，所述第一源极、所述第一漏极与所述桥接层形成在所述源漏极绝缘层上。
可选地，所述阻挡层对应所述延伸部的位置开设有第一过孔，所述源漏极绝缘层对应所述第一过孔开设有第二过孔，所述桥接部的一端通过所述第一过孔与所述第二过孔电连接于所述延伸部。
可选地，所述源漏极绝缘层对应所述第一栅极的位置开设有第三过孔，所述桥接部的另一端通过所述第三过孔与所述第一栅极电连接。
可选地，所述第二薄膜晶体管还包括第二漏极，所述阻挡层还覆盖所述第二金属层，所述第二半导体形成在所述阻挡层上，所述栅极绝缘层还形成在所述第二半导体上，所述第二栅极形成在所述栅极绝缘层上，所述源漏极绝缘层还覆盖所述第二栅极与所述第二半导体，所述第二源极与所述第二漏极形成在所述源漏极绝缘层上。
可选地，所述阻挡层对应所述第二金属层的位置开设有第四过孔，所述源漏极绝缘层对应所述第四过孔开设有第五过孔，所述源漏极绝缘层对应所述第二半导体的位置开设有第六过孔，所述第二源极的一端通过所述第六过孔电连接所述第二半导体，所述第二源极的另一端通过所述第四过孔与所述第五过孔电连接所述第二金属层。
可选地，所述源漏极绝缘层对应所述第二半导体的位置还开设有第七过孔，所述第二漏极通过所述第七过孔电连接所述第二半导体，所述第五过孔、所述第六过孔与所述第七过孔三者的孔心连成一条直线。
可选地，所述阵列基板还包括静电释放总线，所述静电释放总线与所述第一薄膜晶体管电连接，用于将静电释放。
可选地，所述第一源极与所述第二薄膜晶体管的信号走线电连接，所述第一漏极与所述静电释放总线电连接。
可选地，所述第二薄膜晶体管的信号走线为栅极线或源极线。
可选地，所述第二金属层的长度方向与所述第二栅极的长度方向相互垂直。
可选地，所述阵列基板包括显示区与非显示区，所述第一薄膜晶体管位于所述非显示区，所述第二薄膜晶体管位于所述显示区。
基于上述的阵列基板，本申请还提出一种OLED显示装置，所述OLED 显示装置包括所述阵列基板。
在本申请技术方案中，所述第一薄膜晶体管与所述第二薄膜晶体管两者之间具有不同的结构，其中，所述第一薄膜晶体管中的第一金属层与所述第一栅极电连接，电传输能力强；所述第二薄膜晶体管中的第二金属层与所述第二薄膜晶体管的源极电连接，电传输能力相对所述第一薄膜晶体管弱些，但电传输结构稳定，以利于所述第二薄膜晶体管具有稳定的使用性能。所述第一薄膜晶体管与所述第二薄膜晶体管之间电连接时，一则保证所述第二薄膜晶体管具有稳定的使用性能，同时也增大了两者之间的电传输能力，利于静电有效地被释放，从而避免静电击伤器件。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1是本申请其中一实施例提供的一种阵列基板的结构示意图；
图2是图1中的第一薄膜晶体管的示意结构的俯视图；
图3是图2中沿A-A方向的剖视图；
图4是图2中沿B-B方向的剖视图；
图5是图1中的第二薄膜晶体管的示意结构的俯视图；
图6是图5中沿C-C方向的剖视图；
图7是本申请其中一实施例提供的一种阵列基板的电路连接示意图；
图8是本申请另一实施例提供的一种阵列基板的电路连接示意图；
图9是本申请又一实施例提供的一种阵列基板的电路连接示意图。
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。若本申请实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
可以理解地是，如本文所示的本申请实施例涉及的一个或多个层间物质，层与层之间的位置关系使用了诸如术语“层叠”或“形成”或“施加”或“设置”进行表达，本领域技术人员可以理解的是：任何术语诸如“层叠”或“形成”或“施加”，其可覆盖“层叠”的全部方式、种类及技术。例如，溅射、电镀、模塑、化学气相沉积(Chemical Vapor  Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、蒸发、混合物理-化学气相沉积(Hybrid Physical-Chemical Vapor Deposition，HPCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)等。
为了使本领域技术人员更好地理解本申请技术方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。
请参阅图1，本申请其中一实施例提出一种阵列基板100，该阵列基板100尤其能够应用于OLED显示装置。所述阵列基板100包括第一薄膜晶体管10及第二薄膜晶体管20，其中，所述第一薄膜晶体管10与所述第二薄膜晶体管20之间电连接，从而构成应用单元。在本实施例中，所述阵列基板100包括显示区101和非显示区102，所述非显示区102围绕所述显示区101设置。所述第二薄膜晶体管20位于所述显示区101内，用于驱动控制OLED出光显示；所述第一薄膜晶体管10位于所述非显示区102内，用于将所述第二薄膜晶体管20与OLED显示装置中的静电释放，以防止静电击伤器件。
可以理解地是，多个所述第二薄膜晶体管20可通过连接线连结为整体，用以驱动控制OLED显示装置。在本实施例中，所述第二薄膜晶体管20大致呈阵列设置于所述显示区101内。
请参阅图2至4，图2是图1中的第一薄膜晶体管10的示意结构的俯视图,图3是图2中沿A-A方向的剖视图,图4是图2中沿B-B方向的剖视图。
所述第一薄膜晶体管10包括第一栅极11、第一半导体12及第一金属层13。所述第一栅极11与所述第一半导体12绝缘设置，它们位置对应以构成晶体管结构。所述第一金属层13设置于所述第一半导体12远 离所述第一栅极11的一侧，且与所述第一半导体12绝缘设置。其中，所述第一金属层13与所述第一栅极11电连接。
可以理解地是，所述第一栅极11、所述第一金属层13为导电金属材质，例如铝、铜、银及其合金等金属材质；所述第一半导体12为氧化物半导体材质，例如，铟镓锌氧化物(indium gallium zinc oxide，IGZO)。
所述第一金属层13可作为保护层，以保护所述第一半导体12免受杂质渗透污染，同时地，所述第一金属层13与所述第一栅极11电连接，从而导致电流传输能力增强，以利于静电释放。可以理解地是，所述第一金属层13可以调节所述第一薄膜晶体管10的特性，在其上连接某一数值的电势，可以影响所述第一半导体12的电性能。
在本实施例中，所述阵列基板还包括阻挡层30、栅极绝缘层40、源漏极绝缘层50及缓冲层60。所述第一金属层13形成在所述缓冲层60上，所述阻挡层30覆盖所述第一金属层13，所述第一半导体12形成在所述阻挡层30上，从而使得所述第一金属层13与所述第一半导体12之间绝缘设置。所述栅极绝缘层40形成在所述第一半导体12与所述阻挡层30上，所述第一栅极11形成在所述栅极绝缘层40上且与所述第一半导体12位置对应，从而所述第一栅极11与所述第一半导体12绝缘设置。所述源漏极绝缘层50覆盖所述第一栅极11、所述栅极绝缘层40、所述第一半导体12以及所述阻挡层30。可选地，所述第一金属层13、所述第一半导体12、所述栅极绝缘层40、所述第一栅极11可通过刻蚀工艺进行形状改造。
可选地，所述缓冲层60、所述阻挡层30、所述栅极绝缘层40及所述源漏极绝缘层50为电绝缘材质，例如，二氧化硅(SiO 2)或氮化硅(SiN)等。所述源漏极绝缘层50可封装保护所述第一栅极11及其他层结构， 以免被氧化污染。
在本实施例中，所述第一金属层13与所述第一栅极11之间采用层与层之间的过孔进行电连接。如图2、3，所述第一薄膜晶体管10还包括桥接部14，所述桥接部14的两端分别与所述第一金属层13和所述第一栅极11电连接，从而使得所述第一金属层13与所述第一栅极11之间电连接。具体地，所述第一金属层13包括主体部131以及由所述主体部131长度方向的一边向外延伸的延伸部132，所述桥接部14的一端与所述延伸部132电连接，所述桥接部14的另一端与所述第一栅极11的一端连接。其中，如图3，所述阻挡层30对应所述延伸部132的位置开设有第一过孔31，所述源漏极绝缘层50对应所述第一过孔31开设有第二过孔51，所述源漏极绝缘层50对应所述第一栅极11的位置开设有第三过孔52。所述桥接部14的一端通过所述第一过孔31与所述第二过孔51电连接于所述延伸部132，所述桥接部14的另一端通过所述第三过孔52与所述第一栅极11电连接，从而实现所述第一金属层13与所述第一栅极11之间的电连接。
可选地，所述延伸部132的延伸方向与所述主体部131的长度方向之间的夹角介于60度至120度之间，在本实施例中，所述延伸部132的延伸方向与所述主体部131的长度方向之间的夹角为90度。
在本实施例中，如图4，所述第一薄膜晶体管10还包括第一源极121与第一漏极122。所述第一源极121与所述第一漏极122分别连接于所述第一半导体12的两侧，从而分别构成所述第一薄膜晶体管10的源极与漏极。其中，所述桥接部14与所述第一源极121与所述第一漏极122绝缘设置。可选地，所述第一源极121和所述第一漏极122形成在所述源漏极绝缘层50上，且分别通过过孔与所述第一半导体12的两侧电连接。其中，所述源漏极绝缘层50对应所述第一半导体12的两侧 分别开设有第一连接孔53及第二连接孔54，所述第一源极121通过第一连接孔53与所述第一半导体12的一侧电连接，所述第一漏极122通过第二连接孔54与所述第一半导体12的另一侧电连接。
可以理解地是，所述第一源极121构成所述第一薄膜晶体管10的源极，所述第一漏极122构成所述第一薄膜晶体管10的漏极，所述第一栅极11构成所述第一薄膜晶体管10的栅极。
所述第一源极121、所述第一漏极122与所述桥接部14是金属材质，可选地，所述第一源极121、所述第一漏极122与所述桥接部14采用相同的金属材质层，形成于所述源漏极绝缘层50上，且经刻蚀工艺形成，其中，所述桥接部14分别与所述第一源极121、所述第一漏极122绝缘设置。进一步地，所述桥接部14、所述第一源极121及所述第一漏极122可以在同一制程中一起形成，即可以在所述源漏极绝缘层50上形成一整层连续的金属层，然后通过蚀刻将金属层图案化为所述第一源极121、所述第一漏极122及所述桥接部14。
所述第一半导体12的中部与所述第一栅极11位置对应，所述第一半导体12的两侧分别与所述第一源极121和所述第一漏极122电连接。所述第一栅极11一方面用于与所述第一半导体12的中部位置对应以构成晶体管结构，另一方面其延伸出一连接端并与所述第一金属层13的延伸部132电连接，以组成稳定结构，保证晶体管具有稳定的性能，同时也增强了电流传输能力。
请参阅附图5、6，所述第二薄膜晶体管20包括第二栅极21、第二半导体22、第二源极221、第二漏极222及第二金属层23。所述第二栅极21与所述第二半导体22绝缘设置，它们位置对应以构成晶体管结构，所述第二金属层23设置于所述第二半导体22远离所述第二栅极21的一侧，且与所述第二半导体22绝缘设置，其中，所述第二金属层23与 所述第二源极221电连接。可选地，如图5，所述第二金属层23的长度方向与所述第二栅极21的长度方向相互垂直。
可以理解地是，所述第二源极221构成所述第二薄膜晶体管20的源极，所述第二漏极222构成所述第二薄膜晶体管20的漏极，所述第二栅极21构成所述第二薄膜晶体管20的栅极。
在本实施例中，如图6，所述第二金属层23形成在所述缓冲层60上，所述阻挡层30还覆盖所述第二金属层23，所述第二半导体22形成在所述阻挡层30上，从而使得所述第二金属层23与所述第二半导体22绝缘设置。所述栅极绝缘层40还形成在所述第二半导体22上。所述第二栅极21形成在所述栅极绝缘层40上，且与所述第二半导体22位置对应，从而所述第二栅极21与所述第二半导体22绝缘设置。所述源漏极绝缘层50还覆盖所述第二栅极21与所述第二半导体22。
所述第二源极221形成在所述源漏极绝缘层50上，且与所述第二金属层23电连接，具体地，所述阻挡层30对应所述第二金属层23一端的位置开设有第四过孔32，所述源漏极绝缘层50对应所述第四过孔32开设有第五过孔55，所述源漏极绝缘层50对应所述第二半导体22一端的位置开设有第六过孔56，所述第二源极221的一端通过所述第六过孔56电连接于所述第二半导体22，所述第二源极221的另一端通过所述第四过孔32与所述第五过孔55电连接于所述第二金属层23。
所述第二漏极222形成在所述源漏极绝缘层50上，且通过过孔与所述第二半导体22电连接，具体地，所述源漏极绝缘层50对应所述第二半导体22一端的位置还开设有第七过孔57，所述第二漏极222通过所述第七过孔57电连接于所述第二半导体22。可选地，所述第五过孔55、所述第六过孔56与所述第七过孔57三者的孔心连成一条直线。
可以理解地是，所述第二栅极21、所述第二金属层23为金属材质， 例如铝、铜、银及其合金等金属材质；所述第二半导体22为氧化物半导体材质，例如，铟镓锌氧化物(indium gallium zinc oxide，IGZO)。
在本实施例中，所述第二金属层23可作为保护层，以保护所述第二半导体22免受杂质渗透污染，同时地，所述第二金属层23与所述第二薄膜晶体管20的源极221电连接。可以理解地是，所述第二金属层23可以调节所述第二薄膜晶体管20的特性，在其上连接某一数值的电势，可以影响所述第二半导体22的电性能。
在本实施例中，所述第二半导体22的中部与所述第二栅极21位置对应，所述第二半导体22的两侧分别与所述第二源极221和所述第二漏极222电连接，所述第二金属层23通过所述第二源极221与所述第二半导体22电连接，以组成稳定结构，保证晶体管具有稳定的性能。
综上，所述第一薄膜晶体管10与所述第二薄膜晶体管20两者之间具有不同的结构，其中，所述第一薄膜晶体管10中的第一金属层13与所述第一栅极11电连接，使得所述第一半导体12上下两侧均形成沟道，所述第一薄膜晶体管10的电传输能力增强，同时对所述第一薄膜晶体管10电性能的影响也比较大；所述第二薄膜晶体管20中的第二金属层23与所述第二薄膜晶体管20的源极221电连接，电传输能力相对所述第一薄膜晶体管10弱些，但电传输结构稳定，以利于所述第二薄膜晶体管20具有稳定的使用性能。由于所述第一薄膜晶体管10为静电防护用晶体管，对于电传输能力的要求大于器件稳定性的要求，因而采用所述第一金属层13与所述第一栅极11连接的方式；而所述第二薄膜晶体管20为面板显示像素的驱动晶体管，对于器件稳定性的要求大于电传输能力的要求，因而采用所述第二金属层23与所述第二源极221或所述第二漏极222连接的方式。因此，所述第一薄膜晶体管10与所述第二薄膜晶体管20之间电连接时，一则保证所述第二薄膜晶体管20具有 稳定的使用性能，同时也增大了两者之间的电传输能力，特别地，当所述第二薄膜晶体管20应用于驱动控制OLED出光显示，所述第一薄膜晶体管10应用于所述第二薄膜晶体管20与OLED显示装置中的静电释放总线30之间的电连接时，一方面使得所述第二薄膜晶体管20具有稳定的驱动控制能力，另一方面也增强静电释放能力，以避免静电击伤器件。
请一并参阅图7至9，在一些实施例中，所述阵列基板100还包括静电释放总线30，所述静电释放总线30与所述第一薄膜晶体管10电连接，所述第一薄膜晶体管10与所述第二薄膜晶体管20电连接，从而能够将所述第二薄膜晶体管20单元中的静电有效地释放，以防止静电击伤器件。在本实施例中，所述第二薄膜晶体管20通过信号走线相互连接，以控制OLED出光显示。其中，所述阵列基板100中设置有连接所述第二薄膜晶体管20栅极的栅极线，该栅极线构成信号走线，所述阵列基板100中设置有连接所述第二薄膜晶体管20源极的源极线，该源极线构成信号走线，所述阵列基板100中设置有连接所述第二薄膜晶体管20漏极的漏极线，该漏极线构成信号走线。
在一些实施例中，如图7，所述第二薄膜晶体管20的源极线与所述第一薄膜晶体管10的源极电连接，且该第二薄膜晶体管20的源极线通过第一耦合电容C1与所述第一薄膜晶体管10的栅极电连接，所述第一薄膜晶体管10的漏极与所述静电释放总线30电连接。所述第二薄膜晶体管20的源极线的静电荷在所述第一耦合电容C1聚集，当所述第一耦合电容C1的两端电压使得所述第一半导体12导通时，在所述第二薄膜晶体管20的源极线的静电荷从所述第一薄膜晶体管10的源极向所述静电释放总线30流出，从而保护所述第二薄膜晶体管20及其连接的器件。
在一些实施例中，如图8，所述第二薄膜晶体管20的栅极线与所述第一薄膜晶体管10的源极电连接，且该第二薄膜晶体管20的栅极线通 过第一耦合电容C1与所述第一薄膜晶体管10的栅极电连接，所述第一薄膜晶体管10的漏极与所述静电释放总线30电连接。所述第二薄膜晶体管20的栅极线的静电荷在所述第一耦合电容C1聚集，当所述第一耦合电容C1的两端电压使得所述第一半导体12导通时，在所述第二薄膜晶体管20的栅极线的静电荷从所述第一薄膜晶体管10的源极向所述静电释放总线30流出，从而保护所述第二薄膜晶体管20及其连接的器件。
在一些实施例中，如图9，所述静电释放总线30还可以通过第二耦合电容C2与所述第一薄膜晶体管10的栅极电连接。所述静电释放总线30的静电荷在所述第二耦合电容C2聚集，当所述第二耦合电容C2的两端电压使得所述第一半导体12导通时，在所述静电释放总线30的静电荷经所述第一薄膜晶体管10向所述第二薄膜晶体管20流出，从而使得静电有效、迅速地释放，避免静电聚集并电击伤器件。
可以理解地是，所述第一薄膜晶体管10与所述第二薄膜晶体管20的电连接结构还可以应用于其他技术方案中，例如，所述第二薄膜晶体管20用于驱动控制OLED出光显示，所述第一薄膜晶体管10用于测试所述第二薄膜晶体管20结构，从而可以检验出所述第二薄膜晶体管20结构是否正常配置。所述第二薄膜晶体管20结构稳定以保证器件的稳定性，所述第一薄膜晶体管10比所述第二薄膜晶体管20的电传输能力强，电流输出大，以增加信号输出频率，以减小排线面积。
基于上述的阵列基板100，本申请实施例还提出一种OLED显示装置，其包括所述阵列基板100。可以理解地是，所述OLED显示装置包括，但不限于，智能手机、平板电脑、PC端电脑、智能电视、数码相机或导航仪等任何具有显示功能的产品或部件。
上述实施例为本申请示例性的实施例，但本申请的实施例并不受上述实施例的限制，其他的任何未背离本申请的精神实质与原理下所作的 改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本申请的保护范围之内。

Claims (18)

  1. 一种阵列基板，其特征在于，包括第一薄膜晶体管及第二薄膜晶体管；
    所述第一薄膜晶体管包括第一栅极、第一半导体及第一金属层，所述第一栅极与所述第一半导体绝缘设置，所述第一金属层设置于所述第一半导体远离所述第一栅极的一侧，且与所述第一半导体绝缘设置，所述第一金属层与所述第一栅极电连接；
    所述第二薄膜晶体管包括第二栅极、第二半导体、第二源极及第二金属层，所述第二栅极与所述第二半导体绝缘设置，所述第二源极与所述第二半导体电连接，所述第二金属层设置于所述第二半导体远离所述第二栅极的一侧，且与所述第二半导体绝缘设置，所述第二金属层与所述第二源极电连接。
  2. 根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管还包括桥接部，所述桥接部的两端分别与所述第一栅极和所述第一金属层电连接。
  3. 根据权利要求2所述的阵列基板，其特征在于，所述第一薄膜晶体管还包括第一源极与第一漏极，所述第一源极与所述第一漏极分别连接于所述第一半导体的两侧，所述桥接部分别与所述第一源极和所述第一漏极绝缘设置。
  4. 根据权利要求3所述的阵列基板，其特征在于，所述第一源极、所述第一漏极与所述桥接部是通过同一金属材料层经刻蚀形成。
  5. 根据权利要求3所述的阵列基板，其特征在于，所述第一金属层包括主体部以及由所述主体部长度方向的一边向外延伸的延伸部，所述桥接部与所述延伸部电连接。
  6. 根据权利要求5所述的阵列基板，其特征在于，所述延伸部的延伸方向与所述主体部的长度方向之间的夹角介于60度至120度之间。
  7. 根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括阻挡层、栅极绝缘层与源漏极绝缘层，所述阻挡层覆盖所述第一金属层，所述第一半导体形成在所述阻挡层上，所述栅极绝缘层形成在所述第一半导体与所述阻挡层上，所述第一栅极形成在所述栅极绝缘层上，所述源漏极绝缘层覆盖所述第一栅极、所述栅极绝缘层、所述第一半导体以及所述阻挡层，所述第一源极、所述第一漏极与所述桥接层形成在所述源漏极绝缘层上。
  8. 根据权利要求7所述的阵列基板，其特征在于，所述阻挡层对应所述延伸部的位置开设有第一过孔，所述源漏极绝缘层对应所述第一过孔开设有第二过孔，所述桥接部的一端通过所述第一过孔与所述第二过孔电连接于所述延伸部。
  9. 根据权利要求8所述的阵列基板，其特征在于，所述源漏极绝缘层对应所述第一栅极的位置开设有第三过孔，所述桥接部的另一端通过所述第三过孔与所述第一栅极电连接。
  10. 根据权利要求7所述的阵列基板，其特征在于，所述第二薄膜晶体管还包括第二漏极，所述阻挡层还覆盖所述第二金属层，所述第二半导体形成在所述阻挡层上，所述栅极绝缘层还形成在所述第二半导体上，所述第二栅极形成在所述栅极绝缘层上，所述源漏极绝缘层还覆盖所述第二栅极与所述第二半导体，所述第二源极与所述第二漏极形成在所述源漏极绝缘层上。
  11. 根据权利要求10所述的阵列基板，其特征在于，所述阻挡层对应所述第二金属层的位置开设有第四过孔，所述源漏极绝缘层对应所述第四过孔开设有第五过孔，所述源漏极绝缘层对应所述第二半导体的 位置开设有第六过孔，所述第二源极的一端通过所述第六过孔电连接所述第二半导体，所述第二源极的另一端通过所述第四过孔与所述第五过孔电连接所述第二金属层。
  12. 根据权利要求11所述的阵列基板，其特征在于，所述源漏极绝缘层对应所述第二半导体的位置还开设有第七过孔，所述第二漏极通过所述第七过孔电连接所述第二半导体，所述第五过孔、所述第六过孔与所述第七过孔三者的孔心连成一条直线。
  13. 根据权利要求10所述的阵列基板，其特征在于，所述阵列基板还包括静电释放总线，所述静电释放总线与所述第一薄膜晶体管电连接，用于将静电释放。
  14. 根据权利要求13所述的阵列基板，其特征在于，所述第一源极与所述第二薄膜晶体管的信号走线电连接，所述第一漏极与所述静电释放总线电连接。
  15. 根据权利要求14所述的阵列基板，其特征在于，所述第二薄膜晶体管的信号走线为栅极线或源极线。
  16. 根据权利要求1所述的阵列基板，其特征在于，所述第二金属层的长度方向与所述第二栅极的长度方向相互垂直。
  17. 根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括显示区与非显示区，所述第一薄膜晶体管位于所述非显示区，所述第二薄膜晶体管位于所述显示区。
  18. 一种OLED显示装置，其特征在于，所述OLED显示装置包括如权利要求1至17任一项所述的阵列基板。
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